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WO2012008075A1 - 窒化物半導体装置 - Google Patents

窒化物半導体装置 Download PDF

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WO2012008075A1
WO2012008075A1 PCT/JP2011/002361 JP2011002361W WO2012008075A1 WO 2012008075 A1 WO2012008075 A1 WO 2012008075A1 JP 2011002361 W JP2011002361 W JP 2011002361W WO 2012008075 A1 WO2012008075 A1 WO 2012008075A1
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WO
WIPO (PCT)
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electrode
metal layer
nitride semiconductor
wiring
film
Prior art date
Application number
PCT/JP2011/002361
Other languages
English (en)
French (fr)
Inventor
海原一裕
石田秀俊
上田哲三
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN201180030056.6A priority Critical patent/CN102959686B/zh
Publication of WO2012008075A1 publication Critical patent/WO2012008075A1/ja
Priority to US13/733,827 priority patent/US8748995B2/en

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Definitions

  • the present disclosure relates to a nitride semiconductor device, and more particularly to a nitride semiconductor device having an electrode pad formed on an active region.
  • Group III-V nitride semiconductors include group III elements such as gallium (Ga), aluminum (Al), and indium (In), and group V elements such as nitrogen (N). And a mixed crystal having a general formula of Al x Ga 1 -xy In y N (where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, x + y ⁇ 1) is formed.
  • Nitride semiconductors have a wide band gap, and the band structure is a direct transition type. For this reason, it is applied to a short wavelength optical element. Moreover, since it has the characteristics of a high breakdown electric field and a saturated electron velocity, application to an electronic device is also being studied.
  • a two-dimensional electron gas (hereinafter referred to as 2DEG) that appears at the interface between an Al x Ga 1-x N layer (where 0 ⁇ x ⁇ 1) and a GaN layer epitaxially grown sequentially on a semi-insulating substrate.
  • 2DEG two-dimensional electron gas
  • HFETs Hetero-junction field effect transistors
  • the electron density of the HFET using a nitride semiconductor exceeds 10 13 cm ⁇ 2 . This is about an order of magnitude larger than an HFET using aluminum gallium arsenide (AlGaAs) and gallium arsenide (GaAs).
  • an HFET using a nitride semiconductor can be expected to have a higher drain current density than an HFET using GaAs, and an element having a maximum drain current exceeding 1 A / mm has been reported (for example, non-patent literature). 1). Further, since the nitride semiconductor has a wide band gap (for example, the band gap of GaN is 3.4 eV), it also exhibits high breakdown voltage characteristics. In the HFET using the nitride semiconductor, the breakdown voltage between the gate electrode and the drain electrode is 100 V. This can be done. For this reason, application of an electronic device such as an HFET using a nitride semiconductor is being studied as a high-frequency element and an element capable of handling a large amount of power with a design size smaller than that of a conventional device.
  • the size of the active region can be reduced to about 1/3 to 1/10 of the silicon (Si) semiconductor device.
  • the wire diameter and ribbon size connected to the electrode pad be large, and the effect of reducing the size of the nitride semiconductor device is small even if the active region is reduced.
  • a so-called pad-on-element structure in which an electrode pad is formed on an active region has been studied (see, for example, Patent Document 1).
  • the conventional pad-on element structure has the following problems. If the drain electrode pad is formed on the active layer and the source electrode pad is formed on the back surface of the substrate, the pad can be arranged most efficiently. However, in order to form the source electrode pad on the back surface of the substrate, it is necessary to form a nitride semiconductor layer and a via penetrating the substrate, which increases the cost. For this reason, it is preferable to form the drain electrode pad and the source electrode pad on the active layer from the viewpoint of the ease of the manufacturing method and the reduction of the size. However, when both the drain electrode pad and the source electrode pad are formed on the active layer, only a part of the electrode finger can be in direct contact with the electrode pad.
  • the width of the electrode fingers is limited by the size of the device and is difficult to widen. Further, the electrode fingers are generally formed by a lift-off method, and it is difficult to increase the film thickness of the electrode fingers. For this reason, the electrode finger has a large wiring resistance, and when only a part of the electrode finger is in direct contact with the electrode pad, there is a problem that the on-resistance of the device increases.
  • An object of the present disclosure is to solve a problem that occurs when an electrode pad is formed on an active layer and to realize a nitride semiconductor device in which an increase in on-resistance is suppressed.
  • the present disclosure has a semiconductor device in which an electrode pad formed on an active region is connected to an electrode through an electrode wiring.
  • an exemplary nitride semiconductor device is formed on a substrate, and is formed with a nitride semiconductor layer stack having an active region surrounded by an element isolation region, and on the active region, spaced apart from each other.
  • the finger-shaped first electrode and the second electrode, the first opening that covers the first electrode and the second electrode, and exposes the upper surface of the first electrode, and the upper surface of the second electrode are exposed.
  • a first insulating film having a second opening, a first electrode wiring formed on the first electrode and in contact with the first electrode in the first opening, and the second electrode A second electrode wiring that is in contact with the second electrode in the second opening, a second insulating film that covers the first electrode wiring and the second electrode wiring, and a second insulating film interposed therebetween.
  • a first metal layer formed on the active region and connected to the first electrode wiring.
  • a first metal layer as an electrode pad is formed on an active region via a second insulating film, and is connected to a first electrode wiring.
  • the on-resistance of the nitride semiconductor device increases because the wiring resistance of the first electrode is large. There is a risk.
  • the illustrated first metal layer and the first electrode are connected via the first electrode wiring. Since the first electrode wiring can make the wiring resistance smaller than that of the first electrode, the on-resistance of the nitride semiconductor device can be obtained even when the contact area between the first metal layer and the first electrode wiring is small. Can be suppressed.
  • the exemplary nitride semiconductor device further includes a second metal layer formed on the second insulating film and spaced apart from the first metal layer, and the second metal layer is formed on the active region. It may be formed and connected to the second electrode wiring.
  • the second insulating film includes a first film that is a silicon nitride film or a silicon oxide film, and a second film that is an organic insulating film formed on the first film.
  • the area of the opening at the lower end of the second film may be larger than the area of the opening at the upper end of the first film.
  • the shortest distance between the first electrode wiring and the second electrode wiring, the shortest distance between the first electrode wiring and the second metal layer, and the second electrode wiring and the first metal is preferably 600 V or more.
  • the first electrode may be a cathode electrode
  • the second electrode may be an anode electrode
  • a first metal layer and a finger-shaped first gate electrode formed between the first electrode and the second electrode, and the second insulating film, And a third metal layer formed at a distance from the second metal layer and connected to the first gate electrode.
  • the distance between the third metal layer and the second metal layer is equal to the third metal layer.
  • the distance between the metal layer and the first metal layer may be greater than or equal to the first metal layer, the first electrode may be a source electrode, and the second electrode may be a drain electrode.
  • the end of the first electrode wiring on the second electrode side is more than the first gate electrode. It may be located on the second electrode side.
  • a p-type nitride semiconductor layer formed between the first gate electrode and the nitride semiconductor layer stack may be further provided.
  • the exemplary nitride semiconductor device includes a finger-shaped first gate electrode and second gate electrode sequentially formed from the first electrode side between the first electrode and the second electrode;
  • the second metal layer is connected to the third metal layer and the second gate electrode which are formed on the second insulating film and spaced from the first metal layer and the second metal layer and connected to the first gate electrode.
  • a fourth metal layer wherein a distance between the third metal layer and the second metal layer is greater than or equal to a distance between the third metal layer and the first metal layer, and the first electrode is
  • the first ohmic electrode and the second electrode may be a second ohmic electrode.
  • the end of the first electrode wiring on the second electrode side is more than the first gate electrode.
  • the second electrode wiring is located closer to the first gate electrode than the second gate electrode, and the end of the second electrode wiring on the first electrode side is more first than the second gate electrode. You may be located in the electrode side and the 2nd gate electrode side rather than the 1st gate electrode.
  • a p-type nitride semiconductor layer formed between the first gate electrode and the second gate electrode and the nitride semiconductor layer stack may be further provided.
  • the nitride semiconductor device According to the nitride semiconductor device according to the present disclosure, it is possible to solve a problem that occurs when an electrode pad is formed on an active layer and to realize a nitride semiconductor device that suppresses an increase in on-resistance.
  • FIG. 1 is a plan view showing a nitride semiconductor device according to an embodiment. It is sectional drawing which shows the nitride semiconductor device which concerns on one Embodiment. It is sectional drawing which shows the nitride semiconductor device which concerns on one Embodiment.
  • FIG. 6 is a plan view showing a modification of the nitride semiconductor device according to one embodiment.
  • FIG. 6 is a plan view showing a modification of the nitride semiconductor device according to one embodiment.
  • FIG. 6 is a cross-sectional view showing a modification of the nitride semiconductor device according to one embodiment.
  • FIG. 6 is a plan view showing a modification of the nitride semiconductor device according to one embodiment.
  • FIG. 1 to 3 show a nitride semiconductor device according to an embodiment.
  • FIG. 1 shows a plan configuration
  • FIG. 2 shows a cross-sectional configuration taken along line II-II in FIG. 1
  • FIG. A cross-sectional configuration taken along line -III is shown.
  • the nitride semiconductor device of this embodiment includes a nitride semiconductor layer stack 102 formed on a Si substrate 101.
  • the nitride semiconductor layer stack 102 includes, for example, a buffer layer 120 sequentially formed from the substrate 101 side, a first nitride semiconductor layer 121 made of undoped GaN having a thickness of 2.5 ⁇ m, and an undoped having a thickness of 50 nm.
  • a second nitride semiconductor layer 122 made of AlGaN.
  • the nitride semiconductor layer stack 102 includes an active region 102A and an element isolation region 102B surrounding the active region 102A.
  • the element isolation region 102B is a region whose resistance is increased by ion implantation or the like.
  • a channel made of a two-dimensional electron gas (2DEG) is formed in the vicinity of the interface between the first nitride semiconductor layer 121 and the second nitride semiconductor layer 122.
  • finger-shaped first ohmic electrodes 131 and second ohmic electrodes 132 are alternately formed so as to cross the active region 102A.
  • a gate electrode 133 is formed between the first ohmic electrode 131 and the second ohmic electrode 132 with a p-type third nitride semiconductor layer 134 interposed therebetween.
  • the first ohmic electrode 131 is a source electrode
  • the second ohmic electrode 132 is a drain electrode.
  • FIG. 1 shows a configuration in which the first ohmic electrode 131 is two and the second ohmic electrode 132 is three, the number of the first ohmic electrode 131 and the second ohmic electrode 132 is the number. It may be.
  • the first ohmic electrode 131 and the second ohmic electrode 132 are made of titanium (Ti) and aluminum (Al), and are in ohmic contact with the channel. In the present embodiment, in order to reduce the contact resistance, it is formed in a recess that reaches below the interface between the second nitride semiconductor layer 122 and the first nitride semiconductor layer 121.
  • the first ohmic electrode 131 and the second ohmic electrode 132 have a thickness of about 250 nm at the thickest portion and a width of about several ⁇ m. If the width is increased, the wiring resistance of the ohmic electrode can be reduced, but the ratio of the channel region in the chip area is reduced, so it is not preferable to increase the width.
  • the first ohmic electrode 131 and the second ohmic electrode 132 may be formed of nickel (Ni), gold (Au), vanadium (V), or the like. The first ohmic electrode 131 and the second ohmic electrode 132 can be easily formed by using a lift-off method.
  • the p-type third nitride semiconductor layer 134 is made of GaN doped with magnesium (Mg) having a thickness of about 200 nm.
  • the gate electrode 133 is made of palladium (Pd) and Au, and is in ohmic contact with the p-type third nitride semiconductor layer 134.
  • the p-type third nitride semiconductor layer 134 and the second nitride semiconductor layer 122 form a PN junction. Thereby, even when the voltage applied to the gate electrode 133 is 0 V, the second nitride semiconductor is directed from the p-type third nitride semiconductor layer 134 toward the substrate 101 side and the second ohmic electrode 132 side.
  • a depletion layer extends in the layer 122 and the first nitride semiconductor layer 121. Therefore, even when the voltage applied to the gate electrode 133 is 0V, it is possible to perform a normally-off operation in which the current flowing through the channel is cut off.
  • the p-type third nitride semiconductor layer 134 and the gate electrode 133 have a gate recess in which the thickness of the second nitride semiconductor layer 122 is thinner than other portions. Part (not shown).
  • the gate electrode 133 can also be formed of Ni, Ti, silver (Ag), platinum (Pt), or the like.
  • a normally-off type in which a normally-off operation is performed using the p-type third nitride semiconductor layer 134 is used, a normally-off type may be realized by a gate recess structure or the like. It is also possible to use a normally-on type.
  • a silicon nitride film (SiN film) having a thickness of about 300 nm is formed on the nitride semiconductor layer stack 102 so as to cover the first ohmic electrode 131, the second ohmic electrode 132, and the gate electrode 133.
  • 1 insulating film 141 is formed.
  • the first insulating film 141 has a function of stabilizing the surface of the nitride semiconductor layer stack 102 and reducing moisture intrusion from the second insulating film 142 described later into the nitride semiconductor layer stack 102.
  • the first insulating film 141 has a striped first opening that exposes the top surface of the first ohmic electrode 131 and a striped second opening that exposes the top surface of the second ohmic electrode 132. ing.
  • a first ohmic electrode wiring 151 and a second ohmic electrode wiring 152 are formed on the first insulating film 141.
  • the first ohmic electrode wiring 151 is connected to the first ohmic electrode 131 in the first opening
  • the second ohmic electrode wiring 152 is connected to the second ohmic electrode 132 in the second opening.
  • the first ohmic electrode wiring 151 and the second ohmic electrode wiring 152 are a laminated film of Ti and Au, and Ti improves the adhesion between the first ohmic electrode 131 and the second ohmic electrode 132. It is a close contact layer.
  • the film thickness of the first ohmic electrode wiring 151 and the second ohmic electrode wiring 152 may be about 5 ⁇ m, and the width is the same as or larger than the width of the first ohmic electrode 131 and the second ohmic electrode 132, respectively. It is preferable to make it wide.
  • a second insulating film 142 is formed so as to cover the first ohmic electrode wiring 151 and the second ohmic electrode wiring 152.
  • the second insulating film 142 is a stack of a first film 142A made of SiN having a thickness of about 400 nm and a second film 142B made of polybenzoxazole (PBO) having a thickness of about 10 ⁇ m. It is a membrane.
  • the first film 142A has a function of reducing moisture intrusion from the second film 142B to the nitride semiconductor layer stack 102 and a function of improving the adhesion between the second film 142B and the lower layer.
  • the first metal layer 161 and the second metal layer 162 are formed on the active region 102A.
  • the first metal layer 161 and the second metal layer 162 are spaced from each other so that the sides intersecting the direction in which the gate electrode 133 extends (gate width direction) face each other.
  • the second insulating film 142 has a third opening that exposes the upper surface of the first ohmic electrode wiring 151 below the first metal layer 161.
  • a first via 165 integrated with the first metal layer 161 is formed so as to fill the third opening, and the first metal layer 161 and the first ohmic electrode wiring are formed by the first via 165. 151 is connected.
  • a second opening that exposes the upper surface of the second ohmic electrode wiring 152 is provided below the second metal layer 162.
  • a second via 166 integrated with the second metal layer 162 is formed so as to fill the second opening, and the second metal layer 162 and the second ohmic electrode wiring are formed by the second via 166. 152 is connected.
  • the first metal layer 161, the second metal layer 162, and the third metal layer 163 may be a laminated film of Ti, copper (Cu), and Ni.
  • the thickness of the Cu film is preferably about 5 ⁇ m.
  • the thickness of the Ni film is preferably about 1 ⁇ m.
  • Ag can be used instead of Ni.
  • the outermost surface may be an Au layer.
  • the third metal layer 163 is formed in a region on the first metal layer 161 side above the active region 102A. With such a structure, the semiconductor device can be reduced in size while ensuring a withstand voltage between the third metal layer 163 and the second metal layer 162.
  • the third metal layer 163 is connected to the gate electrode wiring 153 formed on the element isolation region 102B via the third via 167.
  • the gate electrode wiring 153 is arranged around the outer periphery of the active region 102 ⁇ / b> A and is connected to the gate electrode 133.
  • the gate electrode wiring 153 becomes the first ohmic electrode wiring 151 and the second ohmic electrode wiring 151.
  • the ohmic electrode wiring 152 is not crossed.
  • gate electrode wirings may be formed so as to bundle a plurality of gate electrodes in the element isolation region between the active regions.
  • first metal layer 161 and the second metal layer 162 are formed on the active region 102A, a part of the first ohmic electrode 131 is located below the second metal layer 162, A part of the second ohmic electrode 132 is located below the first metal layer 161. If the first metal layer 161 and the first ohmic electrode 131 are directly connected by a via without forming the first ohmic electrode wiring 151, the first ohmic electrode 131 of the first ohmic electrode 131 is in contact with the via. It is only a portion formed on the lower side of one metal layer 161. Since the first ohmic electrode 131 is thin and narrow, the wiring resistance is high.
  • the first ohmic electrode wiring 151 is formed so as to cover the first ohmic electrode 131
  • the second ohmic electrode wiring 152 is formed so as to cover the second ohmic electrode 132. Is formed. Since the first ohmic electrode wiring 151 and the second ohmic electrode wiring 152 can be made thicker than the first ohmic electrode 131 and the second ohmic electrode 132, the wiring resistance can be easily reduced. It is. For this reason, even if the via is connected only to the lower part of the first metal layer 161 of the first ohmic electrode wiring 151, it is between the first metal layer 161 and the first ohmic electrode 131. Resistance can be kept small.
  • the semiconductor device according to the present embodiment includes the first ohmic electrode and the second ohmic electrode without passing the first metal layer and the second metal layer through the first ohmic electrode wiring and the second ohmic electrode wiring. Compared with the case of direct connection, the wiring resistance can be reduced to about half.
  • the first ohmic electrode wiring 151 and the second ohmic electrode wiring 152 have a cross-sectional area in the direction intersecting with the gate width direction and the first ohmic electrode 131 and the second ohmic electrode. What is necessary is just to make it larger than the electrode 132. FIG. If the first ohmic electrode wiring 151 and the second ohmic electrode wiring 152 are formed by plating, the film thickness can be easily increased.
  • the first ohmic electrode wiring 151 and the second ohmic electrode wiring 152 are preferably made of a material having as low an electric resistance as possible, and may be Au, Cu, an alloy thereof, or the like. It is also possible to use Al, Ni, Ti, or an alloy thereof.
  • a stacked film may be used.
  • Ti, Ta, nitrides thereof, or the like may be used for the lower layer that is the adhesion layer.
  • FIG. 1 shows an example in which the first ohmic electrode wiring 151 is formed so as to cover the gate electrode 133.
  • This ohmic electrode wiring 151 can function as a field plate.
  • a first metal layer 161 and a second metal layer 162 are formed on the active region 102A.
  • the second insulating film 142 is a laminated film of the first film 142A made of SiN and the second film 142B made of PBO. Since an organic film such as a PBO film can be formed by spin coating, it can be easily embedded in the recess, and the upper surface of the second insulating film 142 can be easily planarized. By flattening the upper surface of the second insulating film 142, a metal layer that is an electrode pad formed over the second insulating film 142 can be flattened. Since the contact area between the electrode pad surface and the wire is increased by flattening the electrode pad, the resistance of the wiring can be reduced and the yield of wire bonding can be improved.
  • the second film 142B and the first A first film 142 A made of SiN is provided between the ohmic electrode wiring 151 and the second ohmic electrode wiring 152.
  • the first film 142A can be an SiO 2 film or the like, but since the SiN film has high water resistance, an effect of suppressing moisture permeation to the lower layer can be obtained.
  • the first film 142A may be formed by, for example, a plasma chemical vapor deposition layer (CVD) method or the like.
  • a third opening for connecting the first metal layer 161 and the first ohmic electrode wiring 151 and a fourth opening for connecting the second metal layer 162 and the second ohmic electrode wiring 152 The portion preferably has a shape in which the width at the lower end portion of the second film 142B is wider than the width at the upper end portion of the first film 142A. Accordingly, the first via 165 and the second via 166 have an area at the lower end portion of the second film 142B larger than an area at the upper end portion of the first film 142A.
  • the second film 142B having poor adhesion to Au does not directly contact the upper surfaces of the first ohmic electrode wiring 151 and the second ohmic electrode wiring 152, and the second insulating film 142 can be prevented from peeling off.
  • the opening formed in the first film 142A may be formed by dry etching.
  • the opening formed in the second film 142B may be formed by photolithography when the second film 142B is made of a photosensitive resin. Alternatively, it may be formed by dry etching using a SiO 2 film or the like as a hard mask.
  • the second film 142B is made of polyimide, benzocyclobutene (BCB), an epoxy-based photosensitive resin (for example, SU-8 manufactured by Kayaku Microchem) or a fluorine-based photosensitive resin (for example, An organic film such as AL-X2) manufactured by Asahi Glass may be used.
  • BCB benzocyclobutene
  • an epoxy-based photosensitive resin for example, SU-8 manufactured by Kayaku Microchem
  • a fluorine-based photosensitive resin for example, An organic film such as AL-X2 manufactured by Asahi Glass
  • the first film 142A may be omitted.
  • the first film 142A is also omitted when the uppermost layer of the first ohmic electrode wiring 151 and the second ohmic electrode wiring 152 is made of a material that is relatively easily adhered to an organic film such as Ti or Cu. Is possible.
  • a glass material may be used for the second film 142B.
  • the effect of preventing alkaline impurities from entering the active region 102A can be obtained by the gettering effect of phosphorus, so that the reliability of the semiconductor device can be improved.
  • the area of the third metal layer 163 is smaller than that of the first metal layer 161 and the second metal layer 162. This is because a thin wire is connected to the third metal layer 163 because it is not necessary to apply a high voltage to the gate electrode.
  • the third metal layer 163 is formed from the first metal layer 161. This is because a higher voltage is applied to the second metal layer 162 that is the drain electrode pad.
  • the position of the third metal layer 163 is not particularly limited as long as a necessary breakdown voltage can be ensured.
  • the minimum gap between the first metal layer 161, the second metal layer 162, the third metal layer 163, and the second metal layer 162 is S1, and the dielectric breakdown voltage of the resin sealing that seals the entire semiconductor device If A1 is A1, the product of S1 and A1 may be larger than the required withstand voltage.
  • the first ohmic electrode wiring not only the distance between the metal layers as electrode pads, but also the distance between the first ohmic electrode wiring 151 and the second ohmic electrode wiring 152, the first ohmic electrode wiring.
  • the distance between the 151 and the second metal layer 162 and the distance between the second ohmic electrode wiring 152 and the first metal layer 161 are also important. If the narrowest of these intervals is S2, and the breakdown voltage of the second insulating film 142 is A2, the product of S2 and A2 may be larger than the required breakdown voltage. .
  • the breakdown voltage of PBO is 250 V / ⁇ m. For this reason, when the required dielectric breakdown voltage is 600V, the minimum interval S1 may be 2.4 ⁇ m or more, and when 1000 V, it may be 4 ⁇ m or more. In the present embodiment, S1 is designed to be 5 ⁇ m.
  • the surface (back surface) opposite to the nitride semiconductor layer stack 102 in the substrate 101 is made of, for example, Au, tin (Sn), chromium (Cr), Ni, or an alloy thereof.
  • the example which formed the back surface electrode 164 is shown.
  • a potential can be applied to the substrate 101 from the outside.
  • the back electrode 164 and the first ohmic electrode 131 may be electrically connected.
  • the back electrode 164 can be used as a source electrode pad.
  • a through via may be used for connection between the back electrode 164 and the first ohmic electrode 131.
  • the back electrode 164 may be formed by, for example, sputtering or vapor deposition.
  • a plurality of first vias 165 that connect the first metal layer 161 and the first ohmic electrode wiring 151 are formed on the active region 102A.
  • the first via 165 that connects the first metal layer 161 and the first ohmic electrode wiring 151 and the second via 166 that connects the second metal layer 162 and the second ohmic electrode wiring 152 are Alternatively, it may be formed on the element isolation region 102B. In this case, as shown in FIG.
  • a wiring 155 that connects the first ohmic electrode wirings 151 to each other is formed in the element isolation region 102B, and the wiring 155 and the first metal layer 161 are connected to the first via 165. It may be connected by.
  • a wiring 156 that connects the second ohmic electrode wirings 152 to each other is formed on the opposite side of the wiring 155 across the active region 102A, and the wiring 156 and the second metal layer 162 are connected by the second via 166. That's fine.
  • the single gate semiconductor device has been described.
  • a double gate semiconductor device that can be used for an inverter, a matrix converter, or the like may be configured similarly.
  • 5 and 6 show examples of a double-gate semiconductor device, FIG. 5 shows a planar configuration, and FIG. 6 shows a cross-sectional configuration taken along line VI-VI in FIG.
  • the first gate electrode 133A and the second gate electrode 133B are arranged between the first ohmic electrode 131 and the second ohmic electrode 132 in order from the first ohmic electrode 131 side. Is formed.
  • FIG. 6 shows an example in which the first gate electrode 133A and the second gate electrode 133B are formed on the p-type third nitride semiconductor layer 134 for the normally-off type, respectively.
  • the gate recess structure can be either a normally-off type or a normally-on type.
  • the first gate electrode 133A and the second gate electrode 133B By applying a predetermined bias to the first gate electrode 133A and the second gate electrode 133B, it can be operated as a bidirectional switch or a diode. For example, a voltage equal to or higher than the threshold voltage of the first gate electrode 133A is applied to the first gate electrode 133A and the second gate electrode 133B with reference to the first ohmic electrode 131, respectively. By applying a voltage equal to or higher than the threshold voltage of the second gate electrode 133B with reference to 132, a bidirectional energization operation in which a current flows bidirectionally between the first ohmic electrode 131 and the second ohmic electrode 132 is performed. Can be made.
  • the bias voltage applied to the first gate electrode 133A and the second gate electrode 133B is set to a voltage equal to or lower than the threshold voltage, whereby the bidirectional voltage is provided between the first ohmic electrode 131 and the second ohmic electrode 132. Bidirectional cutoff operation in which no current flows can be performed.
  • a voltage equal to or higher than the threshold voltage is applied to the first gate electrode 133A and a voltage equal to or lower than the threshold voltage is applied to the second gate electrode 133B, whereby the first ohmic electrode 131 is transferred to the second ohmic electrode 132.
  • diode operation can be performed in which a current flows from the second ohmic electrode 132 to the first ohmic electrode 131.
  • a voltage lower than the threshold voltage to the first gate electrode 133A and applying a voltage higher than the threshold voltage to the second gate electrode 133B a current flows from the first ohmic electrode 131 to the second ohmic electrode 132.
  • a diode operation in which no current flows from the second ohmic electrode 132 to the first ohmic electrode 131 can be performed.
  • FIG. 5 shows that the first ohmic electrode wiring 151 extends to the second gate electrode 133B side with respect to the first gate electrode 133A, and the second ohmic electrode wiring 152 has the first gate with respect to the second gate electrode 133B.
  • the example which has spread to the electrode 133A side is shown.
  • the first ohmic electrode wiring 151 and the second ohmic electrode wiring 152 each function as a field plate.
  • part of the electric lines of force generated between the first gate electrode 133A and the second gate electrode 133B can be cut by the first ohmic electrode wiring 151 and the second ohmic electrode wiring 152. .
  • the parasitic resistance Cgg between the first gate electrode 133A and the second gate electrode 133B can be reduced, and gate noise can be suppressed.
  • the first gate electrode wiring 153A connecting the first gate electrodes 133A and the second gate electrode wiring 153B connecting the second gate electrodes are sandwiched between the active regions 102A.
  • the wiring can be easily formed.
  • the third metal layer 163A is preferably formed on the first metal layer 161 side
  • the fourth metal layer 163B is preferably formed on the second metal layer 162 side.
  • a Schottky diode can have the same configuration.
  • a first electrode 231 that is a cathode electrode in ohmic contact with 2DEG and a second electrode 232 that is an anode electrode in Schottky contact may be provided.
  • the first electrode 231 is connected to the first metal layer 261 through the first electrode wiring 251, and the second electrode 232 is connected to the second metal layer 262 through the second electrode wiring 252. do it.
  • FIG. 7 a first via 265 connecting the first metal layer 261 and the first electrode wiring 251 and a second via 266 connecting the second metal layer 262 and the second electrode wiring 252 are shown.
  • An example of forming on the active region 102A is shown.
  • a wiring that connects the first electrode wiring 251 and a wiring that connects the second electrode wiring 252 to each other is formed in the element isolation region 102B, and a via that connects the metal layer that is the electrode pad and the wiring is element-isolated. It may be formed on the region 102B.
  • the first electrode 231 may be a laminate of Ti and Ni, and the second electrode 232 may be an alloy of Pd and Au.
  • the nitride semiconductor device solves a problem that occurs when an electrode pad is formed on an active layer, can suppress an increase in on-resistance, and includes a nitride semiconductor including a power device for a power supply circuit Useful as a device.

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Abstract

　窒化物半導体装置は、活性領域１０２Ａを有する窒化物半導体層積層体１０２と、活性領域の上に互いに間隔をおいて形成されたフィンガー状の第１の電極１３１及び第２の電極１３２とを備えている。第１の電極の上に接して第１の電極配線１５１が形成され、第２の電極の上に第２の電極配線１５２が接して形成されている。第１の電極配線及び第２の電極配線を覆うように第２の絶縁膜が形成され、第２の絶縁膜の上に第１の金属層１６１が形成されている。第１の金属層は、第２の絶縁膜を介して活性領域の上に形成され、第１の電極配線と接続されている。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関し、特に活性領域の上に形成された電極パッドを有する窒化物半導体装置に関する。
　III－Ｖ族窒化物半導体（以下、窒化物半導体という。）は、III族元素であるガリウム（Ｇａ）、アルミニウム（Ａｌ）及びインジウム（Ｉｎ）等と、Ｖ族元素である窒素（Ｎ）との化合物であり、一般式がＡｌxＧａ1-x-yＩｎyＮ(但し、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１)で表される混晶を形成する。窒化物半導体は、広いバンドギャップを有しており、バンド構造は直接遷移型である。このため、短波長光学素子へ応用されている。また、高い破壊電界と飽和電子速度という特長を有するため、電子デバイスへ応用することも検討されている。特に、半絶縁性基板の上に順次エピタキシャル成長したＡｌxＧａ1-xＮ層（但し、０＜ｘ≦１）とＧａＮ層との界面に現れる２次元電子ガス（２Dimensional Electron Gas：以下、２ＤＥＧという。）を利用したヘテロ接合電界効果トランジスタ（Hetero-junction Field Effect Transistor：以下、ＨＦＥＴという）は、高出力デバイス及び高周波デバイスとして開発が進められている。
　ＨＦＥＴにおいては、キャリア供給層であるＡｌＧａＮショットキー層から電子が供給されるだけでなく、自発分極及びピエゾ分極からなる分極効果により電荷が供給される。このため、窒化物半導体を用いたＨＦＥＴの電子密度は１０13ｃｍ-2を超える。これは、砒化アルミニウムガリウム（ＡｌＧａＡｓ）と砒化ガリウム（ＧａＡｓ）とを用いたＨＦＥＴと比べて１桁程度も大きい。このように、窒化物半導体を用いたＨＦＥＴは、ＧａＡｓを用いたＨＦＥＴと比べて高いドレイン電流密度が期待でき、最大ドレイン電流が１Ａ／ｍｍを超える素子が報告されている（例えば、非特許文献１を参照。）。さらに、窒化物半導体は広いバンドギャップ（例えばＧａＮのバンドギャップは３．４ｅＶ）を有するため高い耐圧特性をも示し、窒化物半導体を用いたＨＦＥＴではゲート電極とドレイン電極との間の耐圧を１００Ｖ以上とすることが可能である。このため、窒化物半導体を用いたＨＦＥＴ等の電子デバイスは、高周波素子及び従来よりも小さい設計寸法で大電力を扱える素子として応用が検討されている。
　窒化物半導体装置は、活性領域のサイズをシリコン（Ｓｉ）半導体装置の３分の１～１０分の１程度に縮小可能である。しかし、大電流を流すパワーデバイスの用途では、電極パッドに接続するワイヤ径やリボンサイズは大きい方が望ましく、活性領域を縮小しても窒化物半導体装置のサイズを小さくする効果は小さい。窒化物半導体装置のサイズを縮小する方法として、活性領域の上に電極パッドを形成する、いわゆるパッドオンエレメント構造が検討されている（例えば、特許文献１を参照。）。
特開２００８－１７７５２７号公報
安藤祐二、岡本康宏、宮本広信、中山達峰、井上隆、葛原正明著「高耐圧AlGaN/GaNヘテロ接合FETの評価」信学技報、ED2002-214, CPM2002-105(2002-10), p.29-34
　しかしながら、前記従来のパッドオンエレメント構造には以下のような問題がある。ドレイン電極パッドは活性層の上に形成し、ソース電極パッドは基板の裏面に形成すれば、最も効率良くパッドを配置することができる。しかし、ソース電極パッドを基板の裏面に形成するためには、窒化物半導体層及び基板を貫通するビアを形成する必要があり、コストが上昇するという問題がある。このため、製造方法の容易さの観点及びサイズの縮小の観点から、ドレイン電極パッドとソース電極パッドとを活性層の上に形成することが好ましい。しかし、ドレイン電極パッドとソース電極パッドとの両方を活性層の上に形成する場合には、電極フィンガーの一部しか電極パッドと直接接触させることができない。電極フィンガーの幅はデバイスのサイズによって制限されるため、広くすることは困難である。また、電極フィンガーはリフトオフ法により形成することが一般的であり、電極フィンガーの膜厚を厚くすることは困難である。このため、電極フィンガーは配線抵抗が大きく、電極フィンガーの一部しか電極パッドと直接接していない場合には、デバイスのオン抵抗が上昇するという問題がある。
　また、活性層の上に例えば一方の電極パッドだけを形成する場合においても、電極フィンガーの全体が電極パッドと直接接するように大きな開口部を形成する必要があり、電極パッドの平坦性が低下するという問題もある。
　これらの問題は、ＨＦＥＴだけでなくショットキーダイオード等の他の窒化物半導体装置においても生じる。
　本開示は、活性層の上に電極パッドを形成する場合に生じる問題を解決し、オン抵抗の上昇を抑えた窒化物半導体装置を実現できるようにすることを目的とする。
　前記の目的を達成するため、本開示は半導体装置を、活性領域の上に形成された電極パッドが電極配線を介して電極と接続されている構成とする。
　具体的に、例示の窒化物半導体装置は、基板の上に形成され、素子分離領域に囲まれた活性領域を有する窒化物半導体層積層体と、活性領域の上に互いに間隔をおいて形成されたフィンガー状の第１の電極及び第２の電極と、第１の電極及び第２の電極を覆い、第１の電極の上面を露出する第１の開口部及び第２の電極の上面を露出する第２の開口部を有する第１の絶縁膜と、第１の電極の上に形成され、第１の開口部において第１の電極と接する第１の電極配線と、第２の電極の上に形成され、第２の開口部において第２の電極と接する第２の電極配線と、第１の電極配線及び第２の電極配線を覆う第２の絶縁膜と、第２の絶縁膜を介して活性領域の上に形成され、第１の電極配線と接続された第１の金属層とを備えている。
　例示の窒化物半導体装置は、電極パッドである第１の金属層が第２の絶縁膜を介して活性領域の上に形成され、第１の電極配線と接続されている。活性領域の上に形成された第１の金属層と第１の電極とをビア等により直接接続した場合には、第１の電極の配線抵抗が大きいため、窒化物半導体装置のオン抵抗が上昇するおそれがある。しかし、例示の第１の金属層と第１の電極とは、第１の電極配線を介して接続されている。第１の電極配線は第１の電極よりも配線抵抗を小さくすることができるので、第１の金属層と第１の電極配線との接触面積が小さい場合においても、窒化物半導体装置のオン抵抗の上昇を抑えることができる。
　例示の窒化物半導体装置は、第２の絶縁膜の上に第１の金属層と間隔をおいて形成された第２の金属層をさらに備え、第２の金属層は、活性領域の上に形成され、第２の電極配線と接続されていてもよい。
　例示の窒化物半導体装置において、第１の金属層と第１の電極配線とを接続する第１のビアと、第２の金属層と第２の電極配線とを接続する第２のビアとをさらに備え、第１のビア及び第２のビアは活性領域の上に形成されていてもよい。また、第１の金属層と第１の電極配線とを接続する第１のビアと、第２の金属層と第２の電極配線とを接続する第２のビアとをさらに備え、第１のビア及び第２のビアは、素子分離領域の上に形成されていてもよい。
　この場合において、第２の絶縁膜は、シリコン窒化膜又はシリコン酸化膜である第１の膜と、該第１の膜の上に形成された有機絶縁膜である第２の膜とを有し、第１のビア及び第２のビアの開口部は、第２の膜の下端部における開口部の面積が、第１の膜の上端部における開口部の面積よりも大よりも大きくてもよい。
　例示の窒化物半導体装置において、第１の電極配線と第２の電極配線との最短距離、第１の電極配線と第２の金属層との最短距離及び第２の電極配線と第１の金属層との最短距離のうちの最小の距離と、第２の絶縁膜の絶縁破壊電圧との積は、６００Ｖ以上であることが好ましい。
　例示の窒化物半導体装置において、第１の電極は、カソード電極であり、第２の電極は、アノード電極である構成としてもよい。
　例示の窒化物半導体装置において、第１の電極と、第２の電極との間に形成されたフィンガー状の第１のゲート電極と、第２の絶縁膜の上に、第１の金属層及び第２の金属層と間隔をおいて形成され且つ第１のゲート電極と接続された第３の金属層とをさらに備え、第３の金属層と第２の金属層との間隔は、第３の金属層と第１の金属層との間隔以上であり、第１の電極は、ソース電極であり、第２の電極は、ドレイン電極である構成としてもよい。
　この場合において、基板に垂直で且つ第１の電極配線及び第２の電極配線を垂直に横切る断面において、第１の電極配線の第２の電極側の端部は、第１のゲート電極よりも第２の電極側に位置していてもよい。
　また、第１のゲート電極と窒化物半導体層積層体との間に形成されたｐ型の窒化物半導体層をさらに備えていてもよい。
　例示の窒化物半導体装置は、第１の電極と、第２の電極との間に、第１の電極側から順次形成されたフィンガー状の第１のゲート電極及び第２のゲート電極と、第２の絶縁膜の上に、第１の金属層及び第２の金属層と間隔をおいて形成され且つ第１のゲート電極と接続された第３の金属層及び第２のゲート電極と接続された第４の金属層とをさらに備え、第３の金属層と第２の金属層との間隔は、第３の金属層と第１の金属層との間隔以上であり、第１の電極は、第１のオーミック電極であり、第２の電極は、第２のオーミック電極である構成としてもよい。
　この場合において、基板に垂直で且つ第１の電極配線及び第２の電極配線を垂直に横切る断面において、第１の電極配線の第２の電極側の端部は、第１のゲート電極よりも第２の電極側で且つ第２のゲート電極よりも第１のゲート電極側に位置し、第２の電極配線の第１の電極側の端部は、第２のゲート電極よりも第１の電極側で且つ第１のゲート電極よりも第２のゲート電極側に位置していてもよい。
　また、第１のゲート電極及び第２のゲート電極と窒化物半導体層積層体との間にそれぞれ形成されたｐ型の窒化物半導体層をさらに備えていてもよい。
　本開示に係る窒化物半導体装置によれば、活性層の上に電極パッドを形成する場合に生じる問題を解決し、オン抵抗の上昇を抑えた窒化物半導体装置を実現できる。
一実施形態に係る窒化物半導体装置を示す平面図である。 一実施形態に係る窒化物半導体装置を示す断面図である。 一実施形態に係る窒化物半導体装置を示す断面図である。 一実施形態に係る窒化物半導体装置の変形例を示す平面図である。 一実施形態に係る窒化物半導体装置の変形例を示す平面図である。 一実施形態に係る窒化物半導体装置の変形例を示す断面図である。 一実施形態に係る窒化物半導体装置の変形例を示す平面図である。
　図１～図３は、一実施形態に係る窒化物半導体装置であり、図１は平面構成を示し、図２は図１のII－II線における断面構成を示し、図３は図１のIII－III線における断面構成を示している。本実施形態の窒化物半導体装置は、Ｓｉ基板１０１の上に形成された窒化物半導体層積層体１０２を備えている。窒化物半導体層積層体１０２は、例えば、基板１０１側から順次形成されたバッファ層１２０、膜厚が２．５μｍのアンドープのＧａＮからなる第１の窒化物半導体層１２１及び膜厚が５０ｎｍのアンドープのＡｌＧａＮからなる第２の窒化物半導体層１２２を有している。窒化物半導体層積層体１０２は、活性領域１０２Ａと、活性領域１０２Ａを囲む素子分離領域１０２Ｂとを有している。素子分離領域１０２Ｂはイオン注入等により高抵抗化された領域である。活性領域１０２Ａにおいては、第１の窒化物半導体層１２１における第２の窒化物半導体層１２２との界面近傍には、２次元電子ガス（２ＤＥＧ）からなるチャネルが形成されている。
　窒化物半導体層積層体１０２の上には、活性領域１０２Ａを横切るようにフィンガー状の第１のオーミック電極１３１と第２のオーミック電極１３２とが、互いに間隔をおいて交互に形成されている。第１のオーミック電極１３１と第２のオーミック電極１３２との間には、ｐ型の第３の窒化物半導体層１３４を介在させてゲート電極１３３が形成されている。本実施形態においては、第１のオーミック電極１３１はソース電極であり、第２のオーミック電極１３２はドレイン電極である。図１においては、第１のオーミック電極１３１が２本、第２のオーミック電極１３２が３本の構成を示しているが、第１のオーミック電極１３１及び第２のオーミック電極１３２の数は何本であってもよい。
　第１のオーミック電極１３１及び第２のオーミック電極１３２は、チタン（Ｔｉ）とアルミニウム（Ａｌ）とからなり、チャネルとオーミック接触している。本実施形態においては、コンタクト抵抗を低減するために、第２の窒化物半導体層１２２と第１の窒化物半導体層１２１との界面よりも下側に達する凹部に形成されている。第１のオーミック電極１３１及び第２のオーミック電極１３２は、最も厚い部分における膜厚が２５０ｎｍ程度であり、幅は数μｍ程度である。幅を大きくするとオーミック電極の配線抵抗を低減できるが、チップ面積におけるチャネル領域の割合が減少するため、大きくとることは好ましくない。チャネル領域が大きいほどオン抵抗は小さくなり、大電流を流すことができるので、チャネル領域は大きい方が望ましい。第１のオーミック電極１３１及び第２のオーミック電極１３２はニッケル（Ｎｉ）、金（Ａｕ）又はバナジウム（Ｖ）等により形成してもよい。第１のオーミック電極１３１及び第２のオーミック電極１３２はリフトオフ法を用いれば容易に形成することができる。
　ｐ型の第３の窒化物半導体層１３４は、膜厚が２００ｎｍ程度のマグネシウム（Ｍｇ）がドープされたＧａＮからなる。ゲート電極１３３は、パラジウム（Ｐｄ）及びＡｕからなり、ｐ型の第３の窒化物半導体層１３４とオーミック接触している。ｐ型の第３の窒化物半導体層１３４と第２の窒化物半導体層１２２とによりＰＮ接合が形成される。これにより、ゲート電極１３３に印加する電圧が０Ｖの場合においても、ｐ型の第３の窒化物半導体層１３４から基板１０１側及び第２のオーミック電極１３２側に向かって、第２の窒化物半導体層１２２及び第１の窒化物半導体層１２１中に空乏層が広がる。従って、ゲート電極１３３に印加する電圧が０Ｖの場合においてもチャネルを流れる電流が遮断される、ノーマリオフ動作を行わせることが可能となる。本実施形態においては、閾値電圧を調整するために、ｐ型の第３の窒化物半導体層１３４及びゲート電極１３３は、第２の窒化物半導体層１２２の膜厚が他の部分よりも薄いゲートリセス部（図示せず）に形成されている。ゲート電極１３３は、Ｎｉ、Ｔｉ、銀（Ａｇ）又は白金（Ｐｔ）等により形成することも可能である。ｐ型の第３の窒化物半導体層１３４を用いてノーマリオフ動作をするノーマリオフ型としたが、ゲートリセス構造等によりノーマリオフ型を実現してもよい。また、ノーマリオン型とすることも可能である。
　窒化物半導体層積層体１０２の上には、第１のオーミック電極１３１、第２のオーミック電極１３２及びゲート電極１３３を覆うように、膜厚が３００ｎｍ程度のシリコン窒化膜（ＳｉＮ膜）である第１の絶縁膜１４１が形成されている。第１の絶縁膜１４１は、窒化物半導体層積層体１０２の表面を安定化すると共に、後述する第２の絶縁膜１４２から窒化物半導体層積層体１０２への水分の侵入を低減する機能を有する。第１の絶縁膜１４１は、第１のオーミック電極１３１の上面を露出するストライプ状の第１の開口部及び第２のオーミック電極１３２の上面を露出するストライプ状の第２の開口部を有している。
　第１の絶縁膜１４１の上には、第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２が形成されている。第１のオーミック電極配線１５１は、第１の開口部において第１のオーミック電極１３１と接続され、第２のオーミック電極配線１５２は第２の開口部において第２のオーミック電極１３２と接続されている。第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２は、ＴｉとＡｕとの積層膜となっており、Ｔｉは第１のオーミック電極１３１及び第２のオーミック電極１３２との密着性を向上させる密着層である。第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２の膜厚は５μｍ程度とすればよく、幅はそれぞれ第１のオーミック電極１３１及び第２のオーミック電極１３２の幅と同じ又はそれよりも広くすることが好ましい。
　第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２を覆うように、第２の絶縁膜１４２が形成されている。本実施形態において第２の絶縁膜１４２は、膜厚が４００ｎｍ程度のＳｉＮからなる第１の膜１４２Ａと、膜厚が１０μｍ程度のポリベンズオキサゾール（ＰＢＯ）からなる第２の膜１４２Ｂとの積層膜である。第１の膜１４２Ａは、第２の膜１４２Ｂから窒化物半導体層積層体１０２への水分の侵入を低減する機能と、第２の膜１４２Ｂと下側の層との密着性を向上させる機能とを有する。
　第２の絶縁膜１４２の上には、電極パッドである第１の金属層１６１、第２の金属層１６２及び第３の金属層１６３が形成されている。本実施形態において第１の金属層１６１及び第２の金属層１６２は、活性領域１０２Ａの上に形成されている。第１の金属層１６１と第２の金属層１６２とは、ゲート電極１３３が延びる方向（ゲート幅方向）と交差する辺同士が相対するように、互いに間隔をおいて配置されている。第２の絶縁膜１４２は、第１の金属層１６１の下側において第１のオーミック電極配線１５１の上面を露出する第３の開口部を有している。第３の開口部を埋めるように第１の金属層１６１と一体となった第１のビア１６５が形成されており、第１のビア１６５により第１の金属層１６１と第１のオーミック電極配線１５１とは接続されている。また、第２の金属層１６２の下側において第２のオーミック電極配線１５２の上面を露出する第２の開口部を有している。第２の開口部を埋めるように第２の金属層１６２と一体となった第２のビア１６６が形成されており、第２のビア１６６により第２の金属層１６２と第２のオーミック電極配線１５２とは接続されている。
　第１の金属層１６１、第２の金属層１６２及び第３の金属層１６３は、Ｔｉ、銅（Ｃｕ）及びＮｉの積層膜とすればよい。シート抵抗を低く抑えるためにＣｕ膜の厚さは５μｍ程度とすることが好ましい。最上層にＮｉ膜を設けることにより、Ａｌワイヤ又はＡｌリボン等との密着性が向上し、信頼性が高い半導体装置を実現することができる。Ｎｉ膜の膜厚は１μｍ程度とすることが好ましい。Ｎｉに代えてＡｇを用いることも可能である。Ａｕ又はＣｕ等からなるワイヤ、リボン又はクリップ等を用いる場合には最表面をＡｕ層としてもよい。
　本実施形態において、第３の金属層１６３は活性領域１０２Ａの上の第１の金属層１６１側の領域に形成されている。このような構成とすることにより、第３の金属層１６３と第２の金属層１６２との間の耐圧を確保しつつ、半導体装置のサイズを小さくすることができる。第３の金属層１６３は、素子分離領域１０２Ｂの上に形成されたゲート電極配線１５３と第３のビア１６７を介して接続されている。ゲート電極配線１５３は、活性領域１０２Ａの外周を迂回して配置され、ゲート電極１３３と接続されている。本実施形態においては、第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２を素子分離領域１０２Ｂに引き出して束ねていないため、ゲート電極配線１５３が第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２を横切ることがない。活性領域が複数形成されている場合には、活性領域の間の素子分離領域において、複数のゲート電極を束ねるようにゲート電極配線を形成してもよい。
　第１の金属層１６１及び第２の金属層１６２を、活性領域１０２Ａの上に形成する場合には、第１のオーミック電極１３１の一部は第２の金属層１６２の下側に位置し、第２のオーミック電極１３２の一部は第１の金属層１６１の下側に位置する。仮に、第１のオーミック電極配線１５１を形成せずに、第１の金属層１６１と第１のオーミック電極１３１とをビアにより直接接続する場合、ビアと接するのは第１のオーミック電極１３１の第１の金属層１６１の下側に形成された部分だけである。第１のオーミック電極１３１は、膜厚が薄く幅も狭いため、配線抵抗が大きい。このため、第１のオーミック電極１３１の第２の金属層１６２の下側に形成されている部分においては、第１の金属層１６１と第１のオーミック電極１３１との間の抵抗を無視できなくなる。第２の金属層１６２と第２のオーミック電極１３２との間にも同じ問題が生じる。第１のオーミック電極１３１及び第２のオーミック電極１３２は、一般にリフトオフ法により形成するため、膜厚を厚くして配線抵抗を低減することは困難である。また、第１のオーミック電極１３１及び第２のオーミック電極１３２の幅は、デバイスのサイズによって制限されるため、幅を広くすることにより配線抵抗を低減することも困難である。
　本実施形態の半導体装置は、第１のオーミック電極１３１の上を覆うように第１のオーミック電極配線１５１が形成され、第２のオーミック電極１３２の上を覆うように第２のオーミック電極配線１５２が形成されている。第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２は、第１のオーミック電極１３１及び第２のオーミック電極１３２よりも膜厚を厚くすることができるので、配線抵抗を小さくすることが容易である。このため、第１のオーミック電極配線１５１の第１の金属層１６１の下側の部分のみにビアが接続されていたとしても、第１の金属層１６１と第１のオーミック電極１３１との間の抵抗を小さく抑えることができる。第２の金属層１６２と第２のオーミック電極１３２との間においても同様である。本実施形態の半導体装置は、第１の金属層及び第２の金属層を第１のオーミック電極配線及び第２のオーミック電極配線を介さずに、第１のオーミック電極及び第２のオーミック電極と直接接続した場合と比べて、配線抵抗を約半分に低減することができる。
　配線抵抗を効果的に抑えるためには、第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２は、ゲート幅方向と交差する方向の断面積が第１のオーミック電極１３１及び第２のオーミック電極１３２よりも大きくなるようにすればよい。第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２をめっき法により形成すれば、膜厚を厚くすることが容易にできる。また、第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２は、できるだけ電気抵抗が小さい材料を用いることが好ましく、Ａｕ若しくはＣｕ又はこれらの合金等とすればよい。Ａｌ、Ｎｉ若しくはＴｉ又はこれらの合金等を用いることも可能である。また、第１のオーミック電極１３１及び第２のオーミック電極１３２との密着性を向上するため、積層膜としてもよい。この場合には、密着層である下層は、Ｔｉ若しくはＴａ又はこれらの窒化物等を用いればよい。
　図１は第１のオーミック電極配線１５１がゲート電極１３３の上を覆うように形成された例を示している。第１のオーミック電極配線１５１をゲート電極１３３よりも第２のオーミック電極１３２側に張り出した構造とすることにより、第１のオーミック電極配線１５１の断面積を大きくすることができるだけでなく、第１のオーミック電極配線１５１をフィールドプレートとして機能させることが可能となる。さらに、第１の金属層１６１及び第２の金属層１６２が活性領域１０２Ａの上に形成されている。これにより、半導体装置がオフの状態において、ゲート電極１３３の端部及び第１のオーミック電極配線１５１からなるフィールドプレートの端部における電界集中を緩和することができる。従って、パッドオンエレメント構造ではない場合と比べて、電流コラプスを抑制することができる。
　本実施形態においては、第２の絶縁膜１４２をＳｉＮからなる第１の膜１４２ＡとＰＢＯからなる第２の膜１４２Ｂとの積層膜とした。ＰＢＯ膜等の有機膜はスピン塗布により形成できるため、凹部への埋め込みが容易であり、第２の絶縁膜１４２の上面を容易に平坦化できる。第２の絶縁膜１４２の上面を平坦にすることにより、第２の絶縁膜１４２の上に形成する電極パッドである金属層を平坦にすることができる。電極パッドを平坦にすることにより電極パッド面とワイヤとの接触面積を大きくなるため、配線の抵抗を低減したり、ワイヤボンディングの歩留まりを向上させたりすることができる。
　ＰＢＯはＡｕとの密着性に劣る。このため、最上層がＡｕである第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２と、第２の絶縁膜１４２との密着性を向上させるために、第２の膜１４２Ｂと第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２との間に、ＳｉＮからなる第１の膜１４２Ａを設けている。第１の膜１４２ＡはＳｉＯ2膜等とすることも可能であるが、ＳｉＮ膜は耐水性が高いため、下層への水分の透過を抑える効果が得られる。第１の膜１４２Ａは例えばプラズマ化学気相堆積層（ＣＶＤ）法等により形成すればよい。
　第１の金属層１６１と第１のオーミック電極配線１５１とを接続するための第３の開口部及び第２の金属層１６２と第２のオーミック電極配線１５２とを接続するための第４の開口部は、第１の膜１４２Ａの上端部における幅よりも、第２の膜１４２Ｂの下端部における幅が広い形状とすることが好ましい。これにより、第１のビア１６５及び第２のビア１６６は、第２の膜１４２Ｂの下端部における面積が第１の膜１４２Ａの上端部における面積より大きくなる。このような構成とすれば、Ａｕとの密着性が悪い第２の膜１４２Ｂが第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２の上面と直接接することがなく、第２の絶縁膜１４２の剥がれ等を抑えることができる。第１の膜１４２Ａに形成する開口部は、ドライエッチングにより形成すればよい。第２の膜１４２Ｂに形成する開口部は、第２の膜１４２Ｂを感光性樹脂とする場合にはフォトリソグラフィーにより形成すればよい。また、ＳｉＯ2膜等をハードマスクとして用いたドライエッチングにより形成してもよい。
　第２の膜１４２Ｂは、ＰＢＯに代えて、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ系の感光性樹脂（例えば、化薬マイクロケム社製ＳＵ－８）又はフッ素系の感光性樹脂（例えば、旭硝子社製ＡＬ－Ｘ２）等の有機膜としてもよい。但し、ポリイミド等の吸湿性を有する材料を用いる場合には、吸湿により第２の膜１４２Ｂが膨張し、第２の膜１４２Ｂに亀裂が発生したり、下層への水分の透過が生じたりするおそれがある。このため、第２の膜１４２Ｂの上にさらに耐水性の第３の膜を形成することが好ましい。
　Ａｌ－Ｘ２等のＡｕとの密着性に優れた材料を用いた場合には、第１の膜１４２Ａを省略してもよい。また、第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２の最上層をＴｉ又はＣｕ等の有機膜と比較的密着しやすい材料とした場合にも、第１の膜１４２Ａを省略することが可能である。
　また、第２の膜１４２Ｂにガラス系材料を用いてもよい。この場合には、リンを含有することが望ましい。このようにすることにより、第２の絶縁膜１４２の膜応力を緩和し、膜剥がれの発生を抑えることができる。また、リンのゲッタリング効果により、活性領域１０２Ａへのアルカリ性不純物の侵入を防ぐ効果も得られるため、半導体装置の信頼性を向上させることができる。
　本実施形態においては、第３の金属層１６３の面積を、第１の金属層１６１及び第２の金属層１６２よりも小さくしている。これは、ゲート電極には高い電圧を印加する必要がないため、第３の金属層１６３には細いワイヤを接続するためである。また、第３の金属層１６３を第１の金属層１６１よりに形成している。これは、ドレイン電極パッドである第２の金属層１６２には、より高い電圧を印加するためである。但し、必要な絶縁破壊耐圧を確保できれば、第３の金属層１６３の位置は特に限定されない。
　第１の金属層１６１と第２の金属層１６２及び第３の金属層１６３と第２の金属層１６２との最小の間隔をＳ１とし、半導体装置全体を封止する樹脂封止の絶縁破壊耐圧をＡ１とすると、Ｓ１とＡ１との積が必要とする絶縁耐圧よりも大きくなるようにすればよい。
　また、絶縁破壊耐圧を確保するためには、電極パッドである金属層同士の間隔だけでなく、第１のオーミック電極配線１５１と第２のオーミック電極配線１５２との間隔、第１のオーミック電極配線１５１と第２の金属層１６２との間隔、第２のオーミック電極配線１５２と第１の金属層１６１との間隔も重要である。これらの間隔のうちの最も狭いものをＳ２とし、第２の絶縁膜１４２の絶縁破壊電圧をＡ２とすると、Ｓ２とＡ２との積が必要とする絶縁破壊耐圧よりも大きくなるようにすればよい。例えば、ＰＢＯの絶縁破壊電圧は２５０Ｖ／μｍである。このため、必要とする絶縁破壊耐圧が６００Ｖの場合には、最小の間隔Ｓ１を２．４μｍ以上とし、１０００Ｖの場合には４μｍ以上とすればよい。本実施形態においては、Ｓ１を５μｍとなるように設計した。
　本実施形態の半導体装置は、基板１０１における窒化物半導体層積層体１０２と反対側の面（裏面）には、例えばＡｕ、スズ（Ｓｎ）、クロム（Ｃｒ）若しくはＮｉ又はこれらの合金等からなる裏面電極１６４を形成した例を示している。裏面電極１６４を形成することにより外部から基板１０１に電位を与えることが可能となる。また、裏面電極１６４と第１のオーミック電極１３１とを電気的に接続してもよい。この場合には、裏面電極１６４をソース電極パッドとすることも可能である。裏面電極１６４と第１のオーミック電極１３１との接続には貫通ビアを用いてもよい。裏面電極１６４は例えば、スパッタ法又は蒸着法等により形成すればよい。
　本実施形態の半導体装置は、第１の金属層１６１と第１のオーミック電極配線１５１とを接続する第１のビア１６５は、活性領域１０２Ａの上に複数形成されている。第２の金属層１６２と第２のオーミック電極配線１５２とを接続する第２のビア１６６も同様である。このため、ワイヤボンディングの際の圧力から活性領域を保護する効果が得られる。しかし、第１の金属層１６１と第１のオーミック電極配線１５１とを接続する第１のビア１６５及び第２の金属層１６２と第２のオーミック電極配線１５２とを接続する第２のビア１６６は、素子分離領域１０２Ｂの上に形成してもよい。この場合には、図４に示すように、第１のオーミック電極配線１５１を互いに接続する配線１５５を素子分離領域１０２Ｂに形成し、配線１５５と第１の金属層１６１とを第１のビア１６５により接続すればよい。また、第２のオーミック電極配線１５２を互いに接続する配線１５６を活性領域１０２Ａを挟んで配線１５５と反対側に形成し、配線１５６と第２の金属層１６２とを第２のビア１６６により接続すればよい。
　本実施形態において、シングルゲートの半導体装置について説明したが、インバータ又はマトリックスコンバータ等に用いることができるダブルゲートの半導体装置においても同様の構成としてかまわない。図５及び図６は、ダブルゲートの半導体装置の例であり、図５は平面構成を示し、図６は図５のVI－VI線における断面構成を示している。
　ダブルゲートの半導体装置は、第１のオーミック電極１３１と第２のオーミック電極１３２との間に、第１のゲート電極１３３Ａと第２のゲート電極１３３Ｂとが、第１のオーミック電極１３１側から順に形成されている。図６は、ノーマリオフ型とするため第１のゲート電極１３３Ａ及び第２のゲート電極１３３Ｂを、それぞれｐ型の第３の窒化物半導体層１３４の上に形成した例を示している。但し、ゲートリセス構造によりノーマリオフ型にしたり、ノーマリオン型にしたりすることも可能である。
　第１のゲート電極１３３Ａ及び第２のゲート電極１３３Ｂに所定のバイアスを印加することにより、双方向スイッチとしても、ダイオードとしても動作させることができる。例えば、第１のゲート電極１３３Ａと第２のゲート電極１３３Ｂとに、それぞれ、第１のオーミック電極１３１を基準として第１のゲート電極１３３Ａの閾値電圧以上の電圧を印加し、第２のオーミック電極１３２を基準として第２のゲート電極１３３Ｂの閾値電圧以上の電圧を印加することにより、第１のオーミック電極１３１と第２のオーミック電極１３２との間に双方向に電流が流れる双方向通電動作をさせることができる。一方、第１のゲート電極１３３Ａ及び第２のゲート電極１３３Ｂに印加するバイアス電圧をそれぞれ閾値電圧以下の電圧とすることにより第１のオーミック電極１３１と第２のオーミック電極１３２との間に双方向に電流が流れない双方向遮断動作をさせることができる。
　また、第１のゲート電極１３３Ａに閾値電圧以上の電圧を印加し、第２のゲート電極１３３Ｂに閾値電圧以下の電圧を印加することにより、第１のオーミック電極１３１から第２のオーミック電極１３２へは電流が流れないが、第２のオーミック電極１３２から第１のオーミック電極１３１へは電流が流れるダイオード動作をさせることができる。第１のゲート電極１３３Ａに閾値電圧以下の電圧を印加し、第２のゲート電極１３３Ｂに閾値電圧以上の電圧を印加することにより、第１のオーミック電極１３１から第２のオーミック電極１３２へは電流が流れるが、第２のオーミック電極１３２から第１のオーミック電極１３１へは電流が流れないダイオード動作をさせることができる。
　図５は、第１のオーミック電極配線１５１が第１のゲート電極１３３Ａよりも第２のゲート電極１３３Ｂ側に広がり、第２のオーミック電極配線１５２が第２のゲート電極１３３Ｂよりも第１のゲート電極１３３Ａ側に広がっている例を示している。このようにすれば、第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２が、それぞれフィールドプレートとして機能する。また、第１のゲート電極１３３Ａと第２のゲート電極１３３Ｂとの間に発生する電気力線の一部を、第１のオーミック電極配線１５１及び第２のオーミック電極配線１５２により切断することができる。これにより、第１のゲート電極１３３Ａと第２のゲート電極１３３Ｂとの間の寄生抵抗Ｃｇｇを低減することが可能となり、ゲートノイズを抑制することができる。
　図５に示すように、第１のゲート電極１３３Ａ同士を接続する第１のゲート電極配線１５３Ａと第２のゲート電極同士を接続する第２のゲート電極配線１５３Ｂとを、活性領域１０２Ａを挟んで反対側に形成することにより、配線の形成が容易となる。第３の金属層１６３Ａは、第１の金属層１６１側に形成し、第４の金属層１６３Ｂは、第２の金属層１６２側に形成することが好ましい。
　図７に示すように、ショットキーダイオードにおいても同様の構成とすることができる。この場合には、２ＤＥＧとオーミック接触したカソード電極である第１の電極２３１と、ショットキー接触したアノード電極である第２の電極２３２とを設ければよい。第１の電極２３１は、第１の電極配線２５１を介して第１の金属層２６１と接続し、第２の電極２３２は、第２の電極配線２５２を介して第２の金属層２６２と接続すればよい。
　図７では、第１の金属層２６１と第１の電極配線２５１とを接続する第１のビア２６５及び第２の金属層２６２と第２の電極配線２５２とを接続する第２のビア２６６を活性領域１０２Ａの上に形成する例を示した。しかし、第１の電極配線２５１を互いに接続する配線及び第２の電極配線２５２を互いに接続する配線を素子分離領域１０２Ｂに形成し、電極パッドである金属層と配線とを接続するビアを素子分離領域１０２Ｂの上に形成してもよい。
　第１の電極２３１は、ＴｉとＮｉとの積層体等とすればよく、第２の電極２３２はＰｄ及びＡｕの合金等とすればよい。
　本開示に係る窒化物半導体装置は、活性層の上に電極パッドを形成する場合に生じる問題を解決し、オン抵抗の上昇を抑えることができ、電源回路用のパワーデバイス等を含む窒化物半導体装置として有用である。
１０１　　　基板
１０２　　　窒化物半導体層積層体
１０２Ａ　　活性領域
１０２Ｂ　　素子分離領域
１２０　　　バッファ層
１２１　　　第１の窒化物半導体層
１２２　　　第２の窒化物半導体層
１３１　　　第１のオーミック電極
１３２　　　第２のオーミック電極
１３３　　　ゲート電極
１３３Ａ　　第１のゲート電極
１３３Ｂ　　第２のゲート電極
１３４　　　第３の窒化物半導体層
１４１　　　第１の絶縁膜
１４２　　　第２の絶縁膜
１４２Ａ　　第１の膜
１４２Ｂ　　第２の膜
１５１　　　第１のオーミック電極配線
１５２　　　第２のオーミック電極配線
１５３　　　ゲート電極配線
１５３Ａ　　第１のゲート電極配線
１５３Ｂ　　第２のゲート電極配線
１５５　　　配線
１５６　　　配線
１６１　　　第１の金属層
１６２　　　第２の金属層
１６３　　　第３の金属層
１６３Ａ　　第３の金属層
１６３Ｂ　　第４の金属層
１６４　　　裏面電極
１６５　　　第１のビア
１６６　　　第２のビア
１６７　　　第３のビア
２３１　　　第１の電極
２３２　　　第２の電極
２５１　　　第１の電極配線
２５２　　　第２の電極配線
２６１　　　第１の金属層
２６２　　　第２の金属層
２６５　　　第１のビア
２６６　　　第２のビア

Claims (14)

  1. 　基板の上に形成され、素子分離領域に囲まれた活性領域を有する窒化物半導体層積層体と、
    　前記活性領域の上に互いに間隔をおいて形成されたフィンガー状の第１の電極及び第２の電極と、
    　前記第１の電極及び第２の電極を覆い、前記第１の電極の上面を露出する第１の開口部及び前記第２の電極の上面を露出する第２の開口部を有する第１の絶縁膜と、
    　前記第１の電極の上に形成され、前記第１の開口部において前記第１の電極と接する第１の電極配線と、
    　前記第２の電極の上に形成され、前記第２の開口部において前記第２の電極と接する第２の電極配線と、
    　前記第１の電極配線及び第２の電極配線を覆う第２の絶縁膜と、
    　前記第２の絶縁膜を介して前記活性領域の上に形成され、前記第１の電極配線と接続された第１の金属層とを備えている窒化物半導体装置。
  2. 　前記第２の絶縁膜の上に前記第１の金属層と間隔をおいて形成された第２の金属層をさらに備え、
    　前記第２の金属層は、前記活性領域の上に形成され、前記第２の電極配線と接続されている請求項１に記載の窒化物半導体装置。
  3. 　前記第１の金属層と前記第１の電極配線とを接続する第１のビアと、
    　前記第２の金属層と前記第２の電極配線とを接続する第２のビアとをさらに備え、
    　前記第１のビア及び第２のビアは前記活性領域の上に形成されている請求項２に記載の窒化物半導体装置。
  4. 　前記第２の絶縁膜は、シリコン窒化膜又はシリコン酸化膜である第１の膜と、該第１の膜の上に形成された有機絶縁膜である第２の膜とを有し、
    　前記第１のビア及び第２のビアの開口部は、前記第２の膜の下端部における開口部の面積が、前記第１の膜の上端部における開口部の面積よりも大きい請求項３に記載の窒化物半導体装置。
  5. 　前記第１の金属層と前記第１の電極配線とを接続する第１のビアと、
    　前記第２の金属層と前記第２の電極配線とを接続する第２のビアとをさらに備え、
    　前記第１のビア及び第２のビアは、前記素子分離領域の上に形成されている請求項２に記載の窒化物半導体装置。
  6. 　前記第２の絶縁膜は、シリコン窒化膜又はシリコン酸化膜である第１の膜と、該第１の膜の上に形成された有機絶縁膜である第２の膜とを有し、
    　前記第１のビア及び第２のビアの開口部は、前記第２の膜の下端部における開口部の面積が、前記第１の膜の上端部における開口部の面積よりも大きい請求項５に記載の窒化物半導体装置。
  7. 　前記第１の電極配線と前記第２の電極配線との最短距離、前記第１の電極配線と前記第２の金属層との最短距離及び前記第２の電極配線と前記第１の金属層との最短距離のうちの最小の距離と、前記第２の絶縁膜の絶縁破壊電圧との積は、６００Ｖ以上である請求項２に記載の窒化物半導体装置。
  8. 　前記第１の電極は、カソード電極であり、
    　前記第２の電極は、アノード電極である請求項２に記載の窒化物半導体装置。
  9. 　前記第１の電極と、前記第２の電極との間に形成されたフィンガー状の第１のゲート電極と、
    　前記第２の絶縁膜の上に、前記第１の金属層及び第２の金属層と間隔をおいて形成され且つ前記第１のゲート電極と接続された第３の金属層とをさらに備え、
    　前記第３の金属層と前記第２の金属層との間隔は、前記第３の金属層と前記第１の金属層との間隔以上であり、
    　前記第１の電極は、ソース電極であり、
    　前記第２の電極は、ドレイン電極である請求項２に記載の窒化物半導体装置。
  10. 　前記基板に垂直で且つ前記第１の電極配線及び第２の電極配線を垂直に横切る断面において、
    　前記第１の電極配線の前記第２の電極側の端部は、前記第１のゲート電極よりも前記第２の電極側に位置している請求項９に記載の窒化物半導体装置。
  11. 　前記第１のゲート電極と前記窒化物半導体層積層体との間に形成されたｐ型の窒化物半導体層をさらに備えている請求項９に記載の窒化物半導体装置。
  12. 　前記第１の電極と、前記第２の電極との間に、前記第１の電極側から順次形成されたフィンガー状の第１のゲート電極及び第２のゲート電極と、
    　前記第２の絶縁膜の上に、前記第１の金属層及び第２の金属層と間隔をおいて形成され且つ前記第１のゲート電極と接続された第３の金属層及び前記第２のゲート電極と接続された第４の金属層とをさらに備え、
    　前記第３の金属層と前記第２の金属層との間隔は、前記第３の金属層と前記第１の金属層との間隔以上であり、
    　前記第１の電極は、第１のオーミック電極であり、
    　前記第２の電極は、第２のオーミック電極である請求項２に記載の窒化物半導体装置。
  13. 　前記基板に垂直で且つ前記第１の電極配線及び第２の電極配線を垂直に横切る断面において、
    　前記第１の電極配線の前記第２の電極側の端部は、前記第１のゲート電極よりも前記第２の電極側で且つ前記第２のゲート電極よりも前記第１のゲート電極側に位置し、
    　前記第２の電極配線の前記第１の電極側の端部は、前記第２のゲート電極よりも前記第１の電極側で且つ前記第１のゲート電極よりも前記第２のゲート電極側に位置している請求項１２に記載の窒化物半導体装置。
  14. 　前記第１のゲート電極及び第２のゲート電極と前記窒化物半導体層積層体との間にそれぞれ形成されたｐ型の窒化物半導体層をさらに備えている請求項１２に記載の窒化物半導体装置。
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