JPH065849A - 半導体素子の構造 - Google Patents
半導体素子の構造Info
- Publication number
- JPH065849A JPH065849A JP15783292A JP15783292A JPH065849A JP H065849 A JPH065849 A JP H065849A JP 15783292 A JP15783292 A JP 15783292A JP 15783292 A JP15783292 A JP 15783292A JP H065849 A JPH065849 A JP H065849A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- finger
- pad
- long
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 マルチフィンガータイプのゲート電極を有す
る電界効果型トランジスタにおいて、各フィンガー毎の
電気信号の遅れを失くすこと、およびチップ自体が長細
くなるのを防ぐことを目的とする。 【構成】 ゲートパッド３をチップの中央に配置し、こ
のパッドよりゲートバスバーを介することなくゲートフ
ィンガー１を取り出すことにより、各フィンガー毎の電
気信号遅れを失くす。また、ゲートパッド３の両側にゲ
ートのマルチフィンガーを配置することにより、チップ
自体が細長くなることを防ぐ。 【効果】 上記の構成をとることにより、ゲートフィン
ガー毎の電気信号遅れのないトランジスタを有すること
ができ、より高周波対応ができる。またチップ自体が細
長くならないのでパッケージへの組立性の向上を図るこ
とができる。
る電界効果型トランジスタにおいて、各フィンガー毎の
電気信号の遅れを失くすこと、およびチップ自体が長細
くなるのを防ぐことを目的とする。 【構成】 ゲートパッド３をチップの中央に配置し、こ
のパッドよりゲートバスバーを介することなくゲートフ
ィンガー１を取り出すことにより、各フィンガー毎の電
気信号遅れを失くす。また、ゲートパッド３の両側にゲ
ートのマルチフィンガーを配置することにより、チップ
自体が細長くなることを防ぐ。 【効果】 上記の構成をとることにより、ゲートフィン
ガー毎の電気信号遅れのないトランジスタを有すること
ができ、より高周波対応ができる。またチップ自体が細
長くならないのでパッケージへの組立性の向上を図るこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、超高周波帯域用の半導
体電界効果型トランジスタ，特にマイクロ波以上の周波
数帯において用いられるマルチフィンガータイプのゲー
ト電極を有するトランジスタの構造に関するものであ
る。
体電界効果型トランジスタ，特にマイクロ波以上の周波
数帯において用いられるマルチフィンガータイプのゲー
ト電極を有するトランジスタの構造に関するものであ
る。
【０００２】
【従来の技術】従来のこの種マルチフィンガータイプの
電界効果型トランジスタは、素子を拡大平面視した図３
に示すように、ゲートフィンガー１１が縦方向に平行か
つ横一列に並べられ、ゲートフィンガー１１がゲートバ
スバー２２によって束ねられ、ゲートパッド３３に継げ
られている。
電界効果型トランジスタは、素子を拡大平面視した図３
に示すように、ゲートフィンガー１１が縦方向に平行か
つ横一列に並べられ、ゲートフィンガー１１がゲートバ
スバー２２によって束ねられ、ゲートパッド３３に継げ
られている。
【０００３】このような構造においては、ゲートパッド
３３に加えられた電気信号がゲートバスバー２２を通し
てゲートフィンガー１１の一本一本に伝わる。
３３に加えられた電気信号がゲートバスバー２２を通し
てゲートフィンガー１１の一本一本に伝わる。
【０００４】この場合には、その距離的な問題つまり、
ゲートパッド３３から近いか、遠いかによって時間遅れ
が生じ、本来に均一な特性をすべき各トランジスタの性
能を悪化させている。
ゲートパッド３３から近いか、遠いかによって時間遅れ
が生じ、本来に均一な特性をすべき各トランジスタの性
能を悪化させている。
【０００５】
【発明が解決しようとする課題】上述のように、従来の
マルチフィンガータイプ電界効果型トランジスタにおい
ては、ゲートフィンガーが図で横一列に並べられている
ため、電気信号の伝幡に距離的な問題による時間遅れが
生じ、周波数対応の障害になっているという不具合があ
る。また、チップ自体が横に長い（縦に長い）構造にな
らざるを得ず、例えば、製作上の欠点を生じるという不
具合があった。
マルチフィンガータイプ電界効果型トランジスタにおい
ては、ゲートフィンガーが図で横一列に並べられている
ため、電気信号の伝幡に距離的な問題による時間遅れが
生じ、周波数対応の障害になっているという不具合があ
る。また、チップ自体が横に長い（縦に長い）構造にな
らざるを得ず、例えば、製作上の欠点を生じるという不
具合があった。
【０００６】そこで本発明では、上記の問題に鑑み、ゲ
ートパスバーを廃止し、ゲートパッドから直接に各ゲー
トフィンガーに同列状に電気信号が伝わる構造を提供す
るとともに、ゲートフィンガーを必要に応じて、一列で
はなく、ニ列に並べることにより、チップが横長（縦
長）になることを徹底して防ぐ構造を提供することを目
的とする。
ートパスバーを廃止し、ゲートパッドから直接に各ゲー
トフィンガーに同列状に電気信号が伝わる構造を提供す
るとともに、ゲートフィンガーを必要に応じて、一列で
はなく、ニ列に並べることにより、チップが横長（縦
長）になることを徹底して防ぐ構造を提供することを目
的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のマルチフィンガータイプ電界効果型トラン
ジスタは、ゲートパッドから直接継げられた何本ものゲ
ートフィンガーと、ゲートフィンガーを必要に応じて多
列に並べることを採用した構造を有するとこを特徴とし
たものである。
め、本発明のマルチフィンガータイプ電界効果型トラン
ジスタは、ゲートパッドから直接継げられた何本ものゲ
ートフィンガーと、ゲートフィンガーを必要に応じて多
列に並べることを採用した構造を有するとこを特徴とし
たものである。
【０００８】
【作用】本発明の構造によると、ゲート電極から各ゲー
トフィンガーに伝わる電気信号が、各ゲートフィンガー
毎に距離的問題による時間的遅れを生ずることなく伝わ
る特性を得ることができ、さらに、チップ自体も横長
（縦長）になることを防ぐことができることにより、チ
ップをパッケージにマウントしたりする場合の不具合も
減少させられ得る構造を有したマルチフィンガータイプ
の電界効果型トランジスタを得ることができる。
トフィンガーに伝わる電気信号が、各ゲートフィンガー
毎に距離的問題による時間的遅れを生ずることなく伝わ
る特性を得ることができ、さらに、チップ自体も横長
（縦長）になることを防ぐことができることにより、チ
ップをパッケージにマウントしたりする場合の不具合も
減少させられ得る構造を有したマルチフィンガータイプ
の電界効果型トランジスタを得ることができる。
【０００９】
【実施例】以下、本発明の一実施例を説明する。
【００１０】図１は、本発明の提供するマルチフィンガ
ータイプ電界効果型トランジスタの平面図である。図１
において、ゲートフィンガー１はゲートパッド３に各々
直接に継がれており、さらにゲートフィンガー１はゲー
トパッド３の左右に対称にニ列に配置されてゲートパッ
ド３の周囲には、ソース電極４およびドレイン電極５が
取り囲み、素子を形成している。
ータイプ電界効果型トランジスタの平面図である。図１
において、ゲートフィンガー１はゲートパッド３に各々
直接に継がれており、さらにゲートフィンガー１はゲー
トパッド３の左右に対称にニ列に配置されてゲートパッ
ド３の周囲には、ソース電極４およびドレイン電極５が
取り囲み、素子を形成している。
【００１１】図１のように構成された電界効果型トラン
ジスタのチップをパッケージに組み込む場合には、ゲー
トパッド１とパッケージの接続はワイヤーによってもよ
く、ゲートパッド１上にバンプを設けてビームリード方
式で接続してもよい。またソース電極４とパッケージの
接続はワイヤーによってもよく、ソース電極４の裏面側
にチップを貫通する穴（バイアホール）を設けて接続し
てもよい。ドレイン電極５とパッケージの接続は、ゲー
トパッドと同様に、ワイヤー方式でもバンプ方式のどち
らを採用してもよい。
ジスタのチップをパッケージに組み込む場合には、ゲー
トパッド１とパッケージの接続はワイヤーによってもよ
く、ゲートパッド１上にバンプを設けてビームリード方
式で接続してもよい。またソース電極４とパッケージの
接続はワイヤーによってもよく、ソース電極４の裏面側
にチップを貫通する穴（バイアホール）を設けて接続し
てもよい。ドレイン電極５とパッケージの接続は、ゲー
トパッドと同様に、ワイヤー方式でもバンプ方式のどち
らを採用してもよい。
【００１２】図１では、ゲートフィンガー１の両側にソ
ース電極４を配置したが、ソース電極４とドレイン電極
５を互いに入れ替えても全く問題はない。
ース電極４を配置したが、ソース電極４とドレイン電極
５を互いに入れ替えても全く問題はない。
【００１３】また、ゲートフィンガーをさらに増やした
い場合には、チップが横長（縦長）になるのを防ぐた
め、図２のように並列に並べてもよい。
い場合には、チップが横長（縦長）になるのを防ぐた
め、図２のように並列に並べてもよい。
【００１４】
【発明の効果】以上のように、本発明の提供する構造を
有したマルチフィンガータイプ電界効果型トランジスタ
は、ゲートフィンガー毎の電気的遅延のない特性を有す
るとともに、チップ自体が横長（縦長）にならないで済
み、パターンの小形化にも貢献するという効果を奏する
ものである。
有したマルチフィンガータイプ電界効果型トランジスタ
は、ゲートフィンガー毎の電気的遅延のない特性を有す
るとともに、チップ自体が横長（縦長）にならないで済
み、パターンの小形化にも貢献するという効果を奏する
ものである。
【図１】 本発明の提供するマルチフィンガータイプ電
界効果型トランジスタの平面図
界効果型トランジスタの平面図
【図２】 本発明の提供するマルチフィンガータイプ電
界効果型トランジスタの平面図
界効果型トランジスタの平面図
【図３】 従来マルチフィンガータイプ電界効果型トラ
ンジスタを示した平面図
ンジスタを示した平面図
１ ゲートフィンガー ３ ゲートパッド ４ ソース電極 ５ ドレイン電極
Claims (3)
- 【請求項１】マルチフィンガータイプのゲートを有する
電界効果型トランジスタの構造であって、ゲートパッド
をトランジスタチップの中央に配置し、そのゲートパッ
ドから直接にマルチフィンガーを取り出す配置としたこ
とを特徴とする半導体素子の構造。 - 【請求項２】請求項１に記載の電界効果型トランジスタ
において、上記マルチフィンガーは、ゲートパッドの両
側に左右対称に配設したことを特徴とする半導体素子の
構造。 - 【請求項３】請求項１に記載の電界効果型トランジスタ
において、上記ゲートパッドを複数個設定したことを特
徴とする半導体素子の構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15783292A JPH065849A (ja) | 1992-06-17 | 1992-06-17 | 半導体素子の構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15783292A JPH065849A (ja) | 1992-06-17 | 1992-06-17 | 半導体素子の構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065849A true JPH065849A (ja) | 1994-01-14 |
Family
ID=15658310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15783292A Pending JPH065849A (ja) | 1992-06-17 | 1992-06-17 | 半導体素子の構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065849A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900482B2 (en) | 2001-03-30 | 2005-05-31 | Fujitsu Quantum Devices Limited | Semiconductor device having divided active regions with comb-teeth electrodes thereon |
| JP2007243018A (ja) * | 2006-03-10 | 2007-09-20 | Toshiba Corp | 半導体装置のセル配置方法 |
| WO2010047016A1 (ja) * | 2008-10-21 | 2010-04-29 | パナソニック株式会社 | 双方向スイッチ |
| US8748995B2 (en) | 2010-07-12 | 2014-06-10 | Panasonic Corporation | Nitride semiconductor device with metal layer formed on active region and coupled with electrode interconnect |
| JP2021061367A (ja) * | 2019-10-09 | 2021-04-15 | 株式会社デンソー | 高周波トランジスタ |
| US12154872B2 (en) | 2021-03-15 | 2024-11-26 | Sumitomo Electric Industries, Ltd. | Semiconductor device and power amplifier |
-
1992
- 1992-06-17 JP JP15783292A patent/JPH065849A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900482B2 (en) | 2001-03-30 | 2005-05-31 | Fujitsu Quantum Devices Limited | Semiconductor device having divided active regions with comb-teeth electrodes thereon |
| JP2007243018A (ja) * | 2006-03-10 | 2007-09-20 | Toshiba Corp | 半導体装置のセル配置方法 |
| WO2010047016A1 (ja) * | 2008-10-21 | 2010-04-29 | パナソニック株式会社 | 双方向スイッチ |
| JP2010103158A (ja) * | 2008-10-21 | 2010-05-06 | Panasonic Corp | 双方向スイッチ |
| US8344463B2 (en) | 2008-10-21 | 2013-01-01 | Panasonic Corporation | Bidirectional switch |
| US8569843B2 (en) | 2008-10-21 | 2013-10-29 | Panasonic Corporation | Semiconductor device |
| US8748995B2 (en) | 2010-07-12 | 2014-06-10 | Panasonic Corporation | Nitride semiconductor device with metal layer formed on active region and coupled with electrode interconnect |
| JP2021061367A (ja) * | 2019-10-09 | 2021-04-15 | 株式会社デンソー | 高周波トランジスタ |
| US12154872B2 (en) | 2021-03-15 | 2024-11-26 | Sumitomo Electric Industries, Ltd. | Semiconductor device and power amplifier |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2001024253A1 (en) | Semiconductor device with bond pad and test pad | |
| JP2568748B2 (ja) | 半導体装置 | |
| US20090091019A1 (en) | Memory Packages Having Stair Step Interconnection Layers | |
| US5851855A (en) | Process for manufacturing a MOS-technology power device chip and package assembly | |
| US5220196A (en) | Semiconductor device | |
| JPH065849A (ja) | 半導体素子の構造 | |
| KR930010084B1 (ko) | 반도체장치 | |
| JPH08181307A (ja) | 電界効果型パワ−素子集積回路 | |
| JP2669392B2 (ja) | 半導体装置およびその実装構造 | |
| US5856687A (en) | Semiconductor device with connected source electrode pads at diagonal corners | |
| JPS63255953A (ja) | 絶縁物封止型回路装置 | |
| JP2882396B2 (ja) | 半導体装置 | |
| JPS6265449A (ja) | 半導体集積回路装置 | |
| JP2933041B2 (ja) | 半導体装置 | |
| JP4579040B2 (ja) | 半導体増幅器 | |
| JPS61104673A (ja) | 超高周波用電界効果トランジスタ装置 | |
| JPS63202974A (ja) | 半導体装置 | |
| JPS629654A (ja) | 集積回路装置実装パツケ−ジ | |
| JP2879787B2 (ja) | 高密度表面実装用半導体パッケージ及び半導体実装基板 | |
| US5021844A (en) | Semiconductor device | |
| JPH07130943A (ja) | 半導体装置 | |
| JPS6185832A (ja) | ワイヤボンデイング方法 | |
| JP3494550B2 (ja) | 半導体装置 | |
| JPH05226568A (ja) | 半導体装置 | |
| JPS61172376A (ja) | 半導体装置 |