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JP2016063167A - 半導体装置 - Google Patents

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Akihiro Kajiwara
瑛祐 梶原
健太郎 池田
Kentaro Ikeda
健太郎 池田
尚史 齋藤
Naofumi Saito
尚史 齋藤
雅彦 蔵口
Masahiko Kuraguchi
雅彦 蔵口
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Abstract

【課題】寄生容量の小さい半導体装置を提供する。【解決手段】窒化物半導体層と、窒化物半導体層上に設けられた複数のソース電極と、複数のソース電極の間のそれぞれに設けられた複数のドレイン電極と、複数のソース電極と複数のドレイン電極の間のそれぞれに設けられた複数のゲート電極と、窒化物半導体層と第一の距離を有し、複数のソース電極を電気的に接続する第一の配線と、複数のゲート電極を電気的に接続する第二の配線と、第一の距離より長い第三の距離を窒化物半導体層と有し、複数のドレイン電極を電気的に接続する第三の配線と、を備えた半導体装置である。【選択図】図１

Description

本発明の実施の形態は、半導体装置に関する。
窒化物系半導体材料は高い破壊電界強度と高い電子移動度を有するため、パワーエレクトロニクス用半導体装置や高周波パワー半導体装置などへの応用が期待されている。
横型パワーエレクトロニクス用半導体装置においては、大電流で駆動させるためにゲート幅を大きくすることが望ましい。このときに、マルチフィンガ−構造が好ましく用いられる。ここで、マルチフィンガ−構造を有する横型パワーエレクトロニクス用半導体装置は、配線と基板の間の寄生容量に起因して大きなスイッチング損失を有するため、その低減が望まれている。
国際公開第２０１２／０４３３３４号公報
寄生容量の小さい半導体装置を提供する。
実施形態の半導体装置は、窒化物半導体層と、窒化物半導体層上に設けられた複数のソース電極と、複数のソース電極の間のそれぞれに設けられた複数のドレイン電極と、複数のソース電極と複数のドレイン電極の間のそれぞれに設けられた複数のゲート電極と、窒化物半導体層と第一の距離を有し、複数のソース電極を電気的に接続する第一の配線と、複数のゲート電極を電気的に接続する第二の配線と、第一の距離より長い第三の距離を窒化物半導体層と有し、複数のドレイン電極を電気的に接続する第三の配線と、を備えた半導体装置である。
第１の実施形態の半導体装置の模式図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。
以下、図面を用いて本発明の実施の形態を説明する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
本実施形態の半導体装置は、窒化物半導体層と、窒化物半導体層上に設けられた複数のソース電極と、複数のソース電極の間のそれぞれに設けられた複数のドレイン電極と、複数のソース電極と複数のドレイン電極の間のそれぞれに設けられた複数のゲート電極と、窒化物半導体層と第一の距離を有し、複数のソース電極を電気的に接続する第一の配線と、複数のゲート電極を電気的に接続する第二の配線と、第一の距離より長い第三の距離を窒化物半導体層と有し、複数のドレイン電極を電気的に接続する第三の配線と、を備えた半導体装置である。
図１は、本実施形態の半導体装置の模式図である。図２と図３は、本実施形態の半導体装置の模式断面図である。ここで図１は、図２と図３に示された本実施形態の半導体装置を上から見たときの模式図である。
本実施形態の半導体装置は、たとえばＧａＮ（窒化ガリウム）、ＡｌＧａＮ（窒化アルミニウムガリウム）、ＩｎＧａＮ（窒化インジウムガリウム）といった窒化物半導体を用いた、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。また、本実施形態の半導体装置の電極構造は、マルチフィンガー構造である。
半導体装置１００は、基板２と、基板２上に設けられたＧａＮ層４と、ＧａＮ層４上に設けられたＡｌＧａＮ層６と、ＡｌＧａＮ層６上に設けられた絶縁膜８と、を備える。基板２には、たとえば、Ｓｉ（シリコン）基板、ＳｉＣ（炭化ケイ素）基板またはサファイヤ基板が好ましく用いられる。絶縁膜８の材料には、たとえば、ＳｉＮ（窒化シリコン）、ＡｌＮ（窒化アルミニウム）、ＳｉＯ２（酸化シリコン）またはＡｌ２Ｏ３（酸化アルミニウム）が好ましく用いられる。なお、基板２とＧａＮ層４の間に、図示しないバッファ層が設けられていてもよい。
半導体装置１００には、素子分離境界６４が設けられていてもよい。このとき、素子分離境界６４の外側の窒化物半導体層上には、素子分離領域６２が設けられる。素子分離領域６２は、たとえば窒化物半導体層へのＡｒイオン注入により作製される。あるいは素子分離領域６２は、比誘電率の低いポリイミド膜やＢＣＢ（ベンゾシクロブテン）膜などの絶縁体材料を窒化物半導体層に埋め込むことにより作製されてもよい。
半導体装置１００は、ＡｌＧａＮ層６上に設けられた複数のソース電極２０と、ＡｌＧａＮ層６上に設けられた複数のドレイン電極３０と、ＡｌＧａＮ層６上の絶縁膜８上に設けられた複数のゲート電極４０と、をさらに備える。ここで、複数のドレイン電極３０は、複数のソース電極２０の間のそれぞれに設けられる。また、複数のゲート電極４０は、複数のソース電極２０と複数のドレイン電極３０の間のそれぞれに設けられる。
第一の配線２４は、ＡｌＧａＮ層６上に設けられ複数のソース電極２０と電気的に接続される。また、複数の第一の連結部２２は、第一の配線２４と複数のソース電極２０の間にそれぞれ設けられる。複数の第一の連結部２２は、複数のソース電極２０と第一の配線２４を電気的に接続する。電圧印加時の電界集中の緩和、電流コラプスの抑制のため、複数のソース電極２０は、基板２に電気的に接続されることにより、基板２と同電位になっていることが好ましい。ここで、複数のソース電極２０と電気的に接続される配線が複数設けられている場合は、窒化物半導体層に平行な面内においてもっとも大きな内接円を描くことができる配線を第一の配線２４とする。そして、その他の配線を第一の連結部２２とする。
第三の配線３４は、ＡｌＧａＮ層６上に設けられ複数のドレイン電極３０と電気的に接続される。また、複数の第三の連結部３２は、第三の配線３４と複数のドレイン電極３０の間にそれぞれ設けられる。複数の第三の連結部３２は、複数のドレイン電極３０と第三の配線３４を電気的に接続する。ここで、複数のドレイン電極３０と電気的に接続される配線が複数設けられている場合は、窒化物半導体層に平行な面内においてもっとも大きな内接円を描くことができる配線を第三の配線３４とする。そして、その他の配線を第三の連結部３２とする。
第三の配線３４とＡｌＧａＮ層６の距離ｄ３（第三の距離）は、第一の配線２４とＡｌＧａＮ層６の距離ｄ１（第一の距離）より長い。なお、第三の配線３４が素子分離領域６２上に設けられている場合は、ｄ３は第三の配線３４と素子分離領域６２の距離とする。また、第一の配線２４が素子分離領域６２上に設けられている場合は、ｄ１は第一の配線２４と素子分離領域６２の距離とする。さらに、第一の配線２４の膜厚ｔ１は、第三の配線３４の膜厚ｔ２より大きい。
第二の配線４４は、ＡｌＧａＮ層６上に設けられ複数のゲート電極４０と電気的に接続される。また、第二の連結部４２は、ＡｌＧａＮ層６上に設けられ第二の配線と複数のゲート電極４０を電気的に接続する。ここで、複数のゲート電極４０と電気的に接続される配線が複数設けられている場合は、窒化物半導体層に平行な面内においてもっとも大きな内接円を描くことができる配線を第二の配線４４とし、その他の配線を第二の連結部４２とする。
第二の配線４４とＡｌＧａＮ層６の距離ｄ２（第二の距離）は、第一の配線４４とＡｌＧａＮ層６の距離ｄ１より長く第三の配線とＡｌＧａＮ層６の距離ｄ３より短い。なお、第二の配線４４が素子分離領域６２上に設けられている場合は、ｄ２は第二の配線４４と素子分離領域６２の距離とする。
また、第一の連結部２２と第二の連結部４２の距離ｄ４は、第二の連結部４２とＡｌＧａＮ層６の距離ｄ５より長い（図３）。なお、第二の連結部４２が素子分離領域６２上に設けられているときは、ｄ５は、第二の連結部４２と素子分離領域６２との距離とする。
また、ＡｌＧａＮ層６に平行な面内におけるドレイン電極３０とＡｌＧａＮ層６に平行な面内における第二の連結部４２の距離ｄ６は、ＡｌＧａＮ層６に平行な面内における第二の連結部４２とＡｌＧａＮ層６に平行な面内における第一の配線２４の距離ｄ７より長い（図１）。
ソース−ドレイン間に大電流を流すため、ＡｌＧａＮ層６に平行な面内における第一の配線２４の面積と第三の配線３４の面積は、いずれもＡｌＧａＮ層６に平行な面内における第二の配線４４の面積より大きいことが好ましい。
複数のソース電極２０と複数のドレイン電極３０は、たとえば、Ｔｉ（チタン）とＡｌ（アルミニウム）の積層構造からなることが好ましい。複数のゲート電極４０は、たとえば、ＴｉＮ（窒化チタン）からなることが好ましい。複数の第一の連結部２２、複数の第二の連結部４２および複数の第三の連結部３２は、たとえば、ＴｉとＡｌの積層構造からなることが好ましい。また、第一の配線２４、第二の配線４４および第三の配線３４は、たとえば、Ａｌ、Ｃｕ（銅）、またはＡｕ（金）からなることが好ましい。
層間絶縁膜６０は、複数のソース電極２０と、複数の第一の連結部２２と、第一の配線２４と、複数のドレイン電極３０と、複数の第三の連結部３２と、第三の配線３４と、複数のゲート電極４０と、複数の第二の連結部４２と、第二の配線４４の周囲に設けられる。層間絶縁膜６０は、ポリイミド膜やＢＣＢ（ベンゾシクロブテン）膜からなることが、比誘電率が小さく基板−ソース間の寄生容量を小さくすることが出来るため好ましい。
窒化物半導体層の比誘電率をε、窒化物半導体層の膜厚をｄ０、層間絶縁膜の比誘電率をε’、第三の配線とＡｌＧａＮ層６（窒化物半導体層）の距離をｄ３としたとき、窒化物半導体層の比誘電率と窒化物半導体層の膜厚ｄ０の比が層間絶縁膜の比誘電率ε’と第三の距離ｄ３の比より大きい、言い換えると（ε／ｄ０）＞（ε’／ｄ３）であることが好ましい。また、本実施形態のように窒化物半導体層がＧａＮ層４とＡｌＧａＮ層６の積層構造である場合は、ＧａＮの比誘電率をεＧａＮ、ＧａＮ層４の膜厚をｄＧａＮ、ＡｌＧａＮの比誘電率をεＡｌＧａＮ、ＡｌＧａＮ層６の膜厚をｄＡｌＧａＮとしたときに、（εＧａＮεＡｌＧａＮ／（εＧａＮｄＡｌＧａＮ＋εＡｌＧａＮｄＧａＮ））＞（ε’／ｄ３）であることが好ましい。
次に、本実施形態の作用効果について記載する。
マルチフィンガ−構造を有する横型パワーエレクトロニクス半導体装置の大きな基板−ソース間容量は、複数のドレイン電極３０、複数の第三の連結部３２および第三の配線３４と、基板２との間の寄生容量に、主に起因するものであった。特に第三の配線３４は大きな面積を有するため、寄生容量への寄与が大きなものであった。
半導体装置は高周波パワー半導体装置などへの応用が期待されている。しかし、高周波動作においては、上記の寄生容量への充放電によるスイッチング損失が大きくなり、高い破壊電界強度と高い電子移動度を生かした半導体装置を提供することができないという問題があった。
本実施形態の半導体装置１００においては、第三の配線３４とＡｌＧａＮ層６の距離ｄ３は、第一の配線２４とＡｌＧａＮ層６の距離ｄ１より長い。そのため、第三の配線３４に起因する寄生容量を小さくすることができる。
なお、第三の配線３４とＡｌＧａＮ層６の距離ｄ３が長くなることにより、ドレイン抵抗は高くなる。しかし、半導体装置１００においては、高速動作のため、ドレイン抵抗を低減させることよりも、第三の配線３４と基板２の間の寄生容量を低減させることが好ましい。また、複数のソース電極２０は、好ましくは基板２と同電位である。そのため、第一の配線２４と基板２の間の寄生容量は、第三の配線３４に起因する寄生容量より小さい。よって、第一の配線２４と基板２との距離ｄ１は、短くてもよい。
一方、大電流で半導体装置を駆動するためには、ソース抵抗の低減が好ましい。第一の配線２４の膜厚ｔ１を、第三の配線３４の膜厚ｔ２より大きくすることにより、ソース抵抗を低減することができる。
第二の配線４４と基板２との間の寄生容量は、第三の配線３４と基板２の間の寄生容量ほどスイッチング損失への寄与は大きくないものの、低減することが好ましい。そこで、第二の配線４４とＡｌＧａＮ層６の距離ｄ２は、第一の配線４４とＡｌＧａＮ層６の距離ｄ１より長く、第三の配線とＡｌＧａＮ層６の距離ｄ３より短いことが好ましい。
また、第二の連結部４２と基板２の間の寄生容量を小さくするため、第一の連結部２２と第二の連結部４２の距離は、第二の連結部４２とＡｌＧａＮ層６の距離より長いことが好ましい。
また、ドレイン電極３０と第二の連結部４２の距離を長くして半導体装置１００の耐圧を大きくするため、ＡｌＧａＮ層６に平行な面内におけるドレイン電極３０とＡｌＧａＮ層６に平行な面内における第二の連結部４２の距離ｄ６は、ＡｌＧａＮ層６に平行な面内における第二の連結部４２とＡｌＧａＮ層６に平行な面内における第一の配線２４の距離ｄ７より長いことが好ましい。
（ε／ｄ０）＞（ε’／ｄ３）であることは、第三の配線３４と基板２との間の寄生容量の寄与が、窒化物半導体層に起因する容量の寄与より小さいことを示すため、好ましい。
本実施形態の半導体装置によれば、寄生容量の小さい半導体装置が提供される。
（第２の実施形態）
本実施形態の半導体装置は、第三の配線がドレイン電極の直上に設けられない点で、第１の実施形態の半導体装置と異なっている。ここで、第１の実施形態と重複する点については、記載を省略する。
図４は、本実施形態の半導体装置の模式断面図である。
本実施形態の半導体装置１００においては、第四の連結部３６は、ドレイン電極３０の側面であるドレイン電極側面３１と電気的に接続されている。そして、第三の連結部３２は、第四の連結部３６を介して、ドレイン電極３０と電気的に接続されている。このため、第三の配線３４は、ドレイン電極３０の直上に設けられないものとなっている。これにより、第三の配線３４の作製が容易になるため好ましい。なお、第三の配線３４が、ドレイン電極３０の直上に設けられないものとする構成は、これに限定されない。
本実施形態の半導体装置によれば、作製が容易で、寄生容量の小さい半導体装置が提供される。
（第３の実施形態）
本実施形態の半導体装置は、窒化物半導体層上に設けられた素子分離領域をさらに備え、第三の配線は素子分離領域の直上に設けられた点で、第１および第２の実施形態の半導体装置と異なっている。ここで、第１および第２の実施形態と重複する点については、記載を省略する。
図５は、本実施形態の半導体装置の模式断面図である。
第三の配線３４が素子分離領域６２の直上に設けられることにより、半導体装置１００の耐圧を大きく出来るとともに、素子内の面積を有効に活用することが出来るため、半導体装置の小型化が容易となる。
本実施形態の半導体装置によれば、小型化が容易で、寄生容量の小さい半導体装置が提供される。
（第４の実施形態）
本実施形態の半導体装置は、窒化物半導体層と、窒化物半導体層の一方の面上に設けられた複数のソース電極と、複数のソース電極の間のそれぞれに設けられた複数のドレイン電極と、複数のソース電極と複数のドレイン電極の間のそれぞれに設けられた複数のゲート電極と、窒化物半導体層の他方の面に接して設けられ窒化物半導体層の一方の面と第一の距離を有し複数のソース電極に電気的に接続される第一の配線と、窒化物半導体層の他方の面に接して設けられ複数のゲート電極に電気的に接続される第二の配線と、第一の距離より長い第三の距離を窒化物半導体層と有し窒化物半導体層の一方の面上に設けられ複数のドレイン電極に電気的に接続される第三の配線と、を備えた半導体装置である。ここで、第１、第２および第３の実施形態と重複する点については、記載を省略する。
図６は、本実施形態の半導体装置の模式断面図である。
本実施形態においては、複数のソース電極２０と、複数のドレイン電極３０と、複数のゲート電極４０と、第三の配線４４と、は窒化物半導体層（ＧａＮ層４とＡｌＧａＮ層６）の一方の面１０上に設けられる。また、第一の配線２４と、第二の配線４４と、は窒化物半導体層の他方の面１２に接して設けられる。なお、第一の配線２４と、第二の配線４４と、は図６のように、基板２その他の層を介して窒化物半導体層の他方の面１２に間接的に接して設けられていてもよいし、窒化物半導体層の他方の面１２に直接的に接して設けられていてもよい。
第一の連結部２２と第二の連結部４２は、基板２とＧａＮ層４とＡｌＧａＮ層６を貫通している。そして、第一の連結部２２は複数のソース電極２０と第一の配線２４を電気的に接続する。また、第二の連結部４２は複数のゲート電極４０と第二の配線４４を電気的に接続する。
第三の配線３４と窒化物半導体層（ＧａＮ層４とＡｌＧａＮ層６）の距離ｄ３（第三の距離）は、第一の配線２４と窒化物半導体層（ＧａＮ層４とＡｌＧａＮ層６）の一方の面１０の距離ｄ’１（第一の距離）より長い。これにより、第三の配線３４に起因する寄生容量を小さくすることができる。なお、第三の配線３４が素子分離領域６２の直上に設けられている場合には、ｄ３は第三の配線３４と素子分離領域６２の距離とする。
以上述べた少なくとも一つの実施形態の半導体装置によれば、窒化物半導体層と、窒化物半導体層上に設けられた複数のソース電極と、複数のソース電極の間のそれぞれに設けられた複数のドレイン電極と、複数のソース電極と複数のドレイン電極の間のそれぞれに設けられた複数のゲート電極と、窒化物半導体層と第一の距離を有し、複数のソース電極を電気的に接続する第一の配線と、複数のゲート電極を電気的に接続する第二の配線と、第一の距離より長い第三の距離を窒化物半導体層と有し、複数のドレイン電極を電気的に接続する第三の配線と、を備えることにより、寄生容量の小さい半導体装置の提供が可能となる。
本発明のいくつかの実施形態および実施例を説明したが、これらの実施形態および実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２ 基板
４ ＧａＮ層
６ ＡｌＧａＮ層
８ 絶縁膜
１０ 一方の面
１２ 他方の面
２０ ソース電極
２２ 第一の連結部
２４ 第一の配線
３０ ドレイン電極
３１ ドレイン電極側面
３２ 第三の連結部
３４ 第三の配線
３６ 第四の連結部
４０ ゲート電極
４２ 第二の連結部
４４ 第二の配線
６０ 層間絶縁膜
６２ 素子分離領域
６４ 素子分離境界
６６ 絶縁層
１００ 半導体装置

Claims (16)

  1. 窒化物半導体層と、
    前記窒化物半導体層上に設けられた複数のソース電極と、
    前記複数のソース電極の間のそれぞれに設けられた複数のドレイン電極と、
    前記複数のソース電極と前記複数のドレイン電極の間のそれぞれに設けられた複数のゲート電極と、
    前記窒化物半導体層と第一の距離を有し、前記複数のソース電極を電気的に接続する第一の配線と、
    前記複数のゲート電極を電気的に接続する第二の配線と、
    前記第一の距離より長い第三の距離を前記窒化物半導体層と有し、前記複数のドレイン電極を電気的に接続する第三の配線と、
    を備えた半導体装置。
  2. 前記第一の配線の膜厚は前記第三の配線の膜厚より大きい請求項１記載の半導体装置。
  3. 前記第二の配線は、前記第一の距離より長く前記第三の距離より短い第二の距離を前記窒化物半導体層と有する請求項１または請求項２記載の半導体装置。
  4. 前記複数のソース電極と前記第一の配線を電気的に接続する第一の連結部と、前記複数のゲート電極と前記第二の配線を電気的に接続する第二の連結部と、をさらに備え、前記第一の連結部と前記第二の連結部の距離は、前記第二の連結部と前記窒化物半導体層の距離より長い請求項１ないし請求項３いずれか一項に記載の半導体装置。
  5. 前記窒化物半導体層に平行な面内における前記ドレイン電極と前記窒化物半導体層に平行な面内における前記第二の連結部の距離は、前記窒化物半導体層に平行な面内における前記第二の連結部と前記窒化物半導体層に平行な面内における前記第一の配線の距離より長い請求項１ないし請求項４いずれか一項に記載の半導体装置。
  6. 前記窒化物半導体層と前記第三の配線の間に設けられた層間絶縁膜をさらに備え、前記窒化物半導体層の比誘電率と前記窒化物半導体層の膜厚の比は前記層間絶縁膜の比誘電率と前記第三の距離の比より大きい請求項１ないし請求項５いずれか一項に記載の半導体装置。
  7. 前記第三の配線は前記ドレイン電極の直上に設けられない請求項１ないし請求項６いずれか一項に記載の半導体装置。
  8. 前記窒化物半導体層上に設けられた素子分離領域をさらに備え、前記第三の配線は前記素子分離領域の直上に設けられた請求項１ないし請求項７いずれか一項に記載の半導体装置。
  9. 前記素子分離領域は絶縁体からなる請求項８に記載の半導体装置。
  10. 窒化物半導体層と、
    前記窒化物半導体層の一方の面上に設けられた複数のソース電極と、
    前記複数のソース電極の間のそれぞれに設けられた複数のドレイン電極と、
    前記複数のソース電極と前記複数のドレイン電極の間のそれぞれに設けられた複数のゲート電極と、
    前記窒化物半導体層の他方の面に接して設けられ前記窒化物半導体層の一方の面と第一の距離を有し前記複数のソース電極に電気的に接続される第一の配線と、
    前記窒化物半導体層の他方の面に接して設けられ前記複数のゲート電極に電気的に接続される第二の配線と、
    前記第一の距離より長い第三の距離を前記窒化物半導体層と有し前記窒化物半導体層の一方の面上に設けられ前記複数のドレイン電極に電気的に接続される第三の配線と、
    を備えた半導体装置。
  11. 前記第一の配線の膜厚は前記第三の配線の膜厚より大きい請求項１０記載の半導体装置。
  12. 前記複数のゲート電極と前記第二の配線を電気的に接続する第二の連結部をさらに備え、前記窒化物半導体層に平行な面内における前記ドレイン電極と前記窒化物半導体層に平行な面内における前記第二の連結部の距離は、前記窒化物半導体層に平行な面内における前記第二の連結部と前記窒化物半導体層に平行な面内における前記第一の配線の距離より長い請求項１０または請求項１１に記載の半導体装置。
  13. 前記窒化物半導体層と前記第三の配線の間に設けられた層間絶縁膜をさらに備え、前記窒化物半導体層の比誘電率と前記窒化物半導体層の膜厚の比は前記層間絶縁膜の比誘電率と前記第三の距離の比より大きい請求項１０ないし請求項１２いずれか一項に記載の半導体装置。
  14. 前記第三の配線は前記ドレイン電極の直上に設けられない請求項１０ないし請求項１３いずれか一項に記載の半導体装置。
  15. 前記窒化物半導体層上に設けられた素子分離領域をさらに備え、前記第三の配線は前記素子分離領域の直上に設けられる請求項１０ないし請求項１４いずれか一項に記載の半導体装置。
  16. 前記素子分離領域は絶縁体からなる請求項１５に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109715B2 (en) 2016-03-23 2018-10-23 Kabushiki Kaisha Toshiba Semiconductor device
JP2020068343A (ja) * 2018-10-26 2020-04-30 株式会社東芝 半導体装置
JP2022048931A (ja) * 2020-09-15 2022-03-28 株式会社東芝 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017157585A (ja) * 2016-02-29 2017-09-07 株式会社アドバンテスト 半導体デバイスおよびその製造方法
CN107644813B (zh) * 2017-09-14 2020-11-24 中国电子科技集团公司第十三研究所 氮化镓外延片的钝化方法
CN111816701A (zh) * 2019-04-12 2020-10-23 广东致能科技有限公司 一种半导体器件及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363563A (ja) * 2003-05-15 2004-12-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2007142144A (ja) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd 電界効果トランジスタ集積回路及びその製造方法
JP2007273918A (ja) * 2006-03-31 2007-10-18 Eudyna Devices Inc 半導体装置およびその製造方法
JP2008091392A (ja) * 2006-09-29 2008-04-17 Matsushita Electric Ind Co Ltd 窒化物半導体装置及びその製造方法
JP2012038885A (ja) * 2010-08-06 2012-02-23 Panasonic Corp 半導体装置及びその製造方法
JP2012064900A (ja) * 2010-09-17 2012-03-29 Panasonic Corp 半導体装置
WO2012111393A1 (ja) * 2011-02-15 2012-08-23 シャープ株式会社 半導体装置
JP2013187546A (ja) * 2012-03-06 2013-09-19 Samsung Electronics Co Ltd 高電子移動度トランジスタ及びその製造方法
JP2014075502A (ja) * 2012-10-05 2014-04-24 Renesas Electronics Corp 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193087A (ja) * 1993-12-27 1995-07-28 Nec Corp マイクロ波トランジスタ
GB2335076B (en) 1998-03-04 2003-07-16 Fujitsu Ltd Electrostatic discharge protection in semiconductor devices
JP2006114795A (ja) * 2004-10-18 2006-04-27 Matsushita Electric Ind Co Ltd 半導体装置
JP4768996B2 (ja) * 2005-02-14 2011-09-07 富士通株式会社 電界効果型トランジスタとその製造方法
US7595649B2 (en) * 2007-09-25 2009-09-29 Texas Instruments Incorporated Method to accurately estimate the source and drain resistance of a MOSFET
JP5723082B2 (ja) 2008-06-27 2015-05-27 富士通株式会社 半導体装置及びその製造方法
US7816218B2 (en) * 2008-08-14 2010-10-19 Intel Corporation Selective deposition of amorphous silicon films on metal gates
GB2466313A (en) * 2008-12-22 2010-06-23 Cambridge Silicon Radio Ltd Radio Frequency CMOS Transistor
JP2011066188A (ja) * 2009-09-17 2011-03-31 Toshiba Corp 半導体装置及びその製造方法
JP5457292B2 (ja) 2010-07-12 2014-04-02 パナソニック株式会社 窒化物半導体装置
WO2012043334A1 (ja) 2010-10-01 2012-04-05 シャープ株式会社 窒化物半導体装置
US9263533B2 (en) * 2011-09-19 2016-02-16 Sensor Electronic Technology, Inc. High-voltage normally-off field effect transistor including a channel with a plurality of adjacent sections
JP5899803B2 (ja) 2011-10-28 2016-04-06 サンケン電気株式会社 窒化物半導体装置
JP5848680B2 (ja) * 2011-11-22 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US20130313653A1 (en) * 2012-05-25 2013-11-28 Infineon Technologies Austria Ag MOS Transistor with Multi-finger Gate Electrode
JP2014072379A (ja) 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
KR102036349B1 (ko) * 2013-03-08 2019-10-24 삼성전자 주식회사 고 전자이동도 트랜지스터
JP2015177016A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363563A (ja) * 2003-05-15 2004-12-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2007142144A (ja) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd 電界効果トランジスタ集積回路及びその製造方法
JP2007273918A (ja) * 2006-03-31 2007-10-18 Eudyna Devices Inc 半導体装置およびその製造方法
JP2008091392A (ja) * 2006-09-29 2008-04-17 Matsushita Electric Ind Co Ltd 窒化物半導体装置及びその製造方法
JP2012038885A (ja) * 2010-08-06 2012-02-23 Panasonic Corp 半導体装置及びその製造方法
JP2012064900A (ja) * 2010-09-17 2012-03-29 Panasonic Corp 半導体装置
WO2012111393A1 (ja) * 2011-02-15 2012-08-23 シャープ株式会社 半導体装置
JP2013187546A (ja) * 2012-03-06 2013-09-19 Samsung Electronics Co Ltd 高電子移動度トランジスタ及びその製造方法
JP2014075502A (ja) * 2012-10-05 2014-04-24 Renesas Electronics Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109715B2 (en) 2016-03-23 2018-10-23 Kabushiki Kaisha Toshiba Semiconductor device
JP2020068343A (ja) * 2018-10-26 2020-04-30 株式会社東芝 半導体装置
US10937875B2 (en) 2018-10-26 2021-03-02 Kabushiki Kaisha Toshiba Semiconductor device
JP7177660B2 (ja) 2018-10-26 2022-11-24 株式会社東芝 半導体装置
JP2022048931A (ja) * 2020-09-15 2022-03-28 株式会社東芝 半導体装置
US11830916B2 (en) 2020-09-15 2023-11-28 Kabushiki Kaisha Toshiba Nitride semiconductor device with element isolation area
JP7476062B2 (ja) 2020-09-15 2024-04-30 株式会社東芝 半導体装置

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