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JPH0883838A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0883838A
JPH0883838A JP21564794A JP21564794A JPH0883838A JP H0883838 A JPH0883838 A JP H0883838A JP 21564794 A JP21564794 A JP 21564794A JP 21564794 A JP21564794 A JP 21564794A JP H0883838 A JPH0883838 A JP H0883838A
Authority
JP
Japan
Prior art keywords
contact hole
film
semiconductor substrate
forming
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP21564794A
Other languages
English (en)
Inventor
Tsukasa Sato
司 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP21564794A priority Critical patent/JPH0883838A/ja
Publication of JPH0883838A publication Critical patent/JPH0883838A/ja
Withdrawn legal-status Critical Current

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 本発明は、半導体集積回路の配線構造に関
し、高集積化、微細化による配線形成時のコンタクトホ
ールの短絡を防止する。 【構成】 半導体デバイスの多層配線形成において、半
導体基板と上層配線層との接続部となるコンタクトホー
ル内及び該コンタクトホールの周縁に、該上層配線と該
半導体基板とを接続するパッドとして多結晶シリコン膜
を二層重ねて形成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路の配線
構造に関する。近年、半導体装置の高集積化、微細化に
より配線形成時のコンタクトホールの位置合わせ余裕度
も一層厳しくなり、これに対応した配線構造が必要とさ
れる。
【0002】
【従来の技術】図3は従来例の説明図である。図におい
て、31はSi基板、32は下地SiO2膜、33は隣接配線、34は
第1の層間SiO2膜、35はコンタクトホール、36は第1の
ポリSi膜、37は第2の層間SiO2膜、38は第3の層間SiO2
膜、39はAl配線膜である。
【0003】半導体集積回路の構造で、Al等の金属配線
とSi基板のコンタクト部分にコンタクトホールのずれに
対するマージンを取るため、ポリSi膜をパッド電極層と
して一層挟む構造がある。
【0004】従来の技術においては、半導体集積回路の
消費電流に余裕があり、一層目のポリSi層で形成する回
路内部の抵抗値を低く押さえる必要性は大きくなっかっ
た。しかし、半導体装置の高集積化の向上でよりポリSi
層の膜厚を薄くすることが避けられなくなってきた。
【0005】
【発明が解決しようとする課題】このため、ポリSi層の
膜を薄くすることで、金属配線と基板のコンタクトホー
ル形成時に、ホールのずれに対する製造マージンアップ
のために導入している二層目のポリSi層の突き抜けが発
生し、本来の二層目のポリSi層の役割が意味なくなる現
象が発生する。
【0006】
【課題を解決するための手段】図1は本発明の原理説明
図である。図において、1は半導体基板、2は下地絶縁
膜、3は隣接電極、4は第1の層間絶縁膜、5はコンタ
クトホール、6は第1のポリSi膜、7は第2の層間絶縁
膜、8は第2のポリSi膜、9は第3の層間絶縁膜、10は
上層配線膜である。
【0007】本発明では、以上の点に鑑み、金属配線と
基板のコンタクトホール形成時に、一層目のポリSi膜の
突き抜けを防止するため、一層目のポリSi膜のパターン
形成後、一層目のポリSi膜保護のため、SiO2膜からなる
絶縁膜を形成し、二層目のポリSi膜用のコンタクトホー
ルをSiO2膜に開口した後、二層目のポリSi膜を堆積し、
二層目のポリSi膜のパターニングを行う。
【0008】すなわち、本発明の目的は、図1に示すよ
うに、半導体デバイスの多層配線形成において、半導体
基板1と上層配線膜10との接続部となるコンタクトホー
ル5内及び周縁に、上層配線膜10と半導体基板1とを接
続する第1のポリSi膜6と第2のポリSi膜8とからなる
パッド電極を二層重ねて形成することにより、また、半
導体デバイスの多層配線形成において、拡散層の形成さ
れた半導体基板上の第1の層間絶縁膜に第1のコンタク
トホールを形成する工程と、該半導体基板上に第1の多
結晶シリコン膜を被覆し、パターニングして第1のコン
タクトホール内及び第1のコンタクトホール周縁に上層
パッド電極層を形成する工程と、該半導体基板上に第2
の層間絶縁膜を形成し、該第1のコンタクトホール上の
位置に第2のコンタクトホールを形成する工程と、該半
導体基板上に第2の多結晶シリコン膜を被覆し、パター
ニングして第2のコンタクトホール内及び第2のコンタ
クトホール周縁に下層パッド電極層を形成する工程と、
該半導体基板上に第3の層間絶縁膜を形成し、該第2の
コンタクトホール上の位置に第3のコンタクトホールを
形成する工程と、該半導体基板上に上層配線膜を被覆
し、パターニングする工程と、該半導体基板上にカバー
絶縁膜を形成する工程とを含むことにより達成される。
【0009】
【作用】本発明のように、金属配線と基板のコンタクト
部分にポリSi層のパッド電極層を二層挟む構造を採用し
ているため、多少の位置ずれによってもコンタクトが確
保でき、二層の層間絶縁膜により隣接電極との接触不良
も避けられる。
【0010】
【実施例】図2は本発明の一実施例の工程順模式断面図
である。図において、11はSi基板、12はゲートSiO2膜、
13はゲート電極、14は第1の層間SiO2膜、15は第1のコ
ンタクトホール、16は第1のポリSi膜、17は第2の層間
SiO2膜、18は第2のコンタクトホール、19は第2のポリ
Si膜、20は第3の層間SiO2膜、21は第3のコンタクトホ
ール、22はAl電極配線膜、23はPSG膜、24はSi3N4
である。
【0011】半導体デバイスの多層配線形成例として、
本発明を適用したMOS形半導体素子の工程順模式断面
図を図2に示す。図2(a)に示すように、半導体基板
としてSi基板11を用い、Si基板11上に、厚さ 200Åのゲ
ートSiO2膜12を介して厚さ 4,000ÅのポリSi膜からなる
ゲート電極を形成し、ゲート電極をマスクとしてイオン
注入法によりSi基板11中に図は省略するが、ソースドレ
イン層を形成する。
【0012】図2(b)に示すように、第1の層間SiO2
膜14をCVD法により 1,000Åの厚さに被覆後、ソース
ドレイン電極のコンタクト形成のため、第1のコンタク
トホール15を開口する。
【0013】図2(c)に示すように、Si基板11上にC
VD法により第1のポリSi膜16を1,500Åの厚さに被覆
し、パターニングして第1のコンタクトホール15内及び
第1のコンタクトホール15周縁に上層パッド電極層を形
成する。
【0014】図2(d)に示すように、Si基板11上に第
2の層間SiO2膜17をCVD法により1,000Åの厚さに被
覆後、続いて、第1のコンタクトホール15上の位置に重
なるようにして、第2のコンタクトホール18を開口す
る。
【0015】図2(e)に示すように、Si基板11上にC
VD法により第2のポリSi膜19を1,500Åの厚さに被覆
し、パターニングして第2のコンタクトホール18内及び
第2のコンタクトホール18周縁に下層パッド電極層を形
成する。
【0016】図2(f)に示すように、Si基板11上に第
3の層間SiO2膜20をCVD法により1,000Åの厚さに被
覆後、続いて、第2のコンタクトホール18上の位置に合
わせて第3のコンタクトホール21を開口する。
【0017】図2(g)に示すように、Si基板11上にス
パッタ法によりAl膜を1μmの厚さに被覆し、パターニ
ングしてAl電極配線膜22を形成する。その後に、パッシ
ベーションカバー膜として、CVD法によりPSG膜23
を6,000Åの厚さに、続いて Si3N4膜24を 2,000Åの厚
さに全面被覆して素子を完成する。
【0018】
【発明の効果】以上説明したように、本発明によれば、
一層目の回路の配線パターンと金属配線との接触がなく
なり、半導体デバイスの接触不良がなくなり、高集積・
微細パターンの超LSIの特性向上、信頼性の確保に寄
与するところが大きい。
【図面の簡単な説明】
【図1】 本発明の原理説明図
【図2】 本発明の一実施例の工程順模式断面図
【図3】 従来例の説明図
【符号の説明】
図において 1 半導体基板 2 下地絶縁膜 3 隣接電極 4 第1の層間絶縁膜 5 コンタクトホール 6 第1のポリSi膜 7 第2の層間絶縁膜 8 第2のポリSi膜 9 第3の層間絶縁膜 10 上層配線膜 11 Si基板 12 ゲートSiO2膜 13 ゲート電極 14 第1の層間SiO2膜 15 第1のコンタクトホール 16 第1のポリSi膜 17 第2の層間SiO2膜 18 第2のコンタクトホール 19 第2のポリSi膜 20 第3の層間SiO2膜 21 第3のコンタクトホール 22 Al電極配線膜 23 PSG膜 24 Si3N4

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体デバイスの多層配線形成におい
    て、半導体基板と上層配線層との接続部となるコンタク
    トホール内及び該コンタクトホールの周縁に、該上層配
    線と該半導体基板とを接続するパッドとして多結晶シリ
    コン膜を二層重ねて形成することを特徴とする半導体装
    置の製造方法。
  2. 【請求項2】 半導体デバイスの多層配線形成におい
    て、拡散層の形成された半導体基板上の第1の層間絶縁
    膜に第1のコンタクトホールを形成する工程と、 該半導体基板上に第1の多結晶シリコン膜を被覆し、パ
    ターニングして第1のコンタクトホール内及び第1のコ
    ンタクトホール周縁に上層パッド電極層を形成する工程
    と、 該半導体基板上に第2の層間絶縁膜を形成し、該第1の
    コンタクトホール上の位置に第2のコンタクトホールを
    形成する工程と、 該半導体基板上に第2の多結晶シリコン膜を被覆し、パ
    ターニングして第2のコンタクトホール内及び第2のコ
    ンタクトホール周縁に下層パッド電極層を形成する工程
    と、 該半導体基板上に第3の層間絶縁膜を形成し、該第2の
    コンタクトホール上の位置に第3のコンタクトホールを
    形成する工程と、 該半導体基板上に上層配線膜を被覆し、パターニングす
    る工程と、 該半導体基板上にカバー絶縁膜を形成する工程とを含む
    ことを特徴とする半導体装置の製造方法。
JP21564794A 1994-09-09 1994-09-09 半導体装置の製造方法 Withdrawn JPH0883838A (ja)

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JPH0883838A true JPH0883838A (ja) 1996-03-26

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012023074A (ja) * 2010-07-12 2012-02-02 Panasonic Corp 窒化物半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012023074A (ja) * 2010-07-12 2012-02-02 Panasonic Corp 窒化物半導体装置

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