JP3087278B2 - モノリシック集積回路素子 - Google Patents
モノリシック集積回路素子Info
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- JP3087278B2 JP3087278B2 JP01339683A JP33968389A JP3087278B2 JP 3087278 B2 JP3087278 B2 JP 3087278B2 JP 01339683 A JP01339683 A JP 01339683A JP 33968389 A JP33968389 A JP 33968389A JP 3087278 B2 JP3087278 B2 JP 3087278B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はモノリシック集積回路素子に関し、特に、よ
り優れた低雑音用トランジスタを能動素子とし、バイア
ス回路の一体化をも含めたモノリシック集積回路素子に
関する。
り優れた低雑音用トランジスタを能動素子とし、バイア
ス回路の一体化をも含めたモノリシック集積回路素子に
関する。
近年、半導体トランジスタについては超高周波域での
性能向上と共に、整合回路や保護回路，又電源回路をも
半導体基板上に一体構成したモノリシック集積回路素子
が各所で検討されている。とりわけ、GaAsは半絶縁性基
板が容易に得られる事や高速性に適している事から、1G
Hz以上のより超高周波帯域で、増幅器，発振器，位相
器，あるいは分周器等のモノリシック素子が検討されて
いる。
性能向上と共に、整合回路や保護回路，又電源回路をも
半導体基板上に一体構成したモノリシック集積回路素子
が各所で検討されている。とりわけ、GaAsは半絶縁性基
板が容易に得られる事や高速性に適している事から、1G
Hz以上のより超高周波帯域で、増幅器，発振器，位相
器，あるいは分周器等のモノリシック素子が検討されて
いる。
このようなモノリシック集積回路素子としては、例え
ば今井らが1983年に電子通信学会技術報告（ED82−11
6）において報告している。これは第３図に示すよう
に、能動素子として、GaAs MESFETを、又、受動素子と
して抵抗，容量およびインダクタを用いたものである。
ば今井らが1983年に電子通信学会技術報告（ED82−11
6）において報告している。これは第３図に示すよう
に、能動素子として、GaAs MESFETを、又、受動素子と
して抵抗，容量およびインダクタを用いたものである。
すなわち、半絶縁性基板31上にFETの能動層33,コンタ
クト層34,更に抵抗層32がイオン注入法により形成され
た後に、FETのゲート電極36およびソース電極37,ドレイ
ン電極38のオーミック電極，更に、第１層電極39に接続
するキャパシタ下部電極42と誘電体膜43と第２層電極41
から構成される平行平板型のキャパシタ部、又、第２層
電極41を用いてインダクタ部を設ける事によって、モノ
リシック集積回路素子が得られていた。
クト層34,更に抵抗層32がイオン注入法により形成され
た後に、FETのゲート電極36およびソース電極37,ドレイ
ン電極38のオーミック電極，更に、第１層電極39に接続
するキャパシタ下部電極42と誘電体膜43と第２層電極41
から構成される平行平板型のキャパシタ部、又、第２層
電極41を用いてインダクタ部を設ける事によって、モノ
リシック集積回路素子が得られていた。
一方、超高周波帯でより高性能な素子として、高純度
半導体層と、電子親和力の異なるドーピングされた半導
体層のヘテロ接合を用いたFETが、従来のMESFETを凌駕
する素子として、注目され、一部は、低雑音用として製
品化されている。このようなより優れたヘテロ接合FET
（以下HJFETと称する）を用いたモノリシック素子は、
開発が始まった段階であり、従来例としては、綾木らが
1988年に電子通信学会技術報告（CPM88−８）におい
て、報告している。第４図にその低雑音増幅素子の断面
図を示す。
半導体層と、電子親和力の異なるドーピングされた半導
体層のヘテロ接合を用いたFETが、従来のMESFETを凌駕
する素子として、注目され、一部は、低雑音用として製
品化されている。このようなより優れたヘテロ接合FET
（以下HJFETと称する）を用いたモノリシック素子は、
開発が始まった段階であり、従来例としては、綾木らが
1988年に電子通信学会技術報告（CPM88−８）におい
て、報告している。第４図にその低雑音増幅素子の断面
図を示す。
これは半絶縁性基板31上に高純度半導体層45,電子親
和力が異なるドーピングされた半導体層46,高濃度キャ
ップ層47がMBE法で順次成長された後に、ソース電極37,
ドレイン電極38のオーミック電極，およびゲート電極3
6,更にキャパシタ下部電極42と誘電体膜43および第２層
電極41からなるキャパシタ部，又、第２層電極41を用い
てインダクタ部を設ける事によってモノリシック集積回
路素子が得られていた。尚、この時、抵抗層32として
は、高濃度キャップ層47を用いて形成している。
和力が異なるドーピングされた半導体層46,高濃度キャ
ップ層47がMBE法で順次成長された後に、ソース電極37,
ドレイン電極38のオーミック電極，およびゲート電極3
6,更にキャパシタ下部電極42と誘電体膜43および第２層
電極41からなるキャパシタ部，又、第２層電極41を用い
てインダクタ部を設ける事によってモノリシック集積回
路素子が得られていた。尚、この時、抵抗層32として
は、高濃度キャップ層47を用いて形成している。
従来のこのようにして得られたモノリシック集積回路
素子では、確かに所望の利得−周波数特性が、MESFETよ
り優れたものが達成されているが、抵抗素子を高濃度キ
ャップ層47を用いて形成している為に、100Ω以下の抵
抗は実現できるが、電源バイアスフィードに用いる様な
約1KΩの抵抗を実現するのは困難である。従って、バイ
アス回路はモノリシック集積化できず、外付けしなけれ
ばならないという欠点がある。
素子では、確かに所望の利得−周波数特性が、MESFETよ
り優れたものが達成されているが、抵抗素子を高濃度キ
ャップ層47を用いて形成している為に、100Ω以下の抵
抗は実現できるが、電源バイアスフィードに用いる様な
約1KΩの抵抗を実現するのは困難である。従って、バイ
アス回路はモノリシック集積化できず、外付けしなけれ
ばならないという欠点がある。
上述した従来のモノリシック集積回路素子に対し、本
発明は高濃度キャップ層の抵抗と共に、高純度層とドー
ピング層とのヘテロ接合の抵抗をモノリシック回路の抵
抗素子として用いるという相違点を有する。
発明は高濃度キャップ層の抵抗と共に、高純度層とドー
ピング層とのヘテロ接合の抵抗をモノリシック回路の抵
抗素子として用いるという相違点を有する。
本発明のモノリシック集積回路素子は、高純度の第１
の半導体層と不純物がドーピングされた第２の半導体層
からなるヘテロ接合構造を用いた電界効果トランジスタ
を能動素子とするモノリシック集積回路素子であって、
前記ヘテロ接合構造上に形成された高濃度キャップ層か
ら前記第２の半導体層にかけて掘り込むことによって形
成されたヘテロ接合界面の抵抗からなる抵抗素子を有す
ることを特徴としている。
の半導体層と不純物がドーピングされた第２の半導体層
からなるヘテロ接合構造を用いた電界効果トランジスタ
を能動素子とするモノリシック集積回路素子であって、
前記ヘテロ接合構造上に形成された高濃度キャップ層か
ら前記第２の半導体層にかけて掘り込むことによって形
成されたヘテロ接合界面の抵抗からなる抵抗素子を有す
ることを特徴としている。
次に、本発明の典型的な一実施例である抵抗，インダ
クタ，キャパシタを整合回路素子とし、AlGaAs/GaAsヘ
テロ接合FETを能動素子とするモノリシック増幅器素子
の場合について図面を参照して説明する。
クタ，キャパシタを整合回路素子とし、AlGaAs/GaAsヘ
テロ接合FETを能動素子とするモノリシック増幅器素子
の場合について図面を参照して説明する。
第１図は本発明の第１の実施例の断面図である。
まず第１図（ａ）に示すように、半絶縁性GaAs基板11
上に、第１の半導体層として高純度のアンドープGaAs1
2,電子親和力の異なる不純物がドーピングされた第２の
半導体層としてn+AlGaAs（Nd＝２×1018cm-3）13,アン
ドープGaAs14,更にキャップ層であるn+GaAs15を順次MBE
法により成長させる。次に、ソース電極16,ドレイン電
極17,抵抗電極18,キャパシタ下部電極19をAuGeNi/Ti/Pt
/AuをスペーサSiO222を用いたリフトオフ法により形成
した後、第１の抵抗20をn+GaAsキャップ層15を窓開けす
る事で、又第２の抵抗21をn+AlGaAs13に到達するように
掘り込む事によって形成する。
上に、第１の半導体層として高純度のアンドープGaAs1
2,電子親和力の異なる不純物がドーピングされた第２の
半導体層としてn+AlGaAs（Nd＝２×1018cm-3）13,アン
ドープGaAs14,更にキャップ層であるn+GaAs15を順次MBE
法により成長させる。次に、ソース電極16,ドレイン電
極17,抵抗電極18,キャパシタ下部電極19をAuGeNi/Ti/Pt
/AuをスペーサSiO222を用いたリフトオフ法により形成
した後、第１の抵抗20をn+GaAsキャップ層15を窓開けす
る事で、又第２の抵抗21をn+AlGaAs13に到達するように
掘り込む事によって形成する。
次に第１図（ｂ）に示すように、電流値をモニターし
ながらアンドープGaAs14,n+GaAs15を掘り込んだのち、A
lを真空蒸着法により被着しリフトオフ法によりゲート
電極25を形成する。更に窒化膜からなる誘電体膜24を表
面保護膜を兼ねて設けた後、Ti/Pt/Au/Auメッキ層から
なるキャパシタ上部電極27および配線金属26を形成し
て、FET部、第1,第２抵抗部、キャパシタ部及びインダ
クタ部よりなるモノリシック増幅素子を完成させる。
ながらアンドープGaAs14,n+GaAs15を掘り込んだのち、A
lを真空蒸着法により被着しリフトオフ法によりゲート
電極25を形成する。更に窒化膜からなる誘電体膜24を表
面保護膜を兼ねて設けた後、Ti/Pt/Au/Auメッキ層から
なるキャパシタ上部電極27および配線金属26を形成し
て、FET部、第1,第２抵抗部、キャパシタ部及びインダ
クタ部よりなるモノリシック増幅素子を完成させる。
このように第１の実施例によれば、100Ω／□以下の
比抵抗をもつキャップ層の抵抗と約1KΩ／□の比抵抗を
もつヘテロ接合の抵抗が得られる。
比抵抗をもつキャップ層の抵抗と約1KΩ／□の比抵抗を
もつヘテロ接合の抵抗が得られる。
第２図は本発明の第２の実施例の断面図である。
半絶縁性GaAs基板11上に高純度のアンドープInGaAs層
28,n+InAlAs層（Nd２×1018cm-3）29,アンドープGaAs
層14,n+GaAsキャップ層15をそれぞれMBE法に成長させ
る。次で第１の実施例と同様に、FET部、第1,第２抵抗
部、キャパシタ部及びインダクタ部を形成する事によっ
てモノリシック集積回路素子が得られる。
28,n+InAlAs層（Nd２×1018cm-3）29,アンドープGaAs
層14,n+GaAsキャップ層15をそれぞれMBE法に成長させ
る。次で第１の実施例と同様に、FET部、第1,第２抵抗
部、キャパシタ部及びインダクタ部を形成する事によっ
てモノリシック集積回路素子が得られる。
この第２の実施例ではInAlAs/InGaAsのヘテロ接合を
用いることによって、飽和速度が1.5倍と大きくなるた
めに、超高周波で雑音特性のすぐれたモノリシック増幅
素子が得られるという利点がある。
用いることによって、飽和速度が1.5倍と大きくなるた
めに、超高周波で雑音特性のすぐれたモノリシック増幅
素子が得られるという利点がある。
以上説明したように本発明は、ヘテロ接合FETを能動
素子とし、そのヘテロ接合の抵抗及びキャップ層の抵抗
を用いる事によって、整合回路用の低抵抗と共に、バイ
アスフィード用の高抵抗を実現でき、電源バイアス回路
をも一体化でき、超高周波で高性能なモノリシック集積
回路素子が実現できるという効果を有する。
素子とし、そのヘテロ接合の抵抗及びキャップ層の抵抗
を用いる事によって、整合回路用の低抵抗と共に、バイ
アスフィード用の高抵抗を実現でき、電源バイアス回路
をも一体化でき、超高周波で高性能なモノリシック集積
回路素子が実現できるという効果を有する。
第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの断面図、第３図及び第４図
は従来のモノリシック集積回路の断面図である。 11……半絶縁性GaAs基板、12……アンドープGaAs、13…
…n+AlGaAs,14……アンドープGaAs、15……n+GaAs、16,
37……ソース電極、17,38……ドレイン電極、25,36……
ゲート電極、18……抵抗電極、20……第１の抵抗、21…
…第２の抵抗、22……スペーサSiO2、24……誘電体膜、
26……配線金属、27……キャパシタ上部電極、28……ア
ンドープInGaAs、29……n+InAlAs、31……半絶縁性基
板、32……抵抗層、33……能動層、34……コンタクト
層、39……第１層電極、40……層間絶縁膜、41……第２
層電極、42……キャパシタ下部電極、43……誘電体膜、
44……スペーサ層、45……高純度半導体層、46……ドー
ピング層、47……高純度キャップ層、56……アンドープ
層。
明するための半導体チップの断面図、第３図及び第４図
は従来のモノリシック集積回路の断面図である。 11……半絶縁性GaAs基板、12……アンドープGaAs、13…
…n+AlGaAs,14……アンドープGaAs、15……n+GaAs、16,
37……ソース電極、17,38……ドレイン電極、25,36……
ゲート電極、18……抵抗電極、20……第１の抵抗、21…
…第２の抵抗、22……スペーサSiO2、24……誘電体膜、
26……配線金属、27……キャパシタ上部電極、28……ア
ンドープInGaAs、29……n+InAlAs、31……半絶縁性基
板、32……抵抗層、33……能動層、34……コンタクト
層、39……第１層電極、40……層間絶縁膜、41……第２
層電極、42……キャパシタ下部電極、43……誘電体膜、
44……スペーサ層、45……高純度半導体層、46……ドー
ピング層、47……高純度キャップ層、56……アンドープ
層。
Claims (2)
- 【請求項１】高純度の第１の半導体層と不純物がドーピ
ングされた第２の半導体層からなるヘテロ接合構造を用
いた電界効果トランジスタを能動素子とするモノリシッ
ク集積回路素子であって、前記ヘテロ接合構造上に形成
された高濃度キャップ層から前記第２の半導体層にかけ
て掘り込むことによって形成されたヘテロ接合界面の抵
抗からなる抵抗素子を有することを特徴とするモノリシ
ック集積回路素子。 - 【請求項２】前記第１の半導体層はGaAsまたはInGaAsで
あり、前記第２の半導体層はAlGaAsまたはInAlAsである
請求項１記載のモノリシック集積回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01339683A JP3087278B2 (ja) | 1989-12-26 | 1989-12-26 | モノリシック集積回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01339683A JP3087278B2 (ja) | 1989-12-26 | 1989-12-26 | モノリシック集積回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03198373A JPH03198373A (ja) | 1991-08-29 |
| JP3087278B2 true JP3087278B2 (ja) | 2000-09-11 |
Family
ID=18329809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01339683A Expired - Fee Related JP3087278B2 (ja) | 1989-12-26 | 1989-12-26 | モノリシック集積回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087278B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110233147A (zh) * | 2019-05-08 | 2019-09-13 | 福建省福联集成电路有限公司 | 一种叠状电感及制作方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844299A (en) * | 1997-01-31 | 1998-12-01 | National Semiconductor Corporation | Integrated inductor |
| US6326314B1 (en) | 1997-09-18 | 2001-12-04 | National Semiconductor Corporation | Integrated inductor with filled etch |
| JP5211421B2 (ja) * | 2005-08-22 | 2013-06-12 | 三菱電機株式会社 | カスコード接続回路 |
| JP5457292B2 (ja) * | 2010-07-12 | 2014-04-02 | パナソニック株式会社 | 窒化物半導体装置 |
-
1989
- 1989-12-26 JP JP01339683A patent/JP3087278B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110233147A (zh) * | 2019-05-08 | 2019-09-13 | 福建省福联集成电路有限公司 | 一种叠状电感及制作方法 |
| CN110233147B (zh) * | 2019-05-08 | 2021-03-09 | 福建省福联集成电路有限公司 | 一种叠状电感及制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03198373A (ja) | 1991-08-29 |
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