[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2024204534A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
WO2024204534A1
WO2024204534A1 PCT/JP2024/012627 JP2024012627W WO2024204534A1 WO 2024204534 A1 WO2024204534 A1 WO 2024204534A1 JP 2024012627 W JP2024012627 W JP 2024012627W WO 2024204534 A1 WO2024204534 A1 WO 2024204534A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layer
nitride semiconductor
layer
gate electrode
gate
Prior art date
Application number
PCT/JP2024/012627
Other languages
English (en)
French (fr)
Inventor
明彦 西尾
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ヌヴォトンテクノロジージャパン株式会社 filed Critical ヌヴォトンテクノロジージャパン株式会社
Publication of WO2024204534A1 publication Critical patent/WO2024204534A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • This disclosure relates to the structure of a semiconductor device and a manufacturing method thereof, and in particular to a semiconductor device using a semiconductor, particularly a nitride semiconductor, that can be used as a power transistor or the like, and a manufacturing method thereof.
  • Nitride semiconductors have a high breakdown voltage due to their wide band gap.
  • nitride semiconductors can easily form heterostructures such as AlGaN/GaN, and a high-mobility, high-concentration electron channel (two-dimensional electron gas, 2DEG) can be generated on the GaN layer side of the AlGaN/GaN interface due to the difference in the band gap and the piezoelectric charge generated by the difference in lattice constant between the AlGaN barrier layer and the GaN channel layer.
  • 2DEG two-dimensional electron gas
  • HEMT High Electron Mobility Transistor
  • a nitride semiconductor e.g., GaN
  • normally-off operation is required from the perspective of safety, in which no current flows between the source and drain when the gate voltage is 0V.
  • Normally-off operation of a GaN-FET can be achieved by providing a p-type nitride semiconductor between the gate electrode and the AlGaN barrier layer, forming a p-n junction under the gate, and depleting the 2DEG channel only under the gate.
  • FETs that use nitride semiconductors are prone to a phenomenon known as current collapse.
  • Current collapse is a phenomenon in which the drain current becomes difficult to flow for a certain period of time when a device is turned on again after being turned off. Poor current collapse characteristics make high-speed switching difficult, causing extremely serious problems in the operation of the device.
  • Patent Document 1 discloses a structure in which p-type GaN (p-GaN) that is not electrically connected to the electrode is placed under the drain end of the source field plate (SFP) to neutralize tramp electrons.
  • p-GaN p-type GaN
  • SFP source field plate
  • Patent document 2 discloses a structure in which a normally-on gate electrode, which acts as a second gate, is added between the gate and drain of a FET to improve the breakdown voltage.
  • Patent Document 1 is likely to have a problem in that the p-GaN under the SFP becomes close to the potential of the source (GND), increasing the on-resistance.
  • the potential of the second gate is the same as that of the source, so the second gate itself does not contribute to controlling the on/off operation of the transistor, and a problem is conceivable in that a leak path is formed between the source and drain, etc., via the second gate.
  • the present disclosure provides a semiconductor device and a method for manufacturing the semiconductor device that can both reduce the gate leakage current during gate-off operation and suppress an increase in on-resistance due to electron trapping.
  • a semiconductor device is a semiconductor device comprising a first nitride semiconductor layer, a second nitride semiconductor layer provided on the first nitride semiconductor layer and having a band gap larger than that of the first nitride semiconductor layer, a p-type third nitride semiconductor layer provided on the second nitride semiconductor layer, a p-type fourth nitride semiconductor layer provided on the second nitride semiconductor layer and spaced apart from the third nitride semiconductor layer, a source electrode and a drain electrode provided in contact with the second nitride semiconductor layer at positions sandwiching the third nitride semiconductor layer and the fourth nitride semiconductor layer, a first gate electrode provided in contact with the third nitride semiconductor layer, and a second gate electrode provided on the fourth nitride semiconductor layer via a dielectric layer.
  • the second gate length is smaller than the first gate length
  • the thickness of the fourth nitride semiconductor layer is smaller than the thickness of the third nitride semiconductor layer
  • the concentration of p-type impurities contained in the fourth nitride semiconductor layer is smaller than the concentration of p-type impurities contained in the third nitride semiconductor layer
  • the threshold voltage of the semiconductor device is a positive value
  • a method for manufacturing a semiconductor device includes a first step of forming a second nitride semiconductor layer on a first nitride semiconductor layer, the second step of forming a p-type third nitride semiconductor layer and a p-type fourth nitride semiconductor layer on a portion of the second nitride semiconductor layer, a third step of forming a dielectric layer so as to cover upper surfaces of the third nitride semiconductor layer, the fourth nitride semiconductor layer, and the second nitride semiconductor layer, a fourth step of forming a source electrode and a drain electrode at positions sandwiching the third nitride semiconductor layer and the fourth nitride semiconductor layer, and a fourth step of forming a first gate electrode in an opening formed on the third nitride semiconductor layer relative to the dielectric layer, and forming the dielectric layer above the fourth nitride semiconductor layer.
  • a semiconductor device or the like that can both reduce the gate leakage current during gate-off operation and suppress the increase in on-resistance caused by electron traps.
  • FIG. 1A is a plan view showing a configuration of a semiconductor device according to a first embodiment.
  • FIG. 1B is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment taken along line Ib-Ib shown in FIG. 1A.
  • FIG. 2 is a flowchart showing a method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3A is a plan view showing a configuration of a semiconductor device according to a second embodiment.
  • FIG. 3B is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment taken along line IIIb-IIIb shown in FIG. 3A.
  • FIG. 4A is a plan view showing a configuration of a semiconductor device according to a third embodiment.
  • FIG. 4B is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment taken along line IVb-IVb shown in FIG. 4A.
  • FIG. 5A is a plan view showing a configuration of a semiconductor device according to a fourth embodiment.
  • FIG. 5B is a cross-sectional view showing the configuration of the semiconductor device according to the fourth embodiment taken along the line Vb-Vb shown in FIG. 5A.
  • FIG. 6A is a plan view showing a configuration of a semiconductor device according to a fifth embodiment.
  • FIG. 6B is a cross-sectional view showing the configuration of the semiconductor device according to the fifth embodiment taken along line VIb-VIb shown in FIG. 6A.
  • FIG. 7A is a plan view showing a configuration of a semiconductor device according to a sixth embodiment.
  • FIG. 7B is a cross-sectional view showing the configuration of the semiconductor device according to the sixth embodiment taken along line VIIb-VIIb shown in FIG. 7A.
  • FIG. 8 is a cross-sectional view showing a configuration of a semiconductor device according to a modification of the sixth embodiment, taken along a line corresponding to the line VIIb-VIIb shown in FIG. 7A.
  • FIG. 9 is a schematic diagram showing a method for manufacturing a semiconductor device according to a modification of the sixth embodiment.
  • each figure is a schematic diagram and is not necessarily an exact illustration. Therefore, the scales and the like are not necessarily the same in each figure.
  • the same reference numerals are used for substantially the same configurations, and duplicate explanations are omitted or simplified.
  • the terms “above” and “below” in the configuration of a semiconductor device do not refer to the upward (vertically upward) and downward (vertically downward) directions in absolute spatial recognition, but are terms defined by a relative positional relationship based on the stacking order in a stacked structure. Furthermore, the terms “above” and “below” are applied not only to cases where two components are arranged with a gap between them and another component exists between the two components, but also to cases where two components are arranged closely together and the two components are in contact with each other.
  • the X-axis, Y-axis, and Z-axis refer to the three axes of a right-handed three-dimensional Cartesian coordinate system.
  • the stacking direction of each layer of the semiconductor device is the Z-axis direction, and the two axes parallel to the main surface of the semiconductor device are the X-axis and Y-axis.
  • plane view refers to viewing the semiconductor device from the Z-axis direction.
  • cross-sectional view refers to viewing the semiconductor device cut by a plane defined by the X-axis and Z-axis from the Y-axis direction.
  • ordinal numbers such as “first” and “second” do not refer to the number or order of components, unless otherwise specified, but are used for the purpose of avoiding confusion between and distinguishing between components of the same type.
  • FIG. 1A is a plan view showing the configuration of a semiconductor device 100 according to a first embodiment.
  • Figure 1B is a cross-sectional view showing the configuration of the semiconductor device 100 according to the first embodiment taken along the line Ib-Ib shown in Figure 1A.
  • the semiconductor device 100 includes a substrate 101, a buffer layer 102, a first nitride semiconductor layer 103, a second nitride semiconductor layer 104, a third nitride semiconductor layer 106, a fourth nitride semiconductor layer 107, a dielectric layer 201, an insulator layer 202, a source electrode 301, a drain electrode 302, a first gate electrode 303, a second gate electrode 304, a gate wiring 305 which is an extension common to the first gate electrode 303 and the second gate electrode 304, a source wiring layer 401, and a drain wiring layer 402.
  • the dielectric layer 201 and the insulator layer 202 are not shown, and the semiconductor layers are also not shown.
  • the semiconductor device 100 has an active region 601 and a non-active region 602 in a plan view.
  • the active region 601 is a region sandwiched between the source electrode 301 and the drain electrode 302 in a plan view, and in the active region 601, a two-dimensional electron gas layer 105 (see FIG. 1B) is formed on the first nitride semiconductor layer 103 side of the heterointerface between the second nitride semiconductor layer 104 and the first nitride semiconductor layer 103.
  • the substrate 101 is, for example, a substrate made of Si.
  • the substrate 101 is not limited to being made of Si, and may be a substrate made of sapphire, SiC, GaN, AlN, etc.
  • the buffer layer 102 is formed on the substrate 101.
  • the buffer layer 102 is a nitride semiconductor layer having a multi-layer structure of AlN and AlGaN, for example, with a thickness of 2 ⁇ m.
  • the buffer layer 102 may also be composed of a single layer or multiple layers of a Group III nitride semiconductor such as GaN, AlGaN, AlN, InGaN, or AlInGaN, or even SiC.
  • the thickness is the length in the Z-axis direction.
  • the first nitride semiconductor layer 103 is formed on the substrate 101. In this embodiment, the first nitride semiconductor layer 103 is formed on the buffer layer 102.
  • the first nitride semiconductor layer 103 is made of, for example, undoped (i-type) GaN having a thickness of 200 nm. Undoped (i-type) means that impurities are not intentionally doped during epitaxial growth.
  • the first nitride semiconductor layer 103 may be made of a group III nitride semiconductor such as AlGaN, InGaN, or AlInGaN, in addition to GaN.
  • the first nitride semiconductor layer 103 may contain not only an undoped type (i-type), but also an n-type impurity such as Si or a p-type impurity such as Mg or C.
  • the second nitride semiconductor layer 104 is formed on the first nitride semiconductor layer 103.
  • the second nitride semiconductor layer 104 is, for example, 10 nm thick and made of undoped (i-type) AlGaN with an Al composition ratio of 25%.
  • the second nitride semiconductor layer 104 is not limited to AlGaN, and may be made of a Group III nitride semiconductor such as AlN, InGaN, or AlInGaN.
  • the second nitride semiconductor layer 104 may be undoped (i-type) and may contain n-type impurities such as Si or p-type impurities such as Mg or C.
  • the band gap of the second nitride semiconductor layer 104 is larger than the band gap of the first nitride semiconductor layer 103.
  • the second nitride semiconductor layer 104 made of undoped (i-type) AlGaN and the first nitride semiconductor layer 103 made of undoped (i-type) GaN have a heterostructure.
  • the interface between the second nitride semiconductor layer 104 and the first nitride semiconductor layer 103 is a heterojunction, and a heterobarrier is formed at the interface between the second nitride semiconductor layer 104 and the first nitride semiconductor layer 103.
  • a two-dimensional electron gas layer 105 is formed near the boundary between the first nitride semiconductor layer 103 and the second nitride semiconductor layer 104, for example, on the first nitride semiconductor layer 103 side of the heterointerface between the second nitride semiconductor layer 104 and the first nitride semiconductor layer 103 (in other words, on the second nitride semiconductor layer 104 side (positive side of the Z axis) within the first nitride semiconductor layer 103).
  • a semiconductor layer having a thickness of about 1 to 2 nm and made of AlN, for example, may be provided as a spacer layer between the second nitride semiconductor layer 104 and the first nitride semiconductor layer 103.
  • the source electrode 301 and the drain electrode 302 are provided on the second nitride semiconductor layer 104 exposed in the openings provided at intervals in the dielectric layer 201.
  • the source electrode 301 and the drain electrode 302 are each provided in contact with the second nitride semiconductor layer 104 and are electrically connected to the first nitride semiconductor layer 103.
  • the source electrode 301 and the drain electrode 302 are, for example, but not limited to, a multilayer electrode film having a layered structure in which a Ti film and an Al film are layered in this order.
  • the source electrode 301 and the drain electrode 302 are also electrically connected to the two-dimensional electron gas layer 105 in an ohmic connection.
  • the ohmic contact resistance with the two-dimensional electron gas layer 105 can be reduced, and the resistance during on-operation can be reduced more effectively.
  • a contact layer containing an n-type impurity including a donor such as Si, etc. may be provided under the source electrode 301 and the drain electrode 302.
  • the contact layer functions as the source electrode 301 or the drain electrode 302 and contacts the first nitride semiconductor layer 103.
  • the source electrode 301 and the drain electrode 302 are connected to the side of the two-dimensional electron gas layer 105.
  • the contact layer containing the n-type impurity may be formed by plasma treatment, ion implantation, regrowth, etc.
  • the third nitride semiconductor layer 106 is provided on the second nitride semiconductor layer 104 at a position between the source electrode 301 and the drain electrode 302, and is spaced apart from the source electrode 301 and the drain electrode 302.
  • the third nitride semiconductor layer 106 has a width of, for example, 1.5 ⁇ m in the X-axis direction (the direction of the shortest distance connecting the source electrode 301 and the drain electrode 302), and is made of p-type GaN doped with Mg.
  • the dopant concentration of Mg is 4.0E19 atoms/cm 3 , but may be 1.0E17 atoms/cm 3 or more and 8.0E19 atoms/cm 3 or less.
  • the p-type dopant is not limited to Mg. For example, Zn, C, etc. may be used as the p-type dopant.
  • the third nitride semiconductor layer 106 is not limited to GaN, and may be composed of a Group III nitride semiconductor such as AlN, AlGaN, InGaN, AlInGaN, or InN.
  • the third nitride semiconductor layer 106 may be not only a single layer of a p-type layer, but also a stacked structure of p-type layers with multiple concentrations, or a stacked structure including an i-type layer or an n-type layer.
  • the fourth nitride semiconductor layer 107 is provided between the third nitride semiconductor layer 106 and the drain electrode 302, and a dielectric layer 201 is disposed on the fourth nitride semiconductor layer 107.
  • the material of the fourth nitride semiconductor layer 107 may be the same as that of the third nitride semiconductor layer 106.
  • the fourth nitride semiconductor layer 107 is formed at a position several ⁇ m (e.g., 3 ⁇ m) away from the third nitride semiconductor layer 106.
  • the width (length in the X-axis direction) of the fourth nitride semiconductor layer 107 is, for example, 1.2 ⁇ m (e.g., 80% of the width of the third nitride semiconductor layer 106), and the thickness is 100 nm.
  • the width of the fourth nitride semiconductor layer 107 may be 80% or less of the width of the third nitride semiconductor layer 106 in the X-axis direction. Specifically, the width of the fourth nitride semiconductor layer 107 may be 0.9 ⁇ m or less (e.g., 60% or less of the width of the third nitride semiconductor layer 106), or 0.6 ⁇ m or less (e.g., 40% or less of the width of the third nitride semiconductor layer 106). The smaller the width of the fourth nitride semiconductor layer 107, the easier it is to obtain the effect of suppressing an increase in on-resistance without interfering with the on-operation of the transistor.
  • the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 have the same thickness, for example, 100 nm, but the fourth nitride semiconductor layer 107 may be thinner than the third nitride semiconductor layer 106.
  • the fourth nitride semiconductor layer 107 may have a thickness of 80 nm or 50 nm.
  • the fourth nitride semiconductor layer 107 may have a thickness of 80% or less, 50% or less, or 30% or less of the thickness of the third nitride semiconductor layer 106.
  • the fourth nitride semiconductor layer 107 is composed of p-type GaN doped with Mg.
  • the dopant concentration of Mg is 4.0E19 atoms/cm 3.
  • the p-type dopant is not limited to Mg.
  • Zn, Cd, C, etc. may be used as the p-type dopant.
  • the p-type dopant concentration may be equal to or lower than the p-type dopant concentration of the third nitride semiconductor layer 106.
  • the p-type dopant concentration of the fourth nitride semiconductor layer 107 may be lower than the p-type dopant concentration of the third nitride semiconductor layer 106.
  • the p-type dopant concentration contained in the third nitride semiconductor layer 106 may be higher than the p-type dopant concentration contained in the fourth nitride semiconductor layer 107.
  • the p-type dopant concentration is an example of a p-type impurity concentration.
  • the fourth nitride semiconductor layer 107 is not limited to GaN, and may be made of a Group III nitride semiconductor such as AlN, AlGaN, InGaN, AlInGaN, or InN.
  • the fourth nitride semiconductor layer 107 may be not only a single layer of a p-type layer, but also a laminated structure of p-type layers of multiple concentrations, or a laminated structure including an i-type layer or an n-type layer.
  • the dielectric layer 201 is disposed on the second nitride semiconductor layer 104, on a part of the third nitride semiconductor layer 106, and on the fourth nitride semiconductor layer 107.
  • the dielectric layer 201 is, for example, made of SiN having a thickness of 100 nm. Note that the dielectric layer 201 is not limited to SiN, and may be made of SiO2, Al2O3, C (diamond), AlN, or SiC.
  • the dielectric layer 201 may contain impurities such as Si, O, or Se that are n-type with respect to the nitride semiconductor layer. In other words, the dielectric layer 201 may contain a dopant that exhibits a conductivity type opposite to that of the dopant contained in the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107.
  • the insulator layer 202 is formed on the dielectric layer 201, the source electrode 301, the drain electrode 302, the first gate electrode 303, and the second gate electrode 304, and is made of, for example, SiN having a thickness of 150 nm.
  • the insulator layer 202 is not limited to SiN, and may be made of SiO2, Al2O3, C (diamond), AlN, or SiC.
  • the insulator layer 202 has a source electrode connection opening 501 on the source electrode 301, and a drain electrode connection opening 502 on the drain electrode 302.
  • each opening is indicated by a dashed line.
  • each electrode is connected to a respective wiring.
  • the first gate electrode 303 is provided in contact with the upper surface of the third nitride semiconductor layer 106.
  • the first gate electrode 303 is provided on the third nitride semiconductor layer 106 and the dielectric layer 201, and is provided in contact with the upper surface of the third nitride semiconductor layer 106 exposed by opening the dielectric layer 201.
  • the first gate electrode 303 is a multi-layer electrode film having a layered structure in which a TiN film, an Al film, and a TiN film are layered in this order, but is not limited to this.
  • Metals such as Ti, TiN, TaN, W, Ni, Pd, Au, and Al may be used as the electrode material.
  • the structure may also be a single layer of metal or a layered structure of multiple metals.
  • the second gate electrode 304 is provided on the upper part of the fourth nitride semiconductor layer 107 via the dielectric layer 201.
  • the second gate electrode 304 is a multilayer electrode film having a layered structure in which a TiN film, an Al film, and a TiN film are layered in this order, but is not limited to this.
  • the threshold voltage Vth of the composite transistor is equal to the threshold voltage Vth1 of the first transistor consisting of the first nitride semiconductor layer 103, the second nitride semiconductor layer 104, the third nitride semiconductor layer 106, the source electrode 301, the drain electrode 302, and the first gate electrode 303.
  • the semiconductor device 100 is a semiconductor device that performs normally-off operation.
  • the threshold voltage Vth1 of the first transistor is a positive value, and the first transistor performs normally-off operation.
  • the drain wiring layer 402 is provided on the insulator layer 202, and contacts the upper surface of the insulator layer 202 and the upper surface of the drain electrode 302 exposed by a drain electrode connection opening 502 formed by opening the insulator layer 202.
  • the drain wiring layer 402 is a multilayer wiring film having a layered structure in which a TiN film, an Al film, and a TiN film are layered in this order, but is not limited to this. Metals such as Ti, TiN, TaN, W, Ni, Pd, Au, and Al may be used as the wiring material.
  • the structure may also be a single layer of metal or a layered structure of multiple of these metals.
  • the gate electrode (first gate electrode 303) is directly connected to the third nitride semiconductor layer 106, which is a p-type semiconductor.
  • the first gate electrode 303 is provided on and in contact with the third nitride semiconductor layer 106.
  • the depletion layer expands toward the drain electrode 302 side during gate-off operation due to the presence of the p-type fourth nitride semiconductor layer 107 added to the drain electrode 302 side compared to the first transistor.
  • the presence of the second gate electrode 304 reduces the electric field strength from the drain electrode 302 to the first gate electrode 303 near the first gate electrode 303, which can lead to the suppression of gate leakage current.
  • the semiconductor device 100 can reduce the gate leakage current from the first gate electrode 303 during gate-off operation.
  • MIS Metal Insulator Semiconductor
  • the threshold voltage Vth1 of the first transistor is a positive value
  • the threshold voltage Vth2 of the second transistor will be a positive value greater than the threshold voltage Vth1 of the first transistor due to the presence of the dielectric layer 201.
  • the first transistor will be turned on, but the second transistor will be turned off due to the remaining depletion layer, preventing the transistor (semiconductor device 100) from being turned on.
  • the semiconductor device 100 is configured so that the total number of holes in the fourth nitride semiconductor layer 107 is less than the total number of holes in the third nitride semiconductor layer 106 so that the threshold voltage Vth2 of the second transistor is equal to or less than the threshold voltage Vth1 of the first transistor (see (i) to (iii) below), and therefore the second transistor does not interfere with the on-operation of the transistor (semiconductor device 100).
  • the threshold voltage Vth2 of the second transistor is greater than 0 V and equal to or less than the threshold voltage Vth1 of the first transistor.
  • the fourth nitride semiconductor layer 107 below the second gate electrode 304 is p-type, holes injected from the fourth nitride semiconductor layer 107 can neutralize electrons trapped by levels generated by surface oxidation in the vicinity of the fourth nitride semiconductor layer 107 on the surface of the second nitride semiconductor layer 104 between the first gate electrode 303 and the drain electrode 302. This makes it possible to suppress an increase in on-resistance during continuous transistor operation.
  • the extent of the depletion layer when the gate is off is greater in the first transistor than in the second transistor.
  • the area (cross-sectional area) of the depletion layer in the first transistor is greater than the area (cross-sectional area) of the depletion layer in the second transistor.
  • the threshold voltage Vth2 of the second transistor which is composed of the first nitride semiconductor layer 103, the second nitride semiconductor layer 104, the third nitride semiconductor layer 106, the source electrode 301, the drain electrode 302, and the second gate electrode 304 via the dielectric layer 201, is smaller than the threshold voltage Vth1 of the first transistor, and is, for example, 1.0 V, but is not limited to this.
  • Vth1>Vth2>0 but the threshold voltage Vth2 of the second transistor may be any value equal to or less than the threshold voltage Vth1 of the first transistor, and may be a negative value.
  • FIG. 2 is a flow chart showing the method for manufacturing the semiconductor device 100 according to the first embodiment.
  • a buffer layer 102 having a layer thickness of 2 ⁇ m and a laminated structure of AlN and AlGaN, a first nitride semiconductor layer 103 having a layer thickness of 200 nm and made of GaN, and a second nitride semiconductor layer 104 having a layer thickness of 20 nm and made of AlGaN with an Al composition ratio of 25% and having a larger band gap than the first nitride semiconductor layer 103 are epitaxially grown in the +c-plane direction ( ⁇ 0001> direction) on a substrate 101 made of Si by using metal organic chemical vapor deposition (MOCVD) (S10).
  • MOCVD metal organic chemical vapor deposition
  • step S10 the second nitride semiconductor layer 104 having a larger band gap than the first nitride semiconductor layer 103 is formed on the first nitride semiconductor layer 103.
  • Step S10 is an example of the first process.
  • a p-type nitride semiconductor layer (for example, see p-type nitride semiconductor layer 701 shown in FIG. 9(a) described later) is formed continuously on the second nitride semiconductor layer 104.
  • the p-type nitride semiconductor layer is formed in a region including the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 in a plan view.
  • the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 are formed so as to satisfy at least one of the following: (i) the second gate length L2 is smaller than the first gate length L1; (ii) the thickness of the fourth nitride semiconductor layer 107 is smaller than the thickness of the third nitride semiconductor layer 106; and (iii) the concentration of p-type impurities contained in the fourth nitride semiconductor layer 107 is smaller than the concentration of p-type impurities contained in the third nitride semiconductor layer 106.
  • the above (i) can be realized by using a mask in which the width of the mask portion for forming the third nitride semiconductor layer 106 (length in the same direction as the first gate length L1) is smaller than the width of the mask portion for forming the fourth nitride semiconductor layer 107 (length in the same direction as the second gate length L2).
  • the second gate length L2 small, for example, even if a depletion layer of the second transistor remains when the transistor is turned on, the width is narrow, so that electrons can tunnel through the depletion layer and move in the X-axis direction.
  • the second gate length L2 smaller than the first gate length L1, it is possible to further suppress the second gate electrode 304 and the fourth nitride semiconductor layer 107 from interfering with the on-operation of the transistor.
  • the above (ii) can be realized by removing a part of the fourth nitride semiconductor layer 107 in the thickness direction by a dry etching method or the like.
  • the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 can be formed simultaneously using masks of different widths.
  • the threshold voltage Vth2 of the second transistor can be set to be equal to or lower than the threshold voltage Vth1 of the first transistor.
  • the cross-sectional areas of the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 may be equal.
  • the first gate length L1 and the second gate length L2 may be the same, and the thicknesses of the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 may be equal.
  • the concentration of p-type impurities contained in the fourth nitride semiconductor layer 107 may be 80% or less, 70% or less, 60% or less, 50% or less, or 40% or less of the concentration of p-type impurities contained in the third nitride semiconductor layer 106.
  • a dielectric layer 201 is formed so as to cover the upper surfaces of the third nitride semiconductor layer 106, the fourth nitride semiconductor layer 107, and the second nitride semiconductor layer 104 (S30).
  • the dielectric layer 201 is formed, for example, of SiN having a thickness of 100 nm by a P-CVD method (plasma CVD method). Note that the dielectric layer 201 is not limited to the P-CVD method, and may also be formed by an LP-SiN method or a sputtering method.
  • Step S30 is an example of the third process.
  • the dielectric layer 201 may be formed using a raw material containing an impurity that provides n-type conductivity.
  • a mask is formed in areas other than where the source electrode 301 and the drain electrode 302 are to be formed (the position between the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 in a plan view), the dielectric layer 201 is removed by dry etching, and the source electrode 301 and the drain electrode 302 are formed in the removed opening by sputtering (S40).
  • the source electrode 301 and the drain electrode 302 are formed in the position between the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 in a plan view.
  • Step S40 is an example of the fourth process.
  • a mask is formed on the third nitride semiconductor layer 106 except where the first gate electrode 303 is to be formed, and the dielectric layer 201 is removed by dry etching. As a result, an opening is formed in the dielectric layer 201.
  • dry etching means etching using a gas containing C, for example, CHF3.
  • the opening is formed by dry etching using a gas containing an impurity that makes the third nitride semiconductor layer 106 p-type.
  • an etching gas that does not contain carbon may be used, or wet etching may be used, or the dielectric layer 201 may be etched partway through by dry etching, and then the area up to the contact area with the third nitride semiconductor layer 106 may be wet etched using a chemical solution such as hydrofluoric acid.
  • step S50 at least a portion of the upper surface of the third nitride semiconductor layer 106 is exposed when step S50 is started.
  • the upper surface of the fourth nitride semiconductor layer 107 is not exposed, but is covered by the dielectric layer 201.
  • the dry etching for exposing at least a portion of the upper surface of the third nitride semiconductor layer 106 may be performed as the fifth step described below.
  • the first gate electrode 303 and the second gate electrode 304 are formed by sputtering using a mask having openings at the locations where the first gate electrode 303 and the second gate electrode 304 are to be formed (S50).
  • the first gate electrode 303 is formed in an opening formed on the third nitride semiconductor layer 106 in the dielectric layer 201, and the second gate electrode 304, which has the same potential as the first gate electrode 303, is formed above the fourth nitride semiconductor layer 107 via the dielectric layer 201.
  • Step S50 is an example of the fifth process.
  • the first gate electrode 303 is formed so as to contact the third nitride semiconductor layer 106, and the second gate electrode 304 is formed on the fourth nitride semiconductor layer 107 via the dielectric layer 201. That is, the first gate electrode 303 and the third nitride semiconductor layer 106 are provided in direct contact with each other, and the second gate electrode 304 and the fourth nitride semiconductor layer 107 are provided in a non-contact manner. In addition, in a plan view, the first gate electrode 303 and the second gate electrode 304 also extend outside the active region 601.
  • the gate wiring 305 is also formed, and the gate wiring 305 is connected to the first gate electrode 303 and the second gate electrode 304 in a region other than the active region 601 (i.e., the non-active region 602).
  • the conductive film formation process is completed in one step, which reduces process costs.
  • the first gate electrode 303 and the second gate electrode 304 are formed at the same time, but the first gate electrode 303 and the second gate electrode 304 may be formed twice using different materials. Specifically, after forming the first gate electrode 303 made of TiN, an integrated layer of the second gate electrode 304 made of Cu and the gate wiring 305 may be formed in that order so as to be in contact with the first gate electrode 303.
  • the resistance of the element can be reduced.
  • an insulator layer 202 is formed (S60) that covers the gate electrodes (first gate electrode 303 and second gate electrode 304) of the active region 601 and has openings (source electrode connection opening 501 and drain electrode connection opening 502, the boundaries of which are shown by dashed lines in FIG. 1B) in a part of the source electrode 301 and a part of the drain electrode 302.
  • the insulator layer 202 is made of SiN with a thickness of 150 nm, for example.
  • the insulator layer 202 is not limited to SiN, and may be made of SiO2, Al2O3, C (diamond), AlN, or SiC.
  • Step S60 is an example of the sixth process.
  • a source wiring layer 401 and a drain wiring layer 402 are formed in the opening of the insulator layer 202 above the source electrode 301 and the opening of the insulator layer 202 above the drain electrode 302, respectively (S70).
  • the source wiring layer 401 may be connected to the source electrode 301 outside the active region 601
  • the drain wiring layer 402 may be connected to the drain electrode 302 outside the active region 601.
  • Step S70 is an example of the seventh process.
  • the semiconductor device 100 is a semiconductor device including the first nitride semiconductor layer 103, the second nitride semiconductor layer 104 provided on the first nitride semiconductor layer 103 and having a band gap larger than that of the first nitride semiconductor layer 103, a p-type third nitride semiconductor layer 106 provided on the second nitride semiconductor layer 104, a p-type fourth nitride semiconductor layer 107 provided on the second nitride semiconductor layer 104 and spaced apart from the third nitride semiconductor layer 106, a source electrode 301 and a drain electrode 302 provided in contact with the second nitride semiconductor layer 104 at positions sandwiching the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107, a first gate electrode 303 provided in contact with the third nitride semiconductor layer 106, and a dielectric layer 20 provided on the fourth nitrid
  • a length over which the third nitride semiconductor layer 106 is in contact with the second nitride semiconductor layer 104 is a first gate length L1 and a length over which the fourth nitride semiconductor layer 107 is in contact with the second nitride semiconductor layer 104 is a second gate length L2, at least one of the following is satisfied: (i) the second gate length L2 is smaller than the first gate length L1, (ii) a thickness t2 of the fourth nitride semiconductor layer 107 is smaller than a thickness t1 of the third nitride semiconductor layer 106, and (iii) a p-type impurity concentration contained in the fourth nitride semiconductor layer 107 is smaller than a p-type impurity concentration contained in the third nitride semiconductor layer 106, and a threshold voltage Vth
  • a depletion layer is formed during gate-off operation due to the presence of the second gate electrode 304 and the fourth nitride semiconductor layer 107.
  • This depletion layer can reduce the gate leakage current flowing into the first gate electrode 303 during gate-off.
  • the conductivity type of the fourth nitride semiconductor layer 107 is p-type, electrons trapped by the level generated by surface oxidation in the vicinity of the fourth nitride semiconductor layer 107 on the surface of the second nitride semiconductor layer 104 between the first gate electrode 303 and another electrode (e.g., the source electrode 301 or the drain electrode 302) can be neutralized by holes injected from the fourth nitride semiconductor layer 107. This can suppress an increase in on-resistance during continuous transistor operation.
  • the semiconductor device 100 according to the first embodiment can achieve both a reduction in gate leakage current during gate-off operation and suppression of an increase in on-resistance due to electron traps.
  • the fourth nitride semiconductor layer 107 may be located between the third nitride semiconductor layer 106 and the drain electrode 302.
  • the gate-drain voltage is greater than the source-gate voltage.
  • a structure is often adopted in which the gate-drain distance is greater than the source-gate distance to reduce the difference in the electric field.
  • the voltage difference is large, so even if there is a difference in distance, the electric field strength between the gate and drain is greater than the electric field strength between the source and gate, and therefore placing the fourth nitride semiconductor layer 107 between the gate and drain has a greater effect in alleviating the electric field.
  • the second gate length L2 may be 80% or less of the first gate length L1.
  • the fourth nitride semiconductor layer 107 when other parameters (e.g., thickness, hole density, etc.) of the fourth nitride semiconductor layer 107 are the same as those of the third nitride semiconductor layer 106, it is possible to more reliably make the threshold voltage Vth2 of the second transistor equal to or lower than the threshold voltage Vth1 of the first transistor. Therefore, it is possible to realize a semiconductor device 100 that can suppress an increase in on-resistance without interfering with the on-operation of the transistor.
  • other parameters e.g., thickness, hole density, etc.
  • the fourth nitride semiconductor layer 107 may be thinner than the third nitride semiconductor layer 106.
  • the thickness t2 of the fourth nitride semiconductor layer 107 may be 80% or less of the thickness t1 of the third nitride semiconductor layer 106.
  • the thickness of the fourth nitride semiconductor layer 107 thinner than that of the third nitride semiconductor layer 106, for example, 80% or less of the thickness of the third nitride semiconductor layer 106, the total number of holes in the fourth nitride semiconductor layer 107 becomes smaller than the total number of holes in the third nitride semiconductor layer 106. Therefore, it is possible to more effectively suppress the threshold voltage Vth2 of the second transistor to be equal to or less than the threshold voltage Vth1 of the first transistor.
  • the threshold voltage Vth2 of the second transistor consisting of the source electrode 301, the drain electrode 302, and the second gate electrode 304 may be a positive value.
  • the threshold voltage Vth2 of the second transistor is equal to or lower than the threshold voltage Vth1 of the first transistor and is greater than 0 V, it is possible to more effectively reduce gate leakage to the first gate electrode 303 and suppress an increase in on-resistance due to electron traps during continuous transistor operation.
  • the threshold voltage Vth2 of the second transistor is positive, the total amount of holes contained in the fourth nitride semiconductor layer 107 is greater than when it is negative, and electron traps can be effectively neutralized, thereby effectively suppressing an increase in on-resistance.
  • the p-type impurity concentration contained in the third nitride semiconductor layer 106 may be greater than the p-type impurity concentration contained in the fourth nitride semiconductor layer 107.
  • the p-type impurity concentration contained in the fourth nitride semiconductor layer 107 may be 80% or less of the p-type impurity concentration contained in the third nitride semiconductor layer 106.
  • the p-type impurity concentration of the fourth nitride semiconductor layer 107 less than the p-type impurity concentration of the third nitride semiconductor layer 106, for example, 80% or less of the p-type impurity concentration of the third nitride semiconductor layer 106, the total number of holes in the fourth nitride semiconductor layer 107 becomes less than the total number of holes in the third nitride semiconductor layer 106.
  • the threshold voltage Vth2 of the second transistor can be more effectively suppressed to be equal to or less than the threshold voltage Vth1 of the first transistor.
  • the threshold voltage Vth2 of the second transistor consisting of the source electrode 301, the drain electrode 302, and the second gate electrode 304 may be lower than the threshold voltage Vth1 of the first transistor consisting of the source electrode 301, the drain electrode 302, and the first gate electrode 303.
  • the method for manufacturing the semiconductor device 100 includes a first step (S10) of forming a second nitride semiconductor layer 104 having a larger band gap than the first nitride semiconductor layer 103 on the first nitride semiconductor layer 103, a second step (S20) of forming a p-type third nitride semiconductor layer 106 and a p-type fourth nitride semiconductor layer 107 on a portion of the top of the second nitride semiconductor layer 104, a third step (S30) of forming a dielectric layer 201 so as to cover the top surfaces of the third nitride semiconductor layer 106, the fourth nitride semiconductor layer 107, and the second nitride semiconductor layer 104, a fourth step (S40) of forming a source electrode 301 and a drain electrode 302 at positions sandwiching the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107, and a fourth step
  • the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 are formed so as to satisfy at least one of the following: (i) the second gate length L2 is smaller than the first gate length L1; (ii) the thickness t2 of the fourth nitride semiconductor layer 107 is smaller than the thickness t1 of the third nitride semiconductor layer 106; and (iii) the concentration of p-type impurities contained in the fourth nitride semiconductor layer 107 is smaller than the concentration of p-type impurities contained in the third nitride semiconductor layer 106.
  • the openings may be formed by dry etching using a gas containing p-type impurities.
  • the third nitride semiconductor layer 106 exposed after the dielectric layer 201 is removed is doped with C as a p-type impurity.
  • a gas containing a p-type impurity such as CHF3
  • the threshold voltage Vth1 of the first transistor can be changed to a higher value. Therefore, the threshold voltage Vth2 of the second transistor can be more effectively suppressed to be equal to or lower than the threshold voltage Vth1 of the first transistor.
  • the dielectric layer 201 may be formed using a raw material containing an impurity that provides n-type conductivity.
  • the dielectric layer 201 contains a material (such as Si or O) that acts as an n-type impurity in the third nitride semiconductor layer 106
  • the material that acts as an n-type impurity can be diffused into the fourth nitride semiconductor layer 107 due to the temperature rise during the deposition of the dielectric layer 201 and the subsequent thermal history.
  • a portion of the p-type impurity in the fourth nitride semiconductor layer 107 is compensated, and the concentration of holes in the fourth nitride semiconductor layer 107 is reduced. This makes it possible to more effectively suppress the threshold voltage Vth2 of the second transistor to be equal to or lower than the threshold voltage Vth1 of the first transistor.
  • FIG. 3A is a plan view showing the configuration of a semiconductor device 100A according to the second embodiment.
  • Figure 3B is a cross-sectional view showing the configuration of the semiconductor device 100A according to the second embodiment taken along the line IIIb-IIIb shown in Figure 3A.
  • embodiment 2 differs in that there is a gate electrode connection portion 306 between the first gate electrode 303 and the second gate electrode 304, and the manufacturing method differs in the fifth step.
  • the following description will focus on the differences from embodiment 1, and the description of the commonalities will be omitted or simplified.
  • the gate electrode connection portion 306 is a wiring region that directly connects the first gate electrode 303 and the second gate electrode 304 on the active region 601. In other words, the first gate electrode 303 and the second gate electrode 304 are connected via the gate electrode connection portion 306.
  • the gate electrode connection portion 306 can also be said to be a wiring layer (metal layer) that connects the first gate electrode 303 and the second gate electrode 304, and is provided in a region between the first gate electrode 303 and the second gate electrode 304 that overlaps with the active region 601 in a plan view.
  • the gate electrode connection portion 306 is an example of a gate electrode connection region.
  • the first gate electrode 303, the second gate electrode 304, and the gate electrode connection portion 306 may be an integral member.
  • the first gate electrode 303 (first gate electrode region) may be formed including a region of the metal layer provided across the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 that overlaps with the third nitride semiconductor layer 106 in a plan view
  • the second gate electrode 304 (second gate electrode region) may be formed including a region of the metal layer constituting the gate electrode that overlaps with the fourth nitride semiconductor layer 107
  • the gate electrode connection portion 306 may be formed by a region between the metal layer constituting the gate electrode (a region sandwiched between the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 in a plan view).
  • the shape of the mask used to form the gate electrodes is different from that in the first embodiment, and a mask having an opening that encompasses both the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 is used.
  • the opening is an opening whose position and size correspond to the first gate electrode 303, the second gate electrode 304, and the gate electrode connection portion 306. Note that this opening may extend to the outside of the active region 601, or there may be multiple openings according to each pair of the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107.
  • a gate electrode (integrated first gate electrode 303, gate electrode connection portion 306, and second gate electrode 304) is formed in this opening by sputtering.
  • the first gate electrode 303, second gate electrode 304, and gate electrode connection portion 306 are integrally formed.
  • the gate wiring 305 is also formed at the same time, and the gate wiring 305 is connected to the gate electrode in an area other than the active region 601.
  • the first gate electrode 303 and the second gate electrode 304 are connected via a metal layer (e.g., gate electrode connection portion 306) provided between the first gate electrode 303 and the second gate electrode 304.
  • a metal layer e.g., gate electrode connection portion 306
  • a gate field plate structure is constructed in the gate region of the first transistor, extending from the first gate electrode 303 to the second gate electrode 304. Therefore, when the source electrode 301 is set to zero potential and a potential is applied to the drain electrode 302, it becomes possible to reduce the electric field strength that the third nitride semiconductor layer 106 receives from the electric field generated between the source electrode 301 and the drain electrode 302, and the gate leakage current during FET operation can be further suppressed.
  • the gate electrode connection portion 306 is only required to be connected to the gate wiring 305 and to cover at least a part of the active region 601 between the first gate electrode 303 and the second gate electrode 304, and may have, for example, a lattice or strip shape. Even with this configuration, the gate leakage current during FET operation can be further suppressed.
  • FIG. 3 is a plan view showing the configuration of a semiconductor device 100B according to a third embodiment.
  • Figure 4B is a cross-sectional view showing the configuration of the semiconductor device 100B according to the third embodiment taken along the line IVb-IVb shown in Figure 4A.
  • embodiment 3 differs in the positional relationship of the second gate electrode 304.
  • the fifth step and thereafter (for example, the fifth to seventh steps) are different. The following description will focus on the differences from embodiment 1, and the description of the commonalities will be omitted or simplified.
  • the second gate electrode 304 is provided on the fourth nitride semiconductor layer 107 via the dielectric layer 201 and the insulator layer 202, and is disposed on and in contact with the gate wiring 305 in an area other than the active region 601.
  • the electrical connection between the second gate electrode 304 and the gate wiring 305 is made through an opening (gate wiring connection opening 503, the boundary of which is shown by a dashed line in Figure 4B) in the insulator layer 202 disposed on the first gate electrode 303.
  • the semiconductor device 100B By making the semiconductor device 100B have such a structure, it is possible to use a low-resistance material for the second gate electrode 304 without being bound by the constraints on the connection with the fourth nitride semiconductor layer 107. Low-resistance materials such as Cu and Al can be used as the material.
  • the second gate electrode 304 may be provided on the fourth nitride semiconductor layer 107 via three or more layers including the dielectric layer 201 and the insulator layer 202.
  • the second gate electrode 304 is not formed, and the first gate electrode 303 and the gate wiring 305 are simultaneously formed in the opening of the mask.
  • the gate wiring 305 is connected to the first gate electrode 303 in an area other than the active region 601.
  • an insulator layer 202 is formed that covers the first gate electrode 303 of the active region 601, has a source electrode connection opening 501 in a portion that overlaps with the source electrode 301 in a planar view, has a drain electrode connection opening 502 in a portion that overlaps with the drain electrode 302 in a planar view, and has a gate wiring connection opening 503 in a portion that overlaps with the gate wiring 305 in a planar view.
  • FIG. 4A all of the openings are indicated by dashed lines.
  • the portion of the source electrode 301 that corresponds to the source electrode connection opening 501, the portion of the drain electrode 302 that corresponds to the drain electrode connection opening 502, and the portion of the gate wiring 305 that corresponds to the gate wiring connection opening 503 are exposed.
  • a source wiring layer 401 and a drain wiring layer 402 are formed in the source electrode connection opening 501 and the drain electrode connection opening 502, respectively, and a second gate electrode 304 is formed on the fourth nitride semiconductor layer 107.
  • the source wiring layer 401 and the drain wiring layer 402 may be connected outside the active region 601, and the second gate electrode 304 contacts the gate wiring 305 at the gate wiring connection opening 503 in an area other than the active region 601.
  • the second gate electrode 304, the source wiring layer 401, and the drain wiring layer 402 are formed simultaneously.
  • the second gate electrode 304, the source wiring layer 401, and the drain wiring layer 402 are made of a common material.
  • the second gate electrode 304 of the semiconductor device 100B according to the third embodiment is provided on the fourth nitride semiconductor layer 107 via the dielectric layer 201 and the insulator layer 202 different from the dielectric layer 201.
  • the dielectric layer 201 and the insulator layer 202 are disposed between the second gate electrode 304 and the fourth nitride semiconductor layer 107, so that the gate leakage current passing through the second gate electrode 304 can be further suppressed.
  • FIG. 4A is a plan view showing the configuration of a semiconductor device 100C according to the fourth embodiment.
  • Figure 5B is a cross-sectional view showing the configuration of the semiconductor device 100C according to the fourth embodiment taken along the Vb-Vb line shown in Figure 5A.
  • embodiment 4 differs in the shape of the fourth nitride semiconductor layer 107 in a plan view, and in the manufacturing method, the second step is different.
  • the following description will focus on the differences from embodiment 1, and the description of the commonalities will be omitted or simplified.
  • the fourth nitride semiconductor layer 107 includes a plurality of portions 107a arranged at a distance from each other along the extension direction (Y-axis direction) of the third nitride semiconductor layer 106.
  • the plurality of portions 107a are arranged discontinuously with a constant distance d between the ends.
  • FIG 5A a state in which a plurality of rectangular portions 107a are formed on the second nitride semiconductor layer 104 is shown, and the boundaries between the first gate electrode 303, the second gate electrode 304, and the gate wiring 305 are indicated by dashed lines to visualize the fourth nitride semiconductor layer 107.
  • the planar shape of the plurality of portions 107a is not limited to a rectangular shape, and may be, for example, a square shape or another shape.
  • the distance d between the ends of each portion 107a is 0.6 ⁇ m or more, but it has been confirmed that a distance of 0.3 ⁇ m or more has the effect of reducing the on-resistance.
  • the distance d should be 0.3 ⁇ m or more, and more preferably 0.6 ⁇ m or more.
  • the distance d is the average value of the distance between the ends of each portion 107a, but may be other statistical values such as the maximum value, minimum value, mode value, median value, etc.
  • the length of each portion 107a in the arrangement direction (Y-axis direction) is, for example, 1.2 ⁇ m, but is not limited to this.
  • the representative value (e.g., average value) of the distance d between the ends of the multiple portions 107a divided by the representative value (e.g., average value) of the length of the multiple portions 107a in the arrangement direction (Y-axis direction) is 0.5 or less, but may be 0.4 or less, 0.3 or less, or 0.6 or less.
  • the representative value is the average value of the multiple distances d or the length of each of the multiple portions 107a in the arrangement direction, but may be other statistical values such as the maximum value, minimum value, mode, median, etc.
  • the end of the outermost fourth nitride semiconductor layer 107 is located outside the active region 601 (i.e., in the non-active region 602).
  • the number of the multiple portions 107a is not particularly limited as long as it is two or more.
  • the second gate electrode 304 is provided above each of the multiple portions 107a via the dielectric layer 201 so as to cover all of the multiple portions 107a.
  • a cross section of semiconductor device 100C taken along a cutting line passing through the gaps between portions 107a (areas in fourth nitride semiconductor layer 107 where portions 107a are not formed) in a direction different from the X-axis direction has a configuration in which fourth nitride semiconductor layer 107 (portions 107a) is removed from FIG. 5B.
  • a mask is formed in the area where the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 including the multiple portions 107a are to be formed, and the area outside the mask is removed by dry etching to form the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107.
  • the opening for forming the third nitride semiconductor layer 106 has a width of 1.5 ⁇ m and a rectangular shape with a length exceeding the active region 601
  • the opening for forming the fourth nitride semiconductor layer 107 has openings with a width of 1.2 ⁇ m and a length of 1.2 ⁇ m arranged at 0.6 ⁇ m intervals in the length direction (Y-axis direction).
  • the mask is not limited to this, and a mask with openings of a size and position according to the product may be used.
  • the fourth nitride semiconductor layer 107 of the semiconductor device 100C according to the fourth embodiment is composed of a plurality of portions 107a arranged at a distance from each other along the extension direction of the third nitride semiconductor layer 106, and the second gate electrode 304 is provided above each of the plurality of portions 107a via the dielectric layer 201.
  • each p-type semiconductor which causes the depletion layer to vary in size spatially.
  • the depletion layer that occurs becomes locally smaller than when the fourth nitride semiconductor layer 107 is formed continuously. This increases the electron concentration in the two-dimensional electron gas layer 105, making it possible to reduce the on-resistance without changing the threshold voltage Vth2 of the second transistor.
  • the distance d between the ends of the multiple portions 107a may be 0.3 ⁇ m or more, and the value obtained by dividing the average value of the distance d between the ends of the multiple portions 107a by the average value of the length of the multiple portions 107a in the arrangement direction may be 0.5 or less.
  • FIG. 5A is a plan view showing the configuration of a semiconductor device 100D according to a fifth embodiment.
  • Figure 6B is a cross-sectional view showing the configuration of the semiconductor device 100D according to the fifth embodiment taken along the line VIb-VIb shown in Figure 6A.
  • embodiment 5 differs in that there are multiple fourth nitride semiconductor layers 107 between the gate and drain, and the second step in the manufacturing method is different. The following will focus on the differences with embodiment 1, and the explanation of the commonalities will be omitted or simplified.
  • a fifth nitride semiconductor layer 108 which is a p-type semiconductor, is provided on the second nitride semiconductor layer 104, between the fourth nitride semiconductor layer 107 and the drain electrode 302, and is spaced apart from the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107.
  • a third gate electrode 307 is provided on the fifth nitride semiconductor layer 108 via a dielectric layer 201.
  • the second gate electrode 304 and the third gate electrode 307 are arranged, for example, on the same side of the source electrode 301 side and the drain electrode 302 side with respect to the first gate electrode 303, and are arranged on the drain electrode 302 side in this embodiment. Also, for example, each of the fourth nitride semiconductor layer 107 and the fifth nitride semiconductor layer 108 is arranged between the third nitride semiconductor layer 106 and the drain electrode 302, on the third nitride semiconductor layer 106 side from the center between them.
  • the distance between the fourth nitride semiconductor layer 107 and the third nitride semiconductor layer 106 is smaller than the distance between the fourth nitride semiconductor layer 107 and the drain electrode 302, and the distance between the fifth nitride semiconductor layer 108 and the third nitride semiconductor layer 106 is smaller than the distance between the fifth nitride semiconductor layer 108 and the drain electrode 302.
  • the third gate length L3 is the length of the fifth nitride semiconductor layer 108 in contact with the second nitride semiconductor layer 104 in a cross-sectional view including the source electrode 301 and the drain electrode 302. Since the third gate length L3 is smaller than the first gate length L1, the fifth nitride semiconductor layer 108 is prevented from affecting the threshold voltage of the semiconductor device 100D during ON operation, as in the first embodiment.
  • the third gate length L3 is not limited to being smaller than the first gate length L1, and may be the same as the first gate length L1, for example.
  • the third gate length L3 may be the same as the second gate length L2, or may be larger than the second gate length L2 and smaller than the first gate length L1, or may be smaller than the second gate length L2.
  • the thickness of the fifth nitride semiconductor layer 108 is, for example, 100 nm.
  • the thickness of the fifth nitride semiconductor layer 108 may be smaller than the thickness of the third nitride semiconductor layer 106.
  • the thickness of the fifth nitride semiconductor layer 108 may be smaller than the thickness of the third nitride semiconductor layer 106.
  • the thickness of the fifth nitride semiconductor layer 108 may be specifically 80 nm or less (80% or less of the thickness of the third nitride semiconductor layer 106) or 50 nm or less (50% or less of the thickness of the third nitride semiconductor layer 106).
  • the fifth nitride semiconductor layer 108 is composed of p-type GaN doped with Mg.
  • the dopant concentration of Mg is 4.0E19 atoms/cm 3.
  • the p-type dopant is not limited to Mg.
  • Zn, Cd, C, etc. may be used as the p-type dopant.
  • the p-type dopant concentration may be equal to or lower than the p-type dopant concentration of the third nitride semiconductor layer 106.
  • the p-type dopant concentration of the fifth nitride semiconductor layer 108 may be lower than the p-type dopant concentration of the third nitride semiconductor layer 106.
  • the p-type dopant concentration contained in the third nitride semiconductor layer 106 may be higher than the p-type dopant concentration contained in the fifth nitride semiconductor layer 108.
  • the p-type dopant concentration is an example of a p-type impurity concentration.
  • the fifth nitride semiconductor layer 108 is not limited to GaN, and may be made of a Group III nitride semiconductor such as AlN, AlGaN, InGaN, AlInGaN, or InN.
  • the fifth nitride semiconductor layer 108 may be not only a single layer of a p-type layer, but also a stacked structure of p-type layers of multiple concentrations, or a stacked structure including an i-type layer or an n-type layer.
  • the third gate electrode 307 is connected to the gate wiring 305 and has the same potential as the first gate electrode 303 and the second gate electrode 304.
  • the fifth nitride semiconductor layer 108 which has the same width as the fourth nitride semiconductor layer 107, is added to the drain side, spaced apart from the fourth nitride semiconductor layer 107, which further reduces the electric field strength, leading to further suppression of the gate leakage current.
  • the total number of holes in the fifth nitride semiconductor layer 108 is smaller than the total number of holes in the third nitride semiconductor layer 106.
  • the fifth nitride semiconductor layer 108 and the third gate electrode 307 via the dielectric layer 201 described above are not limited to being configured as a single pair, and may be configured as multiple pairs.
  • a mask is formed on the region where the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 are formed, as well as on the region where the fifth nitride semiconductor layer 108 is formed, and the regions outside the mask are removed by dry etching to form the third nitride semiconductor layer 106, the fourth nitride semiconductor layer 107, and the fifth nitride semiconductor layer 108.
  • the width of the opening for forming the third nitride semiconductor layer 106 is 1.5 ⁇ m, and the length is a rectangle that exceeds the active region 601, and the opening for forming the fourth nitride semiconductor layer 107 is 3.0 ⁇ m away from the opening for forming the third nitride semiconductor layer 106, and the opening width is 1.2 ⁇ m.
  • the opening for forming the fifth nitride semiconductor layer 108 is 3.0 ⁇ m away from the opening for forming the fourth nitride semiconductor layer 107, and the opening width is 1.2 ⁇ m. Note that the values of the distance such as 3.0 ⁇ m and the opening width such as 1.2 ⁇ m are merely examples and are not limited thereto.
  • the fifth nitride semiconductor layer 108 is formed so as to satisfy at least one of the following: (iv) the third gate length L3 is smaller than the first gate length L1; (v) the thickness of the fifth nitride semiconductor layer 108 is smaller than the thickness of the third nitride semiconductor layer 106; and (vi) the concentration of p-type impurities contained in the fifth nitride semiconductor layer 108 is smaller than the concentration of p-type impurities contained in the third nitride semiconductor layer 106. Note that (iv), (v), and (vi) only need to be realized at the time when the semiconductor device 100D is completed, and are not limited to being realized in the second step.
  • the semiconductor device 100D according to the fifth embodiment further includes a p-type fifth nitride semiconductor layer 108 provided on the second nitride semiconductor layer 104 and spaced apart from the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107, and a third gate electrode 307 provided on the fifth nitride semiconductor layer 108 via the dielectric layer 201 and having the same potential as the first gate electrode 303.
  • the third gate length L3 is smaller than the first gate length L1;
  • the thickness of the fifth nitride semiconductor layer 108 is smaller than the thickness of the third nitride semiconductor layer 106; and
  • the concentration of p-type impurities contained in the fifth nitride semiconductor layer 108 is smaller than the concentration of p-type impurities contained in the third nitride semiconductor layer 106.
  • the fifth nitride semiconductor layer 108 which is a p-type semiconductor, is connected to the third gate electrode 307 via the dielectric layer 201, so that the electric field strength near the second gate electrode 304 during off operation can be further reduced. Therefore, the gate leakage current can be further suppressed.
  • the second gate electrode 304 and the third gate electrode 307 may be located on the same side of the first gate electrode 303, either the source electrode 301 side or the drain electrode 302 side.
  • the fourth nitride semiconductor layer 107 and the fifth nitride semiconductor layer 108 are disposed between the first gate electrode 303 and the drain electrode 302
  • the fourth nitride semiconductor layer 107 and the fifth nitride semiconductor layer 108 which are p-type layers, are disposed between the first gate electrode 303 and the drain electrode 302, so that the number of injected holes increases and electron traps can be neutralized more efficiently during continuous transistor operation. Therefore, an increase in on-resistance during continuous transistor operation can be more efficiently suppressed.
  • Figure 7A is a plan view showing the configuration of a semiconductor device 100E according to the sixth embodiment. It is a cross-sectional view showing the configuration of the semiconductor device 100E according to the sixth embodiment taken along the line VIIb-VIIb shown in Figure 7A.
  • embodiment 6 differs in the height and width of the fourth nitride semiconductor layer 107, and in the manufacturing method, the second step.
  • the following description will focus on the differences with embodiment 1, and the description of the commonalities will be omitted or simplified.
  • the height of upper surface 107b of fourth nitride semiconductor layer 107 is lower than the height of upper surface 106b of third nitride semiconductor layer 106.
  • thickness t2 of fourth nitride semiconductor layer 107 is smaller than thickness t1 of third nitride semiconductor layer 106. Note that the height is higher as it is located closer to the positive side of the Z axis.
  • the fourth nitride semiconductor layer 107 thinner than the third nitride semiconductor layer 106, the total number of holes in the fourth nitride semiconductor layer 107 becomes smaller than the total number of holes in the third nitride semiconductor layer 106. Therefore, it is possible to more effectively suppress the threshold voltage Vth2 of the second transistor to be equal to or lower than the threshold voltage Vth1 of the first transistor.
  • the width of the fourth nitride semiconductor layer 107 may be the same as the width of the third nitride semiconductor layer 106 (first gate length L1), for example, 1.5 ⁇ m.
  • the width of the fourth nitride semiconductor layer 107 may be smaller than the width of the third nitride semiconductor layer 106.
  • a buffer layer 102, a first nitride semiconductor layer 103, a second nitride semiconductor layer, and a p-type nitride semiconductor layer are formed in this order on a substrate 101.
  • a first mask is formed slightly inside the region where the third nitride semiconductor layer 106 is to be formed, covering the region, and the region outside the first mask is removed by dry etching to a point halfway through the p-type nitride semiconductor layer.
  • a second mask is additionally formed in the second region where the fourth nitride semiconductor layer 107 is to be formed, and the p-type nitride semiconductor layer in the region not covered by the first mask and the second mask is completely removed by dry etching.
  • the lower surface exposed by the removal becomes the second nitride semiconductor layer 104.
  • the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 that is thinner than the third nitride semiconductor layer 106 are formed. This process makes it possible to make the height of the upper surface 107b of the fourth nitride semiconductor layer 107 lower than the height of the upper surface 106b of the third nitride semiconductor layer 106.
  • the dielectric layer 201 is formed by the P-CVD method.
  • Fig. 8 is a cross-sectional view showing the configuration of a semiconductor device 100F according to a modification of the sixth embodiment, taken along a line corresponding to the VIIb-VIIb line shown in Fig. 7A.
  • the modified example of the sixth embodiment differs from the sixth embodiment in that the cross-sectional shape of the third nitride semiconductor layer 106 is different, and that a barrier layer 308 is provided on the upper surface of the third nitride semiconductor layer 106.
  • the following description will focus on the differences from the sixth embodiment, and the description of the commonalities will be omitted or simplified.
  • the third nitride semiconductor layer 106 has a stepped shape in a cross-sectional view, and has an upper surface (first upper surface 106b1) of the upper part (part on the first gate electrode 303 side) of the steps of the third nitride semiconductor layer 106 and an upper surface (second upper surface 106b2) of the lower part (part on the second nitride semiconductor layer 104 side).
  • the cross-sectional shape of the third nitride semiconductor layer 106 is, for example, a convex shape.
  • the height of the upper surface 107b of the fourth nitride semiconductor layer 107 is lower than the height of the first upper surface 106b1 of the third nitride semiconductor layer 106 and is equal to the height of the second upper surface 106b2 of the third nitride semiconductor layer 106.
  • the thickness t2 of the fourth nitride semiconductor layer 107 is smaller than the thickness t11 (see FIG. 9(c)) to the first upper surface 106b1 of the third nitride semiconductor layer 106, and is equal to the thickness t12 (see FIG. 9(c)) to the second upper surface 106b2 of the third nitride semiconductor layer 106.
  • a conductive barrier layer 308 is disposed on the first upper surface 106b1 of the third nitride semiconductor layer 106.
  • the barrier layer 308 is a layer having barrier properties that is provided to prevent a gas that inactivates the p-type dopant of the third nitride semiconductor layer 106, which is used when forming the dielectric layer 201, from penetrating into the third nitride semiconductor layer 106.
  • the barrier layer 308 is a hydrogen barrier layer for preventing hydrogen from penetrating into the third nitride semiconductor layer 106.
  • the barrier layer 308 has at least one of a hydrogen permeability barrier property and a hydrogen occlusion property greater than that of the third nitride semiconductor layer 106.
  • the barrier layer 308 is configured to include a material (e.g., a metal material) having at least one of a hydrogen permeability barrier property and a hydrogen occlusion property greater than that of the third nitride semiconductor layer 106.
  • a material having hydrogen permeability barrier property is TiN, but the barrier layer 308 may be configured of other metal materials that prevent hydrogen permeation.
  • examples of a material having hydrogen occlusion property are metal materials such as Pd, Ni, Ti, Al, Ag, and Ta.
  • the barrier layer 308 has hydrogen occlusion property
  • the barrier layer 308 is configured of a single layer of these metal materials, an alloy made of the metal material, or a laminate thereof.
  • the barrier layer 308 is a metal layer having a barrier property against hydrogen.
  • permeability barrier property refers to the barrier property (resistance to permeation) against the desired gas (here, hydrogen).
  • high permeability barrier property means that the desired gas is less likely to permeate.
  • occlusion property means the ability to occlude the desired gas (here, hydrogen) (ease of absorption).
  • high occlusion property means that the desired gas is more easily absorbed, that is, the desired gas can be prevented from penetrating into the third nitride semiconductor layer 106.
  • the barrier layer 308 has the same dimensions as the first upper surface 106b1 of the third nitride semiconductor layer 106.
  • the thickness of the barrier layer 308 is, for example, 30 nm, but is not limited to this.
  • the first gate electrode 303 is in contact with the barrier layer 308.
  • the barrier layer 308 may be configured as a part of the first gate electrode 303. In other words, the first gate electrode 303 may have the barrier layer 308.
  • the barrier layer 308 has been described as being formed only on the first upper surface 106b1, it may also be formed on the second upper surface 106b2, for example. Also, although the barrier layer 308 has been described as being formed on the third nitride semiconductor layer 106, it is not necessary for the barrier layer 308 to be formed. In other words, the semiconductor device 100F may be configured such that the first gate electrode 303 is directly connected to the convex third nitride semiconductor layer 106.
  • the semiconductor device 100F is configured such that the third nitride semiconductor layer 106 has a first upper surface 106b1 that contacts the first gate electrode 303 via the barrier layer 308, and a second upper surface 106b2 that is located at a lower height than the first upper surface 106b1, and the second upper surface 106b2 and the upper surface 107b of the fourth nitride semiconductor layer 107 are located at the same height.
  • Fig. 9 is a schematic diagram showing a method for manufacturing a semiconductor device 100F according to a modification of the sixth embodiment.
  • the modified example of the sixth embodiment differs from the sixth embodiment in the first, second, and fifth steps.
  • the following description will focus on the differences with the sixth embodiment, and the description of the commonalities will be omitted or simplified.
  • the flowchart of the manufacturing method may be the same as the flowchart shown in FIG. 2.
  • a TiN layer which is the conductive layer 702 is formed by a sputtering method or the like.
  • a conductive material having barrier properties or absorbing properties against hydrogen may be used.
  • the conductive layer 702 may be a single layer of a metal material having the ability to absorb hydrogen, such as Pd, Ni, Ti, Al, Ag, or Ta, or an alloy or laminate of these. It is preferable to use a material that can be connected to the third nitride semiconductor layer 106 in a Schottky contact.
  • a first mask M1 is formed in a region (first gate electrode region 701a) slightly inside the region where the third nitride semiconductor layer 106 is to be formed.
  • the p-type nitride semiconductor layer 701 in the area outside the first mask M1 is removed partway in the stacking direction by dry etching.
  • the first mask M1 is then removed, and a second mask M2 is then formed on the first region R1, which includes the area left by the first mask M1 (the area that was not etched), and on the second region R2, where the fourth nitride semiconductor layer 107 is to be formed.
  • the p-type nitride semiconductor layer 701 in the area outside the second mask M2 is completely removed by dry etching.
  • the lower surface exposed by the removal becomes the second nitride semiconductor layer 104.
  • the barrier layer 308 (in this modified example, a hydrogen barrier layer) is formed before the formation of the dielectric layer 201.
  • a dielectric layer 201 is formed by P-CVD, as in the sixth embodiment.
  • the third nitride semiconductor layer 106 has a first upper surface 106b1 in contact with the first gate electrode 303, and a second upper surface 106b2 located at a height position lower than the first upper surface 106b1, and the second upper surface 106b2 and the upper surface 107b of the fourth nitride semiconductor layer 107 are located at the same height position.
  • the area of the bottom surface of the third nitride semiconductor layer 106 (the contact surface between the third nitride semiconductor layer 106 and the second nitride semiconductor layer 104) is larger than the area of the first top surface 106b1 of the third nitride semiconductor layer 106, so that the depletion layer formed under the third nitride semiconductor layer 106 during off operation tends to spread, and therefore the threshold voltage Vth2 of the second transistor can be more effectively suppressed to be equal to or lower than the threshold voltage Vth1 of the first transistor.
  • the second step (S20) of the manufacturing method of the semiconductor device 100F according to the modified example of the sixth embodiment includes the steps of forming a p-type nitride semiconductor layer 701 on the second nitride semiconductor layer 104, forming a conductive layer 702 on the nitride semiconductor layer 701, and continuously removing a portion of the conductive layer 702 and the nitride semiconductor layer 701 in a region other than the gate electrode region (e.g., the first gate electrode region 701a).
  • the region including the gate electrode region 701a) is defined as the first region R1
  • the region adjacent to and spaced from the first region R1 is defined as the second region R2
  • the nitride semiconductor layer 701 is completely removed by etching that covers the first region R1 and the second region R2
  • the conductive layer 702 remaining in the first region R1 is defined as the first gate electrode 303
  • the nitride semiconductor layer 701 remaining in the first region R1 is defined as the third nitride semiconductor layer 106
  • the nitride semiconductor layer 701 remaining in the second region R2 is defined as the fourth nitride semiconductor layer 107.
  • a dielectric layer 201 may be formed on the upper surfaces of the third nitride semiconductor layer 106 and the fourth nitride semiconductor layer 107 by a plasma CVD method, and the first gate electrode 303 may be formed using a material having a hydrogen permeation barrier property greater than that of the third nitride semiconductor layer 106, or a material having a hydrogen absorption property greater than that of the third nitride semiconductor layer 106.
  • the barrier layer 308 can suppress the intrusion of hydrogen into the third nitride semiconductor layer 106. This can suppress the inactivation of p-type dopants such as Mg in the third nitride semiconductor layer 106. As a result, the total number of holes in the third nitride semiconductor layer 106 can be made larger than the total number of holes in the fourth nitride semiconductor layer 107, and the threshold voltage Vth2 of the second transistor can be more effectively suppressed to be equal to or lower than the threshold voltage Vth1 of the first transistor.
  • the second gate electrode 304 and the fourth nitride semiconductor layer 107 in each of the above embodiments may be disposed between the first gate electrode 303 and the source electrode 301.
  • the second gate electrode 304 and the fourth nitride semiconductor layer 107 can suppress the gate leakage current from the source electrode 301.
  • the barrier layer 308 may be provided regardless of the cross-sectional shape of the third nitride semiconductor layer 106.
  • the barrier layer 308 may be provided on the upper surface 106b of the third nitride semiconductor layer 106 of any of the semiconductor devices of embodiments 1 to 6 in which the cross-sectional shape of the third nitride semiconductor layer 106 is rectangular.
  • the barrier layer 308 may be provided on the entire upper surface 106b of the third nitride semiconductor layer 106, or only on a portion of the upper surface 106b.
  • the numerical values of thickness, length, distance, cross-sectional area, p-type impurity concentration, etc. shown in the above embodiments may be values at any position in the third nitride semiconductor layer 106, the fourth nitride semiconductor layer 107, and the fifth nitride semiconductor layer 108, or may be statistical values of values at multiple positions.
  • the statistical values are average values, but may also be, for example, maximum values, minimum values, median values, modes, etc.
  • the threshold voltage, total number of holes, impurity concentration, etc. in each of the above embodiments may be values measured using a gate electrode and a nitride semiconductor layer formed on a dedicated evaluation substrate.
  • each process in the manufacturing method of a semiconductor device described in each of the above embodiments may be changed. Furthermore, each process in the manufacturing method of a semiconductor device described in each of the above embodiments may be performed in one process or in separate processes. Note that performing in one process is intended to include each process being performed using one device, each process being performed consecutively, or each process being performed at the same location. Furthermore, separate processes is intended to include each process being performed using separate devices, each process being performed at different times (e.g., different days), or each process being performed at different locations.
  • This disclosure is useful for semiconductor devices using nitride semiconductors and methods for manufacturing the same.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

半導体装置（１００）は、第１窒化物半導体層（１０３）と、第２窒化物半導体層（１０４）と、第２窒化物半導体層（１０４）上に離間して設けられた、ｐ型の第３窒化物半導体層（１０６）およびｐ型の第４窒化物半導体層（１０７）と、ソース電極（３０１）およびドレイン電極（３０２）と、第３窒化物半導体層（１０６）に接して設けられた第１ゲート電極（３０３）と、第４窒化物半導体層（１０７）の上に誘電体層（２０１）を介して設けられる第２ゲート電極（３０４）とを備え、第４窒化物半導体層（１０７）の第２ゲート長（Ｌ２）が第３窒化物半導体層（１０６）の第１ゲート長（Ｌ１）より小さい、第４窒化物半導体層（１０７）が第３窒化物半導体層（１０６）より薄い、および、第４窒化物半導体層（１０７）に含まれるｐ型不純物濃度が第３窒化物半導体層（１０６）に含まれるｐ型不純物濃度より小さいことの少なくとも１つを満たす。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置の構造およびその製造方法、特にパワートランジスタ等として用いることができる半導体、特に窒化物半導体を用いた半導体装置およびその製造方法に関する。
　窒化物半導体は、そのバンドギャップの広さから高い絶縁破壊電圧を有する。また、窒化物半導体は、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成することが可能であり、ＡｌＧａＮバリア層とＧａＮチャネル層の格子定数差から発生するピエゾ電荷とバンドギャップの差によりＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高移動度、かつ高濃度な電子チャネル（二次元電子ガス、２ＤＥＧ）を発生させることができる。この２ＤＥＧを制御することにより高電子移動度トランジスタ（ＨＥＭＴ、Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）を形成することが可能となる。これらの高耐圧、高速、大電流の特徴により、ＩＩＩ族窒化物半導体はパワー用途の電界効果トランジスタ（Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）、ダイオード等の電子デバイスへの応用がなされている。
　窒化物半導体（例えば、ＧａＮ）をパワー用途のＦＥＴに用いる場合、安全性の観点から、ゲート電圧が０Ｖの時にソースドレイン間に電流が流れない、ノーマリオフ動作が求められる。ＧａＮ－ＦＥＴをノーマリオフ動作させるためには、ｐ型の窒化物半導体をゲート電極とＡｌＧａＮバリア層との間に設けることにより、ｐ－ｎ接合をゲート下に形成し、２ＤＥＧチャネルをゲート下のみ空乏化させることにより実現できる。
　しかし、窒化物半導体を用いたＦＥＴには、電流コラプスと呼ばれる現象が生じやすい。電流コラプスとは、一旦デバイスをオフ状態とした後、再びオン状態とする際にドレイン電流が一定時間流れにくくなる現象である。電流コラプスの特性が悪いと高速なスイッチングが困難となり、デバイスの動作に極めて深刻な問題が生じる。
　特許文献１では、ソースフィールドプレート（ＳＦＰ）のドレイン端部の下に電極とは電気的に接続されていないｐ型のＧａＮ（ｐ－ＧａＮ）を配置し、トランプ電子を中和する構造が開示されている。
　特許文献２では、ＦＥＴのゲートドレイン間に、第２ゲートとなるノーマリーオンのゲート電極を追加し、耐圧向上させる構造が開示されている。
特開２０１９－１９２９１２号公報 特開２０１３－６９７８５号公報
　しかしながら、特許文献１の構造においては、ＳＦＰ下のｐ－ＧａＮがソース（ＧＮＤ）の電位に近くなり、オン抵抗が増加してしまうという課題が想到される。
　また、特許文献２の構造においては、第２ゲートの電位はソースと同電位のため、第２ゲート自体はトランジスタのオンオフ動作制御に寄与しておらず、第２ゲートを介したソースドレイン間等のリークパスを形成するという課題が想到される。
　そこで、本開示は、ゲートオフ動作におけるゲートリーク電流を低減すること、および、電子トラップによるオン抵抗増加を抑制することの両方を実現することができる半導体装置および半導体装置の製造方法を提供する。
　本開示の一態様に係る半導体装置は、半導体装置であって、第１窒化物半導体層と、前記第１窒化物半導体層の上に設けられ、前記第１窒化物半導体層よりもバンドギャップが大きい第２窒化物半導体層と、前記第２窒化物半導体層の上に設けられたｐ型の第３窒化物半導体層と、前記第２窒化物半導体層の上に前記第３窒化物半導体層と離間して設けられた、ｐ型の第４窒化物半導体層と、前記第３窒化物半導体層と前記第４窒化物半導体層とを挟む位置に、前記第２窒化物半導体層に接して設けられたソース電極およびドレイン電極と、前記第３窒化物半導体層の上に接して設けられた第１ゲート電極と、前記第４窒化物半導体層の上に誘電体層を介して設けられ、前記第１ゲート電極と同電位である第２ゲート電極とを備え、前記ソース電極と前記ドレイン電極とを含む断面視で、前記第３窒化物半導体層が前記第２窒化物半導体層と接する長さを第１ゲート長とし、前記第４窒化物半導体層が前記第２窒化物半導体層と接する長さを第２ゲート長とした場合、（ｉ）前記第２ゲート長が前記第１ゲート長より小さい、（ｉｉ）前記第４窒化物半導体層の厚みが前記第３窒化物半導体層の厚みより小さい、および、（ｉｉｉ）前記第４窒化物半導体層に含まれるｐ型不純物濃度が前記第３窒化物半導体層に含まれるｐ型不純物濃度より小さいことの少なくとも１つを満たし、前記半導体装置のしきい値電圧は、正の値である。
　本開示の一態様に係る半導体装置の製造方法は、第１窒化物半導体層の上に、前記第１窒化物半導体層よりもバンドギャップが大きい第２窒化物半導体層を形成する第１工程と、前記第２窒化物半導体層の上の一部に、ｐ型の第３窒化物半導体層とｐ型の第４窒化物半導体層とを形成する第２工程と、前記第３窒化物半導体層と前記第４窒化物半導体層と前記第２窒化物半導体層との上面を覆うように誘電体層を形成する第３工程と、前記第３窒化物半導体層と前記第４窒化物半導体層とを挟む位置に、ソース電極およびドレイン電極を形成する第４工程と、前記誘電体層に対して前記第３窒化物半導体層の上に形成した開口部に第１ゲート電極を形成し、かつ、前記第４窒化物半導体層の上方に、前記誘電体層を介して前記第１ゲート電極と同電位となる第２ゲート電極を形成する第５工程とを含み、前記ソース電極と前記ドレイン電極とを含む断面視で、前記第３窒化物半導体層が前記第２窒化物半導体層と接する長さを第１ゲート長とし、前記第４窒化物半導体層が前記第２窒化物半導体層と接する長さを第２ゲート長とした場合、（ｉ）前記第２ゲート長が前記第１ゲート長より小さい、（ｉｉ）前記第４窒化物半導体層の厚みが前記第３窒化物半導体層の厚みより小さい、および、（ｉｉｉ）前記第４窒化物半導体層に含まれるｐ型不純物濃度が前記第３窒化物半導体層に含まれるｐ型不純物濃度より小さいことの少なくとも１つを満たすように前記第３窒化物半導体層と前記第４窒化物半導体層とを形成する。
　本開示の一態様によれば、ゲートオフ動作におけるゲートリーク電流を低減すること、および、電子トラップによるオン抵抗増加を抑制することの両方を実現可能な半導体装置等を実現することができる。
図１Ａは、実施の形態１に係る半導体装置の構成を示す平面図である。 図１Ｂは、図１Ａに示すＩｂ－Ｉｂ切断線で切断した、実施の形態１に係る半導体装置の構成を示す断面図である。 図２は、実施の形態１に係る半導体装置の製造方法を示すフローチャートである。 図３Ａは、実施の形態２に係る半導体装置の構成を示す平面図である。 図３Ｂは、図３Ａに示すＩＩＩｂ－ＩＩＩｂ切断線で切断した、実施の形態２に係る半導体装置の構成を示す断面図である。 図４Ａは、実施の形態３に係る半導体装置の構成を示す平面図である。 図４Ｂは、図４Ａに示すＩＶｂ－ＩＶｂ切断線で切断した、実施の形態３に係る半導体装置の構成を示す断面図である。 図５Ａは、実施の形態４に係る半導体装置の構成を示す平面図である。 図５Ｂは、図５Ａに示すＶｂ－Ｖｂ切断線で切断した、実施の形態４に係る半導体装置の構成を示す断面図である。 図６Ａは、実施の形態５に係る半導体装置の構成を示す平面図である。 図６Ｂは、図６Ａに示すＶＩｂ－ＶＩｂ切断線で切断した、実施の形態５に係る半導体装置の構成を示す断面図である。 図７Ａは、実施の形態６に係る半導体装置の構成を示す平面図である。 図７Ｂは、図７Ａに示すＶＩＩｂ－ＶＩＩｂ切断線で切断した、実施の形態６に係る半導体装置の構成を示す断面図である。 図８は、図７Ａに示すＶＩＩｂ－ＶＩＩｂ切断線に対応する切断線で切断した、実施の形態６の変形例に係る半導体装置の構成を示す断面図である。 図９は、実施の形態６の変形例に係る半導体装置の製造方法を示す模式図である。
　以下、本開示の実施の形態について、図面を参照しながら説明する。なお、以下に説明する実施形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施形態で示される、数値、形状、材料、構成要素、構成要素の配置位置および接続形態、並びに、ステップ（工程）およびステップ（工程）の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺などは必ずしも一致していない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
　また、本明細書において、半導体装置の構成における「上」および「下」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構造における積層順を基に相対的な位置関係により規定される用語である。また、「上」および「下」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書および図面において、Ｘ軸、Ｙ軸およびＺ軸は、右手系の三次元直交座標系の三軸を示している。各実施の形態等では、半導体装置が有する各層の積層方向をＺ軸方向とし、半導体装置の主面に平行な二軸をＸ軸およびＹ軸としている。また、本明細書において「平面視」とは、半導体装置をＺ軸方向から見ることをいう。また、本明細書において「断面視」とは、Ｘ軸とＺ軸とで規定された平面で切断された半導体装置を、Ｙ軸方向から見ることをいう。
　また、本明細書において、等しい、同じ等の要素間の関係性を示す用語、および、矩形、正方形等の要素の形状を示す用語、並びに、数値、および、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度（あるいは、１０％程度）の差異をも含むことを意味する表現である。
　また、本明細書では、各実施の形態等において、便宜上、半導体装置が備える各構成要素の符号を共通で使用している。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　（実施の形態１）
　［１－１．半導体装置の構成］
　まず、実施の形態１に係る半導体装置の構成について、図１Ａおよび図１Ｂを参照しながら説明する。図１Ａは、実施の形態１に係る半導体装置１００の構成を示す平面図である。図１Ｂは、図１Ａに示すＩｂ－Ｉｂ切断線で切断した、実施の形態１に係る半導体装置１００の構成を示す断面図である。
　図１Ａおよび図１Ｂに示すように、半導体装置１００は、基板１０１と、バッファ層１０２と、第１窒化物半導体層１０３と、第２窒化物半導体層１０４と、第３窒化物半導体層１０６と、第４窒化物半導体層１０７と、誘電体層２０１と、絶縁体層２０２と、ソース電極３０１と、ドレイン電極３０２と、第１ゲート電極３０３と、第２ゲート電極３０４と、第１ゲート電極３０３および第２ゲート電極３０４に共通する延伸部であるゲート配線３０５と、ソース配線層４０１と、ドレイン配線層４０２とを備える。
　図１Ａでは、電極の配線構造を見やすくするために、誘電体層２０１および絶縁体層２０２の図示を省略するとともに、各半導体層の図示も省略している。
　半導体装置１００は、平面視において、活性領域６０１と、非活性領域６０２とを有する。活性領域６０１とは、平面視でソース電極３０１とドレイン電極３０２とに挟まれた領域であり、活性領域６０１においては、第２窒化物半導体層１０４と第１窒化物半導体層１０３とのヘテロ界面の第１窒化物半導体層１０３側に二次元電子ガス層１０５（図１Ｂを参照）が形成される。
　基板１０１は、例えば、Ｓｉからなる基板である。基板１０１は、Ｓｉからなる基板に限らず、サファイア（Ｓａｐｐｈｉｒｅ）、ＳｉＣ、ＧａＮ、ＡｌＮ等からなる基板であってもよい。
　バッファ層１０２は、基板１０１上に形成される。バッファ層１０２は、例えば厚さ２μｍのＡｌＮおよびＡｌＧａＮの複数の積層構造からなる窒化物半導体層である。バッファ層１０２は、その他に、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体、さらにはＳｉＣの単層または複数層によって構成されていてもよい。厚さとは、Ｚ軸方向の長さである。
　第１窒化物半導体層１０３は、基板１０１上に形成される。本実施の形態において、第１窒化物半導体層１０３は、バッファ層１０２の上に形成される。第１窒化物半導体層１０３は、例えば、厚さ２００ｎｍのアンドープ（ｉ型）ＧａＮによって構成される。アンドープ（ｉ型）とは、エピタキシャル成長時に不純物が意図的にドーピングされていないことを意味する。第１窒化物半導体層１０３は、ＧａＮの他に、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよい。また、第１窒化物半導体層１０３には、アンドープ型（ｉ型）だけでなく、Ｓｉ等のｎ型の不純物またはＭｇ、Ｃ等のｐ型の不純物が含まれていてもよい。
　第２窒化物半導体層１０４は、第１窒化物半導体層１０３上に形成される。第２窒化物半導体層１０４は、例えば厚さ１０ｎｍでＡｌ組成比が２５％のアンドープ（ｉ型）ＡｌＧａＮによって構成される。なお、第２窒化物半導体層１０４は、ＡｌＧａＮに限らず、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよい。また、第２窒化物半導体層１０４には、アンドープ型（ｉ型）だけでなく、Ｓｉ等のｎ型の不純物またはＭｇ、Ｃ等のｐ型の不純物が含まれていてもよい。
　本実施の形態において、第２窒化物半導体層１０４のバンドギャップは、第１窒化物半導体層１０３のバンドギャップより大きい。また、アンドープ（ｉ型）ＡｌＧａＮからなる第２窒化物半導体層１０４とアンドープ（ｉ型）ＧａＮからなる第１窒化物半導体層１０３とはヘテロ構造となっている。つまり、第２窒化物半導体層１０４と第１窒化物半導体層１０３との界面はヘテロ接合されており、第２窒化物半導体層１０４と第１窒化物半導体層１０３との界面にはヘテロ障壁が形成されている。
　この結果、第１窒化物半導体層１０３と第２窒化物半導体層１０４との境界近傍、例えば、第２窒化物半導体層１０４と第１窒化物半導体層１０３とのヘテロ界面の第１窒化物半導体層１０３側（言い換えると、第１窒化物半導体層１０３内の第２窒化物半導体層１０４側（Ｚ軸プラス側））に、二次元電子ガス層１０５が形成される。
　なお、第２窒化物半導体層１０４と第１窒化物半導体層１０３との間にスペーサ層として、例えばＡｌＮからなる約１～２ｎｍの厚さの半導体層が設けられてもよい。
　ソース電極３０１およびドレイン電極３０２は、誘電体層２０１に間隔を空けて設けられた開口部において露出した第２窒化物半導体層１０４上に設けられている。ソース電極３０１およびドレイン電極３０２は、それぞれが第２窒化物半導体層１０４に接して設けられており、第１窒化物半導体層１０３に電気的に接続されている。ソース電極３０１およびドレイン電極３０２は、例えば、Ｔｉ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限らない。また、ソース電極３０１およびドレイン電極３０２は、二次元電子ガス層１０５と電気的にオーミック接続されている。
　ここで、ソース電極３０１およびドレイン電極３０２として、第２窒化物半導体層１０４および／または第１窒化物半導体層１０３の一部を除去したリセスを利用することで、二次元電子ガス層１０５とのオーミック接続抵抗を低減することができ、オン動作時における抵抗をより効果的に低減することができる。
　なお、ソース電極３０１およびドレイン電極３０２の下には、第２窒化物半導体層１０４および／または第１窒化物半導体層１０３の一部を除去したリセス、Ｓｉ等のドナーを含んだｎ型の不純物を含んだコンタクト層等が設けられてもよい。この場合、コンタクト層は、ソース電極３０１あるいはドレイン電極３０２として機能し、第１窒化物半導体層１０３と接することになる。すなわち、ソース電極３０１およびドレイン電極３０２は、二次元電子ガス層１０５の側面に接続される。ｎ型の不純物を含んだコンタクト層は、プラズマ処理、イオン注入および再成長等により形成されてもよい。
　第３窒化物半導体層１０６は、第２窒化物半導体層１０４の上における、ソース電極３０１とドレイン電極３０２との間の位置に、ソース電極３０１およびドレイン電極３０２と離間して設けられている。第３窒化物半導体層１０６は、例えば、Ｘ軸方向（ソース電極３０１とドレイン電極３０２とを結ぶ最短距離の方向）の幅が１．５μｍで、Ｍｇがドーピングされたｐ型ＧａＮによって構成されている。ここで、例えばＭｇのドーパント濃度は４．０Ｅ１９ａｔｏｍｓ／ｃｍ３であるが、１．０Ｅ１７ａｔｏｍｓ／ｃｍ３以上８．０Ｅ１９ａｔｏｍｓ／ｃｍ３以下であればよい。なお、ｐ型のドーパントはＭｇに限らない。ｐ型のドーパントとして、例えば、Ｚｎ、Ｃ等が用いられてもよい。
　なお、第３窒化物半導体層１０６は、ＧａＮに限らず、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ、ＩｎＮ等のＩＩＩ族窒化物半導体によって構成されていてもよい。また、第３窒化物半導体層１０６は、ｐ型層の単層だけでなく、複数の濃度のｐ型層の積層構造、または、ｉ型層もしくはｎ型層を含む積層構造であってもよい。
　第４窒化物半導体層１０７は、実施の形態１では、第３窒化物半導体層１０６とドレイン電極３０２との間の位置に設けられており、第４窒化物半導体層１０７の上には誘電体層２０１が配置されている。第４窒化物半導体層１０７の材質は第３窒化物半導体層１０６と同じであってもよい。
　第４窒化物半導体層１０７は、第３窒化物半導体層１０６から数μｍ（例えば、３μｍ）離れた位置に形成される。また、第４窒化物半導体層１０７の幅（Ｘ軸方向の長さ）は、例えば１．２μｍ（例えば、第３窒化物半導体層１０６の幅の８０％）であり、厚さは１００ｎｍである。
　ここで、第４窒化物半導体層１０７の幅は、Ｘ軸方向に第３窒化物半導体層１０６の８０％以下の幅であってもよい。具体的には、第４窒化物半導体層１０７の幅は、０．９μｍ以下（例えば、第３窒化物半導体層１０６の幅の６０％以下）であってもよく、０．６μｍ以下（例えば、第３窒化物半導体層１０６の幅の４０％以下）であってもよい。第４窒化物半導体層１０７の幅が小さい方が、トランジスタのオン動作を妨げることなく、オン抵抗の増加を抑えるという効果が得やすくなる。
　また、ここで、第３窒化物半導体層１０６および第４窒化物半導体層１０７の厚さは等しく、例えば、１００ｎｍであるが、第４窒化物半導体層１０７の厚さは第３窒化物半導体層１０６より薄くてもよい。例えば、第３窒化物半導体層１０６の厚さが１００ｎｍである場合、第４窒化物半導体層１０７の厚さは、具体的には８０ｎｍであってもよいし、５０ｎｍであってもよい。例えば、第４窒化物半導体層１０７の厚さは、第３窒化物半導体層１０６の厚さの８０％以下であってもよいし、５０％以下であってもよいし、３０％以下であってもよい。
　第４窒化物半導体層１０７は、Ｍｇがドーピングされたｐ型ＧａＮによって構成される。ここでは、Ｍｇのドーパント濃度は、４．０Ｅ１９ａｔｏｍｓ／ｃｍ３である。なお、ｐ型のドーパントはＭｇに限らない。ｐ型のドーパントとして、例えば、Ｚｎ、Ｃｄ、Ｃ等が用いられてもよい。また、ｐ型のドーパント濃度は、第３窒化物半導体層１０６のｐ型のドーパント濃度以下の濃度でもよい。例えば、第４窒化物半導体層１０７のｐ型のドーパント濃度は、第３窒化物半導体層１０６のｐ型のドーパント濃度未満であってもよい。つまり、第３窒化物半導体層１０６に含まれるｐ型のドーパント濃度が、第４窒化物半導体層１０７に含まれるｐ型のドーパント濃度より大きくてもよい。ｐ型のドーパント濃度は、ｐ型不純物濃度の一例である。
　なお、第４窒化物半導体層１０７は、ＧａＮに限らず、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ、ＩｎＮ等のＩＩＩ族窒化物半導体によって構成されていてもよい。
　また、第４窒化物半導体層１０７は、ｐ型層の単層だけでなく、複数の濃度のｐ型層の積層構造または、ｉ型層もしくはｎ型層を含む積層構造であってもよい。
　また、第３窒化物半導体層１０６と第４窒化物半導体層１０７とは組となって複数あってもよい。
　誘電体層２０１は、第２窒化物半導体層１０４の上と、第３窒化物半導体層１０６の一部の上と、第４窒化物半導体層１０７の上とに配置される。誘電体層２０１は、例えば、厚さ１００ｎｍのＳｉＮによって構成される。なお、誘電体層２０１は、ＳｉＮに限らず、ＳｉＯ２、Ａｌ２Ｏ３、Ｃ（ダイヤモンド）、ＡｌＮ、ＳｉＣを用いて構成されていてもよい。また、誘電体層２０１は、窒化物半導体層に対して、例えばＳｉ、ＯまたはＳｅのようなｎ型となる不純物を含んでいても構わない。つまり、誘電体層２０１は、第３窒化物半導体層１０６および第４窒化物半導体層１０７に含まれるドーパントの導電型と反対の導電型を示すドーパントを含んでいてもよい。
　絶縁体層２０２は、誘電体層２０１と、ソース電極３０１と、ドレイン電極３０２と、第１ゲート電極３０３と、第２ゲート電極３０４との上に形成され、例えば、厚さ１５０ｎｍのＳｉＮによって構成される。絶縁体層２０２は、ＳｉＮに限らず、ＳｉＯ２、Ａｌ２Ｏ３、Ｃ（ダイヤモンド）、ＡｌＮ、ＳｉＣを用いて構成されていてもよい。
　絶縁体層２０２は、ソース電極３０１上にソース電極接続開口部５０１を有し、ドレイン電極３０２上にドレイン電極接続開口部５０２を有する。図１Ａでは、それぞれの開口部が、破線で示されている。また、それぞれの電極は、それぞれの配線に接続されている。
　第１ゲート電極３０３は、第３窒化物半導体層１０６の上面に接して設けられている。第１ゲート電極３０３は、第３窒化物半導体層１０６と誘電体層２０１との上に設けられており、誘電体層２０１を開口したことで露出する第３窒化物半導体層１０６の上面に接して設けられている。ここで、第１ゲート電極３０３は、ＴｉＮ膜とＡｌ膜とＴｉＮ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限らない。電極材料としては、Ｔｉ、ＴｉＮ、ＴａＮ、Ｗ、Ｎｉ、Ｐｄ、Ａｕ、Ａｌなどの金属が用いられてもよい。また、構造としては、金属の単層またはこれらの複数の金属の積層構造でもよい。
　第２ゲート電極３０４は、第４窒化物半導体層１０７の上部で誘電体層２０１を介して設けられている。第２ゲート電極３０４は、ＴｉＮ膜とＡｌ膜とＴｉＮ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限らない。
　ゲート配線３０５は、図１Ａに示されるように、第１ゲート電極３０３と第２ゲート電極３０４とが同電位になるように、第１ゲート電極３０３と第２ゲート電極３０４とを結線している。ゲート配線３０５は、ＴｉＮ膜とＡｌ膜とＴｉＮ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限らない。
　第１窒化物半導体層１０３と、第２窒化物半導体層１０４と、第３窒化物半導体層１０６と、ソース電極３０１と、ドレイン電極３０２と、ゲート配線３０５によって同電位となった第１ゲート電極３０３および第２ゲート電極３０４とからなる合成トランジスタのしきい値電圧Ｖｔｈ（つまり、半導体装置１００のしきい値電圧）は、正の値であり、実施の形態１では１．７Ｖである。また、合成トランジスタのしきい値電圧Ｖｔｈは、第１窒化物半導体層１０３と第２窒化物半導体層１０４と第３窒化物半導体層１０６とソース電極３０１とドレイン電極３０２と第１ゲート電極３０３とからなる第１トランジスタのしきい値電圧Ｖｔｈ１と等しい値となる。半導体装置１００は、ノーマリオフ動作を行う半導体装置である。また、第１トランジスタのしきい値電圧Ｖｔｈ１は正の値となっており、第１トランジスタはノーマリオフ動作を行う。
　ソース配線層４０１は、絶縁体層２０２の上に設けられており、絶縁体層２０２の上面と、絶縁体層２０２を開口したことで形成されるソース電極接続開口部５０１によって露出されたソース電極３０１の上面に接触する。ソース配線層４０１は、ＴｉＮ膜とＡｌ膜とＴｉＮ膜とを順に積層した積層構造からなる多層配線膜であるが、これに限らない。配線材料としては、Ｔｉ、ＴｉＮ、ＴａＮ、Ｗ、Ｎｉ、Ｐｄ、Ａｕ、Ａｌなどの金属が用いられてもよい。また、構造としては、金属の単層またはこれらの複数の金属の積層構造でもよい。
　ドレイン配線層４０２は、絶縁体層２０２の上に設けられており、絶縁体層２０２の上面と、絶縁体層２０２を開口したことで形成されるドレイン電極接続開口部５０２によって露出されたドレイン電極３０２の上面とに接触する。ドレイン配線層４０２は、ＴｉＮ膜とＡｌ膜とＴｉＮ膜とを順に積層した積層構造からなる多層配線膜であるが、これに限らない。配線材料としては、Ｔｉ、ＴｉＮ、ＴａＮ、Ｗ、Ｎｉ、Ｐｄ、Ａｕ、Ａｌなどの金属が用いられてもよい。また、構造としては、金属の単層またはこれらの複数の金属の積層構造でもよい。
　上記のように構成される実施の形態１に係る半導体装置１００によれば、第１トランジスタにおいて、ｐ型半導体である第３窒化物半導体層１０６にゲート電極（第１ゲート電極３０３）が直接接続されている。つまり、第１ゲート電極３０３は、第３窒化物半導体層１０６の上に接して設けられている。
　また、第１窒化物半導体層１０３と第２窒化物半導体層１０４と第４窒化物半導体層１０７と第２ゲート電極３０４と誘電体層２０１とからなる第２トランジスタにおいて、ｐ型半導体である第４窒化物半導体層１０７と第２ゲート電極３０４との間（積層方向における間）に誘電体層２０１があるので、第１トランジスタのしきい値電圧Ｖｔｈ１は、第２トランジスタのしきい値電圧Ｖｔｈ２以上（例えば、Ｖｔｈ１≧Ｖｔｈ２）となっている。言い換えると、第２トランジスタのしきい値電圧Ｖｔｈ２は、第１トランジスタのしきい値電圧Ｖｔｈ１以下である。
　そのため、半導体装置１００におけるトランジスタは、例えば、第２トランジスタがドレイン電極３０２側に追加された場合、第１トランジスタと比較してドレイン電極３０２側に追加されたｐ型の第４窒化物半導体層１０７の存在により、ゲートオフ動作においては空乏層がドレイン電極３０２側に拡張される。
　また、第２ゲート電極３０４の存在により、第１ゲート電極３０３付近でのドレイン電極３０２から第１ゲート電極３０３への電界強度が低減され、ゲートリーク電流の抑制につなげることが出来る。
　また、第２トランジスタは、誘電体層２０１を有するＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ゲート構造のため、第２ゲート電極３０４を通るゲートリーク電流はほとんどない。そのため、半導体装置１００は、ゲートオフ動作における第１ゲート電極３０３からのゲートリーク電流を低減することができる。
　ここで、例えば、第１トランジスタのゲート構造における第３窒化物半導体層１０６が有する正孔の総量と、第２トランジスタのゲート構造における第４窒化物半導体層１０７が有する正孔の総量とが同じであり、かつ、第１トランジスタのしきい値電圧Ｖｔｈ１が正の値を示す場合、誘電体層２０１が存在するため、第２トランジスタのしきい値電圧Ｖｔｈ２は第１トランジスタのしきい値電圧Ｖｔｈ１よりも正に大きい値を示すことになる。この場合、ゲート配線３０５から第１ゲート電極３０３ならびに第２ゲート電極３０４に印可される電圧が、第１トランジスタのしきい値電圧Ｖｔｈ１以上かつ第２トランジスタのしきい値電圧Ｖｔｈ２未満の場合、第１トランジスタはオン動作するが、第２トランジスタは空乏層が残ってオフ動作となり、トランジスタ（半導体装置１００）のオン動作を妨げることになる。
　一方、半導体装置１００は、第２トランジスタのしきい値電圧Ｖｔｈ２が第１トランジスタのしきい値電圧Ｖｔｈ１以下となるように、第４窒化物半導体層１０７が有する正孔の総量が、第３窒化物半導体層１０６が有する正孔の総量より少なくなるように構成される（後述する（ｉ）～（ｉｉｉ）を参照）ので、第２トランジスタがトランジスタ（半導体装置１００）のオン動作を妨げることがなくなる。例えば、第２トランジスタのしきい値電圧Ｖｔｈ２は、０Ｖより大きく、かつ、第１トランジスタのしきい値電圧Ｖｔｈ１以下である。
　さらに、第２ゲート電極３０４の下の第４窒化物半導体層１０７がｐ型であることから、第１ゲート電極３０３－ドレイン電極３０２間の第２窒化物半導体層１０４の表面のうち第４窒化物半導体層１０７の近傍において、表面酸化によって生成された準位によってトラップされた電子を第４窒化物半導体層１０７から注入された正孔が中和することができる。これにより、連続トランジスタ動作時におけるオン抵抗の増加を抑制することができる。
　なお、第４窒化物半導体層１０７の正孔の総量が第３窒化物半導体層１０６の正孔の総量より少ないので、ゲートオフ時の空乏層の広がりは、第２トランジスタより第１トランジスタの方が大きくなる。例えば、断面視において、第１トランジスタの空乏層の面積（断面積）は、第２トランジスタの空乏層の面積（断面積）より大きくなる。
　ここで、上記でも記載したように、第１トランジスタのしきい値電圧Ｖｔｈ１は、１．７Ｖである。
　第１窒化物半導体層１０３と第２窒化物半導体層１０４と第３窒化物半導体層１０６とソース電極３０１とドレイン電極３０２と誘電体層２０１を介した第２ゲート電極３０４とからなる第２トランジスタのしきい値電圧Ｖｔｈ２は、第１トランジスタのしきい値電圧Ｖｔｈ１より小さく、例えば、１．０Ｖであるがこれに限定されない。例えば、Ｖｔｈ１＞Ｖｔｈ２＞０であるが、第２トランジスタのしきい値電圧Ｖｔｈ２は、第１トランジスタのしきい値電圧Ｖｔｈ１以下の値であればよく、負の値であってもよい。
　［１－２．半導体装置の製造方法］
　以下、実施の形態１における半導体装置１００の製造方法を、図２を参照しながら説明する。図２は、実施の形態１に係る半導体装置１００の製造方法を示すフローチャートである。
　図２に示すように、まず、Ｓｉからなる基板１０１の上に、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）を用いて、層厚が２μｍでＡｌＮおよびＡｌＧａＮの積層構造からなるバッファ層１０２と、層厚が２００ｎｍでＧａＮからなる第１窒化物半導体層１０３と、層厚が２０ｎｍでＡｌ組成比２５％のＡｌＧａＮからなる、第１窒化物半導体層１０３よりバンドギャップが大きな第２窒化物半導体層１０４とが＋ｃ面方向（＜０００１＞方向）に順次エピタキシャル成長されて形成される（Ｓ１０）。このように、ステップＳ１０では、第１窒化物半導体層１０３上に、第１窒化物半導体層１０３よりもバンドギャップが大きい第２窒化物半導体層１０４が形成される。ステップＳ１０は、第１工程の一例である。
　次に、連続して、ｐ型の窒化物半導体層（例えば、後述する図９の（ａ）に示すｐ型の窒化物半導体層７０１参照）が第２窒化物半導体層１０４の上に形成される。当該ｐ型の窒化物半導体層は、平面視において、第３窒化物半導体層１０６と第４窒化物半導体層１０７とを含む領域に形成される。
　次に、第３窒化物半導体層１０６と第４窒化物半導体層１０７とを形成する領域にマスクが形成され、ドライエッチング法により、マスク外の領域のｐ型の窒化物半導体層を除去して第３窒化物半導体層１０６と第４窒化物半導体層１０７とを形成する（Ｓ２０）。このように、ステップＳ２０では、第２窒化物半導体層１０４の上の一部に、ｐ型の第３窒化物半導体層１０６とｐ型の第４窒化物半導体層１０７とが形成される。ステップＳ２０は、第２工程の一例である。
　ここで、第３窒化物半導体層１０６と第４窒化物半導体層１０７とを含む断面視で、第３窒化物半導体層１０６が第２窒化物半導体層１０４と接する長さを第１ゲート長Ｌ１（図１Ｂを参照）とし、第４窒化物半導体層１０７が第２窒化物半導体層１０４と接する長さを第２ゲート長Ｌ２（図１Ｂを参照）とする。この場合、第２工程では、（ｉ）第２ゲート長Ｌ２が第１ゲート長Ｌ１より小さい、（ｉｉ）第４窒化物半導体層１０７の厚みが第３窒化物半導体層１０６の厚みより小さい、および、（ｉｉｉ）第４窒化物半導体層１０７に含まれるｐ型不純物濃度が第３窒化物半導体層１０６に含まれるｐ型不純物濃度より小さいことの少なくとも１つを満たすように第３窒化物半導体層１０６と第４窒化物半導体層１０７とが形成される。
　例えば、第３窒化物半導体層１０６を形成するためのマスク部分の幅（第１ゲート長Ｌ１と同じ方向の長さ）が、第４窒化物半導体層１０７を形成するためのマスク部分の幅（第２ゲート長Ｌ２と同じ方向の長さ）より小さいマスクを用いることで、上記（ｉ）は実現可能である。第２ゲート長Ｌ２が小さいことで、例えば、トランジスタのオン動作時に第２トランジスタの空乏層が残存していても、その幅が狭いので、電子は当該空乏層をトンネリングしてＸ軸方向に移動可能である。つまり、第２ゲート長Ｌ２が第１ゲート長Ｌ１より小さいことで、第２ゲート電極３０４および第４窒化物半導体層１０７がトランジスタのオン動作を妨げることをより抑制することができる。
　また、例えば、第３窒化物半導体層１０６および第４窒化物半導体層１０７を成膜後、ドライエッチング法等により第４窒化物半導体層１０７の厚み方向の一部を除去することで、上記（ｉｉ）は実現可能である。
　このように、例えば、幅の異なるマスクで同時に第３窒化物半導体層１０６と第４窒化物半導体層１０７とを形成することができる。このように形成された第３窒化物半導体層１０６と第４窒化物半導体層１０７とを備える半導体装置１００では、第２トランジスタのしきい値電圧Ｖｔｈ２を第１トランジスタのしきい値電圧Ｖｔｈ１以下とすることができる。
　なお、（ｉｉｉ）を満たす場合、例えば、第３窒化物半導体層１０６および第４窒化物半導体層１０７の断面積は等しくてもよい。（ｉｉｉ）を満たす場合、例えば、第１ゲート長Ｌ１と第２ゲート長Ｌ２とが同じであり、かつ、第３窒化物半導体層１０６および第４窒化物半導体層１０７の厚みが等しくてもよい。
　なお、（ｉ）、（ｉｉ）および（ｉｉｉ）は、半導体装置１００が完成した時点で実現されていればよく、第２工程において実現されることに限らない。
　なお、（ｉｉｉ）において、第４窒化物半導体層１０７に含まれるｐ型不純物濃度は、第３窒化物半導体層１０６に含まれるｐ型不純物濃度の８０％以下であってもよいし、７０％以下であってもよいし、６０％以下であってもよいし、５０％以下であってもよいし、４０％以下であってもよい。
　次に、マスク除去後（つまり、第３窒化物半導体層１０６および第４窒化物半導体層１０７の形成後（例えば、形成直後））、第３窒化物半導体層１０６と第４窒化物半導体層１０７と第２窒化物半導体層１０４との上面を覆うように誘電体層２０１を形成する（Ｓ３０）。ここで、誘電体層２０１は、例えば、Ｐ－ＣＶＤ法（プラズマＣＶＤ法）により、厚さ１００ｎｍのＳｉＮが形成される。なお、誘電体層２０１は、Ｐ－ＣＶＤ法に限らず、ＬＰ－ＳｉＮ法またはスパッタ法によって形成されてもよい。ステップＳ３０は、第３工程の一例である。
　なお、第３工程において、誘電体層２０１は、ｎ型となる不純物を含む原料を用いて形成されてもよい。
　次に、ソース電極３０１およびドレイン電極３０２を形成する場所（平面視において、第３窒化物半導体層１０６と第４窒化物半導体層１０７とを挟む位置）以外にマスクを形成し、ドライエッチングにより誘電体層２０１を除去し、除去した開口部にスパッタ法によりソース電極３０１およびドレイン電極３０２を形成する（Ｓ４０）。つまり、平面視において第３窒化物半導体層１０６と第４窒化物半導体層１０７とを挟む位置に、ソース電極３０１およびドレイン電極３０２を形成する。ステップＳ４０は、第４工程の一例である。
　さらに、第３窒化物半導体層１０６の上の第１ゲート電極３０３を形成する場所以外にマスクを形成し、ドライエッチングにより誘電体層２０１を除去する。これにより、誘電体層２０１に開口部が形成される。ここでドライエッチングは、例えば、ＣＨＦ３に代表される、Ｃを含むガスを用いてエッチングすることを意味する。例えば、第３窒化物半導体層１０６に対してｐ型となる不純物を含むガスによるドライエッチングにより開口部が形成される。
　この時、第３窒化物半導体層１０６に対してｐ型となる不純物である炭素が侵入する。これにより、第３窒化物半導体層１０６のｐ型のドーパント濃度を第４窒化物半導体層１０７のｐ型のドーパント濃度より多くすることができる。つまり、第３窒化物半導体層１０６の正孔の総数を、第４窒化物半導体層１０７の正孔の総数より大きくすることができる。これによっても、上記（ｉｉｉ）を実現可能である。
　ここで、炭素を含まないエッチングガスを用いてもよいし、ウェットエッチングを用いてもよいし、誘電体層２０１の途中までをドライエッチングでエッチングし、その後、第３窒化物半導体層１０６との接触領域までをフッ酸等の薬液によりウェットエッチングしてもよい。
　このように、ステップＳ５０を開始する時点において、第３窒化物半導体層１０６の上面の少なくとも一部が露出する。なお、ステップＳ５０を開始する時点において、第４窒化物半導体層１０７の上面は露出しておらず、誘電体層２０１により覆われている。なお、第３窒化物半導体層１０６の上面の少なくとも一部を露出させるためのドライエッチングは、後述する第５工程として実施されてもよい。
　次に、第１ゲート電極３０３および第２ゲート電極３０４を形成する場所に開口部を有するマスクを用いて、スパッタ法により第１ゲート電極３０３および第２ゲート電極３０４を形成する（Ｓ５０）。ステップＳ５０では、誘電体層２０１に対して第３窒化物半導体層１０６の上に形成した開口部に第１ゲート電極３０３を形成し、かつ、第４窒化物半導体層１０７の上方に、誘電体層２０１を介して第１ゲート電極３０３と同電位となる第２ゲート電極３０４を形成する。ステップＳ５０は、第５工程の一例である。
　ここで、第１ゲート電極３０３は第３窒化物半導体層１０６に接するように形成され、第２ゲート電極３０４は第４窒化物半導体層１０７に対して誘電体層２０１を介して形成される。つまり、第１ゲート電極３０３と第３窒化物半導体層１０６とは直接接触して設けられ、第２ゲート電極３０４と第４窒化物半導体層１０７とは非接触で設けられる。また、平面視において、第１ゲート電極３０３および第２ゲート電極３０４は活性領域６０１の外側にも延伸する。第１ゲート電極３０３および第２ゲート電極３０４の形成と同時にゲート配線３０５も形成され、ゲート配線３０５は第１ゲート電極３０３と第２ゲート電極３０４とに対して活性領域６０１以外の領域（つまり、非活性領域６０２）で接続される。
　第１ゲート電極３０３と第２ゲート電極３０４とゲート配線３０５とを同時に形成する場合、導電性膜形成プロセスが１回で済むことから、プロセスコストを低減することができる。
　ここで、第１ゲート電極３０３と第２ゲート電極３０４とは同時に形成したが、第１ゲート電極３０３と第２ゲート電極３０４とは材料を変えて２回にわたって形成されてもよい。具体的には、ＴｉＮからなる第１ゲート電極３０３を形成後、Ｃｕからなる第２ゲート電極３０４とゲート配線３０５との一体層を、第１ゲート電極３０３と接するように順に形成してもよい。
　このように、プロセスを２回に分け、第１ゲート電極３０３より導電性の高い材料で第２ゲート電極３０４とゲート配線３０５とを形成する場合、素子の抵抗を下げることができる。
　次に、活性領域６０１のゲート電極（第１ゲート電極３０３および第２ゲート電極３０４）を覆い、ソース電極３０１の一部とドレイン電極３０２の一部とにそれぞれ開口部（ソース電極接続開口部５０１およびドレイン電極接続開口部５０２であり、図１Ｂにおいて境界を破線で図示）を持つ絶縁体層２０２を形成する（Ｓ６０）。絶縁体層２０２は、例えば、厚さ１５０ｎｍのＳｉＮによって構成される。絶縁体層２０２は、ＳｉＮに限らず、ＳｉＯ２、Ａｌ２Ｏ３、Ｃ（ダイヤモンド）、ＡｌＮ、ＳｉＣを用いて構成されてもよい。ステップＳ６０は、第６工程の一例である。
　次に、ソース電極３０１の上の絶縁体層２０２の開口部およびドレイン電極３０２の上の絶縁体層２０２の開口部に、それぞれソース配線層４０１およびドレイン配線層４０２を形成する（Ｓ７０）。ソース配線層４０１は、活性領域６０１外でソース電極３０１と接続されていてもよいし、ドレイン配線層４０２は、活性領域６０１外でドレイン電極３０２と接続されていてもよい。ステップＳ７０は、第７工程の一例である。
　［１－３．効果など］
　以上のように、実施の形態１に係る半導体装置１００は、半導体装置であって、第１窒化物半導体層１０３と、第１窒化物半導体層１０３の上に設けられ、第１窒化物半導体層１０３よりもバンドギャップが大きい第２窒化物半導体層１０４と、第２窒化物半導体層１０４の上に設けられたｐ型の第３窒化物半導体層１０６と、第２窒化物半導体層１０４の上に第３窒化物半導体層１０６と離間して設けられた、ｐ型の第４窒化物半導体層１０７と、第３窒化物半導体層１０６と第４窒化物半導体層１０７とを挟む位置に、第２窒化物半導体層１０４に接して設けられたソース電極３０１およびドレイン電極３０２と、第３窒化物半導体層１０６の上に接して設けられた第１ゲート電極３０３と、第４窒化物半導体層１０７の上に誘電体層２０１を介して設けられ、第１ゲート電極３０３と同電位である第２ゲート電極３０４とを備え、ソース電極３０１とドレイン電極３０２とを含む断面視で、第３窒化物半導体層１０６が第２窒化物半導体層１０４と接する長さを第１ゲート長Ｌ１とし、第４窒化物半導体層１０７が第２窒化物半導体層１０４と接する長さを第２ゲート長Ｌ２とした場合、（ｉ）第２ゲート長Ｌ２が第１ゲート長Ｌ１より小さい、（ｉｉ）第４窒化物半導体層１０７の厚みｔ２が第３窒化物半導体層１０６の厚みｔ１より小さい、および、（ｉｉｉ）第４窒化物半導体層１０７に含まれるｐ型不純物濃度が第３窒化物半導体層１０６に含まれるｐ型不純物濃度より小さいことの少なくとも１つを満たし、半導体装置１００のしきい値電圧Ｖｔｈは、正の値である。
　これにより、第２ゲート電極３０４および第４窒化物半導体層１０７の存在により、ゲートオフ動作において空乏層が形成される。この空乏層により、ゲートオフ時に第１ゲート電極３０３に流れ込むゲートリーク電流を低減することができる。また、第４窒化物半導体層１０７の導電型がｐ型であることから、第１ゲート電極３０３と他の電極（例えば、ソース電極３０１またはドレイン電極３０２）との間の第２窒化物半導体層１０４の表面のうち第４窒化物半導体層１０７の近傍において、表面酸化によって生成された準位によってトラップされた電子を第４窒化物半導体層１０７から注入された正孔（ホール）により中和することができる。これにより、連続トランジスタ動作時におけるオン抵抗の増加を抑制することができる。
　よって、実施の形態１に係る半導体装置１００によれば、ゲートオフ動作におけるゲートリーク電流を低減すること、および、電子トラップによるオン抵抗増加を抑制することの両方を実現することができる。
　また、例えば、第４窒化物半導体層１０７は、第３窒化物半導体層１０６とドレイン電極３０２との間に位置してもよい。
　これにより、ドレイン電極３０２から第１ゲート電極３０３への電界強度を低減することができるので、ゲートリーク電流を効果的に抑制することができる。例えば、通常のＦＥＴにおいては、ソースゲート間電圧よりゲートドレイン間電圧の方が大きい。そのため、ソースゲート間距離よりゲートドレイン間距離を大きくとり、電界の差を小さくする構造をとることが多い。とくにパワー半導体においては、電圧の差が大きいために、距離の差を設けても、ソースゲート間の電界強度よりもゲートドレイン間の電界強度の方が大きくなるため、第４窒化物半導体層１０７をゲートドレイン間に設置する方が電界緩和の効果が大きくなる。
　また、例えば、第２ゲート長Ｌ２は、第１ゲート長Ｌ１の８０％以下であってもよい。
　これにより、第４窒化物半導体層１０７の他のパラメータ（例えば、厚み、正孔の密度など）が第３窒化物半導体層１０６と同じである場合、より確実に、第２トランジスタのしきい値電圧Ｖｔｈ２を第１トランジスタのしきい値電圧Ｖｔｈ１以下とすることができる。よって、トランジスタのオン動作を妨げることなく、オン抵抗の増加を抑えることができる半導体装置１００を実現することができる。
　また、例えば、第４窒化物半導体層１０７は、第３窒化物半導体層１０６よりも薄くてもよい。例えば、第４窒化物半導体層１０７の厚さｔ２は、第３窒化物半導体層１０６の厚さｔ１の８０％以下であってもよい。
　これにより、第４窒化物半導体層１０７の厚みを第３窒化物半導体層１０６よりも薄くする、例えば、第３窒化物半導体層１０６の厚みの８０％以下とすることで、第４窒化物半導体層１０７の正孔の総量は、第３窒化物半導体層１０６の正孔の総量よりも少なくなる。そのため、より効果的に第２トランジスタのしきい値電圧Ｖｔｈ２を第１トランジスタのしきい値電圧Ｖｔｈ１以下に抑制することができる。
　また、例えば、ソース電極３０１とドレイン電極３０２と第２ゲート電極３０４とからなる第２トランジスタのしきい値電圧Ｖｔｈ２は、正の値であってもよい。
　これにより、第２トランジスタのしきい値電圧Ｖｔｈ２が第１トランジスタのしきい値電圧Ｖｔｈ１以下であり、かつ、０Ｖより大きいことで、第１ゲート電極３０３へのゲートリークの低減、および、連続トランジスタ動作時における電子トラップによるオン抵抗増加の抑制を、より効果的に行うことができる。例えば、第２トランジスタのしきい値電圧Ｖｔｈ２がプラスの場合、マイナスのときより第４窒化物半導体層１０７に含まれる正孔の総量が多くなり電子トラップを効果的に中和することができるので、オン抵抗増加を効果的に抑制することができる。
　また、例えば、第３窒化物半導体層１０６に含まれるｐ型不純物濃度が、第４窒化物半導体層１０７に含まれるｐ型不純物濃度よりも大きくてもよい。例えば、第４窒化物半導体層１０７に含まれるｐ型不純物濃度が、第３窒化物半導体層１０６に含まれるｐ型不純物濃度の８０％以下であってもよい。
　これにより、第４窒化物半導体層１０７のｐ型不純物濃度を第３窒化物半導体層１０６のｐ型不純物濃度未満にする、例えば、第３窒化物半導体層１０６のｐ型不純物濃度の８０％以下にすることで、第４窒化物半導体層１０７の正孔の総量が、第３窒化物半導体層１０６の正孔の総量よりも少なくなる。その結果、より効果的に第２トランジスタのしきい値電圧Ｖｔｈ２を第１トランジスタのしきい値電圧Ｖｔｈ１以下に抑制することができる。
　また、例えば、ソース電極３０１とドレイン電極３０２と第２ゲート電極３０４とからなる第２トランジスタのしきい値電圧Ｖｔｈ２は、ソース電極３０１とドレイン電極３０２と第１ゲート電極３０３とからなる第１トランジスタのしきい値電圧Ｖｔｈ１以下であってもよい。
　これにより、第２トランジスタのしきい値電圧Ｖｔｈ２が第１トランジスタのしきい値電圧Ｖｔｈ１以下である半導体装置１００を実現することができる。
　以上のように、実施の形態１に係る半導体装置１００の製造方法は、第１窒化物半導体層１０３の上に、第１窒化物半導体層１０３よりもバンドギャップが大きい第２窒化物半導体層１０４を形成する第１工程（Ｓ１０）と、第２窒化物半導体層１０４の上の一部に、ｐ型の第３窒化物半導体層１０６とｐ型の第４窒化物半導体層１０７とを形成する第２工程（Ｓ２０）と、第３窒化物半導体層１０６と第４窒化物半導体層１０７と第２窒化物半導体層１０４との上面を覆うように誘電体層２０１を形成する第３工程（Ｓ３０）と、第３窒化物半導体層１０６と第４窒化物半導体層１０７とを挟む位置に、ソース電極３０１およびドレイン電極３０２を形成する第４工程（Ｓ４０）と、誘電体層２０１に対して第３窒化物半導体層１０６の上に形成した開口部に第１ゲート電極３０３を形成し、かつ、第４窒化物半導体層１０７の上方に、誘電体層２０１を介して第１ゲート電極３０３と同電位となる第２ゲート電極３０４を形成する第５工程（Ｓ５０）とを含み、ソース電極３０１とドレイン電極３０２とを含む断面視で、第３窒化物半導体層１０６が第２窒化物半導体層１０４と接する長さを第１ゲート長Ｌ１とし、第４窒化物半導体層１０７が第２窒化物半導体層１０４と接する長さを第２ゲート長Ｌ２とした場合、（ｉ）第２ゲート長Ｌ２が第１ゲート長Ｌ１より小さい、（ｉｉ）第４窒化物半導体層１０７の厚みｔ２が第３窒化物半導体層１０６の厚みｔ１より小さい、および、（ｉｉｉ）第４窒化物半導体層１０７に含まれるｐ型不純物濃度が第３窒化物半導体層１０６に含まれるｐ型不純物濃度より小さいことの少なくとも１つを満たすように第３窒化物半導体層１０６と第４窒化物半導体層１０７とを形成する。
　これにより、上記の半導体装置１００を実現することができる。
　また、例えば、第５工程（Ｓ５０）において、ｐ型となる不純物を含むガスによるドライエッチングにより開口部を形成してもよい。
　これにより、ＣＨＦ３などのｐ型となる不純物を含むガスによるドライエッチングを用いて誘電体層２０１に開口部を形成すると、誘電体層２０１除去後に露出した第３窒化物半導体層１０６に対してＣがｐ型不純物としてドーピングされる。ＣＨＦ３の他、Ｃを含むガスを用いたドライエッチングによって形成することでも、ドライエッチング時にｐ型不純物を第３窒化物半導体層１０６に注入することができる。この工程により、第３窒化物半導体層１０６におけるｐ型半導体の正孔の濃度を上げることができ、ひいては第１トランジスタのしきい値電圧Ｖｔｈ１をより高い値に変化させることができる。そのため、より効果的に第２トランジスタのしきい値電圧Ｖｔｈ２を第１トランジスタのしきい値電圧Ｖｔｈ１以下に抑制することができる。
　また、例えば、第３工程（Ｓ３０）において、誘電体層２０１は、ｎ型となる不純物を含む原料を用いて形成されてもよい。
　これにより、誘電体層２０１が第３窒化物半導体層１０６に対してｎ型不純物となる材料（ＳｉまたはＯなど）を含むことにより、誘電体層２０１成膜時の温度上昇、その後の熱履歴等によって、ｎ型不純物となる材料が第４窒化物半導体層１０７に拡散され得る。つまり、第４窒化物半導体層１０７のｐ型不純物の一部が補償され、第４窒化物半導体層１０７の正孔の濃度が低くなる。よって、より効果的に第２トランジスタのしきい値電圧Ｖｔｈ２を第１トランジスタのしきい値電圧Ｖｔｈ１以下に抑制することができる。
　（実施の形態２）
　［２－１．半導体装置の構成］
　次に、実施の形態２に係る半導体装置の構成について、図３Ａおよび図３Ｂを参照しながら説明する。図３Ａは、実施の形態２に係る半導体装置１００Ａの構成を示す平面図である。図３Ｂは、図３Ａに示すＩＩＩｂ－ＩＩＩｂ切断線で切断した、実施の形態２に係る半導体装置１００Ａの構成を示す断面図である。
　なお、実施の形態２は実施の形態１と比較して、第１ゲート電極３０３と第２ゲート電極３０４との間にゲート電極接続部３０６がある点が相違し、製造方法では第５工程が相違する。以下では実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図３Ａおよび図３Ｂに示すように、ゲート電極接続部３０６は、第１ゲート電極３０３と第２ゲート電極３０４とを活性領域６０１上で直接接続する配線領域である。言い換えると、第１ゲート電極３０３と第２ゲート電極３０４とが、ゲート電極接続部３０６を介してつながっている。ゲート電極接続部３０６は、第１ゲート電極３０３と第２ゲート電極３０４との間であって平面視において活性領域６０１と重なる領域に設けられた、第１ゲート電極３０３と第２ゲート電極３０４とを接続する配線層（金属層）であるとも言える。ゲート電極接続部３０６は、ゲート電極接続領域の一例である。
　ここで、第１ゲート電極３０３と第２ゲート電極３０４とゲート電極接続部３０６とは、一体の部材であってもよい。例えば、平面視において第３窒化物半導体層１０６および第４窒化物半導体層１０７に跨がって設けられた金属層のうち第３窒化物半導体層１０６と重なる領域を含んで第１ゲート電極３０３（第１ゲート電極領域）が形成され、ゲート電極を構成する金属層のうち第４窒化物半導体層１０７と重なる領域を含んで第２ゲート電極３０４（第２ゲート電極領域）が形成され、ゲート電極を構成する金属層のうちその間の領域（平面視において、第３窒化物半導体層１０６と第４窒化物半導体層１０７とで挟まれた領域）によりゲート電極接続部３０６が形成されてもよい。
　［２－２．半導体装置の製造方法］
　続いて、実施の形態２における半導体装置１００Ａの製造方法について説明する。製造方法のフローチャートは、図２に示すフローチャートと同じであってもよく、以下では、図２に示すフローチャートとの相違点を主に説明する。
　第５工程において、ゲート電極を形成するときのマスクの形状が実施の形態１とは異なり、第３窒化物半導体層１０６と第４窒化物半導体層１０７との両方を包含する開口部を有するマスクを用いる。開口部は、第１ゲート電極３０３、第２ゲート電極３０４およびゲート電極接続部３０６に対応する位置および大きさの開口である。なお、この開口部は、活性領域６０１の外側にまで延伸していてもよいし、各第３窒化物半導体層１０６と第４窒化物半導体層１０７との組に従って複数あってもよい。
　第５工程では、この開口部に対して、スパッタ法を用いてゲート電極（第１ゲート電極３０３とゲート電極接続部３０６と第２ゲート電極３０４とが一体化したもの）を形成する。第１ゲート電極３０３、第２ゲート電極３０４およびゲート電極接続部３０６は、一体形成される。また、ゲート電極の形成時には、同時にゲート配線３０５も形成され、ゲート配線３０５はゲート電極と活性領域６０１以外の領域で接続される。
　［２－３．効果など］
　以上のように、実施の形態２に係る半導体装置１００Ａにおいて、第１ゲート電極３０３と第２ゲート電極３０４とは、第１ゲート電極３０３と第２ゲート電極３０４との間に設けられた金属層（例えば、ゲート電極接続部３０６）を介してつながっている。
　これにより、第１トランジスタのゲート領域に対して、第１ゲート電極３０３から第２ゲート電極３０４におよぶ、ゲートフィールドプレート構造が構築されることになる。そのため、ソース電極３０１をゼロ電位にし、ドレイン電極３０２に電位を加えた際に、第３窒化物半導体層１０６がソース電極３０１とドレイン電極３０２との間に発生する電界によって受ける電界強度を低減することが可能になり、ＦＥＴ動作時のゲートリーク電流をより抑制することができる。
　なお、ゲート電極接続部３０６は、ゲート配線３０５と接続され、かつ、第１ゲート電極３０３および第２ゲート電極３０４の間の活性領域６０１の少なくとも一部を覆っていればよく、例えば、格子状、短冊状を有していてもよい。このような構成であっても、ＦＥＴ動作時のゲートリーク電流をより抑制することができる。
　（実施の形態３）
　［３－１．半導体装置の構成］
　次に、実施の形態３に係る半導体装置の構成について、図４Ａおよび図４Ｂを参照しながら説明する。図４Ａは、実施の形態３に係る半導体装置１００Ｂの構成を示す平面図である。図４Ｂは、図４Ａに示すＩＶｂ－ＩＶｂ切断線で切断した、実施の形態３に係る半導体装置１００Ｂの構成を示す断面図である。
　なお、実施の形態３は実施の形態１と比較して、第２ゲート電極３０４の位置関係が相違する。製造方法においては第５工程以降（例えば、第５工程～第７工程）が相違する。以下では実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図４Ａおよび図４Ｂに示すように、半導体装置１００Ｂでは、第２ゲート電極３０４は、誘電体層２０１および絶縁体層２０２を介して第４窒化物半導体層１０７の上に設けられており、活性領域６０１以外の領域でゲート配線３０５の上に接して配置されている。第２ゲート電極３０４とゲート配線３０５との電気的な接続は、第１ゲート電極３０３の上に配置されている絶縁体層２０２の開口部（ゲート配線接続開口部５０３であり、図４Ｂにおいて境界を破線で図示）において行われる。
　このような構造の半導体装置１００Ｂにすることで、第２ゲート電極３０４の材質を第４窒化物半導体層１０７との接続に対する制約条件にとらわれずに低抵抗なものを使用することができる。材料としては、Ｃｕ、Ａｌなどの低抵抗な材料を用いることができる。
　なお、第２ゲート電極３０４は、誘電体層２０１および絶縁体層２０２を含む３層以上の層を介して第４窒化物半導体層１０７の上に設けられていてもよい。
　［３－２．半導体装置の製造方法］
　続いて、実施の形態３における半導体装置１００Ｂの製造方法について説明する。製造方法のフローチャートは、図２に示すフローチャートと同じであってもよく、以下では、図２に示すフローチャートとの相違点を主に説明する。
　第５工程では、第２ゲート電極３０４を形成せず、マスクの開口部に第１ゲート電極３０３と、ゲート配線３０５とを同時に形成する。ゲート配線３０５は、第１ゲート電極３０３と活性領域６０１以外の領域で接続される。
　第６工程では、活性領域６０１の第１ゲート電極３０３を覆い、平面視においてソース電極３０１と重なる部分の一部にソース電極接続開口部５０１を有し、平面視においてドレイン電極３０２と重なる部分の一部にドレイン電極接続開口部５０２を有し、平面視においてゲート配線３０５と重なる部分の一部にゲート配線接続開口部５０３を有する絶縁体層２０２を形成する。ここで、図４Ａでは、いずれの開口部も破線で示されている。この時点で、ソース電極接続開口部５０１に対応するソース電極３０１の部分、ドレイン電極接続開口部５０２に対応するドレイン電極３０２の部分、および、ゲート配線接続開口部５０３に対応するゲート配線３０５の部分は露出している。
　次に、第７工程では、ソース電極接続開口部５０１およびドレイン電極接続開口部５０２に、それぞれソース配線層４０１およびドレイン配線層４０２を形成するとともに、第４窒化物半導体層１０７の上に第２ゲート電極３０４を形成する。ソース配線層４０１およびドレイン配線層４０２は、活性領域６０１外で接続されていてもよく、第２ゲート電極３０４は、活性領域６０１以外の領域のゲート配線接続開口部５０３において、ゲート配線３０５と接している。
　このように、実施の形態３では、第７工程において、第２ゲート電極３０４と、ソース配線層４０１およびドレイン配線層４０２とが同時に形成される。この場合、第２ゲート電極３０４、ソース配線層４０１およびドレイン配線層４０２は、共通の材料により構成される。
　［３－３．効果など］
　以上のように、実施の形態３に係る半導体装置１００Ｂの第２ゲート電極３０４は、第４窒化物半導体層１０７の上に、誘電体層２０１と、誘電体層２０１と異なる絶縁体層２０２とを介して設けられている。
　これにより、第２ゲート電極３０４と第４窒化物半導体層１０７との間に誘電体層２０１および絶縁体層２０２の２層が配置されるので、第２ゲート電極３０４を通るゲートリーク電流をさらに抑制することができる。
　（実施の形態４）
　［４－１．半導体装置の構成］
　次に、実施の形態４に係る半導体装置の構成について、図５Ａおよび図５Ｂを参照しながら説明する。図５Ａは、実施の形態４に係る半導体装置１００Ｃの構成を示す平面図である。図５Ｂは、図５Ａに示すＶｂ－Ｖｂ切断線で切断した、実施の形態４に係る半導体装置１００Ｃの構成を示す断面図である。
　なお、実施の形態４は実施の形態１と比較して、第４窒化物半導体層１０７の平面視の形状が相違し、製造方法では第２工程が相違する。以下では実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図５Ａおよび図５Ｂに示すように、半導体装置１００Ｃでは、第４窒化物半導体層１０７は、第３窒化物半導体層１０６の延伸方向（Ｙ軸方向）に沿って互いに離間して配置された複数の部位１０７ａを含んで構成される。複数の部位１０７ａは、端部間の距離ｄを一定に保って不連続に配置されている。図５Ａにおいて、複数の矩形状の部位１０７ａが第２窒化物半導体層１０４の上に形成された様子が示されており、第４窒化物半導体層１０７の可視化のために第１ゲート電極３０３と第２ゲート電極３０４とゲート配線３０５とは、その境界を破線で示している。なお、複数の部位１０７ａの平面視形状は矩形状であることに限られず、例えば、正方形状であってもよいし、他の形状であってもよい。
　本実施の形態では、各部位１０７ａの端部間の距離ｄは、０．６μｍ以上であるが、０．３μｍ以上であればオン抵抗低減の効果があることが確認できている。言い換えると、オン抵抗低減の効果を得る観点から、距離ｄは、０．３μｍ以上であるとよく、より好ましくは０．６μｍ以上であるとよい。なお、距離ｄは、各部位１０７ａの端部間の距離の平均値であるが、最大値、最小値、最頻値、中央値などの他の統計値であってもよい。
　また、各部位１０７ａの並び方向（Ｙ軸方向）の長さは、例えば１．２μｍであるがこれに限らない。例えば、複数の部位１０７ａの端部間の距離ｄの代表値（例えば、平均値）を複数の部位１０７ａの並び方向（Ｙ軸方向）の長さの代表値（例えば、平均値）で割った値は、０．５以下であるが、０．４以下であってもよいし、０．３以下であってもよいし、０．６以下であってもよい。代表値は、複数の距離ｄまたは複数の部位１０７ａそれぞれの並び方向の長さの平均値であるが、最大値、最小値、最頻値、中央値などの他の統計値であってもよい。
　また、もっとも外側の第４窒化物半導体層１０７の端部は、活性領域６０１の外側（つまり、非活性領域６０２）にある。なお、複数の部位１０７ａの数は、２以上であれば特に限定されない。
　第２ゲート電極３０４は、複数の部位１０７ａそれぞれの上方において複数の部位１０７ａの全てを覆うように、誘電体層２０１を介して設けられる。
　なお、各部位１０７ａの隙間（第４窒化物半導体層１０７において部位１０７ａが形成されていない領域）を通りＸ軸方向と変更な方向の切断線で切断した半導体装置１００Ｃの断面は、図５Ｂにおいて第４窒化物半導体層１０７（部位１０７ａ）が除外された構成を有する。
　［４－２．半導体装置の製造方法］
　続いて、実施の形態４における半導体装置１００Ｃの製造方法について説明する。製造方法のフローチャートは、図２に示すフローチャートと同じであってもよく、以下では、図２に示すフローチャートとの相違点を主に説明する。
　第２工程において、第３窒化物半導体層１０６と複数の部位１０７ａを含む第４窒化物半導体層１０７とを形成する領域にマスクが形成され、ドライエッチング法により、マスク外の領域を除去して第３窒化物半導体層１０６と第４窒化物半導体層１０７とを形成する。具体的には、第３窒化物半導体層１０６を形成するための開口部の幅の一例は１．５μｍであり、長さは活性領域６０１を超える長方形であり、第４窒化物半導体層１０７を形成するための開口部は、幅１．２μｍ、長さ１．２μｍの開口が長さ方向（Ｙ軸方向）に０．６μｍ間隔で並んだものである。なお、マスクはこれに限定されず、製品に応じたサイズおよび位置の開口が形成されたマスクが用いられればよい。
　それ以外の工程は、実施の形態１と同じである。
　［４－３．効果など］
　以上のように、実施の形態４に係る半導体装置１００Ｃの第４窒化物半導体層１０７は、第３窒化物半導体層１０６の延伸方向に沿って互いに離間して配置された複数の部位１０７ａからなり、複数の部位１０７ａのそれぞれの上方に、誘電体層２０１を介して第２ゲート電極３０４が設けられている。
　これにより、各ｐ型半導体の間に隙間があるので、空間的に空乏層の大小が発生する。例えば、ゲート電圧がしきい値電圧を少し超えたところでは、第４窒化物半導体層１０７が連続的に形成されている場合に比べて、発生する空乏層が部分的に小さくなる。これにより、二次元電子ガス層１０５の電子濃度が高くなり、第２トランジスタのしきい値電圧Ｖｔｈ２を変えることなくオン抵抗を下げることができる。
　また、例えば、複数の部位１０７ａの端部間の距離ｄは、０．３μｍ以上であってもよいし、複数の部位１０７ａの端部間の距離ｄの平均値を複数の部位１０７ａの並び方向の長さの平均値で割った値は、０．５以下であってもよい。
　これにより、第２ゲート電極３０４としてのコラプスの低減効果を得ることができる。
　（実施の形態５）
　［５－１．半導体装置の構成］
　次に、実施の形態５に係る半導体装置の構成について、図６Ａおよび図６Ｂを参照しながら説明する。図６Ａは、実施の形態５に係る半導体装置１００Ｄの構成を示す平面図である。図６Ｂは、図６Ａに示すＶＩｂ－ＶＩｂ切断線で切断した、実施の形態５に係る半導体装置１００Ｄの構成を示す断面図である。
　なお、実施の形態５は実施の形態１と比較して、第４窒化物半導体層１０７がゲートドレイン間に複数ある点が相違し、製造方法では第２工程が相違する。以下では実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図６Ａおよび図６Ｂに示すように、半導体装置１００Ｄでは、第２窒化物半導体層１０４の上であって、第４窒化物半導体層１０７とドレイン電極３０２との間にｐ型半導体である第５窒化物半導体層１０８が第３窒化物半導体層１０６および第４窒化物半導体層１０７と離間して設けられる。また、第５窒化物半導体層１０８の上には第３ゲート電極３０７が誘電体層２０１を介して配置されている。
　なお、第２ゲート電極３０４および第３ゲート電極３０７は、例えば、第１ゲート電極３０３に対してソース電極３０１側およびドレイン電極３０２側のうちの同じ側に配置され、本実施の形態では、ドレイン電極３０２側に配置される。また、例えば、第４窒化物半導体層１０７および第５窒化物半導体層１０８のそれぞれは、第３窒化物半導体層１０６とドレイン電極３０２との間であって、当該間の中央より第３窒化物半導体層１０６側に配置されている。言い換えると、第４窒化物半導体層１０７と第３窒化物半導体層１０６との距離は、第４窒化物半導体層１０７とドレイン電極３０２との距離より小さく、第５窒化物半導体層１０８と第３窒化物半導体層１０６との距離は、第５窒化物半導体層１０８とドレイン電極３０２との距離より小さい。
　第５窒化物半導体層１０８の幅である第３ゲート長Ｌ３は、第１ゲート長Ｌ１より小さく、例えば１．５μｍである。第３ゲート長Ｌ３は、ソース電極３０１とドレイン電極３０２とを含む断面視で、第５窒化物半導体層１０８が第２窒化物半導体層１０４と接する長さである。第３ゲート長Ｌ３は、第１ゲート長Ｌ１より小さいため、実施の形態１と同様に、第５窒化物半導体層１０８がオン動作時の半導体装置１００Ｄのしきい値電圧に影響を与えることが抑制される。なお、第３ゲート長Ｌ３は、第１ゲート長Ｌ１より小さいことに限らず、例えば、第１ゲート長Ｌ１と同じであってもよい。また、第３ゲート長Ｌ３は、第２ゲート長Ｌ２と同じであってもよいし、第２ゲート長Ｌ２より大きくかつ第１ゲート長Ｌ１より小さくてもよいし、第２ゲート長Ｌ２より小さくてもよい。
　第５窒化物半導体層１０８の厚さは、例えば、１００ｎｍである。また、第５窒化物半導体層１０８の厚さは、第３窒化物半導体層１０６の厚さより小さくてもよい。つまり、第５窒化物半導体層１０８の厚さは、第３窒化物半導体層１０６より薄くてもよい。例えば、第３窒化物半導体層１０６の厚さが１００ｎｍである場合、第５窒化物半導体層１０８の厚さは、具体的には８０ｎｍ以下（第３窒化物半導体層１０６の厚さの８０％以下）であってもよいし、５０ｎｍ以下（第３窒化物半導体層１０６の厚さの５０％以下）であってもよい。
　第５窒化物半導体層１０８は、Ｍｇがドーピングされたｐ型ＧａＮによって構成される。ここでは、Ｍｇのドーパント濃度は、４．０Ｅ１９ａｔｏｍｓ／ｃｍ３である。なお、ｐ型のドーパントはＭｇに限らない。ｐ型のドーパントとして、例えば、Ｚｎ、Ｃｄ、Ｃ等が用いられてもよい。また、ｐ型のドーパント濃度は、第３窒化物半導体層１０６のｐ型のドーパント濃度以下の濃度でもよい。例えば、第５窒化物半導体層１０８のｐ型のドーパント濃度は、第３窒化物半導体層１０６のｐ型のドーパント濃度未満であってもよい。つまり、第３窒化物半導体層１０６に含まれるｐ型のドーパント濃度が、第５窒化物半導体層１０８に含まれるｐ型のドーパント濃度より大きくてもよい。ｐ型のドーパント濃度は、ｐ型不純物濃度の一例である。
　なお、第５窒化物半導体層１０８は、ＧａＮに限らず、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ、ＩｎＮ等のＩＩＩ族窒化物半導体によって構成されていてもよい。
　また、第５窒化物半導体層１０８は、ｐ型層の単層だけでなく、複数の濃度のｐ型層の積層構造または、ｉ型層もしくはｎ型層を含む積層構造であってもよい。
　また、第３ゲート電極３０７は、ゲート配線３０５に接続され、第１ゲート電極３０３および第２ゲート電極３０４と同電位である。
　ここで、第４窒化物半導体層１０７の幅が２倍になるのに比べて、第４窒化物半導体層１０７と同じ幅の第５窒化物半導体層１０８が第４窒化物半導体層１０７と離間してドレイン側に追加されることで、電界強度の緩和がより大きくなるので、ゲートリーク電流のさらなる抑制につなげることが出来る。
　また、第５窒化物半導体層１０８の厚みが第３窒化物半導体層１０６の厚みよりも薄く、かつ、第３窒化物半導体層１０６および第５窒化物半導体層１０８の幅とアクセプタ濃度とが同じ場合、第５窒化物半導体層１０８の正孔の総量は、第３窒化物半導体層１０６の正孔の総量よりもより少なくなる。
　なお、上記における誘電体層２０１を介した第５窒化物半導体層１０８および第３ゲート電極３０７は、１組のみ構成されることに限定されず、複数組構成されてもよい。
　［５－２．半導体装置の製造方法］
　続いて、実施の形態５における半導体装置１００Ｄの製造方法について説明する。製造方法のフローチャートは、図２に示すフローチャートと同じであってもよく、以下では、図２に示すフローチャートとの相違点を主に説明する。
　第２工程において、第３窒化物半導体層１０６と第４窒化物半導体層１０７とを形成する領域に加え、第５窒化物半導体層１０８を形成する領域にマスクが形成され、ドライエッチング法により、マスク外の領域を除去して第３窒化物半導体層１０６と第４窒化物半導体層１０７と第５窒化物半導体層１０８とを形成する。具体的には、第３窒化物半導体層１０６を形成するための開口部の幅は１．５μｍで、長さは活性領域６０１を超える長方形であり、第４窒化物半導体層１０７を形成するための開口部は第３窒化物半導体層１０６を形成する開口から３．０μｍ離れており、開口幅は１．２μｍである。第５窒化物半導体層１０８を形成するための開口部は第４窒化物半導体層１０７を形成する開口から３．０μｍ離れており、開口幅は１．２μｍである。なお、３．０μｍなどの距離、１．２μｍなどの開口幅等の値は一例であり、これに限定されない。
　ここで、第２工程では、（ｉｖ）第３ゲート長Ｌ３が第１ゲート長Ｌ１より小さい、（ｖ）第５窒化物半導体層１０８の厚みが第３窒化物半導体層１０６の厚みより小さい、および、（ｖｉ）第５窒化物半導体層１０８に含まれるｐ型不純物濃度が第３窒化物半導体層１０６に含まれるｐ型不純物濃度より小さいことの少なくとも１つを満たすように第５窒化物半導体層１０８が形成される。なお、（ｉｖ）、（ｖ）および（ｖｉ）は、半導体装置１００Ｄが完成した時点で実現されていればよく、第２工程において実現されることに限らない。
　それ以外の工程は実施の形態１と同じである。
　［５－３．効果など］
　以上のように、実施の形態５に係る半導体装置１００Ｄは、さらに、第２窒化物半導体層１０４の上に、第３窒化物半導体層１０６および第４窒化物半導体層１０７と離間して設けられた、ｐ型の第５窒化物半導体層１０８と、第５窒化物半導体層１０８の上に、誘電体層２０１を介して設けられ、第１ゲート電極３０３と同電位の第３ゲート電極３０７とを有し、断面視で、第５窒化物半導体層１０８が第２窒化物半導体層１０４と接する長さを第３ゲート長Ｌ３とした場合、（ｉｖ）第３ゲート長Ｌ３が第１ゲート長Ｌ１より小さい、（ｖ）第５窒化物半導体層１０８の厚みが第３窒化物半導体層１０６の厚みより小さい、および、（ｖｉ）第５窒化物半導体層１０８に含まれるｐ型不純物濃度が第３窒化物半導体層１０６に含まれるｐ型不純物濃度より小さいことの少なくとも１つを満たす。
　これにより、ｐ型半導体である第５窒化物半導体層１０８が誘電体層２０１を介して第３ゲート電極３０７と接続されていることにより、オフ動作における第２ゲート電極３０４付近の電界強度をより低減することができる。よって、ゲートリーク電流をさらに抑制することができる。
　また、例えば、第２ゲート電極３０４および第３ゲート電極３０７は、第１ゲート電極３０３に対してソース電極３０１側およびドレイン電極３０２側のうちの同じ側にあってもよい。
　これにより、例えば、第１ゲート電極３０３とドレイン電極３０２との間に第４窒化物半導体層１０７と、第５窒化物半導体層１０８とが配置される場合、第１ゲート電極３０３からドレイン電極３０２の間に、ｐ型層である第４窒化物半導体層１０７と、第５窒化物半導体層１０８とが配置されることになるため、注入される正孔が増加し、連続トランジスタ動作時における、電子トラップをより効率的に中和することができる。よって、連続トランジスタ動作時におけるオン抵抗増加をより効率的に抑制することができる。
　（実施の形態６）
　［６－１．半導体装置の構成］
　次に、実施の形態６に係る半導体装置の構成について、図７Ａおよび図７Ｂを参照しながら説明する。図７Ａは、実施の形態６に係る半導体装置１００Ｅの構成を示す平面図である。図７Ａに示すＶＩＩｂ－ＶＩＩｂ切断線で切断した、実施の形態６に係る半導体装置１００Ｅの構成を示す断面図である。
　なお、実施の形態６は実施の形態１と比較して、第４窒化物半導体層１０７の高さおよび幅が相違し、製造方法では第２工程が相違する。以下では実施の形態１との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図７Ａおよび図７Ｂに示すように、半導体装置１００Ｅでは、第４窒化物半導体層１０７の上面１０７ｂの高さは、第３窒化物半導体層１０６の上面１０６ｂの高さより低い。言い換えると、第４窒化物半導体層１０７の厚みｔ２は、第３窒化物半導体層１０６の厚みｔ１より小さい。なお、よりＺ軸プラス側に位置しているほど、高さが高いとしている。
　このように、第４窒化物半導体層１０７を第３窒化物半導体層１０６よりも薄くすることで、第４窒化物半導体層１０７の正孔の総量は、第３窒化物半導体層１０６の正孔の総量よりも少なくなる。そのため、より効果的に第２トランジスタのしきい値電圧Ｖｔｈ２を第１トランジスタのしきい値電圧Ｖｔｈ１以下に抑制することができる。
　第４窒化物半導体層１０７の幅（第２ゲート長Ｌ２）は、第３窒化物半導体層１０６の幅（第１ゲート長Ｌ１）と同じであってもよく、例えば、１．５μｍである。なお、第４窒化物半導体層１０７の幅は、第３窒化物半導体層１０６の幅より小さくてもよい。
　そのほかの各構成要素のパラメータは、実施の形態１と同じである。
　［６－２．半導体装置の製造方法］
　続いて、実施の形態６における半導体装置１００Ｅの製造方法について説明する。製造方法のフローチャートは、図２に示すフローチャートと同じであってもよく、以下では、図２に示すフローチャートとの相違点を主に説明する。
　第１工程では、実施の形態１と同様に、基板１０１の上に、バッファ層１０２と第１窒化物半導体層１０３と第２窒化物半導体層とｐ型の窒化物半導体層とを順に形成する。
　第２工程では、第３窒化物半導体層１０６を形成する領域の少し内側に第１のマスクを形成して覆い、ドライエッチング法により第１のマスク外の領域をｐ型の窒化物半導体層の途中まで除去する。
　次に、第４窒化物半導体層１０７を形成する第２領域に第２のマスクを追加形成し、ドライエッチングにより第１のマスクおよび第２のマスクに覆われていない領域のｐ型の窒化物半導体層を完全に除去する。除去により表出した下面は第２窒化物半導体層１０４となる。第１のマスクおよび第２のマスクを除去することにより、第３窒化物半導体層１０６と、当該第３窒化物半導体層１０６より厚みが薄い第４窒化物半導体層１０７とが形成される。この工程により、第４窒化物半導体層１０７の上面１０７ｂの高さを第３窒化物半導体層１０６の上面１０６ｂの高さよりも低くすることができる。
　第３工程では、実施の形態１と同様に、Ｐ－ＣＶＤ法により誘電体層２０１を形成する。
　その他の工程は、実施の形態１と同様である。
　（実施の形態６の変形例）
　［７－１．半導体装置の構成］
　次に、実施の形態６の変形例に係る半導体装置の構成について、図８を参照しながら説明する。図８は、図７Ａに示すＶＩＩｂ－ＶＩＩｂ切断線に対応する切断線で切断した、実施の形態６の変形例に係る半導体装置１００Ｆの構成を示す断面図である。
　なお、実施の形態６の変形例は実施の形態６と比較して、第３窒化物半導体層１０６の断面形状が相違し、第３窒化物半導体層１０６の上面にバリア層３０８がある点で相違する。以下では実施の形態６との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図８に示すように、半導体装置１００Ｆでは、第３窒化物半導体層１０６は、断面視で階段状の形状をしており、第３窒化物半導体層１０６の階段の上側部（第１ゲート電極３０３側の部分）の上面（第１上面１０６ｂ１）と下側部（第２窒化物半導体層１０４側の部分）の上面（第２上面１０６ｂ２）とを有する。第３窒化物半導体層１０６の断面形状は、例えば凸形状である。第４窒化物半導体層１０７の上面１０７ｂの高さは、第３窒化物半導体層１０６の第１上面１０６ｂ１の高さより低く、かつ、第３窒化物半導体層１０６の第２上面１０６ｂ２の高さと等しい。言い換えると、第４窒化物半導体層１０７の厚みｔ２（図９の（ｃ）を参照）は、第３窒化物半導体層１０６の第１上面１０６ｂ１までの厚みｔ１１（図９の（ｃ）を参照）より小さく、かつ、第３窒化物半導体層１０６の第２上面１０６ｂ２までの厚みｔ１２（図９の（ｃ）を参照）と等しい。
　また、第３窒化物半導体層１０６の第１上面１０６ｂ１の上には導電性を有するバリア層３０８が配置されている。バリア層３０８は、誘電体層２０１の成膜時に用いられる、第３窒化物半導体層１０６のｐ型ドーパントを不活性化する気体（ガス）が第３窒化物半導体層１０６へ侵入することを抑制するために設けられるバリア性を有する層である。
　本変形例では、バリア層３０８は、水素が第３窒化物半導体層１０６へ侵入することを抑制するための水素バリア層である。バリア層３０８は、水素の透過バリア性および水素の吸蔵性の少なくとも一方が第３窒化物半導体層１０６より大きい。バリア層３０８は、水素の透過バリア性および水素の吸蔵性の少なくとも一方が第３窒化物半導体層１０６より大きい材料（例えば、金属材料）を含んで構成される。水素の透過バリア性を有する材料としては、ＴｉＮが例示されるが、水素の透過を防ぐ他の金属材料により構成されてもよい。また、水素の吸蔵性を有する材料としては、Ｐｄ、Ｎｉ、Ｔｉ、Ａｌ、Ａｇ、Ｔａといった金属材料が例示される。バリア層３０８が水素の吸蔵性を有する場合、バリア層３０８は、これらの金属材料の単層、もしくは当該金属材料からなる合金、または、それらの積層物により構成される。このように、本変形例では、バリア層３０８は、水素に対してバリア性を有する金属層である。
　透過バリア性とは、所望の気体（ここでは、水素）に対するバリア性（透過しにくさ）を意味する。例えば、透過バリア性が高いとは、所望の気体をより透過しにくいことを意味する。また、吸蔵性とは、所望の気体（ここでは水素）を吸蔵する性能（吸収のしやすさ）を意味する。例えば、吸蔵性が高いとは、所望の気体がより吸収されること、つまり所望の気体が第３窒化物半導体層１０６へ侵入することを抑制できることを意味する。
　バリア層３０８は、第３窒化物半導体層１０６の第１上面１０６ｂ１と同じ寸法を有している。バリア層３０８の厚さは、例えば３０ｎｍであるがこれに限らない。また、バリア層３０８の上には第１ゲート電極３０３が接している。なお、バリア層３０８は、第１ゲート電極３０３の一部として構成されてもよい。つまり、第１ゲート電極３０３がバリア層３０８を有していてもよい。
　なお、バリア層３０８は、第１上面１０６ｂ１のみに形成される例について説明したが、例えば、第２上面１０６ｂ２に形成されてもよい。また、第３窒化物半導体層１０６にバリア層３０８が形成される例について説明したが、バリア層３０８は形成されなくてもよい。つまり、半導体装置１００Ｆは、凸形状の第３窒化物半導体層１０６に第１ゲート電極３０３が直接接続される構成であってもよい。
　なお、第４窒化物半導体層１０７には、バリア層は形成されない。
　そのほかの構造は、実施の形態６と同様である。
　このように、半導体装置１００Ｆは、第３窒化物半導体層１０６が、バリア層３０８を介して第１ゲート電極３０３と接する第１上面１０６ｂ１と、第１上面１０６ｂ１より低い高さ位置にある第２上面１０６ｂ２とを有し、かつ、第２上面１０６ｂ２と第４窒化物半導体層１０７の上面１０７ｂとが、同じ高さ位置にあるように構成される。
　［７－２．半導体装置の製造方法］
　続いて、実施の形態６の変形例に係る半導体装置の製造方法について、図９を参照しながら説明する。図９は、実施の形態６の変形例に係る半導体装置１００Ｆの製造方法を示す模式図である。
　なお、実施の形態６の変形例は実施の形態６と比較して、第１工程、第２工程および第５工程が相違する。以下では実施の形態６との相違点を中心に説明し、共通点の説明を省略または簡略化する。また、製造方法のフローチャートは、図２に示すフローチャートと同じであってもよい。
　図９の（ａ）に示すように、第２工程において、ｐ型の窒化物半導体層７０１の形成に続いて、導電層７０２であるＴｉＮ層をスパッタ法等で形成する。ここでＴｉＮではなく、水素に対してバリア性もしくは吸蔵性を有する導電材料が用いられてもよい。具体的には、導電層７０２は、Ｐｄ、Ｎｉ、Ｔｉ、Ａｌ、Ａｇ、Ｔａといった水素を吸蔵する性能を有する金属材料の単層、もしくは合金またはこれらの積層物であってもよい。材料としては、第３窒化物半導体層１０６に対してショットキー接続することができる材料を用いることが好ましい。
　次に、第３窒化物半導体層１０６を形成する予定の領域の少し内側の領域（第１ゲート電極領域７０１ａ）に第１のマスクＭ１を形成する。
　次に、ドライエッチング法により第１のマスクＭ１外の領域のｐ型の窒化物半導体層７０１を積層方向の途中まで除去する。
　図９の（ｂ）に示すように、次に、第１のマスクＭ１を除去後、第１のマスクＭ１により残った領域（エッチングされなかった領域）を包含する第１領域Ｒ１と、第４窒化物半導体層１０７を形成する予定の第２領域Ｒ２とに改めて第２のマスクＭ２を形成する。
　次に、ドライエッチングにより第２のマスクＭ２外の領域のｐ型の窒化物半導体層７０１を完全に除去する。除去により表出した下面は、第２窒化物半導体層１０４となる。
　次に、第２のマスクＭ２を除去することにより、第４窒化物半導体層１０７と階段状の上面（第１上面１０６ｂ１および第２上面１０６ｂ２）を有する第３窒化物半導体層１０６とが形成される。この工程により、第４窒化物半導体層１０７の上面１０７ｂの高さを、第３窒化物半導体層１０６の第１上面１０６ｂ１の高さよりも低くすることができ、かつ第３窒化物半導体層１０６の第２上面１０６ｂ２の高さと等しくすることができる。また、第１領域Ｒ１の幅（Ｘ軸方向の長さ）は第１ゲート長Ｌ１となり、第２領域Ｒ２の幅（Ｘ軸方向の長さ）は第２ゲート長Ｌ２となる。
　このように、誘電体層２０１の形成前にバリア層３０８（本変形例では、水素バリア層）が形成される。
　図９の（ｃ）に示すように、次に、第３工程では、実施の形態６と同様に、Ｐ－ＣＶＤ法により誘電体層２０１を形成する。
　このほかの工程は実施の形態６と同じである。
　［７－３．効果など］
　以上のように、実施の形態６の変形例に係る半導体装置１００Ｆは、第３窒化物半導体層１０６が、第１ゲート電極３０３と接する第１上面１０６ｂ１と、第１上面１０６ｂ１より低い高さ位置にある第２上面１０６ｂ２とを有し、第２上面１０６ｂ２と第４窒化物半導体層１０７の上面１０７ｂとは、同じ高さ位置にある。
　これにより、第３窒化物半導体層１０６の第１上面１０６ｂ１よりも第３窒化物半導体層１０６の下面（第３窒化物半導体層１０６と第２窒化物半導体層１０４との接触面）の面積の方が広いので、オフ動作時に第３窒化物半導体層１０６下に形成される空乏層が広がりやすくなるため、より効果的に第２トランジスタのしきい値電圧Ｖｔｈ２を第１トランジスタのしきい値電圧Ｖｔｈ１以下に抑制することができる。
　また、以上のように、実施の形態６の変形例に係る半導体装置１００Ｆの製造方法の第２工程（Ｓ２０）は、第２窒化物半導体層１０４の上に、ｐ型の窒化物半導体層７０１を形成する工程と、窒化物半導体層７０１の上に、導電層７０２を形成する工程と、ゲート電極領域（例えば、第１ゲート電極領域７０１ａ）以外の領域において、導電層７０２および窒化物半導体層７０１の一部を連続して除去する工程とからなり、ゲート電極領域（例えば、第１ゲート電極領域７０１ａ）を包含する領域を第１領域Ｒ１とし、第１領域Ｒ１に離間して隣接する領域を第２領域Ｒ２としたとき、第１領域Ｒ１および第２領域Ｒ２を覆うエッチングにより、窒化物半導体層７０１を完全に除去し、第１領域Ｒ１に残った導電層７０２を第１ゲート電極３０３とし、第１領域Ｒ１に残った窒化物半導体層７０１を第３窒化物半導体層１０６とし、第２領域Ｒ２に残った窒化物半導体層７０１を第４窒化物半導体層１０７とする。
　これにより、これらの工程を用いることで、高さが第３窒化物半導体層１０６の高さよりも低い第４窒化物半導体層１０７を形成するとともに、第４窒化物半導体層１０７と同じ高さの下段を有し、下段が上段より広い２段構造になっている第３窒化物半導体層１０６（ここで言い換えれば、上面よりも下面の面積が広い第３窒化物半導体層１０６）を形成することができる。さらに、この製法では、この構造をより低コストで形成することができる。
　また、例えば、第３工程（Ｓ３０）において、第３窒化物半導体層１０６および第４窒化物半導体層１０７の形成後に、第３窒化物半導体層１０６および第４窒化物半導体層１０７の上面に、プラズマＣＶＤ法により誘電体層２０１を形成し、第１ゲート電極３０３は、水素の透過バリア性が第３窒化物半導体層１０６より大きい材料、または水素の吸蔵性が第３窒化物半導体層１０６より大きい材料を用いて形成されてもよい。
　これにより、これらの工程を用いることにより、プラズマＣＶＤ法により誘電体層２０１を形成する際に、バリア層３０８が第３窒化物半導体層１０６への水素の侵入を抑制することができる。このため、第３窒化物半導体層１０６のＭｇなどのｐ型ドーパントが不活性化してしまうことを抑制することができる。その結果、第３窒化物半導体層１０６の正孔の総量を、第４窒化物半導体層１０７の正孔の総量と比較してより大きくすることができ、より効果的に第２トランジスタのしきい値電圧Ｖｔｈ２を第１トランジスタのしきい値電圧Ｖｔｈ１以下に抑制することができる。
　（その他の実施の形態）
　以上、一つまたは複数の態様に係る半導体装置等について、各実施の形態等に基づいて説明したが、本開示は、この各実施の形態等に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示に含まれてもよい。
　例えば、上記各実施の形態等における第２ゲート電極３０４および第４窒化物半導体層１０７は、第１ゲート電極３０３とソース電極３０１との間に配置されてもよい。この場合、第２ゲート電極３０４および第４窒化物半導体層１０７は、ソース電極３０１からのゲートリーク電流を抑制可能である。
　また、上記各実施の形態等では、凸形状の第３窒化物半導体層１０６の第１上面１０６ｂ１にバリア層３０８が形成される例について説明したがこれに限定されない。バリア層３０８は、第３窒化物半導体層１０６の断面形状に依らず設けられてもよい。バリア層３０８は、例えば、第３窒化物半導体層１０６の断面形状が矩形状である実施の形態１～６のいずれの半導体装置の第３窒化物半導体層１０６の上面１０６ｂに設けられてもよい。また、バリア層３０８は、第３窒化物半導体層１０６の上面１０６ｂの全面に設けられてもよし、上面１０６ｂの一部のみに設けられてもよい。
　また、上記各実施の形態等で示した、厚み、長さ、距離、断面積、ｐ型不純物濃度などの数値は、第３窒化物半導体層１０６、第４窒化物半導体層１０７および第５窒化物半導体層１０８の任意の位置での値であってもよいし、複数個所の値の統計値であってもよい。統計値は、平均値であるが、例えば、最大値、最小値、中央値、最頻値などであってもよい。
　また、上記各実施の形態等における、しきい値電圧、正孔の総数、不純物濃度等は、専用の評価用基板上に形成されたゲート電極および窒化物半導体層を用いて計測された値であってもよい。
　また、上記各実施の形態等で説明した半導体装置の製造方法における各工程の順序は、入れ替えられてもよい。また、上記各実施の形態等で説明した半導体装置の製造方法における各工程は、１つの工程で実施されてもよいし、別々の工程で実施されてもよい。なお、１つの工程で実施されるとは、各工程が１つの装置を用いて実施される、各工程が連続して実施される、または、各工程が同じ場所で実施されることを含む意図である。また、別々の工程とは、各工程が別々の装置を用いて実施される、各工程が異なる時間（例えば、異なる日）に実施される、または、各工程が異なる場所で実施されることを含む意図である。
　本開示は、窒化物半導体を用いた半導体装置およびその製造方法に有用である。
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ　半導体装置
１０１　基板
１０２　バッファ層
１０３　第１窒化物半導体層
１０４　第２窒化物半導体層
１０５　二次元電子ガス層
１０６　第３窒化物半導体層
１０６ｂ、１０７ｂ　上面
１０６ｂ１　第１上面
１０６ｂ２　第２上面
１０７　第４窒化物半導体層
１０７ａ　部位
１０８　第５窒化物半導体層
２０１　誘電体層
２０２　絶縁体層
３０１　ソース電極
３０２　ドレイン電極
３０３　第１ゲート電極
３０４　第２ゲート電極
３０５　ゲート配線
３０６　ゲート電極接続部
３０７　第３ゲート電極
３０８　バリア層
４０１　ソース配線層
４０２　ドレイン配線層
５０１　ソース電極接続開口部
５０２　ドレイン電極接続開口部
５０３　ゲート配線接続開口部
６０１　活性領域
６０２　非活性領域
７０１　窒化物半導体層
７０１ａ　第１ゲート電極領域
７０２　導電層
ｄ　距離
Ｌ１　第１ゲート長
Ｌ２　第２ゲート長
Ｌ３　第３ゲート長
Ｍ１　第１のマスク
Ｍ２　第２のマスク
Ｒ１　第１領域
Ｒ２　第２領域
ｔ１、ｔ２、ｔ１１、ｔ１２　厚み

Claims (22)

  1. 　半導体装置であって、
    　第１窒化物半導体層と、
    　前記第１窒化物半導体層の上に設けられ、前記第１窒化物半導体層よりもバンドギャップが大きい第２窒化物半導体層と、
    　前記第２窒化物半導体層の上に設けられたｐ型の第３窒化物半導体層と、
    　前記第２窒化物半導体層の上に前記第３窒化物半導体層と離間して設けられた、ｐ型の第４窒化物半導体層と、
    　前記第３窒化物半導体層と前記第４窒化物半導体層とを挟む位置に、前記第２窒化物半導体層に接して設けられたソース電極およびドレイン電極と、
    　前記第３窒化物半導体層の上に接して設けられた第１ゲート電極と、
    　前記第４窒化物半導体層の上に誘電体層を介して設けられ、前記第１ゲート電極と同電位である第２ゲート電極とを備え、
    　前記ソース電極と前記ドレイン電極とを含む断面視で、前記第３窒化物半導体層が前記第２窒化物半導体層と接する長さを第１ゲート長とし、前記第４窒化物半導体層が前記第２窒化物半導体層と接する長さを第２ゲート長とした場合、
    　（ｉ）前記第２ゲート長が前記第１ゲート長より小さい、（ｉｉ）前記第４窒化物半導体層の厚みが前記第３窒化物半導体層の厚みより小さい、および、（ｉｉｉ）前記第４窒化物半導体層に含まれるｐ型不純物濃度が前記第３窒化物半導体層に含まれるｐ型不純物濃度より小さいことの少なくとも１つを満たし、
    　前記半導体装置のしきい値電圧は、正の値である
    　半導体装置。
  2. 　前記第４窒化物半導体層は、前記第３窒化物半導体層と前記ドレイン電極との間に位置する
    　請求項１に記載の半導体装置。
  3. 　前記第２ゲート長は、前記第１ゲート長の８０％以下である
    　請求項１または２に記載の半導体装置。
  4. 　前記第４窒化物半導体層は、前記第３窒化物半導体層よりも薄い
    　請求項１から３のいずれか１項に記載の半導体装置。
  5. 　前記第４窒化物半導体層の厚さは、前記第３窒化物半導体層の厚さの８０％以下である
    　請求項４に記載の半導体装置。
  6. 　前記第３窒化物半導体層が、前記第１ゲート電極と接する第１上面と、前記第１上面より低い高さ位置にある第２上面とを有し、
    　前記第２上面と前記第４窒化物半導体層の上面とは、同じ高さ位置にある
    　請求項４に記載の半導体装置。
  7. 　前記第１ゲート電極と前記第２ゲート電極とは、前記第１ゲート電極と前記第２ゲート電極との間に設けられた金属層を介してつながっている
    　請求項１から６のいずれか１項に記載の半導体装置。
  8. 　前記第２ゲート電極は、前記第４窒化物半導体層の上に、前記誘電体層と、前記誘電体層と異なる絶縁体層とを介して設けられる
    　請求項１から６のいずれか１項に記載の半導体装置。
  9. 　前記ソース電極と前記ドレイン電極と前記第２ゲート電極とからなる第２トランジスタのしきい値電圧は、正の値である
    　請求項１から８のいずれか１項に記載の半導体装置。
  10. 　前記第３窒化物半導体層に含まれるｐ型不純物濃度が、前記第４窒化物半導体層に含まれるｐ型不純物濃度よりも大きい
    　請求項１から９のいずれか１項に記載の半導体装置。
  11. 　前記第４窒化物半導体層に含まれるｐ型不純物濃度が、前記第３窒化物半導体層に含まれるｐ型不純物濃度の８０％以下である
    　請求項１０に記載の半導体装置。
  12. 　前記第４窒化物半導体層は、前記第３窒化物半導体層の延伸方向に沿って互いに離間して配置された複数の部位からなり、
    　前記複数の部位のそれぞれの上方に、前記誘電体層を介して前記第２ゲート電極が設けられている
    　請求項１から１１のいずれか１項に記載の半導体装置。
  13. 　前記複数の部位の端部間の距離は、０．３μｍ以上である
    　請求項１２に記載の半導体装置。
  14. 　前記複数の部位の端部間の距離の平均値を前記複数の部位の並び方向の長さの平均値で割った値は、０．５以下である
    　請求項１２に記載の半導体装置。
  15. 　前記ソース電極と前記ドレイン電極と前記第２ゲート電極とからなる第２トランジスタのしきい値電圧は、前記ソース電極と前記ドレイン電極と前記第１ゲート電極とからなる第１トランジスタのしきい値電圧以下である
    　請求項１から１４のいずれか１項に記載の半導体装置。
  16. 　さらに、前記第２窒化物半導体層の上に、前記第３窒化物半導体層および前記第４窒化物半導体層と離間して設けられた、ｐ型の第５窒化物半導体層と、
    　前記第５窒化物半導体層の上に、前記誘電体層を介して設けられ、前記第１ゲート電極と同電位の第３ゲート電極とを有し、
    　前記断面視で、前記第５窒化物半導体層が前記第２窒化物半導体層と接する長さを第３ゲート長とした場合、
    　（ｉｖ）前記第３ゲート長が前記第１ゲート長より小さい、（ｖ）前記第５窒化物半導体層の厚みが前記第３窒化物半導体層の厚みより小さい、および、（ｖｉ）前記第５窒化物半導体層に含まれるｐ型不純物濃度が前記第３窒化物半導体層に含まれるｐ型不純物濃度より小さいことの少なくとも１つを満たす
    　請求項１から１５のいずれか１項に記載の半導体装置。
  17. 　前記第２ゲート電極および前記第３ゲート電極は、前記第１ゲート電極に対して前記ソース電極側および前記ドレイン電極側のうちの同じ側にある
    　請求項１６に記載の半導体装置。
  18. 　第１窒化物半導体層の上に、前記第１窒化物半導体層よりもバンドギャップが大きい第２窒化物半導体層を形成する第１工程と、
    　前記第２窒化物半導体層の上の一部に、ｐ型の第３窒化物半導体層とｐ型の第４窒化物半導体層とを形成する第２工程と、
    　前記第３窒化物半導体層と前記第４窒化物半導体層と前記第２窒化物半導体層との上面を覆うように誘電体層を形成する第３工程と、
    　前記第３窒化物半導体層と前記第４窒化物半導体層とを挟む位置に、ソース電極およびドレイン電極を形成する第４工程と、
    　前記誘電体層に対して前記第３窒化物半導体層の上に形成した開口部に第１ゲート電極を形成し、かつ、前記第４窒化物半導体層の上方に、前記誘電体層を介して前記第１ゲート電極と同電位となる第２ゲート電極を形成する第５工程とを含み、
    　前記ソース電極と前記ドレイン電極とを含む断面視で、前記第３窒化物半導体層が前記第２窒化物半導体層と接する長さを第１ゲート長とし、前記第４窒化物半導体層が前記第２窒化物半導体層と接する長さを第２ゲート長とした場合、
    　（ｉ）前記第２ゲート長が前記第１ゲート長より小さい、（ｉｉ）前記第４窒化物半導体層の厚みが前記第３窒化物半導体層の厚みより小さい、および、（ｉｉｉ）前記第４窒化物半導体層に含まれるｐ型不純物濃度が前記第３窒化物半導体層に含まれるｐ型不純物濃度より小さいことの少なくとも１つを満たすように前記第３窒化物半導体層と前記第４窒化物半導体層とを形成する
    　半導体装置の製造方法。
  19. 　前記第５工程において、ｐ型となる不純物を含むガスによるドライエッチングにより前記開口部を形成する
    　請求項１８に記載の半導体装置の製造方法。
  20. 　前記第２工程は
    　前記第２窒化物半導体層の上に、ｐ型の窒化物半導体層を形成する工程と、
    　前記窒化物半導体層の上に、導電層を形成する工程と、
    　ゲート電極領域以外の領域において、前記導電層および前記窒化物半導体層の一部を連続して除去する工程とからなり、
    　前記ゲート電極領域を包含する領域を第１領域とし、前記第１領域に離間して隣接する領域を第２領域としたとき、前記第１領域および前記第２領域を覆うエッチングにより、前記窒化物半導体層を完全に除去し、前記第１領域に残った前記導電層を前記第１ゲート電極とし、前記第１領域に残った前記窒化物半導体層を前記第３窒化物半導体層とし、前記第２領域に残った前記窒化物半導体層を前記第４窒化物半導体層とする
    　請求項１８または１９に記載の半導体装置の製造方法。
  21. 　前記第３工程において、前記第３窒化物半導体層および前記第４窒化物半導体層の形成後に、前記第３窒化物半導体層および前記第４窒化物半導体層の上面に、プラズマＣＶＤ法により前記誘電体層を形成し、
    　前記第１ゲート電極は、水素の透過バリア性が前記第３窒化物半導体層より大きい材料、または水素の吸蔵性が前記第３窒化物半導体層より大きい材料を用いて形成される
    　請求項１８から２０のいずれか１項に記載の半導体装置の製造方法。
  22. 　前記第３工程において、前記誘電体層は、ｎ型となる不純物を含む原料を用いて形成される
    　請求項１８から２１のいずれか１項に記載の半導体装置の製造方法。
PCT/JP2024/012627 2023-03-30 2024-03-28 半導体装置および半導体装置の製造方法 WO2024204534A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202363493042P 2023-03-30 2023-03-30
US63/493,042 2023-03-30

Publications (1)

Publication Number Publication Date
WO2024204534A1 true WO2024204534A1 (ja) 2024-10-03

Family

ID=92906741

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2024/012627 WO2024204534A1 (ja) 2023-03-30 2024-03-28 半導体装置および半導体装置の製造方法

Country Status (1)

Country Link
WO (1) WO2024204534A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014174810A1 (ja) * 2013-04-25 2014-10-30 パナソニックＩｐマネジメント株式会社 半導体装置
WO2016098391A1 (ja) * 2014-12-18 2016-06-23 シャープ株式会社 電界効果トランジスタ
US20160240526A1 (en) * 2015-02-13 2016-08-18 The United States Of America As Represented By The Secretary Of The Navy Apparatus and Methods for Modulating Current / Voltage Response Using Multiple Semi-Conductive Channel Regions (SCR) Produced from Different Integrated Semiconductor Structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014174810A1 (ja) * 2013-04-25 2014-10-30 パナソニックＩｐマネジメント株式会社 半導体装置
WO2016098391A1 (ja) * 2014-12-18 2016-06-23 シャープ株式会社 電界効果トランジスタ
US20160240526A1 (en) * 2015-02-13 2016-08-18 The United States Of America As Represented By The Secretary Of The Navy Apparatus and Methods for Modulating Current / Voltage Response Using Multiple Semi-Conductive Channel Regions (SCR) Produced from Different Integrated Semiconductor Structures

Similar Documents

Publication Publication Date Title
US10868167B2 (en) Semiconductor device
TWI663698B (zh) 半導體裝置
TWI770134B (zh) 半導體裝置及半導體裝置之製造方法
JP4478175B2 (ja) 半導体装置
JP5672756B2 (ja) 半導体装置
US8519439B2 (en) Nitride semiconductor element with N-face semiconductor crystal layer
US20100320559A1 (en) Semiconductor device including independent active layers and method for fabricating the same
JP5526470B2 (ja) 窒化物系化合物半導体装置
US10868164B2 (en) Nitride semiconductor device
CN111902920B (zh) 氮化物半导体装置
JP5779284B2 (ja) スイッチング素子
JP2008034438A (ja) 半導体装置
US20150263104A1 (en) Semiconductor device
JP2023052520A (ja) 窒化物半導体装置
JP7017579B2 (ja) 窒化物半導体装置
JP5985162B2 (ja) 窒化物系半導体装置
JP5424128B2 (ja) 保護素子およびそれを備えた半導体装置
JP7097708B2 (ja) 窒化物半導体装置
JP7398885B2 (ja) 窒化物半導体装置およびその製造方法
WO2024204534A1 (ja) 半導体装置および半導体装置の製造方法
JP7313197B2 (ja) 半導体装置
JP2016134563A (ja) 半導体装置
JP6261291B2 (ja) ＧａＮ系電界効果トランジスタおよび窒化物半導体装置
JP2014045154A (ja) 半導体装置
JP2009044035A (ja) 電界効果半導体装置