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WO2013008382A1 - 窒化物半導体装置 - Google Patents

窒化物半導体装置 Download PDF

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Publication number
WO2013008382A1
WO2013008382A1 PCT/JP2012/003676 JP2012003676W WO2013008382A1 WO 2013008382 A1 WO2013008382 A1 WO 2013008382A1 JP 2012003676 W JP2012003676 W JP 2012003676W WO 2013008382 A1 WO2013008382 A1 WO 2013008382A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
wiring
layer
nitride semiconductor
insulating film
Prior art date
Application number
PCT/JP2012/003676
Other languages
English (en)
French (fr)
Inventor
一裕 海原
義治 按田
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to JP2013523776A priority Critical patent/JP5919521B2/ja
Priority to CN201280025683.5A priority patent/CN103597588B/zh
Publication of WO2013008382A1 publication Critical patent/WO2013008382A1/ja
Priority to US14/152,681 priority patent/US8866231B2/en

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    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Definitions

  • the present invention relates to a nitride semiconductor device, and more particularly to a nitride semiconductor device having an electrode pad formed on an active region.
  • the group III-V nitride semiconductor represented by the general formula Al x Ga 1-xy In y N (where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1 and 0 ⁇ x + y ⁇ 1) Since it has a wide band gap and a direct transition type band structure, which are characteristic features, it is applied to short wavelength optical elements. Furthermore, since III-V nitride semiconductors have the characteristics of a high breakdown electric field and a high saturation electron velocity, application to electronic devices and the like is also being studied.
  • a two-dimensional electron gas generated at an interface between an aluminum gallium nitride (Al x Ga 1-x N, where 0 ⁇ x ⁇ 1) layer and a gallium nitride (GaN) layer epitaxially grown sequentially on a semi-insulating substrate.
  • Hetero-junction field effect transistors (HFETs) using (2 Dimensional Electron Gas: 2DEG) are being developed as high-power devices and high-frequency devices.
  • HFETs Hetero-junction field effect transistors (HFETs) using (2 Dimensional Electron Gas: 2DEG) are being developed as high-power devices and high-frequency devices.
  • HFET Hetero-junction field effect transistors
  • 2DEG (2 Dimensional Electron Gas
  • the electron density of the HFET using a III-V nitride semiconductor exceeds 10 13 cm ⁇ 2 . This is about an order of magnitude larger than HFETs using aluminum gallium arsenide (AlGaAs) and gallium arsenide (GaAs).
  • AlGaAs aluminum gallium arsenide
  • GaAs gallium arsenide
  • a higher drain current density can be expected compared to an HFET using GaAs, and an element having a maximum drain current exceeding 1 A / mm is, for example, a non-patent document. It is presented in 1st class.
  • the III-V nitride semiconductor has a wide band gap (for example, 3.4 eV for GaN) and also exhibits high breakdown voltage characteristics. Therefore, in an HFET using a III-V nitride semiconductor, The withstand voltage between the drain electrode can be set to 100 V or more. For this reason, application of electronic devices such as HFETs using III-V nitride semiconductors to high-frequency devices and devices that are smaller than conventional devices and can handle high power is being studied.
  • the III-V nitride semiconductor device can reduce the size of the active region to about 1/3 to 1/10 of the silicon (Si) semiconductor device.
  • the conventional III-V nitride semiconductor device has a problem that the electrode pad for connecting the wiring occupies a large area and cannot be sufficiently miniaturized.
  • the wire diameter and ribbon size connected to the electrode pad be large, so there is a limit to reducing the electrode pad.
  • Patent Document 1 a so-called pad-on-element structure in which an electrode pad is formed on the active region is presented in Patent Document 1, for example. Since the power device handles a high voltage, when using a pad-on-element structure, it is necessary to form a thick interlayer film so that a leak current does not occur between the electrode pad and the underlying electrode.
  • an object of the present invention is to reduce the on-resistance and to obtain a nitride semiconductor device having a high maximum current per gate width.
  • the present invention has a nitride semiconductor device having a plurality of divided electrodes and a plurality of wiring layers connected to these electrodes.
  • a nitride semiconductor device includes a substrate, a nitride semiconductor layer formed on the substrate and having an active region, and extending parallel to each other on the active region in the nitride semiconductor layer.
  • a first electrode wiring layer formed and divided in the longitudinal direction; a first gate electrode formed along the first electrode wiring layer on the nitride semiconductor layer; and the nitride semiconductor layer
  • the first gate electrode is formed so as to extend in a direction perpendicular to the longitudinal direction of the first gate electrode and electrically connected to the first gate electrode.
  • First electrode upper layer wiring electrically connected to the electrode aggregation wiring.
  • the first electrode wiring layer is divided in the longitudinal direction, and the first gate electrode is formed along the first electrode wiring layer.
  • a transistor is constituted by the cells.
  • the wiring length of each cell becomes short, the wiring resistance of the electrode in each cell can be reduced.
  • the number of cells per chip size increases, and the ratio of the resistance of these wirings connected in parallel to the on-resistance of the entire device decreases. Can be reduced.
  • the wiring length of each cell is shortened, a decrease in ⁇ VGS due to an increase in source potential and a decrease in gate potential can be suppressed, and a decrease in maximum current can be prevented.
  • the first electrode aggregate wiring and the first gate electrode aggregate wiring that aggregate a plurality of cells among all these cells are formed in parallel in the film thickness direction of the substrate, the aggregate wiring in the chip As a result, the gate width of the transistor per unit chip area can be increased. As a result, the on-resistance can be reduced. Further, since the first electrode upper layer wiring connected to the first electrode aggregation wiring is formed on the first electrode aggregation wiring, even if the first electrode aggregation wiring is thin, the electron migration (Electron Migration: EM) can be prevented.
  • EM Electrode Migration
  • the nitride semiconductor device is formed between the first electrodes on the active region in the nitride semiconductor layer along the first electrodes, and is divided into the second electrodes in the longitudinal direction.
  • a wiring layer formed on a region where the first electrode wiring layer and the second electrode wiring layer are divided and the first gate electrode aggregated wiring is not formed;
  • the second electrode integrated wiring is also exposed, and the second electrode integrated wiring and the second electrode upper layer wiring are electrically connected through the opening of the insulating film on the wiring.
  • the second electrode integrated wiring is formed in a region where the first electrode wiring layer and the second electrode wiring layer are divided and in which the first electrode integrated wiring is not formed. Therefore, a high voltage can be applied to the second electrode wiring layer, and it can be used as a power device.
  • the second electrode upper layer wiring connected to the second electrode integrated wiring is formed on the second electrode integrated wiring, generation of EM can be prevented even if the second electrode integrated wiring is thinned.
  • the width of the second electrode wiring layer of each cell is narrow, it becomes difficult to form the second electrode upper layer wiring connected to the second electrode wiring layer via the wiring insulating film.
  • the opening of the on-wiring insulating film also exposes the first electrode wiring layer, and the first electrode upper-layer wiring is exposed to the first via the opening of the on-wiring insulating film. It is preferable that the electrode wiring layer is electrically connected.
  • the first electrode upper layer wiring is directly connected not only to the first electrode aggregation wiring but also to the first electrode wiring layer, so that the wiring resistance of the first electrode wiring layer in each cell is reduced. be able to.
  • the width of the first electrode upper layer wiring can be increased, and the electrical resistance in this layer can be reduced.
  • the opening of the on-wiring insulating film also exposes the second electrode wiring layer, and the second electrode upper-layer wiring is connected to the second through the opening of the on-wiring insulating film. It is preferable that the electrode wiring layer is electrically connected.
  • the second electrode upper layer wiring is directly connected not only to the second electrode aggregation wiring but also to the second electrode wiring layer, the wiring resistance of the second electrode wiring layer in each cell is reduced. be able to.
  • the width of the second upper layer electrode wiring can be increased, and the electrical resistance in this layer can be reduced.
  • the first electrode wiring layer includes a first electrode formed on the nitride semiconductor layer so as to be directly connected to the nitride semiconductor layer, and the first electrode An opening for covering the first gate electrode and the first gate electrode integrated wiring and exposing the first electrode on the nitride semiconductor layer.
  • An insulating film on the electrode having a portion is formed, and the first electrode wiring is preferably electrically connected to the first electrode through the opening of the insulating film on the electrode.
  • the second electrode wiring layer includes a second electrode formed on the nitride semiconductor layer so as to be directly connected to the nitride semiconductor layer, and a second electrode formed on the second electrode.
  • the second electrode wiring also exposes the second electrode, and the second electrode wiring is electrically connected to the second electrode through the opening of the insulating film on the electrode. It is preferable to connect to.
  • the width of the first gate electrode aggregated wiring is preferably larger than the width of the first gate electrode.
  • the width of the first electrode integrated wiring is preferably larger than the width of the first electrode wiring.
  • the width of the second electrode integrated wiring is larger than the width of the second electrode wiring.
  • the nitride semiconductor device includes a first electrode pad that is integrally formed with each of the first electrode upper layer wiring and the second electrode upper layer wiring on the insulating film on the wiring, and is located on the active region. And a second electrode pad.
  • the on-resistance can be reduced with a small number of metal layers.
  • the nitride semiconductor device includes a second gate electrode formed on the nitride semiconductor layer along the second electrode wiring layer, a first electrode wiring layer on the nitride semiconductor layer, and The second electrode wiring layer is formed so as to extend in a direction perpendicular to the longitudinal direction of the second gate electrode in a region where the second gate wiring layer is divided and the first gate electrode aggregated wiring is not formed. You may further provide the 2nd gate electrode aggregation wiring electrically connected with a gate electrode.
  • the on-resistance can be reduced and a sufficient maximum current can be obtained.
  • the width of the second gate electrode aggregated wiring is preferably larger than the width of the second gate electrode.
  • nitride semiconductor device of the present invention a nitride semiconductor device with reduced on-resistance and a high maximum current per gate width can be obtained.
  • FIG. 1 is a plan view showing a nitride semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line II-II in FIG. 1, showing the nitride semiconductor device according to the first embodiment of the present invention.
  • FIGS. 3A to 3D show the layers of the nitride semiconductor device according to the first embodiment of the present invention.
  • FIG. 3A shows the same layers as the gate electrode, the source electrode, and the drain electrode.
  • FIG. 3B is a plan view showing a layer below these
  • FIG. 3B is a plan view showing the same layer as the source electrode wiring and the drain electrode wiring, and a layer below them, and FIG. FIG.
  • FIG. 3D is a plan view showing a second insulating film and a layer below it, and FIG. 3D is a plan view showing a source electrode upper layer wiring, a drain electrode upper layer wiring, and a layer lower than these.
  • FIG. 4 is a plan view showing a nitride semiconductor device according to the second embodiment of the present invention.
  • 5 (a) to 5 (d) show the layers of the nitride semiconductor device according to the second embodiment of the present invention, and FIG. 5 (a) is the same as the G1, G2, S1, and S2 electrodes.
  • 5B and FIG. 5B are plan views showing the same layer as the S1 electrode wiring and the S2 electrode wiring and a layer lower than these layers
  • FIG. FIG. 5C is a plan view showing the second insulating film and the layer below it, and FIG. 5D is a plan view showing the S1 electrode upper layer wiring, the S2 electrode upper layer wiring, and the layers below them. .
  • the nitride semiconductor device has a buffer layer 2 and a nitride semiconductor layer 3 sequentially formed on a substrate 1 made of, for example, silicon (Si). Yes.
  • the nitride semiconductor layer 3 includes an undoped gallium nitride (GaN) layer 4 having a thickness of approximately 2.5 ⁇ m and an undoped gallium aluminum nitride (AlGaN) layer 5 having a thickness of approximately 50 nm formed thereon.
  • a two-dimensional electron gas (2DEG) is generated in the interface region between the undoped GaN layer 4 and the undoped AlGaN layer 5, and the 2DEG functions as a channel region.
  • a source electrode 7a as a first electrode and a drain electrode 7b as a second electrode are alternately formed apart from each other.
  • a part of the undoped AlGaN layer 5 and the undoped GaN layer 4 is removed, and the lower surfaces of the source electrode 7a and the drain electrode 7b are the undoped AlGaN layer 5 and the undoped GaN layer. 4 is formed so as to be located below the interface with 4.
  • the source electrode 7a and the drain electrode 7b are made of a metal such as titanium (Ti) or aluminum (Al).
  • the thickness of the undoped AlGaN layer 5 is thin, and magnesium (Mg) having a thickness of about 200 nm is doped thereon.
  • Mg magnesium
  • a p-type GaN layer 9 is formed.
  • a gate electrode 8 made of, for example, palladium (Pd), gold (Au), platinum (Pt), or the like is formed. For this reason, the p-type GaN layer 9 and the undoped AlGaN layer 5 form a PN junction.
  • the nitride semiconductor device of this embodiment is a field effect transistor (FET) having a multi-finger structure using a nitride semiconductor, and each of the source electrode 7a, the drain electrode 7b, and the gate electrode 8 is taken as one unit. It can be considered that a plurality of units are alternately inverted around the drain electrode 7b.
  • the source electrodes 7a, the drain electrodes 7b, and the gate electrodes 8 of each unit are electrically connected to each other as will be described later. Thereby, the gate width of the nitride semiconductor device can be extremely increased, and a power device capable of flowing a large current can be obtained.
  • a region in the nitride semiconductor layer 3 where the group of source electrodes 7a and drain electrodes 7b are formed and a channel region that is not insulated and separated are defined as active regions.
  • the source electrode 7a and the drain electrode 7b are formed in parallel so as to be a multi-finger type, and they are divided at equivalent positions in the longitudinal direction.
  • the divided area may be an inactive area.
  • the gate electrode 8 is formed between the source electrode 7a and the drain electrode 7b along the source electrode 7a.
  • the gate electrode vertical integrated wiring 10 connected to the plurality of gate electrodes 8 and extending in a direction perpendicular to the longitudinal direction of the gate electrode 8. Is formed. In this case, the wiring length of the gate electrode can be shortened, so that the voltage drop of the gate electrode due to the gate leakage current can be prevented.
  • ⁇ VGS can be set to a desired value, and a decrease in the maximum current of the device can be prevented. Further, since the multi-finger source electrode 7a and the drain electrode 7b are divided, the wiring resistance of the source electrode 7a and the drain electrode 7b of each cell can be reduced, and the source potential rises due to the wiring resistance of the source electrode 7a. ⁇ VGS can be reduced. As a result, the on-resistance of the device can be reduced, and a decrease in the maximum current of the device can be prevented.
  • a gate electrode parallel aggregate wiring 11 is formed on a part of the outer peripheral portion of the active region.
  • the gate electrode parallel aggregate wiring 11 is connected to a plurality of gate electrode vertical aggregate wirings 10 and bundles them.
  • the gate electrode parallel aggregate wiring 11 extends in a direction perpendicular to the longitudinal direction of the gate electrode vertical aggregate wiring 10, that is, in a direction parallel to the longitudinal direction of the gate electrode 8.
  • the gate electrode parallel aggregated wiring 11 may be formed inside the active region, particularly in the central portion. Further, the gate electrode parallel aggregation wiring 11 is not necessarily formed in the same layer as the gate electrode 8, and is formed in a layer connected to the end of the gate electrode vertical aggregation wiring 10 and above the gate electrode 8. Alternatively, it may be formed so as to be connected to another wiring layer.
  • a p-type GaN layer 9 is preferably formed between the nitride semiconductor layer 3 and the gate electrode vertical integrated wiring 10 and the gate electrode parallel integrated wiring 11.
  • the p-type GaN layer 9 is not necessary when the electrode parallel collective wiring 11 is formed on the inactive region.
  • the widths of the gate electrode vertical integrated wiring 10 and the gate electrode parallel integrated wiring 11 are preferably larger than the width of the gate electrode 8.
  • the first insulating film 6 has an opening 6a that exposes part of the surface (upper surface) of the source electrode 7a and the drain electrode 7b.
  • the first insulating film 6 is provided to stabilize the surface of the nitride semiconductor layer 3 and prevent moisture from entering the nitride semiconductor layer 3 from an interlayer insulating film 15 described later.
  • a source electrode wiring 12a made of, for example, Au is formed so as to be connected to the source electrode 7a through the opening 6a of the first insulating film 6, thereby forming a first electrode wiring layer. Is formed.
  • the source electrode wiring 12 a includes a Ti layer that is an adhesion layer in order to improve adhesion with the first insulating film 6.
  • the film thickness of the source electrode wiring 12a is about 5 ⁇ m, and the width is larger than the width of the source electrode 7a and the drain electrode 7b.
  • the source electrode wiring 12a on the source electrode 7a is formed so as to cover the gate electrodes 8 of two adjacent units, and its end portion extends to the drain electrode 7b side rather than the end portion of the gate electrode 8.
  • the drain electrode wiring 12b is formed on the drain electrode 7b so as to be connected to the drain electrode 7b through the opening 6a of the first insulating film 6, thereby forming the second electrode wiring layer. Is formed.
  • the source electrode wiring 12 a formed on the source electrode 7 a is a source electrode integrated wiring formed on the gate electrode vertical integrated wiring 10 on the first insulating film 6. 13a.
  • the drain electrode wiring 12b formed on the drain electrode 7b is a region on the first insulating film 6 where the source electrode 7a and the drain electrode 7b are divided, and the gate electrode vertical integrated wiring 10 is formed. It is connected to the drain electrode aggregated wiring 13b formed on the unexposed region.
  • the widths of the source electrode aggregated wiring 13a and the drain electrode aggregated wiring 13b are preferably larger than the widths of the source electrode wiring 12a and the drain electrode wiring 12b, respectively. In this way, generation of EM and increase in wiring resistance due to current concentration can be prevented.
  • the connection is facilitated.
  • a wiring layer connected to the wiring 12a and the drain electrode wiring 12b is formed.
  • the second insulating film 16 is a thick film, and the width of the source electrode wiring 12a and the drain electrode wiring 12b depends on the unit width of the transistor and cannot be increased freely.
  • the source electrode aggregated wiring 13a and the drain electrode aggregated wiring 13b are alternately formed in the longitudinal direction of the source electrode 7a and the drain electrode 7b.
  • the opening 6a of the first insulating film 6 is not formed between the source electrode integrated wiring 13a and the gate electrode vertical integrated wiring 10, and it is desirable that they are sufficiently insulated. It is desirable that one insulating film 6 has a film thickness necessary for the insulation.
  • the source electrode wiring 12a, the drain electrode wiring 12b, the source electrode integrated wiring 13a, and the drain electrode integrated wiring 13b for example, a protective film 14 made of SiN having a thickness of about 400 nm is formed. Yes.
  • an interlayer insulating film 15 having a thickness of about 10 ⁇ m and made of polybenzoxazole (PBO) or the like is formed on the protective film 14.
  • the protective film 14 and the interlayer insulating film 15 are collectively referred to as a second insulating film 16.
  • the protective film 14 is a moisture resistant film for the nitride semiconductor layer 3 and functions as an adhesion layer between the source electrode wiring 12 a and the drain electrode wiring 12 b and the interlayer insulating film 15.
  • the second insulating film 16 has an opening 16a exposing a part of the source electrode wiring 12a and the drain electrode wiring 12b. Specifically, as shown in FIG. 3C, the opening 16a (the hatched portion in FIG. 3C) exposes a part of the source electrode wiring 12a and the drain electrode wiring 12b, and the source electrode integrated wiring. 13a and drain electrode integrated wiring 13b are also exposed.
  • the opening 16a may expose only the source electrode integrated wiring 13a and the drain electrode integrated wiring 13b, but also exposes a part of the source electrode wiring 12a and the drain electrode wiring 12b to the upper layer thereof. By forming a wiring layer connected to these, the wiring resistance of the source electrode wiring and the drain electrode wiring can be further reduced.
  • the length of the portion where the source electrode wiring 12a and the drain electrode wiring 12b are exposed is preferably half or less of the length in the longitudinal direction of each wiring.
  • the length of the exposed portion of the source electrode wiring 12a and the drain electrode wiring 12b immediately below the electrode pad to be formed later does not have to be less than half of the length of each wiring.
  • the opening 16a that exposes the drain electrode wiring 12b is not formed under the source electrode pad 21a, and the source electrode wiring 12a is not formed. It is desirable to form the opening 16a that exposes all.
  • a source electrode upper layer wiring 20a that is selectively connected to the source electrode wiring 12a and the source electrode aggregation wiring 13a through the opening 16a is formed.
  • a drain electrode upper layer selectively connected to the drain electrode wiring 12b and the drain electrode aggregated wiring 13b through the opening 16a.
  • a wiring 20b is formed.
  • the source electrode upper layer wiring 20a is formed along the source electrode aggregation wiring 13a
  • the drain electrode upper layer wiring 20b is formed along the drain electrode aggregation wiring 13b.
  • the source electrode upper layer wiring 20a and the drain electrode upper layer wiring 20b are, for example, a lower layer adhesion layer 17 made of titanium (Ti) or the like, a conductive layer 18 made of copper (Cu) or the like, and an upper metal layer 19 made of nickel (Ni) or the like. Are sequentially stacked.
  • the film thickness of the lower adhesion layer 17 is about 100 nm
  • the film thickness of the conductive layer 18 is about 5 ⁇ m
  • the film thickness of the upper metal layer 19 is about 1 ⁇ m.
  • drain electrode pad 21b is connected to a part of the drain electrode aggregation wiring 13b and the drain electrode wiring 12b through the opening 16a of the second insulating film 16.
  • a gate electrode pad 22 connected to the gate electrode parallel aggregated wiring 11 is formed on the second insulating film 16 through the opening 16a.
  • a back electrode 23 made of, for example, Au and tin (Sn) is formed on the surface (back surface) opposite to the surface on which the nitride semiconductor layer 3 is formed in the substrate 1, and a potential is applied to the substrate 1 from the outside. Can also be given.
  • the width of the wiring formed in the layer below the source electrode upper layer wiring 20a and the drain electrode upper layer wiring 20b depends on the width of the transistor unit and cannot be increased freely. It cannot be reduced.
  • the wiring resistance of the device can be greatly reduced by forming the source electrode upper layer wiring 20a and the drain electrode upper layer wiring 20b which do not depend on the width of the unit on the upper layer.
  • the source electrode upper layer wiring 20a and drain electrode upper layer wiring 20b and the source electrode pad 21a and drain electrode pad 21b in the same layer, a low on-resistance and a sufficient maximum current can be obtained with a small number of wiring layers. Can do.
  • each electrode pad on the active region the chip area of the device can be reduced.
  • nitride semiconductor device According to the nitride semiconductor device according to the first embodiment of the present invention, a nitride semiconductor device with reduced on-resistance and a high maximum current per gate width can be obtained.
  • the nitride semiconductor device is a double gate type nitridation having two gates, ie, a G1 electrode 38a as a first gate electrode and a G2 electrode 38b as a second gate electrode. It is a physical semiconductor device. As shown in FIGS. 4 and 5, the G1 electrode pad 52a and the G2 electrode pad 52b are formed on the active region so as to be electrically connected to the G1 electrode 38a and the G2 electrode 38b, respectively. Similarly, an S1 electrode pad 51a and an S2 electrode pad 51b are formed on the active region so as to be electrically connected to the S1 electrode 37a as the first electrode and the S2 electrode 37b as the second electrode. .
  • the S1 electrode 37a and the S2 electrode 37b are formed in a multi-finger shape on the nitride semiconductor layer 3, and each is divided at an equivalent position in the longitudinal direction. . This divided area may be a non-active area.
  • a G1 electrode 38a and a G2 electrode 38b are formed along the S1 electrode 37a and the S2 electrode 37b, respectively. In the region where the S1 electrode 37a and the S2 electrode 37b are divided, the G1 electrode vertical aggregated wiring 40a and the G2 electrode vertical aggregated wiring 40b are alternately formed.
  • the G1 electrode vertical integrated wiring 40a and the G2 electrode vertical integrated wiring 40b are connected to the G1 electrode 38a and the G2 electrode 38b, respectively, and extend in a direction perpendicular to the longitudinal direction of the G1 electrode 38a and the G2 electrode 38b.
  • the wiring length of each gate electrode can be shortened, and the voltage drop of the gate electrode caused by the gate leakage current can be prevented.
  • ⁇ VGS can be set to a desired value, and a decrease in the maximum current of the device can be prevented.
  • the S1 electrode 37a and the S2 electrode 37b are divided and the wiring resistance of the S1 electrode 37a and the S2 electrode 37b of each cell can be reduced, ⁇ VGS due to a voltage increase caused by the wiring resistance of each electrode can be reduced.
  • the on-resistance of the device due to the wiring resistances of the S1 electrode 37a and the S2 electrode 37b can be reduced, and a decrease in the maximum current of the device can be prevented.
  • G1 electrode parallel aggregated wiring 41a and G2 electrode parallel aggregated wiring 41b are connected to each of a plurality of G1 electrode vertical aggregated wirings 40a and G2 electrode vertical aggregated wirings 40b on a part of the outer peripheral portion of the active region and bundled together. Is formed. These wirings extend in a direction parallel to the longitudinal direction of the G1 electrode 38a and the G2 electrode 38b.
  • the G1 electrode parallel aggregated wiring 41a and the G2 electrode parallel aggregated wiring 41b may be formed inside the active region, particularly in the central portion. However, it is desirable that the G1 electrode parallel aggregated wiring 41a is formed below or near the S1 electrode pad 51a, and the G2 electrode parallel aggregated wiring 41b is formed below or near the S2 electrode pad 51b.
  • the G1 electrode 38a and the G2 electrode 38b are not necessarily formed in the same layer as the G1 electrode 38a and the G2 electrode 38b, and the G1 electrodes 38a and G2 connected to the respective ends of the G1 electrode vertical integrated wiring 40a and the G2 electrode vertical integrated wiring 40b. It may be formed so as to be connected to another wiring layer above the electrode 38b.
  • the G1 electrode vertical aggregate wiring 40a, the G2 electrode vertical aggregate wiring 40b, the G1 electrode parallel aggregate wiring 41a, and the G2 electrode parallel aggregate wiring 41b are formed on the inactive region, It is not always necessary to form a p-type GaN layer in the lower layer.
  • the width of the G1 electrode vertical aggregated wiring 40a and the G1 electrode parallel aggregated wiring 41a is larger than the width of the G1 electrode 38a, and the width of the G2 electrode vertical aggregated wiring 40b and the G2 electrode parallel aggregated wiring 41b is the width of the G2 electrode 38b. Is preferably larger.
  • a first insulating film 6 is formed on each of the electrodes and wirings, and the first insulating film 6 exposes part of the S1 electrode 37a and the S2 electrode 37b. Opening 6a.
  • an S1 electrode wiring 42a and an S2 electrode wiring 42b are formed on each of the S1 electrode 37a and the S2 electrode 37b on the first insulating film 6.
  • the S1 electrode wiring 42a and the S2 electrode wiring 42b are connected to the S1 electrode 37a and the S2 electrode 37b through the opening 6a, respectively, thereby forming a first electrode wiring layer and a second electrode wiring layer.
  • an S1 electrode integrated wiring 43a and an S2 electrode integrated wiring 43b are formed, respectively.
  • the S1 electrode integrated wiring 43a is connected to the S1 electrode wiring 42a
  • the S2 electrode integrated wiring 43b is connected to the S2 electrode wiring 42b. It is desirable that the widths of the S1 electrode wiring 43a and the S2 electrode wiring 43b are larger than the widths of the S1 electrode wiring 42a and the S2 electrode wiring 42b, respectively. In this way, generation of EM due to current concentration and increase in wiring resistance can be prevented.
  • the connection is facilitated.
  • a wiring layer connected to the wiring 42a and the S2 electrode wiring 42b is formed.
  • the second insulating film 16 is a thick film, and the widths of the S1 electrode wiring 42a and the S2 electrode wiring 42b depend on the unit width of the transistor and cannot be freely increased.
  • the S1 electrode aggregation wiring 43a and the S2 electrode aggregation wiring 43b are alternately formed in the longitudinal direction of the S1 electrode 37a and the S2 electrode 37b.
  • the opening 6a of the first insulating film 6 is formed between the S1 electrode integrated wiring 43a and the G1 electrode vertical integrated wiring 40a and between the S2 electrode integrated wiring 43b and the G2 electrode vertical integrated wiring 40b.
  • each of them is sufficiently insulated, and it is desirable that the first insulating film 6 has a film thickness necessary for the insulation.
  • the second insulating film 16 is formed on the S1 electrode wiring 42a, the S2 electrode wiring 42b, the S1 electrode integrated wiring 43a, and the S2 electrode integrated wiring 43b.
  • the second insulating film 16 has an opening 16a (shaded portion in FIG. 5C) exposing a part of the S1 electrode wiring 42a, the S2 electrode wiring 42b, the S1 electrode aggregation wiring 43a, and the S2 electrode aggregation wiring 43b.
  • the opening 16a may expose only the S1 electrode aggregate wiring 43a and the S2 electrode aggregate wiring 43b, but also exposes part of the S1 electrode wiring 42a and the S2 electrode wiring 42b and connects them to the upper layers thereof.
  • the wiring resistance of the S1 electrode wiring 42a and the S2 electrode wiring 42b can be further reduced.
  • the length of the opening 16a that exposes the S1 electrode wiring 42a and the S2 electrode wiring 42b is preferably less than or equal to one half of the length in the longitudinal direction of the S1 electrode wiring 38a and the S2 electrode wiring 38b.
  • the length of the opening 16a exposing the S1 electrode wiring 42a and the S2 electrode wiring 42b is the length in the longitudinal direction of the S1 electrode wiring 38a and the S2 electrode wiring 38b. It does not have to be less than half of.
  • the opening 16a that exposes the S2 electrode wiring 37b is not formed under the S1 electrode pad 51a, and the S1 electrode wiring 37a is not formed. It is desirable to form the opening 16a that exposes all. In addition, it is desirable to form the opening 16a that exposes the entire S2 electrode wiring 37b without forming the opening 16a that exposes the S1 electrode wiring 37a under the S2 electrode pad 51b.
  • the S1 electrode upper layer wiring 50a and the S2 electrode upper layer wiring 50b are formed on the S1 electrode aggregation wiring 43a and the S2 electrode aggregation wiring 43b on the second insulating film 16, respectively. ing.
  • the S1 electrode upper layer wiring 50a is connected to the S1 electrode aggregation wiring 43a through the opening 16a of the second insulating film 16.
  • the S2 electrode upper layer wiring 50b is connected to the S2 electrode aggregation wiring 43b through the opening 16a.
  • These wirings have the same configuration as the source electrode upper layer wiring of the first embodiment, that is, for example, a laminated structure of a lower layer adhesion layer made of Ti, a conductive layer made of Cu, and an upper metal layer made of Ni. .
  • S1 electrode pads 51a and S2 electrode pads 51b are formed integrally with the S1 electrode upper layer wiring 50a and the S2 electrode upper layer wiring 50b, respectively. That is, the S1 electrode pad 51a and the S2 electrode pad 51b are made of the same material as the S1 electrode upper layer wiring 50a and the S2 electrode pad 51b.
  • the S1 electrode pad 51a and the S2 electrode pad 51b are located on the active region.
  • the G1 electrode pad 52a and the G2 electrode pad 52b are also formed on the same layer as the S1 electrode pad 51a and the S2 electrode pad 51b.
  • the G1 electrode pad 52a and the G2 electrode pad 52b are formed so as to be connected to, for example, the wiring drawn from the G1 electrode vertical aggregated wiring 40a and the G2 electrode vertical aggregated wiring 40b that are closest to them. Yes.
  • the G1 electrode pad 52a and the G1 electrode parallel aggregated wiring 41b and the G2 electrode parallel aggregated wiring 41b formed on the outer periphery of the active region are connected to the G1 electrode parallel aggregated wiring 41b and the G2 electrode parallel aggregated wiring 41b, respectively.
  • the G2 electrode pad 52b may be formed.
  • the width of the wiring formed in the layer below the S1 electrode upper layer wiring 50a and the S2 electrode upper layer wiring 50b depends on the width of the transistor unit and cannot be increased freely. It cannot be reduced. However, by forming the S1 electrode upper layer wiring 50a and the S2 electrode upper layer wiring 50b that do not depend on the width of the unit on the upper layer, the wiring resistance of the device can be greatly reduced. Further, by forming the S1 electrode upper layer wiring 50a and S2 electrode upper layer wiring 50b and the S1 electrode pad 51a and S2 electrode pad 51b in the same layer, a low on-resistance and a sufficient maximum current can be obtained with a small number of wiring layers. Can do. Further, by forming each electrode pad on the active region, the chip area of the device can be reduced.
  • nitride semiconductor device having a double gate structure with reduced on-resistance and high maximum current per gate width can be obtained.
  • the nitride semiconductor device according to the present invention can reduce on-resistance and increase the maximum current per gate width, and is particularly useful for a nitride semiconductor device having an electrode pad formed on an active region.

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Abstract

　窒化物半導体装置は、窒化物半導体層の上に互いに平行に形成され、長手方向にそれぞれ分割された第１の電極配線層と、第１の電極配線層に沿って形成された第１のゲート電極と、第１の電極配線層が分割された領域に形成され、第１のゲート電極と接続する第１のゲート電極集約配線と、第１のゲート電極集約配線の上に形成され、第１の電極配線層と接続する第１の電極集約配線（１３ａ）と、第１の電極集約配線の上に形成された配線上絶縁膜（１６）の上に形成され、配線上絶縁膜の開口部を介して第１の電極集約配線と接続する第１の電極上層配線（２０ａ）とを備えている。

Description

窒化物半導体装置
　本発明は、窒化物半導体装置に関し、特に、活性領域の上に形成された電極パッドを有する窒化物半導体装置に関する。
　一般式がＡｌｘＧａ１－ｘ－ｙＩｎｙＮ（但し、０≦ｘ≦１、０≦ｙ≦１及び０≦ｘ＋ｙ≦１）で表されるIII－Ｖ族窒化物半導体は、その物理的特徴である広いバンドギャップと直接遷移型のバンド構造とを有するため、短波長光学素子に応用されている。さらに、III－Ｖ族窒化物半導体は、高い破壊電界及び高い飽和電子速度という特徴を有するため、電子デバイス等への応用も検討されている。
　特に、半絶縁性基板の上に順次エピタキシャル成長された窒化アルミニウムガリウム（ＡｌｘＧａ１－ｘＮ、但し、０＜ｘ≦１）層と窒化ガリウム（ＧａＮ）層との界面に生じる二次元電子ガス（２Dimensional Electron Gas：２ＤＥＧ）を用いるヘテロ接合電界効果トランジスタ（Hetero-junction Field Effect Transistor：ＨＦＥＴ）は、高出力デバイス及び高周波デバイスとして開発が進められている。ＨＦＥＴでは、キャリア供給層（Ｎ型ＡｌＧａＮショットキ層）から電子が供給されるだけでなく、自発分極及びピエゾ分極による分極効果によって電荷が供給される。このため、III－Ｖ族窒化物半導体を用いたＨＦＥＴの電子密度は、１０１３ｃｍ－２を超える。これは、砒化アルミニウムガリウム（ＡｌＧａＡｓ）及び砒化ガリウム（ＧａＡｓ）を用いたＨＦＥＴと比べて１桁程度も大きい。このように、III－Ｖ族窒化物半導体を用いたＨＦＥＴにおいては、ＧａＡｓを用いたＨＦＥＴと比べて高いドレイン電流密度が期待でき、最大ドレイン電流が１Ａ／ｍｍを超える素子が、例えば非特許文献１等に提示されている。さらに、III－Ｖ族窒化物半導体は広いバンドギャップ（例えば、ＧａＮでは３．４ｅＶ）を有し、高い耐圧特性をも示すため、III－Ｖ族窒化物半導体を用いたＨＦＥＴでは、ゲート電極とドレイン電極との間の耐圧を１００Ｖ以上とすることが可能である。このため、III－Ｖ族窒化物半導体を用いたＨＦＥＴ等の電子デバイスは、高周波素子、及び従来よりも小型で且つ大電力を扱える素子への応用が検討されている。
　これらの特性により、III－Ｖ族窒化物半導体装置は、活性領域の大きさをシリコン（Ｓｉ）半導体装置の３分の１～１０分の１程度に縮小することが可能である。しかしながら、従来のIII－Ｖ族窒化物半導体装置は、配線を接続するための電極パッドが占める面積が大きく、十分に小型化することができないという問題がある。特に、大電流を流すパワーデバイスの用途では、電極パッドに接続するワイヤ径及びリボンサイズは大きい方が望ましいため、電極パッドを小さくすることには限界がある。
　そこで、活性領域の上に電極パッドを形成する、いわゆるパッドオンエレメント構造が、例えば特許文献１等に提示されている。パワーデバイスは高電圧を扱うため、パッドオンエレメント構造を用いる場合、電極パッドと下層の電極との間にリーク電流が発生しないように、厚膜の層間膜を形成する必要がある。
　また、高効率なデバイスを得るには、デバイスのオン抵抗の低減は必須である。さらに、パワーデバイスの用途では大電流化及び高耐圧化も必要となる。これらの特性を得るために、ゲート幅を大きくし、且つオン抵抗を低減することによって、より大きな最大電流を得ることができる。
特開２００８－１７７５２７号公報
安藤祐二、岡本康宏、宮本広信、中山達峰、井上隆、葛原正明著「高耐圧AlGaN/GaNヘテロ接合FETの評価」信学技報、ED2002-214, CPM2002-105(2002-10), pp.29-34
　しかしながら、ＦＥＴのゲート幅を直線的に延長すると、配線抵抗に起因するオン抵抗が増大し、十分にオン抵抗を低減できない。また、ソース電位の上昇及びゲート電位の低下により、ゲートとソースとの間の電圧差（ΔＶＧＳ）が減少するため、ゲート幅の増大によって期待されるだけの最大電流を得ることができない。
　本発明は前記の問題に鑑み、その目的は、オン抵抗を低減し、ゲート幅当たりの最大電流が高い窒化物半導体装置を得ることができるようにすることにある。
　前記の目的を達成するために、本発明は窒化物半導体装置を、複数に分割された電極とこれらと接続する複数の配線層を有する構成とする。
　具体的に、本発明に係る窒化物半導体装置は、基板と、基板の上に形成され、活性領域を有する窒化物半導体層と、窒化物半導体層における活性領域の上に互いに平行に延びるように形成され、長手方向にそれぞれ分割された第１の電極配線層と、窒化物半導体層の上に第１の電極配線層に沿って形成された第１のゲート電極と、窒化物半導体層の上における第１の電極配線層が分割された領域に、第１のゲート電極の長手方向と垂直な方向に延びるように形成され、第１のゲート電極と電気的に接続する第１のゲート電極集約配線と、第１のゲート電極集約配線の上に該第１のゲート電極集約配線と離間して形成され、第１の電極配線層と電気的に接続する第１の電極集約配線と、第１の電極配線層及び第１の電極集約配線層の上に形成され、第１の電極集約配線を露出する開口部を有する配線上絶縁膜と、配線上絶縁膜の上における第１の電極集約配線の上に形成され、第１の開口部を介して第１の電極集約配線と電気的に接続する第１の電極上層配線とを備えている。
　本発明に係る窒化物半導体装置によると、第１の電極配線層がその長手方向において分割され、第１の電極配線層に沿って第１のゲート電極が形成されているため、複数の島状のセルによりトランジスタが構成されることとなる。このとき、各セルの配線長が短くなるため、各セル内の電極の配線抵抗を低減することができる。また、セルサイズが小さくなるほど、同一のチップサイズ当たりのセル数が多くなり、並列に接続されたこれらの配線の抵抗がデバイス全体のオン抵抗に寄与する割合は小さくなるため、デバイス全体のオン抵抗を低減することができる。また、各セルの配線長が短くなるため、ソース電位の上昇及びゲート電位の低下によるΔＶＧＳの減少を抑制でき、最大電流の低下を防止できる。また、これらの全てのセルのうち複数のセルを集約する第１の電極集約配線と第１のゲート電極集約配線とが基板の膜厚方向に並列に形成されているため、チップ内の集約配線が占める割合を減らし、単位チップ面積当たりのトランジスタのゲート幅を増大できる。その結果、オン抵抗を低減することができる。また、第１の電極集約配線の上に該第１の電極集約配線と接続する第１の電極上層配線が形成されているため、第１の電極集約配線が細くてもエレクトロンマイグレーション（Electron Migration：ＥＭ）の発生を防ぐことができる。
　本発明に係る窒化物半導体装置は、窒化物半導体層における活性領域の上の第１の電極同士の間に該第１の電極に沿って形成され、長手方向にそれぞれ分割された第２の電極配線層と、第１の電極配線層及び第２の電極配線層が分割された領域で且つ第１のゲート電極集約配線が形成されていない領域の上に形成され、第２の電極配線層と電気的に接続する第２の電極集約配線と、配線上絶縁膜の上における第２の電極集約配線の上に形成された第２の電極上層配線とをさらに備え、配線上絶縁膜の開口部は、第２の電極集約配線をも露出し、第２の電極集約配線と第２の電極上層配線とは配線上絶縁膜の開口部を介して電気的に接続されていることが好ましい。
　このようにすると、第２の電極集約配線が第１の電極配線層及び第２の電極配線層が分割された領域で且つ、第１の電極集約配線が形成されていない領域に形成されているため、第２の電極配線層に高電圧を印加でき、パワーデバイスとして用いることが可能となる。また、第２の電極集約配線の上にこれと接続された第２の電極上層配線が形成されているため、第２の電極集約配線を細くしてもＥＭの発生を防ぐことができる。また、各セルの第２の電極配線層の幅が細い場合、第２の電極配線層と配線上絶縁膜を介して接続する第２の電極上層配線を形成することが困難となるが、第２の電極集約配線と接続することにより、複数のセル群と電気的に接続する第２の電極上層配線を形成することが可能となる。
　本発明に係る窒化物半導体装置において、配線上絶縁膜の開口部は、第１の電極配線層をも露出し、第１の電極上層配線は、配線上絶縁膜の開口部を介して第１の電極配線層と電気的に接続されていることが好ましい。
　このようにすると、第１の電極上層配線は、第１の電極集約配線だけでなく、第１の電極配線層とも直接接続するため、各セルにおける第１の電極配線層の配線抵抗を低減することができる。また、第１の電極上層配線の幅を大きくすることができ、この層における電気抵抗を低減することができる。
　本発明に係る窒化物半導体装置において、配線上絶縁膜の開口部は、第２の電極配線層をも露出し、第２の電極上層配線は、配線上絶縁膜の開口部を介して第２の電極配線層と電気的に接続されていることが好ましい。
　このようにすると、第２の電極上層配線は、第２の電極集約配線だけでなく、第２の電極配線層とも直接接続するため、各セルにおける第２の電極配線層の配線抵抗を低減することができる。また、第２の上層電極配線の幅を大きくすることができ、この層における電気抵抗を低減することができる。
　本発明に係る窒化物半導体装置において、第１の電極配線層は、窒化物半導体層の上に該窒化物半導体層と直接に接続するように形成された第１の電極と、第１の電極の上に形成された第１の電極配線とを含み、窒化物半導体層の上には、第１のゲート電極及び第１のゲート電極集約配線を覆い、且つ、第１の電極を露出する開口部を有する電極上絶縁膜が形成され、第１の電極配線は、電極上絶縁膜の開口部を介して第１の電極と電気的に接続していることが好ましい。
　この場合、第２の電極配線層は、窒化物半導体層の上に該窒化物半導体層と直接に接続するように形成された第２の電極と、第２の電極の上に形成された第２の電極配線とを含み、電極上絶縁膜の開口部は、第２の電極をも露出し、第２の電極配線は、電極上絶縁膜の開口部を介して第２の電極と電気的に接続していることが好ましい。
　本発明に係る窒化物半導体装置において、第１のゲート電極集約配線の幅は、第１のゲート電極の幅よりも大きいことが好ましい。
　このようにすると、より大きい幅を有する配線を設けるため、ＥＭを防ぎ、また、電位の低下を防ぐことができる。
　本発明に係る窒化物半導体装置において、第１の電極集約配線の幅は、第１の電極配線の幅よりも大きいことが好ましい。
　このようにすると、配線上絶縁膜を介する第１の電極上層配線とその下層との接続が容易となり、ＥＭを防ぐことができる。
　本発明に係る窒化物半導体装置において、第２の電極集約配線の幅は、第２の電極配線の幅よりも大きいことが好ましい。
　このようにすると、配線上絶縁膜を介する第２の電極上層配線とその下層との接続が容易となり、ＥＭを防ぐことができる。
　本発明に係る窒化物半導体装置は、配線上絶縁膜の上に第１の電極上層配線及び第２の電極上層配線のそれぞれと一体に形成され、活性領域の上に位置する第１の電極パッド及び第２の電極パッドをさらに備えていることが好ましい。
　このようにすると、第１の電極上層配線、第２の電極上層配線、第１の電極パッド及び第２の電極パッドが同一の層に形成されるため、少ない金属層でオン抵抗を低減できる。
　本発明に係る窒化物半導体装置は、窒化物半導体層の上に第２の電極配線層に沿って形成された第２のゲート電極と、窒化物半導体層の上における第１の電極配線層及び第２の電極配線層が分割された領域で且つ第１のゲート電極集約配線が形成されていない領域に、第２のゲート電極の長手方向と垂直な方向に延びるように形成され、第２のゲート電極と電気的に接続する第２のゲート電極集約配線とをさらに備えていてもよい。
　このようにすると、シングルゲート構造と同様に、第１のゲート電極及び第２のゲート電極を備えるダブルゲート構造であっても、オン抵抗を低減し、十分な最大電流を得ることができる。
　この場合、第２のゲート電極集約配線の幅は、第２のゲート電極の幅よりも大きいことが好ましい。
　このようにすると、より大きい幅を有する配線を設けるため、ＥＭを防ぎ、また、電位の低下を防ぐことができる。
　本発明に係る窒化物半導体装置によると、オン抵抗を低減し、ゲート幅当たりの最大電流が高い窒化物半導体装置を得ることができる。
図１は本発明の第１の実施形態に係る窒化物半導体装置を示す平面図である。 図２は本発明の第１の実施形態に係る窒化物半導体装置を示す、図１のII－II線における断面図である。 図３（ａ）～図３（ｄ）は本発明の第１の実施形態に係る窒化物半導体装置の各層を示し、図３（ａ）はゲート電極、ソース電極及びドレイン電極と同一の層並びにこれらよりも下の層を示す平面図であり、図３（ｂ）はソース電極配線及びドレイン電極配線と同一の層並びにこれらよりも下の層を示す平面図であり、図３（ｃ）は第２の絶縁膜及びこれよりも下の層を示す平面図であり、図３（ｄ）はソース電極上層配線及びドレイン電極上層配線並びにこれらよりも下の層を示す平面図である。 図４は本発明の第２の実施形態に係る窒化物半導体装置を示す平面図である。 図５（ａ）～図５（ｄ）は本発明の第２の実施形態に係る窒化物半導体装置の各層を示し、図５（ａ）はＧ１電極、Ｇ２電極、Ｓ１電極及びＳ２電極と同一の層並びにこれらよりも下の層を示す平面図であり、図５（ｂ）はＳ１電極配線及びＳ２電極配線と同一の層並びにこれらよりも下の層を示す平面図であり、図５（ｃ）は第２の絶縁膜及びこれよりも下の層を示す平面図であり、図５（ｄ）はＳ１電極上層配線及びＳ２電極上層配線並びにこれらよりも下の層を示す平面図である。
　（第１の実施形態）
　本発明の第１の実施形態に係る窒化物半導体装置について、図１～図３を参照しながら説明する。
　図１及び図２に示すように、第１の実施形態に係る窒化物半導体装置は、例えばシリコン（Ｓｉ）からなる基板１の上に、バッファ層２及び窒化物半導体層３が順次形成されている。窒化物半導体層３は、厚さが２．５μｍ程度のアンドープ窒化ガリウム（ＧａＮ）層４と、その上に形成された厚さが５０ｎｍ程度のアンドープ窒化ガリウムアルミニウム（ＡｌＧａＮ）層５とにより構成されている。アンドープＧａＮ層４のアンドープＡｌＧａＮ層５との界面領域には、２次元電子ガス（２ＤＥＧ）が発生し、２ＤＥＧはチャネル領域として機能する。
　窒化物半導体層３の上には、第１の電極であるソース電極７ａ及び第２の電極であるドレイン電極７ｂが、互いに離間し且つ交互に形成されている。本実施形態では、コンタクト抵抗を低減するために、アンドープＡｌＧａＮ層５及びアンドープＧａＮ層４の一部が除去され、ソース電極７ａ及びドレイン電極７ｂは、それらの下面がアンドープＡｌＧａＮ層５とアンドープＧａＮ層４との界面よりも下に位置するように形成されている。ソース電極７ａ及びドレイン電極７ｂは、チタン（Ｔｉ）又はアルミニウム（Ａｌ）等の金属からなる。また、ソース電極７ａとドレイン電極７ｂとの間における幅が約１μｍの領域は、アンドープＡｌＧａＮ層５の膜厚が薄くなっており、その上に厚さが２００ｎｍ程度のマグネシウム（Ｍｇ）がドープされたｐ型ＧａＮ層９が形成されている。ｐ型ＧａＮ層９の上には、例えばパラジウム（Ｐｄ）、金（Ａｕ）又は白金（Ｐｔ）等からなるゲート電極８が形成されている。このため、ｐ型ＧａＮ層９とアンドープＡｌＧａＮ層５とによってＰＮ接合が形成される。その結果、ゲート電極８に印加する電圧が０Ｖの場合でも、ｐ型ＧａＮ層９から基板１側とドレイン電極７ｂ側とに向かって、アンドープＡｌＧａＮ層５及びアンドープＧａＮ層４に空乏層が広がる。これにより、チャネル領域を流れる電流が遮断されるため、ノーマリオフ動作を行わせることが可能となる。
　本実施形態の窒化物半導体装置は、窒化物半導体を用いたマルチフィンガ構造を有する電界効果トランジスタ（ＦＥＴ）であり、それぞれ１つのソース電極７ａ、ドレイン電極７ｂ及びゲート電極８を１つのユニットとすると、複数のユニットがドレイン電極７ｂを中心に交互に反転して配置されているとみなすことができる。各ユニットのソース電極７ａ同士、ドレイン電極７ｂ同士及びゲート電極８同士は、後に説明するように互いに電気的に接続されている。これにより、窒化物半導体装置のゲート幅を極めて大きくすることができ、大電流を流すことが可能なパワーデバイスを得ることができる。なお、本実施形態においては、窒化物半導体層３における一群のソース電極７ａ及びドレイン電極７ｂが形成された領域及びチャネル領域であって、絶縁分離されていない領域を活性領域とする。
　図３（ａ）に示すように、ソース電極７ａ及びドレイン電極７ｂは、マルチフィンガ型となるように各電極が平行に形成されており、それらは長手方向の同等の位置において分割されている。なお、その分割された領域は、非活性領域としてもよい。ゲート電極８は、ソース電極７ａに沿って、ソース電極７ａとドレイン電極７ｂとの間に形成されている。窒化物半導体層３の上におけるソース電極７ａ及びドレイン電極７ｂが分割された領域には、複数のゲート電極８と接続し、ゲート電極８の長手方向と垂直な方向に延びるゲート電極垂直集約配線１０が形成されている。このようにすると、ゲート電極の配線長を短くできるため、ゲートリーク電流によるゲート電極の電圧降下を防ぐことができる。その結果、ΔＶＧＳを所望の値にすることができ、デバイスの最大電流の低下を防ぐことができる。また、マルチフィンガ型のソース電極７ａ及びドレイン電極７ｂが分割されているため、各セルのソース電極７ａ及びドレイン電極７ｂの配線抵抗を低減でき、ソース電極７ａの配線抵抗に起因するソース電位の上昇によるΔＶＧＳを低減できる。その結果、デバイスのオン抵抗を低減し、デバイスの最大電流の低下を防ぐことができる。
　活性領域の外周部の一部には、複数のゲート電極垂直集約配線１０と接続し、それらを束ねる配線であるゲート電極平行集約配線１１が形成されている。ゲート電極平行集約配線１１は、ゲート電極垂直集約配線１０の長手方向と垂直な方向、すなわち、ゲート電極８の長手方向と平行な方向に延びている。なお、ゲート電極平行集約配線１１は、活性領域の内側、特に中央部に形成されてもよい。また、ゲート電極平行集約配線１１は、必ずしもゲート電極８と同一の層において形成される必要はなく、ゲート電極垂直集約配線１０の端部と接続し且つゲート電極８よりも上の層に形成された他の配線層と接続するように形成されてもよい。また、窒化物半導体層３とゲート電極垂直集約配線１０及びゲート電極平行集約配線１１との間には、ｐ型ＧａＮ層９が形成されていることが好ましいが、ゲート電極垂直集約配線１０及びゲート電極平行集約配線１１が非活性領域の上に形成されている場合、ｐ型ＧａＮ層９は必要でない。また、ゲート電極垂直集約配線１０及びゲート電極平行集約配線１１の幅は、ゲート電極８の幅よりも大きいことが好ましい。
　窒化物半導体層３、ソース電極７ａ、ドレイン電極７ｂ、ゲート電極８、ｐ型ＧａＮ層９及びゲート電極垂直集約配線１０の上には、例えば膜厚３００ｎｍ程度の窒化シリコン（ＳｉＮ）からなる第１の絶縁膜６が形成されている。第１の絶縁膜６は、ソース電極７ａ及びドレイン電極７ｂの表面（上面）の一部を露出する開口部６ａを有する。第１の絶縁膜６は、窒化物半導体層３の表面を安定化させ、後述する層間絶縁膜１５から窒化物半導体層３に水分が浸入することを防ぐために設けられている。
　ソース電極７ａの上には、第１の絶縁膜６の開口部６ａを介してソース電極７ａと接続するように、例えばＡｕからなるソース電極配線１２ａが形成され、これらにより第１の電極配線層が形成されている。ソース電極配線１２ａは、第１の絶縁膜６との密着性を向上するために密着層であるＴｉ層を含む。ソース電極配線１２ａの膜厚は５μｍ程度であり、その幅はソース電極７ａ及びドレイン電極７ｂの幅以上の大きさである。ここで、ソース電極７ａの上のソース電極配線１２ａは、隣接する２つのユニットのゲート電極８を覆うように形成され、その端部はゲート電極８の端部よりもドレイン電極７ｂ側に広がるように形成されており、ソースフィールドプレートとしても機能する。同様に、ドレイン電極７ｂの上には、第１の絶縁膜６の開口部６ａを介してドレイン電極７ｂと接続するように、ドレイン電極配線１２ｂが形成され、これらにより第２の電極配線層が形成されている。
　図３（ｂ）に示すように、ソース電極７ａの上に形成されたソース電極配線１２ａは、第１の絶縁膜６の上におけるゲート電極垂直集約配線１０の上に形成されたソース電極集約配線１３ａと接続されている。また、ドレイン電極７ｂの上に形成されたドレイン電極配線１２ｂは、第１の絶縁膜６の上におけるソース電極７ａ及びドレイン電極７ｂが分割されている領域で且つゲート電極垂直集約配線１０が形成されていない領域の上に形成されたドレイン電極集約配線１３ｂと接続されている。なお、ソース電極集約配線１３ａ及びドレイン電極集約配線１３ｂの幅は、それぞれソース電極配線１２ａ及びドレイン電極配線１２ｂの幅よりも大きいことが望ましい。このようにすると、電流の集中によるＥＭの発生及び配線抵抗の増大を防ぐことができる。また、ソース電極集約配線１３ａ、ドレイン電極集約配線１３ｂ、ソース電極配線１２ａ及びドレイン電極配線１２ｂの上にこれらと接続する配線層を形成する際に、その接続が容易となる。具体的に、後に詳細に説明するように、ソース電極配線１２ａ等の上に形成される第２の絶縁膜１６の開口部１６ａを介してソース電極集約配線１３ａ、ドレイン電極集約配線１３ｂ、ソース電極配線１２ａ及びドレイン電極配線１２ｂと接続される配線層が形成される。このとき、第２の絶縁膜１６が厚膜であり、また、ソース電極配線１２ａ及びドレイン電極配線１２ｂの幅は、トランジスタのユニット幅に依存し、自由に大きくすることができないため、常にソース電極配線１２ａ及びドレイン電極配線１２ｂとこれらの上の配線層とを接続することは困難である。そこで、前述の通り、ソース電極集約配線１３ａ及びドレイン電極集約配線１３ｂの幅を大きくすることにより、少なくともこれら集約配線の上における接続が可能となる。但し、ソース電極配線１２ａ及びドレイン電極配線１２ｂにおいても接続される方がデバイスの配線抵抗を低減するのに望ましい。
　また、ソース電極集約配線１３ａ及びドレイン電極集約配線１３ｂは、ソース電極７ａ及びドレイン電極７ｂの長手方向に交互に形成されているのが望ましい。ここで、ソース電極集約配線１３ａとゲート電極垂直集約配線１０との間には第１の絶縁膜６の開口部６ａは形成されておらず、それらは十分に絶縁されていることが望ましく、第１の絶縁膜６は、その絶縁に必要な膜厚を有することが望ましい。
　第１の絶縁膜２０６、ソース電極配線１２ａ、ドレイン電極配線１２ｂ、ソース電極集約配線１３ａ及びドレイン電極集約配線１３ｂの上には、例えば膜厚が４００ｎｍ程度のＳｉＮからなる保護膜１４が形成されている。保護膜１４の上には、例えば膜厚が１０μｍ程度であり、ポリベンズオキサゾール（ＰＢＯ）等からなる層間絶縁膜１５が形成されている。ここで、保護膜１４及び層間絶縁膜１５を合わせて第２の絶縁膜１６と呼ぶ。保護膜１４は、第１の絶縁膜６と同様に、窒化物半導体層３に対する耐湿膜であり、ソース電極配線１２ａ及びドレイン電極配線１２ｂと層間絶縁膜１５との密着層として機能する。
　第２の絶縁膜１６は、ソース電極配線１２ａ及びドレイン電極配線１２ｂの一部を露出する開口部１６ａを有する。具体的に、図３（ｃ）に示すように、開口部１６ａ（図３（ｃ）の斜線部）は、ソース電極配線１２ａ及びドレイン電極配線１２ｂの一部を露出すると共に、ソース電極集約配線１３ａ及びドレイン電極集約配線１３ｂをも露出する。ここで、開口部１６ａは、ソース電極集約配線１３ａ及びドレイン電極集約配線１３ｂのみを露出しても構わないが、ソース電極配線１２ａ及びドレイン電極配線１２ｂの一部をも露出し、これらの上層にこれらと接続する配線層を形成することによって、ソース電極配線及びドレイン電極配線の配線抵抗をより低減できる。なお、ソース電極配線１２ａ及びドレイン電極配線１２ｂが露出されている部分の長さは、各配線の長手方向の長さの２分の１以下であることが好ましい。但し、後に形成される電極パッドの直下におけるソース電極配線１２ａ及びドレイン電極配線１２ｂが露出されている部分の長さは、各配線の長さの２分の１以下とならなくてもよい。具体的には、電極パッドの大きさが各セルの大きさよりも十分に大きい場合、ソース電極パッド２１ａの下において、ドレイン電極配線１２ｂを露出する開口部１６ａを形成せず、ソース電極配線１２ａの全てを露出する開口部１６ａを形成することが望ましい。また、ドレイン電極パッド２１ｂの下において、ソース電極配線１２ａを露出する開口部１６ａを形成せず、ドレイン電極配線１２ｂの全てを露出する開口部１６ａを形成することが望ましい。
　第２の絶縁膜１６の上には、開口部１６ａを介してソース電極配線１２ａ及びソース電極集約配線１３ａと選択的に接続されたソース電極上層配線２０ａが形成されている。同様に、図３（ｄ）に示すように、第２の絶縁膜１６の上には、開口部１６ａを介してドレイン電極配線１２ｂ及びドレイン電極集約配線１３ｂと選択的に接続されたドレイン電極上層配線２０ｂが形成されている。また、ソース電極上層配線２０ａは、ソース電極集約配線１３ａに沿って形成され、ドレイン電極上層配線２０ｂは、ドレイン電極集約配線１３ｂに沿って形成されている。ソース電極上層配線２０ａ及びドレイン電極上層配線２０ｂは、例えばチタン（Ｔｉ）等からなる下層密着層１７と、銅（Ｃｕ）等からなる導電層１８と、ニッケル（Ｎｉ）等からなる上層金属層１９とが順次積層されて構成されている。下層密着層１７の膜厚は１００ｎｍ程度であり、導電層１８の膜厚は５μｍ程度であり、上層金属層１９の膜厚は１μｍ程度である。
　第２の絶縁膜１６の上には、ソース電極上層配線２０ａ及びドレイン電極上層配線２０ｂとそれぞれ一体に形成されたソース電極パッド２１ａ及びドレイン電極パッド２１ｂが形成されている。すなわち、ソース電極パッド２１ａ及びドレイン電極パッド２１ｂは、ソース電極上層配線２０ａ及びドレイン電極上層配線２０ｂと同一の材料からなる。なお、ソース電極パッド２１ａ及びドレイン電極パッド２１ｂは、活性領域の上に位置する。ソース電極パッド２１ａは、第２の絶縁膜１６の開口部１６ａを介してソース電極集約配線１３ａ及びソース電極配線１２ａの一部と接続している。同様に、ドレイン電極パッド２１ｂは、第２の絶縁膜１６の開口部１６ａを介してドレイン電極集約配線１３ｂ及びドレイン電極配線１２ｂの一部と接続している。また、第２の絶縁膜１６の上には、その開口部１６ａを介してゲート電極平行集約配線１１と接続するゲート電極パッド２２が形成されている。
　基板１における窒化物半導体層３が形成された面と反対側の面（裏面）には、例えばＡｕ及びスズ（Ｓｎ）等からなる裏面電極２３が形成されており、外部から基板１に電位を与えることもできる。
　ソース電極上層配線２０ａ及びドレイン電極上層配線２０ｂよりも下の層に形成された配線の幅は、トランジスタのユニットの幅に依存しており、自由に大きくすることができないため、配線抵抗を十分に低減できない。しかしながら、それらの上層にユニットの幅に依存しないソース電極上層配線２０ａ及びドレイン電極上層配線２０ｂを形成することにより、デバイスの配線抵抗を大幅に低減することができる。また、ソース電極上層配線２０ａ及びドレイン電極上層配線２０ｂとソース電極パッド２１ａ及びドレイン電極パッド２１ｂとを同一の層に形成することにより、少ない配線層で低いオン抵抗と十分な最大電流とを得ることができる。さらに、各電極パッドを活性領域の上に形成することにより、デバイスのチップ面積を低減することができる。
　本発明の第１の実施形態に係る窒化物半導体装置によると、オン抵抗を低減し、ゲート幅当たりの最大電流が高い窒化物半導体装置を得ることができる。
　（第２の実施形態）
　以下、本発明の第２の実施形態に係る窒化物半導体装置ついて図４及び図５を参照しながら説明する。本実施形態において、第１の実施形態と同一の部材には同一の符号を付け、その説明を省略し、異なる部分についてのみ説明する。
　本発明の第２の実施形態に係る窒化物半導体装置は、第１のゲート電極であるＧ１電極３８ａ及び第２のゲート電極であるＧ２電極３８ｂの２つをゲート電極として有するダブルゲート型の窒化物半導体装置である。図４及び図５に示すように、活性領域の上にＧ１電極３８ａ及びＧ２電極３８ｂとそれぞれ電気的に接続するようにＧ１電極パッド５２ａ及びＧ２電極パッド５２ｂが形成されている。同様に、第１の電極であるＳ１電極３７ａ及び第２の電極であるＳ２電極３７ｂと電気的に接続するように、活性領域の上にＳ１電極パッド５１ａ及びＳ２電極パッド５１ｂが形成されている。
　具体的に、図５（ａ）に示すように、窒化物半導体層３の上にＳ１電極３７ａ及びＳ２電極３７ｂがマルチフィンガ状に形成され、それぞれは長手方向の同等の位置において分割されている。この分割された領域は、非活性領域としてもよい。また、Ｓ１電極３７ａ及びＳ２電極３７ｂのそれぞれに沿ってＧ１電極３８ａ及びＧ２電極３８ｂが形成されている。Ｓ１電極３７ａ及びＳ２電極３７ｂが分割された領域には、Ｇ１電極垂直集約配線４０ａ及びＧ２電極垂直集約配線４０ｂがそれぞれ交互に形成されている。Ｇ１電極垂直集約配線４０ａ及びＧ２電極垂直集約配線４０ｂは、それぞれＧ１電極３８ａ及びＧ２電極３８ｂと接続し、Ｇ１電極３８ａ及びＧ２電極３８ｂの長手方向と垂直な方向に延びている。これにより、各ゲート電極の配線長を短くでき、ゲートリーク電流で生じるゲート電極の電圧降下を防ぐことができる。その結果、ΔＶＧＳを所望の値にすることができ、デバイスの最大電流の低下を防止することができる。また、Ｓ１電極３７ａ及びＳ２電極３７ｂが分割され、各セルのＳ１電極３７ａ及びＳ２電極３７ｂの配線抵抗を低減できるため、各電極の配線抵抗に起因する電圧の上昇によるΔＶＧＳを低減できる。その結果、Ｓ１電極３７ａ及びＳ２電極３７ｂの配線抵抗によるデバイスのオン抵抗を低減でき、デバイスの最大電流の低下を防止できる。
　活性領域の外周部の一部に、複数のＧ１電極垂直集約配線４０ａ及びＧ２電極垂直集約配線４０ｂのそれぞれと接続し、それらを束ねる配線であるＧ１電極平行集約配線４１ａ及びＧ２電極平行集約配線４１ｂが形成されている。これらの配線は、Ｇ１電極３８ａ及びＧ２電極３８ｂの長手方向に平行な方向に延びている。Ｇ１電極平行集約配線４１ａ及びＧ２電極平行集約配線４１ｂは、活性領域の内側、特に中央部に形成されてもよい。但し、Ｇ１電極平行集約配線４１ａは、Ｓ１電極パッド５１ａの下又はその近傍に形成され、Ｇ２電極平行集約配線４１ｂは、Ｓ２電極パッド５１ｂの下又はその近傍に形成されることが望ましい。また、それらは必ずしもＧ１電極３８ａ及びＧ２電極３８ｂと同一の層に形成される必要はなく、Ｇ１電極垂直集約配線４０ａ及びＧ２電極垂直集約配線４０ｂのそれぞれの端部と接続するＧ１電極３８ａ及びＧ２電極３８ｂよりも上層の他の配線層と接続するように形成されてもよい。なお、第１の実施形態と同様に、Ｇ１電極垂直集約配線４０ａ、Ｇ２電極垂直集約配線４０ｂ、Ｇ１電極平行集約配線４１ａ及びＧ２電極平行集約配線４１ｂを非活性領域の上に形成する場合、それらの下層には必ずしもｐ型ＧａＮ層を形成する必要はない。また、Ｇ１電極垂直集約配線４０ａ及びＧ１電極平行集約配線４１ａの幅は、Ｇ１電極３８ａの幅よりも大きく、Ｇ２電極垂直集約配線４０ｂ及びＧ２電極平行集約配線４１ｂの幅は、Ｇ２電極３８ｂの幅よりも大きいことが好ましい。
　図５（ｂ）に示すように、前記の各電極及び配線の上には第１の絶縁膜６が形成され、第１の絶縁膜６は、Ｓ１電極３７ａ及びＳ２電極３７ｂの一部を露出する開口部６ａを有する。第１の絶縁膜６の上におけるＳ１電極３７ａ及びＳ２電極３７ｂのそれぞれの上にはＳ１電極配線４２ａ及びＳ２電極配線４２ｂが形成されている。Ｓ１電極配線４２ａ及びＳ２電極配線４２ｂは、それぞれ開口部６ａを介してＳ１電極３７ａ及びＳ２電極３７ｂと接続しており、これらにより、第１の電極配線層及び第２の電極配線層が形成されている。第１の絶縁膜６の上におけるＧ１電極垂直集約配線４０ａ及びＧ２電極垂直集約配線４０ｂの上には、それぞれＳ１電極集約配線４３ａ及びＳ２電極集約配線４３ｂが形成されている。Ｓ１電極集約配線４３ａは、Ｓ１電極配線４２ａと接続し、Ｓ２電極集約配線４３ｂは、Ｓ２電極配線４２ｂと接続している。なお、Ｓ１電極集約配線４３ａ及びＳ２電極集約配線４３ｂの幅は、それぞれＳ１電極配線４２ａ及びＳ２電極配線４２ｂの幅よりも大きいことが望ましい。このようにすると、電流の集中によるＥＭの発生と、配線抵抗の増大とを防止できる。また、Ｓ１電極集約配線４３ａ、Ｓ２電極集約配線４３ｂ、Ｓ１電極配線４２ａ及びＳ２電極配線４２ｂの上にこれらと接続する配線層を形成する際に、その接続が容易となる。具体的に、後に詳細に説明するように、Ｓ１電極配線４２ａ等の上に形成される第２の絶縁膜１６の開口部１６ａを介してＳ１電極集約配線４３ａ、Ｓ２電極集約配線４３ｂ、Ｓ１電極配線４２ａ及びＳ２電極配線４２ｂと接続される配線層が形成される。このとき、第２の絶縁膜１６が厚膜であり、また、Ｓ１電極配線４２ａ及びＳ２電極配線４２ｂの幅は、トランジスタのユニット幅に依存し、自由に大きくすることができないため、常にＳ１電極配線４２ａ及びＳ２電極配線４２ｂとこれらの上の配線層とを接続することは困難である。そこで、前述の通り、Ｓ１電極集約配線４３ａ及びＳ２電極集約配線４３ｂの幅を大きくすることにより、少なくともこれら集約配線の上における接続が可能となる。但し、Ｓ１電極配線４２ａ及びＳ２電極配線４２ｂにおいても接続される方がデバイスの配線抵抗を低減するのに望ましい。
　Ｓ１電極集約配線４３ａ及びＳ２電極集約配線４３ｂは、Ｓ１電極３７ａ及びＳ２電極３７ｂの長手方向に交互に形成されるのが望ましい。ここで、Ｓ１電極集約配線４３ａとＧ１電極垂直集約配線４０ａとの間、及びＳ２電極集約配線４３ｂとＧ２電極垂直集約配線４０ｂとの間には、第１の絶縁膜６の開口部６ａは形成されず、それぞれは十分に絶縁されていることが望ましく、第１の絶縁膜６はその絶縁に必要な膜厚を有することが望ましい。
　図５（ｃ）に示すように、Ｓ１電極配線４２ａ、Ｓ２電極配線４２ｂ、Ｓ１電極集約配線４３ａ及びＳ２電極集約配線４３ｂの上には、第２の絶縁膜１６が形成されている。第２の絶縁膜１６は、Ｓ１電極配線４２ａ、Ｓ２電極配線４２ｂ、Ｓ１電極集約配線４３ａ及びＳ２電極集約配線４３ｂの一部を露出する開口部１６ａ（図５（ｃ）の斜線部）を有する。開口部１６ａは、Ｓ１電極集約配線４３ａ及びＳ２電極集約配線４３ｂのみを露出してもよいが、Ｓ１電極配線４２ａ及びＳ２電極配線４２ｂの一部をも露出し、これらの上層にこれらと接続する配線層を形成することによって、Ｓ１電極配線４２ａ及びＳ２電極配線４２ｂの配線抵抗をより低減できる。Ｓ１電極配線４２ａ及びＳ２電極配線４２ｂを露出する開口部１６ａの長さは、Ｓ１電極配線３８ａ及びＳ２電極配線３８ｂの長手方向の長さの２分の１以下であることが好ましい。但し、Ｓ１電極パッド５１ａ及びＳ２電極パッド５１ｂの直下においては、Ｓ１電極配線４２ａ及びＳ２電極配線４２ｂを露出する開口部１６ａの長さがＳ１電極配線３８ａ及びＳ２電極配線３８ｂの長手方向の長さの２分の１以下とならなくてもよい。具体的に、各電極パッドの大きさが各セルの大きさよりも十分に大きい場合、Ｓ１電極パッド５１ａの下において、Ｓ２電極配線３７ｂを露出する開口部１６ａを形成せず、Ｓ１電極配線３７ａの全てを露出する開口部１６ａを形成することが望ましい。また、Ｓ２電極パッド５１ｂの下において、Ｓ１電極配線３７ａを露出する開口部１６ａを形成せず、Ｓ２電極配線３７ｂの全てを露出する開口部１６ａを形成することが望ましい。
　図５（ｄ）に示すように、第２の絶縁膜１６の上におけるＳ１電極集約配線４３ａ及びＳ２電極集約配線４３ｂの上には、それぞれＳ１電極上層配線５０ａ及びＳ２電極上層配線５０ｂが形成されている。Ｓ１電極上層配線５０ａは、第２の絶縁膜１６の開口部１６ａを介してＳ１電極集約配線４３ａと接続している。同様に、Ｓ２電極上層配線５０ｂは、開口部１６ａを介してＳ２電極集約配線４３ｂと接続している。それらの配線は第１の実施形態のソース電極上層配線等と同一の構成を有し、すなわち、例えばＴｉからなる下層密着層、Ｃｕからなる導電層及びＮｉからなる上層金属層の積層構造を有する。また、第２の絶縁膜１６の上には、Ｓ１電極上層配線５０ａ及びＳ２電極上層配線５０ｂとそれぞれ一体に形成されたＳ１電極パッド５１ａ及びＳ２電極パッド５１ｂが形成されている。すなわち、Ｓ１電極パッド５１ａ及びＳ２電極パッド５１ｂは、Ｓ１電極上層配線５０ａ及びＳ２電極パッド５１ｂと同一の材料からなる。なお、Ｓ１電極パッド５１ａ及びＳ２電極パッド５１ｂは、活性領域の上に位置する。また、Ｇ１電極パッド５２ａ及びＧ２電極パッド５２ｂもＳ１電極パッド５１ａ及びＳ２電極パッド５１ｂと同一の層上に形成されている。ここで、Ｇ１電極パッド５２ａ及びＧ２電極パッド５２ｂは、例えばこれらと最も近接しているＧ１電極垂直集約配線４０ａ及びＧ２電極垂直集約配線４０ｂから引き出された配線等とそれぞれ接続するように形成されている。なお、第１の実施形態と同様に、活性領域の外周部に形成されたＧ１電極平行集約配線４１ａ及びＧ２電極平行集約配線４１ｂの上に、これらとそれぞれ接続するように、Ｇ１電極パッド５２ａ及びＧ２電極パッド５２ｂが形成されても構わない。
　Ｓ１電極上層配線５０ａ及びＳ２電極上層配線５０ｂよりも下の層に形成された配線の幅は、トランジスタのユニットの幅に依存しており、自由に大きくすることができないため、配線抵抗を十分に低減できない。しかしながら、それらの上層にユニットの幅に依存しないＳ１電極上層配線５０ａ及びＳ２電極上層配線５０ｂを形成することにより、デバイスの配線抵抗を大幅に低減することができる。また、Ｓ１電極上層配線５０ａ及びＳ２電極上層配線５０ｂとＳ１電極パッド５１ａ及びＳ２電極パッド５１ｂとを同一の層に形成することにより、少ない配線層で低いオン抵抗と十分な最大電流とを得ることができる。さらに、各電極パッドを活性領域の上に形成することにより、デバイスのチップ面積を低減することができる。
　本発明の第２の実施形態に係る窒化物半導体装置によると、オン抵抗を低減し、ゲート幅当たりの最大電流が高い、ダブルゲート構造を有する窒化物半導体装置を得ることができる。
　本発明に係る窒化物半導体装置は、オン抵抗を低減し、ゲート幅当たりの最大電流が高くでき、特に、活性領域の上に形成された電極パッドを有する窒化物半導体装置等に有用である。
１　基板
２　バッファ層
３　窒化物半導体層
４　アンドープＧａＮ層
５　アンドープＡｌＧａＮ層
６　第１の絶縁膜（電極上絶縁膜）
６ａ　（第１の絶縁膜の）開口部
７ａ　ソース電極（第１の電極）
７ｂ　ドレイン電極（第２の電極）
８　ゲート電極
９　ｐ型ＧａＮ層
１０　ゲート電極垂直集約配線（第１のゲート電極集約配線）
１１　ゲート電極平行集約配線
１２ａ　ソース電極配線（第１の電極配線）
１２ｂ　ドレイン電極配線（第２の電極配線）
１３ａ　ソース電極集約配線（第１の電極集約配線）
１３ｂ　ドレイン電極集約配線（第２の電極集約配線）
１４　保護膜
１５　層間絶縁膜
１６　第２の絶縁膜（配線上絶縁膜）
１６ａ（第２の絶縁膜の）開口部
１７　下層密着層
１８　導電層
１９　上層金属層
２０ａ　ソース電極上層配線（第１の電極上層配線）
２０ｂ　ドレイン電極上層配線（第２の電極上層配線）
２１ａ　ソース電極パッド（第１の電極パッド）
２１ｂ　ドレイン電極パッド（第２の電極パッド）
２２　ゲート電極パッド
２３　裏面電極
３７ａ　Ｓ１電極（第１の電極）
３７ｂ　Ｓ２電極（第２の電極）
３８ａ　Ｇ１電極（第１のゲート電極）
３８ｂ　Ｇ２電極（第２のゲート電極）
４０ａ　Ｇ１電極垂直集約配線（第１のゲート電極集約配線）
４０ｂ　Ｇ２電極垂直集約配線（第２のゲート電極集約配線）
４１ａ　Ｇ１電極平行集約配線
４１ｂ　Ｇ２電極平行集約配線
４２ａ　Ｓ１電極配線（第１の電極配線）
４２ｂ　Ｓ２電極配線（第２の電極配線）
４３ａ　Ｓ１電極集約配線（第１の電極集約配線）
４３ｂ　Ｓ２電極集約配線（第２の電極集約配線）
５０ａ　Ｓ１電極上層配線（第１の電極上層配線）
５０ｂ　Ｓ２電極上層配線（第２の電極上層配線）
５１ａ　Ｓ１電極パッド（第１の電極パッド）
５１ｂ　Ｓ２電極パッド（第２の電極パッド）
５２ａ　Ｇ１電極パッド
５２ｂ　Ｇ２電極パッド

Claims (12)

  1. 　基板と、
    　前記基板の上に形成され、活性領域を有する窒化物半導体層と、
    　前記窒化物半導体層における前記活性領域の上に互いに平行に延びるように形成され、長手方向にそれぞれ分割された第１の電極配線層と、
    　前記窒化物半導体層の上に前記第１の電極配線層に沿って形成された第１のゲート電極と、
    　前記窒化物半導体層の上における前記第１の電極配線層が分割された領域に、前記第１のゲート電極の長手方向と垂直な方向に延びるように形成され、前記第１のゲート電極と電気的に接続する第１のゲート電極集約配線と、
    　前記第１のゲート電極集約配線の上に該第１のゲート電極集約配線と離間して形成され、前記第１の電極配線層と電気的に接続する第１の電極集約配線と、
    　前記第１の電極配線層及び第１の電極集約配線層の上に形成され、前記第１の電極集約配線を露出する開口部を有する配線上絶縁膜と、
    　前記配線上絶縁膜の上における前記第１の電極集約配線の上に形成され、前記第１の開口部を介して前記第１の電極集約配線と電気的に接続する第１の電極上層配線とを備えている窒化物半導体装置。
  2. 　請求項１において、
    　前記窒化物半導体層における前記活性領域の上の前記第１の電極同士の間に該第１の電極に沿って形成され、長手方向にそれぞれ分割された第２の電極配線層と、
    　前記第１の電極配線層及び第２の電極配線層が分割された領域で且つ前記第１のゲート電極集約配線が形成されていない領域の上に形成され、前記第２の電極配線層と電気的に接続する第２の電極集約配線と、
    　前記配線上絶縁膜の上における前記第２の電極集約配線の上に形成された第２の電極上層配線とをさらに備え、
    　前記配線上絶縁膜の開口部は、前記第２の電極集約配線をも露出し、前記第２の電極集約配線と前記第２の電極上層配線とは前記配線上絶縁膜の開口部を介して電気的に接続されている窒化物半導体装置。
  3. 　請求項１又は２において、
    　前記配線上絶縁膜の開口部は、前記第１の電極配線層をも露出し、
    　前記第１の電極上層配線は、前記配線上絶縁膜の開口部を介して前記第１の電極配線層と電気的に接続されている窒化物半導体装置。
  4. 　請求項２又は３において、
    　前記配線上絶縁膜の開口部は、前記第２の電極配線層をも露出し、
    　前記第２の電極上層配線は、前記配線上絶縁膜の開口部を介して前記第２の電極配線層と電気的に接続されている窒化物半導体装置。
  5. 　請求項１～４のいずれか１項において、
    　前記第１の電極配線層は、前記窒化物半導体層の上に該窒化物半導体層と直接に接続するように形成された第１の電極と、前記第１の電極の上に形成された第１の電極配線とを含み、
    　前記窒化物半導体層の上には、前記第１のゲート電極及び第１のゲート電極集約配線を覆い、且つ、前記第１の電極を露出する開口部を有する電極上絶縁膜が形成され、
    　前記第１の電極配線は、前記電極上絶縁膜の開口部を介して前記第１の電極と電気的に接続している窒化物半導体装置。
  6. 　請求項５において、
    　前記第２の電極配線層は、前記窒化物半導体層の上に該窒化物半導体層と直接に接続するように形成された第２の電極と、前記第２の電極の上に形成された第２の電極配線とを含み、
    　前記電極上絶縁膜の開口部は、前記第２の電極をも露出し、
    　前記第２の電極配線は、前記電極上絶縁膜の開口部を介して前記第２の電極と電気的に接続している窒化物半導体装置。
  7. 　請求項１～６のいずれか１項において、
    　前記第１のゲート電極集約配線の幅は、前記第１のゲート電極の幅よりも大きい窒化物半導体装置。
  8. 　請求項５～７のいずれか１項において、
    　前記第１の電極集約配線の幅は、前記第１の電極配線の幅よりも大きい窒化物半導体装置。
  9. 　請求項６～８のいずれか１項において、
    　前記第２の電極集約配線の幅は、前記第２の電極配線の幅よりも大きい窒化物半導体装置。
  10. 　請求項２～９のいずれか１項において、
    　前記配線上絶縁膜の上に前記第１の電極上層配線及び第２の電極上層配線のそれぞれと一体に形成され、前記活性領域の上に位置する第１の電極パッド及び第２の電極パッドをさらに備えている窒化物半導体装置。
  11. 　請求項２～１０のいずれか１項において、
    　前記窒化物半導体層の上に前記第２の電極配線層に沿って形成された第２のゲート電極と、
    　前記窒化物半導体層の上における前記第１の電極配線層及び第２の電極配線層が分割された領域で且つ前記第１のゲート電極集約配線が形成されていない領域に、前記第２のゲート電極の長手方向と垂直な方向に延びるように形成され、前記第２のゲート電極と電気的に接続する第２のゲート電極集約配線とをさらに備えている窒化物半導体装置。
  12. 　請求項１１において、
    　前記第２のゲート電極集約配線の幅は、第２のゲート電極の幅よりも大きい窒化物半導体装置。
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