JP2011142182A - 電界効果トランジスタ - Google Patents

Abstract

【課題】高電圧を印加しても壊れにくい電界効果トランジスタを提供すること。
【解決手段】この電界効果トランジスタは、略同一の第１、第２トランジスタ部１１,１２を備える。第１のトランジスタ部１１は、ヘテロ接合を含むIII族窒化物半導体層構造、III族窒化物半導体層構造上に間隔をおいて配置されたソース電極５およびドレイン電極７、フィールドプレート９１を有するゲート電極６、ドレイン電極７を被覆するように配置された絶縁体層８を有する。フィールドプレート９１は、ドレイン電極７を覆うようにひさし状に延在する。第２のトランジスタ部１２は、第１のトランジスタ部１１と略面対称に配置されている。第１のトランジスタ部１１のIII族窒化物半導体層構造、絶縁体層８およびドレイン電極７は、第２のトランジスタ部１２において対応する構造または層と一体化されている。
【選択図】図１

Description

本発明は、電界効果トランジスタに関する。

III族窒化物半導体を用いた高耐圧ヘテロ接合型電界効果トランジスタ（ＨＦＥＴ）は、高い絶縁破壊電界強度、高い熱伝導率を有する高周波のパワースイッチング素子として広く研究されている（例えば、特許文献１参照）。図１２に、III族窒化物半導体を用いた代表的なｎチャネル型ＨＦＥＴの概略断面を示す（特許文献１参照）。

図１２のトランジスタでは、基板１２０１上に、III族窒化物半導体を含むバッファ層１２０２が形成され、その上部にIII族窒化物半導体からなるチャネル層１２０３が形成され、その上部にチャネル層１２０３よりも大きなバンドギャップを持ったIII族窒化物半導体からなるバリア層１２０４が形成されている。互いに異なるバンドギャップを有するチャネル層１２０３とバリア層１２０４との界面にはヘテロ接合が形成されている。自発分極とピエゾ分極によりヘテロ接合界面の近傍は、電子が高濃度で蓄積する二次元電子ガス１２２０が存在すると共に、ヘテロ接合を含むIII族窒化物半導体層構造になっている。また、二次元電子ガスのシート電子濃度は、チャネル層とバリア層の構成により異なるが、例えば、１×１０^１２〜１×１０^１３／ｃｍ^２程度になっている。

ソース電極１２０５、ドレイン電極１２０７およびゲート電極１２０６がバリア層１２０４上部に形成され、絶縁体層１２０８がバリア層を覆うよう形成されている。

上記ゲート電極１２０６は、ドレイン電極１２０７側にひさし状に張り出し絶縁体層１２０８上に形成されたフィールドプレート部１２９１を有している。これにより、電界効果トランジスタに高電圧を印加した際に、バリア層１２０４と接するドレイン電極１２０７側のゲート電極１２０６の端角部（図１２のＡ部）に掛かる電界を緩和させる。この結果、前記のゲート電極１２０６の端角部に局所的に電界が集中することによるゲート電極１２０６の周囲での破壊を抑制し、トランジスタの破壊耐圧の低下を防ぐようになっている。

尚、図１２のようなトランジスタでは、ソース電極１２０５とドレイン電極１２０７との間の電流は、電子をキャリアとして、主に二次元電子ガス１２２０内を流れるようになっている。上記ゲート電極１２０６に印加する電圧を変化させることにより、オン／オフを切換えできるようになっている。

しかし、図１２に示すような構造の電界効果トランジスタにおいて、トランジスタがオフの状態で、ソース電極１２０５およびゲート電極１２０６と、ドレイン電極１２０７との間に高電圧を印加すると、素子内部にかかる電界によりキャリアが増大して、素子が壊れてしまう場合がある。

詳しくは、従来のフィールドプレート構造を有する電界効果トランジスタに、高電圧を印加すると、「バリア層と接触しているドレイン側のゲート電極端角部（図１２のＡ部）」だけでなく、「ドレイン電極との距離が最も短くなるフィールドプレート電極端角部（図１２のＢ部）」と、「前記フィールドプレート電極端角部直下の絶縁体層および半導体からなるバリア層（図１２のＣ部）」に局所的な電界集中が起こる。特に、ドレイン電極１２０７との距離が短くなった場合においては、フィールドプレート電極端角部（図１２のＢ部）で非常に電界が集中しやすいことが知られている（非特許文献１参照）。

このことにより、上記フィールドプレート電極端角部の周囲にある絶縁体層１２０８や半導体からなるバリア層１２０４（図１２のＢ部およびＣ部）において、局所的に非常に大きな電界がかかる部分が生じ、キャリアが増大し素子が壊れることがある。

このキャリアの増大は、高電圧を印加すると、素子内部に絶縁破壊強度を超える電界強度が局所的部分にかかり、その部分でなだれ降伏が起こることが一因であると考えられている。トランジスタを構成する絶縁体層１２０８や、バリア層１２０４などといった半導体部において、キャリアが急激に増加することにより、素子破壊が起こると考えられているのである。

特開２００４−２００２４８号公報 特開２００４−１７７１５１号公報

Wataru Saito, Masahiko Kuraguchi, Yoshiharu Takada, Kunio Tsuda, Ichiro Omura, and Tsuneo Ogura "Design Optimization of High Breakdown Voltage AlGaN-GaN Power HEMT on an Insulating Substrate for RONA-VB Tradeoff Characteristics" IEEE TRANSACTIONS ON ELECTRON DEVICES, vol.52, No.1, 2005

そこで、本発明の課題は、高電圧を印加しても壊れにくい電界効果トランジスタを提供することにある。

上記課題を解決するため、この発明の電界効果トランジスタは、
第１のトランジスタ部と、
上記第１のトランジスタ部と略同一の第２のトランジスタ部と
を備え、
上記第１のトランジスタ部および上記第２のトランジスタ部は、夫々
ヘテロ接合を含むIII族窒化物半導体層構造と、
上記III族窒化物半導体層構造上に間隔をおいて配置されたソース電極およびドレイン電極と、
上記III族窒化物半導体層構造上に上記ドレイン電極を被覆するように配置された第１の絶縁体層と、
上記ソース電極と上記ドレイン電極との間に、上記ソース電極および上記ドレイン電極に間隔をおいて位置するゲート電極本体と、上記第１の絶縁体層上に位置すると共に、上記ゲート電極本体から上記ドレイン電極に向けてひさし状に延びるフィールドプレートとを有するゲート電極と
を有し、
上記第１のトランジスタ部の上記III族窒化物半導体層構造と、上記第２のトランジスタ部の上記III族窒化物半導体層構造とは、一体化されており、
上記第１のトランジスタ部の上記第１の絶縁体と、上記第２のトランジスタ部の上記第１の絶縁体とは、一体化されており、
上記第１のトランジスタ部の上記ドレイン電極と、上記第２のトランジスタ部の上記ドレイン電極とは、一体化されており、
上記第１のトランジスタ部と、第２のトランジスタ部とは、略面対称に配置され、
上記第１のトランジスタ部の上記フィールドプレートと、上記第２のトランジスタ部のフィールドプレートとは、電気的に接続されていることを特徴としている。

また、一実施形態では、
上記第１のトランジスタ部の上記フィールドプレートと、上記第１のトランジスタ部の上記III族窒化物半導体層構造の上面とのその上面の法線方向の最大の距離は、１ミクロン以上である。

また、一実施形態では、
上記第１のトランジスタ部の上記フィールドプレートは、上記第１のトランジスタ部の上記III族窒化物半導体層構造の上面から上記第１のトランジスタ部の上記フィールドプレートまでの上記上面の法線方向の距離が、上記第１のトランジスタ部の上記ゲート電極から上記第１のトランジスタ部の上記ドレイン電極に行くにしたがって連続的に大きくなる部分を有している。

また、一実施形態では、
上記第１のトランジスタ部の上記フィールドプレートは、
上記第１のトランジスタ部の上記III族窒化物半導体層構造の上面に略平行な状態で、その上面にその上面の法線方向に対向する第１の面を有する第１部分と、
上記法線方向において、上記第１部分の上記第１のトランジスタ部の上記III族窒化物半導体層構造側とは反対側に位置すると共に、上記上面に略平行な状態で上記上面に上記法線方向に対向する第２の面を有する第２部分と、
上記第１部分と上記第２部分とを連結する連結部と
を有し、
上記第１部分の延在方向の長さが、０.５μｍ以上かつ３μｍ以下であり、
上記第１の面と上記上面との上記法線方向の距離が、１０μｍ以上かつ５０μｍ以下である。

また、一実施形態では、
上記第１のトランジスタ部の上記第１の絶縁体層は、誘電率が互いに異なる複数の層を有している。

また、一実施形態では、
上記第１のトランジスタ部の上記ゲート電極と、上記第１のトランジスタ部の上記III族窒化物半導体層構造の上面との間に第２の絶縁体層を備える。

また、一実施形態では、
上記第１のトランジスタ部の上記III族窒化物半導体層構造の上記上面は、凹部を有し、
上記第１のトランジスタ部の上記ゲート電極は、上記凹部に上記第１のトランジスタ部の上記III族窒化物半導体層構造の上面の法線方向に重なる位置に存在している。

また、一実施形態では、
上記第１のトランジスタ部の上記III族窒化物半導体層構造は、
下層チャネル層と、
上記下層チャネル層の上面に配置された上層チャネル層と、
上記上層チャネル層の上面に配置されたバリア層と
を有し、
上記上層チャネル層は、上記バリア層および上記下層チャネル層のいずれよりも小さいバンドギャップを有している。

また、一実施形態では、
上記第１のトランジスタ部および上記第２のトランジスタ部は、夫々導電性基板を備え
上記第１のトランジスタ部の上記導電性基板と、上記第２のトランジスタ部の上記導電性基板とは、一体化されており、
上記第１のトランジスタ部の上記III族窒化物半導体層構造は、上記第１のトランジスタ部の上記導電性基板上に配置されている。

また、本発明の電界効果トランジスタは、
第１のトランジスタ部と、
上記第１のトランジスタと略同一の第２のトランジスタ部と
を備え、
上記第１のトランジスタ部および上記第２のトランジスタ部は、夫々
ヘテロ接合を含むIII族窒化物半導体層構造と、
上記III族窒化物半導体層構造上に間隔をおいて配置されたゲート電極およびドレイン電極と、
上記III族窒化物半導体層構造上に、上記ドレイン電極および上記ゲート電極を被覆するように配置された第１の絶縁体層と、
上記ゲート電極の上記ドレイン電極側とは反対側に、上記ゲート電極に間隔をおいて位置するソース電極本体と、上記第１の絶縁体層上に位置すると共に、上記ソース電極本体から上記ドレイン電極に向けてひさし状に延びるフィールドプレートとを有するソース電極と
を有し、
上記第１のトランジスタ部の上記III族窒化物半導体層構造と、上記第２のトランジスタ部の上記III族窒化物半導体層構造とは、一体化されており、
上記第１のトランジスタ部の上記第１の絶縁体と、上記第２のトランジスタ部の上記第１の絶縁体とは、一体化されており、
上記第１のトランジスタ部の上記ドレイン電極と、上記第２のトランジスタ部の上記ドレイン電極とは、一体化されており、
上記第１のトランジスタ部と、第２のトランジスタ部とは、略面対称に配置され、
上記第１のトランジスタ部の上記フィールドプレートと、上記第２のトランジスタ部のフィールドプレートとは、電気的に接続されていることを特徴としている。

また、一実施形態では、
上記第１トランジスタ部の上記フィールドプレートおよび上記第２のトランジスタ部の上記フィールドプレートは、貫通穴を有し、
上記第１のトランジスタ部の上記ドレイン電極および上記第２のトランジスタ部の上記ドレイン電極は、上記第１のトランジスタ部の上記ドレイン電極の上面の法線方向に、上記貫通穴に重なっている。

従来のフィールドプレート構造を有する電界効果トランジスタに、高電圧を印加すると、「バリア層と接触しているドレイン側のゲート電極端角部（図１２のＡ部）」だけでなく、「ドレイン電極との距離が最も短くなるフィールドプレート電極端角部（図１２のＢ部）」と、「前記フィールドプレート電極端角部直下の絶縁体層および半導体からなるバリア層（図１２のＣ部）」に局所的な電界集中が起こる。特に、ドレイン電極１２０７との距離が短くなった場合においては、フィールドプレート電極端角部（図１２のＢ部）で非常に電界が集中しやすいことが知られている。

また、フィールドプレート電極が、ソース電極１２０５とゲート電極１２０７のいずれか、または、それら両方の電極に接続されて、フィールドプレートがそれら電極の一部をなしているか否かに係わらずフィールドプレート電極(角)端への電界集中は発生する。

このことにより、局所的に非常に大きな電界がかかる部分が生じ、周囲にある絶縁破壊が起こりやすい部分、例えば絶縁体層１２０８や半導体からなるバリア層１２０４で絶縁破壊が生じる。

この結果、素子の破壊が起こり易くなり、絶縁破壊耐圧および信頼性低下の原因の一つとなってしまう。

本発明によれば、局所的な電界集中の原因となるフィールドプレート電極端角部（図１２のＢ部）がないことから、これに伴う、絶縁破壊が起こりやすい部分への電界集中を緩和することができる。したがって、絶縁耐層やバリア層など半導体層の絶縁破壊を防止することができて、トランジスタの破壊電圧（耐圧）を向上でき、高電圧を印加しても壊れにくい電界効果トランジスタを得ることができる。

本発明の第１実施形態の電界効果トランジスタの構成を示す概略断面図である。 本発明の第２実施形態の電界効果トランジスタの構成を示す概略断面図である。 本発明の第３実施形態の電界効果トランジスタの構成を示す概略断面図である。 本発明の第４実施形態の電界効果トランジスタの構成を示す概略断面図である。 本発明の第５実施形態の電界効果トランジスタの構成を示す概略断面図である。 本発明の第６実施形態の電界効果トランジスタの構成を示す概略断面図である。 本発明の第７実施形態の電界効果トランジスタの構成を示す概略断面図である。 本発明の第８実施形態の電界効果トランジスタの構成を示す概略断面図である。 本発明の第９実施形態の電界効果トランジスタの構成を示す概略断面図である。 従来の電界効果トランジスタについてのシミュレーションの結果を示す説明図であり、トランジスタ内部の電位の分布を示す図である。 従来の電界効果トランジスタについてのシミュレーションの結果を示す説明図であり、トランジスタ内部の電界強度分布を示す図である。 本発明の第１実施形態の電界効果トランジスタについてのシミュレーションの結果を示す説明図であり、トンジスタ内部の電位の分布を示す図である。 本発明の第１実施形態の電界効果トランジスタについてのシミュレーションの結果を示す説明図であり、トランジスタ内部の電界強度分布を示す図である。 従来の電界効果トランジスタの構成を示す概略断面図である。

以下、本発明の各実施形態を、図面を用いて説明する。尚、図面や以下の記述中で示す構成は、例示であって、本発明の範囲は、図面や以下の記述中で示すものに限定されるものではない。

本発明において、電界効果トランジスタとは、ゲート電極に加えた電圧（電荷）によりゲート電極下の半導体層のキャリアを制御し、ソース電極とドレイン電極との間の電流を増減させるトランジスタをいう。また、本発明の電界効果トランジスタは、ヘテロ接合型電界効果トランジスタであってもよい。

尚、以下に示す第１乃至第９実施形態の電界効果トランジスタでは、いずれも、第１のトランジスタ部１１,２１１,３１１,４１１,５１１,６１１,７１１,８１１,９１１と、第２のトランジスタ部１２,２１２,３１２,４１２,５１２,６１２,７１２,８１２,９１２とは、略同一であり、かつ、略面対称に位置している。

（第１実施形態）
図１は、本発明の第１実施形態の電界効果トランジスタの構造を示す概略断面図である。

この電界効果トランジスタは、第１のトランジスタ部１１と、第２のトランジスタ部１２とを備える。上記第１のトランジスタ部１１は、第２のトランジスタ部１２と略同一である。

上記第１のトランジスタ部１１は、導電性Ｓｉ基板１、バッファ層２、III族窒化物半導体からなるチャネル層３、III族窒化物半導体からなるバリア層４、ソース電極５、ゲート電極６、ドレイン電極７および第１の絶縁体層としての絶縁体層８を有する。上記バッファ層２、チャネル層３およびバリア層４は、ヘテロ接合を含むIII族窒化物半導体層構造を構成している。

上記III族窒化物半導体からなるバッファ層２、III族窒化物半導体からなるチャネル層３およびIII族窒化物半導体からなるバリア層４は、導電性Ｓｉ基板１上にこの順で設けられている。また、上記ソース電極５、ゲート電極６およびドレイン電極７は、バリア層４上にこの順で離間して設けられている。上記絶縁体層８は、ドレイン電極７を覆うように、III族窒化物半導体層構造上に配置されている。

上記ゲート電極６は、ゲート電極本体９０と、フィールドプレート９１とを有し、このフィールドプレート９１は、絶縁体層８上に位置すると共に、ゲート電極本体９０からドレイン電極７側にひさし状に張り出している。

言い換えると、上記フィールドプレート９１は、ヘテロ構造を含むIII族窒化物半導体層構造の上面１８の法線方向において、III族窒化物半導体層構造側とは反対側かつ上記法線方向に垂直な方向においてドレイン電極７側に延在している。

上記第２のトランジスタ部１２の導電性Ｓｉ基板５１は、導電性Ｓｉ基板１と一体化され、第２のトランジスタ部１２のIII族窒化物半導体層構造は、第１のトランジスタ部１１のIII族窒化物半導体層構造と一体化されている。また、上記第２のトランジスタ部１２の第１の絶縁体層としての絶縁体層５８は、絶縁体層８と一体化され、第２のトランジスタ部１２のドレイン電極５７は、ドレイン電極７と一体化されている。上記第１のトランジスタ部１１と第２のトランジスタ部１２とは、略面対称に配置されている。もっと詳しくは、上記第２のトランジスタ部１２は、図１の断面において、第１のトランジスタ部１１に対して、ドレイン電極７を垂直に二等分する線（図１にＺで示す）に対して、線対称となるように配置されている。

上記第１のトランジスタ部１１と第２のトランジスタ部１２とは、互いに向かい合うように配置されている。上記第１のトランジスタ部１１のフィールドプレート９１と、第２のトランジスタ部１２のフィールドプレート９２とは、ドレイン電極７を被覆するように形成された絶縁体層８上で電気的に接続されている。

尚、図１において、５２は、第２のトランジスタ部１２のバッファ層を示し、５３は、第２のトランジスタ部１２のチャネル層を示し、５４は、第２のトランジスタ部１２のバリア層を示し、５６は、第２のトランジスタ部１２のゲート電極を示し、７０は、第２のトランジスタ部１２の二次元電子ガスを示し、９４は、第２のトランジスタ部１２のゲート電極５６のゲート電極本体を示している。

上記基板１は、上部にチャネル層３などの半導体層を形成できる基板であれば如何なる基板であっても良い。上記基板１は、導電性基板であってもよく、高抵抗基板であってもよい。上記基板１としては、例えば、ｎ型不純物をドープしたＳｉ（ｎ^＋‐Ｓｉ基板）、Ｓｉ、ＧａＮ、ＳｉＣ、Ｇａ_２Ｏ_３またはサファイア基板等を使用できる。

また、上記基板１は、導電性基板であってもよい。この場合、上記基板１と、ソース電極５とを、電気的に接続してもよい。このようにすると、上記基板１と、ドレイン電極５との間に電圧を印加できて、ゲート電極６と、ドレイン電極７との間にかかる電界を緩和することができる。そして、その結果、絶縁破壊の発生を抑制することができる。

また、上記基板１が導電性基板である場合、ソース電極５および基板１を接地することもできる。また、上記基板１が導電性基板である場合、基板１と、ソース電極５とを電気的に接続することにより、ダイボンドやワイヤーボンドなどの実装工程を簡略化することができて、電界効果トランジスタをパッケージングする場合に、デバイスを小型化することができる。

また、導電性基板は、ソース電極５と電気的に接続してもよい。このことにより、ソース電極５とドレイン電極７との間に電圧を印加した場合、基板１とドレイン電極７との間に縦方向の電界が生じドレイン電極７の下部のチャネル層３にかかる電界強度が大きくなる。その結果、ソース電極５およびゲート電極６とドレイン電極７との間の電界を緩和することができる。これらより、絶縁破壊が生じやすいドレイン電極７のゲート電極６側のチャネル層３にかかる電界強度を緩和することができ、絶縁破壊を抑制することができる。

上記バッファ層２は、基板１の上に設けられることができ、上部にチャネル層３等の半導体層を形成で出来るものであれば、如何なる材料で構成されても良い。上記バッファ層２は半導体であっても良く、半導体の複数の層で構成されても良い。上記バッファ層２としては、例えば、化合物半導体である、ＧａＮ、ＡｌＮ、ＩｎＮ、Ａｌ_ｘＧａ_１−ｘＮ、Ｉｎ_ｘＧａ_１−ｘＮ、ＳｉＣ、ＢＮなどの半導体を使用できる。

また、上記バッファ層２は複数の半導体の超格子でも良い。このようにすると、上記チャネル層３およびバリア層４の欠陥密度を減らし、結晶性を向上させることができるため、良好なスイッチング特性のトランジスタを得ることができる。

上記チャネル層３は、バッファ層２の上（もっと広くは基板１の上）に設けられることができ、かつ、ソース電極５とドレイン電極７との間の電流が流れうるものであれば如何なる材料からなっていても良い。また、キャリアは、電子であってもよい。上記チャネル層３は、例えば、III族窒化物半導体で構成されても良く、例えば、ＧａＮ、Ａｌ_ｘＧａ_１−ｘＮ、Ｉｎ_ｘＧａ_１−ｘＮ等で構成されても良い。なお、例えばｘは０より大きく０．５以下でもよい。また、例えばｘは、０．００１以上０．１以下であってもよい。また、上記チャネル層３の厚さは、特に限定されないが、例えば、１〜１０μｍであり、さらに好ましくは２μｍ〜５μｍである。上記チャネル層３は、例えば、基板の上にＭＯＣＶＤやＭＢＥにより形成することができる。

上記バリア層４は、チャネル層３の上に設けられることができ、チャネル層３との界面にヘテロ接合を形成できるものであれば如何なる材料からなっていても良い。上記バリア層４は、例えば、III族窒化物半導体からなっていても良く、例えば、ＡｌＮ、Ａｌ_ｘＧａ_１−ｘＮ、Ｉｎ_ｘＧａ_１−ｘＮなどからなってもよい。ここで、例えば、ｘは０．０５以上０．５以下でもよい。また、例えば、ｘは、０．１以上０．３以下であってもよい。III族窒化物半導体は、絶縁破壊強度が高く熱伝導率が高いため、高周波のパワースイッチング素子とすることができる。また、例えば、チャネル層３がＧａＮまたはＧａ_ｘＡｌ_１−ｘＮからなり、バリア層４がＧａ_ｙＡｌ_１−ｙＮからなるとき、ｙはｘより大きくてもよく、０．０２≦（ｙ−ｘ）≦０．３であってもよい。このようにすると、上記バリア層４のバンドギャップは、チャネル層３のバンドギャップよりも大きくすることができる。

また、上記バリア層４は、チャネル層３よりも大きいバンドギャップを有していても良い。このようにすると、上記チャネル層３との界面に、二次元電子ガス２０を形成することができる。なお、ＡｌＧａＮ／ＧａＮヘテロ接合では、自発分極と、ピエゾ分極とにより１×１０^１２〜１×１０^１３／ｃｍ^２程度のシート電子濃度が発生する。また、ソース電極５とドレイン電極７との間に流れる電流、つまりキャリアである電子の大部分を、チャネル層３内に流すことができる。また、バリア層４の厚さは、特に限定されないが、例えば、０．０１μｍ以上０．１μｍ以下とすることができる。また、例えば、０．０１５μｍ以上０．０５μｍ以下とすることができる。上記バリア層４は、例えば、チャネル層３の上にＭＯＣＶＤやＭＢＥにより形成することができる。

本発明において、ソース電極５、ゲート電極６、ドレイン電極７は、本発明の電界効果トランジスタを構成することができる電極であれば特に限定されない。上記ソース電極５は、バリア層４上に、ソース電極５、ゲート電極６およびドレイン電極７の順で離間して設けられる電極であれば、如何なる材料からなり、如何なる構造であっても良い。ソース電極５の材料としては、例えば、Ｔｉ、Ｚｒ、Ｈｆ、Ａｌ、ＡｌＳｉ、Ｗ、ＷＮ、Ａｕ、Ｐｔから選択された少なくとも一種の金属を用いることができる。また、上記ソース電極５は、例えば、Ｔｉ／Ｐｔ／Ａｕ、Ｈｆ／Ａｌ／Ａｕ、Ｔｉ／Ａｌからなる電極とすることができる。

上記ソース電極５は、真空蒸着法、スパッタ法などにより形成することができる。また、バリア層４上に絶縁体層８を形成している場合、ソース電極５を形成する部分の絶縁体層８をエッチングにより除去して、ソース電極５がバリア層４に接触するように、ソース電極を形成することができる。

また、上記ソース電極５は、真空蒸着法、スパッタ法などにより形成した後、熱処理を行うことで形成できる。熱処理は、時間、温度は、限定されない。熱処理としては、例えば、８００℃で１分間の熱処理を採用できる。このようにすると、ソース電極５とチャネル層３とを、オーミック接続させることができる。

上記ソース電極５は、ソース電極５直下に形成されたｎ型不純物拡散層を介してオーミック接続する構成であっても良い。ｎ型不純物拡散層は、ソース電極５直下のバリア層４およびチャネル層３にｎ型不純物をイオン注入することにより、形成することができる。また、イオン注入後に熱処理を行うことにより、ｎ型不純物拡散領域を活性化することができる。このことによりソース電極５とチャネル層３との間の接触抵抗を低減することができる。また、ソース電極５は、真空蒸着法、スパッタ法などにより、上記ｎ型不純物拡散領域直上に形成した後、熱処理されることができる。熱処理は、時間、温度は、限定されない。熱処理としては、例えば、５５０℃で１分間の熱処理を採用できる。このことにより、ソース電極５とチャネル層３とを、ｎ型不純物拡散層を介したより良好なオーミック接続することができる。

上記ドレイン電極７は、バリア層４上に、ソース電極５、ゲート電極６およびドレイン電極７の順で離間して設けられる電極であれば、如何なる材料からなっていても良く、如何なる構造を有していても良い。ドレイン電極７の材料としては、例えば、Ｔｉ、Ｚｒ、Ｈｆ、Ａｌ、ＡｌＳｉ、Ｗ、ＷＮ、Ａｕ、Ｐｔから選択された少なくとも一種の金属を用いることができる。また、ドレイン電極７は、例えば、Ｔｉ／Ｐｔ／Ａｕ、Ｈｆ／Ａｌ／Ａｕ、Ｔｉ／Ａｌからなる電極とすることができる。上記ドレイン電極は７、真空蒸着法、スパッタ法などにより形成することができる。

上記バリア層４上に絶縁体層８を形成している場合、ドレイン電極７を形成する部分の絶縁体層８をエッチングにより除去し、ドレイン電極７がバリア層４に接触するように、ドレイン電極７を形成することができる。上記ドレイン電極７は、真空蒸着法、スパッタ法などにより形成した後、熱処理されることができる。熱処理は、時間、温度は、限定されない。熱処理としては、例えば、８００℃で１分間の熱処理を採用できる。このことにより、ドレイン電極７とチャネル層３とを、オーミック接続することができる。また、上記ドレイン電極７は、ドレイン電極７直下に形成されたｎ型不純物拡散層を介してオーミック接続されても良い。ここで、上記ｎ型不純物拡散層は、ドレイン電極７直下のバリア層４およびチャネル層３にｎ型不純物をイオン注入することにより、形成することができる。また、イオン注入後に熱処理を行うことにより、ｎ型不純物拡散領域を活性化することができる。このことによりドレイン電極７とチャネル層３との間の接触抵抗を低減することができる。また、上記ドレイン電極７は、真空蒸着法、スパッタ法などにより前記ｎ型不純物拡散領域直上に形成した後、熱処理されることができる。熱処理は、時間、温度は、限定されない。熱処理としては、例えば、５５０℃で１分間の熱処理を採用することができる。このことにより、ドレイン電極７とチャネル層３とを、ｎ型不純物拡散層を介するより良好なオーミック接続することができる。上記ｎ型不純物拡散領域に含まれるｎ型不純物は、特に限定されない。バリア層４およびチャネル層３がIII族窒化物である場合、上記ｎ型不純物拡散領域に含まれるｎ型不純物としては、例えば、Ｓｉ、Ｇｅ、Ｓｎを採用できる。

上記ゲート電極６は、バリア層４上に接触し、ソース電極５、ゲート電極６およびドレイン電極７の順で離間して設けられる電極である。上述のように、上記第１のトランジスタ部１１および第２のトランジスタ部１２のフィールドプレート９１,９２が、ドレイン電極７を被覆するように形成された絶縁体層８上で接触している。

上記ゲート電極６と、ドレイン電極７とは、一定の間隔を有するように設けられてもよい。また、ゲート電極６が有するチャネル層３に最も近い下面と、ドレイン電極７の下面は、一定の間隔を有するように設けられてもよい。上記ゲート電極６の材料としては、Ｔｉ、Ｚｒ、Ｈｆ、Ａｌ、ＡｌＳｉ、Ｗ、ＷＮ、Ａｕ、Ｐｔから選択された少なくとも一種の金属を用いることができる。上記ゲート電極６は、真空蒸着法、スパッタ法により形成することができる。上記バリア層４上に絶縁体層８を形成している場合、ゲート電極６を形成する部分の絶縁体層８をエッチングにより除去し、ゲート電極６がバリア層４に接触するように、ゲート電極６を形成することができる。

図１に示すように、上記絶縁体層８は、バリア層４の上で、ソース電極５とゲート電極６の間およびゲート電極６とドレイン電極７との間に設けられることができる。上記絶縁体層８は、ドレイン電極７を覆うように形成され、絶縁体層８の上部に、フィールドプレート９１を設けることができる。

上記絶縁体層８は、絶縁体であれば如何なる材料からなっていても良い。上記絶縁体層８の材料としては、例えば、ＳｉＯ_２、ＳｉＯＮ、ＳｉＮ、ポリイミド、ＴａＯ_ｘ、ＨｆＯ_ｘ等を採用することができる。上記絶縁体層８は、例えばＣＶＤ法、スパッタ法、スピンオン塗布により形成することができる。

上記絶縁体層８の厚さは特に限定されないが、ドレイン電極７の直上部の厚さを１μｍ以上とすると良い。ドレイン電極７を接地し、トランジスタがオフの状態でドレイン電極７に高電圧を印加した場合、ドレイン電極７からドレイン電極７上部のフィールドプレート９１に向けてかかる縦方向電界の影響により、ドレイン電極７端角部に電界が集中する。そこで、上記ドレイン電極７と、フィールドプレート９１との距離を広く設計することにより、ドレイン電極７端に電界が集中することによる素子の破壊を防止することができる。

上記第１実施形態の電界効果トランジスタによれば、トランジスタ特性を保持したまま、フィールドプレート９１の端部周囲の絶縁破壊が起こりやすい絶縁体層８およびバリア層（半導体）４に大きな電界がかかることを抑制することができて、絶縁破壊の発生を抑制することができる。また、絶縁体層８を設けることにより、ソース電極５とゲート電極６との間の電界、およびゲート電極６とドレイン電極７との間の電界を緩和することができて、特に、チャネル層３などでの電界集中が生じるのを抑制することができる。この結果、高電圧を印加しても壊れにくい電界効果トランジスタを得ることができ、素子の破壊や信頼性の低下を抑制することができる。

簡潔にいうと、第１実施形態の電界効果トランジスタは、第１のトランジスタ部１１と、第２のトランジスタ部１２とを備え、その第１のトランジスタ部１１は、ヘテロ接合を含むIII族窒化物半導体層構造を有し、そのIII族窒化物半導体層構造上に、ソース電極５、ゲート電極６およびドレイン電極７がこの順で離間して設けられている。また、第１のトランジスタ部１１は、ゲート電極本体９０に接続されドレイン電極７側にひさし状に張り出し、絶縁体層８上に形成されたフィールドプレート９１を有する。

上記第２のトランジスタ部１２は、上記半導体層構造およびドレイン電極７が第１のトランジスタ部１１と共通で、ドレイン電極７における図１の線分Ｚを軸に鏡面対称となるように配置されている。また、互いに向かい合うように形成された第１のトランジスタ部１１および第２のトランジスタ部１２のフィールドプレート９１、９２が、ドレイン電極７を被覆するように形成された絶縁体層８上で接するように形成されている。

この構成によれば、トランジスタ特性を保持したまま、フィールドプレート９１,９２の端部周囲の絶縁破壊が起こりやすい絶縁体層８および半導体層に、大きな電界がかかることを抑制することができ、絶縁破壊の発生を抑制することができる。これにより、素子の破壊や信頼性の低下を抑制できる。

また、本発明のトランジスタにおいて、最大の絶縁体層８の厚み（図１の線分Ｘ）は１μｍ以上有しても良い。これによれば、ゲート電極６とドレイン電極７との間に電圧を印加したとき、ドレイン電極７およびゲート電極６にかかる電位差により、ドレイン電極７の端に電界が集中することによる、絶縁破壊強度を超える電解集中を防止でき、素子の破壊を防止することができる。

（第２実施形態）
図２は、本発明の第２実施形態の電界効果トランジスタの構成を示す概略断面図である。

尚、第２実施形態においては、第１実施形態と同一の構成については、第１実施形態と同一の参照番号を付して詳細な説明を省略する。また、第１実施形態と同一の構成および作用効果についても説明を省略する。

尚、図２において、２１２は、第２のトランジスタ部を示し、２５８は、第２のトランジスタ部２１２の第１の絶縁体層としての絶縁体層を示す。

図２に示すように、この電界効果トランジスタの第１トランジスタ部２１１は、ゲート電極２０６およびフィールドプレート２９１と、バリア層４の表面とのなす角度θが、鋭角、より詳しくは、略３０°に設定されている。これにより、バリア層４と接すると共にドレイン電極７側のゲート電極２０６端角部に掛かる電界の集中を緩和することができる。

この結果、ショットキー接合部のリーク電流や、ゲート電極２０６周囲の第１の絶縁体層としての絶縁体層２０８および半導体からなるバリア層４の絶縁破壊を防止することができる。

尚、上記ゲート電極２０６と、バリア層４表面とのなす角度θは、１５°〜４５°に設定されると作用効果が顕著に現れて好ましい。上記絶縁体層２０８は、バリア層４およびドレイン電極７を覆うように形成されている。

上記絶縁体層２０８は、絶縁体層２０８の最大の厚み（図２の線分Ｘ）が１μｍ以上になるように形成されている。言い換えれば、III族窒化物半導体層構造の上面の法線方向において、第１のトランジスタ部２１１のフィールドプレート２９１と、上記III族窒化物半導体層構造との最大の距離は、１ミクロン以上になっている。

第２実施形態の電界効果トランジスタによれば、ゲート電極２０６と、半導体からなるバリア層４とのショットキー接合部のリーク電流や、ゲート電極２０６の周囲の絶縁体層２０８およびバリア層４の絶縁破壊を防止することができるため、高電圧を印加しても壊れにくい電界効果トランジスタを得ることができる。

尚、第２実施形態は、ゲート電極２０６およびフィールドプレート２９１が斜めの斜めゲートを示す実施形態である。

斜めゲートを有する本発明の電界効果トランジスタでは、バリア層からゲート電極またはゲート電極に接続されたフィールドプレートまでの高さは、ドレイン電極方向に向かうに従い、連続的に変化しても良い。これにより、バリア層と接しドレイン側のゲート電極端角部に掛かる電界の集中を緩和することができ、ショットキー接合部のリーク電流や、ゲート電極周囲の絶縁膜およびバリア層（半導体）の絶縁破壊を防止することができる。

（第３の実施形態）
図３は、本発明の第３実施形態の電界効果トランジスタの構成を示す概略断面図である。

尚、第３実施形態においては、第１実施形態と同一の構成については、第１実施形態と同一の参照番号を付して詳細な説明を省略する。また、第１実施形態と同一の構成および作用効果についても説明を省略する。

尚、図３において、３１２は、第２のトランジスタ部を示し、３５８は、第２のトランジスタ部３１２の第１の絶縁体層としての絶縁体層を示し、３９２は、第２のトランジスタ部３１２のフィールドプレートを示す。

第３実施形態の電界効果トランジスタは、ゲート電極３０６の一部をなすフィールドプレート３９１が、二段フィールドプレート構造を有している。ゲート電極３０６側の一段目のフィールドプレートを直上部に形成する絶縁層（図３のＹ部）は、幅が０．５〜３μｍ、高さが１０〜５０ｎｍに設定されている。また、２段目のフィールドプレートを上部に形成する絶縁層３０８の最大の厚み（図３の線分Ｘ）は、１μｍ以上に設定されている。

より詳しくは、第１のトランジスタ部３１１のフィールドプレート３９１は、III族窒化物半導体層構造の上面３１８に略平行な状態で、その上面３１８にその上面３１８の法線方向に対向する第１の面３１９を有する第１部分３２０と、その法線方向において、第１部分３２０の上記III族窒化物半導体層構造側とは反対側に位置すると共に、上記上面３１８に略平行な状態で上記上面３１８に上記法線方向に対向する第２の面３２９を有する第２部分３３０と、第１部分３２０と第２部分３３０とを連結する連結部３３１とを有する。

上記第１部分３２０の上記法線方向に垂直な方向の長さは、０.５μｍ以上かつ３μｍ以下になっている。簡単に表現すると、第１部分３２０の延在方向の長さは、０.５μｍ以上かつ３μｍ以下になっている。また、上記第１の面３１９と上記上面３１８との上記法線方向の距離が、１０μｍ以上かつ５０μｍ以下になっている。

上記第３実施形態の電界効果トランジスタによれば、バリア層４と接するドレイン電極７側のゲート電極３０６の端角部にかかる電界の集中を、より効果的に抑制することができる。したがって、上記ゲート電極３０６と、半導体からなるバリア層４とにおけるショットキー接合部のリーク電流や、ゲート電極周囲の絶縁体層３０８および半導体層での絶縁破壊を、より効果的に防止することができる。この結果、高耐圧を印加しても壊れにくい電界効果トランジスタを得ることができる。

尚、第３実施形態は、薄いゲートＦＰを示す実施形態である。上述のように、第３実施形態の電界効果トランジスタにおいて、ゲート電極３０６の一部をなすフィールドプレート３９１、３９２は、二段構造を有する。また、ゲート電極側の一段目のフィールドプレートを直上部に形成する絶縁層（図３のＹ部）は幅が０．５〜３μｍ、高さが１０〜５０ｎｍを有し、２段目のフィールドプレートを上部に形成する絶縁層３０８の最大の厚み（図３の線分Ｘ）は１μｍ以上を有する。このことにより、バリア層４と接しドレイン電極７側のゲート電極３０６の端に掛かる電界の集中を、より効果的に抑制することができ、ゲート電極（金属）３０６とバリア層（半導体）４におけるショットキー接合部のリーク電流や、ゲート電極３０６の周囲の絶縁体層３０８および半導体層での絶縁破壊を、より効果的に防止することができる。

（第４の実施形態）
図４は、本発明の第４実施形態の電界効果トランジスタの構成を示す概略断面図である。

尚、第４実施形態においては、第１実施形態と同一の構成については、第１実施形態と同一の参照番号を付して詳細な説明を省略する。また、第１実施形態と同一の構成および作用効果についても説明を省略する。

尚、図４において、４０６は、第１のトランジスタ部４１１のゲート電極を示し、４９１は、第１のトランジスタ部４１１のフィールドプレートを示し、４１２は、第２のトランジスタ部を示す。また、４５６は、第２のトランジスタ部４１２のゲート電極を示し、４５８は、第２のトランジスタ部４１２の第１の絶縁体層としての絶縁体層を示し、４８２は、第２のトランジスタ部４１２の上部絶縁体層を示す。また、４８３は、第２のトランジスタ部４１２の下部絶縁体層を示し、４９２は、第２のトランジスタ部４１２のフィールドプレートを示す。

第４実施形態の電界効果トランジスタの基本構造は、図１と同様であるが、バリア層４上の絶縁体膜）が、二層構造を有している。すなわち、第４実施形態では、第１のトランジスタ部４１１の第１の絶縁体層としての絶縁体層４０８は、誘電率が互いに異なる二つの層４８０,４８１を有している。

二層絶縁体構造は、例えば、ＳｉＮ_ｘ、ＳｉＯ_２をこの順で設けてなる。二層絶縁体構造により、バリア層４と、上部絶縁体層４８０の下方に位置する下部絶縁体層４８１との界面における界面準位の低減と、絶縁体層４０８における絶縁破壊耐圧の向上とを、同時に実現することが可能になる。これにより、良好なスイッチング特性を持った高耐圧トランジスタを得ることができる。尚、この発明では、第１の絶縁体層は、誘電率の異なる複数の層を備えていてもよい。例えば、第１の絶縁体層は、Ａｌ_２Ｏ_３、Ｇａ_２Ｏ_３、ＨｆＯ_ｘ、ＳｉＮ_ｘ、ＳｉＯ_２、ＳｉＯＮ、ＴａＯ_ｘ、ＺｒＯ_２などを有し、誘電率の異なる多層構造であっても良い。

上記第４実施形態の電界効果トランジスタによれば、良好な絶縁特性を得ることができると共に、トランジスタを高耐圧なものにすることができ、スイッチング特性を良好なものにすることができる。

（第５の実施形態）
図５は、本発明の第５実施形態の電界効果トランジスタの構成を示す概略断面図である。

尚、第５実施形態においては、第１実施形態と同一の構成については、第１実施形態と同一の参照番号を付して詳細な説明を省略する。また、第１実施形態と同一の構成および作用効果についても説明を省略する。

第５実施形態は、ＭＩＳを示す実施形態である。尚、図５において、５１２は、第２のトランジスタ部を示している。

第５実施形態の電界効果トランジスタは、第１のトランジスタ部５１１が、上側絶縁体層５８１の他に、ゲート電極５０６とバリア層４との間に下側絶縁体層５８２を備えている。これにより、トランジスタオフの状態でソース電極５を接地し、ドレイン電極７に高電圧を印加した際に、ゲート電極５０６と二次元電子ガス２０との間で、バリア層４を介して流れるリーク電流を抑制することができるため、良好なゲート絶縁特性を得ることができる。

上記下側絶縁体層５８２において、ゲート電極５０６と、第１のトランジスタ部５１１のIII族窒化物半導体層構造の上面との間に位置する部分、すなわち、下側絶縁体層５８２において、ゲート電極５０６と、第１のトランジスタ部５１１のIII族窒化物半導体層構造の上面とで挟まれている部分は、第２の絶縁体層を構成する。また、上記下側絶縁体層５８２のその部分以外の部分と、上側絶縁体層５８１とは、第１の絶縁体層を構成している。

尚、上記下側絶縁体層５８２は、絶縁体であれば特に限定されない。上記下側絶縁体層５８２は、例えば、Ａｌ_２Ｏ_３、Ｇａ_２Ｏ_３、ＨｆＯ_ｘ、ＳｉＮ_ｘ、ＳｉＯ_２、ＳｉＯＮ、ＴａＯ_ｘ、ＺｒＯ_２膜で構成されることができる。また、上記下側絶縁体層５８２は、チャネル層３またはバリア層４の酸化膜を用いてもよい。また、上記下側絶縁体層５８２は、上側絶縁体層５８１と同一であってもよい。

また、上記下側絶縁体層５８２の厚さは、特に限定されない。上記下側絶縁体層５８２の膜厚は、例えば、０．０１μｍ〜０．１μｍとすることができる。上記下側絶縁体層５８２は、例えば、ＣＶＤ法、スパッタ法により形成することができる。第５実施形態の電界効果トランジスタによれば、良好なゲート絶縁特性を獲得することができる。

（第６実施形態）
図６は、本発明の第６実施形態の電界効果トランジスタの構成を示す概略断面図である。

尚、第６実施形態においては、第１実施形態と同一の構成については、第１実施形態と同一の参照番号を付して詳細な説明を省略する。また、第１実施形態と同一の構成および作用効果についても説明を省略する。尚、図６において、６２０は、二次元電子ガスを示し、６８１は、第１のトランジスタ部６１１の上側絶縁体層を示し、６１２は、第２のトランジスタ部を示す。

第６実施形態のトランジスタは、第１のトランジスタ部６１１が、上層チャネル層６３１と下層チャネル層６３２から構成されたチャネル層６０３を有する。

上記上層チャネル層６３１は、バリア層６０４および下層チャネル層６３２のいずれよりも小さいバンドギャップを有している。また、バリア層６０４および上層チャネル層６３１の一部をエッチングすることによるリセス構造を有し、ゲート電極６０６は、リセス構造の凹部６９９上に下側絶縁体層６８２を介して設けられている。

上記第６実施形態の電界効果トランジスタによれば、ゲート電極６０６直下の上層チャネル層６３１には二次元電子ガス６２０を形成できないから、ゲート電極６０６に電圧を印加しない場合、ソース電極５とドレイン電極７の間にはほとんど電流が流れない。また、上記ゲート電極６０６にプラスの電圧を印加することにより、ゲート電極６０６の直下の上層チャネル層６３１に電子層を形成することができ、トランジスタをオンとすることができる。これにより、ゲート絶縁特性の優れたノーマリーオフ型のトランジスタを作成することができる。

また、上記第６実施形態の電界効果トランジスタによれば、キャリアである電子の大部分が上層チャネル層６３１に閉じ込められるようなバンド構造となるので、電子が下層チャネル層６３２、バッファ層２、および基板１を介して移動することによるリーク電流を低減できる。この結果、ソース電極５とドレイン電極７の間を流れる電流を上層チャネル層６３１に集中して流すことができる。

尚、上層チャネル層６３１の材料は、特に限定されないが、上層チャネル層６３１の材料としては、例えば、III族窒化物半導体である、ＧａＮ、Ａｌ_ｘＧａ_１−ｘＮ、Ｉｎ_ｘＧａ_１−ｘＮ等を用いることができる。尚、ここで、例えば、ｘは、０より大きく０．５より小さくてもよい。また、例えば、ｘは、０．００１以上０．１以下であってもよい。

また、上記上層チャネル層６３１の厚さは特に限定されないが、例えば、０．０１μｍ以上０．１μｍ以下である。また、例えば、０．０１μｍ以上０．０５μｍ以下である。また、上記上層チャネル層６３１の厚さは、下層チャネル層６３２の厚さより小さくてもよい。このことにより、キャリアである電子を、より狭い範囲に閉じ込めることができる。

上記下層チャネル層６３２の材料は、特に限定されない。上記下層チャネル層６３２の材料は、例えば、III族窒化物半導体である、Ａｌ_ｘＧａ_１−ｘＮ、Ｉｎ_ｘＧａ_１−ｘＮなどからなってもよい。尚、ここで、例えば、ｘは、０．０１以上０．５以下でもよい。また、例えば、ｘは、０．０２以上０．２以下であってもよい。また、例えば、上記上層チャネル層６３１がＧａＮからなるとき、下層チャネル層６３２は、Ａｌ_ｘＧａ_１−ｘＮ（０．０１≦ｘ≦０．２）からなっていてもよい。また、例えば、上記上層チャネル層６３１が、ＧａＮ又はＡｌ_ｘＧａ_１−ｘＮからなり、下層チャネル層６３２がＡｌ_ｙＧａ_１−ｙＮならなるとき、ｙはｘより大きくてもよい。この場合、上記上層チャネル層６３１のバンドギャップは、下層チャネル層６３２のバンドギャップより大きくなるからである。また０．０１≦（ｙ−ｘ）≦０．２であってもよい。

上記下層チャネル層６３２の厚さは、特に限定されないが、例えば、１〜１０μｍであり、さらに好ましくは、２μｍ〜５μｍである。
なお、ゲート電極６０６は、リセス構造を有するバリア層６０４の凹部６９９の上に設けることもできる。上記下側絶縁体層６８２は、基板の法線方向において、バリア層６０４とゲート電極６０６との間に設けることもできる。

上記第６実施形態の電界効果トランジスタによれば、良好なピンチオフ特性をもったノーマリオフ型のトランジスタを実現することができる。

上述のように、第６実施形態は、ゲートリセス構造を示す実施形態である。すなわち、上記バリア層６０４またはチャネル層６０３は、リセス構造を有し、ゲート電極６０６は、リセス構造の凹部６９９上に設けられてもよい。この構成により、本発明のトランジスタは、良好なスイッチング特性を得ることができる。また、ゲート電極６０６とバリア層６０４またはチャネル層６０３との間に第２の絶縁体層６８８をさらに備え、かつチャネル層３をリセス構造とすることにより、ゲート絶縁特性の優れたノーマリオフ型のトランジスタとすることができる。

（第７実施形態）
図７は、本発明の第７実施形態の電界効果トランジスタの構成を示す概略断面図である。第７実施形態は、ソースＦＰを有する実施形態である。

尚、第７実施形態においては、第１実施形態と同一の構成については、第１実施形態と同一の参照番号を付して詳細な説明を省略する。また、第１実施形態と同一の構成および作用効果についても説明を省略する。

第７実施形態の電界効果トランジスタの第１のトランジスタ部７１１は、ヘテロ接合を含むIII族窒化物半導体層構造を備え、その半導体層構造上に、ソース電極７０５のソース電極本体７９０、ゲート電極７０６およびドレイン電極７０７がその順で離間して設けられている。

この電界トランジスタは、第１のトランジスタ部７１１と、第２のトタンジスタ部７１２とを備える。上記第１のトランジスタ７１１部のソース電極７０５は、ソース電極本体７９０と、フィールドプレート７９１とを有し、フィールドプレート７９１は、ソース電極本体７９０につながると共に、ドレイン電極７０７側にひさし状に張り出している。

上記第２トランジスタ７１２部のIII族窒化物半導体層構造は、第１のトランジスタ７１１部のIII族窒化物半導体層構造と一体化され、第２トランジスタ７１２部のドレイン電極５７は、第１のトランジスタ部７１１のドレイン電極７と一体化されている。また、上記第２のトランジスタ部７１２の第１の絶縁体層としての絶縁体層７５８は、第１のトランジスタ部７１１の第１の絶縁体層としての絶縁体層７０８と一体化されている。上記第１のトランジスタ部７１１と第２のトランジスタ部７１２とは、図７において、一体化されたドレイン電７,５７の垂直二等分線（図７にＺで示す）に対して線対称な形状をしており、二等分線Ｚに対して、鏡面対称となるように配置されている。

互いに向かい合うように形成された第１のトランジスタ部７１１および第２のトランジスタ部７１２のフィールドプレート７９１、７９２は、一体化されたゲート電極７０６,７５６および一体化されたドレイン電極７,５７を被覆するように形成された一体化された絶縁体層７０８,７５８上で接触している。

上記第１のトランジスタ部７１１は、ヘテロ接合を含むIII族窒化物半導体層構造と、上記III族窒化物半導体層構造上に間隔をおいて配置されたソース電極本体７９０およびドレイン電極７と、ソース電極本体７９０とドレイン電極７との間に、ソース電極本体７９０およびドレイン電極７に間隔をおいて位置するゲート電極７０６とを有する。

また、上記第１のトランジスタ部７１１は、上記III族窒化物半導体層構造の上面の法線方向において上記III族窒化物半導体層構造側とは反対側かつ上記法線方向に垂直な方向においてドレイン電極７側に延在するフィールドプレート７９１と、上記III族窒化物半導体層構造上に、ドレイン電極７およびゲート電極７０６を被覆するように配置された第１の絶縁体層としての絶縁体層７０８とを有する。

上記第２のトランジスタ部７１２は、一体化されたドレイン電極７,５７の垂直二等分面に対して第１トランジスタ部７１２と略面対称に位置する。上記第１のトランジスタ部７１１のフィールドプレート７９１と、第２のトランジスタ７１２部のフィールドプレート７９２とは、一体化された絶縁体層７０８,７５８上で接触している。

上記第７実施形態の電界効果トランジスタは、第１実施形態の電界効果トランジスタとの比較において、ゲートフィールドプレート７９１,７９２の端角部で電界集中が起こってしまう。しかし、図１２に示す従来の電界効果トランジスタと比較すると、上記ゲートフィールドプレート７９１,７９２の端角部周囲での電界集中を緩和することができる。また、素子の最表面がソース電極７０５,７５５になるため、ダイボンド、ワイヤーボンドまたはパッケージング等のトランジスタの後半の実装工程を格段に容易に行うことが可能になる。

（第８実施形態）
図８は、本発明の第８実施形態の電界効果トランジスタの構成を示す概略断面図である。

尚、第８実施形態においては、第１実施形態と同一の構成については、第１実施形態と同一の参照番号を付して詳細な説明を省略する。また、第１実施形態と同一の構成および作用効果についても説明を省略する。尚、図８において、８１２は、第２のトランジスタ部を示し、８８１は、第１のトランジスタ部８１２の第１の絶縁体層の上部絶縁体層を示し、８８２は、第１のトランジスタ部８１２の第１の絶縁体層の下部絶縁体層を示す。

第８実施形態の電界効果トランジスタは、第１のトランジスタ部８１１のゲート電極８０６の一部をなすフィールドプレート８９１が、ドレイン電極７の直上部を覆わないように形成されている。

第８実施形態の電界効果トランジスタは、第１実施形態の電界効果トランジスタと比較した場合、第１のトランジスタ部８１１のゲート電極８０６のフィールドプレート８９１の端角部が存在するため電界集中が起こってしまう。

しかし、図１２に示すような従来の電界効果トランジスタと比較した場合、のトランジスタ部８１１のゲート電極８０６の端角部への電界集中を緩和することができ、周囲部での素子の破壊を抑制することができる。

また、トランジスタが環状に形成されている場合、穴の存在によって、ドレイン電極をトランジスタの上部から引き出すことができるため、ワイヤーボンドやダイボンドといった実装工程を容易に行うことができる。

尚、第８実施形態は、ダブルヘテロ構造と、穴開きゲートを示す実施形態である。

すなわち、第８実施形態では、第１のトランジスタ部８１１のチャネル層８０３は、上層チャネル層８３１と下層チャネル層８３２からなり、上層チャネル層８３１は、バリア層８０４および下層チャネル層８３２のいずれよりも小さいバンドギャップを有してもよい。このことにより、第１のトランジスタ部８１１のソース電極８０５と、第１のトランジスタ部８１１のドレイン電極８０７との間を流れる電流を、上層チャネル層８３１に集中して流すことができ、リーク電流を低減することができる。

また、第８実施形態では、第１のトランジスタ部８１１のゲート電極８０６の一部をなすフィールドプレート８９１は、ドレイン電極８０７の直上部に形成されていない。このことにより、ワイヤーボンドやダイボンドといった実装工程を格段に容易に行うことができる。

（第９の実施形態）
図９は、本発明の第９実施形態の電界効果トランジスタの構成を示す概略断面図である。

尚、第９実施形態においては、第１実施形態と同一の構成については、第１実施形態と同一の参照番号を付して詳細な説明を省略する。また、第１実施形態と同一の構成および作用効果についても説明を省略する。尚、図９において、９１２は、第２のトランジスタ部を示し、９９２は、第２のトランジスタ部９１２のフィールドプレートを示し、９８１は、第１のトランジスタ部９１２の第１の絶縁体層の上部絶縁体層を示し、９８２は、第１のトランジスタ部９１２の第１の絶縁体層の下部絶縁体層を示す。

第９実施形態の電界効果トランジスタは、第１のトランジスタ部９１１のゲート電極９０６の一部をなすフィールドプレート９９１が、第１のトランジスタ部９１１のドレイン電極７の直上部を覆わないように形成されている。

第９実施形態の電界効果トランジスタは、第１実施形態の電界効果トランジスタと比較した場合、ゲートフィールドプレート９９１の端角部が存在することに起因する電界集中が起こってしまう。

しかし、図１２に示すような従来の電界効果トランジスタと比較した場合、ゲート電極９９１の端角部への電界集中を緩和することができ、周囲部での素子の破壊を抑制することができる。

また、トランジスタが環状に形成されている場合、第１のトランジスタ部９１１のドレイン電極７をトランジスタの上部から引き出すことができるため、ワイヤーボンドやダイボンドといった実装工程を容易に行うことができる。

尚、第９実施形態は、穴開きゲートを示す実施形態である。第９実施形態のように、ゲート電極９０６の一部をなすフィールドプレート９９１は、ドレイン電極７の直上部に形成しなくても良い。このことにより、ワイヤーボンドやダイボンドといった実装工程を容易にすることができる。

以下、従来例の電界効果トランジスタと、本発明の電界効果トランジスタとの物理量のシミュミレーション結果を示し、本発明の電界効果トランジスタの優位性について説明する。

先ず、従来の電界効果トランジスタについてのシミュレーション結果について説明する。

図１２に示す従来の電界効果トランジスタについて、トランジスタ内部の電界強度分布を調べるシミュレーションを行った。

シミュレーションの条件としては、バッファ層１２０２およびチャネル層１２０３を厚さ５μｍのＧａＮ層、バリア層１２０４を厚さ０．０２５μｍのＡｌ_１−ｘＧａ_ｘＮ（ｘ＝０．２０）層とした。

また、ソース電極１２０５とゲート電極１２０６との間、および、ゲート電極１２０６とドレイン電極１２０７との間にＳｉＮ_ｘからなる絶縁体層１２０８を設けた。上記ゲート電極１２０６の基部から１μｍのフィールドプレートを延在させ、そのフィールドプレートは、絶縁体層１２０８上に位置するようにした。また、ソース電極１２０５とゲート電極１２０６との間隔を１μｍとし、ゲート電極１２０６とドレイン電極１２０７との間隔を６μｍとした。

また、チャネル層１２０３とバリア層１２０４との界面に生じる二次元電子ガス１２２０のシートキャリア濃度を１×１０^１３ｃｍ^−２とした。

また、基板１２０１を導電性基板とし、基板１２０１とソース電極１２０５とを電気的に接続し、接地した。また、ゲート電極１２０６には−１０Ｖの電圧印加し、ドレイン電極１２０７には＋６００Ｖの電圧を印加したこととした。

図１０Ａは、従来の電界効果トランジスタについて行ったシミュレーション結果であり、トランジスタ内部のポテンシャル（電位）分布を示す図である。また、図１０Ｂは、従来の電界効果トランジスタについて行ったシミュレーション結果であり、トランジスタ内部の電界強度分布である。尚、図１０Ａのポテンシャル分布の間隔が密な場所ほど、図１０Ｂの電界強度は大きくなる。

従来例では、図１０Ａに示すように、バリア層１２０４と接触しているドレイン電極１２０７側のゲート電極端角部（図１２のＡ部）だけでなく、ドレイン電極１２０７との距離が最も短くなるフィールドプレート１２９１,１２９２の端角部（図１２のＢ部）でも、電界集中が生じていることがわかる。

図１０の最も電界の集中しているＢ部における絶縁破壊強度を計算すると、Ｂ部の下側の絶縁膜において１５．９ＭＶ／ｃｍの電界集中が起こることがわかった。シミュレーションに用いた絶縁膜である一般的なＳｉＮ_ｘの絶縁破壊電界強度は、およそ９ＭＶ／ｃｍであることから、図１０のＢ部付近で、絶縁破壊が起こってしまうことがわかる。

次に、本発明の電界効果トランジスタについてのシミュレーション結果について説明する。

図１に示す第１実施形態の電界効果トランジスタについて、トランジスタ内部の電界強度分布を調べるシミュレーションを行った。

シミュレーションの条件としては、バッファ層２およびチャネル層３を厚さ５μｍのＧａＮ層、バリア層４を厚さ０．０２５μｍのＡｌ_１−ｘＧａ_ｘＮ（ｘ＝０．２０）層とした。また、バリア層４およびドレイン電極７上部にＳｉＮ_ｘからなる第１の絶縁体層としての絶縁体層８を設けたこととした。また、絶縁体層８の厚みをドレイン電極７の直上部において１μｍとした。また、ソース電極５とゲート電極６との間隔を１μｍとし、ゲート電極７とドレイン電極７との間隔を６μｍとした。

また、チャネル層３とバリア層４との界面に生じる二次元電子ガス２０のシートキャリア濃度を２×１０^１２ｃｍ^−２とした。

また、基板１を導電性基板とし、基板１とソース電極６とを電気的に接続し、接地した。また、ゲート電極６には−１０Ｖの電圧印加し、ドレイン電極７には＋６００Ｖの電圧を印加した。

図１１Ａは、本発明の電界効果トランジスタについて行ったシミュレーション結果であり、電界効果トランジスタを構成する第１のトランジスタ部７１１に関するシミュレーション結果である。図１１Ａは、トランジスタ内部のポテンシャル（電位）分布である。

また、図１１Ｂは、本発明の電界効果トランジスタについて行ったシミュレーション結果であり、電界効果トランジスタを構成する第１のトランジスタ部７１１に関するシミュレーション結果である。図１１Ｂは、トランジスタ内部の電界強度分布である。

尚、図１１Ａのポテンシャル分布の間隔が密な場所ほど、図１１Ｂの電界強度は大きくなる。

第１実施形態では、図１１Ｂに示すように、バリア層４と接触しているドレイン電極７側のゲート電極６の端角部（図１１ＡのＡ部）と、ドレイン電極７のゲート電極６側のチャネル層３およびバリア層４付近（図１１ＡのＤ部）で電界集中が起きているのがわかる。図１１Ｂに示すように、この角部のドレイン電極７側において７．１ＭＶ／ｃｍの電界集中が起こる。しかし、角部の周囲を構成するＳｉＮ_ｘ層の絶縁破壊電界強度は、およそ９ＭＶ／ｃｍであることから、この付近では、この条件においては絶縁破壊が起こらない。

また、図１１Ｂに示すように、ドレイン電極７のゲート電極６側のチャネル層３およびバリア層４付近（図１１ＡのＤ部）において、４．９ＭＶ／ｃｍの電界集中が起こることがわかった。チャネル層３であるＧａＮおよびバリア層４であるＡｌＧａＮの絶縁破壊電界強度は、およそ５ＭＶ／ｃｍであることから、この付近では、この条件においては絶縁破壊が起こらない。

以上の結果から、従来の電界効果トランジスタではフィールドプレートの端角部で絶縁破壊が生じ素子の破壊を起こしてしまう条件において、本発明の電界効果トランジスタでは絶縁破壊が起こることはなく、素子の破壊を防止することができることがわかる。

尚、第１実施形態のシミュレーション結果と、略同様のシミュレーション結果を、第２実施形態乃至第９実施形態でも得ている。

また、この発明が、第１乃至第９実施形態のうちの２以上の構成を有していても良いことは、言うまでもない。また、その場合に、その発明が、対応する２以上の作用効果を奏することができることも言うまでもない。

１ 第１のトランジスタ部の基板
２ 第１のトランジスタ部のバッファ層
３,６０３ 第１のトランジスタ部のチャネル層
４,６０４,８０４ 第１のトランジスタ部のバリア層
５,７０５,８０５ 第１のトランジスタ部のソース電極
６,２０６,３０６,４０６,５０６,６０６,７０６,８０６,９０６ 第１のトランジスタ部のゲート電極
７,８０７ 第１のトランジスタ部のドレイン電極
８,２０８,３０８,４０８,７０８ 第１のトランジスタ部の第１の絶縁体層に相当する絶縁体層
１１,２１１,３１１,４１１,５１１,６１１,７１１,８１１,９１１ 第１のトランジスタ部
１２,２１２,３１２,４１２,５１２,６１２,７１２,８１２,９１２ 第２のトランジスタ部
２０,６２０,８２０ 第１のトランジスタ部の二次元電子ガス
５１ 第２のトランジスタ部の基板
５２ 第２のトランジスタ部のバッファ層
５３ 第２のトランジスタ部のチャネル層
５４ 第２のトランジスタ部のバリア層
５５,７５５ 第２のトランジスタ部のソース電極
５６,４５６,７５６ 第２のトランジスタ部のゲート電極
５７ 第２のトランジスタ部のドレイン電極
５８,２５８,３５８,４５８,７５８ 第２のトランジスタ部の第１の絶縁体層に相当する絶縁体層
７０ 第２のトランジスタ部の二次元電子ガス
９０ 第１のトランジスタ部のゲート電極本体
９１,２９１,３９１,４９１,７９１,８９１,９９１ 第１のトランジスタ部のフィールドプレート
９２,３９２,４９２,７９２,８９２,９９２ 第２のトランジスタ部のフィールドプレート
９４ 第２のトランジスタ部のゲート電極本体
３１８ III族窒化物半導体層構造の上面
３１９ 第１のトランジスタ部のフィールドプレートの第１部分の第１の面
３２０ 第１のトランジスタ部のフィールドプレートの第１部分
３２９ 第１のトランジスタ部のフィールドプレートの第２部分の第２の面
３３０ 第１のトランジスタ部のフィールドプレートの第２部分
３３１ 第１のトランジスタ部のフィールドプレートの連結部
４８０,８８１,９８１ 第１のトランジスタ部の第１の絶縁体層の上部絶縁体層
４８１,８８２,９８２ 第１のトランジスタ部の第１の絶縁体層の下部絶縁体層
４８２ 第２のトランジスタ部の第１の絶縁体層の上部絶縁体層
４８３ 第２のトランジスタ部の第１の絶縁体層の下部絶縁体層
５８１,６８１ 第１のトランジスタ部の上側絶縁体層
５８２,６８２ 第１のトランジスタ部の下側絶縁体層
６３１,８３１ 第１のトランジスタ部の上層チャネル層
６３２,８３２ 第１のトランジスタ部の下側チャネル層
６９９ 第１のトランジスタ部の凹部
７９０ 第１のトランジスタ部のソース電極本体

Claims (11)

1. 第１のトランジスタ部と、
   上記第１のトランジスタ部と略同一の第２のトランジスタ部と
   を備え、
   上記第１のトランジスタ部および上記第２のトランジスタ部は、夫々
   ヘテロ接合を含むIII族窒化物半導体層構造と、
   上記III族窒化物半導体層構造上に間隔をおいて配置されたソース電極およびドレイン電極と、
   上記III族窒化物半導体層構造上に上記ドレイン電極を被覆するように配置された第１の絶縁体層と、
   上記ソース電極と上記ドレイン電極との間に、上記ソース電極および上記ドレイン電極に間隔をおいて位置するゲート電極本体と、上記第１の絶縁体層上に位置すると共に、上記ゲート電極本体から上記ドレイン電極に向けてひさし状に延びるフィールドプレートとを有するゲート電極と
   を有し、
   上記第１のトランジスタ部の上記III族窒化物半導体層構造と、上記第２のトランジスタ部の上記III族窒化物半導体層構造とは、一体化されており、
   上記第１のトランジスタ部の上記第１の絶縁体と、上記第２のトランジスタ部の上記第１の絶縁体とは、一体化されており、
   上記第１のトランジスタ部の上記ドレイン電極と、上記第２のトランジスタ部の上記ドレイン電極とは、一体化されており、
   上記第１のトランジスタ部と、第２のトランジスタ部とは、略面対称に配置され、
   上記第１のトランジスタ部の上記フィールドプレートと、上記第２のトランジスタ部のフィールドプレートとは、電気的に接続されていることを特徴とする電界効果トランジスタ。
2. 請求項１に記載の電界効果トランジスタにおいて、
   上記第１のトランジスタ部の上記フィールドプレートと、上記第１のトランジスタ部の上記III族窒化物半導体層構造の上面とのその上面の法線方向の最大の距離は、１ミクロン以上であることを特徴とする電界効果トランジスタ。
3. 請求項１または２に記載の電界効果トランジスタにおいて、
   上記第１のトランジスタ部の上記フィールドプレートは、上記第１のトランジスタ部の上記III族窒化物半導体層構造の上面から上記第１のトランジスタ部の上記フィールドプレートまでの上記上面の法線方向の距離が、上記第１のトランジスタ部の上記ゲート電極から上記第１のトランジスタ部の上記ドレイン電極に行くにしたがって連続的に大きくなる部分を有していることを特徴とする電界効果トランジスタ。
4. 請求項１から３までのいずれか一項に記載の電界効果トランジスタにおいて、
   上記第１のトランジスタ部の上記フィールドプレートは、
   上記第１のトランジスタ部の上記III族窒化物半導体層構造の上面に略平行な状態で、その上面にその上面の法線方向に対向する第１の面を有する第１部分と、
   上記法線方向において、上記第１部分の上記第１のトランジスタ部の上記III族窒化物半導体層構造側とは反対側に位置すると共に、上記上面に略平行な状態で上記上面に上記法線方向に対向する第２の面を有する第２部分と、
   上記第１部分と上記第２部分とを連結する連結部と
   を有し、
   上記第１部分の延在方向の長さが、０.５μｍ以上かつ３μｍ以下であり、
   上記第１の面と上記上面との上記法線方向の距離が、１０μｍ以上かつ５０μｍ以下であることを特徴とする電界効果トランジスタ。
5. 請求項１から４までのいずれか一項に記載の電界効果トランジスタにおいて、
   上記第１のトランジスタ部の上記第１の絶縁体層は、誘電率が互いに異なる複数の層を有していることを特徴とする電界効果トランジスタ。
6. 請求項１から５までのいずれか一項に記載の電界効果トランジスタにおいて、
   上記第１のトランジスタ部の上記ゲート電極と、上記第１のトランジスタ部の上記III族窒化物半導体層構造の上面との間に第２の絶縁体層を備えることを特徴とする電界効果トランジスタ。
7. 請求項１から６までのいずれか一項に記載の電界効果トランジスタにおいて、
   上記第１のトランジスタ部の上記III族窒化物半導体層構造の上記上面は、凹部を有し、
   上記第１のトランジスタ部の上記ゲート電極は、上記凹部に上記第１のトランジスタ部の上記III族窒化物半導体層構造の上面の法線方向に重なる位置に存在していることを特徴とする電界効果トランジスタ。
8. 請求項１から７までのいずれか一項に記載の電界効果トランジスタにおいて、
   上記第１のトランジスタ部の上記III族窒化物半導体層構造は、
   下層チャネル層と、
   上記下層チャネル層の上面に配置された上層チャネル層と、
   上記上層チャネル層の上面に配置されたバリア層と
   を有し、
   上記上層チャネル層は、上記バリア層および上記下層チャネル層のいずれよりも小さいバンドギャップを有していることを特徴とする電界効果トランジスタ。
9. 請求項１から８までのいずれか一項に記載の電界効果トランジスタにおいて、
   上記第１のトランジスタ部および上記第２のトランジスタ部は、夫々導電性基板を備え
   上記第１のトランジスタ部の上記導電性基板と、上記第２のトランジスタ部の上記導電性基板とは、一体化されており、
   上記第１のトランジスタ部の上記III族窒化物半導体層構造は、上記第１のトランジスタ部の上記導電性基板上に配置されていることを特徴とする電界効果トランジスタ。
10. 第１のトランジスタ部と、
    上記第１のトランジスタと略同一の第２のトランジスタ部と
    を備え、
    上記第１のトランジスタ部および上記第２のトランジスタ部は、夫々
    ヘテロ接合を含むIII族窒化物半導体層構造と、
    上記III族窒化物半導体層構造上に間隔をおいて配置されたゲート電極およびドレイン電極と、
    上記III族窒化物半導体層構造上に、上記ドレイン電極および上記ゲート電極を被覆するように配置された第１の絶縁体層と、
    上記ゲート電極の上記ドレイン電極側とは反対側に、上記ゲート電極に間隔をおいて位置するソース電極本体と、上記第１の絶縁体層上に位置すると共に、上記ソース電極本体から上記ドレイン電極に向けてひさし状に延びるフィールドプレートとを有するソース電極と
    を有し、
    上記第１のトランジスタ部の上記III族窒化物半導体層構造と、上記第２のトランジスタ部の上記III族窒化物半導体層構造とは、一体化されており、
    上記第１のトランジスタ部の上記第１の絶縁体と、上記第２のトランジスタ部の上記第１の絶縁体とは、一体化されており、
    上記第１のトランジスタ部の上記ドレイン電極と、上記第２のトランジスタ部の上記ドレイン電極とは、一体化されており、
    上記第１のトランジスタ部と、第２のトランジスタ部とは、略面対称に配置され、
    上記第１のトランジスタ部の上記フィールドプレートと、上記第２のトランジスタ部のフィールドプレートとは、電気的に接続されていることを特徴とする電界効果トランジスタ。
11. 請求項１から１０までのいずれか一項に記載の電界効果トランジスタにおいて、
    上記第１トランジスタ部の上記フィールドプレートおよび上記第２のトランジスタ部の上記フィールドプレートは、貫通穴を有し、上記第１のトランジスタ部の上記ドレイン電極および上記第２のトランジスタ部の上記ドレイン電極は、上記第１のトランジスタ部の上記ドレイン電極の上面の法線方向に、上記貫通穴に重なっていることを特徴とする電界効果トランジスタ。

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