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WO2023224092A1 - 窒化物半導体装置 - Google Patents

窒化物半導体装置 Download PDF

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Publication number
WO2023224092A1
WO2023224092A1 PCT/JP2023/018581 JP2023018581W WO2023224092A1 WO 2023224092 A1 WO2023224092 A1 WO 2023224092A1 JP 2023018581 W JP2023018581 W JP 2023018581W WO 2023224092 A1 WO2023224092 A1 WO 2023224092A1
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WO
WIPO (PCT)
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nitride semiconductor
layer
gate
sensor
electrode
Prior art date
Application number
PCT/JP2023/018581
Other languages
English (en)
French (fr)
Inventor
浩隆 大嶽
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present disclosure relates to a nitride semiconductor device.
  • HEMTs high electron mobility transistors
  • Patent Document 1 high electron mobility transistors
  • a nitride semiconductor device using a nitride semiconductor has a higher temperature dependence of on-resistance than, for example, a transistor using silicon carbide (SiC). Therefore, in a nitride semiconductor device using a nitride semiconductor, improved accuracy of temperature detection and appropriate control based on temperature information may be required.
  • a nitride semiconductor device includes a semiconductor substrate, a nitride semiconductor formed on the semiconductor substrate, and includes a drain electrode, a source electrode, a gate electrode, the gate electrode and the source.
  • a temperature sensor is a temperature sensor.
  • the nitride semiconductor device of the present disclosure it is possible to improve the accuracy of temperature detection.
  • FIG. 1 is a schematic cross-sectional view of a transistor in an exemplary nitride semiconductor device according to a first embodiment.
  • FIG. 2 is a schematic cross-sectional view of a temperature sensor in the exemplary nitride semiconductor device according to the first embodiment.
  • FIG. 3 is a schematic plan view showing an exemplary formation pattern of the nitride semiconductor device of FIGS. 1 and 2.
  • FIG. 4 is a schematic back view of the nitride semiconductor unit of FIG. 3.
  • FIG. 5 is a schematic cross-sectional view showing an exemplary manufacturing process of the nitride semiconductor device of the first embodiment.
  • FIG. 6 is a schematic cross-sectional view showing the manufacturing process following FIG. 5.
  • FIG. 5 is a schematic cross-sectional view of a transistor in an exemplary nitride semiconductor device according to a first embodiment.
  • FIG. 2 is a schematic cross-sectional view of a temperature sensor in the exemplary nitride semiconductor device according to the first embodiment
  • FIG. 7 is a schematic cross-sectional view showing the manufacturing process following FIG. 6.
  • FIG. 8 is a schematic cross-sectional view showing the manufacturing process following FIG. 7.
  • FIG. 9 is a schematic cross-sectional view showing the manufacturing process following FIG. 8.
  • FIG. 10 is a schematic cross-sectional view showing the manufacturing process following FIG. 9.
  • FIG. 11 is a schematic cross-sectional view showing the manufacturing process following FIG. 10.
  • FIG. 12 is a schematic cross-sectional view showing the manufacturing process following FIG. 11.
  • FIG. 13 is a schematic cross-sectional view of a temperature sensor in an exemplary nitride semiconductor device according to the second embodiment.
  • FIG. 14 is a schematic cross-sectional view showing an exemplary manufacturing process of the nitride semiconductor device of the second embodiment.
  • FIG. 15 is a schematic cross-sectional view showing the manufacturing process following FIG. 14.
  • FIG. 16 is a schematic cross-sectional view showing the manufacturing process following FIG. 15.
  • FIG. 17 is a schematic cross-sectional view showing the manufacturing process following FIG. 16.
  • FIG. 18 is a schematic cross-sectional view showing the manufacturing process following FIG. 17.
  • FIG. 19 is a schematic cross-sectional view showing the manufacturing process following FIG. 18.
  • FIG. 20 is a schematic cross-sectional view showing the manufacturing process following FIG. 19.
  • FIG. 21 is a schematic cross-sectional view showing the manufacturing process following FIG. 20.
  • FIG. 22 is a schematic plan view showing an exemplary formation pattern of a modified nitride semiconductor device.
  • FIG. 23 is a schematic cross-sectional view of the nitride semiconductor device taken along line F23-F23 in FIG.
  • FIG. 1 and 2 are schematic cross-sectional views of an exemplary nitride semiconductor device 10 according to the first embodiment.
  • the term "planar view” used in the present disclosure refers to viewing the nitride semiconductor device 10 in the Z-axis direction of the mutually orthogonal XYZ axes shown in FIG. Further, in the nitride semiconductor device 10 shown in FIG. 1, for convenience, the +Z direction is defined as top, the -Z direction as bottom, the +X direction as right, and the -X direction as left. Unless explicitly stated otherwise, “planar view” refers to viewing nitride semiconductor device 10 from above along the Z-axis.
  • the nitride semiconductor device 10 is a high electron mobility transistor (HEMT) using a nitride semiconductor.
  • Nitride semiconductor device 10 includes a semiconductor substrate 12, a nitride semiconductor 13 formed on the semiconductor substrate 12, and a passivation layer 22 covering the nitride semiconductor 13.
  • the nitride semiconductor 13 includes a buffer layer 14, a first nitride semiconductor layer 16 formed on the buffer layer 14, a second nitride semiconductor layer 18 formed on the first nitride semiconductor layer 16, and a second nitride semiconductor layer 18 formed on the first nitride semiconductor layer 16. and a third nitride semiconductor layer 20 formed on the second nitride semiconductor layer 18 .
  • a silicon (Si) substrate can be used.
  • a silicon carbide (SiC) substrate, a gallium nitride (GaN) substrate, or a sapphire substrate can be used instead of the Si substrate.
  • the thickness of the semiconductor substrate 12 can be, for example, 200 ⁇ m or more and 1500 ⁇ m or less. In the following description, unless explicitly stated otherwise, thickness refers to the dimension along the Z direction in FIGS. 1 and 2.
  • the buffer layer 14 may be made of any material that can suppress the occurrence of wafer warpage and cracking due to mismatch in thermal expansion coefficients between the semiconductor substrate 12 and the first nitride semiconductor layer 16. Additionally, buffer layer 14 can include one or more nitride semiconductor layers. Buffer layer 14 may include, for example, at least one of an aluminum nitride (AlN) layer, an aluminum gallium nitride (AlGaN) layer, and a graded AlGaN layer with a different aluminum (Al) composition.
  • AlN aluminum nitride
  • AlGaN aluminum gallium nitride
  • AlGaN graded AlGaN layer with a different aluminum
  • the buffer layer 14 is made of a single film of AlN, a single film of AlGaN, a film having an AlGaN/GaN superlattice structure, a film having an AlN/AlGaN superlattice structure, a film having an AlN/GaN superlattice structure, or the like. may have been done.
  • the buffer layer 14 includes a first buffer layer that is an AlN layer formed on the semiconductor substrate 12 and a second buffer layer that is an AlGaN layer formed on the AlN layer (first buffer layer). Can be done.
  • the first buffer layer may be, for example, an AlN layer with a thickness of 200 nm
  • the second buffer layer may be a graded AlGaN layer, for example, with a thickness of 300 nm.
  • impurities may be introduced into a portion of the buffer layer 14 to make the buffer layer 14 semi-insulating except for the surface layer region.
  • the impurity is, for example, carbon (C) or iron (Fe).
  • the impurity concentration can be, for example, 4 ⁇ 10 16 cm ⁇ 3 or higher.
  • the first nitride semiconductor layer 16 is formed on the buffer layer 14 formed on the semiconductor substrate 12, it can be said that it is formed on the semiconductor substrate 12 in a broad sense.
  • the first nitride semiconductor layer 16 includes an electron transit layer.
  • the first nitride semiconductor layer 16 may be, for example, a GaN layer.
  • the thickness of the first nitride semiconductor layer 16 can be, for example, 0.5 ⁇ m or more and 2 ⁇ m or less. Note that in order to suppress leakage current in the first nitride semiconductor layer 16, impurities are introduced into a part of the first nitride semiconductor layer 16 to make the area other than the surface layer of the first nitride semiconductor layer 16 semi-insulating. You may also do so.
  • the impurity is, for example, C.
  • the concentration of impurities can be, for example, 4 ⁇ 10 16 cm ⁇ 3 or more.
  • the first nitride semiconductor layer 16 can include a plurality of GaN layers having different impurity concentrations, for example, a C-doped GaN layer and a non-doped GaN layer.
  • a C-doped GaN layer is formed on the buffer layer 14.
  • the C-doped GaN layer can have a thickness of 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the C concentration in the C-doped GaN layer can be set to 5 ⁇ 10 17 cm ⁇ 3 or more and 9 ⁇ 10 19 cm ⁇ 3 or less.
  • the non-doped GaN layer is formed on the C-doped GaN layer.
  • the undoped GaN layer can have a thickness of 0.05 ⁇ m or more and 0.4 ⁇ m or less.
  • the non-doped GaN layer is in contact with the second nitride semiconductor layer 18.
  • the first nitride semiconductor layer 16 includes a C-doped GaN layer with a thickness of 0.4 ⁇ m and a non-doped GaN layer with a thickness of 0.4 ⁇ m.
  • the C concentration in the C-doped GaN layer is approximately 2 ⁇ 10 19 cm ⁇ 3 .
  • the second nitride semiconductor layer 18 includes an electron supply layer having a larger band gap than the first nitride semiconductor layer 16.
  • the second nitride semiconductor layer 18 may be, for example, an AlGaN layer.
  • the higher the Al composition the larger the band gap. Therefore, the second nitride semiconductor layer 18, which is an AlGaN layer, has a larger band gap than the first nitride semiconductor layer 16, which is a GaN layer.
  • the second nitride semiconductor layer 18 is made of Al x Ga 1-x N.
  • the second nitride semiconductor layer 18 can be said to be an Al x Ga 1-x N layer.
  • x is 0 ⁇ x ⁇ 0.4, more preferably 0.1 ⁇ x ⁇ 0.3.
  • the second nitride semiconductor layer 18 can have a thickness of, for example, 5 nm or more and 20 nm or less.
  • the first nitride semiconductor layer 16 and the second nitride semiconductor layer 18 have different lattice constants in the bulk region. Therefore, the first nitride semiconductor layer 16 and the second nitride semiconductor layer 18 are a lattice mismatched junction.
  • the first nitride semiconductor layer 16 is caused by the spontaneous polarization of the first nitride semiconductor layer 16 and the second nitride semiconductor layer 18 and the piezo polarization caused by compressive stress applied to the heterojunction of the first nitride semiconductor layer 16.
  • the energy level of the conduction band of the first nitride semiconductor layer 16 near the heterojunction interface between the first nitride semiconductor layer 16 and the second nitride semiconductor layer 18 is lower than the Fermi level.
  • Electron gas (2DEG) 24 is spreading.
  • the third nitride semiconductor layer 20 is formed on the second nitride semiconductor layer 18.
  • the third nitride semiconductor layer 20 has a smaller band gap than the second nitride semiconductor layer 18 and is made of a nitride semiconductor containing acceptor type impurities.
  • the third nitride semiconductor layer 20 may be made of any material having a smaller bandgap than the second nitride semiconductor layer 18, which is an AlGaN layer, for example.
  • the third nitride semiconductor layer 20 is a GaN layer (p-type GaN layer) doped with acceptor type impurities.
  • the acceptor type impurity can include at least one of zinc (Zn), magnesium (Mg), and C.
  • the maximum concentration of acceptor type impurities in the third nitride semiconductor layer 20 is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • Passivation layer 22 covers third nitride semiconductor layer 20 .
  • the passivation layer 22 is made of, for example, one of silicon nitride (SiN), silicon dioxide (SiO 2 ), silicon oxynitride (SiON), alumina (Al 2 O 3 ), AlN, and aluminum oxynitride (AlON).
  • the material may be made up of materials including:
  • passivation layer 22 is formed of a material containing SiN.
  • nitride semiconductor device 10 includes a transistor 11 made of nitride semiconductor 13.
  • Transistor 11 includes a gate layer 26, a source electrode 28, a drain electrode 30, and a gate electrode 32.
  • Gate layer 26 and gate electrode 32 are covered by passivation layer 22 .
  • Passivation layer 22 has a source opening 22A and a drain opening 22B. Both the source opening 22A and the drain opening 22B expose the second nitride semiconductor layer 18.
  • the source electrode 28 is in contact with the second nitride semiconductor layer 18 through the source opening 22A.
  • Drain electrode 30 is in contact with second nitride semiconductor layer 18 via drain opening 22B.
  • the gate layer 26 is composed of the third nitride semiconductor layer 20. That is, the gate layer 26 is included in the third nitride semiconductor layer 20. Therefore, the gate layer 26 can also be said to be a GaN layer (p-type GaN layer) doped with acceptor type impurities. Gate layer 26 is partially formed on second nitride semiconductor layer 18 .
  • the energy levels of the first nitride semiconductor layer 16 and the second nitride semiconductor layer 18 are raised. Therefore, in the region immediately below the gate layer 26, the energy level of the conduction band of the first nitride semiconductor layer 16 near the heterojunction interface between the first nitride semiconductor layer 16 and the second nitride semiconductor layer 18 is , approximately equal to or larger than the Fermi level. Therefore, at zero bias when no voltage is applied to the gate electrode 32, the 2DEG 24 is not formed in the first nitride semiconductor layer 16 in the region immediately below the gate layer 26. On the other hand, a 2DEG 24 is formed in the first nitride semiconductor layer 16 in a region other than the region directly under the gate layer 26.
  • the presence of the gate layer 26 doped with acceptor type impurities causes the 2DEG 24 to be depleted in the region immediately below the gate layer 26.
  • normally-off operation of the nitride semiconductor device 10 is realized.
  • an appropriate on-voltage is applied to the gate electrode 32, a channel is formed by the 2DEG 24 in the first nitride semiconductor layer 16 in the region immediately below the gate electrode 32, so that conduction occurs between the source and the drain.
  • the gate layer 26 includes a bottom surface 26A in contact with the second nitride semiconductor layer 18 and a top surface 26B on the opposite side from the bottom surface 26A.
  • the gate electrode 32 is formed on the upper surface 26B of the gate layer 26.
  • the gate layer 26 can have a rectangular, trapezoidal, or ridge-shaped cross section in the XZ plane in FIG.
  • the gate layer 26 includes a gate ridge portion 26C including an upper surface 26B on which the gate electrode 32 is formed, and two gate extension portions (a first gate extension portion) extending outside the gate ridge portion 26C in plan view. portion 26D and second gate extension portion 26E). Therefore, the upper surface 26B of the gate layer 26 refers to the upper surface formed in the gate ridge portion 26C.
  • the first gate extension portion 26D extends from the gate ridge portion 26C toward the source opening portion 22A in plan view.
  • the first gate extension 26D is spaced apart from the source opening 22A.
  • the second gate extension portion 26E extends from the gate ridge portion 26C toward the drain opening 22B in plan view.
  • the second gate extension 26E is spaced apart from the drain opening 22B.
  • the gate ridge portion 26C is located between the first gate extension portion 26D and the second gate extension portion 26E, and is formed integrally with the first gate extension portion 26D and the second gate extension portion 26E.
  • the first gate extension portion 26D and the second gate extension portion 26E are formed to sandwich the gate ridge portion 26C in the width direction (X-axis direction) of the gate ridge portion 26C.
  • the bottom surface 26A of the gate layer 26 has a larger area than the top surface 26B.
  • the second gate extension part 26E extends longer toward the outside of the gate ridge part 26C in plan view than the first gate extension part 26D.
  • the gate ridge portion 26C corresponds to a relatively thick portion of the gate layer 26, and has a thickness of, for example, 80 nm or more and 150 nm or less.
  • the thickness of the gate layer 26, particularly the gate ridge portion 26C can be determined in consideration of parameters including the gate threshold voltage.
  • gate layer 26 (gate ridge portion 26C) has a thickness greater than 110 nm.
  • Each of the first gate extension part 26D and the second gate extension part 26E has a thickness smaller than the thickness of the gate ridge part 26C. In one example, each of the first gate extension part 26D and the second gate extension part 26E has a thickness that is 1/2 or less of the thickness of the gate ridge part 26C.
  • each gate extension portion 26D, 26E is a flat portion having a substantially constant thickness.
  • substantially constant thickness refers to a thickness within a range of manufacturing variations (for example, 20%).
  • each gate extension portion 26D, 26E may include a tapered portion having a thickness that gradually decreases as the distance from the gate ridge portion 26C increases in a region adjacent to the gate ridge portion 26C.
  • Each gate extension portion 26D, 26E may include a flat portion having a substantially constant thickness in a region beyond a predetermined distance from the gate ridge portion 26C. In one example, the flat portion has a thickness of 5 nm or more and 25 nm or less.
  • the gate electrode 32 includes a bottom surface 32A in contact with the gate layer 26, a top surface 32B opposite to the bottom surface 32A, and a side surface 32C extending between the bottom surface 32A and the top surface 32B.
  • Gate electrode 32 is composed of one or more metal layers.
  • the gate electrode 32 is, for example, a titanium nitride (TiN) layer.
  • the gate electrode 32 may include a first metal layer made of a material containing Ti, and a second metal layer laminated on the first metal layer and made of a material containing TiN. .
  • the thickness of the gate electrode 32 may be, for example, 50 nm or more and 200 nm or less.
  • the gate electrode 32 can form a Schottky junction with the gate layer 26.
  • transistor 11 includes a Schottky diode 34 configured between gate electrode 32 and gate layer 26.
  • a first PIN diode 36 is configured between the gate layer 26, the second nitride semiconductor layer 18, and the first nitride semiconductor layer 16.
  • the first PIN diode 36 is configured between the third nitride semiconductor layer 20, the second nitride semiconductor layer 18, and the first nitride semiconductor layer 16. More specifically, the first PIN diode 36 is configured between the third nitride semiconductor layer 20, the second nitride semiconductor layer 18, and the 2DEG 24. It can also be said that the first PIN diode 36 is configured between the gate layer 26, the second nitride semiconductor layer 18, and the 2DEG 24. That is, the transistor 11 includes the first PIN diode 36.
  • the nitride semiconductor device 10 includes the drain electrode 30, the source electrode 28, the gate electrode 32, the Schottky diode 34 and the first PIN diode 36 formed between the gate electrode 32 and the source electrode 28, including.
  • the PIN diode is a diode that includes an undoped intrinsic semiconductor (I-type semiconductor) between a p-type semiconductor and an n-type semiconductor.
  • the third nitride semiconductor layer 20 constitutes a p-type semiconductor
  • the 2DEG 24 constitutes an n-type semiconductor
  • the second nitride semiconductor layer 18 constitutes an intrinsic semiconductor.
  • the source electrode 28 and the drain electrode 30 are composed of one or more metal layers (eg, Ti, Al, AlCu, TiN, etc.).
  • the source electrode 28 and the drain electrode 30 are in ohmic contact with the 2DEG 24 via the source opening 22A and drain opening 22B, respectively. That is, both the source electrode 28 and the drain electrode 30 are electrically connected to the 2DEG 24.
  • the source electrode 28 includes a source contact portion 28A and a source field plate portion 28B continuous with the source contact portion 28A.
  • the source contact portion 28A corresponds to a portion filled in the source opening 22A.
  • the source field plate portion 28B is formed integrally with the source contact portion 28A.
  • Source field plate portion 28B covers passivation layer 22.
  • Source field plate portion 28B includes an end portion 28C located between drain opening 22B and gate layer 26 in plan view. Therefore, the source field plate portion 28B is spaced apart from the drain electrode 30 formed in the drain opening 22B.
  • the source field plate portion 28B extends along the surface of the passivation layer 22 from the source contact portion 28A to the end portion 28C toward the drain electrode 30.
  • the passivation layer 22 covers the upper surface of the second nitride semiconductor layer 18, the side surfaces and upper surface 26B of the gate layer 26, and the side surfaces 32C and upper surface 32B of the gate electrode 32. Therefore, the source field plate portion 28B extending along the surface of the passivation layer 22 has a non-flat surface.
  • the source field plate portion 28B plays a role of alleviating electric field concentration near the end of the gate electrode 32 during zero bias when no gate voltage is applied to the gate electrode 32.
  • the drain electrode 30 includes a drain contact portion 30A and a drain plate portion 30B continuous to the drain contact portion 30A.
  • the drain contact portion 30A corresponds to a portion filled in the drain opening 22B.
  • the drain plate portion 30B is formed integrally with the drain contact portion 30A. Drain plate portion 30B covers passivation layer 22.
  • the drain plate portion 30B is formed at the periphery of the drain opening 22B in the passivation layer 22.
  • the nitride semiconductor device 10 can further include an interlayer insulating layer, a source wiring, a drain wiring, and a gate wiring.
  • the interlayer insulating layer covers the source electrode 28 and the drain electrode 30.
  • the interlayer insulating layer may be made of a material containing, for example, any one of SiN, SiO 2 , SiON, Al 2 O 3 , AlN, and AlON.
  • the interlayer insulating layer is formed of a material containing SiO2 .
  • the source wiring, drain wiring, and gate wiring are formed so as to be separated from each other on the interlayer insulating layer.
  • the source wiring is electrically connected to the source electrode 28.
  • the drain wiring is electrically connected to the drain electrode 30.
  • the gate wiring is electrically connected to the gate electrode 32.
  • Each of the source wiring, drain wiring, and gate wiring is composed of one or more metal layers.
  • the metal layer may be made of a material containing, for example, any one of copper (Cu), Al, Ti, and TiN.
  • each of the source wiring, drain wiring, and gate wiring is formed of a laminated structure of Ti, TiN, AlCu, and TiN.
  • the nitride semiconductor device 10 further includes a temperature sensor 40 including a second PIN diode 42 made of the nitride semiconductor 13. Therefore, it can be said that the temperature sensor 40 is composed of the nitride semiconductor 13. In this way, nitride semiconductor device 10 includes both transistor 11 (see FIG. 1) and temperature sensor 40. In other words, the nitride semiconductor device 10 includes a transistor 11 made of a nitride semiconductor 13 formed on a semiconductor substrate 12 and a temperature sensor 40 .
  • the second PIN diode 42 is configured between the third nitride semiconductor layer 20, the second nitride semiconductor layer 18, and the first nitride semiconductor layer 16. More specifically, the second PIN diode 42 is configured between the third nitride semiconductor layer 20, the second nitride semiconductor layer 18, and the 2DEG 24.
  • the third nitride semiconductor layer 20 includes a sensor layer 44 that constitutes a second PIN diode 42 .
  • the sensor layer 44 is provided separately from the gate layer 26 (see FIG. 1), and is a GaN layer (p-type GaN layer) doped with acceptor type impurities like the gate layer 26.
  • the impurity concentration of sensor layer 44 is equal to the impurity concentration of gate layer 26.
  • Sensor layer 44 is spaced apart from gate layer 26.
  • the second PIN diode 42 is configured between the sensor layer 44, the second nitride semiconductor layer 18, and the first nitride semiconductor layer 16. More specifically, the second PIN diode 42 is configured between the sensor layer 44, the second nitride semiconductor layer 18, and the 2DEG 24.
  • the sensor layer 44 is a p-type semiconductor
  • the 2DEG 24 is an n-type semiconductor
  • the second nitride semiconductor layer 18 is an intrinsic semiconductor (I-type semiconductor).
  • the sensor layer 44 includes a bottom surface that is in contact with the second nitride semiconductor layer 18 and an upper surface that is opposite to the bottom surface.
  • the sensor layer 44 can have a rectangular, trapezoidal, or ridge-shaped cross section in the XZ plane in FIG. 2 .
  • the sensor layer 44 has a different cross section than the gate layer 26 in the XZ plane in FIG. Specifically, the sensor layer 44 has a rectangular cross section in the XZ plane in FIG. 2 .
  • the thickness TS of the sensor layer 44 is thinner than the thickness TG of the gate layer 26 (see FIG. 1).
  • the thickness TG of the gate layer 26 is the thickness TGC of the gate ridge portion 26C (see FIG. 1).
  • the thickness of the gate ridge portion 26C can be defined by the distance between the bottom surface 26A and the top surface 26B (see FIG. 1) of the gate layer 26 in the Z-axis direction.
  • the thickness TS of the sensor layer 44 can be defined by the distance between the bottom surface of the sensor layer 44 and the top surface of the sensor layer 44 in the Z-axis direction.
  • the thickness TS of the sensor layer 44 is equal to the thickness TG1 of the first gate extension portion 26D (both see FIG. 1).
  • the thickness TS of the sensor layer 44 is equal to the thickness TG2 of the second gate extension 26E (see FIG. 1).
  • the thickness TS of the sensor layer 44 is It can be said that the thickness is equal to the thickness TG1 of the first gate extension portion 26D.
  • the thickness TS of the sensor layer 44 is it can be said that the thickness is equal to the thickness TG2 of the two-gate extension portion 26E.
  • the thickness TG1 of the first gate extension portion 26D refers to the thickness of the portion of the first gate extension portion 26D whose upper surface is a flat surface.
  • the thickness TG2 of the second gate extension 26E refers to the thickness of the portion of the second gate extension 26E whose upper surface is a flat surface.
  • the width WS of the sensor layer 44 is equal to the width WG of the gate layer 26 (see FIG. 1).
  • the width WS of the sensor layer 44 can be defined by the distance between both end surfaces of the sensor layer 44 in the X-axis direction in the X-axis direction.
  • the width WG of the gate layer 26 can be defined by the distance in the X-axis direction between the tip surface of the first gate extension section 26D in the X-axis direction and the tip surface of the second gate extension section 26E in the X-axis direction.
  • the width WS of the sensor layer 44 is larger than the width of the gate ridge portion 26C of the gate layer 26.
  • the sensor layer 44 is at least partially covered by the passivation layer 22.
  • Passivation layer 22 has an anode opening 22C and a cathode opening 22D.
  • the anode opening 22C exposes a part of the upper surface of the sensor layer 44. That is, the anode opening 22C is formed at a position overlapping the sensor layer 44 in plan view.
  • the cathode opening 22D is spaced apart from the anode opening 22C in the X-axis direction.
  • the cathode opening 22D is spaced apart from the sensor layer 44 in the X-axis direction in plan view.
  • the cathode opening 22D exposes a portion of the second nitride semiconductor layer 18.
  • the second PIN diode 42 includes an anode electrode 46 and a cathode electrode 48.
  • the anode electrode 46 is in contact with the upper surface of the sensor layer 44 through the anode opening 22C.
  • anode electrode 46 is in ohmic contact with sensor layer 44 .
  • the anode electrode 46 includes an anode contact portion 46A and an anode plate portion 46B continuous with the anode contact portion 46A.
  • the anode contact portion 46A corresponds to a portion filled in the anode opening 22C.
  • the anode plate portion 46B is formed integrally with the anode contact portion 46A.
  • the anode plate portion 46B covers the passivation layer 22.
  • the anode plate portion 46B includes a portion of the passivation layer 22 formed around the periphery of the anode opening 22C.
  • the cathode electrode 48 is in contact with the second nitride semiconductor layer 18 through the cathode opening 22D.
  • cathode electrode 48 is in ohmic contact with second nitride semiconductor layer 18 .
  • the cathode electrode 48 includes a cathode contact portion 48A and a cathode plate portion 48B continuous with the cathode contact portion 48A.
  • the cathode contact portion 48A corresponds to a portion filled in the cathode opening 22D.
  • the cathode plate portion 48B covers the passivation layer 22.
  • the cathode plate portion 48B includes a portion of the passivation layer 22 formed around the periphery of the cathode opening 22D.
  • Cathode plate section 48B is spaced apart from anode plate section 46B. That is, the anode electrode 46 and the cathode electrode 48 are spaced apart from each other.
  • the anode electrode 46 and the cathode electrode 48 are composed of one or more metal layers (eg, Ti, Al, AlCu, TiN, etc.).
  • the anode electrode 46 and the cathode electrode 48 are formed of the same material as the source electrode 28 and the drain electrode 30, for example.
  • the nitride semiconductor device 10 can further include an anode wiring and a cathode wiring formed on the interlayer insulating layer.
  • the interlayer insulating layer covers the anode electrode 46 and the cathode electrode 48.
  • the anode wiring and the cathode wiring are formed on the interlayer insulating layer so as to be separated from each other.
  • the anode wiring is electrically connected to the anode electrode 46.
  • the cathode wiring is electrically connected to the cathode electrode 48.
  • Each of the anode wiring and the cathode wiring is composed of one or more metal layers.
  • the metal layer may be made of a material containing, for example, any one of Cu, Al, Ti, and TiN.
  • each of the anode wiring and the cathode wiring is formed of a laminated structure of Ti, TiN, AlCu, and TiN.
  • the anode wiring and the cathode wiring may be formed of the same material as the source wiring, the drain wiring, and the gate wiring.
  • FIG. 3 shows a schematic planar structure of an exemplary formation pattern 100 of the nitride semiconductor device 10 of FIG. 1.
  • the same reference numerals are given to the same components as those in FIGS. 1 and 2.
  • passivation layer 22 is depicted as being transparent so that gate layer 26 is visible.
  • a part of the source electrode 28 is drawn with a two-dot chain line.
  • the gate electrode 32 and the anode electrode 46 are omitted for convenience.
  • the formation pattern 100 includes an active region 102 that contributes to transistor operation and an outer peripheral region 104 surrounding the active region 102. It can also be said that the outer peripheral region 104 is a region that does not contribute to transistor operation.
  • the active region 102 is a region where a source electrode 28, a drain electrode 30, and a gate electrode 32 are arranged. Active region 102 includes a region where current flows between the source and drain when a voltage is applied to gate electrode 32. As shown in FIG. 3, within the active region 102, a source opening 22A and a drain opening 22B of the passivation layer 22 are arranged.
  • a plurality of source openings 22A are provided spaced apart from each other in the Y-axis direction. Although not shown, a plurality of source openings 22A are provided spaced apart from each other in the X-axis direction.
  • a plurality of drain openings 22B of the passivation layer 22 are provided spaced apart from each other in the Y-axis direction. Further, although not shown, a plurality of drain openings 22B are provided spaced apart from each other in the X-axis direction.
  • Each source opening 22A and each drain opening 22B extend along the Y-axis direction.
  • the gate layer 26 is arranged in the active region 102. Although not shown, a plurality of gate layers 26 are provided spaced apart from each other in the X-axis direction. Further, a plurality of gate layers 26 are provided spaced apart from each other in the Y-axis direction.
  • the gate layer 26 is formed in a ring shape so as to surround the two source openings 22A arranged in the Y-axis direction in a plan view. More specifically, the gate layer 26 includes linear main gate portions 26F arranged on both sides of the source opening 22A in the X-axis direction, and end portions connecting these main gate portions 26F at both ends in the Y-axis direction. It includes a connecting portion 26G and an intermediate connecting portion 26H that connects these main gate portions 26F at an intermediate portion in the Y-axis direction.
  • the main gate portion 26F is arranged between the source opening 22A and the drain opening 22B that are adjacent to each other in the X-axis direction. More specifically, the main gate portion 26F is arranged closer to the source opening 22A than the drain opening 22B. The main gate portion 26F extends along the Y-axis direction.
  • the end connecting portion 26G is arranged on the opposite side from one of the two source openings 22A adjacent to each other in the Y-axis direction.
  • the end connecting portion 26G is formed into a curved shape when viewed from above.
  • the intermediate connecting portion 26H is arranged between two adjacent source openings 22A in the Y-axis direction.
  • the intermediate connecting portion 26H extends in the X-axis direction. In this way, one source opening 22A is surrounded by two main gate portions 26F, one end connecting portion 26G, and intermediate connecting portion 26H that are spaced apart from each other in the X-axis direction.
  • the gate electrode 32 has the same shape as the gate layer 26 in plan view. That is, the gate electrode 32 is formed so as to surround two source openings 22A that are adjacent to each other in the Y-axis direction in plan view. In this way, in the active region 102, a plurality of structures of the transistor 11 shown in FIG. 1 are formed in each of the X-axis direction and the Y-axis direction.
  • the temperature sensor 40 is provided in the outer peripheral region 104. In other words, the temperature sensor 40 is not provided in the active area 102. Temperature sensor 40 is placed apart from transistor 11 in the Y-axis direction.
  • the sensor layer 44 of the temperature sensor 40 is spaced apart from the gate layer 26 in the Y-axis direction. Although not shown, a plurality of sensor layers 44 are provided in the X-axis direction. Further, a plurality of sensor layers 44 may be provided in the Y-axis direction.
  • the sensor layer 44 is formed into a ring shape in plan view. More specifically, the sensor layer 44 includes two main sensor sections 44A that are spaced apart from each other in the X-axis direction, and an end connecting section 44B that connects both ends of these main sensor sections 44A in the Y-axis direction. ,including.
  • each main sensor section 44A in the X-axis direction is the same as the position of each main gate section 26F in the X-axis direction.
  • Each main sensor section 44A extends along the Y-axis direction.
  • the size (width dimension) of each main sensor section 44A in the X-axis direction corresponds to the width WS of the sensor layer 44.
  • the size (width dimension) of each main gate portion 26F in the X-axis direction corresponds to the width WG of the gate layer 26. Therefore, the size (width dimension) of each main sensor section 44A in the X-axis direction is equal to the size (width dimension) of each main gate section 26F in the X-axis direction.
  • the length of each main sensor section 44A in the Y-axis direction is shorter than the length of the main gate section 26F in the Y-axis direction.
  • the end connecting portion 44B is formed into a curved shape in plan view.
  • the shape of the end connecting portion 44B in plan view is the same as the shape of the end connecting portion 26G of the gate layer 26.
  • an anode opening 22C and a cathode opening 22D of the passivation layer 22 are arranged in the outer peripheral region 104.
  • the anode opening 22C is provided at a position overlapping each main sensor section 44A in plan view. That is, in the illustrated example, two anode openings 22C are provided corresponding to the two main sensor sections 44A.
  • Each anode opening 22C extends along the Y-axis direction.
  • the shape of the anode opening 22C in plan view is not limited to the shape along the Y-axis direction, and can be arbitrarily changed.
  • the shape of the anode opening 22C in plan view may be formed in a ring shape similar to the sensor layer 44.
  • the cathode opening 22D is arranged at a position shifted in the X-axis direction with respect to each main sensor section 44A in plan view.
  • a plurality of cathode openings 22D are provided spaced apart from each other in the X-axis direction.
  • the anode openings 22C and cathode openings 22D are alternately arranged one by one in the X-axis direction.
  • One of the plurality of cathode openings 22D is arranged within a region surrounded by the sensor layer 44 in plan view.
  • the cathode opening 22D located within the region surrounded by the sensor layer 44 is located at the same position as the source opening 22A in the X-axis direction.
  • the cathode opening 22D is arranged at a different position from the drain opening 22B in the X-axis direction.
  • the anode electrode 46 has the same shape as the sensor layer 44 in plan view. That is, the anode electrode 46 is formed in a ring shape when viewed from above. In other words, the anode plate portion 46B (see FIG. 2) of the anode electrode 46 is formed into a ring shape in plan view.
  • the cathode electrode 48 extends along the Y-axis direction.
  • the cathode plate portion 48B of the cathode electrode 48 extends along the Y-axis direction.
  • the cathode electrode 48 is arranged at a different position from the drain electrode 30 in the X-axis direction.
  • FIG. 4 is a schematic plan view showing the appearance of the nitride semiconductor unit 10U.
  • the nitride semiconductor unit 10U includes a nitride semiconductor device 10, a sealing resin 50 that seals the nitride semiconductor device 10, and a circuit board on which the nitride semiconductor device 10 is mounted. and an external electrode 52 for connection to.
  • the nitride semiconductor device 10 is shown by a solid line, and both the sealing resin 50 and the external electrode 52 are shown by a two-dot chain line.
  • the nitride semiconductor device 10 includes a device front surface 70 and a device back surface (not shown).
  • the back surface of the device can be formed by a semiconductor substrate 12 (see FIG. 1).
  • the back surface of the device can be formed by the surface of the semiconductor substrate 12 that is opposite to the buffer layer 14 (see FIG. 1).
  • the device surface 70 is a surface facing away from the device back surface.
  • the nitride semiconductor device 10 includes an electrode pad 72 exposed from the device surface 70. Electrode pad 72 is electrically connected to external electrode 52. Electrode pad 72 includes a drain pad 74 , a source pad 76 , a gate pad 78 , and an anode pad 80 .
  • the drain pad 74 is labeled “D”
  • the source pad 76 is labeled "S(C)”
  • the gate pad 78 is labeled "G”
  • the anode pad 80 is labeled "D”. It is marked as "A”.
  • the drain pad 74 is electrically connected to the drain electrode 30 (see FIG. 1) via a drain wiring.
  • the source pad 76 is electrically connected to the source electrode 28 (see FIG. 1) via a source wiring.
  • the source pad 76 is electrically connected to the cathode electrode 48 (see FIG. 2) via cathode wiring. In other words, the source pad 76 also constitutes a cathode pad.
  • Gate pad 78 is electrically connected to gate electrode 32 (see FIG. 1) via gate wiring.
  • Anode pad 80 is electrically connected to anode electrode 46 (see FIG. 2) via anode wiring.
  • electrode pads 72 include three drain pads 74, two source pads 76, two gate pads 78, and two anode pads 80.
  • the three drain pads 74 and the two source pads 76 are alternately arranged one by one in the X-axis direction.
  • the three drain pads 74 are distributed at both ends and the center of the device surface 70 in the X-axis direction.
  • the length in the Y-axis direction of the drain pads 74 placed at both ends of the device surface 70 in the X-axis direction is longer than the length in the Y-axis direction of the drain pad 74 placed at the center of the device surface 70 in the X-axis direction. short.
  • the length of each source pad 76 in the Y-axis direction is equal to the length of the drain pad 74 located at the center of the device surface 70 in the X-axis direction.
  • the two gate pads 78 are distributed and arranged at both ends of the device surface 70 in the X-axis direction.
  • the two anode pads 80 are distributed and arranged at both ends of the device surface 70 in the X-axis direction.
  • the gate pad 78 and the anode pad 80 are distributed and arranged on both sides of the drain pad 74 in the Y-axis direction, which are arranged at both ends of the device surface 70 in the X-axis direction.
  • the gate pad 78, the anode pad 80, and the drain pad 74 are aligned with each other in the X-axis direction and spaced apart from each other in the Y-axis direction.
  • Drain pad 74 is arranged between gate pad 78 and anode pad 80 in the Y-axis direction.
  • Anode pad 80 is arranged at a position overlapping source pad 76 when viewed from the X-axis direction. In other words, the anode pad 80 is placed adjacent to the source pad 76 in the X-
  • electrode pad 72 may include a cathode pad separate from source pad 76.
  • the cathode pad may be arranged, for example, adjacent to the anode pad 80 in the X-axis direction.
  • the shape of the electrode pad 72 can be changed arbitrarily.
  • the sealing resin 50 is made of an electrically insulating material.
  • As the electrically insulating material for example, black epoxy resin is used.
  • Sealing resin 50 includes a surface 50A. In plan view, the sealing resin 50 has a rectangular shape with the X-axis direction being the longitudinal direction and the Y-axis direction being the lateral direction.
  • the external electrode 52 is exposed from the surface 50A of the sealing resin 50.
  • the external electrode 52 constitutes an electrode pad for electrical connection with wiring on the circuit board side.
  • External electrode 52 includes a drain external electrode 54 , a source external electrode 56 , a gate external electrode 58 , an anode external electrode 60 , and a cathode external electrode 62 .
  • the drain external electrode 54 is electrically connected to each drain pad 74 by a lead frame, a clip, or the like. Therefore, the drain external electrode 54 is electrically connected to the drain electrode 30 via each drain pad 74.
  • the source external electrode 56 is electrically connected to each source pad 76 by a lead frame, a clip, or the like. Therefore, the source external electrode 56 is electrically connected to the source electrode 28 via each source pad 76.
  • the gate external electrode 58 is electrically connected to each gate pad 78 by a lead frame, a clip, or the like. Therefore, the gate external electrode 58 is electrically connected to the gate electrode 32 via each gate pad 78.
  • the anode external electrode 60 is electrically connected to each anode pad 80 by a lead frame, a clip, or the like.
  • the anode external electrode 60 is electrically connected to the anode electrode 46 via each anode pad 80.
  • the cathode external electrode 62 is electrically connected to each source pad 76 by a lead frame, a clip, or the like. Therefore, the cathode external electrode 62 is electrically connected to the cathode electrode 48 via each source pad 76.
  • the drain external electrode 54 and the source external electrode 56 are aligned with each other in the X-axis direction and spaced apart from each other in the Y-axis direction.
  • Each of the drain external electrode 54 and the source external electrode 56 has a rectangular shape with a longitudinal direction in the X-axis direction and a transverse direction in the Y-axis direction.
  • the gate external electrode 58, the anode external electrode 60, and the cathode external electrode 62 are spaced apart from the drain external electrode 54 and the source external electrode 56 in the X-axis direction.
  • the gate external electrode 58, the anode external electrode 60, and the cathode external electrode 62 are arranged so as to be aligned with each other in the X-axis direction and spaced apart from each other in the Y-axis direction.
  • the cathode external electrode 62 is arranged between the gate external electrode 58 and the anode external electrode 60 in the Y-axis direction.
  • the cathode external electrode 62 is arranged closer to the anode external electrode 60 than the gate external electrode 58 .
  • each of gate external electrode 58, anode external electrode 60, and cathode external electrode 62 is square.
  • each of the gate external electrode 58, the anode external electrode 60, and the cathode external electrode 62 is smaller than the area of each of the drain external electrode 54 and the source external electrode 56.
  • the anode external electrode 60 and the cathode external electrode 62 are arranged at positions overlapping with the drain external electrode 54 when viewed from the X-axis direction.
  • the gate external electrode 58 is placed at a position overlapping the source external electrode 56 when viewed from the X-axis direction. Note that the number and arrangement of the external electrodes 52 can be changed arbitrarily. Further, the shape of the external electrode 52 can be changed arbitrarily.
  • FIGS. 5 to 12 are schematic cross-sectional views showing exemplary manufacturing steps of the nitride semiconductor device 10.
  • the same reference numerals are given to the same components as those in FIGS. 1 and 2.
  • a part of the active region 102 and a part of the outer peripheral region 104 are shown side by side.
  • the method for manufacturing the nitride semiconductor device 10 includes forming a nitride semiconductor 13 with a drain electrode 30, a source electrode 28, a gate electrode 32, a Schottky diode 34 formed between the gate electrode 32 and the source electrode 28, and a Schottky diode 34 formed between the gate electrode 32 and the source electrode 28. 1PIN diode 36;
  • the method for manufacturing the nitride semiconductor device 10 also includes forming a temperature sensor 40 including a second PIN diode 42 made of the nitride semiconductor 13 at a position different from the transistor 11 on the semiconductor substrate 12.
  • the process of forming the transistor 11 and the process of forming the temperature sensor 40 may include a common process.
  • the method for manufacturing the nitride semiconductor device 10 includes forming a buffer layer 14, a first nitride semiconductor layer 16, a second nitride semiconductor layer 18, and a third nitride semiconductor layer on a semiconductor substrate 12, which is a Si substrate, for example.
  • the method includes sequentially forming a nitride semiconductor layer 20 and a metal layer 800.
  • the buffer layer 14, the first nitride semiconductor layer 16, the second nitride semiconductor layer 18, and the third nitride semiconductor layer 20 are epitaxially grown using a metal organic chemical vapor deposition (MOCVD) method. can be done.
  • MOCVD metal organic chemical vapor deposition
  • the buffer layer 14 is a multilayer buffer layer, and after an AlN layer (first buffer layer) is formed on the semiconductor substrate 12, a graded AlGaN layer (first buffer layer) is formed on the AlN layer. 2 buffer layer) is formed.
  • the graded AlGaN layer is formed, for example, by stacking three AlGaN layers with Al compositions of 75%, 50%, and 25% in order from the side closest to the AlN layer.
  • a GaN layer is formed as the first nitride semiconductor layer 16 on the buffer layer 14 . That is, the first nitride semiconductor layer 16 is formed on the semiconductor substrate 12 with the buffer layer 14 interposed therebetween. Subsequently, an AlGaN layer is formed as a second nitride semiconductor layer 18 on the first nitride semiconductor layer 16 . Therefore, the second nitride semiconductor layer 18 has a larger band gap than the first nitride semiconductor layer 16.
  • a GaN layer containing acceptor type impurities is formed as the third nitride semiconductor layer 20 on the second nitride semiconductor layer 18 . Since the buffer layer 14, the first nitride semiconductor layer 16, the second nitride semiconductor layer 18, and the third nitride semiconductor layer 20 are made of nitride semiconductors with relatively similar lattice constants, they can be continuously epitaxially grown. can be done.
  • the method for manufacturing the nitride semiconductor device 10 includes forming the nitride semiconductor 13 on the semiconductor substrate 12. More specifically, forming the nitride semiconductor 13 on the semiconductor substrate 12 means forming the first nitride semiconductor layer 16 on the semiconductor substrate 12, and forming the nitride semiconductor layer 13 on the semiconductor substrate 12 has a band gap smaller than that of the first nitride semiconductor layer 16. forming a large second nitride semiconductor layer 18 on the first nitride semiconductor layer 16; forming a third nitride semiconductor layer 20 containing acceptor type impurities on the second nitride semiconductor layer 18; including.
  • metal layer 800 is formed on the third nitride semiconductor layer 20.
  • metal layer 800 is a TiN layer formed by sputtering.
  • Each of the buffer layer 14, the first nitride semiconductor layer 16, the second nitride semiconductor layer 18, the third nitride semiconductor layer 20, and the metal layer 800 is formed over both the active region 102 and the outer peripheral region 104. There is.
  • FIG. 6 is a schematic cross-sectional view showing the manufacturing process following FIG. 5.
  • the method for manufacturing nitride semiconductor device 10 includes forming a gate electrode 32.
  • Gate electrode 32 is formed by selectively removing metal layer 800 by lithography and etching.
  • a first mask 802 is formed that covers a region of the metal layer 800 where the gate electrode 32 will be formed.
  • the metal layer 800 is selectively removed using the first mask 802. As a result, the gate electrode 32 is formed.
  • FIG. 7 is a schematic sectional view showing a manufacturing process following FIG. 6, and FIG. 8 is a schematic sectional view showing a manufacturing process following FIG. 7.
  • the method for manufacturing nitride semiconductor device 10 includes forming a gate layer 26 and a sensor layer 44.
  • the third nitride semiconductor layer 20 is patterned by lithography and etching to form a gate ridge portion 26C of the gate layer 26.
  • a second mask 804 is formed that covers the top and side surfaces of the gate electrode 32.
  • the third nitride semiconductor layer 20 is patterned by dry etching.
  • the third nitride semiconductor layer 20 located under the second mask 804 remains even after etching, and the gate ridge portion 26C of the gate layer 26 is formed.
  • the third nitride semiconductor layer 20 not covered by the second mask 804 is etched to a predetermined depth.
  • the third nitride semiconductor layer 20 has a thickness that gradually decreases as the distance from the gate ridge part 26C increases in the region adjacent to the gate ridge part 26C, but in the region adjacent to the gate ridge part 26C, the thickness decreases as the distance from the gate ridge part 26C exceeds a predetermined distance.
  • the region can be etched to have a substantially constant thickness.
  • the patterning process shown in FIG. 7 may include multiple etching steps to obtain the desired pattern as described above, or may include a slow etch rate in the vicinity of the structures covered by the second mask 804. It may include a single etching step with selected conditions. Further, after forming an SiN film on and on both sides of the gate electrode 32 using a SiN film that can be formed isotropically, the third nitride semiconductor layer 20 is selected using the hard mask. The structure shown in FIG. 7 can also be obtained by removing the structure.
  • the third nitride semiconductor layer 20 is patterned by lithography and etching. As a result, the first gate extension part 26D, the second gate extension part 26E, and the sensor layer 44 are formed.
  • the gate electrode 32, the gate ridge portion 26C, a portion of the third nitride semiconductor layer 20 corresponding to the first gate extension portion 26D and the second gate extension portion 26E, and a portion of the third nitride semiconductor layer 20 corresponding to the sensor layer 44 are illustrated.
  • a third mask 806 is formed to cover a portion of the third nitride semiconductor layer 20.
  • the third nitride semiconductor layer 20 is then patterned by dry etching using the third mask 806. Through the above steps, the gate layer 26 and the sensor layer 44 are formed.
  • a first PIN diode 36 is formed.
  • the second PIN diode 42 is connected between the third nitride semiconductor layer 20 (sensor layer 44), the second nitride semiconductor layer 18, and the first nitride semiconductor layer 16 (2DEG24). It is formed.
  • the first PIN diode 36 is formed in the active region 102, and the second PIN diode 42 is formed in the outer peripheral region 104.
  • the gate layer 26 forms a Schottky junction with the gate electrode 32. In other words, the gate electrode 32 and the gate layer 26 form a Schottky diode 34 (see FIG. 1).
  • forming the transistor 11 includes forming the gate layer 26 by etching the third nitride semiconductor layer 20.
  • Forming the temperature sensor 40 includes forming the sensor layer 44 by etching a position of the third nitride semiconductor layer 20 that is different from the gate layer 26 . Then, as shown in FIGS. 7 and 8, the gate layer 26 and the sensor layer 44 are formed in a common process.
  • the steps shown in FIGS. 7 and 8 include forming the gate layer 26 by forming a gate ridge portion 26C where the gate electrode 32 is located, and forming the gate ridge portion 26C in the width direction (X-axis direction) of the gate ridge portion 26C.
  • the method includes forming a first gate extension part 26D and a second gate extension part 26E extending from the gate ridge part 26C.
  • the sensor layer 44, the first gate extension part 26D, and the second gate extension part 26E are formed in a common process.
  • FIG. 9 is a schematic sectional view showing a manufacturing process following FIG. 8
  • FIG. 10 is a schematic sectional view showing a manufacturing process following FIG. 9.
  • the method for manufacturing nitride semiconductor device 10 includes forming a passivation layer 22.
  • FIGS. 9 and 10 are schematic sectional views showing a manufacturing process following FIG. 9.
  • a passivation layer 808 is formed to cover the entire exposed surfaces of the second nitride semiconductor layer 18, gate layer 26, gate electrode 32, and sensor layer 44.
  • the passivation layer 808 is a SiN layer formed by a low-pressure chemical vapor deposition (LPCVD) method.
  • passivation layer 808 is selectively removed by lithography and etching. More specifically, a fourth mask 810 is formed covering the passivation layer 808. The passivation layer 808 is selectively removed using the fourth mask 810. As a result, a source opening 22A, a drain opening 22B, an anode opening 22C, and a cathode opening 22D are formed in the passivation layer 808. Each of the source opening 22A, drain opening 22B, and cathode opening 22D exposes the second nitride semiconductor layer 18. The anode opening 22C exposes the sensor layer 44. Through the above steps, the passivation layer 22 is formed.
  • FIG. 11 is a schematic sectional view showing a manufacturing process following FIG. 10
  • FIG. 12 is a schematic sectional view showing a manufacturing process following FIG. 11.
  • the method for manufacturing nitride semiconductor device 10 includes forming a source electrode 28, a drain electrode 30, an anode electrode 46, and a cathode electrode 48.
  • the steps shown in FIGS. 11 and 12 are included in the step of forming the transistor 11 and the step of forming the temperature sensor 40.
  • metal layer 812 is formed which fills each of the source opening 22A, drain opening 22B, anode opening 22C, and cathode opening 22D and covers the entire exposed surface of the passivation layer 22. Ru.
  • metal layer 812 is formed by a combination of a Ti layer, a TiN layer, an Al layer, an AlSiCu layer, an AlCu layer, and the like.
  • metal layer 812 is selectively removed by lithography and etching. More specifically, a fifth mask 814 covering the metal layer 812 is formed. The metal layer 812 is selectively removed using the fifth mask 814. As a result, source electrode 28, drain electrode 30, anode electrode 46, and cathode electrode 48 are formed. The source electrode 28, the drain electrode 30, and the cathode electrode 48 are in contact with the second nitride semiconductor layer 18. The drain electrode 30 and the cathode electrode 48 are in ohmic contact with the second nitride semiconductor layer 18 . The source electrode 28, the drain electrode 30, and the cathode electrode 48 are electrically connected to the 2DEG 24. Anode electrode 46 is in contact with sensor layer 44 . Anode electrode 46 is in ohmic contact with sensor layer 44 . In this way, the nitride semiconductor device 10 shown in FIG. 1 can be manufactured.
  • forming the temperature sensor 40 includes forming an anode electrode 46 on the sensor layer 44 and forming a second nitride electrode 46 on the sensor layer 44 at a different position from the source electrode 28 and the drain electrode 30.
  • the method includes forming a cathode electrode 48 in contact with the semiconductor layer 18 .
  • Forming the transistor 11 includes forming a source electrode 28 and a drain electrode 30 electrically connected to the 2DEG 24 (see FIG. 1) generated in the first nitride semiconductor layer 16. Further, as shown in FIGS. 11 and 12, the source electrode 28, drain electrode 30, anode electrode 46, and cathode electrode 48 are formed in a common process.
  • the transistor 11 and the temperature sensor 40 are formed by the nitride semiconductor 13 formed on the semiconductor substrate 12, and the temperature sensor 40 is provided at a different position from the transistor 11 in the nitride semiconductor 13.
  • the transistor 11 is provided in the active region 102 and the temperature sensor 40 is provided in the outer peripheral region 104. That is, both the transistor 11 and the temperature sensor 40 are formed in the same chip, in other words, in the nitride semiconductor 13 on the same semiconductor substrate 12. Thereby, the accuracy of temperature detection of the transistor 11 can be improved.
  • the transistor 11 which is a GaNHEMT, has a characteristic of low on-resistance. In other words, the chip area of the transistor 11 can be reduced. Therefore, when the temperature of the active region 102 increases, the temperature of the outer peripheral region 104 also increases. Thereby, even if the temperature of the outer peripheral region 104 is detected, the temperature of the transistor 11 can be detected with high accuracy.
  • the temperature sensor 40 must be formed at a different location within the chip than the transistor 11, or in other words, at a location different from where the transistor 11 is formed in the nitride semiconductor 13 on the same semiconductor substrate 12. For example, the accuracy of temperature detection of the transistor 11 by the temperature sensor 40 can be improved.
  • a method of measuring the temperature of the transistor 11 for example, there may be a method of measuring the gate leakage current and estimating the temperature from the gate leakage current.
  • a Schottky junction is formed between the gate electrode 32 and the gate layer 26, so that the structure is such that gate leakage current does not easily flow. Therefore, in the nitride semiconductor device 10, it is difficult to detect the temperature of the transistor 11 based on the gate leakage current.
  • both the first PIN diode 36 of the transistor 11 and the second PIN diode 42 of the temperature sensor 40 are connected to the third nitride semiconductor layer 20, the second nitride semiconductor layer 18, and 1 nitride semiconductor layer 16. More specifically, both the first PIN diode 36 and the second PIN diode 42 are configured between the third nitride semiconductor layer 20, the second nitride semiconductor layer 18, and the 2DEG 24.
  • the current flowing through the temperature sensor 40 corresponds to the gate leakage current of the transistor 11, and the two can be considered to be equivalent. By measuring the amount of current flowing through the temperature sensor 40, the temperature of the transistor 11 can be detected with high sensitivity.
  • the nitride semiconductor device 10 includes a semiconductor substrate 12 and a nitride semiconductor 13 formed on the semiconductor substrate 12, and includes a drain electrode 30, a source electrode 28, a gate electrode 32, and a gate
  • the transistor 11 including the Schottky diode 34 and the first PIN diode 36 formed between the electrode 32 and the source electrode 28 is provided at a different position from the transistor 11 on the semiconductor substrate 12, and is and a temperature sensor 40 including a second PIN diode 42 configured.
  • the transistor 11 and the temperature sensor 40 are formed on the common semiconductor substrate 12 and the nitride semiconductor 13, the temperature The accuracy of temperature detection of the transistor 11 by the sensor 40 can be improved.
  • the nitride semiconductor 13 is formed on the first nitride semiconductor layer 16 formed on the semiconductor substrate 12 and on the first nitride semiconductor layer 16, and has a lower band than the first nitride semiconductor layer 16.
  • the second nitride semiconductor layer 18 includes a second nitride semiconductor layer 18 having a large gap, and a third nitride semiconductor layer 20 that is formed on the second nitride semiconductor layer 18 and includes acceptor type impurities. Both the first PIN diode 36 and the second PIN diode 42 are configured between the third nitride semiconductor layer 20, the second nitride semiconductor layer 18, and the first nitride semiconductor layer 16 (2DEG 24).
  • the first PIN diode 36 and the second PIN diode 42 are arranged between the third nitride semiconductor layer 20, the second nitride semiconductor layer 18, and the first nitride semiconductor layer 16 (2DEG 24). Since the current flowing through the temperature sensor 40 corresponds to the gate leakage current of the transistor 11, the two can be considered to be equivalent. Therefore, by using the second PIN diode 42 of the temperature sensor 40, it is possible to improve the accuracy of temperature detection of the transistor 11.
  • both the first PIN diode 36 and the second PIN diode 42 are configured between the third nitride semiconductor layer 20, the second nitride semiconductor layer 18, and the first nitride semiconductor layer 16 (2DEG 24).
  • the first PIN diode 36 and the second PIN diode 42 can be formed in a common process. That is, the second PIN diode 42 can be formed without adding a dedicated process for forming the second PIN diode 42. Therefore, the manufacturing process of nitride semiconductor device 10 can be simplified.
  • the transistor 11 includes an electron transit layer included in the first nitride semiconductor layer 16, an electron supply layer included in the second nitride semiconductor layer 18, and a gate included in the third nitride semiconductor layer 20.
  • Gate electrode 32 is formed on gate layer 26.
  • the gate layer 26 is interposed between the gate electrode 32 and the second nitride semiconductor layer 18, the 2DEG 24 is depleted directly under the gate layer 26 when no current is supplied to the gate electrode 32. be converted into Therefore, a normally-off transistor 11 can be realized.
  • the gate layer 26 forms a Schottky junction with the gate electrode 32. According to this configuration, the gate threshold voltage of the transistor 11 can be improved compared to the case where the gate electrode 32 and the gate layer 26 are in ohmic contact. Therefore, since the gate breakdown voltage can be increased, the reliability of the gate can be improved.
  • the gate layer 26 includes a gate ridge portion 26C where the gate electrode 32 is located, and a first gate extension portion as a gate extension portion extending from the gate ridge portion 26C in the width direction of the gate ridge portion 26C. 26D and a second gate extension 26E.
  • Each of the first gate extension portion 26D and the second gate extension portion 26E has a thickness thinner than the gate ridge portion 26C.
  • the thickness TS of the sensor layer 44 is equal to the thickness TG1 of the first gate extension part 26D and the thickness TG2 of the second gate extension part 26E.
  • each gate extension portion 26D, 26E and the sensor layer 44 can be formed in a common process. Therefore, the sensor layer 44 can be formed without adding a dedicated process for forming the sensor layer 44. Therefore, the manufacturing process of nitride semiconductor device 10 can be simplified.
  • the anode electrode 46 is in ohmic contact with the sensor layer 44. According to this configuration, current easily flows from the anode electrode 46 to the sensor layer 44. Therefore, the amount of change in current with respect to a change in temperature of nitride semiconductor 13 increases, so that the accuracy of temperature detection of nitride semiconductor 13 by temperature sensor 40 can be improved. Therefore, the accuracy of temperature detection of the transistor 11 by the temperature sensor 40 can be improved.
  • the anode electrode 46 and the cathode electrode 48 are formed of the same material as the source electrode 28 and the drain electrode 30. According to this configuration, the anode electrode 46, the cathode electrode 48, the source electrode 28, and the drain electrode 30 can be formed by a common process. Therefore, the manufacturing process of nitride semiconductor device 10 can be simplified.
  • the nitride semiconductor 13 includes an active region 102 in which the transistor 11 is formed, and an outer peripheral region 104 surrounding the active region 102.
  • the second PIN diode 42 is formed in the outer peripheral region 104.
  • FIG. 13 is a schematic cross-sectional view of a portion of an exemplary nitride semiconductor device 10 according to the second embodiment.
  • the nitride semiconductor device 10 of the second embodiment differs from the nitride semiconductor device 10 of the first embodiment mainly in the configuration of the temperature sensor 200.
  • the configuration of the temperature sensor 200 will be described in detail, and the same reference numerals will be given to the same components as in the first embodiment, and the description thereof will be omitted.
  • the nitride semiconductor device 10 of this embodiment includes a temperature sensor 200 instead of the temperature sensor 40 of the first embodiment (see FIG. 2).
  • Temperature sensor 200 includes a second PIN diode 202.
  • the second PIN diode 202 is located between the third nitride semiconductor layer 20, the second nitride semiconductor layer 18, and the first nitride semiconductor layer 16, similarly to the second PIN diode 42 of the first embodiment (see FIG. 2). It is made up of. More specifically, the second PIN diode 202 is configured between the third nitride semiconductor layer 20, the second nitride semiconductor layer 18, and the 2DEG 24. In this way, the third nitride semiconductor layer 20 includes the sensor layer 204 that constitutes the second PIN diode 202.
  • the sensor layer 204 is provided separately from the gate layer 26, and is a GaN layer (p-type GaN layer) doped with acceptor type impurities like the gate layer 26.
  • the impurity concentration of sensor layer 204 is equal to the impurity concentration of gate layer 26.
  • Sensor layer 204 is spaced apart from gate layer 26.
  • the second PIN diode 202 is configured between the sensor layer 204, the second nitride semiconductor layer 18, and the first nitride semiconductor layer 16. More specifically, the second PIN diode 202 is configured between the sensor layer 204, the second nitride semiconductor layer 18, and the 2DEG 24.
  • the sensor layer 204 is a p-type semiconductor
  • the 2DEG 24 is an n-type semiconductor
  • the second nitride semiconductor layer 18 is an intrinsic semiconductor (I-type semiconductor).
  • the sensor layer 204 includes a bottom surface 204A in contact with the second nitride semiconductor layer 18 and a top surface 204B on the opposite side of the bottom surface 204A.
  • the sensor layer 204 can have a rectangular, trapezoidal, or ridge-shaped cross section in the XZ plane in FIG. 13 .
  • the sensor layer 204 includes a sensor ridge portion 204C having a trapezoidal cross section, and two sensor extension portions (a first sensor extension portion 204D and a second sensor extension part 204E).
  • the cathode opening 22D on the left side with respect to the sensor ridge portion 204C will be referred to as the “cathode opening portion 22DA”
  • the cathode opening portion 22D on the right side with respect to the sensor ridge portion 204C will be referred to as the “cathode opening portion 22DB”. do.
  • the first sensor extension portion 204D extends from the sensor ridge portion 204C toward the cathode opening 22DA in plan view.
  • the first sensor extension 204D is spaced apart from the cathode opening 22DA.
  • the second sensor extension portion 204E extends from the sensor ridge portion 204C toward the cathode opening 22DB in plan view.
  • the second sensor extension 204E is spaced apart from the cathode opening 22DB.
  • the sensor ridge portion 204C is located between the first sensor extension portion 204D and the second sensor extension portion 204E, and is formed integrally with the first sensor extension portion 204D and the second sensor extension portion 204E.
  • the first sensor extension portion 204D and the second sensor extension portion 204E are formed to sandwich the sensor ridge portion 204C in the width direction (X-axis direction in FIG. 13) of the sensor ridge portion 204C.
  • the sensor ridge portion 204C includes an upper surface 204B.
  • the upper surface 204B of the sensor layer 204 refers to the upper surface formed on the sensor ridge portion 204C.
  • the bottom surface 204A of the sensor layer 204 has a larger area than the top surface 204B.
  • the length of the first sensor extension part 204D in the X-axis direction is equal to the length of the second sensor extension part 204E in the X-axis direction.
  • the difference between the length of the first sensor extension part 204D in the X-axis direction and the length of the second sensor extension part 204E in the X-axis direction is, for example, the length of the first sensor extension part 204D in the X-axis direction. If it is within 10%, it can be said that the length of the first sensor extension part 204D in the X-axis direction is equal to the length of the second sensor extension part 204E in the X-axis direction.
  • the sensor ridge portion 204C corresponds to a relatively thick portion of the sensor layer 204, and has a thickness of, for example, 80 nm or more and 150 nm or less. In one example, sensor layer 204 (sensor ridge portion 204C) has a thickness greater than 110 nm.
  • the thickness TSC of the sensor ridge portion 204C is equal to the thickness TGC of the gate ridge portion 26C of the gate layer 26 (see FIG. 1).
  • the thickness TSC of the sensor ridge part 204C is It can be said that it is equal to the thickness TGC of the gate ridge portion 26C.
  • Each of the first sensor extension part 204D and the second sensor extension part 204E has a thickness smaller than the thickness TSC of the sensor ridge part 204C. In one example, each of the first sensor extension part 204D and the second sensor extension part 204E has a thickness that is 1/2 or less of the thickness of the sensor ridge part 204C.
  • each sensor extension portion 204D, 204E is a flat portion having a substantially constant thickness.
  • each sensor extension portion 204D, 204E may include a tapered portion having a thickness that gradually decreases as the distance from the sensor ridge portion 204C increases in a region adjacent to the sensor ridge portion 204C.
  • Each sensor extension portion 204D, 204E may include a flat portion having a substantially constant thickness in a region beyond a predetermined distance from the sensor ridge portion 204C.
  • the flat portion has a thickness of 5 nm or more and 25 nm or less.
  • the thicknesses TS1 and TS2 of each sensor extension 204D and 204E are equal to the thickness TG1 and TG2 of each gate extension 26D and 26E of the gate layer 26 (both shown in FIG. 1).
  • the difference between the thickness TS1, TS2 of each sensor extension part 204D, 204E and the thickness TG1, TG2 of each gate extension part 26D, 26E is, for example, the thickness TS1, TS1 of each sensor extension part 204D, 204E. If it is within 20% of TS2, it can be said that the thicknesses TS1 and TS2 of each sensor extension part 204D and 204E are equal to the thickness TG1 and TG2 of each gate extension part 26D and 26E.
  • the thickness TS1 of the first sensor extension portion 204D refers to the thickness of the portion of the first sensor extension portion 204D whose upper surface is a flat surface.
  • the thickness TS2 of the second sensor extension portion 204E refers to the thickness of the portion of the second sensor extension portion 204E whose upper surface is a flat surface.
  • the width WS of the sensor layer 204 is equal to the width WG of the gate layer 26 (see FIG. 1).
  • the width WS of the sensor layer 204 can be defined by the distance in the X-axis direction between the tip surface of the first sensor extension section 204D and the tip surface of the second sensor extension section 204E in FIG. 13.
  • the width WS of the sensor layer 204 is equal to the width WG of the gate layer 26. I can say that.
  • both the sensor layer 204 and the second nitride semiconductor layer 18 are covered with a passivation layer 22.
  • the thickness of the portion of the passivation layer 22 that covers each sensor extension portion 204D, 204E is thicker than the thickness of the passivation layer 22 in the active region 102 in FIG.
  • the passivation layer 22 has an anode opening 22C and a cathode opening 22D as in the first embodiment.
  • the anode opening 22C exposes a part of the upper surface 204B of the sensor ridge 204C. That is, the anode opening 22C is formed at a position overlapping the sensor ridge 204C in plan view.
  • the cathode opening 22D exposes a portion of the second nitride semiconductor layer 18.
  • the second PIN diode 202 includes an anode electrode 206 and a cathode electrode 208.
  • the material constituting the anode electrode 206 and the cathode electrode 208 is the same as the material constituting the source electrode 28 and the drain electrode 30 (both shown in FIG. 1).
  • the anode electrode 206 is in contact with the upper surface 204B of the sensor ridge portion 204C through the anode opening 22C. In one example, the anode electrode 206 is in ohmic contact with the sensor ridge portion 204C.
  • the anode electrode 206 includes an anode contact portion 206A and an anode plate portion 206B continuous with the anode contact portion 206A.
  • the anode contact portion 206A corresponds to a portion filled in the anode opening 22C.
  • the anode plate portion 206B is formed integrally with the anode contact portion 206A.
  • Anode plate portion 206B covers passivation layer 22.
  • the anode plate portion 206B includes a portion of the passivation layer 22 formed around the periphery of the anode opening 22C.
  • the width WA of the anode plate portion 206B is larger than the width WSC of the upper surface 204B of the sensor ridge portion 204C.
  • the width WA of the anode plate portion 206B is smaller than the width WS of the sensor layer 204.
  • the cathode electrode 208 is in contact with the second nitride semiconductor layer 18 through the cathode opening 22D.
  • cathode electrode 208 is in ohmic contact with second nitride semiconductor layer 18 .
  • the cathode electrode 208 includes a cathode contact portion 208A and a cathode plate portion 208B continuous with the cathode contact portion 208A.
  • the cathode contact portion 208A corresponds to a portion filled in the cathode opening 22D.
  • Cathode plate portion 208B covers passivation layer 22.
  • the cathode plate portion 208B includes a portion of the passivation layer 22 formed around the periphery of the cathode opening 22D.
  • Cathode plate section 208B is spaced apart from anode plate section 206B. That is, the anode electrode 206 and the cathode electrode 208 are spaced apart from each other.
  • the second PIN diode 202 includes a metal member 210 formed on the upper surface 204B of the sensor ridge portion 204C.
  • Metal member 210 is formed to surround anode contact portion 206A.
  • Metal member 210 is in contact with anode contact portion 206A.
  • Metal member 210 is covered with passivation layer 22.
  • the metal member 210 is made of a material containing TiN, for example.
  • the metal member 210 may be formed of the same material as the gate electrode 32 (see FIG. 1).
  • the shape of the second PIN diode 202 in plan view is similar to the shape of the second PIN diode 42 of the first embodiment (see FIG. 2).
  • the arrangement of the anode electrode 206 and the cathode electrode 208 is also the same as in the first embodiment.
  • FIGS. 14 to 21 are schematic cross-sectional views showing exemplary manufacturing steps of the nitride semiconductor device 10.
  • the same reference numerals are given to the same components as those in FIG. 13.
  • a part of the active region 102 and a part of the outer peripheral region 104 are shown side by side.
  • the method for manufacturing the nitride semiconductor device 10 includes forming a buffer layer 14, a first nitride semiconductor layer 16, a second nitride semiconductor layer 18, a third The method includes sequentially forming a nitride semiconductor layer 20 and a metal layer 800.
  • the methods for forming the buffer layer 14, first nitride semiconductor layer 16, second nitride semiconductor layer 18, third nitride semiconductor layer 20, and metal layer 800 are the same as in the first embodiment.
  • FIG. 15 is a schematic cross-sectional view showing the manufacturing process following FIG. 14.
  • the method for manufacturing nitride semiconductor device 10 includes forming gate electrode 32 and sensor metal layer 820. Both gate electrode 32 and sensor metal layer 820 are formed by selectively removing metal layer 800 by lithography and etching. More specifically, a first mask 822 is formed that covers both the region where the gate electrode 32 is formed and the region where the sensor ridge portion 204C of the sensor layer 204 (see FIG. 13) is formed. Using this first mask 822, the metal layer 800 is selectively removed.
  • FIG. 16 is a schematic sectional view showing a manufacturing process following FIG. 15, and FIG. 17 is a schematic sectional view showing a manufacturing process following FIG. 16.
  • the method for manufacturing nitride semiconductor device 10 includes forming a gate layer 26 and a sensor layer 204.
  • the third nitride semiconductor layer 20 is patterned by lithography and etching to form each of the gate ridge portion 26C of the gate layer 26 and the sensor ridge portion 204C of the sensor layer 204.
  • a second mask 824 is formed that covers the top and side surfaces of the gate electrode 32 and the top and side surfaces of the sensor metal layer 820. Then, using this second mask 824, the third nitride semiconductor layer 20 is patterned by dry etching. As a result, the third nitride semiconductor layer 20 located under the second mask 824 remains after etching, and the gate ridge portion 26C of the gate layer 26 and the sensor ridge portion 204C of the sensor layer 204 are formed, respectively. The third nitride semiconductor layer 20 not covered by the second mask 824 is etched to a predetermined depth.
  • the third nitride semiconductor layer 20 has a thickness that gradually decreases as the distance from the gate ridge portion 26C increases in the region adjacent to the gate ridge portion 26C in the active region 102, but at a predetermined distance from the gate ridge portion 26C. Regions further apart can be etched to have a substantially constant thickness. Further, the third nitride semiconductor layer 20 has a thickness that gradually decreases as the distance from the sensor ridge portion 204C increases in a region adjacent to the sensor ridge portion 204C in the outer peripheral region 104, but beyond a predetermined distance from the sensor ridge portion 204C. The etching can be performed to have a substantially constant thickness in distant regions.
  • the patterning process shown in FIG. 16 may include multiple etching steps to obtain the desired pattern as described above, or may include a slow etch rate in the vicinity of the structures covered by the second mask 824. It may include a single etching step with selected conditions. Further, by using a SiN film that can be formed isotropically, a SiN film is formed on the top and both sides of the gate electrode 32 and on top and both sides of the sensor metal layer 820, and then the hard mask is formed. The structure shown in FIG. 16 can also be obtained by selectively removing the third nitride semiconductor layer 20 using .
  • the third nitride semiconductor layer 20 is patterned by lithography and etching. Thereby, the first gate extension part 26D and the second gate extension part 26E, and the first sensor extension part 204D and the second sensor extension part 204E are formed.
  • the gate electrode 32, the gate ridge portion 26C, a portion of the third nitride semiconductor layer 20 corresponding to the first gate extension portion 26D and the second gate extension portion 26E, the sensor ridge portion 204C, and the A third mask 826 is formed to cover a portion of the third nitride semiconductor layer 20 corresponding to the first sensor extension portion 204D and the second sensor extension portion 204E.
  • the third nitride semiconductor layer 20 is then patterned by dry etching using the third mask 826. Through the above steps, the gate layer 26 and the sensor layer 204 are formed.
  • forming the sensor layer 204 involves forming a sensor ridge portion 204C and extending from the sensor ridge portion 204C in the width direction (X-axis direction) of the sensor ridge portion 204C. forming a first sensor extension 204D and a second sensor extension 204E.
  • the sensor ridge portion 204C and the gate ridge portion 26C are formed in a common process.
  • the first sensor extension part 204D and the second sensor extension part 204E, and the first gate extension part 26D and the second gate extension part 26E are formed in a common process.
  • FIG. 18 is a schematic sectional view showing a manufacturing process following FIG. 17, and FIG. 19 is a schematic sectional view showing a manufacturing process following FIG. 18.
  • the method for manufacturing nitride semiconductor device 10 includes forming a passivation layer 22.
  • the method for forming the passivation layer 22 is the same as in the first embodiment.
  • a passivation layer 808 is formed.
  • a source opening 22A, a drain opening 22B, an anode opening 22C, and a cathode opening 22D are formed.
  • a passivation layer 22 is formed.
  • FIG. 19 in the step of FIG.
  • the passivation layer 808 and the sensor metal layer 820 are removed when the anode opening 22C is formed. As a result, a portion of the sensor metal layer 820 remains. The remaining sensor metal layer 820 constitutes the metal member 210. That is, the metal member 210 is exposed through the anode opening 22C.
  • FIG. 20 is a schematic sectional view showing a manufacturing process following FIG. 19, and FIG. 21 is a schematic sectional view showing a manufacturing process following FIG. 20.
  • the method for manufacturing nitride semiconductor device 10 includes forming a source electrode 28, a drain electrode 30, an anode electrode 206, and a cathode electrode 208.
  • the method of forming the source electrode 28, drain electrode 30, anode electrode 206, and cathode electrode 208 is the same as in the first embodiment. In this way, the nitride semiconductor device 10 shown in FIG. 13 can be manufactured.
  • the sensor layer 204 includes a sensor ridge portion 204C where the anode electrode 206 is located, and a first sensor extension portion 204D extending from the sensor ridge portion 204C in the X-axis direction as the width direction of the sensor ridge portion 204C. and a second sensor extension part 204E.
  • the thickness TSC of the sensor ridge portion 204C is equal to the thickness TGC of the gate ridge portion 26C.
  • the sensor ridge portion 204C and the gate ridge portion 26C can be formed in a common process. Therefore, the manufacturing process of nitride semiconductor device 10 can be simplified.
  • the thickness TS1 of the first sensor extension part 204D and the thickness TS2 of the second sensor extension part 204E are the same as the thickness TG1 of the first gate extension part 26D and the thickness TS2 of the second gate extension part 26E. It is equal to the thickness TG2.
  • the first sensor extension part 204D, the second sensor extension part 204E, and the first gate extension part 26D and the second gate extension part 26E can be formed by a common process. Therefore, the manufacturing process of nitride semiconductor device 10 can be simplified.
  • the anode electrode 206 is in ohmic contact with the sensor layer 204. According to this configuration, current easily flows from the anode electrode 206 to the sensor layer 204. For this reason, the amount of change in current with respect to a change in temperature of nitride semiconductor 13 increases, so that the accuracy of temperature detection of nitride semiconductor 13 by temperature sensor 200 can be improved. Therefore, the accuracy of temperature detection of the transistor 11 by the temperature sensor 200 can be improved.
  • the anode electrode 206 and the cathode electrode 208 are formed of the same material as the source electrode 28 and the drain electrode 30. According to this configuration, the anode electrode 206, the cathode electrode 208, the source electrode 28, and the drain electrode 30 can be formed by a common process. Therefore, the manufacturing process of nitride semiconductor device 10 can be simplified.
  • the nitride semiconductor 13 includes an active region 102 in which the transistor 11 is formed, and an outer peripheral region 104 surrounding the active region 102.
  • the second PIN diode 202 is formed in the outer peripheral region 104.
  • the reduction in the area in the active region 102 where the transistor 11 is formed can be suppressed.
  • the temperature sensor 40 (200) is arranged in the outer peripheral region 104 at a position aligned with the active region 102 in the Y-axis direction, but the temperature sensor 40 (200) is not limited to this.
  • the temperature sensor 40 (200) may be arranged in the outer peripheral region 104 at a position aligned with the active region 102 in the X-axis direction.
  • the position of the sensor layer 44 (204) in the X-axis direction can be changed arbitrarily.
  • the sensor layer 44 (204) may be placed at a position shifted from the gate layer 26 in the X-axis direction.
  • the shape of the second PIN diode 42 (202) in plan view can be arbitrarily changed.
  • the shape of the sensor layer 44 and the anode electrode 46 (see FIG. 2) of the second PIN diode 42 in plan view is the same as the shape of the gate layer 26 and the gate electrode 32 (see FIG. 1). It may be.
  • the sensor layer 44 includes a pair of main sensor sections 44A separated from each other in the X-axis direction, an end connecting section 44BA that connects both ends of the pair of main sensor sections 44A in the Y-axis direction, and a pair of main sensor sections 44A. an intermediate connecting portion 44BB that connects the central portions of the Y-axis direction.
  • the pair of main sensor portions 44A, end connecting portions 44BA, and intermediate connecting portions 44BB are integrally formed.
  • the end connecting portion 44BA has the same configuration as the end connecting portion 44B (see FIG. 3) of the sensor layer 44 of the first embodiment.
  • the length of the main sensor section 44A of the sensor layer 44 in the Y-axis direction is the same as the length of the main gate section 26F of the gate layer 26 in the Y-axis direction. longer than the length of
  • the cathode electrode 48 disposed within the area surrounded by the sensor layer 44 is referred to as a "cathode electrode 48P"
  • the cathode electrode 48 disposed outside the sensor layer 44 is referred to as a "cathode electrode 48Q”. shall be.
  • the cathode opening 22D provided with the cathode electrode 48P is referred to as a "cathode opening 22DA", and the cathode opening 22D provided with the cathode electrode 48Q is referred to as a "cathode opening 22DB”.
  • the main sensor section 44A is arranged closer to the cathode electrode 48P than the cathode electrode 48Q. Therefore, the anode electrode 46 is arranged closer to the cathode electrode 48P than the cathode electrode 48Q.
  • the sensor layer 44 includes a sensor ridge portion 44C and two sensor extension portions (a first sensor extension portion 44D and a second sensor extension portion) extending outside the sensor ridge portion 44C in plan view. part 44E).
  • the first sensor extension portion 44D extends from the sensor ridge portion 44C toward the cathode opening 22DA in plan view.
  • the first sensor extension 44D is spaced apart from the cathode opening 22DA.
  • the second sensor extension portion 44E extends from the sensor ridge portion 44C toward the cathode opening 22DB in plan view.
  • the second sensor extension 44E is spaced apart from the cathode opening 22DB.
  • the sensor ridge portion 44C is located between the first sensor extension portion 44D and the second sensor extension portion 44E, and is formed integrally with the first sensor extension portion 44D and the second sensor extension portion 44E.
  • the first sensor extension portion 44D and the second sensor extension portion 44E are formed to sandwich the sensor ridge portion 44C in the width direction (X-axis direction) of the sensor ridge portion 44C.
  • the bottom surface of the sensor layer 44 has a larger area than the top surface of the sensor layer 44.
  • the length of the second sensor extension 44E is longer than the length of the first sensor extension 44D.
  • the length of the second sensor extension part 44E can be defined by the length from the side surface of the sensor ridge part 44C closer to the second sensor extension part 44E to the tip surface of the second sensor extension part 44E.
  • the length of the first sensor extension part 44D can be defined by the length from the side surface of the sensor ridge part 44C closer to the first sensor extension part 44D to the tip surface of the first sensor extension part 44D.
  • the sensor ridge portion 44C corresponds to a relatively thick portion of the sensor layer 44, and has a thickness of, for example, 80 nm or more and 150 nm or less. In one example, the sensor layer 44 (sensor ridge portion 44C) has a thickness greater than 110 nm.
  • the thickness TSC of the sensor ridge portion 44C of the sensor layer 44 is equal to the thickness TGC of the gate ridge portion 26C of the gate layer 26 (see FIG. 1).
  • the difference between the thickness TSC of the sensor ridge portion 44C of the sensor layer 44 and the thickness TGC of the gate ridge portion 26C of the gate layer 26 is, for example, within 20% of the thickness TSC of the sensor ridge portion 44C of the sensor layer 44. If so, it can be said that the thickness TSC of the sensor ridge portion 44C of the sensor layer 44 is equal to the thickness TGC of the gate ridge portion 26C of the gate layer 26.
  • Each of the first sensor extension part 44D and the second sensor extension part 44E has a thickness smaller than the thickness of the sensor ridge part 44C. In one example, each of the first sensor extension part 44D and the second sensor extension part 44E has a thickness that is 1/2 or less of the thickness of the sensor ridge part 44C.
  • each sensor extension 44D, 44E is a flat portion having a substantially constant thickness.
  • each sensor extension portion 44D, 44E may include a tapered portion having a thickness that gradually decreases as the distance from the sensor ridge portion 44C increases in a region adjacent to the sensor ridge portion 44C.
  • Each sensor extension portion 44D, 44E may include a flat portion having a substantially constant thickness in a region beyond a predetermined distance from the sensor ridge portion 44C.
  • the flat portion has a thickness of 5 nm or more and 25 nm or less.
  • the thickness TS1 of the first sensor extension 44D is equal to the thickness TG1 (see FIG. 1) of the first gate extension 26D.
  • the thickness TS2 of the second sensor extension 44E is equal to the thickness TG2 (see FIG. 1) of the second gate extension 26E.
  • the difference between the thickness TS1 of the first sensor extension part 44D and the thickness TG1 of the first gate extension part 26D is, for example, within 20% of the thickness TS1 of the first sensor extension part 44D, It can be said that the thickness TS1 of the first sensor extension part 44D is equal to the thickness TG1 of the first gate extension part 26D.
  • the thickness TS2 of the second sensor extension part 44E is within 20% of the thickness TS2 of the second sensor extension part 44E, It can be said that the thickness TS2 of the two-sensor extension part 44E is equal to the thickness TG2 of the second gate extension part 26E.
  • the tendency of the current to change with respect to the temperature of the second PIN diode 42 is the same as that of the current with respect to the temperature of the first PIN diode 36.
  • the change trend is similar to that of . Therefore, the temperature of the transistor 11 can be detected with high accuracy using the second PIN diode 42 of the temperature sensor 40.
  • the gate layer 26 and the sensor layer 44 can be formed with a common shape. Therefore, the second PIN diode 42 and the transistor 11 can be easily formed.
  • two anode openings 22C are arranged spaced apart from each other in the Y-axis direction, but the invention is not limited to this.
  • the two anode openings 22C in FIG. 22 may be configured as one anode opening 22C by communicating in the Y-axis direction.
  • three or more anode openings 22C may be arranged spaced apart from each other in the Y-axis direction.
  • two cathode electrodes 48Q are arranged spaced apart from each other in the Y-axis direction, but the invention is not limited to this.
  • the two cathode electrodes 48Q in FIG. 22 may be connected in the Y-axis direction to form one cathode electrode 48Q.
  • the cathode electrode 48P may be similarly changed.
  • the sensor layer 44 may have a linear shape extending in the Y-axis direction instead of a ring shape. That is, the end connecting portion 44B may be omitted from the sensor layer 44.
  • the sensor layer 44 includes, for example, two main sensor sections 44A.
  • the number of sensor layers 44 (204) can be changed arbitrarily.
  • a plurality of sensor layers 44 (204) may be arranged apart from each other in the X-axis direction.
  • the thickness TS of the sensor layer 44 can be changed arbitrarily.
  • the thickness TS of the sensor layer 44 may be thicker than the thickness TG1 of the first gate extension 26D.
  • the thickness TS of the sensor layer 44 may be thicker than the thickness TG2 of the second gate extension 26E.
  • the thickness TS of the sensor layer 44 may be thinner than the thickness of the gate ridge portion 26C (thickness TG of the gate layer 26).
  • the thickness TS of the sensor layer 44 may be equal to the thickness of the gate ridge portion 26C (thickness TG of the gate layer 26).
  • the width WS of the sensor layer 44 can be changed arbitrarily.
  • the width WS of the sensor layer 44 may be shorter than the width WG of the gate layer 26 or longer than the width WG of the gate layer 26.
  • the thickness TSC of the sensor ridge portion 204C of the sensor layer 204 can be changed arbitrarily.
  • the thickness TSC of the sensor ridge portion 204C may be thinner than the thickness of the gate ridge portion 26C of the gate layer 26 (thickness TG of the gate layer 26).
  • each of the thickness TS1 of the first sensor extension part 204D and the thickness TS2 of the second sensor extension part 204E of the sensor layer 204 can be changed arbitrarily.
  • the thickness TS1 of the first sensor extension 204D may be thicker than the thickness TG1 of the first gate extension 26D of the gate layer 26, or the thickness of the first gate extension 26D. It may be thinner than TG1.
  • the thickness TS1 of the first sensor extension part 204D may be thicker than the thickness TG2 of the second gate extension part 26E, or may be thinner than the thickness TG2 of the second gate extension part 26E. Good too.
  • the thickness TS2 of the second sensor extension 204E may be thicker than the thickness TG1 of the first gate extension 26D, or may be thicker than the thickness TG1 of the first gate extension 26D. It can be thin. Further, the thickness TS2 of the second sensor extension part 204E may be thicker than the thickness TG2 of the second gate extension part 26E, or may be thinner than the thickness TG2 of the second gate extension part 26E. Good too.
  • the configuration of the sensor layer 204 can be changed arbitrarily.
  • one of the first sensor extension part 204D and the second sensor extension part 204E may be omitted.
  • the shape of the anode electrode 46 (206) in plan view can be arbitrarily changed.
  • the anode electrode 46 may be formed in a region of the sensor layer 44 corresponding to the main sensor section 44A and may have a linear shape extending in the Y-axis direction. That is, the anode electrode 46 does not need to be formed on the end connecting portion 44B of the sensor layer 44.
  • the anode electrode 46 (206) and the cathode electrode 48 (208) may be formed of a different material from the source electrode 28 and the drain electrode 30.
  • the configuration of the gate layer 26 can be changed arbitrarily.
  • at least one of the first gate extension part 26D and the second gate extension part 26E may be omitted from the gate layer 26.
  • the impurity concentration of the sensor layer 44 (204) may be different from the impurity concentration of the gate layer 26.
  • a map (table) of the correlation between the electrical characteristics of the temperature sensor 40 (200) and the temperature may be set in advance.
  • the buffer layer 14 may be omitted from the nitride semiconductor 13.
  • “at least one of A and B” should be understood to mean “A only, or B only, or both A and B.”
  • the term “on” includes the meanings of "on” and “above” unless the context clearly dictates otherwise.
  • the phrase “the first layer is formed on the second layer” refers to the fact that in some embodiments the first layer may be directly disposed on the second layer in contact with the second layer, but in other embodiments. It is contemplated that the first layer may be placed above the second layer without contacting the second layer.
  • the term "on” does not exclude structures in which other layers are formed between the first layer and the second layer.
  • the second nitride semiconductor layer 18 in order to stably form the 2DEG 24, the second nitride semiconductor layer 18 and the first nitride semiconductor It also includes a structure in which an intermediate layer is located between layer 16.
  • the Z-axis direction used in the present disclosure does not necessarily need to be a vertical direction, nor does it need to completely coincide with the vertical direction. Accordingly, various structures according to the present disclosure (e.g., the structure shown in FIG. 1) are different from each other in that "upper” and “lower” in the Z-axis direction described herein are “upper” and “lower” in the vertical direction. Not limited to one thing.
  • the X-axis direction may be a vertical direction
  • the Y-axis direction may be a vertical direction.
  • the nitride semiconductor (13) is a first nitride semiconductor layer (16) formed on the semiconductor substrate (12); a second nitride semiconductor layer (18) formed on the first nitride semiconductor layer (16) and having a larger band gap than the first nitride semiconductor layer (16); a third nitride semiconductor layer (20) formed on the second nitride semiconductor layer (18) and containing acceptor type impurities; Both the first PIN diode (36) and the second PIN diode (42) include the third nitride semiconductor layer (20), the second nitride semiconductor layer (18), and the first nitride semiconductor layer ( 16) The nitride semiconductor device according to appendix A1.
  • the transistor (11) is an electron transit layer included in the first nitride semiconductor layer (16); an electron supply layer included in the second nitride semiconductor layer (18); a gate layer (26) included in the third nitride semiconductor layer (20), The source electrode (28) and the drain electrode (30) are electrically connected to the two-dimensional electron gas (24) generated in the electron transit layer (16), The nitride semiconductor device according to Appendix A2, wherein the gate electrode (32) is formed on the gate layer (26).
  • Appendix A4 The nitride semiconductor device according to Appendix A3, wherein the gate layer (26) forms a Schottky junction with the gate electrode (32).
  • the gate layer (26) is a gate ridge portion (26C) where the gate electrode (32) is located; A gate extension part (26D, 26E) extending from the gate ridge part (26C) in the width direction (X-axis direction) of the gate ridge part (26C), the nitride semiconductor according to appendix A3 or A4. Device.
  • Appendix A6 The nitride according to Appendix A5, wherein the gate extension portions (26D, 26E) are formed to sandwich the gate ridge portion (26C) in the width direction (X-axis direction) of the gate ridge portion (26C). Semiconductor equipment.
  • the third nitride semiconductor layer (20) includes a sensor layer (44) constituting the second PIN diode (42),
  • the second PIN diode (42) has an anode electrode (46) and a cathode electrode (48),
  • the anode electrode (46) is formed on the sensor layer (44),
  • the cathode electrode (48) is formed so as to be in contact with the second nitride semiconductor layer (18),
  • the gate extension portion (26D, 26E) has a thickness (TG1, TG2) thinner than the gate ridge portion (26C), The nitride semiconductor device according to appendix A7, wherein the thickness (TS) of the sensor layer (44) is equal to the thickness (TG1, TG2) of the gate extension portion (26D, 26E).
  • appendix A9 The nitride semiconductor device according to appendix A7 or A8, wherein the anode electrode (46) and the cathode electrode (48) are formed of the same material as the source electrode (28) and the drain electrode (30).
  • the third nitride semiconductor layer (20) includes a sensor layer (44) constituting the second PIN diode (42),
  • the second PIN diode (42) has an anode electrode (46) and a cathode electrode (48),
  • the anode electrode (46) is formed on the sensor layer (44),
  • the nitride semiconductor device according to any one of appendices A2 to A10, wherein the cathode electrode (48) is formed so as to be in contact with the second nitride semiconductor layer (18).
  • the sensor layer (204) includes: a sensor ridge portion (204C) where the anode electrode (206) is located;
  • the third nitride semiconductor layer (20) includes a gate layer (26) forming a Schottky junction with the gate electrode (32),
  • the gate layer (26) is a gate ridge portion (26C) where the gate electrode (32) is located; a gate extension part (26D, 26E) extending from the gate ridge part (26C) in the width direction (X-axis direction) of the gate ridge part (26C),
  • TSC thickness of the sensor ridge portion
  • TGC thickness
  • the nitride semiconductor (13) is an active region (102) that contributes to transistor operation; an outer peripheral area (104) surrounding the active area (102); The nitride semiconductor device according to any one of appendices A1 to A14, wherein the second PIN diode (42) is formed in the outer peripheral region (104).
  • Appendix A16 The nitride semiconductor device according to any one of Appendices A1 to A15, including a drain pad (74), a source pad (76), and a gate pad (78) formed on a device surface (70).
  • Appendix A17 an anode pad (80) formed on a device surface (70); The nitride semiconductor device according to appendix A16, wherein the source pad (76) is electrically connected to both the source electrode (28) and the cathode electrode (48) of the temperature sensor (40).
  • the transistor (11) includes a gate layer (26) included in the third nitride semiconductor layer (20), The nitride semiconductor device according to any one of appendices A2 to A14, wherein the shape of the sensor layer (44) in plan view is the same as the shape of the gate layer (26) in plan view.
  • a nitride semiconductor device (10) according to any one of Appendices A1 to A18, a sealing resin (50) for sealing the nitride semiconductor device (10);
  • a nitride semiconductor unit (10U) comprising: an external electrode (52) provided on the surface (50A) of the sealing resin (50).
  • [Appendix B1] forming a nitride semiconductor (13) on a semiconductor substrate (12); A shot formed in the nitride semiconductor (13) with a drain electrode (30), a source electrode (28), and a gate electrode (32), and between the gate electrode (32) and the source electrode (28). forming a transistor (11) including a key diode (34) and a first PIN diode (36); forming a temperature sensor (40) including a second PIN diode (42) made of the nitride semiconductor (13) at a position different from the transistor (11) on the semiconductor substrate (12); A method for manufacturing a nitride semiconductor device (10).
  • Forming the nitride semiconductor (13) on the semiconductor substrate (12) includes: forming a first nitride semiconductor layer (16) on the semiconductor substrate (12); forming a second nitride semiconductor layer (18) having a larger band gap than the first nitride semiconductor layer (16) on the first nitride semiconductor layer (16); forming a third nitride semiconductor layer (20) containing acceptor type impurities on the second nitride semiconductor layer (18), Both the first PIN diode (36) and the second PIN diode (42) include the third nitride semiconductor layer (20), the second nitride semiconductor layer (18), and the first nitride semiconductor layer ( 16) The method for manufacturing a nitride semiconductor device according to Appendix B1.
  • Forming the transistor (11) includes forming a gate layer (26) by etching the third nitride semiconductor layer (20), Forming the temperature sensor (40) includes forming a sensor layer (44) by etching a position of the third nitride semiconductor layer (20) that is different from the gate layer (26).
  • Forming the transistor (11) includes: forming a gate electrode (32) on the gate layer (26); forming a source electrode (28) and a drain electrode (30) electrically connected to the two-dimensional electron gas (24) generated in the first nitride semiconductor layer (16), The method for manufacturing a nitride semiconductor device according to Appendix B3, wherein the gate layer (26) forms a Schottky junction with the gate electrode (32).
  • Forming the gate layer (26) includes: forming a gate ridge portion (26C) on which the gate electrode (32) is located; forming a gate extension part (26D, 26E) extending from the gate ridge part (26C) in the width direction (X-axis direction) of the gate ridge part (26C), The method for manufacturing a nitride semiconductor device according to appendix B3 or B4, wherein the sensor layer (44) and the gate extension portion (26D, 26E) are formed in a common process.
  • Forming the temperature sensor (40) comprises: forming an anode electrode (46) on the sensor layer (44); forming a cathode electrode (48) in contact with the second nitride semiconductor layer (18) at a position different from the source electrode (28) and the drain electrode (30), The method for manufacturing a nitride semiconductor device according to any one of appendices B3 to B5, wherein the anode electrode (46) is in ohmic contact with the sensor layer (44).
  • Appendix B7 The method for manufacturing a nitride semiconductor device according to Appendix B6, wherein the anode electrode (46), the cathode electrode (48), the source electrode (28), and the drain electrode (30) are formed in a common process.
  • Forming the sensor layer (204) comprises: forming a sensor ridge portion (204C); and forming a sensor extension part (204D, 204E) extending from the sensor ridge part (204C) in the width direction (X-axis direction) of the sensor ridge part (204C).
  • a method for manufacturing a nitride semiconductor device comprises: forming a sensor ridge portion (204C); and forming a sensor extension part (204D, 204E) extending from the sensor ridge part (204C) in the width direction (X-axis direction) of the sensor ridge part (204C).
  • Forming the gate layer (26) includes: forming a gate ridge portion (26C) on which the gate electrode (32) is located; forming a gate extension part (26D, 26E) extending from the gate ridge part (26C) in the width direction (X-axis direction) of the gate ridge part (26C), The method for manufacturing a nitride semiconductor device according to appendix B8, wherein the sensor ridge portion (204C) and the gate ridge portion (26C) are formed in a common process.
  • Appendix B10 The method for manufacturing a nitride semiconductor device according to appendix B9, wherein the sensor extension portion (204D, 204E) and the gate extension portion (26D, 26E) are formed in a common process.
  • the nitride semiconductor (13) is an active region (102) that contributes to transistor operation; an outer peripheral area (104) surrounding the active area (102); The method for manufacturing a nitride semiconductor device according to any one of appendices B1 to B10, wherein the second PIN diode (42) is formed in the outer peripheral region (104).
  • First nitride semiconductor layer 18 optionally Second nitride semiconductor layer 20
  • 2DEG two-dimensional electron gas 26...Gate layer 26A...Bottom surface 26B...Top surface 26C...Gate ridge portion 26D...First gate extension portion 26E...Second gate extension portion 26F...Main gate portion 26G...End connection portion 26H...Intermediate connection portion 28...Source Electrode 28A...Source contact part 28B...Source field plate part 28C...End part 30...Drain electrode 30A...Drain contact part 30B...Drain plate part 32...Gate electrode 32A...Bottom surface 32B...Top surface 32C...Side surface 34...Schottky diode 36...
  • First PIN diode 40 Temporary sensor 42...Second PIN diode 44...Sensor layer 44A...Main sensor section 44B, 44BA...End connecting section 44BB...Intermediate connecting section 44C...Sensor ridge section 44D...First sensor extension section 44E...th 2 sensor extension part 46... Anode electrode 46A... Anode contact part 46B... Anode plate part 48, 48P, 48Q... Cathode electrode 48A... Cathode contact part 48B... Cathode plate part 50... Sealing resin 50A... Surface 52...
  • External electrode 54 ...Drain external electrode 56
  • Source external electrode 58 ...Gate external electrode 60
  • Anode external electrode 62 ...Cathode external electrode 70...Device surface 72
  • Electrode pad 74 ...Drain pad 76
  • Source pad 78 ...Gate pad 80
  • Anode pad 100 Formation pattern 102...Active region 104...Outer peripheral area 200
  • Temperature sensor 202 ...2nd PIN diode 204...Sensor layer 204A...Bottom surface 204B...Top surface 204C...Sensor ridge portion 204D...First sensor extension portion 204E...Second sensor extension portion 206...
  • Anode electrode 206A ... Anode contact part 206B
  • Anode plate part 208 ...
  • Cathode electrode 208A Cathode contact part 208B... Cathode plate part 210... Metal member 800... Metal layer 802... First mask 804... Second mask 806... Third Mask 808... Passivation layer 810... Fourth mask 812... Metal layer 814... Fifth mask 820... Sensor metal layer 822... First mask 824... Second mask 826... Third mask TG... Thickness of gate layer TGC...

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Abstract

窒化物半導体装置は、半導体基板と、半導体基板上に形成された窒化物半導体によって構成され、かつ、ドレイン電極、ソース電極、およびゲート電極と、ゲート電極とソース電極との間に形成されたショットキーダイオードおよび第１ＰＩＮダイオードと、を含むトランジスタと、半導体基板上におけるトランジスタとは異なる位置に設けられ、窒化物半導体によって構成された第２ＰＩＮダイオードを含む温度センサと、を備える。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関する。
　現在、窒化物半導体を用いた窒化物半導体装置の一種である高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）の製品化が進んでいる（たとえば特許文献１参照）。
特開２０１７－７３５０６号公報
　ところで、窒化物半導体を用いた窒化物半導体装置は、たとえば炭化ケイ素（ＳｉＣ）を用いたトランジスタと比較して、オン抵抗の温度依存性が高い。したがって、窒化物半導体を用いた窒化物半導体装置では、温度検出の精度向上や温度情報に基づく適切な制御が求められる場合があり得る。
　本開示の一態様による窒化物半導体装置は、半導体基板と、前記半導体基板上に形成された窒化物半導体によって構成され、かつ、ドレイン電極、ソース電極、およびゲート電極と、前記ゲート電極と前記ソース電極との間に形成されたショットキーダイオードおよび第１ＰＩＮダイオードと、を含むトランジスタと、前記半導体基板上における前記トランジスタとは異なる位置に設けられ、前記窒化物半導体によって構成された第２ＰＩＮダイオードを含む温度センサと、を備える。
　本開示の窒化物半導体装置によれば、温度検出の精度向上を図ることができる。
図１は、第１実施形態に係る例示的な窒化物半導体装置におけるトランジスタの概略断面図である。 図２は、第１実施形態に係る例示的な窒化物半導体装置における温度センサの概略断面図である。 図３は、図１および図２の窒化物半導体装置の例示的な形成パターンを示す概略平面図である。 図４は、図３の窒化物半導体ユニットの概略裏面図である。 図５は、第１実施形態の窒化物半導体装置の例示的な製造工程を示す概略断面図である。 図６は、図５に続く製造工程を示す概略断面図である。 図７は、図６に続く製造工程を示す概略断面図である。 図８は、図７に続く製造工程を示す概略断面図である。 図９は、図８に続く製造工程を示す概略断面図である。 図１０は、図９に続く製造工程を示す概略断面図である。 図１１は、図１０に続く製造工程を示す概略断面図である。 図１２は、図１１に続く製造工程を示す概略断面図である。 図１３は、第２実施形態に係る例示的な窒化物半導体装置における温度センサの概略断面図である。 図１４は、第２実施形態の窒化物半導体装置の例示的な製造工程を示す概略断面図である。 図１５は、図１４に続く製造工程を示す概略断面図である。 図１６は、図１５に続く製造工程を示す概略断面図である。 図１７は、図１６に続く製造工程を示す概略断面図である。 図１８は、図１７に続く製造工程を示す概略断面図である。 図１９は、図１８に続く製造工程を示す概略断面図である。 図２０は、図１９に続く製造工程を示す概略断面図である。 図２１は、図２０に続く製造工程を示す概略断面図である。 図２２は、変更例の窒化物半導体装置の例示的な形成パターンを示す概略平面図である。 図２３は、図２２のＦ２３－Ｆ２３線で切断した窒化物半導体装置の概略断面図である。
　以下、添付図面を参照して本開示における窒化物半導体装置のいくつかの実施形態を説明する。
　なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図していない。
　＜第１実施形態＞
　［窒化物半導体装置の断面構造］
　図１および図２は、第１実施形態に係る例示的な窒化物半導体装置１０の概略断面図である。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ軸方向に窒化物半導体装置１０を視ることをいう。また、図１に示される窒化物半導体装置１０において、便宜上、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左と定義する。明示的に別段の記載がない限り、「平面視」とは、窒化物半導体装置１０をＺ軸に沿って上方から視ることを指す。
　窒化物半導体装置１０は、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）である。窒化物半導体装置１０は、半導体基板１２と、半導体基板１２上に形成された窒化物半導体１３と、窒化物半導体１３を覆うパッシベーション層２２と、を含む。窒化物半導体１３は、バッファ層１４と、バッファ層１４上に形成された第１窒化物半導体層１６と、第１窒化物半導体層１６上に形成された第２窒化物半導体層１８と、第２窒化物半導体層１８上に形成された第３窒化物半導体層２０と、を含む。
　半導体基板１２としては、たとえばシリコン（Ｓｉ）基板を用いることができる。あるいは、Ｓｉ基板に代えて、シリコンカーバイド（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板、またはサファイア基板を用いることもできる。半導体基板１２の厚さは、たとえば２００μｍ以上１５００μｍ以下とすることができる。なお、以下の説明において、明示的に別段の記載がない限り、厚さとは、図１および図２のＺ方向に沿った寸法を指す。
　バッファ層１４は、半導体基板１２と第１窒化物半導体層１６との間の熱膨張係数の不整合によるウェハ反りやクラックの発生を抑制することができる任意の材料によって構成され得る。また、バッファ層１４は、１つまたは複数の窒化物半導体層を含むことができる。バッファ層１４は、たとえば、窒化物アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうち少なくとも１つを含んでもよい。たとえば、バッファ層１４は、ＡｌＮの単膜、ＡｌＧａＮの単膜、ＡｌＧａＮ／ＧａＮ超格子構造を有する膜、ＡｌＮ／ＡｌＧａＮ超格子構造を有する膜、またはＡｌＮ／ＧａＮ超格子構造を有する膜などによって構成されていてもよい。
　一例において、バッファ層１４は、半導体基板１２上に形成されたＡｌＮ層である第１バッファ層と、ＡｌＮ層（第１バッファ層）上に形成されたＡｌＧａＮ層である第２バッファ層を含むことができる。第１バッファ層はたとえば２００ｎｍの厚さを有するＡｌＮ層であってよく、第２バッファ層はたとえば３００ｎｍの厚さを有するグレーテッドＡｌＧａＮ層であってよい。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入することによってバッファ層１４の表層領域以外を半絶縁性にしてもよい。この場合、不純物は、たとえば炭素（Ｃ）または鉄（Ｆｅ）である。不純物濃度は、たとえば４×１０１６ｃｍ－３以上とすることができる。
　第１窒化物半導体層１６は、半導体基板１２上に形成されたバッファ層１４上に形成されているため、広義的に半導体基板１２上に形成されているともいえる。第１窒化物半導体層１６は、電子走行層を含む。第１窒化物半導体層１６は、たとえばＧａＮ層であってよい。第１窒化物半導体層１６の厚さは、たとえば０．５μｍ以上２μｍ以下とすることができる。なお、第１窒化物半導体層１６におけるリーク電流を抑制するために、第１窒化物半導体層１６の一部に不純物を導入することによって第１窒化物半導体層１６の表層領域以外を半絶縁性にしてもよい。この場合、不純物は、たとえばＣである。不純物の濃度は、たとえば４×１０１６ｃｍ－３以上とすることができる。すなわち、第１窒化物半導体層１６は、不純物濃度の異なる複数のＧａＮ層、一例ではＣドープＧａＮ層およびノンドープＧａＮ層を含むことができる。この場合、ＣドープＧａＮ層は、バッファ層１４上に形成されている。ＣドープＧａＮ層は、０．５μｍ以上２μｍ以下の厚さを有することができる。ＣドープＧａＮ層中のＣ濃度は、５×１０１７ｃｍ－３以上９×１０１９ｃｍ－３以下とすることができる。ノンドープＧａＮ層は、ＣドープＧａＮ層上に形成されている。ノンドープＧａＮ層は、０．０５μｍ以上０．４μｍ以下の厚さを有することができる。ノンドープＧａＮ層は、第２窒化物半導体層１８と接している。一例では、第１窒化物半導体層１６は、厚さ０．４μｍのＣドープＧａＮ層と、厚さ０．４μｍのノンドープＧａＮ層とを含む。ＣドープＧａＮ層中のＣ濃度は約２×１０１９ｃｍ－３である。
　第２窒化物半導体層１８は、第１窒化物半導体層１６よりも大きなバンドギャップを有する電子供給層を含む。第２窒化物半導体層１８は、たとえばＡｌＧａＮ層であってよい。窒化物半導体では、Ａｌ組成が高いほどバンドギャップが大きくなる。このため、ＡｌＧａＮ層である第２窒化物半導体層１８は、ＧａＮ層である第１窒化物半導体層１６よりも大きなバンドギャップを有する。一例では、第２窒化物半導体層１８は、ＡｌｘＧａ１－ｘＮによって構成されている。つまり、第２窒化物半導体層１８は、ＡｌｘＧａ１－ｘＮ層であるといえる。ｘは０＜ｘ＜０．４であり、より好ましくは０．１＜ｘ＜０．３である。第２窒化物半導体層１８は、たとえば５ｎｍ以上２０ｎｍ以下の厚さを有することができる。
　第１窒化物半導体層１６と第２窒化物半導体層１８とは、バルク領域において異なる格子定数を有する。したがって、第１窒化物半導体層１６と第２窒化物半導体層１８とは格子不整合系の接合である。第１窒化物半導体層１６および第２窒化物半導体層１８の自発分極と、第１窒化物半導体層１６のヘテロ接合部が受ける圧縮応力に起因するピエゾ分極とによって、第１窒化物半導体層１６と第２窒化物半導体層１８との間のヘテロ接合界面付近における第１窒化物半導体層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層１６と第２窒化物半導体層１８とのヘテロ接合界面に近い位置（たとえば、界面から数ｎｍ程度の距離）において第１窒化物半導体層１６内には二次元電子ガス（２ＤＥＧ）２４が広がっている。
　第３窒化物半導体層２０は、第２窒化物半導体層１８上に形成されている。第３窒化物半導体層２０は、第２窒化物半導体層１８よりも小さなバンドギャップを有するとともに、アクセプタ型不純物を含む窒化物半導体によって構成されている。第３窒化物半導体層２０は、たとえばＡｌＧａＮ層である第２窒化物半導体層１８よりも小さなバンドギャップを有する任意の材料によって構成され得る。一例では、第３窒化物半導体層２０は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）である。アクセプタ型不純物は、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、およびＣのうち少なくとも１つを含むことができる。第３窒化物半導体層２０中のアクセプタ型不純物の最大濃度は、たとえば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　パッシベーション層２２は、第３窒化物半導体層２０を覆っている。パッシベーション層２２は、たとえば窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、ＡｌＮ、および酸窒化アルミニウム（ＡｌＯＮ）のうちいずれか１つを含む材料によって構成され得る。一例では、パッシベーション層２２は、ＳｉＮを含む材料によって形成されている。
　図１に示すように、窒化物半導体装置１０は、窒化物半導体１３によって構成されたトランジスタ１１を含む。
　トランジスタ１１は、ゲート層２６、ソース電極２８、ドレイン電極３０、およびゲート電極３２を含む。ゲート層２６およびゲート電極３２は、パッシベーション層２２によって覆われている。パッシベーション層２２は、ソース開口部２２Ａおよびドレイン開口部２２Ｂを有する。ソース開口部２２Ａおよびドレイン開口部２２Ｂの双方は、第２窒化物半導体層１８を露出している。ソース電極２８は、ソース開口部２２Ａを介して第２窒化物半導体層１８に接している。ドレイン電極３０は、ドレイン開口部２２Ｂを介して第２窒化物半導体層１８に接している。
　ゲート層２６は、第３窒化物半導体層２０によって構成されている。つまり、ゲート層２６は、第３窒化物半導体層２０に含まれる。このため、ゲート層２６は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）であるともいえる。ゲート層２６は、第２窒化物半導体層１８上に部分的に形成されている。
　上記のように、ゲート層２６にアクセプタ型不純物が含まれることによって、第１窒化物半導体層１６および第２窒化物半導体層１８のエネルギーレベルが引き上げられる。このため、ゲート層２６の直下の領域において、第１窒化物半導体層１６と第２窒化物半導体層１８との間のヘテロ接合界面付近における第１窒化物半導体層１６の伝導帯のエネルギーレベルは、フェルミ準位とほぼ同じか、またはそれよりも大きくなる。したがって、ゲート電極３２に電圧を印加していないゼロバイアス時において、ゲート層２６の直下の領域における第１窒化物半導体層１６には、２ＤＥＧ２４が形成されない。一方、ゲート層２６の直下の領域以外の領域における第１窒化物半導体層１６には、２ＤＥＧ２４が形成されている。
　このように、アクセプタ型不純物がドーピングされたゲート層２６の存在によってゲート層２６の直下の領域で２ＤＥＧ２４が空乏化される。その結果、窒化物半導体装置１０のノーマリーオフ動作が実現される。ゲート電極３２に適切なオン電圧が印加されると、ゲート電極３２の直下の領域における第１窒化物半導体層１６に２ＤＥＧ２４によるチャネルが形成されるため、ソース－ドレイン間が導通する。
　ゲート層２６は、第２窒化物半導体層１８に接している底面２６Ａと、底面２６Ａとは反対側の上面２６Ｂと、を含む。ゲート電極３２は、ゲート層２６の上面２６Ｂに形成されている。ゲート層２６は、図１におけるＸＺ平面において、矩形状、台形状、またはリッジ状の断面を有することができる。
　本実施形態では、ゲート層２６は、ゲート電極３２が形成される上面２６Ｂを含むゲートリッジ部２６Ｃと、平面視でゲートリッジ部２６Ｃの外側に延びる２つのゲート延在部（第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅ）と、を含む。このため、ゲート層２６の上面２６Ｂは、ゲートリッジ部２６Ｃに形成された上面を指す。
　第１ゲート延在部２６Ｄは、平面視でゲートリッジ部２６Ｃからソース開口部２２Ａに向けて延びている。第１ゲート延在部２６Ｄは、ソース開口部２２Ａから離隔されている。
　第２ゲート延在部２６Ｅは、平面視でゲートリッジ部２６Ｃからドレイン開口部２２Ｂに向けて延びている。第２ゲート延在部２６Ｅは、ドレイン開口部２２Ｂから離隔されている。
　ゲートリッジ部２６Ｃは、第１ゲート延在部２６Ｄと第２ゲート延在部２６Ｅとの間にあり、第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅと一体に形成されている。第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅは、ゲートリッジ部２６Ｃの幅方向（Ｘ軸方向）においてゲートリッジ部２６Ｃを挟み込むように形成されている。
　第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅの存在によって、ゲート層２６の底面２６Ａは、上面２６Ｂよりも大きな面積を有する。本実施形態では、第２ゲート延在部２６Ｅは、第１ゲート延在部２６Ｄよりも、平面視でゲートリッジ部２６Ｃの外側に向けて長く延びている。
　ゲートリッジ部２６Ｃは、ゲート層２６の比較的厚い部分に相当し、たとえば８０ｎｍ以上１５０ｎｍ以下の厚さを有する。ゲート層２６、特にゲートリッジ部２６Ｃの厚さは、ゲート閾値電圧を含むパラメータを考慮して定めることができる。一例では、ゲート層２６（ゲートリッジ部２６Ｃ）は、１１０ｎｍよりも大きい厚さを有する。
　第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅの各々は、ゲートリッジ部２６Ｃの厚さよりも小さい厚さを有する。一例では、第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅの各々は、ゲートリッジ部２６Ｃの厚さの１／２以下の厚さを有する。
　本実施形態では、各ゲート延在部２６Ｄ，２６Ｅは、略一定の厚さを有する平坦な部分である。なお、本明細書において、「略一定の厚さ」とは、厚さが製造上のばらつき（たとえば２０％）の範囲内にあることを指す。代替的に、各ゲート延在部２６Ｄ，２６Ｅは、ゲートリッジ部２６Ｃに隣接する領域で、ゲートリッジ部２６Ｃから遠ざかるほど漸減する厚さを有するテーパ部を含んでもよい。各ゲート延在部２６Ｄ，２６Ｅは、ゲートリッジ部２６Ｃから所定の距離を越えて離れた領域においては略一定の厚さを有する平坦部を含んでもよい。一例では、平坦部は、５ｎｍ以上２５ｎｍ以下の厚さを有する。
　ゲート電極３２は、ゲート層２６に接する底面３２Ａと、底面３２Ａとは反対側の上面３２Ｂと、底面３２Ａおよび上面３２Ｂの間に延在する側面３２Ｃと、を含む。ゲート電極３２は、１つまたは複数の金属層によって構成されている。ゲート電極３２は、一例では窒化チタン（ＴｉＮ）層である。あるいは、ゲート電極３２は、Ｔｉを含む材料によって形成された第１金属層と、第１金属層上に積層され、ＴｉＮを含む材料によって形成された第２金属層とによって構成されていてもよい。ゲート電極３２の厚さは、たとえば５０ｎｍ以上２００ｎｍ以下であってよい。ゲート電極３２は、ゲート層２６とショットキー接合を形成することができる。このように、トランジスタ１１は、ゲート電極３２とゲート層２６との間で構成されたショットキーダイオード３４を含む。
　また、ゲート層２６、第２窒化物半導体層１８、および第１窒化物半導体層１６の間では、第１ＰＩＮダイオード３６が構成されている。換言すると、第１ＰＩＮダイオード３６は、第３窒化物半導体層２０、第２窒化物半導体層１８、および第１窒化物半導体層１６の間で構成されている。より詳細には、第１ＰＩＮダイオード３６は、第３窒化物半導体層２０、第２窒化物半導体層１８、および２ＤＥＧ２４の間で構成されている。第１ＰＩＮダイオード３６は、ゲート層２６、第２窒化物半導体層１８、および２ＤＥＧ２４の間で構成されているともいえる。つまり、トランジスタ１１は、第１ＰＩＮダイオード３６を含む。このように、窒化物半導体装置１０は、ドレイン電極３０、ソース電極２８、およびゲート電極３２と、ゲート電極３２とソース電極２８との間に形成されたショットキーダイオード３４および第１ＰＩＮダイオード３６と、を含む。
　ここで、ＰＩＮダイオードとは、ｐ型半導体とｎ型半導体との間に不純物がドープされていない真性半導体（Ｉ型半導体）を含むダイオードである。第１ＰＩＮダイオード３６においては、第３窒化物半導体層２０がｐ型半導体を構成し、２ＤＥＧ２４がｎ型半導体を構成し、第２窒化物半導体層１８が真性半導体を構成している。
　ソース電極２８およびドレイン電極３０は、１つまたは複数の金属層（たとえば、Ｔｉ、Ａｌ、ＡｌＣｕ、ＴｉＮなど）によって構成されている。ソース電極２８およびドレイン電極３０は、それぞれソース開口部２２Ａおよびドレイン開口部２２Ｂを介して２ＤＥＧ２４とオーミック接触している。つまり、ソース電極２８およびドレイン電極３０の双方は、２ＤＥＧ２４と電気的に接続されている。
　ソース電極２８は、ソースコンタクト部２８Ａと、ソースコンタクト部２８Ａに連続するソースフィールドプレート部２８Ｂと、を含む。ソースコンタクト部２８Ａは、ソース開口部２２Ａに充填された部分に相当する。ソースフィールドプレート部２８Ｂは、ソースコンタクト部２８Ａと一体に形成されている。ソースフィールドプレート部２８Ｂは、パッシベーション層２２を覆っている。ソースフィールドプレート部２８Ｂは、平面視においてドレイン開口部２２Ｂとゲート層２６との間に位置する端部２８Ｃを含む。したがって、ソースフィールドプレート部２８Ｂは、ドレイン開口部２２Ｂに形成されるドレイン電極３０とは離隔されている。ソースフィールドプレート部２８Ｂは、パッシベーション層２２の表面に沿ってソースコンタクト部２８Ａから端部２８Ｃまで、ドレイン電極３０に向けて延びている。パッシベーション層２２は、第２窒化物半導体層１８の上面と、ゲート層２６の側面および上面２６Ｂと、ゲート電極３２の側面３２Ｃおよび上面３２Ｂとを覆っている。このため、パッシベーション層２２の表面に沿って延びるソースフィールドプレート部２８Ｂは、非平坦な表面を有する。ソースフィールドプレート部２８Ｂは、ゲート電極３２にゲート電圧が印加されていないゼロバイアス時に、ゲート電極３２の端部近傍の電界集中を緩和する役割を果たす。
　ドレイン電極３０は、ドレインコンタクト部３０Ａと、ドレインコンタクト部３０Ａに連続するドレインプレート部３０Ｂと、を含む。ドレインコンタクト部３０Ａは、ドレイン開口部２２Ｂに充填された部分に相当する。ドレインプレート部３０Ｂは、ドレインコンタクト部３０Ａと一体に形成されている。ドレインプレート部３０Ｂは、パッシベーション層２２を覆っている。ドレインプレート部３０Ｂは、パッシベーション層２２のうちドレイン開口部２２Ｂの周縁に形成されている。
　なお、図示していないが、窒化物半導体装置１０は、層間絶縁層と、ソース配線と、ドレイン配線と、ゲート配線と、をさらに含むことができる。
　層間絶縁層は、ソース電極２８およびドレイン電極３０を覆っている。層間絶縁層は、たとえばＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、およびＡｌＯＮのうちいずれか１つを含む材料によって構成され得る。一例では、層間絶縁層は、ＳｉＯ２を含む材料によって形成されている。
　ソース配線、ドレイン配線、およびゲート配線は、層間絶縁層上において互いに離隔するように形成されている。ソース配線は、ソース電極２８と電気的に接続されている。ドレイン配線は、ドレイン電極３０と電気的に接続されている。ゲート配線は、ゲート電極３２と電気的に接続されている。ソース配線、ドレイン配線、およびゲート配線の各々は、１つまたは複数の金属層によって構成されている。金属層は、たとえば銅（Ｃｕ）、Ａｌ、Ｔｉ、およびＴｉＮのうちいずれか１つを含む材料によって構成され得る。一例では、ソース配線、ドレイン配線、およびゲート配線の各々は、Ｔｉ、ＴｉＮ、ＡｌＣｕ、およびＴｉＮの積層構造によって形成されている。
　（温度センサ）
　図２に示すように、窒化物半導体装置１０は、窒化物半導体１３によって構成された第２ＰＩＮダイオード４２を含む温度センサ４０をさらに含む。このため、温度センサ４０は、窒化物半導体１３によって構成されているともいえる。このように、窒化物半導体装置１０は、トランジスタ１１（図１参照）と温度センサ４０との両方を含む。換言すると、窒化物半導体装置１０は、半導体基板１２上に形成された窒化物半導体１３によって構成されたトランジスタ１１および温度センサ４０を備える。
　第２ＰＩＮダイオード４２は、第１ＰＩＮダイオード３６と同様に、第３窒化物半導体層２０、第２窒化物半導体層１８、および第１窒化物半導体層１６の間で構成されている。より詳細には、第２ＰＩＮダイオード４２は、第３窒化物半導体層２０、第２窒化物半導体層１８、および２ＤＥＧ２４の間で構成されている。第３窒化物半導体層２０は、第２ＰＩＮダイオード４２を構成するセンサ層４４を含む。センサ層４４は、ゲート層２６（図１参照）とは別に設けられている一方、ゲート層２６と同様にアクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）である。一例では、センサ層４４の不純物濃度は、ゲート層２６の不純物濃度と等しい。センサ層４４は、ゲート層２６から離隔している。第２ＰＩＮダイオード４２は、センサ層４４、第２窒化物半導体層１８、および第１窒化物半導体層１６の間で構成されている。より詳細には、第２ＰＩＮダイオード４２は、センサ層４４、第２窒化物半導体層１８、および２ＤＥＧ２４の間で構成されている。第２ＰＩＮダイオード４２においては、センサ層４４がｐ型半導体であり、２ＤＥＧ２４がｎ型半導体であり、第２窒化物半導体層１８が真性半導体（Ｉ型半導体）である。
　センサ層４４は、第２窒化物半導体層１８に接している底面と、底面とは反対側の上面と、を含む。センサ層４４は、図２におけるＸＺ平面において、矩形状、台形状、またはリッジ状の断面を有することができる。本実施形態では、センサ層４４は、図２におけるＸＺ平面において、ゲート層２６とは異なる断面を有する。具体的には、センサ層４４は、図２におけるＸＺ平面において、矩形状の断面を有する。
　本実施形態では、センサ層４４の厚さＴＳは、ゲート層２６の厚さＴＧ（図１参照）よりも薄い。ここで、ゲート層２６の厚さＴＧは、ゲートリッジ部２６Ｃの厚さＴＧＣ（ともに図１参照）である。ゲートリッジ部２６Ｃの厚さは、ゲート層２６の底面２６Ａと上面２６Ｂ（ともに図１参照）とのＺ軸方向の間の距離によって定義できる。センサ層４４の厚さＴＳは、センサ層４４の底面とセンサ層４４の上面とのＺ軸方向の間の距離によって定義できる。
　センサ層４４の厚さＴＳは、第１ゲート延在部２６Ｄの厚さＴＧ１（ともに図１参照）と等しい。センサ層４４の厚さＴＳは、第２ゲート延在部２６Ｅの厚さＴＧ２（ともに図１参照）と等しい。ここで、センサ層４４の厚さＴＳと第１ゲート延在部２６Ｄの厚さＴＧ１との差がたとえばセンサ層４４の厚さＴＳの２０％以内であれば、センサ層４４の厚さＴＳが第１ゲート延在部２６Ｄの厚さＴＧ１と等しいといえる。また、センサ層４４の厚さＴＳと第２ゲート延在部２６Ｅの厚さＴＧ２との差がたとえばセンサ層４４の厚さＴＳの２０％以内であれば、センサ層４４の厚さＴＳが第２ゲート延在部２６Ｅの厚さＴＧ２と等しいといえる。第１ゲート延在部２６Ｄの厚さＴＧ１は、第１ゲート延在部２６Ｄのうち上面が平坦面となる部分の厚さを指す。第２ゲート延在部２６Ｅの厚さＴＧ２は、第２ゲート延在部２６Ｅのうち上面が平坦面となる部分の厚さを指す。
　センサ層４４の幅ＷＳは、ゲート層２６の幅ＷＧ（図１参照）と等しい。ここで、センサ層４４の幅ＷＳとゲート層２６の幅ＷＧとの差がたとえばセンサ層４４の幅ＷＳの１０％以内であれば、センサ層４４の幅ＷＳがゲート層２６の幅ＷＧと等しいといえる。センサ層４４の幅ＷＳは、図２の例において、センサ層４４のＸ軸方向の両端面のＸ軸方向の間の距離によって定義できる。ゲート層２６の幅ＷＧは、第１ゲート延在部２６ＤのＸ軸方向の先端面と第２ゲート延在部２６ＥのＸ軸方向の先端面とのＸ軸方向の間の距離によって定義できる。このように、本実施形態では、センサ層４４の幅ＷＳは、ゲート層２６のゲートリッジ部２６Ｃの幅よりも大きい。
　センサ層４４は、パッシベーション層２２によって少なくとも部分的に覆われている。パッシベーション層２２は、アノード開口部２２Ｃおよびカソード開口部２２Ｄを有する。アノード開口部２２Ｃは、センサ層４４の上面の一部を露出している。つまり、アノード開口部２２Ｃは、平面視でセンサ層４４と重なる位置に形成されている。カソード開口部２２Ｄは、Ｘ軸方向においてアノード開口部２２Ｃから離隔している。カソード開口部２２Ｄは、平面視でＸ軸方向においてセンサ層４４から離隔している。カソード開口部２２Ｄは、第２窒化物半導体層１８の一部を露出している。
　第２ＰＩＮダイオード４２は、アノード電極４６およびカソード電極４８を含む。
　アノード電極４６は、アノード開口部２２Ｃを通じてセンサ層４４の上面に接している。一例では、アノード電極４６は、センサ層４４とオーミック接触している。アノード電極４６は、アノードコンタクト部４６Ａと、アノードコンタクト部４６Ａに連続するアノードプレート部４６Ｂと、を含む。アノードコンタクト部４６Ａは、アノード開口部２２Ｃに充填された部分に相当する。アノードプレート部４６Ｂは、アノードコンタクト部４６Ａと一体に形成されている。アノードプレート部４６Ｂは、パッシベーション層２２を覆っている。アノードプレート部４６Ｂは、パッシベーション層２２のうちアノード開口部２２Ｃの周縁に形成された部分を含む。
　カソード電極４８は、カソード開口部２２Ｄを通じて第２窒化物半導体層１８に接している。一例では、カソード電極４８は、第２窒化物半導体層１８とオーミック接触している。カソード電極４８は、カソードコンタクト部４８Ａと、カソードコンタクト部４８Ａに連続するカソードプレート部４８Ｂと、を含む。カソードコンタクト部４８Ａは、カソード開口部２２Ｄに充填された部分に相当する。カソードプレート部４８Ｂは、パッシベーション層２２を覆っている。カソードプレート部４８Ｂは、パッシベーション層２２のうちカソード開口部２２Ｄの周縁に形成された部分を含む。カソードプレート部４８Ｂは、アノードプレート部４６Ｂから離隔している。つまり、アノード電極４６およびカソード電極４８は、互いに離隔して配置されている。
　アノード電極４６およびカソード電極４８は、１つまたは複数の金属層（たとえば、Ｔｉ、Ａｌ、ＡｌＣｕ、ＴｉＮなど）によって構成されている。アノード電極４６およびカソード電極４８は、たとえばソース電極２８およびドレイン電極３０と同じ材料によって形成されている。
　なお、図示していないが、窒化物半導体装置１０は、層間絶縁層上に形成されたアノード配線およびカソード配線をさらに含むことができる。層間絶縁層は、アノード電極４６およびカソード電極４８を覆っている。
　アノード配線およびカソード配線は、層間絶縁層上において互いに離隔するように形成されている。アノード配線は、アノード電極４６と電気的に接続されている。カソード配線は、カソード電極４８と電気的に接続されている。アノード配線およびカソード配線の各々は、１つまたは複数の金属層によって構成されている。金属層は、たとえばＣｕ、Ａｌ、Ｔｉ、およびＴｉＮのうちいずれか１つを含む材料によって構成され得る。一例では、アノード配線およびカソード配線の各々は、Ｔｉ、ＴｉＮ、ＡｌＣｕ、およびＴｉＮの積層構造によって形成されている。アノード配線およびカソード配線は、ソース配線、ドレイン配線、およびゲート配線と同じ材料によって形成されていてもよい。
　［窒化物半導体装置の全体の平面構造］
　図３は、図１の窒化物半導体装置１０の例示的な形成パターン１００の概略平面構造を示している。なお、理解を容易にするために、図３では図１および図２の構成要素と同様の構成要素には同一の符号を付している。また図３では、パッシベーション層２２は、ゲート層２６が視認できるように透明であるものとして描かれている。また図３では、ソース電極２８の一部は二点鎖線で描かれている。また図３では、便宜上、ゲート電極３２およびアノード電極４６を省略している。
　図３に示すように、形成パターン１００は、トランジスタ動作に寄与するアクティブ領域１０２と、アクティブ領域１０２を囲む外周領域１０４と、を含む。外周領域１０４は、トランジスタ動作に寄与していない領域であるともいえる。
　アクティブ領域１０２は、ソース電極２８、ドレイン電極３０、およびゲート電極３２が配置された領域である。アクティブ領域１０２は、ゲート電極３２に電圧が印加されているときに、ソース－ドレイン間に電流が流れる領域を含む。図３に示すとおり、アクティブ領域１０２内には、パッシベーション層２２のソース開口部２２Ａおよびドレイン開口部２２Ｂが配置されている。
　ソース開口部２２Ａは、Ｙ軸方向において互いに離隔して複数設けられている。また図示していないが、ソース開口部２２Ａは、Ｘ軸方向において互いに離隔して複数設けられている。パッシベーション層２２のドレイン開口部２２Ｂは、Ｙ軸方向において互いに離隔して複数設けられている。また図示していないが、ドレイン開口部２２Ｂは、Ｘ軸方向において互いに離隔して複数設けられている。各ソース開口部２２Ａおよび各ドレイン開口部２２Ｂは、Ｙ軸方向に沿って延びている。
　ゲート層２６は、アクティブ領域１０２に配置されている。図示していないが、ゲート層２６は、Ｘ軸方向において互いに離隔して複数設けられている。また、ゲート層２６は、Ｙ軸方向において互いに離隔して複数設けられている。ゲート層２６は、平面視においてＹ軸方向に配列された２つのソース開口部２２Ａを囲むようにリング状に形成されている。より詳細には、ゲート層２６は、ソース開口部２２ＡのＸ軸方向の両側に配置された直線状のメインゲート部２６Ｆと、これらメインゲート部２６ＦをＹ軸方向の両端部において連結する端部連結部２６Ｇと、これらメインゲート部２６ＦをＹ軸方向の中間部において連結する中間連結部２６Ｈと、を含む。
　メインゲート部２６Ｆは、Ｘ軸方向において隣り合うソース開口部２２Ａおよびドレイン開口部２２Ｂの間に配置されている。より詳細には、メインゲート部２６Ｆは、ドレイン開口部２２Ｂよりもソース開口部２２Ａ寄りに配置されている。メインゲート部２６Ｆは、Ｙ軸方向に沿って延びている。
　端部連結部２６Ｇは、Ｙ軸方向において隣り合う２つのソース開口部２２Ａのうち一方のソース開口部２２Ａとは反対側に配置されている。端部連結部２６Ｇは、平面視において湾曲状に形成されている。中間連結部２６Ｈは、Ｙ軸方向において隣り合う２つのソース開口部２２Ａの間に配置されている。中間連結部２６Ｈは、Ｘ軸方向に延びている。このように、Ｘ軸方向において互いに離隔した２つのメインゲート部２６Ｆ、１つの端部連結部２６Ｇ、および中間連結部２６Ｈによって１つのソース開口部２２Ａを囲んでいる。
　図示していないが、ゲート電極３２は、平面視においてゲート層２６と同様の形状を有する。つまり、ゲート電極３２は、平面視においてＹ軸方向に隣り合う２つのソース開口部２２Ａを囲むように形成されている。このように、アクティブ領域１０２においては、図１のトランジスタ１１の構造がＸ軸方向およびＹ軸方向の各々に複数形成されている。
　図３に示すように、温度センサ４０は、外周領域１０４に設けられている。換言すると、温度センサ４０は、アクティブ領域１０２に設けられていない。温度センサ４０は、Ｙ軸方向においてトランジスタ１１から離隔して配置されている。
　温度センサ４０のセンサ層４４は、Ｙ軸方向においてゲート層２６から離隔して配置されている。図示されていないが、センサ層４４は、Ｘ軸方向において複数設けられている。また、センサ層４４は、Ｙ軸方向において複数設けられていてもよい。
　センサ層４４は、平面視においてリング状に形成されている。より詳細には、センサ層４４は、Ｘ軸方向において互いに離隔して配置された２つのメインセンサ部４４Ａと、これらメインセンサ部４４ＡのＹ軸方向の両端部を連結する端部連結部４４Ｂと、を含む。
　平面視において、各メインセンサ部４４ＡのＸ軸方向の位置は、各メインゲート部２６ＦのＸ軸方向の位置と同じである。各メインセンサ部４４Ａは、Ｙ軸方向に沿って延びている。各メインセンサ部４４ＡのＸ軸方向の大きさ（幅寸法）は、センサ層４４の幅ＷＳに対応する。また、各メインゲート部２６ＦのＸ軸方向の大きさ（幅寸法）は、ゲート層２６の幅ＷＧに対応する。このため、各メインセンサ部４４ＡのＸ軸方向の大きさ（幅寸法）は、各メインゲート部２６ＦのＸ軸方向の大きさ（幅寸法）と等しい。図示された例においては、各メインセンサ部４４ＡのＹ軸方向の長さは、メインゲート部２６ＦのＹ軸方向の長さよりも短い。
　端部連結部４４Ｂは、平面視において湾曲状に形成されている。図示された例においては、平面視における端部連結部４４Ｂの形状は、ゲート層２６の端部連結部２６Ｇと同じ形状である。
　外周領域１０４には、パッシベーション層２２のアノード開口部２２Ｃおよびカソード開口部２２Ｄが配置されている。
　アノード開口部２２Ｃは、平面視において各メインセンサ部４４Ａと重なる位置に設けられている。つまり、図示された例においては、２つのメインセンサ部４４Ａに対応させて２つのアノード開口部２２Ｃが設けられている。各アノード開口部２２Ｃは、Ｙ軸方向に沿って延びている。
　なお、平面視におけるアノード開口部２２Ｃの形状は、Ｙ軸方向に沿った形状に限られず、任意に変更可能である。一例では、平面視におけるアノード開口部２２Ｃの形状は、センサ層４４と同様のリング状に形成されていてもよい。
　カソード開口部２２Ｄは、平面視において各メインセンサ部４４Ａに対してＸ軸方向にずれた位置に配置されている。カソード開口部２２Ｄは、Ｘ軸方向において互いに離隔して複数設けられている。アノード開口部２２Ｃおよびカソード開口部２２Ｄは、Ｘ軸方向において１つずつ交互に配列されている。複数のカソード開口部２２Ｄのうち１つは、平面視においてセンサ層４４によって囲まれた領域内に配置されている。センサ層４４によって囲まれた領域内に配置されたカソード開口部２２Ｄは、Ｘ軸方向においてソース開口部２２Ａと同じ位置に配置されている。カソード開口部２２Ｄは、Ｘ軸方向においてドレイン開口部２２Ｂとは異なる位置に配置されている。
　図３では図示されていないが、平面視において、アノード電極４６（図２参照）は、センサ層４４と同じ形状を有する。つまり、アノード電極４６は、平面視においてリング状に形成されている。換言すると、アノード電極４６のアノードプレート部４６Ｂ（図２参照）は、平面視においてリング状に形成されている。
　カソード電極４８は、Ｙ軸方向に沿って延びている。換言すると、カソード電極４８のカソードプレート部４８Ｂは、Ｙ軸方向に沿って延びている。図示された例においては、カソード電極４８は、Ｘ軸方向においてドレイン電極３０とは異なる位置に配置されている。
　［窒化物半導体ユニットの外部電極の平面構造］
　図４は、窒化物半導体ユニット１０Ｕの外観を示す概略平面図である。
　図４に示すように、窒化物半導体ユニット１０Ｕは、窒化物半導体装置１０と、窒化物半導体装置１０を封止する封止樹脂５０と、窒化物半導体装置１０が実装される回路基板と電気的に接続するための外部電極５２と、を含む。なお、図４では、理解を容易にするために、窒化物半導体装置１０を実線にて示し、封止樹脂５０および外部電極５２の双方を二点鎖線にて示している。
　窒化物半導体装置１０は、装置表面７０および装置裏面（図示略）を含む。装置裏面は、半導体基板１２（図１参照）によって構成することができる。つまり、装置裏面は、半導体基板１２のうちバッファ層１４（図１参照）とは反対側の面によって構成することができる。装置表面７０は、装置裏面とは反対側を向く面である。
　窒化物半導体装置１０は、装置表面７０から露出する電極パッド７２を備える。電極パッド７２は、外部電極５２と電気的に接続されている。電極パッド７２は、ドレインパッド７４、ソースパッド７６、ゲートパッド７８、およびアノードパッド８０を含む。なお、図４では、図面の理解を容易にするために、ドレインパッド７４を「Ｄ」とし、ソースパッド７６を「Ｓ（Ｃ）」とし、ゲートパッド７８を「Ｇ」とし、アノードパッド８０を「Ａ」としている。
　ドレインパッド７４は、ドレイン配線を介してドレイン電極３０（図１参照）と電気的に接続されている。ソースパッド７６は、ソース配線を介してソース電極２８（図１参照）と電気的に接続されている。ソースパッド７６は、カソード配線を介してカソード電極４８（図２参照）と電気的に接続されている。つまり、ソースパッド７６は、カソードパッドも構成している。ゲートパッド７８は、ゲート配線を介してゲート電極３２（図１参照）と電気的に接続されている。アノードパッド８０は、アノード配線を介してアノード電極４６（図２参照）と電気的に接続されている。
　ドレインパッド７４、ソースパッド７６、ゲートパッド７８、およびアノードパッド８０の各々は、複数設けられている。図示された例においては、電極パッド７２は、３つのドレインパッド７４、２つのソースパッド７６、２つのゲートパッド７８、および２つのアノードパッド８０を含む。
　３つのドレインパッド７４および２つのソースパッド７６は、Ｘ軸方向において、１つずつ交互に配置されている。３つのドレインパッド７４は、装置表面７０のＸ軸方向の両端部および中央に分散して配置されている。装置表面７０のＸ軸方向の両端部に配置されたドレインパッド７４のＹ軸方向の長さは、装置表面７０のＸ軸方向の中央に配置されたドレインパッド７４のＹ軸方向の長さよりも短い。各ソースパッド７６のＹ軸方向の長さは、装置表面７０のＸ軸方向の中央に配置されたドレインパッド７４のＹ軸方向の長さと等しい。
　２つのゲートパッド７８は、装置表面７０のＸ軸方向の両端部に分散して配置されている。２つのアノードパッド８０は、装置表面７０のＸ軸方向の両端部に分散して配置されている。ゲートパッド７８およびアノードパッド８０は、装置表面７０のＸ軸方向の両端部に配置されたドレインパッド７４のＹ軸方向の両側に分散して配置されている。ゲートパッド７８、アノードパッド８０、およびドレインパッド７４は、Ｘ軸方向において互いに揃った状態でＹ軸方向において互いに離隔して配列されている。ドレインパッド７４は、ゲートパッド７８とアノードパッド８０とのＹ軸方向の間に配置されている。アノードパッド８０は、Ｘ軸方向から視て、ソースパッド７６と重なる位置に配置されている。つまり、アノードパッド８０は、ソースパッド７６とＸ軸方向において隣り合う位置に配置されている。
　なお、電極パッド７２の個数および配置態様は任意に変更可能である。一例では、電極パッド７２は、ソースパッド７６とは別にカソードパッドを含んでもよい。この場合、カソードパッドは、たとえばアノードパッド８０とＸ軸方向に隣り合うように配置されていてもよい。また、電極パッド７２の形状は任意に変更可能である。
　封止樹脂５０は、電気絶縁性を有する材料によって形成されている。電気絶縁性を有する材料としては、たとえば黒色のエポキシ樹脂が用いられる。封止樹脂５０は、表面５０Ａを含む。平面視において、封止樹脂５０は、Ｘ軸方向が長手方向となり、Ｙ軸方向が短手方向となる矩形状である。
　外部電極５２は、封止樹脂５０の表面５０Ａから露出している。外部電極５２は、回路基板側の配線と電気的に接続するための電極パッドを構成している。外部電極５２は、ドレイン外部電極５４、ソース外部電極５６、ゲート外部電極５８、アノード外部電極６０、およびカソード外部電極６２を含む。
　ドレイン外部電極５４は、リードフレーム、クリップ等によって各ドレインパッド７４と電気的に接続されている。このため、ドレイン外部電極５４は、各ドレインパッド７４を介してドレイン電極３０と電気的に接続されている。ソース外部電極５６は、リードフレーム、クリップ等によって各ソースパッド７６と電気的に接続されている。このため、ソース外部電極５６は、各ソースパッド７６を介してソース電極２８と電気的に接続されている。ゲート外部電極５８は、リードフレーム、クリップ等によって各ゲートパッド７８と電気的に接続されている。このため、ゲート外部電極５８は、各ゲートパッド７８を介してゲート電極３２と電気的に接続されている。アノード外部電極６０は、リードフレーム、クリップ等によって各アノードパッド８０と電気的に接続されている。このため、アノード外部電極６０は、各アノードパッド８０を介してアノード電極４６と電気的に接続されている。カソード外部電極６２は、リードフレーム、クリップ等によって各ソースパッド７６と電気的に接続されている。このため、カソード外部電極６２は、各ソースパッド７６を介してカソード電極４８と電気的に接続されている。
　ドレイン外部電極５４およびソース外部電極５６は、Ｘ軸方向において互いに揃った状態でＹ軸方向において互いに離隔して配列されている。ドレイン外部電極５４およびソース外部電極５６の各々は、Ｘ軸方向が長手方向となり、Ｙ軸方向が短手方向となる矩形状である。ゲート外部電極５８、アノード外部電極６０、およびカソード外部電極６２は、ドレイン外部電極５４およびソース外部電極５６に対してＸ軸方向に離隔して配置されている。
　ゲート外部電極５８、アノード外部電極６０、およびカソード外部電極６２は、Ｘ軸方向において互いに揃った状態でＹ軸方向に互いに離隔して配列されている。カソード外部電極６２は、ゲート外部電極５８とアノード外部電極６０とのＹ軸方向の間に配置されている。カソード外部電極６２は、ゲート外部電極５８よりもアノード外部電極６０寄りに配置されている。図示された例においては、ゲート外部電極５８、アノード外部電極６０、およびカソード外部電極６２の各々は、正方形である。ゲート外部電極５８、アノード外部電極６０、およびカソード外部電極６２の各々の面積は、ドレイン外部電極５４およびソース外部電極５６の各々の面積よりも小さい。図示された例においては、Ｘ軸方向から視て、アノード外部電極６０およびカソード外部電極６２は、ドレイン外部電極５４と重なる位置に配置されている。図示された例においては、Ｘ軸方向から視て、ゲート外部電極５８は、ソース外部電極５６と重なる位置に配置されている。なお、外部電極５２の個数および配置態様は任意に変更可能である。また、外部電極５２の形状は任意に変更可能である。
　［窒化物半導体装置の製造方法］
　次に、図１の窒化物半導体装置１０の製造方法の一例について説明する。
　図５～図１２は、窒化物半導体装置１０の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図５～図１２では、図１および図２の構成要素と同様の構成要素には同一の符号を付している。また、図５～図１２では、アクティブ領域１０２の一部と外周領域１０４の一部とを並べて示している。
　窒化物半導体装置１０の製造方法は、窒化物半導体１３に、ドレイン電極３０、ソース電極２８、およびゲート電極３２と、ゲート電極３２とソース電極２８との間に形成されたショットキーダイオード３４および第１ＰＩＮダイオード３６と、を含むトランジスタ１１を形成することを含む。また、窒化物半導体装置１０の製造方法は、半導体基板１２上におけるトランジスタ１１とは異なる位置において、窒化物半導体１３によって構成された第２ＰＩＮダイオード４２を含む温度センサ４０を形成することを含む。本実施形態では、トランジスタ１１を形成する工程と、温度センサ４０を形成する工程とは、共通の工程を含む場合がある。
　図５に示すように、窒化物半導体装置１０の製造方法は、たとえばＳｉ基板である半導体基板１２上に、バッファ層１４、第１窒化物半導体層１６、第２窒化物半導体層１８、第３窒化物半導体層２０、および金属層８００を順次形成することを含む。
　バッファ層１４、第１窒化物半導体層１６、第２窒化物半導体層１８、および第３窒化物半導体層２０は、有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いて、エピタキシャル成長させることができる。
　詳細な図示は省略するが、一例では、バッファ層１４は多層バッファ層であり、半導体基板１２上にＡｌＮ層（第１バッファ層）が形成された後、ＡｌＮ層上にグレーテッドＡｌＧａＮ層（第２バッファ層）が形成される。グレーテッドＡｌＧａＮ層は、たとえばＡｌＮ層に近い側から順にＡｌ組成を７５％、５０％、２５％とした３つのＡｌＧａＮ層を積層することによって形成される。
　バッファ層１４上に第１窒化物半導体層１６としてＧａＮ層が形成される。つまり、半導体基板１２上にバッファ層１４を介して第１窒化物半導体層１６が形成される。続いて、第１窒化物半導体層１６上に第２窒化物半導体層１８としてＡｌＧａＮ層が形成される。したがって、第２窒化物半導体層１８は、第１窒化物半導体層１６よりも大きなバンドギャップを有する。
　続いて、第２窒化物半導体層１８上に第３窒化物半導体層２０として、アクセプタ型不純物を含むＧａＮ層が形成される。
　バッファ層１４、第１窒化物半導体層１６、第２窒化物半導体層１８、および第３窒化物半導体層２０は、格子定数の比較的近い窒化物半導体によって構成されているため、連続的にエピタキシャル成長させることができる。
　このように、窒化物半導体装置１０の製造方法は、半導体基板１２上に窒化物半導体１３を形成することを含む。より詳細には、半導体基板１２上に窒化物半導体１３を形成することは、半導体基板１２上に第１窒化物半導体層１６を形成することと、第１窒化物半導体層１６よりもバンドギャップが大きい第２窒化物半導体層１８を第１窒化物半導体層１６上に形成することと、アクセプタ型不純物を含む第３窒化物半導体層２０を第２窒化物半導体層１８上に形成することと、を含む。
　続いて、第３窒化物半導体層２０上に金属層８００が形成されている。一例では、金属層８００は、スパッタ法によって形成されたＴｉＮ層である。
　バッファ層１４、第１窒化物半導体層１６、第２窒化物半導体層１８、第３窒化物半導体層２０、および金属層８００の各々は、アクティブ領域１０２および外周領域１０４の両領域にわたり形成されている。
　図６は、図５に続く製造工程を示す概略断面図である。
　図６に示すように、窒化物半導体装置１０の製造方法は、ゲート電極３２を形成することを含む。ゲート電極３２は、金属層８００をリソグラフィおよびエッチングによって選択的に除去することによって形成される。
　一例では、金属層８００のうちゲート電極３２が形成される領域を覆う第１マスク８０２が形成される。この第１マスク８０２を利用して金属層８００が選択的に除去される。これにより、ゲート電極３２が形成される。
　図７は図６に続く製造工程を示す概略断面図であり、図８は図７に続く製造工程を示す概略断面図である。
　図７および図８に示すように、窒化物半導体装置１０の製造方法は、ゲート層２６およびセンサ層４４を形成することを含む。
　図７に示すように、第３窒化物半導体層２０をリソグラフィおよびエッチングによってパターニングして、ゲート層２６のゲートリッジ部２６Ｃが形成される。
　一例では、ゲート電極３２の上面および側面を覆う第２マスク８０４が形成される。そしてこの第２マスク８０４を利用して第３窒化物半導体層２０がドライエッチングによってパターニングされる。この結果、第２マスク８０４の下に位置する第３窒化物半導体層２０はエッチング後も残り、ゲート層２６のゲートリッジ部２６Ｃが形成される。第２マスク８０４に覆われていない第３窒化物半導体層２０は、所定の深さだけエッチングされる。このとき、第３窒化物半導体層２０は、ゲートリッジ部２６Ｃに隣接する領域では、ゲートリッジ部２６Ｃから遠ざかるほど漸減する厚さを有するが、ゲートリッジ部２６Ｃから所定の距離を超えて離れた領域においては略一定の厚さを有するようにエッチングすることができる。
　図７に示すパターニングプロセスは、上述のような所望のパターンを得るための複数のエッチングステップを含んでいてもよく、あるいは第２マスク８０４で覆われた構造の近傍においてエッチング速度が遅くなるように選択された条件による単一のエッチングステップを含んでいてもよい。また、等方性に成膜可能なＳｉＮ膜などを利用して、ゲート電極３２の上および両脇にＳｉＮ膜を形成したうえで、そのハードマスクを使って第３窒化物半導体層２０を選択的に除去することによって、図７の構造を得ることもできる。
　図８に示すように、第３窒化物半導体層２０がリソグラフィおよびエッチングによってパターニングされる。これにより、第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅと、センサ層４４とが形成される。
　一例では、ゲート電極３２、ゲートリッジ部２６Ｃと、第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅに相当する第３窒化物半導体層２０の一部と、センサ層４４に相当する第３窒化物半導体層２０の一部とを覆う第３マスク８０６が形成される。そして第３マスク８０６を利用して第３窒化物半導体層２０がドライエッチングによってパターニングされる。以上の工程によって、ゲート層２６およびセンサ層４４が形成される。
　ゲート層２６が形成されたことによって、第３窒化物半導体層２０（ゲート層２６）、第２窒化物半導体層１８、および第１窒化物半導体層１６（２ＤＥＧ２４（図１参照））の間で第１ＰＩＮダイオード３６が形成される。センサ層４４が形成されたことによって、第３窒化物半導体層２０（センサ層４４）、第２窒化物半導体層１８、および第１窒化物半導体層１６（２ＤＥＧ２４）の間で第２ＰＩＮダイオード４２が形成される。第１ＰＩＮダイオード３６はアクティブ領域１０２に形成されており、第２ＰＩＮダイオード４２は外周領域１０４に形成されている。また、ゲート層２６は、ゲート電極３２との間でショットキー接合を形成している。つまり、ゲート電極３２およびゲート層２６によってショットキーダイオード３４（図１参照）が形成されている。
　図７および図８に示す工程は、トランジスタ１１を形成する工程および温度センサ４０を形成する工程に含まれる。つまり、トランジスタ１１を形成することは、第３窒化物半導体層２０をエッチングすることによってゲート層２６を形成することを含む。温度センサ４０を形成することは、第３窒化物半導体層２０のうちゲート層２６とは異なる位置をエッチングすることによってセンサ層４４を形成することを含む。そして、図７および図８に示すように、ゲート層２６およびセンサ層４４は、共通の工程で形成される。
　また、図７および図８に示す工程は、ゲート層２６を形成することとして、ゲート電極３２が位置するゲートリッジ部２６Ｃを形成することと、ゲートリッジ部２６Ｃの幅方向（Ｘ軸方向）においてゲートリッジ部２６Ｃから延在する第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅを形成すること、を含む。そして、図７および図８に示すように、センサ層４４と、第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅとは、共通の工程で形成される。
　図９は、図８に続く製造工程を示す概略断面図であり、図１０は、図９に続く製造工程を示す概略断面図である。
　図９および図１０に示すように、窒化物半導体装置１０の製造方法は、パッシベーション層２２を形成することを含む。
　図９に示すように、第２窒化物半導体層１８、ゲート層２６、ゲート電極３２、およびセンサ層４４の露出した表面全体を覆うようにパッシベーション層８０８が形成される。一例では、パッシベーション層８０８は、減圧ＣＶＤ（Low-Pressure Chemical Vapor Deposition：ＬＰＣＶＤ）法によって形成されたＳｉＮ層である。
　図１０に示すように、パッシベーション層８０８は、リソグラフィおよびエッチングによって選択的に除去される。より詳細には、パッシベーション層８０８を覆う第４マスク８１０が形成される。この第４マスク８１０を利用してパッシベーション層８０８が選択的に除去される。その結果、パッシベーション層８０８には、ソース開口部２２Ａ、ドレイン開口部２２Ｂ、アノード開口部２２Ｃ、およびカソード開口部２２Ｄが形成される。ソース開口部２２Ａ、ドレイン開口部２２Ｂ、およびカソード開口部２２Ｄの各々は、第２窒化物半導体層１８を露出している。アノード開口部２２Ｃは、センサ層４４を露出している。以上の工程によって、パッシベーション層２２が形成される。
　図１１は、図１０に続く製造工程を示す概略断面図であり、図１２は、図１１に続く製造工程を示す概略断面図である。
　図１１および図１２に示すように、窒化物半導体装置１０の製造方法は、ソース電極２８、ドレイン電極３０、アノード電極４６、およびカソード電極４８を形成することを含む。図１１および図１２に示す工程は、トランジスタ１１を形成する工程および温度センサ４０を形成する工程に含まれる。
　図１１に示すように、ソース開口部２２Ａ、ドレイン開口部２２Ｂ、アノード開口部２２Ｃ、およびカソード開口部２２Ｄの各々に充填され、かつパッシベーション層２２の露出した表面全体を覆う金属層８１２が形成される。一例では、金属層８１２は、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、およびＡｌＣｕ層などの組み合わせによって形成される。
　図１２に示すように、金属層８１２は、リソグラフィおよびエッチングによって選択的に除去される。より詳細には、金属層８１２を覆う第５マスク８１４が形成される。この第５マスク８１４を利用して金属層８１２が選択的に除去される。その結果、ソース電極２８、ドレイン電極３０、アノード電極４６、およびカソード電極４８が形成される。ソース電極２８、ドレイン電極３０、およびカソード電極４８は、第２窒化物半導体層１８に接している。ドレイン電極３０、およびカソード電極４８は、第２窒化物半導体層１８とオーミック接触している。ソース電極２８、ドレイン電極３０、およびカソード電極４８は、２ＤＥＧ２４と電気的に接続されている。アノード電極４６は、センサ層４４に接している。アノード電極４６は、センサ層４４とオーミック接触している。このようにして、図１に示される窒化物半導体装置１０を製造することができる。
　図１１および図１２に示すように、温度センサ４０を形成することは、センサ層４４上にアノード電極４６を形成することと、ソース電極２８およびドレイン電極３０とは異なる位置において、第２窒化物半導体層１８と接するようにカソード電極４８を形成することと、を含む。トランジスタ１１を形成することは、第１窒化物半導体層１６に生じる２ＤＥＧ２４（図１参照）と電気的に接続されたソース電極２８およびドレイン電極３０を形成することを含む。また、図１１および図１２に示すとおり、ソース電極２８、ドレイン電極３０、アノード電極４６、およびカソード電極４８は、共通の工程で形成される。
　［作用］
　本実施形態の窒化物半導体装置１０の作用について説明する。
　ＧａＮＨＥＭＴであるトランジスタの温度を検出する手法として、トランジスタが形成されたチップの外部に設けられた温度センサによってトランジスタの温度を検出することが考えられる。しかし、チップ外部の温度センサでは、トランジスタの温度検出の精度向上を図ることができない。
　そこで、本実施形態では、半導体基板１２上に形成された窒化物半導体１３によってトランジスタ１１および温度センサ４０が形成され、温度センサ４０は窒化物半導体１３のうちトランジスタ１１とは異なる位置に設けられている。具体的には、トランジスタ１１はアクティブ領域１０２に設けられ、温度センサ４０は外周領域１０４に設けられている。つまり、同一のチップ内、換言すると同一の半導体基板１２上の窒化物半導体１３にトランジスタ１１および温度センサ４０の双方が形成されている。これにより、トランジスタ１１の温度検出の精度向上を図ることができる。
　加えて、ＧａＮＨＥＭＴであるトランジスタ１１は、オン抵抗が低い特性を有することが知られている。つまり、トランジスタ１１は、チップ面積を小さくすることができる。このため、アクティブ領域１０２の温度が高くなると、外周領域１０４の温度も同様に高くなる。これにより、外周領域１０４の温度を検出してもトランジスタ１１の温度を精度良く検出することができる。つまり、チップ内であってトランジスタ１１とは別の場所、換言すると同一の半導体基板１２上の窒化物半導体１３のうちトランジスタ１１が形成される場所とは異なる場所に温度センサ４０が形成されていれば、温度センサ４０によるトランジスタ１１の温度検出の精度向上を図ることができる。
　ここで、トランジスタ１１の温度を測定する手法として、たとえばゲートリーク電流を測定し、そのゲートリーク電流から温度を推定する方法があり得る。しかし、トランジスタ１１の温度の測定の精度向上の観点からゲートリーク電流を大きくしようとすると、ゲートの信頼性低下が懸念される。また、本実施形態のトランジスタ１１においては、ゲート電極３２とゲート層２６とはショットキー接合が形成されているため、ゲートリーク電流が流れにくい構造となっている。したがって、窒化物半導体装置１０では、ゲートリーク電流に基づいて、トランジスタ１１の温度を検出することは困難である。
　そこで、本実施形態の窒化物半導体装置１０では、トランジスタ１１の第１ＰＩＮダイオード３６および温度センサ４０の第２ＰＩＮダイオード４２の双方が第３窒化物半導体層２０、第２窒化物半導体層１８、および第１窒化物半導体層１６の間で構成されている。より詳細には、第１ＰＩＮダイオード３６および第２ＰＩＮダイオード４２の双方は、第３窒化物半導体層２０、第２窒化物半導体層１８、および２ＤＥＧ２４の間で構成されている。つまり、温度センサ４０に流れる電流は、トランジスタ１１のゲートリーク電流と対応し、両者を同等とみなすことができる。この温度センサ４０に流れる電流量を測定することによって、トランジスタ１１の温度を高い感度にて検出することができる。
　［効果］
　本実施形態の窒化物半導体装置１０によれば、以下の効果が得られる。
　（１－１）窒化物半導体装置１０は、半導体基板１２と、半導体基板１２上に形成された窒化物半導体１３によって構成され、かつ、ドレイン電極３０、ソース電極２８、およびゲート電極３２と、ゲート電極３２とソース電極２８との間に形成されたショットキーダイオード３４および第１ＰＩＮダイオード３６と、を含むトランジスタ１１と、半導体基板１２上におけるトランジスタ１１とは異なる位置に設けられ、窒化物半導体１３によって構成された第２ＰＩＮダイオード４２を含む温度センサ４０と、を備える。
　この構成によれば、トランジスタ１１および温度センサ４０が共通した半導体基板１２および窒化物半導体１３に形成されているため、温度センサ４０がトランジスタ１１とは別チップとして設けられる場合と比較して、温度センサ４０によるトランジスタ１１の温度検出の精度向上を図ることができる。
　（１－２）窒化物半導体１３は、半導体基板１２上に形成された第１窒化物半導体層１６と、第１窒化物半導体層１６上に形成され、第１窒化物半導体層１６よりもバンドギャップが大きい第２窒化物半導体層１８と、第２窒化物半導体層１８上に形成され、アクセプタ型不純物を含む第３窒化物半導体層２０と、を含む。第１ＰＩＮダイオード３６および第２ＰＩＮダイオード４２の双方は、第３窒化物半導体層２０、第２窒化物半導体層１８、および第１窒化物半導体層１６（２ＤＥＧ２４）の間で構成されている。
　この構成によれば、第１ＰＩＮダイオード３６および第２ＰＩＮダイオード４２が共通した構成である第３窒化物半導体層２０、第２窒化物半導体層１８、および第１窒化物半導体層１６（２ＤＥＧ２４）の間で構成されているため、温度センサ４０に流れる電流は、トランジスタ１１のゲートリーク電流と対応し、両者を同等とみなすことができる。このため、温度センサ４０の第２ＰＩＮダイオード４２を用いて、トランジスタ１１の温度検出の精度向上を図ることができる。
　加えて、第１ＰＩＮダイオード３６および第２ＰＩＮダイオード４２の双方が第３窒化物半導体層２０、第２窒化物半導体層１８、および第１窒化物半導体層１６（２ＤＥＧ２４）の間で構成されているため、第１ＰＩＮダイオード３６および第２ＰＩＮダイオード４２を共通の工程で形成することができる。つまり、第２ＰＩＮダイオード４２を形成する専用の工程を追加することなく、第２ＰＩＮダイオード４２を形成することができる。したがって、窒化物半導体装置１０の製造工程を簡素化できる。
　（１－３）トランジスタ１１は、第１窒化物半導体層１６に含まれる電子走行層と、第２窒化物半導体層１８に含まれる電子供給層と、第３窒化物半導体層２０に含まれるゲート層２６と、電子走行層に生じる二次元電子ガス（２ＤＥＧ２４）に電気的に接続されたソース電極２８およびドレイン電極３０と、を含む。ゲート電極３２は、ゲート層２６上に形成されている。
　この構成によれば、ゲート電極３２と第２窒化物半導体層１８との間にゲート層２６が介在することによって、ゲート電極３２に電流が供給されていない状態でゲート層２６直下に２ＤＥＧ２４が空乏化される。したがって、ノーマリーオフのトランジスタ１１を実現することができる。
　（１－４）ゲート層２６は、ゲート電極３２との間でショットキー接合を形成している。
　この構成によれば、ゲート電極３２とゲート層２６とがオーミック接触する場合と比較して、トランジスタ１１のゲート閾値電圧の向上を図ることができる。したがって、ゲート耐圧を高くすることができるので、ゲートの信頼性を高めることができる。
　（１－５）ゲート層２６は、ゲート電極３２が位置するゲートリッジ部２６Ｃと、ゲートリッジ部２６Ｃの幅方向においてゲートリッジ部２６Ｃから延在するゲート延在部としての第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅと、を含む。
　この構成によれば、ゲート電極３２に正のバイアスが印加されることによって、ゲート電極３２からゲート層２６にホールが注入された場合、注入されたホールは第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅに分散される。このため、ゲート層２６と第２窒化物半導体層１８との間の界面におけるホール密度が、各ゲート延在部２６Ｄ，２６Ｅが形成されていない場合と比較して低減される。したがって、ホールの蓄積に起因する第２窒化物半導体層１８のバンドベンディングが抑制されるため、第１窒化物半導体層１６からゲート層２６への電子の移動、すなわちゲートリーク電流を低減できる。
　（１－６）第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅの各々は、ゲートリッジ部２６Ｃよりも薄い厚さを有する。センサ層４４の厚さＴＳは、第１ゲート延在部２６Ｄの厚さＴＧ１および第２ゲート延在部２６Ｅの厚さＴＧ２と等しい。
　この構成によれば、各ゲート延在部２６Ｄ，２６Ｅとセンサ層４４とを共通の工程で形成することができる。このため、センサ層４４を形成する専用の工程を追加することなく、センサ層４４を形成することができる。したがって、窒化物半導体装置１０の製造工程を簡素化できる。
　（１－７）アノード電極４６は、センサ層４４とオーミック接触している。
　この構成によれば、アノード電極４６からセンサ層４４に電流が流れやすくなる。このため、窒化物半導体１３の温度変化に対する電流の変化量が大きくなることによって、温度センサ４０による窒化物半導体１３の温度検出の精度向上を図ることができる。したがって、温度センサ４０によるトランジスタ１１の温度検出の精度向上を図ることができる。
　（１－８）アノード電極４６およびカソード電極４８は、ソース電極２８およびドレイン電極３０と同じ材料によって形成されている。
　この構成によれば、アノード電極４６、カソード電極４８、ソース電極２８、およびドレイン電極３０を共通の工程によって形成することができる。したがって、窒化物半導体装置１０の製造工程を簡素化できる。
　（１－９）窒化物半導体１３は、トランジスタ１１が形成されたアクティブ領域１０２と、アクティブ領域１０２を囲む外周領域１０４と、を含む。第２ＰＩＮダイオード４２は、外周領域１０４に形成されている。
　この構成によれば、アクティブ領域１０２に温度センサ４０が設けられる構成と比較して、アクティブ領域１０２におけるトランジスタ１１が形成される領域の低減を抑制できる。
　＜第２実施形態＞
　［窒化物半導体装置の断面構造］
　図１３は、第２実施形態に係る例示的な窒化物半導体装置１０の一部の概略断面図である。第２実施形態の窒化物半導体装置１０は、第１実施形態の窒化物半導体装置１０と比較して、温度センサ２００の構成が主に異なる。以下では、温度センサ２００の構成について詳細に説明し、第１実施形態と共通の構成要素には同一符号を付し、その説明を省略する。
　図１３に示すように、本実施形態の窒化物半導体装置１０は、第１実施形態の温度センサ４０（図２参照）に代えて、温度センサ２００を備える。温度センサ２００は、第２ＰＩＮダイオード２０２を含む。
　第２ＰＩＮダイオード２０２は、第１実施形態の第２ＰＩＮダイオード４２（図２参照）と同様に、第３窒化物半導体層２０、第２窒化物半導体層１８、および第１窒化物半導体層１６の間で構成されている。より詳細には、第２ＰＩＮダイオード２０２は、第３窒化物半導体層２０、第２窒化物半導体層１８、および２ＤＥＧ２４の間で構成されている。このように、第３窒化物半導体層２０は、第２ＰＩＮダイオード２０２を構成するセンサ層２０４を含む。センサ層２０４は、ゲート層２６とは別に設けられている一方、ゲート層２６と同様にアクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）である。一例では、センサ層２０４の不純物濃度は、ゲート層２６の不純物濃度と等しい。センサ層２０４は、ゲート層２６から離隔している。第２ＰＩＮダイオード２０２は、センサ層２０４、第２窒化物半導体層１８、および第１窒化物半導体層１６の間で構成されている。より詳細には、第２ＰＩＮダイオード２０２は、センサ層２０４、第２窒化物半導体層１８、および２ＤＥＧ２４の間で構成されている。第２ＰＩＮダイオード２０２においては、センサ層２０４がｐ型半導体であり、２ＤＥＧ２４がｎ型半導体であり、第２窒化物半導体層１８が真性半導体（Ｉ型半導体）である。
　センサ層２０４は、第２窒化物半導体層１８に接している底面２０４Ａと、底面２０４Ａとは反対側の上面２０４Ｂと、を含む。センサ層２０４は、図１３におけるＸＺ平面において、矩形状、台形状、またはリッジ状の断面を有することができる。
　本実施形態では、センサ層２０４は、台形状の断面を有するセンサリッジ部２０４Ｃと、平面視でセンサリッジ部２０４Ｃの外側に延びる２つのセンサ延在部（第１センサ延在部２０４Ｄおよび第２センサ延在部２０４Ｅ）とを含む。また、以下の説明において、センサリッジ部２０４Ｃに対して左側のカソード開口部２２Ｄを「カソード開口部２２ＤＡ」とし、センサリッジ部２０４Ｃに対して右側のカソード開口部２２Ｄを「カソード開口部２２ＤＢ」とする。
　第１センサ延在部２０４Ｄは、平面視でセンサリッジ部２０４Ｃからカソード開口部２２ＤＡに向けて延びている。第１センサ延在部２０４Ｄは、カソード開口部２２ＤＡから離隔されている。
　第２センサ延在部２０４Ｅは、平面視でセンサリッジ部２０４Ｃからカソード開口部２２ＤＢに向けて延びている。第２センサ延在部２０４Ｅは、カソード開口部２２ＤＢから離隔されている。
　センサリッジ部２０４Ｃは、第１センサ延在部２０４Ｄと第２センサ延在部２０４Ｅとの間にあり、第１センサ延在部２０４Ｄおよび第２センサ延在部２０４Ｅと一体に形成されている。第１センサ延在部２０４Ｄおよび第２センサ延在部２０４Ｅは、センサリッジ部２０４Ｃの幅方向（図１３ではＸ軸方向）においてセンサリッジ部２０４Ｃを挟み込むように形成されている。センサリッジ部２０４Ｃは、上面２０４Ｂを含む。つまり、センサ層２０４の上面２０４Ｂは、センサリッジ部２０４Ｃに形成された上面を指す。
　第１センサ延在部２０４Ｄおよび第２センサ延在部２０４Ｅの存在によって、センサ層２０４の底面２０４Ａは、上面２０４Ｂよりも大きな面積を有する。本実施形態では、第１センサ延在部２０４ＤのＸ軸方向の長さは、第２センサ延在部２０４ＥのＸ軸方向の長さと等しい。ここで、第１センサ延在部２０４ＤのＸ軸方向の長さと第２センサ延在部２０４ＥのＸ軸方向の長さとの差がたとえば第１センサ延在部２０４ＤのＸ軸方向の長さの１０％以内であれば、第１センサ延在部２０４ＤのＸ軸方向の長さが第２センサ延在部２０４ＥのＸ軸方向の長さと等しいといえる。
　センサリッジ部２０４Ｃは、センサ層２０４の比較的厚い部分に相当し、たとえば８０ｎｍ以上１５０ｎｍ以下の厚さを有する。一例では、センサ層２０４（センサリッジ部２０４Ｃ）は、１１０ｎｍよりも大きい厚さを有する。
　一例では、センサリッジ部２０４Ｃの厚さＴＳＣは、ゲート層２６のゲートリッジ部２６Ｃの厚さＴＧＣ（図１参照）と等しい。ここで、センサリッジ部２０４Ｃの厚さＴＳＣとゲートリッジ部２６Ｃの厚さＴＧＣとの差がたとえばセンサリッジ部２０４Ｃの厚さＴＳＣの２０％以内であれば、センサリッジ部２０４Ｃの厚さＴＳＣがゲートリッジ部２６Ｃの厚さＴＧＣと等しいといえる。
　第１センサ延在部２０４Ｄおよび第２センサ延在部２０４Ｅの各々は、センサリッジ部２０４Ｃの厚さＴＳＣよりも小さい厚さを有する。一例では、第１センサ延在部２０４Ｄおよび第２センサ延在部２０４Ｅの各々は、センサリッジ部２０４Ｃの厚さの１／２以下の厚さを有する。
　本実施形態では、各センサ延在部２０４Ｄ，２０４Ｅは、略一定の厚さを有する平坦な部分である。代替的に、各センサ延在部２０４Ｄ，２０４Ｅは、センサリッジ部２０４Ｃに隣接する領域で、センサリッジ部２０４Ｃから遠ざかるほど漸減する厚さを有するテーパ部を含んでもよい。各センサ延在部２０４Ｄ，２０４Ｅは、センサリッジ部２０４Ｃから所定の距離を越えて離れた領域においては略一定の厚さを有する平坦部を含んでもよい。一例では、平坦部は、５ｎｍ以上２５ｎｍ以下の厚さを有する。
　一例では、各センサ延在部２０４Ｄ，２０４Ｅの厚さＴＳ１，ＴＳ２は、ゲート層２６の各ゲート延在部２６Ｄ，２６Ｅの厚さＴＧ１，ＴＧ２（ともに図１参照）と等しい。ここで、各センサ延在部２０４Ｄ，２０４Ｅの厚さＴＳ１，ＴＳ２と各ゲート延在部２６Ｄ，２６Ｅの厚さＴＧ１，ＴＧ２との差がたとえば各センサ延在部２０４Ｄ，２０４Ｅの厚さＴＳ１，ＴＳ２の２０％以内であれば、各センサ延在部２０４Ｄ，２０４Ｅの厚さＴＳ１，ＴＳ２が各ゲート延在部２６Ｄ，２６Ｅの厚さＴＧ１，ＴＧ２と等しいといえる。第１センサ延在部２０４Ｄの厚さＴＳ１は、第１センサ延在部２０４Ｄのうち上面が平坦面となる部分の厚さを指す。第２センサ延在部２０４Ｅの厚さＴＳ２は、第２センサ延在部２０４Ｅのうち上面が平坦面となる部分の厚さを指す。
　センサ層２０４の幅ＷＳは、ゲート層２６の幅ＷＧ（図１参照）と等しい。ここで、センサ層２０４の幅ＷＳは、図１３では第１センサ延在部２０４Ｄの先端面と第２センサ延在部２０４Ｅの先端面とのＸ軸方向の間の距離によって定義できる。また、センサ層２０４の幅ＷＳとゲート層２６の幅ＷＧとの差がたとえばセンサ層２０４の幅ＷＳの１０％以内であれば、センサ層２０４の幅ＷＳがゲート層２６の幅ＷＧと等しいといえる。
　外周領域１０４において、センサ層２０４および第２窒化物半導体層１８の双方は、パッシベーション層２２によって覆われている。図１３に示される例においては、パッシベーション層２２のうち各センサ延在部２０４Ｄ，２０４Ｅを覆う部分の厚さは、図１におけるアクティブ領域１０２におけるパッシベーション層２２の厚さよりも厚い。パッシベーション層２２は、第１実施形態と同様に、アノード開口部２２Ｃおよびカソード開口部２２Ｄを有する。アノード開口部２２Ｃは、センサリッジ部２０４Ｃの上面２０４Ｂの一部を露出している。つまり、アノード開口部２２Ｃは、平面視でセンサリッジ部２０４Ｃと重なる位置に形成されている。カソード開口部２２Ｄは、第２窒化物半導体層１８の一部を露出している。
　第２ＰＩＮダイオード２０２は、アノード電極２０６およびカソード電極２０８を含む。アノード電極２０６およびカソード電極２０８を構成する材料は、ソース電極２８およびドレイン電極３０（ともに図１参照）を構成する材料と同じである。
　アノード電極２０６は、アノード開口部２２Ｃを通じてセンサリッジ部２０４Ｃの上面２０４Ｂに接している。一例では、アノード電極２０６は、センサリッジ部２０４Ｃとオーミック接触している。アノード電極２０６は、アノードコンタクト部２０６Ａと、アノードコンタクト部２０６Ａに連続するアノードプレート部２０６Ｂと、を含む。アノードコンタクト部２０６Ａは、アノード開口部２２Ｃに充填された部分に相当する。アノードプレート部２０６Ｂは、アノードコンタクト部２０６Ａと一体に形成されている。アノードプレート部２０６Ｂは、パッシベーション層２２を覆っている。アノードプレート部２０６Ｂは、パッシベーション層２２のうちアノード開口部２２Ｃの周縁に形成された部分を含む。アノードプレート部２０６Ｂの幅ＷＡは、センサリッジ部２０４Ｃの上面２０４Ｂの幅ＷＳＣよりも大きい。一方、アノードプレート部２０６Ｂの幅ＷＡは、センサ層２０４の幅ＷＳよりも小さい。
　カソード電極２０８は、カソード開口部２２Ｄを通じて第２窒化物半導体層１８に接している。一例では、カソード電極２０８は、第２窒化物半導体層１８とオーミック接触している。カソード電極２０８は、カソードコンタクト部２０８Ａと、カソードコンタクト部２０８Ａに連続するカソードプレート部２０８Ｂと、を含む。カソードコンタクト部２０８Ａは、カソード開口部２２Ｄに充填された部分に相当する。カソードプレート部２０８Ｂは、パッシベーション層２２を覆っている。カソードプレート部２０８Ｂは、パッシベーション層２２のうちカソード開口部２２Ｄの周縁に形成された部分を含む。カソードプレート部２０８Ｂは、アノードプレート部２０６Ｂから離隔している。つまり、アノード電極２０６およびカソード電極２０８は、互いに離隔して配置されている。
　第２ＰＩＮダイオード２０２は、センサリッジ部２０４Ｃの上面２０４Ｂに形成された金属部材２１０を含む。金属部材２１０は、アノードコンタクト部２０６Ａを囲むように形成されている。金属部材２１０は、アノードコンタクト部２０６Ａに接している。金属部材２１０は、パッシベーション層２２によって覆われている。金属部材２１０は、たとえばＴｉＮを含む材料によって形成されている。金属部材２１０は、ゲート電極３２（図１参照）と同じ材料によって形成されていてもよい。
　図示していないが、平面視における第２ＰＩＮダイオード２０２の形状は、第１実施形態の第２ＰＩＮダイオード４２の形状（図２参照）と同様である。アノード電極２０６およびカソード電極２０８の配置態様についても第１実施形態と同様である。
　［窒化物半導体装置の製造方法］
　次に、図１３の窒化物半導体装置１０の製造方法の一例について説明する。
　図１４～図２１は、窒化物半導体装置１０の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図１４～図２１では、図１３の構成要素と同様な構成要素には同一の符号を付している。また、図１４～図２１では、アクティブ領域１０２の一部と外周領域１０４の一部とを並べて示している。
　図１４に示すように、窒化物半導体装置１０の製造方法は、たとえばＳｉ基板である半導体基板１２上に、バッファ層１４、第１窒化物半導体層１６、第２窒化物半導体層１８、第３窒化物半導体層２０、および金属層８００を順次形成することを含む。バッファ層１４、第１窒化物半導体層１６、第２窒化物半導体層１８、第３窒化物半導体層２０、および金属層８００の形成方法は、第１実施形態と同様である。
　図１５は、図１４に続く製造工程を示す概略断面図である。
　図１５に示すように、窒化物半導体装置１０の製造方法は、ゲート電極３２およびセンサ金属層８２０を形成することを含む。ゲート電極３２およびセンサ金属層８２０の双方は、金属層８００をリソグラフィおよびエッチングによって選択的に除去することによって形成される。より詳細には、ゲート電極３２が形成される領域およびセンサ層２０４のセンサリッジ部２０４Ｃ（ともに図１３参照）が形成される領域の双方を覆う第１マスク８２２が形成される。この第１マスク８２２を用いて金属層８００が選択的に除去される。
　図１６は図１５に続く製造工程を示す概略断面図であり、図１７は図１６に続く製造工程を示す概略断面図である。
　図１６および図１７に示すように、窒化物半導体装置１０の製造方法は、ゲート層２６およびセンサ層２０４を形成することを含む。
　図１６に示すように、第３窒化物半導体層２０をリソグラフィおよびエッチングによってパターニングして、ゲート層２６のゲートリッジ部２６Ｃおよびセンサ層２０４のセンサリッジ部２０４Ｃの各々が形成される。
　一例では、ゲート電極３２の上面および側面と、センサ金属層８２０の上面および側面とを覆う第２マスク８２４が形成される。そしてこの第２マスク８２４を利用して第３窒化物半導体層２０がドライエッチングによってパターニングされる。この結果、第２マスク８２４の下に位置する第３窒化物半導体層２０はエッチング後も残り、ゲート層２６のゲートリッジ部２６Ｃおよびセンサ層２０４のセンサリッジ部２０４Ｃがそれぞれ形成される。第２マスク８２４に覆われていない第３窒化物半導体層２０は、所定の深さだけエッチングされる。このとき、第３窒化物半導体層２０は、アクティブ領域１０２においてゲートリッジ部２６Ｃに隣接する領域では、ゲートリッジ部２６Ｃから遠ざかるほど漸減する厚さを有するが、ゲートリッジ部２６Ｃから所定の距離を超えて離れた領域においては略一定の厚さを有するようにエッチングすることができる。また、第３窒化物半導体層２０は、外周領域１０４においてセンサリッジ部２０４Ｃに隣接する領域では、センサリッジ部２０４Ｃから遠ざかるほど漸減する厚さを有するが、センサリッジ部２０４Ｃから所定の距離を超えて離れた領域においては略一定の厚さを有するようにエッチングすることができる。
　図１６に示すパターニングプロセスは、上述のような所望のパターンを得るための複数のエッチングステップを含んでいてもよく、あるいは第２マスク８２４で覆われた構造の近傍においてエッチング速度が遅くなるように選択された条件による単一のエッチングステップを含んでいてもよい。また、等方性に成膜可能なＳｉＮ膜などを利用して、ゲート電極３２の上および両脇と、センサ金属層８２０の上および両脇とにＳｉＮ膜を形成したうえで、そのハードマスクを使って第３窒化物半導体層２０を選択的に除去することによって、図１６の構造を得ることもできる。
　図１７に示すように、第３窒化物半導体層２０がリソグラフィおよびエッチングによってパターニングされる。これにより、第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅと、第１センサ延在部２０４Ｄおよび第２センサ延在部２０４Ｅとが形成される。
　一例では、ゲート電極３２、ゲートリッジ部２６Ｃと、第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅに相当する第３窒化物半導体層２０の一部と、センサリッジ部２０４Ｃと、第１センサ延在部２０４Ｄおよび第２センサ延在部２０４Ｅに相当する第３窒化物半導体層２０の一部を覆う第３マスク８２６が形成される。そして第３マスク８２６を利用して第３窒化物半導体層２０がドライエッチングによってパターニングされる。以上の工程によって、ゲート層２６およびセンサ層２０４が形成される。
　図１６および図１７に示すように、センサ層２０４を形成することは、センサリッジ部２０４Ｃを形成することと、センサリッジ部２０４Ｃの幅方向（Ｘ軸方向）においてセンサリッジ部２０４Ｃから延在する第１センサ延在部２０４Ｄおよび第２センサ延在部２０４Ｅを形成することと、を含む。図１６に示すとおり、センサリッジ部２０４Ｃおよびゲートリッジ部２６Ｃは、共通の工程で形成されている。図１７に示すとおり、第１センサ延在部２０４Ｄおよび第２センサ延在部２０４Ｅと、第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅとは、共通の工程で形成されている。
　図１８は、図１７に続く製造工程を示す概略断面図であり、図１９は、図１８に続く製造工程を示す概略断面図である。
　図１８および図１９に示すように、窒化物半導体装置１０の製造方法は、パッシベーション層２２を形成することを含む。パッシベーション層２２の形成方法は、第１実施形態と同様である。図１８の工程において、パッシベーション層８０８が形成される。図１９の工程において、ソース開口部２２Ａ、ドレイン開口部２２Ｂ、アノード開口部２２Ｃ、およびカソード開口部２２Ｄが形成される。これにより、パッシベーション層２２が形成される。本実施形態では、図１９の工程において、アノード開口部２２Ｃが形成される際、パッシベーション層８０８とセンサ金属層８２０が除去される。その結果、センサ金属層８２０の一部が残る。残ったセンサ金属層８２０が金属部材２１０を構成している。つまり、金属部材２１０は、アノード開口部２２Ｃによって露出している。
　図２０は、図１９に続く製造工程を示す概略断面図であり、図２１は、図２０に続く製造工程を示す概略断面図である。
　図２０および図２１に示すように、窒化物半導体装置１０の製造方法は、ソース電極２８、ドレイン電極３０、アノード電極２０６、およびカソード電極２０８を形成することを含む。ソース電極２８、ドレイン電極３０、アノード電極２０６、およびカソード電極２０８の形成方法は、第１実施形態と同様である。このようにして、図１３に示される窒化物半導体装置１０を製造することができる。
　（効果）
　本実施形態によれば、第１実施形態の（１－１）～（１－５）に加え、以下の効果が得られる。
　（２－１）センサ層２０４は、アノード電極２０６が位置するセンサリッジ部２０４Ｃと、センサリッジ部２０４Ｃの幅方向としてのＸ軸方向においてセンサリッジ部２０４Ｃから延在する第１センサ延在部２０４Ｄおよび第２センサ延在部２０４Ｅと、を含む。センサリッジ部２０４Ｃの厚さＴＳＣは、ゲートリッジ部２６Ｃの厚さＴＧＣと等しい。
　この構成によれば、センサリッジ部２０４Ｃおよびゲートリッジ部２６Ｃを共通の工程によって形成することができる。したがって、窒化物半導体装置１０の製造工程を簡素化できる。
　（２－２）第１センサ延在部２０４Ｄの厚さＴＳ１および第２センサ延在部２０４Ｅの厚さＴＳ２は、第１ゲート延在部２６Ｄの厚さＴＧ１および第２ゲート延在部２６Ｅの厚さＴＧ２と等しい。
　この構成によれば、第１センサ延在部２０４Ｄおよび第２センサ延在部２０４Ｅと第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅとを共通の工程によって形成することができる。したがって、窒化物半導体装置１０の製造工程を簡素化できる。
　（２－３）アノード電極２０６は、センサ層２０４とオーミック接触している。
　この構成によれば、アノード電極２０６からセンサ層２０４に電流が流れやすくなる。このため、窒化物半導体１３の温度変化に対する電流の変化量が大きくなることによって、温度センサ２００による窒化物半導体１３の温度検出の精度向上を図ることができる。したがって、温度センサ２００によるトランジスタ１１の温度検出の精度向上を図ることができる。
　（２－４）アノード電極２０６およびカソード電極２０８は、ソース電極２８およびドレイン電極３０と同じ材料によって形成されている。
　この構成によれば、アノード電極２０６、カソード電極２０８、ソース電極２８、およびドレイン電極３０を共通の工程によって形成することができる。したがって、窒化物半導体装置１０の製造工程を簡素化できる。
　（２－５）窒化物半導体１３は、トランジスタ１１が形成されたアクティブ領域１０２と、アクティブ領域１０２を囲む外周領域１０４と、を含む。第２ＰＩＮダイオード２０２は、外周領域１０４に形成されている。
　この構成によれば、アクティブ領域１０２に温度センサ２００が設けられる構成と比較して、アクティブ領域１０２におけるトランジスタ１１が形成される領域の減少を抑制できる。
　＜変更例＞
　上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・上記各実施形態において、温度センサ４０（２００）は、外周領域１０４のうちＹ軸方向においてアクティブ領域１０２と並んだ位置に配置されたが、これに限られない。温度センサ４０（２００）は、外周領域１０４のうちＸ軸方向においてアクティブ領域１０２と並んだ位置に配置されていてもよい。
　・上記各実施形態において、センサ層４４（２０４）のＸ軸方向の位置は任意に変更可能である。一例では、Ｘ軸方向において、センサ層４４（２０４）は、ゲート層２６に対してずれた位置に配置されていてもよい。
　・上記各実施形態において、平面視における第２ＰＩＮダイオード４２（２０２）の形状は任意に変更可能である。一例では、図２２に示すように、平面視における第２ＰＩＮダイオード４２のセンサ層４４およびアノード電極４６（図２参照）の形状は、ゲート層２６およびゲート電極３２（図１参照）の形状と同じであってもよい。
　センサ層４４は、Ｘ軸方向において互いに離隔された一対のメインセンサ部４４Ａと、一対のメインセンサ部４４ＡのＹ軸方向の両端部を連結する端部連結部４４ＢＡと、一対のメインセンサ部４４ＡのＹ軸方向の中央部を連結する中間連結部４４ＢＢと、を含む。図示された例においては、一対のメインセンサ部４４Ａと、端部連結部４４ＢＡと、中間連結部４４ＢＢとは一体に形成されている。端部連結部４４ＢＡは、第１実施形態のセンサ層４４の端部連結部４４Ｂ（図３参照）と同じ構成である。
　センサ層４４のメインセンサ部４４ＡのＹ軸方向の長さは、ゲート層２６のメインゲート部２６ＦのＹ軸方向の長さと同じであるため、第１実施形態のメインセンサ部４４ＡのＹ軸方向の長さよりも長い。ここで、平面視において、センサ層４４によって囲まれた領域内に配置されたカソード電極４８を「カソード電極４８Ｐ」とし、センサ層４４よりも外側に配置されたカソード電極４８を「カソード電極４８Ｑ」とする。カソード電極４８Ｐが設けられたカソード開口部２２Ｄを「カソード開口部２２ＤＡ」とし、カソード電極４８Ｑが設けられたカソード開口部２２Ｄを「カソード開口部２２ＤＢ」とする。
　メインセンサ部４４Ａは、カソード電極４８Ｑよりもカソード電極４８Ｐ寄りに配置されている。このため、アノード電極４６は、カソード電極４８Ｑよりもカソード電極４８Ｐ寄りに配置されている。
　図２３に示す例においては、センサ層４４は、センサリッジ部４４Ｃと、平面視でセンサリッジ部４４Ｃの外側に延びる２つのセンサ延在部（第１センサ延在部４４Ｄおよび第２センサ延在部４４Ｅ）と、を含む。
　第１センサ延在部４４Ｄは、平面視でセンサリッジ部４４Ｃからカソード開口部２２ＤＡに向けて延びている。第１センサ延在部４４Ｄは、カソード開口部２２ＤＡから離隔されている。
　第２センサ延在部４４Ｅは、平面視でセンサリッジ部４４Ｃからカソード開口部２２ＤＢに向けて延びている。第２センサ延在部４４Ｅは、カソード開口部２２ＤＢから離隔されている。
　センサリッジ部４４Ｃは、第１センサ延在部４４Ｄと第２センサ延在部４４Ｅとの間にあり、第１センサ延在部４４Ｄおよび第２センサ延在部４４Ｅと一体に形成されている。第１センサ延在部４４Ｄおよび第２センサ延在部４４Ｅは、センサリッジ部４４Ｃの幅方向（Ｘ軸方向）においてセンサリッジ部４４Ｃを挟み込むように形成されている。
　第１センサ延在部４４Ｄおよび第２センサ延在部４４Ｅの存在によって、センサ層４４の底面は、センサ層４４の上面よりも大きな面積を有する。
　図示された例においては、第２センサ延在部４４Ｅの長さは、第１センサ延在部４４Ｄの長さよりも長い。ここで、第２センサ延在部４４Ｅの長さは、センサリッジ部４４Ｃにおける第２センサ延在部４４Ｅ寄りの側面から第２センサ延在部４４Ｅの先端面までの長さによって定義できる。第１センサ延在部４４Ｄの長さは、センサリッジ部４４Ｃにおける第１センサ延在部４４Ｄ寄りの側面から第１センサ延在部４４Ｄの先端面までの長さによって定義できる。
　センサリッジ部４４Ｃは、センサ層４４の比較的厚い部分に相当し、たとえば８０ｎｍ以上１５０ｎｍ以下の厚さを有する。一例では、センサ層４４（センサリッジ部４４Ｃ）は、１１０ｎｍよりも大きい厚さを有する。センサ層４４のセンサリッジ部４４Ｃの厚さＴＳＣは、ゲート層２６のゲートリッジ部２６Ｃの厚さＴＧＣ（図１参照）と等しい。ここで、センサ層４４のセンサリッジ部４４Ｃの厚さＴＳＣとゲート層２６のゲートリッジ部２６Ｃの厚さＴＧＣとの差がたとえばセンサ層４４のセンサリッジ部４４Ｃの厚さＴＳＣの２０％以内であれば、センサ層４４のセンサリッジ部４４Ｃの厚さＴＳＣがゲート層２６のゲートリッジ部２６Ｃの厚さＴＧＣと等しいといえる。
　第１センサ延在部４４Ｄおよび第２センサ延在部４４Ｅの各々は、センサリッジ部４４Ｃの厚さよりも小さい厚さを有する。一例では、第１センサ延在部４４Ｄおよび第２センサ延在部４４Ｅの各々は、センサリッジ部４４Ｃの厚さの１／２以下の厚さを有する。
　図示された例においては、各センサ延在部４４Ｄ，４４Ｅは、略一定の厚さを有する平坦な部分である。代替的に、各センサ延在部４４Ｄ，４４Ｅは、センサリッジ部４４Ｃに隣接する領域で、センサリッジ部４４Ｃから遠ざかるほど漸減する厚さを有するテーパ部を含んでもよい。各センサ延在部４４Ｄ，４４Ｅは、センサリッジ部４４Ｃから所定の距離を越えて離れた領域においては略一定の厚さを有する平坦部を含んでもよい。一例では、平坦部は、５ｎｍ以上２５ｎｍ以下の厚さを有する。図示された例においては、第１センサ延在部４４Ｄの厚さＴＳ１は、第１ゲート延在部２６Ｄの厚さＴＧ１（図１参照）と等しい。第２センサ延在部４４Ｅの厚さＴＳ２は、第２ゲート延在部２６Ｅの厚さＴＧ２（図１参照）と等しい。ここで、第１センサ延在部４４Ｄの厚さＴＳ１と第１ゲート延在部２６Ｄの厚さＴＧ１との差がたとえば第１センサ延在部４４Ｄの厚さＴＳ１の２０％以内であれば、第１センサ延在部４４Ｄの厚さＴＳ１が第１ゲート延在部２６Ｄの厚さＴＧ１と等しいといえる。また、第２センサ延在部４４Ｅの厚さＴＳ２と第２ゲート延在部２６Ｅの厚さＴＧ２との差がたとえば第２センサ延在部４４Ｅの厚さＴＳ２の２０％以内であれば、第２センサ延在部４４Ｅの厚さＴＳ２が第２ゲート延在部２６Ｅの厚さＴＧ２と等しいといえる。
　図２２および図２３に示す構成によれば、センサ層４４の構成とゲート層２６の構成とが同じであるため、第２ＰＩＮダイオード４２の温度に対する電流の変化傾向が第１ＰＩＮダイオード３６の温度に対する電流の変化傾向に近いものとなる。このため、温度センサ４０の第２ＰＩＮダイオード４２を用いて、トランジスタ１１の温度を高精度に検出することができる。
　加えて、第２ＰＩＮダイオード４２を形成するための専用のセンサ層４４の形状を形成する必要がない。つまり、ゲート層２６およびセンサ層４４は、共通の形状によって形成できる。したがって、第２ＰＩＮダイオード４２およびトランジスタ１１を容易に形成することができる。
　・図２２において、アノード開口部２２ＣがＹ軸方向において互いに離隔して２つ配置されているが、これに限られない。たとえば、図２２の２つのアノード開口部２２ＣをＹ軸方向に連通して１つのアノード開口部２２Ｃとして構成されていてもよい。また、アノード開口部２２Ｃは、Ｙ軸方向において互いに離隔して３つ以上配置されていてもよい。
　・図２２において、カソード電極４８ＱがＹ軸方向において互いに離隔して２つ配置されているが、これに限られない。たとえば、図２２の２つのカソード電極４８ＱをＹ軸方向に接続して１つのカソード電極４８Ｑとして構成されていてもよい。なお、図示されていないが、カソード電極４８Ｐについても同様に変更してもよい。
　・第２ＰＩＮダイオード４２（２０２）の別の例では、平面視において、センサ層４４はリング状に代えて、Ｙ軸方向に延びる直線状であってもよい。つまり、センサ層４４から端部連結部４４Ｂを省略してもよい。この場合、センサ層４４は、たとえば２つのメインセンサ部４４Ａによって構成されている。
　・上記各実施形態において、センサ層４４（２０４）の個数は任意に変更可能である。一例では、複数のセンサ層４４（２０４）がＸ軸方向において互いに離隔して配列されていてもよい。
　・第１実施形態において、センサ層４４の厚さＴＳは任意に変更可能である。一例では、センサ層４４の厚さＴＳは、第１ゲート延在部２６Ｄの厚さＴＧ１よりも厚くてもよい。センサ層４４の厚さＴＳは、第２ゲート延在部２６Ｅの厚さＴＧ２よりも厚くてもよい。この場合、センサ層４４の厚さＴＳは、ゲートリッジ部２６Ｃの厚さ（ゲート層２６の厚さＴＧ）よりも薄くてもよい。また別の例では、センサ層４４の厚さＴＳは、ゲートリッジ部２６Ｃの厚さ（ゲート層２６の厚さＴＧ）と等しくてもよい。
　・第１実施形態において、センサ層４４の幅ＷＳは任意に変更可能である。一例では、センサ層４４の幅ＷＳは、ゲート層２６の幅ＷＧよりも短くてもよいし、あるいはゲート層２６の幅ＷＧよりも長くてもよい。
　・第２実施形態において、センサ層２０４のセンサリッジ部２０４Ｃの厚さＴＳＣは任意に変更可能である。一例では、センサリッジ部２０４Ｃの厚さＴＳＣは、ゲート層２６のゲートリッジ部２６Ｃの厚さ（ゲート層２６の厚さＴＧ）よりも薄くてもよい。
　・第２実施形態において、センサ層２０４の第１センサ延在部２０４Ｄの厚さＴＳ１および第２センサ延在部２０４Ｅの厚さＴＳ２の各々は任意に変更可能である。一例では、第１センサ延在部２０４Ｄの厚さＴＳ１は、ゲート層２６の第１ゲート延在部２６Ｄの厚さＴＧ１よりも厚くてもよいし、あるいは第１ゲート延在部２６Ｄの厚さＴＧ１よりも薄くてもよい。また、第１センサ延在部２０４Ｄの厚さＴＳ１は、第２ゲート延在部２６Ｅの厚さＴＧ２よりも厚くてもよいし、あるいは第２ゲート延在部２６Ｅの厚さＴＧ２よりも薄くてもよい。
　また一例では、第２センサ延在部２０４Ｅの厚さＴＳ２は、第１ゲート延在部２６Ｄの厚さＴＧ１よりも厚くてもよいし、あるいは第１ゲート延在部２６Ｄの厚さＴＧ１よりも薄くてもよい。また、第２センサ延在部２０４Ｅの厚さＴＳ２は、第２ゲート延在部２６Ｅの厚さＴＧ２よりも厚くてもよいし、あるいは第２ゲート延在部２６Ｅの厚さＴＧ２よりも薄くてもよい。
　・第２実施形態において、センサ層２０４の構成は任意に変更可能である。一例では、第１センサ延在部２０４Ｄおよび第２センサ延在部２０４Ｅの一方を省略してもよい。
　・上記各実施形態において、平面視におけるアノード電極４６（２０６）の形状は任意に変更可能である。一例では、アノード電極４６は、センサ層４４のメインセンサ部４４Ａに対応する領域に形成された、Ｙ軸方向に延びる直線状であってもよい。つまり、アノード電極４６は、センサ層４４の端部連結部４４Ｂに形成されていなくてもよい。
　・上記各実施形態において、アノード電極４６（２０６）およびカソード電極４８（２０８）は、ソース電極２８およびドレイン電極３０とは異なる材料によって形成されていてもよい。
　・上記各実施形態において、ゲート層２６の構成は任意に変更可能である。一例では、ゲート層２６から第１ゲート延在部２６Ｄおよび第２ゲート延在部２６Ｅの少なくとも一方を省略してもよい。
　・上記各実施形態において、センサ層４４（２０４）の不純物濃度は、ゲート層２６の不純物濃度と異なっていてもよい。温度センサ４０（２００）の電気的特性と温度との相関関係のマップ（テーブル）が予め設定されていればよい。
　・上記各実施形態において、窒化物半導体１３からバッファ層１４を省略してもよい。
　本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」との意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。たとえば、第２窒化物半導体層１８が第１窒化物半導体層１６上に形成される上記各実施形態は、２ＤＥＧ２４を安定して形成するために第２窒化物半導体層１８と第１窒化物半導体層１６との間に中間層が位置する構造も含む。
　本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（たとえば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。たとえば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　＜付記＞
　上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各符号に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　［付記Ａ１］
　半導体基板（１２）と、
　前記半導体基板（１２）上に形成された窒化物半導体（１３）によって構成され、かつ、ドレイン電極（３０）、ソース電極（２８）、およびゲート電極（３２）と、前記ゲート電極（３２）と前記ソース電極（２８）との間に形成されたショットキーダイオード（３４）および第１ＰＩＮダイオード（３６）と、を含むトランジスタ（１１）と、
　前記半導体基板（１２）上における前記トランジスタ（１１）とは異なる位置に設けられ、前記窒化物半導体（１３）によって構成された第２ＰＩＮダイオード（４２）を含む温度センサ（４０）と、を備える、窒化物半導体装置（１０）。
　［付記Ａ２］
　前記窒化物半導体（１３）は、
　前記半導体基板（１２）上に形成された第１窒化物半導体層（１６）と、
　前記第１窒化物半導体層（１６）上に形成され、前記第１窒化物半導体層（１６）よりもバンドギャップが大きい第２窒化物半導体層（１８）と、
　前記第２窒化物半導体層（１８）上に形成され、アクセプタ型不純物を含む第３窒化物半導体層（２０）と、を含み、
　前記第１ＰＩＮダイオード（３６）および前記第２ＰＩＮダイオード（４２）の双方は、前記第３窒化物半導体層（２０）、前記第２窒化物半導体層（１８）、および前記第１窒化物半導体層（１６）の間で構成されている
　付記Ａ１に記載の窒化物半導体装置。
　［付記Ａ３］
　前記トランジスタ（１１）は、
　前記第１窒化物半導体層（１６）に含まれる電子走行層と、
　前記第２窒化物半導体層（１８）に含まれる電子供給層と、
　前記第３窒化物半導体層（２０）に含まれるゲート層（２６）と、を含み、
　前記ソース電極（２８）および前記ドレイン電極（３０）は、前記電子走行層（１６）に生じる二次元電子ガス（２４）に電気的に接続され、
　前記ゲート電極（３２）は、前記ゲート層（２６）上に形成されている
　付記Ａ２に記載の窒化物半導体装置。
　［付記Ａ４］
　前記ゲート層（２６）は、前記ゲート電極（３２）との間でショットキー接合を形成する
　付記Ａ３に記載の窒化物半導体装置。
　［付記Ａ５］
　前記ゲート層（２６）は、
　前記ゲート電極（３２）が位置するゲートリッジ部（２６Ｃ）と、
　前記ゲートリッジ部（２６Ｃ）の幅方向（Ｘ軸方向）において前記ゲートリッジ部（２６Ｃ）から延在するゲート延在部（２６Ｄ，２６Ｅ）と、を含む
　付記Ａ３またはＡ４に記載の窒化物半導体装置。
　［付記Ａ６］
　前記ゲート延在部（２６Ｄ，２６Ｅ）は、前記ゲートリッジ部（２６Ｃ）の幅方向（Ｘ軸方向）において前記ゲートリッジ部（２６Ｃ）を挟み込むように形成されている
　付記Ａ５に記載の窒化物半導体装置。
　［付記Ａ７］
　前記第３窒化物半導体層（２０）は、前記第２ＰＩＮダイオード（４２）を構成するセンサ層（４４）を含み、
　前記第２ＰＩＮダイオード（４２）は、アノード電極（４６）およびカソード電極（４８）を有し、
　前記アノード電極（４６）は、前記センサ層（４４）上に形成され、
　前記カソード電極（４８）は、前記第２窒化物半導体層（１８）に接するように形成されており、
　前記センサ層（４４）の厚さ（ＴＳ）は、前記ゲートリッジ部（２６Ｃ）の厚さ（ＴＧＣ）よりも薄い
　付記Ａ５またはＡ６に記載の窒化物半導体装置。
　［付記Ａ８］
　前記ゲート延在部（２６Ｄ，２６Ｅ）は、前記ゲートリッジ部（２６Ｃ）よりも薄い厚さ（ＴＧ１，ＴＧ２）を有し、
　前記センサ層（４４）の厚さ（ＴＳ）は、前記ゲート延在部（２６Ｄ，２６Ｅ）の厚さ（ＴＧ１，ＴＧ２）と等しい
　付記Ａ７に記載の窒化物半導体装置。
　［付記Ａ９］
　前記アノード電極（４６）および前記カソード電極（４８）は、前記ソース電極（２８）および前記ドレイン電極（３０）と同じ材料によって形成されている
　付記Ａ７またはＡ８に記載の窒化物半導体装置。
　［付記Ａ１０］
　前記アノード電極（４６）は、前記センサ層（４４）とオーミック接触している
　付記Ａ７～Ａ９のいずれか１つに記載の窒化物半導体装置。
　［付記Ａ１１］
　前記第３窒化物半導体層（２０）は、前記第２ＰＩＮダイオード（４２）を構成するセンサ層（４４）を含み、
　前記第２ＰＩＮダイオード（４２）は、アノード電極（４６）およびカソード電極（４８）を有し、
　前記アノード電極（４６）は、前記センサ層（４４）上に形成され、
　前記カソード電極（４８）は、前記第２窒化物半導体層（１８）に接するように形成されている
　付記Ａ２～Ａ１０のいずれか１つに記載の窒化物半導体装置。
　［付記Ａ１２］
　前記センサ層（２０４）は、
　前記アノード電極（２０６）が位置するセンサリッジ部（２０４Ｃ）と、
　前記センサリッジ部（２０４Ｃ）の幅方向（Ｘ軸方向）において前記センサリッジ部（２０４Ｃ）から延在するセンサ延在部（２０４Ｄ，２０４Ｅ）と、を含む
　付記Ａ１１に記載の窒化物半導体装置。
　［付記Ａ１３］
　前記センサ延在部（２０４Ｄ，２０４Ｅ）は、前記センサリッジ部（２０４Ｃ）の幅方向（Ｘ軸方向）において前記センサリッジ部（２０４Ｃ）を挟み込むように形成されている
　付記Ａ１２に記載の窒化物半導体装置。
　［付記Ａ１４］
　前記第３窒化物半導体層（２０）は、前記ゲート電極（３２）との間でショットキー接合を形成するゲート層（２６）を含み、
　前記ゲート層（２６）は、
　前記ゲート電極（３２）が位置するゲートリッジ部（２６Ｃ）と、
　前記ゲートリッジ部（２６Ｃ）の幅方向（Ｘ軸方向）において前記ゲートリッジ部（２６Ｃ）から延在するゲート延在部（２６Ｄ，２６Ｅ）と、を含み、
　前記センサリッジ部（２０４Ｃ）の厚さ（ＴＳＣ）は、前記ゲートリッジ部（２６Ｃ）の厚さ（ＴＧＣ）と等しい
　付記Ａ１２に記載の窒化物半導体装置。
　［付記Ａ１５］
　前記窒化物半導体（１３）は、
　トランジスタ動作に寄与するアクティブ領域（１０２）と、
　前記アクティブ領域（１０２）を囲む外周領域（１０４）と、を含み、
　前記第２ＰＩＮダイオード（４２）は、前記外周領域（１０４）に形成されている
　付記Ａ１～Ａ１４のいずれか１つに記載の窒化物半導体装置。
　［付記Ａ１６］
　装置表面（７０）に形成されたドレインパッド（７４）、ソースパッド（７６）、およびゲートパッド（７８）を含む
　付記Ａ１～Ａ１５のいずれか１つに記載の窒化物半導体装置。
　［付記Ａ１７］
　装置表面（７０）に形成されたアノードパッド（８０）を含み、
　前記ソースパッド（７６）は、前記ソース電極（２８）と前記温度センサ（４０）のカソード電極（４８）との双方と電気的に接続されている
　付記Ａ１６に記載の窒化物半導体装置。
　［付記Ａ１８］
　前記トランジスタ（１１）は、前記第３窒化物半導体層（２０）に含まれるゲート層（２６）を含み、
　平面視における前記センサ層（４４）の形状は、平面視における前記ゲート層（２６）の形状と同じである
　付記Ａ２～Ａ１４のいずれか１つに記載の窒化物半導体装置。
　［付記Ａ１９］
　付記Ａ１～Ａ１８のいずれか１つに記載の窒化物半導体装置（１０）と、
　前記窒化物半導体装置（１０）を封止する封止樹脂（５０）と、
　前記封止樹脂（５０）の表面（５０Ａ）に設けられた外部電極（５２）と、を備える、窒化物半導体ユニット（１０Ｕ）。
　［付記Ｂ１］
　半導体基板（１２）上に窒化物半導体（１３）を形成することと、
　前記窒化物半導体（１３）に、ドレイン電極（３０）、ソース電極（２８）、およびゲート電極（３２）と、前記ゲート電極（３２）と前記ソース電極（２８）との間に形成されたショットキーダイオード（３４）および第１ＰＩＮダイオード（３６）と、を含むトランジスタ（１１）を形成することと、
　前記半導体基板（１２）上における前記トランジスタ（１１）とは異なる位置において、前記窒化物半導体（１３）によって構成された第２ＰＩＮダイオード（４２）を含む温度センサ（４０）を形成することと、を備える、窒化物半導体装置（１０）の製造方法。
　［付記Ｂ２］
　前記半導体基板（１２）上に前記窒化物半導体（１３）を形成することは、
　前記半導体基板（１２）上に第１窒化物半導体層（１６）を形成することと、
　前記第１窒化物半導体層（１６）よりもバンドギャップが大きい第２窒化物半導体層（１８）を前記第１窒化物半導体層（１６）上に形成することと、
　アクセプタ型不純物を含む第３窒化物半導体層（２０）を前記第２窒化物半導体層（１８）上に形成することと、を含み、
　前記第１ＰＩＮダイオード（３６）および前記第２ＰＩＮダイオード（４２）の双方は、前記第３窒化物半導体層（２０）、前記第２窒化物半導体層（１８）、および前記第１窒化物半導体層（１６）の間で構成されている
　付記Ｂ１に記載の窒化物半導体装置の製造方法。
　［付記Ｂ３］
　前記トランジスタ（１１）を形成することは、前記第３窒化物半導体層（２０）をエッチングすることによってゲート層（２６）を形成することを含み、
　前記温度センサ（４０）を形成することは、前記第３窒化物半導体層（２０）のうち前記ゲート層（２６）とは異なる位置をエッチングすることによってセンサ層（４４）を形成することを含み、
　前記ゲート層（２６）および前記センサ層（４４）は、共通の工程で形成される
　付記Ｂ２に記載の窒化物半導体装置の製造方法。
　［付記Ｂ４］
　前記トランジスタ（１１）を形成することは、
　前記ゲート層（２６）上にゲート電極（３２）を形成することと、
　前記第１窒化物半導体層（１６）に生じる二次元電子ガス（２４）と電気的に接続されたソース電極（２８）およびドレイン電極（３０）を形成することと、を含み、
　前記ゲート層（２６）は、前記ゲート電極（３２）との間でショットキー接合を形成する
　付記Ｂ３に記載の窒化物半導体装置の製造方法。
　［付記Ｂ５］
　前記ゲート層（２６）を形成することは、
　前記ゲート電極（３２）が位置するゲートリッジ部（２６Ｃ）を形成することと、
　前記ゲートリッジ部（２６Ｃ）の幅方向（Ｘ軸方向）において前記ゲートリッジ部（２６Ｃ）から延在するゲート延在部（２６Ｄ，２６Ｅ）を形成することと、を含み、
　前記センサ層（４４）および前記ゲート延在部（２６Ｄ，２６Ｅ）は、共通の工程で形成される
　付記Ｂ３またはＢ４に記載の窒化物半導体装置の製造方法。
　［付記Ｂ６］
　前記温度センサ（４０）を形成することは、
　前記センサ層（４４）上にアノード電極（４６）を形成することと、
　前記ソース電極（２８）および前記ドレイン電極（３０）とは異なる位置において、前記第２窒化物半導体層（１８）と接するようにカソード電極（４８）を形成することと、を含み、
　前記アノード電極（４６）は、前記センサ層（４４）とオーミック接触している
　付記Ｂ３～Ｂ５のいずれか１つに記載の窒化物半導体装置の製造方法。
　［付記Ｂ７］
　前記アノード電極（４６）、前記カソード電極（４８）、前記ソース電極（２８）、および前記ドレイン電極（３０）は、共通の工程で形成される
　付記Ｂ６に記載の窒化物半導体装置の製造方法。
　［付記Ｂ８］
　前記センサ層（２０４）を形成することは、
　センサリッジ部（２０４Ｃ）を形成することと、
　前記センサリッジ部（２０４Ｃ）の幅方向（Ｘ軸方向）において前記センサリッジ部（２０４Ｃ）から延在するセンサ延在部（２０４Ｄ，２０４Ｅ）を形成することと、を含む
　付記Ｂ３またはＢ４に記載の窒化物半導体装置の製造方法。
　［付記Ｂ９］
　前記ゲート層（２６）を形成することは、
　前記ゲート電極（３２）が位置するゲートリッジ部（２６Ｃ）を形成することと、
　前記ゲートリッジ部（２６Ｃ）の幅方向（Ｘ軸方向）において前記ゲートリッジ部（２６Ｃ）から延在するゲート延在部（２６Ｄ，２６Ｅ）を形成することと、を含み、
　前記センサリッジ部（２０４Ｃ）および前記ゲートリッジ部（２６Ｃ）は、共通の工程で形成されている
　付記Ｂ８に記載の窒化物半導体装置の製造方法。
　［付記Ｂ１０］
　前記センサ延在部（２０４Ｄ，２０４Ｅ）および前記ゲート延在部（２６Ｄ，２６Ｅ）は、共通の工程で形成されている
　付記Ｂ９に記載の窒化物半導体装置の製造方法。
　［付記Ｂ１１］
　前記窒化物半導体（１３）は、
　トランジスタ動作に寄与するアクティブ領域（１０２）と、
　前記アクティブ領域（１０２）を囲む外周領域（１０４）と、を含み、
　前記第２ＰＩＮダイオード（４２）は、前記外周領域（１０４）に形成されている
　付記Ｂ１～Ｂ１０のいずれか１つに記載の窒化物半導体装置の製造方法。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０…窒化物半導体装置
　１０Ｕ…窒化物半導体ユニット
　１１…トランジスタ
　１２…半導体基板
　１３…窒化物半導体
　１４…バッファ層
　１６…第１窒化物半導体層
　１８…第２窒化物半導体層
　２０…第３窒化物半導体層
　２２…パッシベーション層
　２２Ａ…ソース開口部
　２２Ｂ…ドレイン開口部
　２２Ｃ…アノード開口部
　２２Ｄ，２２ＤＡ，２２ＤＢ…カソード開口部
　２４…２ＤＥＧ（二次元電子ガス）
　２６…ゲート層
　２６Ａ…底面
　２６Ｂ…上面
　２６Ｃ…ゲートリッジ部
　２６Ｄ…第１ゲート延在部
　２６Ｅ…第２ゲート延在部
　２６Ｆ…メインゲート部
　２６Ｇ…端部連結部
　２６Ｈ…中間連結部
　２８…ソース電極
　２８Ａ…ソースコンタクト部
　２８Ｂ…ソースフィールドプレート部
　２８Ｃ…端部
　３０…ドレイン電極
　３０Ａ…ドレインコンタクト部
　３０Ｂ…ドレインプレート部
　３２…ゲート電極
　３２Ａ…底面
　３２Ｂ…上面
　３２Ｃ…側面
　３４…ショットキーダイオード
　３６…第１ＰＩＮダイオード
　４０…温度センサ
　４２…第２ＰＩＮダイオード
　４４…センサ層
　４４Ａ…メインセンサ部
　４４Ｂ，４４ＢＡ…端部連結部
　４４ＢＢ…中間連結部
　４４Ｃ…センサリッジ部
　４４Ｄ…第１センサ延在部
　４４Ｅ…第２センサ延在部
　４６…アノード電極
　４６Ａ…アノードコンタクト部
　４６Ｂ…アノードプレート部
　４８，４８Ｐ，４８Ｑ…カソード電極
　４８Ａ…カソードコンタクト部
　４８Ｂ…カソードプレート部
　５０…封止樹脂
　５０Ａ…表面
　５２…外部電極
　５４…ドレイン外部電極
　５６…ソース外部電極
　５８…ゲート外部電極
　６０…アノード外部電極
　６２…カソード外部電極
　７０…装置表面
　７２…電極パッド
　７４…ドレインパッド
　７６…ソースパッド
　７８…ゲートパッド
　８０…アノードパッド
　１００…形成パターン
　１０２…アクティブ領域
　１０４…外周領域
　２００…温度センサ
　２０２…第２ＰＩＮダイオード
　２０４…センサ層
　２０４Ａ…底面
　２０４Ｂ…上面
　２０４Ｃ…センサリッジ部
　２０４Ｄ…第１センサ延在部
　２０４Ｅ…第２センサ延在部
　２０６…アノード電極
　２０６Ａ…アノードコンタクト部
　２０６Ｂ…アノードプレート部
　２０８…カソード電極
　２０８Ａ…カソードコンタクト部
　２０８Ｂ…カソードプレート部
　２１０…金属部材
　８００…金属層
　８０２…第１マスク
　８０４…第２マスク
　８０６…第３マスク
　８０８…パッシベーション層
　８１０…第４マスク
　８１２…金属層
　８１４…第５マスク
　８２０…センサ金属層
　８２２…第１マスク
　８２４…第２マスク
　８２６…第３マスク
　ＴＧ…ゲート層の厚さ
　ＴＧＣ…ゲートリッジ部の厚さ
　ＴＧ１…第１ゲート延在部の厚さ
　ＴＧ２…第２ゲート延在部の厚さ
　ＴＳ…センサ層の厚さ
　ＴＳＣ…センサリッジ部の厚さ
　ＴＳ１…第１センサ延在部の厚さ
　ＴＳ２…第２センサ延在部の厚さ
　ＷＧ…ゲート層の幅
　ＷＳ…センサ層の幅
　ＷＡ…アノードプレート部の幅
　ＷＳＣ…センサリッジ部の幅

Claims (15)

  1. 　半導体基板と、
    　前記半導体基板上に形成された窒化物半導体によって構成され、かつ、ドレイン電極、ソース電極、およびゲート電極と、前記ゲート電極と前記ソース電極との間に形成されたショットキーダイオードおよび第１ＰＩＮダイオードと、を含むトランジスタと、
    　前記半導体基板上における前記トランジスタとは異なる位置に設けられ、前記窒化物半導体によって構成された第２ＰＩＮダイオードを含む温度センサと、
    を備える、窒化物半導体装置。
  2. 　前記窒化物半導体は、
    　前記半導体基板上に形成された第１窒化物半導体層と、
    　前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりもバンドギャップが大きい第２窒化物半導体層と、
    　前記第２窒化物半導体層上に形成され、アクセプタ型不純物を含む第３窒化物半導体層と、
    を含み、
    　前記第１ＰＩＮダイオードおよび前記第２ＰＩＮダイオードの双方は、前記第３窒化物半導体層、前記第２窒化物半導体層、および前記第１窒化物半導体層の間で構成されている
    　請求項１に記載の窒化物半導体装置。
  3. 　前記トランジスタは、
    　前記第１窒化物半導体層に含まれる電子走行層と、
    　前記第２窒化物半導体層に含まれる電子供給層と、
    　前記第３窒化物半導体層に含まれるゲート層と、
    を含み、
    　前記ソース電極および前記ドレイン電極は、前記電子走行層に生じる二次元電子ガスに電気的に接続され、
    　前記ゲート電極は、前記ゲート層上に形成されている
    　請求項２に記載の窒化物半導体装置。
  4. 　前記ゲート層は、前記ゲート電極との間でショットキー接合を形成する
    　請求項３に記載の窒化物半導体装置。
  5. 　前記ゲート層は、
    　前記ゲート電極が位置するゲートリッジ部と、
    　前記ゲートリッジ部の幅方向において前記ゲートリッジ部から延在するゲート延在部と、
    を含む
    　請求項３または４に記載の窒化物半導体装置。
  6. 　前記ゲート延在部は、前記ゲートリッジ部の幅方向において前記ゲートリッジ部を挟み込むように形成されている
    　請求項５に記載の窒化物半導体装置。
  7. 　前記第３窒化物半導体層は、前記第２ＰＩＮダイオードを構成するセンサ層を含み、
    　前記第２ＰＩＮダイオードは、アノード電極およびカソード電極を有し、
    　前記アノード電極は、前記センサ層上に形成され、
    　前記カソード電極は、前記第２窒化物半導体層に接するように形成されており、
    　前記センサ層の厚さは、前記ゲートリッジ部の厚さよりも薄い
    　請求項５または６に記載の窒化物半導体装置。
  8. 　前記ゲート延在部は、前記ゲートリッジ部よりも薄い厚さを有し、
    　前記センサ層の厚さは、前記ゲート延在部の厚さと等しい
    　請求項７に記載の窒化物半導体装置。
  9. 　前記アノード電極および前記カソード電極は、前記ソース電極および前記ドレイン電極と同じ材料によって形成されている
    　請求項７または８に記載の窒化物半導体装置。
  10. 　前記アノード電極は、前記センサ層とオーミック接触している
    　請求項７～９のいずれか一項に記載の窒化物半導体装置。
  11. 　前記第３窒化物半導体層は、前記第２ＰＩＮダイオードを構成するセンサ層を含み、
    　前記第２ＰＩＮダイオードは、アノード電極およびカソード電極を有し、
    　前記アノード電極は、前記センサ層上に形成され、
    　前記カソード電極は、前記第２窒化物半導体層に接するように形成されている
    　請求項２～１０のいずれか一項に記載の窒化物半導体装置。
  12. 　前記センサ層は、
    　前記アノード電極が位置するセンサリッジ部と、
    　前記センサリッジ部の幅方向において前記センサリッジ部から延在するセンサ延在部と、
    を含む
    　請求項１１に記載の窒化物半導体装置。
  13. 　前記センサ延在部は、前記センサリッジ部の幅方向において前記センサリッジ部を挟み込むように形成されている
    　請求項１２に記載の窒化物半導体装置。
  14. 　前記第３窒化物半導体層は、前記ゲート電極との間でショットキー接合を形成するゲート層を含み、
    　前記ゲート層は、
    　前記ゲート電極が位置するゲートリッジ部と、
    　前記ゲートリッジ部の幅方向において前記ゲートリッジ部から延在するゲート延在部と、
    を含み、
    　前記センサリッジ部の厚さは、前記ゲートリッジ部の厚さと等しい
    　請求項１２に記載の窒化物半導体装置。
  15. 　前記窒化物半導体は、
    　トランジスタ動作に寄与するアクティブ領域と、
    　前記アクティブ領域を囲む外周領域と、
    を含み、
    　前記第２ＰＩＮダイオードは、前記外周領域に形成されている
    　請求項１～１４のいずれか一項に記載の窒化物半導体装置。
PCT/JP2023/018581 2022-05-20 2023-05-18 窒化物半導体装置 WO2023224092A1 (ja)

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068980A (ja) * 2001-08-29 2003-03-07 Denso Corp 接合型ｆｅｔの駆動回路並びに半導体装置及びその製造方法
JP2013140831A (ja) * 2011-12-28 2013-07-18 Panasonic Corp 高周波電力増幅素子、高周波電力増幅器及び高周波電力増幅器の検査方法
JP2016219632A (ja) * 2015-05-21 2016-12-22 株式会社豊田中央研究所 半導体装置とその製造方法
EP3926689A1 (en) * 2020-04-20 2021-12-22 Huawei Technologies Co., Ltd. Gallium nitride device and drive circuit thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068980A (ja) * 2001-08-29 2003-03-07 Denso Corp 接合型ｆｅｔの駆動回路並びに半導体装置及びその製造方法
JP2013140831A (ja) * 2011-12-28 2013-07-18 Panasonic Corp 高周波電力増幅素子、高周波電力増幅器及び高周波電力増幅器の検査方法
JP2016219632A (ja) * 2015-05-21 2016-12-22 株式会社豊田中央研究所 半導体装置とその製造方法
EP3926689A1 (en) * 2020-04-20 2021-12-22 Huawei Technologies Co., Ltd. Gallium nitride device and drive circuit thereof

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