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JP6357869B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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JP6357869B2 JP2014104538A JP2014104538A JP6357869B2 JP 6357869 B2 JP6357869 B2 JP 6357869B2 JP 2014104538 A JP2014104538 A JP 2014104538A JP 2014104538 A JP2014104538 A JP 2014104538A JP 6357869 B2 JP6357869 B2 JP 6357869B2
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Description

本発明は、炭化珪素半導体装置およびその製造方法に関し、特定的には、ゲート酸化膜を有する炭化珪素半導体装置およびその製造方法に関する。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
特開２０１０−２５８２９４号公報には、トレンチ構造を有するＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法が開示されている。上記ＭＯＳＦＥＴの製造方法によれば、トレンチを形成した後に、熱処理を実施することによりトレンチの開口部を形成する角部を丸めている。これにより、丸まった角部上に形成されたゲート絶縁膜においてゲートリークの発生を抑制している。
特開２０１０−２５８２９４号公報
しかしながら、上記ＭＯＳＦＥＴの製造方法によれば、上記熱処理によりシリコン原子のマイグレーションが発生してトレンチの側面が荒れるため、ＭＯＳ界面のキャリア移動度の低下を招き、チャネル抵抗が高くなる。またステップバンチングが発生した基板の主面上に形成されたゲート絶縁膜が局所的に薄くなることにより、ゲートリークを誘発する場合がある。結果として、ＭＯＳＦＥＴの信頼性が低下し、かつチャネル抵抗が高くなる場合がある。
本発明の一態様に係る目的は、高い信頼性を有しかつチャネル抵抗を低く維持可能な炭化珪素半導体装置およびその製造方法を提供することである。
本発明の一態様に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート酸化膜と、ゲート電極とを有している。炭化珪素基板は、主面を有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ第１導電型と異なる第２導電型を有する第２不純物領域と、第２不純物領域上に設けられ第１導電型を有し主面の少なくとも一部を構成する第３不純物領域とを含む。主面には、第３不純物領域および第２不純物領域を貫通して第１不純物領域に至る側面と、第１不純物領域に位置する底部とを有するトレンチが設けられている。側面は、主面と連接する第１側面部と、第１側面部と底部とを繋ぐ第２側面部とを有する。第１側面部と第２側面部との接点は、第３不純物領域に位置する。第１側面部と第２側面部との接点を通り、かつ主面と平行な直線と、第１側面部とが形成する角度は、第１不純物領域と第２不純物領域との境界面と、第２側面部とが形成する角度よりも小さい。ゲート酸化膜は、トレンチの第１側面部おいて第３不純物領域に接し、トレンチの第２側面部において第３不純物領域と第２不純物領域とに接し、かつトレンチの底部において第１不純物領域に接する。ゲート電極は、ゲート酸化膜上に設けられている。主面と第１側面部との接点上のゲート酸化膜の部分の厚みは、第２不純物領域上のゲート酸化膜の部分の厚みよりも大きい。
本発明の一態様に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。主面を有する炭化珪素基板が準備される。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ第１導電型と異なる第２導電型を有する第２不純物領域と、第２不純物領域上に設けられ第１導電型を有し主面の少なくとも一部を構成する第３不純物領域とを含む。炭化珪素基板の主面に、第３不純物領域および第２不純物領域を貫通して第１不純物領域に至る側面と、第１不純物領域に位置する底部とを有するトレンチが形成される。側面は、主面と連接する第１側面部と、第１側面部と底部とを繋ぐ第２側面部とを有する。第１側面部と第２側面部との接点は、第３不純物領域に位置する。第１側面部と第２側面部との接点を通り、かつ主面と平行な直線と、第１側面部とが形成する角度は、第１不純物領域と第２不純物領域との境界面と、第２側面部とが形成する角度よりも小さい。トレンチの第１側面部において第３不純物領域に接し、トレンチの第２側面部において第３不純物領域と第２不純物領域とに接し、かつトレンチの底部において第１不純物領域に接するゲート酸化膜が形成される。ゲート酸化膜上に設けられたゲート電極が形成される。主面と第１側面部との接点上のゲート酸化膜の部分の厚みは、第２不純物領域上のゲート酸化膜の部分の厚みよりも大きい。トレンチを形成する工程は、塩素を含む第１ガスを用いて炭化珪素基板がエッチングされる。
本発明の一態様によれば、高い信頼性を有しかつチャネル抵抗を低く維持可能な炭化珪素半導体装置およびその製造方法を提供することができる。
本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素基板の主面の構成を概略的に示す部分斜視図である。 図１の炭化珪素半導体装置が有する炭化珪素基板に設けられたトレンチおよびゲート酸化膜の構成を概略的に示す部分断面図である。 ゲート酸化膜の成長速度とトレンチの側面の角度との関係を示す図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有するトレンチの側面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００−１）面の結晶構造を示す図である。 図１６の線ＸＶＩＩ−ＸＶＩＩに沿う（１１−２０）面の結晶構造を示す図である。 図１５の複合面の表面近傍における結晶構造を（１１−２０）面内において示す図である。 図１５の複合面を（０１−１０）面から見た図である。 巨視的に見たチャネル面および（０００−１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０−１１−２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図１５の変形例を示す図である。
［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。
（１）本発明の一態様に係る炭化珪素半導体装置は、炭化珪素基板１０と、ゲート酸化膜１５と、ゲート電極２７とを有している。炭化珪素基板１０は、主面１０ａを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２上に設けられ第１導電型と異なる第２導電型を有する第２不純物領域１３と、第２不純物領域１３上に設けられ第１導電型を有し主面１０ａの少なくとも一部を構成する第３不純物領域１４とを含む。主面１０ａには、第３不純物領域１４および第２不純物領域１３を貫通して第１不純物領域１２に至る側面ＳＷと、第１不純物領域１２に位置する底部ＢＴとを有するトレンチＴＲが設けられている。側面ＳＷは、主面１０ａと連接する第１側面部ＳＷ１と、第１側面部ＳＷ１と底部ＢＴとを繋ぐ第２側面部ＳＷ２とを有する。第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２は、第３不純物領域１４に位置する。第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する角度θ１は、第１不純物領域１２と第２不純物領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する角度θ２よりも小さい。ゲート酸化膜１５は、トレンチＴＲの第１側面部ＳＷ１おいて第３不純物領域１４に接し、トレンチＴＲの第２側面部ＳＷ２において第３不純物領域１４と第２不純物領域１３とに接し、かつトレンチＴＲの底部ＢＴにおいて第１不純物領域１２に接する。ゲート電極２７は、ゲート酸化膜１５上に設けられている。主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。
上記（１）に記載の炭化珪素半導体装置１によれば、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。そのため、第２不純物領域１３のチャネル部分の抵抗を低く維持しつつ、主面１０ａと側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分におけるリーク電流を抑制することができる。結果として、高い信頼性を有しかつチャネル抵抗を低く維持可能な炭化珪素半導体装置を得ることができる。
（２）上記（１）に係る炭化珪素半導体装置において好ましくは、第１不純物領域１２と第２不純物領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する角度θ２は、５０°以上６５°以下である。これにより、第２不純物領域１３におけるチャネル抵抗を効果的に低減することができる。
（３）上記（１）または（２）に係る炭化珪素半導体装置において好ましくは、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する角度θ１は、２０°以上５０°未満である。当該角度θ１を２０°以上とすることにより、トレンチＴＲの幅が広がることにより、セル密度が低減することを抑制することができる。当該角度θ１を５０°未満とすることにより、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上におけるゲート酸化膜１５の厚みを効果的に大きくすることができる。
（４）上記（１）〜（３）のいずれかに係る炭化珪素半導体装置において好ましくは、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。これにより、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５において、リーク電流が発生することを抑制することができる。
（５）上記（１）〜（４）のいずれかに係る炭化珪素半導体装置において好ましくは、トレンチＴＲの第２側面部ＳＷ２は、面方位｛０−３３−８｝を有する第１の面Ｓ１を含む。これにより、側面ＳＷにおけるチャネル抵抗を低減可能である。よって炭化珪素半導体装置のオン抵抗を低減することができる。
（６）上記（５）に係る炭化珪素半導体装置において好ましくは、トレンチＴＲの第２側面部ＳＷ２は、第１の面Ｓ１を微視的に含み、第２側面部ＳＷ２はさらに、面方位｛０−１１−１｝を有する第２の面Ｓ２を微視的に含む。これにより、側面ＳＷにおけるチャネル抵抗をより低減可能である。よって炭化珪素半導体装置のオン抵抗を低減することができる。
（７）上記（６）に係る炭化珪素半導体装置において好ましくは、トレンチＴＲの第２側面部ＳＷ２の第１の面Ｓ１および第２の面Ｓ２は、面方位｛０−１１−２｝を有する複合面を含む。これにより、側面ＳＷにおけるチャネル抵抗をより低減可能である。よって炭化珪素半導体装置のオン抵抗を低減することができる。
（８）上記（７）に係る炭化珪素半導体装置において好ましくは、トレンチＴＲの第２側面部ＳＷ２は、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する。これにより、側面ＳＷにおけるチャネル抵抗をより低減可能である。よって炭化珪素半導体装置のオン抵抗を低減することができる。
（９）本発明の一態様に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。主面１０ａを有する炭化珪素基板１０が準備される。炭化珪素基板１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２上に設けられ第１導電型と異なる第２導電型を有する第２不純物領域１３と、第２不純物領域１３上に設けられ第１導電型を有し主面１０ａの少なくとも一部を構成する第３不純物領域１４とを含む。炭化珪素基板１０の主面１０ａに、第３不純物領域１４および第２不純物領域１３を貫通して第１不純物領域１２に至る側面ＳＷと、第１不純物領域に位置する底部ＢＴとを有するトレンチＴＲが形成される。側面ＳＷは、主面１０ａと連接する第１側面部ＳＷ１と、第１側面部ＳＷ１と底部ＢＴとを繋ぐ第２側面部ＳＷ２とを有する。第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ１は、第３不純物領域１４に位置する。第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ１を通り、かつ主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する角度θ１は、第１不純物領域１２と第２不純物領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する角度θ２よりも小さい。トレンチＴＲの第１側面部ＳＷ１において第３不純物領域１４に接し、トレンチＴＲの第２側面部ＳＷ２において第３不純物領域１４と第２不純物領域１３とに接し、かつトレンチＴＲの底部ＢＴにおいて第１不純物領域１２に接するゲート酸化膜１５が形成される。ゲート酸化膜１５上に設けられたゲート電極２７が形成される。主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。トレンチを形成する工程は、塩素を含む第１ガスを用いて炭化珪素基板１０がエッチングされる。
上記（９）に記載の炭化珪素半導体装置１の製造方法によれば、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。そのため、第２不純物領域１３のチャネル部分の抵抗を低く維持しつつ、主面１０ａと側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分におけるリーク電流を抑制することができる。結果として、高い信頼性を有しかつチャネル抵抗を低く維持可能な炭化珪素半導体装置を得ることができる。
（１０）上記（９）に係る炭化珪素半導体装置の製造方法において好ましくは、ゲート酸化膜１５を形成する工程は、１３００℃以下で炭化珪素基板１０を酸化する工程を含む。これにより、炭化珪素の酸化速度の面方位依存性を大きくすることができる。そのため、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みを、トレンチＴＲの側面ＳＷ（特に第２不純物領域１３）上のゲート酸化膜１５の部分の厚みよりも、顕著に大きくすることができる。結果として、より高い信頼性を有しかつチャネル抵抗を低く維持可能な炭化珪素半導体装置を得ることができる。
（１１）上記（９）または（１０）に係る炭化珪素半導体装置の製造方法において好ましくは、第１ガスは、塩素およびインターハロゲン化合物からなる群から選択される少なくともいずれかを含む。これにより、炭化珪素を効果的にエッチングすることができる。
（１２）上記（９）〜（１１）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板１０をエッチングする工程は、第１ガスと、酸素、フッ素および水素の少なくともいずれかを含む第２ガスとを用いて炭化珪素基板をエッチングする第１工程と、第１工程における第２ガスの流量よりも第２ガスの流量を減少させた後、第１ガスと、第２ガスとを用いて炭化珪素基板１０をエッチングする第２工程とを含む。これにより、トレンチＴＲの形状を精度良く制御することができる。
（１３）上記（１２）に係る炭化珪素半導体装置の製造方法において好ましくは、第２工程において、第２ガスの導入を停止した後、第１ガスを用いて炭化珪素基板１０がエッチングされる。これにより、トレンチＴＲの形状をより精度良く制御することができる。
（１４）上記（１２）または（１３）に係る炭化珪素半導体装置の製造方法において好ましくは、第２ガスは、酸素、フッ素、水素、六フッ化硫黄、四フッ化炭素、塩化水素、一酸化塩素、二酸化塩素、一酸化二塩素および七酸化二塩素からなる群から選択される少なくともいずれかを含む。これにより、炭化珪素をより効果的にエッチングすることができる。
（１５）上記（９）〜（１４）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、トレンチＴＲを形成する工程は、７００℃以上１０００℃以下で炭化珪素基板１０をエッチングする工程を含む。炭化珪素基板１０を７００℃以上でエッチングすることにより、炭化珪素を効果的にエッチングすることができる。炭化珪素基板１０を１０００℃以下でエッチングすることにより、炭化珪素のエッチングレートが高くなり過ぎることを抑制することができるので、トレンチＴＲの形状を精度良く制御することができる。
（１６）上記（９）〜（１５）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、ゲート酸化膜１５を形成する工程後において、第１不純物領域１２と第２不純物領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する角度θ２は、５０°以上６５°以下である。これにより、第２不純物領域１３におけるチャネル抵抗を効果的に低減することができる。
（１７）上記（９）〜（１６）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、ゲート酸化膜１５を形成する工程後において、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する角度θ１は、２０°以上５０°未満である。当該角度θ１を２０°以上とすることにより、トレンチＴＲの幅が広がることにより、セル密度が低減することを抑制することができる。当該角度θ１を５０°未満とすることにより、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上におけるゲート酸化膜１５の厚みを効果的に大きくすることができる。
（１８）上記（９）〜（１７）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、ゲート酸化膜１５を形成する工程後において、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。これにより、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５において、リーク電流が発生することを抑制することができる。
［本発明の実施形態の詳細］
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
まず、本発明の一実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。
図１を参照して、本実施の形態のＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート酸化膜１５と、ゲート電極２７と、層間絶縁膜２１と、ソース電極１６と、ソース配線層１９と、ドレイン電極２０とを主に有する。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。炭化珪素基板１０は、第２の主面１０ｂを構成する炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられ、第１の主面１０ａを構成する炭化珪素エピタキシャル層２とを主に有する。炭化珪素単結晶は、たとえば六方晶炭化珪素単結晶からなり、好ましくはポリタイプ４Ｈを有する。炭化珪素単結晶基板１１は、たとえば窒素などの不純物を有しており、ｎ型（第１導電型）を有する。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００−１｝面または｛０００−１｝面から８°以下程度オフした面であり、好ましくは（０００−１）面または（０００−１）面から８°以下程度オフした面である。
炭化珪素基板１０は、ドリフト領域１２（第１不純物領域）と、ベース領域１３（第２不純物領域）と、ソース領域１４（第３不純物領域）と、コンタクト領域１８とを主に有する。ドリフト領域１２は、炭化珪素単結晶基板１１上に設けられている。ドリフト領域１２は、たとえば窒素などの不純物を含んでおり、ｎ型を有する。ドリフト領域１２の不純物濃度は、炭化珪素単結晶基板１１の不純物濃度よりも低いことが好ましい。ドリフト領域１２が含む窒素などの不純物の濃度は、たとえば１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下である。
ベース領域１３は、たとえばアルミニウムなどの不純物を含んでおり、ｐ型（第１の導電型と異なる第２の導電型）を有する。ベース領域１３はドリフト領域１２上に設けられている。ベース領域１３が含むアルミニウムなどの不純物の濃度は、ドリフト領域１２が含む窒素などの不純物の濃度よりも高い。
ソース領域１４は、たとえば窒素またはリンなどの不純物を含んでおり、ｎ型を有する。ソース領域１４は、ベース領域１３によってドリフト領域１２から隔てられるようにベース領域１３上に設けられている。ソース領域１４が含むリンなどの不純物の濃度は、たとえば５×１０18ｃｍ-3以上３×１０20ｃｍ-3以下である。コンタクト領域１８は、たとえばアルミニウムなどの不純物を含んでおり、ｐ型を有する。コンタクト領域１８は、ソース領域１４を貫通してベース領域１３につながっている。コンタクト領域１８の不純物濃度は、ベース領域１３の不純物濃度よりも高い。ソース領域１４およびコンタクト領域の各々は、炭化珪素基板１０の第１の主面１０ａの一部を構成している。
炭化珪素基板１０の第１の主面１０ａには、ソース領域１４と、ベース領域１３とを貫通してドリフト領域１２に至る側面ＳＷと、ドリフト領域１２に位置する底部ＢＴとを有するトレンチＴＲが設けられている。側面ＳＷはベース領域１３上において、ＭＯＳＦＥＴ１のチャネル面を含む。側面ＳＷは炭化珪素基板１０の第１の主面１０ａに対して傾斜している。断面視（第１の主面１０ａに対して平行な方向から見た視野）において、トレンチＴＲの幅は開口に向かってテーパ状に拡がっている。好ましくは、側面ＳＷは、特にベース領域１３上の部分において、所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。
図２および図３を参照して、トレンチＴＲの形状の詳細について説明する。図２は、炭化珪素基板１０のみを示している。図３は、炭化珪素基板１０およびゲート酸化膜１５を示しており、ゲート電極２７および層間絶縁膜２１の各々は省略されている。
トレンチＴＲの側面ＳＷは、第１の主面１０ａと連接し、ソース領域１４により形成される第１側面部ＳＷ１と、第１側面部ＳＷ１と底部ＢＴとを繋ぐ第２側面部ＳＷ２とを有する。トレンチＴＲの底部ＢＴは、炭化珪素基板１０の第１の主面１０ａとほぼ平行な面である。第２側面部ＳＷ２は、ソース領域１４と、ベース領域１３と、ドリフト領域１２とにより形成される。平面視（第１の主面１０ａに対して垂直な方向から見た視野）において、トレンチＴＲの底部ＢＴは、ハニカム状に延在している。平面視において、コンタクト領域１８は、ソース領域１４およびベース領域１３の各々に囲まれるように設けられている。平面視において、ベース領域１３、ソース領域１４およびコンタクト領域１８の外縁の形状は、たとえば六角形である。
図３を参照して、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２は、ソース領域１４に位置する。言い換えれば、第１側面部ＳＷ１と、第２側面部ＳＷ２との接点Ｃ２は、ベース領域１３と第１の主面１０ａとの間に位置する。第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ炭化珪素基板１０の第１の主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する第１角度θ１は、ドリフト領域１２とベース領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する第２角度θ２よりも小さい。好ましくは、ドリフト領域１２とベース領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する第２角度θ２は、５０°以上６５°以下である。好ましくは、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ炭化珪素基板１０の第１の主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する第１角度θ１は、２０°以上５０°未満である。
ゲート酸化膜１５は、トレンチの側面ＳＷにおいて、ドリフト領域１２と、ベース領域１３と、ソース領域１４とに接し、かつトレンチＴＲの底部ＢＴにおいてドリフト領域と１２接する。ゲート酸化膜１５は、トレンチＴＲの側面ＳＷから炭化珪素基板１０の第１の主面１０ａに乗り上げていてもよい。言い換えれば、ゲート酸化膜１５は、第１の主面１０ａの一部と接し、かつ第１の主面１０ａ上においてソース電極１６と接していてもよい。ゲート酸化膜１５は、たとえば二酸化珪素を含む。
炭化珪素基板１０の第１の主面１０ａとトレンチＴＲの側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分の厚みｔ１は、ベース領域１３上のゲート酸化膜１５の部分の厚みｔ３よりも大きい。炭化珪素基板１０の第１の主面１０ａとトレンチＴＲの側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分の厚みｔ１とは、第１の主面１０ａに対して垂直な方向におけるゲート酸化膜１５の厚みである。またベース領域１３上のゲート酸化膜１５の部分の厚みｔ３とは、ベース領域１３により形成される第２側面部ＳＷ２の部分に対して垂直な方向におけるゲート酸化膜１５の部分の厚みである。好ましくは、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みｔ４は、ベース領域１３上のゲート酸化膜１５の部分の厚みｔ３よりも大きい。トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みｔ４とは、トレンチＴＲの底部ＢＴに対して垂直な方向におけるゲート酸化膜１５の部分の厚みｔ４である。好ましくは、ソース領域１４上のゲート酸化膜１５の部分の厚みｔ２は、第１の主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みよりも小さく、かつベース領域１３上のゲート酸化膜１５の部分の厚みｔ３よりも大きい。ソース領域１４上のゲート酸化膜１５の部分の厚みとは、第１側面部ＳＷ１に対して垂直な方向におけるゲート酸化膜１５の部分の厚みｔ２のことである。第１の主面１０ａと平行な方向に沿った接点Ｃ１と接点Ｃ２との間の距離は０．０１μｍ以上０．１μｍ以下である。第１の主面１０ａとトレンチＴＲの側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分の厚みｔ１は、たとえば７０ｎｍ以上１００ｎｍ以下である。ベース領域１３上のゲート酸化膜１５の部分の厚みｔ３は、たとえば４０ｎｍ以上６０ｎｍ以下である。
図４を参照して、ゲート酸化膜１５が形成される面（つまり、トレンチＴＲの側面ＳＷ）と、炭化珪素基板１０の第１の主面１０ａとが形成する角度θと、ゲート酸化膜１５が形成される面が熱酸化される速度（つまり、ゲート酸化膜の成長速度）について説明する。なお、図４において、角度０°の場合、ゲート酸化膜が形成される面は、（０００−１）面である。
図４に示すように、トレンチＴＲの側面ＳＷの角度θが５０°以上６５°以下の場合において当該側面ＳＷ上に形成されるゲート酸化膜１５の成長速度は、トレンチＴＲの側面ＳＷの角度θが２０°以上５０°未満の場合において当該側面ＳＷ上に形成されるゲート酸化膜１５の成長速度よりも小さくなる。第１の主面１０ａまたはトレンチＴＲの底部ＢＴは、トレンチＴＲの角度θが０°の場合に対応する。そのため、第１の主面１０ａまたはトレンチＴＲの底部ＢＴ上に形成されるゲート酸化膜１５の成長速度は、トレンチＴＲの側面ＳＷの角度θが２０°以上５０°未満の場合において当該側面ＳＷ上に形成されるゲート酸化膜１５の成長速度よりも大きくなる。結果として、トレンチＴＲの側面ＳＷの角度θが２０°以上５０°未満の場合において当該側面ＳＷ上に形成されるゲート酸化膜１５の厚みは、トレンチＴＲの側面ＳＷの角度θが５０°以上６５°以下の場合において当該側面ＳＷ上に形成されるゲート酸化膜１５の厚みよりも大きくなり、かつ第１の主面１０ａまたはトレンチＴＲの底部ＢＴ上に形成されるゲート酸化膜１５の厚みよりも小さくなる。
再び図１を参照して、ゲート電極２７は、トレンチＴＲの内部において、ゲート酸化膜１５上に設けられている。ゲート電極２７は、ゲート酸化膜１５を介して、ソース領域１４、ベース領域１３およびドリフト領域１２の各々と接している。ゲート電極２７は、たとえば不純物を含むポリシリコンなど導電性材料からなる。
ソース電極１６は、たとえば炭化珪素基板１０の第１の主面１０ａにおいて、ソース領域１４と、コンタクト領域１８とに接している。ソース電極１６は、たとえばＴｉＡｌＳｉを含む。ソース配線層１９はソース電極１６に接している。ソース配線層１９は、たとえばアルミニウムを含む。層間絶縁膜２１は、トレンチＴＲの内部においてゲート電極２７と接している。層間絶縁膜２１はゲート電極２７とソース配線層１９との間を絶縁している。ドレイン電極２０は、第２の主面１０ｂにおいて炭化珪素単結晶基板１１とオーミック接合している。ドレイン電極２０は、たとえばＮｉＳｉを含む材料からなる。
次に、本発明の一実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の製造方法について説明する。
まず、炭化珪素基板準備工程（Ｓ１０：図５）が実施される。図６を参照して、上面および下面を有する炭化珪素単結晶基板１１が準備される。上面は、｛０００−１｝面から８°以内のオフ角を有することが好ましく、４°以内のオフ角を有することがより好ましい。この場合に｛０００−１｝面は（０００−１）面であることがより好ましい。炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈを有する六方晶炭化珪素単結晶からなる。
次に、炭化珪素単結晶基板１１の上面上にエピタキシャル成長によってドリフト領域１２が形成される。エピタキシャル成長はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により行われ得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。エピタキシャル成長において、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
次に、ドリフト領域１２上にベース領域１３およびソース領域１４が形成される。図７を参照して、たとえば、ドリフト領域１２の表面全体に対して、たとえばアルミニウムなどの不純物がイオン注入されることにより、ドリフト領域１２に接するベース領域１３が形成される。次に、たとえばベース領域１３の表面全体に対して、たとえば窒素またはリンなどの不純物がイオン注入されることにより、ベース領域１３に接するソース領域１４が形成される。ソース領域１４は、炭化珪素基板１０の第１の主面１０ａを構成する。なおイオン注入に代わり、不純物の添加をともなうにエピタキシャル成長が用いられることにより、ベース領域１３およびソース領域１４が形成されてもよい。
次に、コンタクト領域１８が形成される。図８を参照して、たとえば、ソース領域１４の表面の一部に対して、アルミニウムなどのｐ型不純物がイオン注入されることにより、ソース領域１４を貫通して、ベース領域１３に接するコンタクト領域１８が形成される。
次に、炭化珪素基板１０にイオン注入された不純物を活性化するための活性化アニールが行われる。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。以上により、ｎ型を有するドリフト領域１２と、ドリフト領域１２上に設けられｐ型を有するベース領域１３と、ベース領域１３上に設けられｎ型を有するソース領域１４と、ソース領域１４を貫通してベース領域１３に接し、かつｐ型を有するコンタクト領域を含む炭化珪素基板１０が準備される。
次に、トレンチ形成工程（Ｓ２０：図５）が実施される。たとえば、炭化珪素基板１０の第１の主面１０ａ上に、開口部を有するエッチングマスク４０が形成される。開口部はトレンチＴＲ（図１）の位置に対応して形成される。図９を参照して、エッチングマスク４０は、第１の主面１０ａにおいてコンタクト領域１８と、ソース領域１４とに接して形成される。エッチングマスク４０は、たとえば炭化珪素基板１０の第１の主面１０ａを熱酸化することによりシリコン酸化膜を形成した後、当該シリコン酸化膜をパターニングすることにより形成され得る。
次に、エッチングマスク４０が設けられた炭化珪素基板１０の第１の主面１０ａに対して、物理的作用を有するエッチングが行われる。これによりエッチングマスク４０の開口部において、ソース領域１４と、ベース領域１３と、ドリフト領域１２の一部とがエッチングにより除去されることにより、第１の主面１０ａに凹部ＴＱが形成される（図１０参照）。凹部ＴＱは第１の主面１０ａに対してほぼ垂直な側壁面を有する。物理的作用を有するエッチングとしては、反応性イオンエッチング（ＲＩＥ）が好ましく、誘導結合プラズマ（ＩＣＰ）ＲＩＥがより好ましい。ＲＩＥの反応ガスとしては、ＳＦ6またはＳＦ6とＯ2との混合ガスを用いることができる。
次に、エッチングマスク４０が設けられかつ凹部ＴＱが形成された炭化珪素基板１０の第１の主面１０ａに対して、熱エッチングが行われる。たとえば、少なくとも塩素を含む第１ガスを用いて炭化珪素基板１０の第１の主面１０ａがエッチングされる。塩素を含む第１ガスは、たとえば塩素およびインターハロゲン化合物などである。インターハロゲン化合物は、たとえばClFx、BrFxおよびIFx(ここでXは、１、３などの奇数)などである。第１ガスは、塩素に加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガス、ヘリウムガスなどを用いることができる。たとえば、まず、第１ガスと、酸素、フッ素および水素の少なくともいずれかを含む第２ガスとを用いて炭化珪素基板１０の第１の主面１０ａがエッチングされる（第１エッチング工程）。酸素、フッ素および水素の少なくともいずれかを含む第２ガスとは、たとえば酸素、フッ素、水素、ＳＦ６（六フッ化硫黄）、ＣＦ４（四フッ化炭素）およびＨＣｌ（塩化水素）、ClO-(一酸化塩素)、ClO2(二酸化塩素)、Cl2O(一酸化二塩素)、Cl2O7(七酸化二塩素)などである。具体的には、塩素ガスと酸素ガスとの混合ガスを用いて炭化珪素基板１０の第１の主面１０ａが、たとえば８００℃で熱エッチングされる。酸素の体積濃度は、たとえば１０％以上２０％以下程度である。混合ガスにおいて、塩素ガスの濃度が高いと炭化珪素がエッチングされやすくなる。具体的には、炭化珪素は塩素と反応することで四塩化珪素と炭素とになる。つまり、珪素は四塩化珪素になりガスとして除去されることにより、トレンチＴＲの側面ＳＷおよび底部ＢＴにおいて炭素が残存する。炭素は、酸素と反応することで二酸化炭素になりガスとして除去される。以上のように、珪素および炭素が、炭化珪素基板１０の第１の主面１０ａから除去されることにより、第１の主面１０ａにトレンチＴＲが形成される。
次に、第２ガスの流量を低減させる。具体的には、酸素ガスの流量を低減させることで塩素ガスの濃度を高める。第２ガスの流量を減少させた後、第１ガスと、第２ガスとを用いて炭化珪素基板１０の第１の主面１０ａがエッチングされる（第２エッチング工程）。好ましくは、第２エッチング工程において、第２ガスの導入が停止されてもよい。第２ガスの導入が停止された後、第１ガスを用いて炭化珪素基板１０の第１の主面１０ａがエッチングされる。具体的には、塩素ガスと酸素ガスとを用いて炭化珪素基板１０の第１の主面１０ａがエッチングされた（第１エッチング工程）後、酸素ガスの導入が停止される。酸素ガスの導入が停止された後、塩素ガスを用いて炭化珪素基板１０の第１の主面１０ａがエッチングされる（第２エッチング工程）。熱エッチング工程の後、エッチングマスク４０が除去される。
第１エッチング工程および第２エッチング工程の各々において、たとえば７００℃以上１０００℃以下で炭化珪素基板１０の第１の主面１０ａが熱エッチングされ、好ましくは８００℃以上９００℃以下で炭化珪素基板１０の第１の主面１０ａが熱エッチングされる。第２エッチング工程における炭化珪素基板１０の温度は、第１エッチング工程における炭化珪素基板１０の温度よりも低くてもよい。炭化珪素基板１０の温度を低減させることにより、炭化珪素のエッチングレートが低くなるので、炭化珪素基板１０の第１の主面１０ａに形成されるトレンチＴＲの形状を精度良く制御することができる。
以上により、炭化珪素基板１０の第１の主面１０ａにおいて、ソース領域１４と、ベース領域１３とを貫通してドリフト領域１２に至る側面ＳＷと、ドリフト領域１２に位置する底部ＢＴとを有するトレンチＴＲが形成される。図１１を参照して、トレンチＴＲの側面ＳＷは、第１の主面１０ａと連接し、ソース領域１４に形成される第１側面部ＳＷ１と、第１側面部ＳＷ１と連接し、ソース領域１４、ベース領域１３およびドリフト領域１２により形成される第２側面部ＳＷ２とを有している。好ましくは、トレンチＴＲの形成時、側面ＳＷ上、特にベース領域１３上において、特殊面が自己形成される。特殊面の詳細については後述する。
次に、ゲート酸化膜形成工程（Ｓ３０：図５）が実施される。図１２を参照して、炭化珪素基板１０の第１の主面１０ａと、トレンチＴＲの側面ＳＷと、トレンチＴＲの底部ＢＴとを覆うゲート酸化膜１５が形成される。より詳細には、トレンチＴＲの側面ＳＷにおいて、ドリフト領域１２と、ベース領域１３と、ソース領域１４とに接し、かつトレンチＴＲの底部ＢＴにおいてドリフト領域１２と接するゲート酸化膜１５が形成される。ゲート酸化膜１５は、たとえば熱酸化により形成される。
好ましくは、１３００℃以下で炭化珪素基板１０を酸化することにより、ゲート酸化膜１５がトレンチＴＲの側面ＳＷおよび底部ＢＴの各々に接して形成される。より好ましくは、１２５０℃以下で炭化珪素基板１０を酸化することによりゲート酸化膜１５が形成され、さらに好ましくは１１００℃以下で炭化珪素基板１０を酸化することによりゲート酸化膜１５が形成される。１３００℃以下の温度において、トレンチＴＲが形成された炭化珪素基板１０を熱酸化することによりゲート酸化膜１５を形成することにより、炭化珪素の酸化速度の面方位依存性を大きくすることができる。図４に示すように、炭化珪素の酸化速度は、炭化珪素の面方位により異なる。具体的には、炭化珪素基板１０の第１の主面１０ａ上に形成されるゲート酸化膜１５の成長速度は、トレンチＴＲの側面ＳＷ（特にチャネル領域）上におけるゲート酸化膜１５の成長速度よりも大きい。炭化珪素の酸化速度の面内依存性は、１３００℃以下で顕著に大きくなり、１３００℃を超えると小さくなる。つまり、ゲート酸化膜１５を、１３００℃以下の温度においてトレンチＴＲが形成された炭化珪素基板１０を熱酸化することにより形成することにより、炭化珪素基板１０の第１の主面１０ａ上のゲート酸化膜１５の部分の厚みを、トレンチＴＲの側面ＳＷ（特にチャネル領域）上のゲート酸化膜１５の部分の厚みよりも、顕著に大きくすることができる。なお、１３００℃以下でトレンチＴＲの側面ＳＷおよび底部ＢＴの各々に接するゲート酸化膜１５を形成した後、１３００℃よりも高い温度（たとえば１３５０℃程度）でゲート酸化膜１５を加熱することにより、ゲート酸化膜１５の膜質を向上させてもよい。
図３を参照して、ゲート酸化膜形成後において、炭化珪素基板１０の第１の主面１０ａとトレンチＴＲの側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分の厚みｔ１は、ベース領域１３上のゲート酸化膜１５の部分の厚みｔ３よりも大きい。炭化珪素基板１０の第１の主面１０ａとトレンチＴＲの側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分の厚みｔ１とは、第１の主面１０ａに対して垂直な方向におけるゲート酸化膜１５の厚みである。またベース領域１３上のゲート酸化膜１５の部分の厚みｔ３とは、ベース領域１３により形成される第２側面部ＳＷ２の部分に対して垂直な方向におけるゲート酸化膜１５の部分の厚みである。好ましくは、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みｔ４は、ベース領域１３上のゲート酸化膜１５の部分の厚みｔ３よりも大きい。トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みｔ４とは、トレンチＴＲの底部ＢＴに対して垂直な方向におけるゲート酸化膜１５の部分の厚みｔ４である。好ましくは、ソース領域１４上のゲート酸化膜１５の部分の厚みｔ２は、第１の主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みよりも小さく、かつベース領域１３上のゲート酸化膜１５の部分の厚みｔ３よりも大きい。ソース領域１４上のゲート酸化膜１５の部分の厚みとは、第１側面部ＳＷ１に対して垂直な方向におけるゲート酸化膜１５の部分の厚みｔ２のことである。
ゲート酸化膜形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート酸化膜１５とベース領域１３との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。ＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート酸化膜１５の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート酸化膜１５とベース領域１３との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
好ましくは、ゲート酸化膜１５を形成する工程後において、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２は、ソース領域１４に位置する。言い換えれば、第１側面部ＳＷ１と、第２側面部ＳＷ２との接点Ｃ２は、ベース領域１３と第１の主面１０ａとの間に位置する。第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ炭化珪素基板１０の第１の主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する第１角度θ１は、ドリフト領域１２とベース領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する第２角度θ２よりも小さい。好ましくは、ドリフト領域１２とベース領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する第２角度θ２は、５０°以上６５°以下である。好ましくは、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ炭化珪素基板１０の第１の主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する第１角度θ１は、２０°以上５０°未満である。
次に、ゲート電極形成工程（Ｓ４０：図５）が実施される。図１３を参照して、ゲート酸化膜１５上にゲート電極２７が形成される。たとえば、ゲート電極２７は、ゲート酸化膜１５上に、導体または不純物がドープされたポリシリコンを成膜することにより形成される。次に、ゲート電極２７の露出面を覆うように、ゲート電極２７およびゲート酸化膜１５上に層間絶縁膜２１が形成される。層間絶縁膜２１は、トレンチＴＲの内部を埋めるように形成される。次に、層間絶縁膜２１およびゲート酸化膜１５に開口部が形成されるようにエッチングが行われる。当該開口部によって、炭化珪素基板１０の第１の主面１０ａ上において、ソース領域１４と、コンタクト領域１８とがゲート酸化膜１５および層間絶縁膜２１から露出される。
次に、ソース電極形成工程（Ｓ５０：図５）が実施される。図１４を参照して、ソース領域１４と、コンタクト領域１８とに接するソース電極１６が形成される。ソース電極１６は、たとえばＴｉＡｌＳｉを含む材料からなる。次に、ソース電極１６が形成された炭化珪素基板１０が、たとえば１０００℃程度に加熱されることにより、ソース電極１６が炭化珪素基板１０のソース領域１４とオーミック接合する。次に、ソース電極１６に接してソース配線層１９が形成される。ソース配線層１９は、たとえばアルミニウムを含む材料からなる。次に、炭化珪素単結晶基板１１の第２の主面１０ｂに、たとえばＮｉＳｉを含む材料からなるドレイン電極２０が形成される。以上により、図１に示すＭＯＳＦＥＴ１の製造が完成する。
（特殊面）
上述した「特殊面」について詳しく説明する。上述したように、側面ＳＷ（図３参照）は、特にベース領域１３上において特殊面を有することが好ましい。以下、側面ＳＷが特殊面を有する場合について説明する。
図１５に示すように、特殊面を有する側面ＳＷは、面Ｓ１（第１の面）を含む。面Ｓ１は面方位｛０−３３−８｝を有し、好ましくは面方位（０−３３−８）を有する。好ましくは、側面ＳＷは面Ｓ１を微視的に含む。好ましくは、側面ＳＷはさらに面Ｓ２（第２の面）を微視的に含む。面Ｓ２は面方位｛０−１１−１｝を有し、好ましくは面方位（０−１１−１）を有する。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いることができる。
好ましくは、側面ＳＷは複合面ＳＲを有する。複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）により観察し得る。複合面ＳＲは面方位｛０−１１−２｝を有し、好ましくは面方位（０−１１−２）を有する。この場合、複合面ＳＲは｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
次に、複合面ＳＲの詳細な構造について説明する。
一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００−１）面から見ると、図１６に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
図１７に示すように、（１１−２０）面（図１６の線ＸＶＩＩ−ＸＶＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０−１１−２）面に完全に沿うようには配列されていない。図１７においてはＢ層の原子の位置を通るように（０−１１−２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０−１１−２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０−１１−２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
図１８に示すように、複合面ＳＲは、面方位（０−３３−８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０−１１−２）面（図１７）に対応する。
図１９に示すように、複合面ＳＲを（０１−１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図１９においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図１９においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
次に図２０を参照して、側面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２０のグラフにおいて、横軸は、チャネル面を有する側面ＳＷの巨視的な面方位と（０００−１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−３３−８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０−３３−８）とされることによって、微視的な面方位（０−３３−８）、つまり原子レベルまで考慮した場合の面方位（０−３３−８）が形成される割合が確率的に高くなったためと考えられる。
一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−１１−２）のとき（矢印ＥＸ）に最大となった。この理由は、図１８および図１９に示すように、面方位（０−３３−８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０−３３−８）が占める割合が高くなったためと考えられる。
なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２１に示すグラフにおいて、横軸はチャネル方向と＜０−１１−２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図１５）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
図２２に示すように、側面ＳＷは複合面ＳＲ（図２２においては直線で単純化されて示されている。）に加えてさらに面Ｓ３（第３の面）を含んでもよい。この場合、側面ＳＷの｛０００−１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０−３３−８}面となる表面がある。より好ましくは、側面ＳＷの（０００−１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０−３３−８）面となる表面がある。
より具体的には側面ＳＷは、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを含んでもよい。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。
以上のように、ベース領域１３により形成されるトレンチＴＲの側面ＳＷ（言い換えれば、第２側面部ＳＷ２）は、面方位｛０−３３−８｝を有する第１の面Ｓ１を含んでもよい。好ましくは、第２側面部ＳＷ２は、第１の面Ｓ１を微視的に含み、第２側面部ＳＷ２はさらに、面方位｛０−１１−１｝を有する第２の面Ｓ２を微視的に含む。好ましくは、第２側面部ＳＷ２の第１の面Ｓ１および第２の面Ｓ２は、面方位｛０−１１−２｝を有する複合面を含む。好ましくは、第２側面部ＳＷ２は、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する。
次に、本実施の形態に係る炭化珪素半導体装置およびその製造方法の作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴ１によれば、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みは、ベース領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。そのため、ベース領域１３のチャネル部分の抵抗を低く維持しつつ、主面１０ａと側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分におけるリーク電流を抑制することができる。結果として、高い信頼性を有しかつチャネル抵抗を低く維持可能なＭＯＳＦＥＴ１を得ることができる。
また本実施の形態に係るＭＯＳＦＥＴ１によれば、ドリフト領域１２とベース領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する角度θ２は、５０°以上６５°以下である。これにより、ベース領域１３におけるチャネル抵抗を効果的に低減することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する角度θ１は、２０°以上５０°未満である。当該角度θ１を２０°以上とすることにより、トレンチＴＲの幅が広がることにより、セル密度が低減することを抑制することができる。当該角度θ１を５０°未満とすることにより、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上におけるゲート酸化膜１５の厚みを効果的に大きくすることができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みは、ベース領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。これにより、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５において、リーク電流が発生することを抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、トレンチＴＲの第２側面部ＳＷ２は、面方位｛０−３３−８｝を有する第１の面Ｓ１を含む。これにより、側面ＳＷにおけるチャネル抵抗を低減可能である。よってＭＯＳＦＥＴ１のオン抵抗を低減することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、トレンチＴＲの第２側面部ＳＷ２は、第１の面Ｓ１を微視的に含み、第２側面部ＳＷ２はさらに、面方位｛０−１１−１｝を有する第２の面Ｓ２を微視的に含む。これにより、側面ＳＷにおけるチャネル抵抗をより低減可能である。よってＭＯＳＦＥＴ１のオン抵抗を低減することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、トレンチＴＲの第２側面部ＳＷ２の第１の面Ｓ１および第２の面Ｓ２は、面方位｛０−１１−２｝を有する複合面を含む。これにより、側面ＳＷにおけるチャネル抵抗をより低減可能である。よってＭＯＳＦＥＴ１のオン抵抗を低減することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、トレンチＴＲの第２側面部ＳＷ２は、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する。これにより、側面ＳＷにおけるチャネル抵抗をより低減可能である。よってＭＯＳＦＥＴ１のオン抵抗を低減することができる。
本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みは、ベース領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。そのため、ベース領域１３のチャネル部分の抵抗を低く維持しつつ、主面１０ａと側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分におけるリーク電流を抑制することができる。結果として、高い信頼性を有しかつチャネル抵抗を低く維持可能なＭＯＳＦＥＴ１を得ることができる。
また本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ゲート酸化膜１５を形成する工程は、１３００℃以下で炭化珪素基板１０を酸化する工程を含む。これにより、炭化珪素の酸化速度の面方位依存性を大きくすることができる。そのため、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みを、トレンチＴＲの側面ＳＷ（特にベース領域１３）上のゲート酸化膜１５の部分の厚みよりも、顕著に大きくすることができる。結果として、より高い信頼性を有しかつチャネル抵抗を低く維持可能なＭＯＳＦＥＴ１を得ることができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１ガスは、塩素およびインターハロゲン化合物からなる群から選択される少なくともいずれかを含む。これにより、炭化珪素を効果的にエッチングすることができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０をエッチングする工程は、第１ガスと、酸素、フッ素および水素の少なくともいずれかを含む第２ガスとを用いて炭化珪素基板をエッチングする第１工程と、第１工程における第２ガスの流量よりも第２ガスの流量を減少させた後、第１ガスと、第２ガスとを用いて炭化珪素基板１０をエッチングする第２工程とを含む。これにより、トレンチＴＲの形状を精度良く制御することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第２工程において、第２ガスの導入を停止した後、第１ガスを用いて炭化珪素基板１０がエッチングされる。これにより、トレンチＴＲの形状をより精度良く制御することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第２ガスは、酸素、フッ素、水素、六フッ化硫黄、四フッ化炭素、塩化水素、一酸化塩素、二酸化塩素、一酸化二塩素および七酸化二塩素からなる群から選択される少なくともいずれかを含む。これにより、炭化珪素をより効果的にエッチングすることができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、トレンチＴＲを形成する工程は、７００℃以上１０００℃以下で炭化珪素基板１０をエッチングする工程を含む。炭化珪素基板１０を７００℃以上でエッチングすることにより、炭化珪素を効果的にエッチングすることができる。炭化珪素基板１０を１０００℃以下でエッチングすることにより、炭化珪素のエッチングレートが高くなり過ぎることを抑制することができるので、トレンチＴＲの形状を精度良く制御することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ゲート酸化膜１５を形成する工程後において、ドリフト領域１２とベース領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する角度θ２は、５０°以上６５°以下である。これにより、ベース領域１３におけるチャネル抵抗を効果的に低減することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ゲート酸化膜１５を形成する工程後において、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する角度θ１は、２０°以上５０°未満である。当該角度θ１を２０°以上とすることにより、トレンチＴＲの幅が広がることにより、セル密度が低減することを抑制することができる。当該角度θ１を５０°未満とすることにより、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上におけるゲート酸化膜１５の厚みを効果的に大きくすることができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ゲート酸化膜１５を形成する工程後において、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。これにより、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５において、リーク電流が発生することを抑制することができる。
なお上記実施の形態において、第１導電型はｎ型であり、かつ第２導電型はｐ型であるとして説明したが、第１導電型をｐ型とし、かつ第２導電型をｎ型としてもよい。炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 炭化珪素半導体装置（ＭＯＳＦＥＴ）
２ 炭化珪素エピタキシャル層
１０ 炭化珪素基板
１０ａ 第１の主面
１０ｂ 第２の主面
１１ 単結晶基板
１２ ドリフト領域（第１不純物領域）
１３ ベース領域（第２不純物領域）
１３ａ 境界面
１４ ソース領域（第３不純物領域）
１５ ゲート酸化膜
１６ ソース電極
１８ コンタクト領域
１９ ソース配線層
２０ ドレイン電極
２１ 層間絶縁膜
２７ ゲート電極
４０ エッチングマスク
ＢＴ 底部
Ｃ１，Ｃ２ 接点
ＣＤ チャネル方向
Ｄ１，Ｄ２ 角度
ＥＸ 矢印
ＭＣ プロット群
Ｓ１ 第１の面
Ｓ２ 第２の面
ＳＱ，ＳＲ 複合面
ＳＷ 側面
ＳＷ１ 第１側面部
ＳＷ２ 第２側面部
ＴＱ 凹部
ＴＲ トレンチ

Claims (9)

  1. 主面を有する炭化珪素基板を準備する工程を備え、
    前記炭化珪素基板は、第１導電型を有する第１不純物領域と、前記第１不純物領域上に設けられ前記第１導電型と異なる第２導電型を有する第２不純物領域と、前記第２不純物領域上に設けられ前記第１導電型を有し前記主面の少なくとも一部を構成する第３不純物領域とを含み、さらに、
    前記炭化珪素基板の前記主面に、前記第３不純物領域および前記第２不純物領域を貫通して前記第１不純物領域に至る側面と、前記第１不純物領域に位置する底部とを有するトレンチを形成する工程とを備え、
    前記側面は、前記主面と連接する第１側面部と、前記第１側面部と前記底部とを繋ぐ第２側面部とを有し、
    前記第１側面部と前記第２側面部との接点は、前記第３不純物領域に位置し、
    前記第１側面部と前記第２側面部との接点を通り、かつ前記主面と平行な直線と、前記第１側面部とが形成する角度は、前記第１不純物領域と前記第２不純物領域との境界面と、前記第２側面部とが形成する角度よりも小さく、さらに、
    前記トレンチの前記第１側面部において前記第３不純物領域に接し、前記トレンチの前記第２側面部において前記第３不純物領域と前記第２不純物領域とに接し、かつ前記トレンチの前記底部において前記第１不純物領域に接するゲート酸化膜を形成する工程と、
    前記ゲート酸化膜上に設けられたゲート電極と形成する工程とを備え、
    前記主面と前記第１側面部との接点上の前記ゲート酸化膜の部分の厚みは、前記第２不純物領域上の前記ゲート酸化膜の部分の厚みよりも大きく、
    前記トレンチを形成する工程は、塩素を含む第１ガスを用いて前記炭化珪素基板をエッチングする工程を含み、
    前記炭化珪素基板をエッチングする工程は、前記第１ガスと、酸素、フッ素および水素の少なくともいずれかを含む第２ガスとを用いて前記炭化珪素基板をエッチングする第１工程と、
    前記第１工程における前記第２ガスの流量よりも前記第２ガスの流量を減少させた後、前記第１ガスと、前記第２ガスとを用いて前記炭化珪素基板をエッチングする第２工程とを含む、炭化珪素半導体装置の製造方法。
  2. 前記ゲート酸化膜を形成する工程は、１３００℃以下で前記炭化珪素基板を酸化する工程を含む、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記第１ガスは、塩素およびインターハロゲン化合物からなる群から選択される少なくともいずれかを含む、請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 前記第２工程において、前記第２ガスの導入を停止した後、前記第１ガスを用いて前記炭化珪素基板がエッチングされる、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 前記第２ガスは、酸素、フッ素、水素、六フッ化硫黄、四フッ化炭素、塩化水素、一酸化塩素、二酸化塩素、一酸化二塩素および七酸化二塩素からなる群から選択される少なくともいずれかを含む、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 前記トレンチを形成する工程は、７００℃以上１０００℃以下で前記炭化珪素基板をエッチングする工程を含む、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  7. 前記ゲート酸化膜を形成する工程後において、前記第１不純物領域と前記第２不純物領域との境界面と、前記第２側面部とが形成する角度は、５０°以上６５°以下である、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  8. 前記ゲート酸化膜を形成する工程後において、前記第１側面部と前記第２側面部との接点を通り、かつ前記主面と平行な直線と、前記第１側面部とが形成する角度は、２０°以上５０°未満である、請求項１〜請求項７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  9. 前記ゲート酸化膜を形成する工程後において、前記トレンチの前記底部上の前記ゲート酸化膜の部分の厚みは、前記第２不純物領域上の前記ゲート酸化膜の部分の厚みよりも大きい、請求項１〜請求項８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6848317B2 (ja) * 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
US10777676B2 (en) * 2016-11-11 2020-09-15 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP6825719B2 (ja) * 2017-11-13 2021-02-03 富士電機株式会社 半導体装置および半導体装置の製造方法
CN111785618A (zh) * 2020-06-28 2020-10-16 上海华虹宏力半导体制造有限公司 沟槽栅结构的制作方法
CN112530795A (zh) * 2020-08-21 2021-03-19 中国工程物理研究院电子工程研究所 基于小角度深刻蚀工艺的碳化硅功率器件终端及制作方法
JP2024069740A (ja) * 2021-03-29 2024-05-22 住友電気工業株式会社 炭化珪素半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3471473B2 (ja) * 1994-04-06 2003-12-02 株式会社デンソー 半導体装置及びその製造方法
DE69534888T2 (de) 1994-04-06 2006-11-02 Denso Corp., Kariya Herstellungsverfahren für Halbleiterbauelement mit Graben
JP4192281B2 (ja) * 1997-11-28 2008-12-10 株式会社デンソー 炭化珪素半導体装置
JP2008311406A (ja) * 2007-06-14 2008-12-25 Toyota Motor Corp 溝ゲート型ＳｉＣ半導体装置の製造方法
JP5556053B2 (ja) 2009-04-27 2014-07-23 富士電機株式会社 炭化珪素半導体素子の製造方法
WO2011048800A1 (ja) * 2009-10-23 2011-04-28 パナソニック株式会社 半導体装置およびその製造方法
JP5510309B2 (ja) * 2010-12-22 2014-06-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5668576B2 (ja) * 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
JP5879770B2 (ja) * 2011-06-27 2016-03-08 住友電気工業株式会社 半導体装置およびその製造方法
JP5894383B2 (ja) 2011-06-30 2016-03-30 ローム株式会社 半導体装置およびその製造方法
JP5834801B2 (ja) * 2011-11-16 2015-12-24 住友電気工業株式会社 半導体装置の製造方法および半導体装置
JP5806600B2 (ja) * 2011-11-21 2015-11-10 住友電気工業株式会社 炭化珪素半導体装置の製造方法
WO2013076890A1 (ja) * 2011-11-21 2013-05-30 パナソニック株式会社 半導体装置及びその製造方法
JP2013175593A (ja) * 2012-02-24 2013-09-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2013232533A (ja) * 2012-04-27 2013-11-14 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2014007310A (ja) * 2012-06-26 2014-01-16 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2014056882A (ja) * 2012-09-11 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法

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