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WO2014027520A1 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

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Publication number
WO2014027520A1
WO2014027520A1 PCT/JP2013/068098 JP2013068098W WO2014027520A1 WO 2014027520 A1 WO2014027520 A1 WO 2014027520A1 JP 2013068098 W JP2013068098 W JP 2013068098W WO 2014027520 A1 WO2014027520 A1 WO 2014027520A1
Authority
WO
WIPO (PCT)
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region
silicon carbide
semiconductor device
carbide semiconductor
contact
Prior art date
Application number
PCT/JP2013/068098
Other languages
English (en)
French (fr)
Inventor
増田　健良
和田　圭司
透 日吉
Original Assignee
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
Publication of WO2014027520A1 publication Critical patent/WO2014027520A1/ja

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    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes

Definitions

  • the present invention relates to a silicon carbide semiconductor device, and more particularly to a silicon carbide semiconductor device having a gate insulating film.
  • Patent Document 1 a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor) having a groove is disclosed.
  • This MOSFET has a p-type body layer having a portion as a channel region in which an inversion layer is formed.
  • An n-type source contact layer is formed on the p-type body layer.
  • a p-type contact region is formed so as to be surrounded by the n-type source contact layer.
  • a source electrode that contacts the n-type source contact layer and the p-type contact region is also provided.
  • the inversion layer formed in the channel region in the p-type body region is lost. Specifically, electrons in the channel region are removed to the source electrode via the contact region.
  • an enhancement type MOSFET originally operates like a depletion type. . More generally speaking, when switching to the off state, the switching threshold is closer to zero than the intended value due to insufficient removal of carriers in the channel region, In some cases, the sign may be reversed.
  • the present invention has been made to solve such a problem, and an object of the present invention is to provide a silicon carbide semiconductor device capable of suppressing fluctuations in a switching threshold value.
  • the silicon carbide semiconductor device of the present invention has a silicon carbide substrate, a first main electrode, a second main electrode, a gate insulating film, and a gate electrode.
  • the silicon carbide substrate has a first surface and a second surface.
  • the silicon carbide substrate includes a first region having a first conductivity type, a second region having a second conductivity type different from the first conductivity type, and a third region having a first conductivity type. And a fourth region having the second conductivity type.
  • the second region is in contact with the first region, is separated from the first surface by the first region, partially constitutes the second surface, and the second region is formed on the second surface. 1 area is surrounded.
  • the third region is in contact with the second region, partially configures the second surface, and surrounds the second region on the second surface.
  • the fourth region has an impurity concentration higher than the impurity concentration of the second region, is in contact with the second region, partially constitutes the second surface, and on the second surface Surrounding the third region.
  • the first main electrode is provided on the first surface.
  • the second main electrode is in contact with each of the third region and the fourth region.
  • the gate insulating film is provided on the second region.
  • the gate electrode is provided on the gate insulating film.
  • the fourth region is provided so as to surround the second region having the portion that becomes the channel region.
  • the distance between the portion composed of the second region of the second surface and the fourth region via the interface between the second region and the third region is about 3.5 ⁇ m. It is as follows. This reduces the distance that carriers to be removed must move from the channel region to the fourth region when switching to the off state. Therefore, carriers in the channel region can be more surely removed at the time of switching to the off state.
  • the second region has an impurity concentration of 5 ⁇ 10 17 / cm 3 or more. This reduces the electrical resistance of the path in the second region where carriers removed from the channel region to the fourth region move during switching to the off state. Therefore, carriers in the channel region can be more surely removed at the time of switching to the off state.
  • the second region is an epitaxial layer provided on the first region.
  • crystal defects in the second region can be suppressed as compared with the case where the second region is a layer formed by an ion implantation method. Therefore, the electrical resistance of the path in the second region where carriers removed from the channel region to the fourth region move during switching to the off state is reduced. Therefore, carriers in the channel region can be more surely removed at the time of switching to the off state.
  • the thickness of the second region between the first region and the third region is not less than 0.2 ⁇ m and not more than 1.5 ⁇ m.
  • a trench having a side wall may be provided on the second surface of the silicon carbide substrate.
  • the second region may be covered with a gate insulating film on the sidewall.
  • the second surface of the silicon carbide substrate may be flat. Thereby, a planar type silicon carbide semiconductor device is obtained.
  • FIG. 1 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a first embodiment of the present invention.
  • FIG. 2 is a partial top view schematically showing a silicon carbide substrate included in the silicon carbide semiconductor device of FIG. 1.
  • FIG. 3 is a schematic partial sectional view taken along line III-III in FIG.
  • FIG. 4 is a schematic partial sectional view taken along line IV-IV in FIG. 1.
  • FIG. 2 is a partial cross sectional view schematically showing a configuration of a silicon carbide substrate included in the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 1 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in a first embodiment of the present invention.
  • FIG. 2 is a partial top view schematically showing a silicon carbide substrate included in the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 2 is a partial cross sectional view schematically showing how carriers in a channel region are removed when switching the silicon carbide semiconductor device of FIG. 1 to an off state.
  • FIG. 13 is a partial top view schematically showing a silicon carbide substrate included in the silicon carbide semiconductor device of FIG. 12.
  • FIG. 14 is a schematic partial cross-sectional view taken along line XIV-XIV in FIG. 12.
  • FIG. 13 is a schematic partial cross-sectional view taken along line XV-XV in FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing a configuration of a silicon carbide substrate included in the silicon carbide semiconductor device of FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing a ninth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing a tenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing an eleventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing a twelfth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 12.
  • FIG. 13 is a partial cross sectional view schematically showing how carriers in a channel region are removed when switching the silicon carbide semiconductor device of FIG. 12 to an off state. It is a graph which shows an example of the relationship between the distance L2 of FIG. 16, and a threshold voltage. It is a fragmentary sectional view which shows schematically the fine structure of the special surface of a silicon carbide semiconductor substrate.
  • FIG. 3 is a diagram showing a crystal structure of a (000-1) plane in polytype 4H hexagonal crystal.
  • FIG. 33 is a view showing a crystal structure of a (11-20) plane along line XXXIII-XXXIII in FIG. 32.
  • FIG. 32 is a view showing a crystal structure in the vicinity of the surface of the composite surface in FIG. 31 in the (11-20) plane.
  • FIG. 32 is a view of the composite surface of FIG. 31 as viewed from the (01-10) plane. It is a figure which shows the modification of FIG.
  • FIG. 5 is a graph showing an example of a relationship between a channel surface and a (000-1) plane viewed macroscopically and channel mobility when a thermal etching is performed and when it is not performed. It is. It is a graph which shows an example of the relationship between the angle between a channel direction and the ⁇ 0-11-2> direction, and channel mobility.
  • MOSFET 100 silicon carbide semiconductor device of the present embodiment is a planar power semiconductor device, and has a plurality of cell structures CL1 arranged periodically.
  • the MOSFET 100 includes an epitaxial substrate 189, a drain electrode 101 (first main electrode), a source electrode 102 (second main electrode), a source contact 103, a source wiring 104, a gate oxide film. 110 (gate insulating film), a gate electrode 111, a gate contact 112, a gate wiring 113, and interlayer insulating films 119 and 120.
  • the epitaxial substrate 189 is made of silicon carbide.
  • the crystal structure of silicon carbide is preferably hexagonal, and more preferably polytype 4H.
  • Epitaxial substrate 189 has a lower surface P1 (first surface) and an upper surface P2 (second surface).
  • the upper surface P2 is flat. That is, the MOSFET 100 is a planar type.
  • Epitaxial substrate 189 includes single crystal substrate 180, drift region 181 (first region) having n type (first conductivity type), and p type (second conductivity type different from the first conductivity type).
  • the one surface of the single crystal substrate 180 constitutes the lower surface P1.
  • a drift region 181 is provided on a surface opposite to the one surface of single crystal substrate 180.
  • Body region 182 is in contact with drift region 181. Body region 182 is separated from lower surface P1 by drift region 181 (FIG. 1). The body region 182 partially constitutes the upper surface P2. Body region 182 surrounds drift region 181 on upper surface P2 (FIG. 2).
  • the impurity concentration of the body region 182 is preferably about 5 ⁇ 10 17 / cm 3 or more and about 3 ⁇ 10 18 / cm 3 or less, for example, about 1 ⁇ 10 18 / cm 3 .
  • the source region 183 is in contact with the body region 182.
  • the source region 183 partially constitutes the upper surface P2.
  • the source region 183 surrounds the body region 182 on the upper surface P2 (FIG. 2).
  • the contact region 184 is in contact with the body region 182.
  • the contact region 184 partially constitutes the upper surface P2.
  • the contact region 184 surrounds the source region 183 on the upper surface P2 (FIG. 2).
  • the contact region 184 extends in a web shape so as to form a honeycomb shape on the upper surface P2.
  • Contact region 184 has an impurity concentration higher than that of body region 182.
  • the drain electrode 101 is provided on the lower surface P1.
  • Source electrode 102 is in contact with each of source region 183 and contact region 184.
  • Gate oxide film 110 is provided on body region 182.
  • the gate electrode 111 is provided on the gate oxide film 110.
  • the gate oxide film 110 covers the body region 182 on the upper surface P2.
  • the gate electrode 111 is provided on the gate oxide film 110.
  • the interlayer insulating film 119 covers the gate electrode 111.
  • Gate oxide film 110 and interlayer insulating film 119 have openings that expose each of source region 183 and contact region 184 on upper surface P2. In this opening, the source electrode 102 is in ohmic contact with each of the source region 183 and the contact region 184.
  • the gate contact 112 is provided in a contact hole formed in each of the interlayer insulating films 119 and 120 so as to connect the gate wiring 113 and the gate electrode 111.
  • the source wiring 104 is provided on the interlayer insulating film 120.
  • the source contact 103 is provided in a contact hole formed in the interlayer insulating film 120 so as to connect the source wiring 104 and the source electrode 102.
  • the gate wiring 113 is provided on the interlayer insulating film 120. As shown in FIG. 4, the gate lines 113 and the source lines 104 are alternately arranged and extend in the same direction.
  • the drain electrode 101 (FIG. 1) is provided on the lower surface P1 of the epitaxial substrate 189.
  • the drain electrode 101 is in ohmic contact with the lower surface P1 of the epitaxial substrate.
  • the distance L1 between the contact region 184 and the portion formed from the body region 182 of the upper surface P2 via the interface between the body region 182 and the source region 183 is about 3.5 ⁇ m or less. It is preferable that The thickness t1 (the vertical dimension in the figure) of the body region 182 between the drift region 181 and the source region 183 is preferably about 0.2 ⁇ m or more, and more preferably about 0.3 ⁇ m or more. . The thickness t1 is preferably about 1.5 ⁇ m or less.
  • epitaxial substrate 189 is formed by epitaxial growth on single crystal substrate 180.
  • drift region 181 a part of the epitaxial layer obtained by epitaxial growth can be used as it is.
  • This epitaxial growth can be performed by a CVD (Chemical Vapor Deposition) method.
  • hydrogen gas may be used as the carrier gas.
  • source gas for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) can be used.
  • SiH 4 silane
  • propane C 3 H 8
  • body region 182, source region 183, and contact region 184 are formed by ion implantation into the epitaxial layer.
  • a surface treatment by thermal etching may be performed on the upper surface P2 of the epitaxial substrate.
  • This etching can be performed, for example, by heating epitaxial substrate 189 in an atmosphere containing at least one or more types of halogen atoms.
  • the at least one or more types of halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • This atmosphere is, for example, Cl 2 , BCL 3 , SF 6 , or CF 4 .
  • an activation annealing process is performed to activate the impurities introduced by ion implantation. For example, heating is performed for 30 minutes at a temperature of about 1700 ° C. in an atmosphere of argon (Ar) gas.
  • the above-described thermal etching may be performed after activation annealing. In this case, it is possible to prevent the atomic arrangement on the special surface from being disturbed by the activation annealing.
  • gate oxide film 110 is formed on upper surface P2.
  • the gate oxide film 110 is formed by, for example, thermal oxidation. Thermal oxidation is performed, for example, by heating in air or oxygen at a temperature of about 1200 ° C. for about 30 minutes. Next, nitrogen annealing is performed. Thereby, the nitrogen concentration is adjusted so that the maximum value of the nitrogen concentration in the region within 10 nm from the interface between epitaxial substrate 189 and gate oxide film 110 is about 1 ⁇ 10 21 / cm 3 or more. For example, heating is performed for about 120 minutes at a temperature of about 1100 ° C. in an atmosphere of a nitrogen-containing gas such as nitrogen monoxide (NO) gas.
  • a nitrogen-containing gas such as nitrogen monoxide (NO) gas.
  • an inert gas annealing treatment may be further performed. For example, heating is performed for about 60 minutes at a temperature of about 1100 ° C. in an argon gas atmosphere. Thereby, high channel mobility can be realized with good reproducibility.
  • a gate electrode 111 is formed on the gate oxide film 110.
  • an interlayer insulating film 119 is formed on the gate oxide film 110 so as to cover the gate electrode 111.
  • the gate oxide film 110 and the interlayer insulating film 119 are patterned to provide an opening exposing the source region 183 and the contact region 184.
  • This patterning can be done, for example, using photolithography and etching.
  • the source electrode 102 that contacts each of the source region 183 and the contact region 184 is formed in this opening.
  • a drain electrode 101 is formed on the lower surface P1 of the epitaxial substrate 189.
  • interlayer insulating film 120 covering each of interlayer insulating film 119 and source electrode 102 is formed.
  • a contact hole that passes through interlayer insulating films 120 and 119 and reaches gate electrode 111 and a contact hole that passes through interlayer insulating film 120 and reaches source electrode 102 are formed.
  • source contact 103, source wiring 104, gate contact 112, and gate wiring 113 are formed. Thereby, MOSFET100 is obtained.
  • the inversion layer formed in the channel region in body region 182 is lost when switching from the on state to the off state. Specifically, the electrons EL in the channel region are removed to the source electrode 102 (not shown in FIG. 11) via the contact region 184. If the movement of the electron EL in the channel region to the contact region 184 is insufficient at the time of switching to the OFF state, switching is caused due to insufficient removal of carriers in the channel region. There may be fluctuations in which the threshold value approaches zero than intended, or, in extreme cases, the sign is reversed.
  • contact region 184 is provided so as to surround body region 182 having a portion that becomes a channel region (FIG. 2).
  • FOG. 2 channel region
  • the distance L1 (FIG. 5) between the portion of the upper surface P2 formed of the body region 182 and the contact region 184 via the interface between the body region 182 and the source region 183 is about 3.5 ⁇ m or less. It is. This reduces the distance that carriers removed from the channel region to contact region 184 must travel when switching to the off state. Therefore, carriers in the channel region can be more surely removed at the time of switching to the off state.
  • body region 182 has an impurity concentration of about 5 ⁇ 10 17 / cm 3 or more. This reduces the electrical resistance of the path in the body region 182 where carriers removed from the channel region to the contact region 184 move when switching to the off state. Therefore, carriers in the channel region can be more surely removed at the time of switching to the off state.
  • the thickness t1 (FIG. 5) of the body region 182 between the drift region 181 and the source region 183 is about 0.2 ⁇ m or more and about 1.5 ⁇ m or less.
  • the electrical resistance of the path in the body region 182 between the drift region 181 and the source region 183, in which carriers removed from the channel region to the contact region 184 move during switching to the off state, is reduced. Therefore, carriers in the channel region can be more surely removed at the time of switching to the off state.
  • MOSFET 200 silicon carbide semiconductor device of the present embodiment is a trench type power semiconductor device, and has a plurality of cell structures CL2 arranged periodically.
  • the MOSFET 200 includes an epitaxial substrate 289, a drain electrode 201 (first main electrode), a source electrode 202 (second main electrode), a source contact 203, a source wiring 204, a gate oxide film.
  • 210 gate insulating film
  • the epitaxial substrate 289 is made of silicon carbide.
  • the crystal structure of silicon carbide is preferably hexagonal, and more preferably polytype 4H.
  • Epitaxial substrate 289 has a lower surface Q1 (first surface) and an upper surface Q2 (second surface).
  • Trench TR having side wall surface SW and bottom surface BT is provided on upper surface Q2.
  • Epitaxial substrate 289 includes single crystal substrate 280, drift region 281 (first region) having n-type (first conductivity type), and p-type (second conductivity type different from the first conductivity type).
  • the one surface of the single crystal substrate 280 constitutes the lower surface Q1.
  • a drift region 281 is provided on the surface opposite to the one surface of single crystal substrate 280. Drift region 281 constitutes a portion of bottom surface BT in upper surface Q2.
  • Body region 282 is in contact with drift region 281. Body region 282 is separated from lower surface Q1 by drift region 281 (FIG. 12). Body region 282 surrounds drift region 281 on upper surface Q2 (FIG. 13).
  • the impurity concentration of body region 282 is preferably about 5 ⁇ 10 17 / cm 3 or more and about 3 ⁇ 10 18 / cm 3 or less, for example, about 1 ⁇ 10 18 / cm 3 .
  • body region 282 is an epitaxial layer provided on drift region 281.
  • the body region 282 is epitaxially grown on the drift region, and the conductivity type impurity of the body region 282 is substantially introduced at the time of epitaxial growth and is introduced by ion implantation. It is not a thing.
  • the source region 283 is in contact with the body region 282.
  • the source region 283 partially constitutes the upper surface Q2.
  • Source region 283 surrounds body region 282 on upper surface Q2 (FIG. 13).
  • Contact region 284 is in contact with body region 282. Contact region 284 partially constitutes upper surface Q2. Contact region 284 surrounds source region 283 on upper surface Q2 (FIG. 13). In the present embodiment, contact region 284 extends in a web shape so as to form a honeycomb shape on upper surface Q2. Contact region 284 has an impurity concentration higher than that of body region 282.
  • a trench TR is provided on the upper surface Q2 of the epitaxial substrate 289.
  • Trench TR has side wall surface SW and bottom surface BT.
  • Sidewall surface SW passes through source region 283 and body region 282 and reaches drift region 281.
  • the body region 282 constitutes a portion of the side wall surface SW in the upper surface Q2.
  • Sidewall surface SW includes a channel surface of MOSFET 200 on body region 282.
  • the trench TR extends in a tapered shape toward the opening.
  • the plane orientation of the side wall surface SW is preferably inclined from about 50 ° to about 65 ° with respect to the ⁇ 000-1 ⁇ plane, and from about 50 ° to about 65 ° with respect to the (000-1) plane. More preferably, it is inclined.
  • side wall surface SW has a predetermined crystal plane (also referred to as a special plane), particularly in a portion on body region 282. Details of the special surface will be described later.
  • the bottom surface BT is located on the drift region 281.
  • the drain electrode 201 is provided on the lower surface Q1.
  • Source electrode 202 is in contact with each of source region 283 and contact region 284.
  • Gate oxide film 210 is provided on body region 282. Specifically, gate oxide film 210 covers body region 282 on sidewall surface SW of trench TR.
  • the gate electrode 211 is provided on the gate oxide film 210.
  • the gate oxide film 210 covers the side wall surface SW and the bottom surface BT of the trench TR. Therefore, gate oxide film 210 covers body region 282 on sidewall surface SW which is a part of upper surface Q2.
  • the gate electrode 211 is provided on the gate oxide film 210.
  • the interlayer insulating film 219 covers the gate electrode 211.
  • Gate oxide film 210 and interlayer insulating film 219 have openings that expose each of source region 283 and contact region 284 on upper surface Q2. In this opening, the source electrode 202 is in ohmic contact with each of the source region 283 and the contact region 284.
  • the gate contact 212 is provided in a contact hole formed in each of the interlayer insulating films 219 and 220 so as to connect the gate wiring 213 and the gate electrode 211.
  • the source wiring 204 is provided on the interlayer insulating film 220.
  • the source contact 203 is provided in a contact hole formed in the interlayer insulating film 220 so as to connect the source wiring 204 and the source electrode 202.
  • the gate wiring 213 is provided on the interlayer insulating film 220. As shown in FIG. 15, the gate wiring 213 and the source wiring 204 are alternately arranged and extend in the same direction.
  • the drain electrode 201 (FIG. 12) is provided on the lower surface Q1 of the epitaxial substrate 289.
  • the drain electrode 201 is in ohmic contact with the lower surface Q1 of the epitaxial substrate.
  • the distance L2 passing through the interface between 282 and the source region 283 is preferably about 3.5 ⁇ m or less.
  • the thickness t2 (the vertical dimension in the figure) of the body region 282 between the drift region 281 and the source region 283 is preferably about 0.2 ⁇ m or more, and more preferably about 0.3 ⁇ m or more. .
  • the thickness t2 is preferably about 1.5 ⁇ m or less.
  • single crystal substrate 280 having lower surface Q1 is prepared.
  • the surface opposite to the lower surface Q1 (upper surface in the figure) of the single crystal substrate 280 preferably has an off angle within about 8 degrees from the ⁇ 000-1 ⁇ plane, and about 8 degrees from the (000-1) plane. It is more preferable to have an off angle within. The off angle is preferably larger than about 2 degrees.
  • the drift region 281 is formed by epitaxial growth on the surface opposite to the lower surface Q1. This epitaxial growth can be performed by a CVD method. At this time, hydrogen gas may be used as the carrier gas.
  • a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) can be used.
  • SiH 4 silane
  • propane C 3 H 8
  • body region 282, source region 283, and contact region 284 are formed on drift region 281.
  • body region 282 is formed by epitaxial growth.
  • the conductivity type impurity included in the body region 282 is substantially introduced during the epitaxial growth.
  • Such epitaxial growth can be performed, for example, by adding aluminum (Al) during the growth of silicon carbide by the CVD method.
  • Each of the source region 283 and the contact region 284 can be formed by ion implantation.
  • the body region 282 can also be formed by ion implantation instead of epitaxial growth.
  • a protective film 241 covering source region 283 and contact region 284 is formed.
  • the protective film 241 is, for example, a carbon film.
  • an activation annealing process for activating impurities introduced by ion implantation is performed. For example, heating is performed for 30 minutes at a temperature of about 1700 ° C. in an atmosphere of argon (Ar) gas.
  • the protective film 241 is removed by etching.
  • a mask layer 247 having an opening is formed on the surface formed of the source region 283 and the contact region 284 by a photolithography method.
  • As mask layer 247 for example, a silicon oxide film or the like can be used.
  • the opening is formed corresponding to the position of trench TR (FIG. 12).
  • trench TR (FIG. 12) is formed in epitaxial substrate 289 using mask layer 247. The details will be described below.
  • the source region 283, the body region 282, and a part of the drift region 281 are removed by etching.
  • etching method for example, reactive ion etching (RIE), particularly inductively coupled plasma (ICP) RIE can be used.
  • ICP-RIE using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used.
  • thermal etching is performed in the recess TQ.
  • the thermal etching can be performed, for example, by heating in an atmosphere containing a reactive gas having at least one or more types of halogen atoms.
  • the at least one or more types of halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • This atmosphere is, for example, Cl 2 , BCL 3 , SF 6 , or CF 4 .
  • thermal etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas and a heat treatment temperature of, for example, about 700 ° C. to about 1000 ° C.
  • the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas.
  • a carrier gas for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used.
  • N 2 nitrogen
  • argon gas argon gas
  • helium gas helium gas or the like
  • the SiC etching rate is, for example, about 70 ⁇ m / hour.
  • the mask layer 247 made of silicon oxide has a very high selectivity with respect to SiC, so that it is not substantially etched during the etching of SiC.
  • trench TR is formed on epitaxial substrate 289 by the thermal etching described above.
  • a special surface is self-formed on the side wall surface SW, particularly on the body region 282.
  • the mask layer 247 is removed by an arbitrary method such as etching (FIG. 23).
  • Gate oxide film 210 covering each of the sidewall surface SW and the bottom surface BT of the trench TR is formed.
  • Gate oxide film 210 can be formed, for example, by thermal oxidation.
  • NO annealing using nitrogen monoxide (NO) gas as the atmospheric gas may be performed.
  • the temperature profile has, for example, conditions of a temperature of about 1100 ° C. to about 1300 ° C. and a holding time of about 1 hour.
  • nitrogen atoms are introduced into the interface region between gate oxide film 210 and body region 282.
  • a gas other than NO gas may be used as the atmospheric gas.
  • Ar annealing using argon (Ar) as an atmospheric gas may be further performed.
  • the heating temperature for Ar annealing is preferably higher than the heating temperature for NO annealing and lower than the melting point of the gate oxide film 210.
  • the time during which this heating temperature is maintained is, for example, about 1 hour. Thereby, the formation of interface states in the interface region between gate oxide film 210 and body region 282 is further suppressed.
  • other inert gas such as nitrogen gas may be used as the atmospheric gas instead of Ar gas.
  • a gate electrode 211 is formed on the gate oxide film 210.
  • gate electrode 211 is formed on gate oxide film 210 so as to fill the region inside trench TR with gate oxide film 210 interposed therebetween.
  • the gate electrode 211 can be formed, for example, by film formation of a conductor or doped polysilicon and CMP (Chemical Mechanical Polishing).
  • an interlayer insulating film 219 is formed so as to cover the gate oxide film 210 and the gate electrode 211.
  • etching is performed so that openings are formed in interlayer insulating film 219 and gate oxide film 210. Through this opening, each of source region 283 and contact region 284 is exposed on upper surface Q2. Next, source electrode 202 in contact with each of source region 283 and contact region 284 is formed on upper surface Q2. A drain electrode 201 is formed on the lower surface Q1 of the epitaxial substrate 289.
  • an interlayer insulating film 220 covering each of the interlayer insulating film 219 and the source electrode 202 is formed.
  • a contact hole that passes through interlayer insulating films 220 and 219 and reaches gate electrode 211 and a contact hole that passes through interlayer insulating film 220 and reaches source electrode 202 are formed.
  • source contact 203 source wiring 204, gate contact 212, and gate wiring 213 are formed. Thereby, MOSFET 200 is obtained.
  • the inversion layer formed in the channel region in body region 282 is lost. Specifically, the electrons EL in the channel region are removed to the source electrode 202 (not shown in FIG. 29) via the contact region 284. If the movement of the electron EL in the channel region to the contact region 284 is insufficient at the time of switching to the OFF state, switching is caused by the fact that carriers in the channel region are not sufficiently removed. There may be fluctuations in which the threshold value approaches zero than intended, or, in extreme cases, the sign is reversed. Also in the present embodiment, as in the first embodiment, fluctuations in the threshold value can be suppressed.
  • contact region 284 is provided so as to surround body region 282 having a portion to be a channel region (FIG. 13).
  • body region 284 since the body region 284 needs to be accommodated inside the contact region 284, it is difficult to secure an area of the body region 282 in plan view (FIG. 13). Even if it is difficult to secure the area as described above, if the MOSFET is a trench type as in this embodiment, the on-resistance can be sufficiently reduced.
  • the distance L2 (FIG. 16) is about 3.5 ⁇ m or less. By doing so, it was possible to avoid the inversion of the threshold voltage V th as shown in FIG.
  • body region 282 is an epitaxial layer provided on drift region 281. Accordingly, crystal defects in the body region 282 can be suppressed as compared with the case where the body region 282 is a layer formed by an ion implantation method. Therefore, the electrical resistance of the path in the body region 282 in which carriers removed from the channel region to the contact region 284 move when switching to the off state is reduced. Therefore, carriers in the channel region can be more surely removed at the time of switching to the off state.
  • cell structures CL1 and CL2 have a substantially regular hexagonal shape, but the cell structure may have another shape, for example, a rectangle or a square. .
  • upper surface P2 (FIG. 1) of epitaxial substrate 189 of the first embodiment has a special surface particularly in a portion on body region 182 to be a channel surface.
  • side wall surface SW (FIG. 12) of trench TR in the second embodiment preferably has a special surface particularly in a portion of body region 282 that becomes a channel surface.
  • the special surface will be described in detail by taking the case of the second embodiment as an example.
  • special surface SS includes surface S1.
  • the plane S1 has a plane orientation ⁇ 0-33-8 ⁇ , and preferably has a plane orientation (0-33-8).
  • the special surface SS preferably includes the surface S1 microscopically.
  • the special surface SS preferably further includes the surface S2 microscopically.
  • the plane S2 has a plane orientation ⁇ 0-11-1 ⁇ , and preferably has a plane orientation (0-11-1).
  • “microscopic” means that the dimensions are as detailed as at least a dimension of about twice the atomic spacing.
  • TEM Transmission Electron Microscope
  • the special surface SS has a composite surface SR.
  • the composite surface SR is configured by periodically repeating the surfaces S1 and S2. Such a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy).
  • Composite surface SR has a plane orientation ⁇ 0-11-2 ⁇ , preferably a plane orientation (0-11-2). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • “macroscopic” means ignoring a fine structure having a dimension on the order of atomic spacing. As such a macroscopic off-angle measurement, for example, a general method using X-ray diffraction can be used.
  • the channel direction CD which is the direction in which carriers flow on the channel surface, is along the direction in which the above-described periodic repetition is performed.
  • Si atoms are atoms of A layer (solid line in the figure), B layer atoms (broken line in the figure) located below, C layer atoms (dotted line in the figure) located below, and B layer atoms (not shown) located below this It is provided repeatedly. That is, a periodic laminated structure such as ABCBABCBABCB... Is provided with four layers ABCB as one period.
  • the atoms in each of the four layers ABCB constituting one cycle described above are (0-11-2) It is not arranged to be completely along the plane.
  • the (0-11-2) plane is shown so as to pass through the position of the atoms in the B layer. You can see that it is shifted. For this reason, even if the macroscopic plane orientation of the surface of the silicon carbide single crystal, that is, the plane orientation when ignoring the atomic level structure is limited to (0-11-2), the surface is microscopic. Can take various structures.
  • a surface S1 having a surface orientation (0-33-8) and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternately provided. It is configured by being.
  • the length of each of the surface S1 and the surface S2 is twice the atomic spacing of Si atoms (or C atoms).
  • the surface obtained by averaging the surfaces S1 and S2 corresponds to the (0-11-2) surface (FIG. 33).
  • the single crystal structure periodically includes a structure (surface S1 portion) equivalent to a cubic crystal when viewed partially.
  • a surface S1 having a surface orientation (001) in a structure equivalent to the above-described cubic crystal and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternated. It is comprised by being provided in.
  • polytypes other than 4H may constitute the surface according to S2).
  • the polytype may be 6H or 15R, for example.
  • special surface SSv further includes a surface S3 (third surface) in addition to composite surface SR (indicated by a straight line in FIG. 36 for simplification).
  • the off angle of the special surface SSv with respect to the ⁇ 000-1 ⁇ plane deviates from 62 ° which is the ideal off angle of the composite surface SR. This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a ⁇ 0-33-8 ⁇ plane.
  • the off angle of the special surface SSv with respect to the (000-1) plane deviates from 62 ° which is an ideal off angle of the composite surface SR.
  • This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a (0-33-8) plane.
  • the special surface SSv may include a composite surface SQ configured by periodically repeating the surface S3 and the composite surface SR.
  • a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy).
  • the horizontal axis indicates the angle D1 between the macroscopic plane orientation of the special plane and the (000-1) plane
  • the vertical axis indicates the mobility on the channel plane having the special plane.
  • the plot group CM corresponds to the case where the special surface is finished by thermal etching
  • the plot group MC corresponds to the case where such thermal etching is not performed.
  • the mobility MB in the plot group MC was maximum when the macroscopic plane orientation of the channel plane was (0-33-8). This is because, when thermal etching is not performed, that is, when the microscopic structure of the channel surface is not particularly controlled, the macroscopic plane orientation is set to (0-33-8). This is probably because the ratio of the formation of the visual plane orientation (0-33-8), that is, the plane orientation (0-33-8) considering the atomic level, stochastically increased.
  • the mobility MB in the plot group CM is maximized when the macroscopic plane orientation of the channel plane is (0-11-2) (arrow EX).
  • the reason for this is that, as shown in FIGS. 34 and 35, a large number of surfaces S1 having a plane orientation (0-33-8) are regularly and densely arranged via the surface S2, so that the channel surface is microscopic. This is probably because the ratio of the plane orientation (0-33-8) is increased.
  • the mobility MB has an orientation dependency on the composite surface SR.
  • the horizontal axis indicates the angle D2 between the channel direction and the ⁇ 0-11-2> direction
  • the vertical axis indicates the mobility MB (arbitrary unit) of the channel surface.
  • a broken line is added to make the graph easier to see.
  • the angle D2 of the channel direction CD is preferably not less than 0 ° and not more than 60 °, more preferably approximately 0 °. I understood.

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Abstract

　炭化珪素基板は、第１の面および第２の面（Ｐ２）を有し、第１の導電型を有する第１の領域（１８１）および第３の領域（１８３）と、第２の導電型を有する第２の領域（１８２）および第４の領域（１８４）とを含む。第３の領域（１８３）は第２の面（Ｐ２）上において第２の領域（１８２）を取り囲んでいる。第４の領域（１８４）は、第２の領域（１８２）の不純物濃度よりも高い不純物濃度を有し、第２の領域（１８２）に接しており、第２の面（Ｐ２）上において第３の領域（１８４）を取り囲んでいる。第１の主電極は第１の面上に設けられている。第２の主電極は第３および第４の領域の各々に接している。ゲート絶縁膜は第２の領域上に設けられている。

Description

炭化珪素半導体装置
　この発明は、炭化珪素半導体装置に関するものであり、特にゲート絶縁膜を有する炭化珪素半導体装置に関するものである。
　特開２０１２－３８７７１号公報（特許文献１）によれば、溝を有する縦型ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）が開示されている。このＭＯＳＦＥＴは、反転層が形成されるチャネル領域としての部分を有するｐ型ボディ層を有する。ｐ型ボディ層上には、ｎ型ソースコンタクト層が形成されている。ｎ型ソースコンタクト層に取囲まれるようにｐ型のコンタクト領域が形成されている。またｎ型ソースコンタクト層およびｐ型のコンタクト領域と接触するソース電極が設けられている。
特開２０１２－３８７７１号公報
　上記ＭＯＳＦＥＴのオン状態からオフ状態へのスイッチング時に、ｐ型ボディ領域中のチャネル領域に形成された反転層が消失させられる。具体的には、チャネル領域中の電子がコンタクト領域を経由してソース電極へと除去される。この、オフ状態へのスイッチング時に、チャネル領域中の電子のコンタクト領域への移動が不十分であることに起因して、たとえば、本来エンハンスメント型のＭＯＳＦＥＴがデプリーション型のように動作することがあった。より一般的に言えば、オフ状態へのスイッチング時に、チャネル領域中のキャリアが十分に除去されないことに起因して、スイッチングのしきい値が意図していた値よりもゼロに近づいたり、極端な場合は符号が反転してしまったりする変動が生じることがあった。
　本発明は、このような課題を解決するために成されたものであり、この発明の目的は、スイッチングのしきい値の変動を抑制することができる炭化珪素半導体装置を提供することである。
　本発明の炭化珪素半導体装置は、炭化珪素基板と、第１の主電極と、第２の主電極と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素基板は第１の面および第２の面を有する。また炭化珪素基板は、第１の導電型を有する第１の領域と、第１の導電型と異なる第２の導電型を有する第２の領域と、第１の導電型を有する第３の領域と、第２の導電型を有する第４の領域とを含む。第２の領域は、第１の領域に接しており、第１の領域によって第１の面から隔てられており、第２の面を部分的に構成しており、第２の面上において第１の領域を取り囲んでいる。第３の領域は、第２の領域に接しており、第２の面を部分的に構成しており、第２の面上において第２の領域を取り囲んでいる。第４の領域は、第２の領域の不純物濃度よりも高い不純物濃度を有し、第２の領域に接しており、第２の面を部分的に構成しており、第２の面上において第３の領域を取り囲んでいる。第１の主電極は第１の面上に設けられている。第２の主電極は第３の領域および第４の領域の各々に接している。ゲート絶縁膜は第２の領域上に設けられている。ゲート電極はゲート絶縁膜上に設けられている。
　この炭化珪素半導体装置によれば、チャネル領域となる部分を有する第２の領域を取り囲むように第４の領域が設けられる。これにより、炭化珪素半導体装置のオフ状態へのスイッチング時に、チャネル領域中のキャリアを全方位から除去することができる。よって、オフ状態におけるチャネル領域中でのキャリアの残留が抑制される。よってスイッチングのしきい値の変動を抑制することができる。
　好ましくは、第２の面のうち第２の領域から構成された部分と、第４の領域との間の、第２の領域および第３の領域の界面を経由した距離は、３．５μｍ程度以下である。これにより、オフ状態へのスイッチング時にチャネル領域から第４の領域へと除去されるキャリアが移動しなければならない距離が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
　好ましくは、第２の領域は５×１０17／ｃｍ3以上の不純物濃度を有する。これにより、オフ状態へのスイッチング時にチャネル領域から第４の領域へと除去されるキャリアが移動する、第２の領域中の経路の電気抵抗が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
　好ましくは、第２の領域は第１の領域上に設けられたエピタキシャル層である。これにより、第２の領域がイオン注入法によって形成された層である場合に比して、第２の領域の結晶欠陥を抑制し得る。よって、オフ状態へのスイッチング時にチャネル領域から第４の領域へと除去されるキャリアが移動する、第２の領域中の経路の電気抵抗が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
　好ましくは、第１の領域および第３の領域の間における第２の領域の厚さは０．２μｍ以上１．５μｍ以下である。これにより、オフ状態へのスイッチング時にチャネル領域から第４の領域へと除去されるキャリアが移動する、第１の領域および第３の領域の間における第２の領域中の経路の電気抵抗が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
　炭化珪素半導体装置において、炭化珪素基板の第２の面上に、側壁を有するトレンチが設けられてもよい。側壁上において第２の領域がゲート絶縁膜に覆われていてもよい。これによりトレンチ型の炭化珪素半導体装置が得られる。
　炭化珪素半導体装置において、炭化珪素基板の第２の面は平坦であってもよい。これによりプレーナ型の炭化珪素半導体装置が得られる。
　上記のように本発明によれば、炭化珪素半導体装置のスイッチングのしきい値の変動を抑制することができる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素基板を概略的に示す部分上面図である。 図１の線ＩＩＩ－ＩＩＩに沿う概略部分断面図である。 図１の線ＩＶ－ＩＶに沿う概略部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素基板の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置のオフ状態へのスイッチング時の、チャネル領域中のキャリアの除去の様子を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置が有する炭化珪素基板を概略的に示す部分上面図である。 図１２の線ＸＩＶ－ＸＩＶに沿う概略部分断面図である。 図１２の線ＸＶ－ＸＶに沿う概略部分断面図である。 図１２の炭化珪素半導体装置が有する炭化珪素基板の構成を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置のオフ状態へのスイッチング時の、チャネル領域中のキャリアの除去の様子を概略的に示す部分断面図である。 図１６の距離Ｌ２と、しきい値電圧との関係の一例を示すグラフ図である。 炭化珪素半導体基板の特殊面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００－１）面の結晶構造を示す図である。 図３２の線ＸＸＸＩＩＩ－ＸＸＸＩＩＩに沿う（１１－２０）面の結晶構造を示す図である。 図３１の複合面の表面近傍における結晶構造を（１１－２０）面内において示す図である。 図３１の複合面を（０１－１０）面から見た図である。 図３１の変形例を示す図である。 巨視的に見たチャネル面および（０００－１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０－１１－２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。
　以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　（実施の形態１）
　図１～図４に示すように、本実施の形態のＭＯＳＦＥＴ１００（炭化珪素半導体装置）は、プレーナ型電力用半導体装置であり、周期的に配列された複数のセル構造ＣＬ１を有する。具体的には、ＭＯＳＦＥＴ１００は、エピタキシャル基板１８９と、ドレイン電極１０１（第１の主電極）と、ソース電極１０２（第２の主電極）と、ソースコンタクト１０３と、ソース配線１０４と、ゲート酸化膜１１０（ゲート絶縁膜）と、ゲート電極１１１と、ゲートコンタクト１１２と、ゲート配線１１３と、層間絶縁膜１１９および１２０とを有する。
　エピタキシャル基板１８９は炭化珪素から作られている。炭化珪素の結晶構造は、好ましくは六方晶であり、より好ましくはポリタイプ４Ｈである。エピタキシャル基板１８９は下面Ｐ１（第１の面）および上面Ｐ２（第２の面）を有する。上面Ｐ２は平坦である。すなわちＭＯＳＦＥＴ１００はプレーナ型である。エピタキシャル基板１８９は、単結晶基板１８０と、ｎ型（第１の導電型）を有するドリフト領域１８１（第１の領域）と、ｐ型（第１の導電型と異なる第２の導電型）を有するボディ領域１８２（第２の領域）と、ｎ型を有するソース領域１８３（第３の領域）と、ｐ型を有するコンタクト領域１８４（第４の領域）とを含む。
　単結晶基板１８０の一方面は下面Ｐ１を構成している。単結晶基板１８０のこの一方面と反対の面上にドリフト領域１８１が設けられている。
　ボディ領域１８２はドリフト領域１８１に接している。ボディ領域１８２はドリフト領域１８１によって下面Ｐ１から隔てられている（図１）。ボディ領域１８２は上面Ｐ２を部分的に構成している。ボディ領域１８２は上面Ｐ２上においてドリフト領域１８１を取り囲んでいる（図２）。ボディ領域１８２の不純物濃度は、５×１０17／ｃｍ3程度以上３×１０18／ｃｍ3程度以下が好ましく、たとえば１×１０18／ｃｍ3程度である。
　ソース領域１８３はボディ領域１８２に接している。ソース領域１８３は上面Ｐ２を部分的に構成している。ソース領域１８３は上面Ｐ２上においてボディ領域１８２を取り囲んでいる（図２）。
　コンタクト領域１８４はボディ領域１８２に接している。コンタクト領域１８４は上面Ｐ２を部分的に構成している。コンタクト領域１８４は上面Ｐ２上においてソース領域１８３を取り囲んでいる（図２）。本実施の形態においては、コンタクト領域１８４は上面Ｐ２上においてハニカム形状をなすようにウェブ状に拡がっている。コンタクト領域１８４はボディ領域１８２の不純物濃度よりも高い不純物濃度を有する。
　ドレイン電極１０１は下面Ｐ１上に設けられている。ソース電極１０２はソース領域１８３およびコンタクト領域１８４の各々に接している。ゲート酸化膜１１０はボディ領域１８２上に設けられている。ゲート電極１１１はゲート酸化膜１１０上に設けられている。
　ゲート酸化膜１１０は、上面Ｐ２上においてボディ領域１８２を被覆している。ゲート電極１１１はゲート酸化膜１１０上に設けられている。層間絶縁膜１１９はゲート電極１１１を覆っている。ゲート酸化膜１１０および層間絶縁膜１１９は、上面Ｐ２上においてソース領域１８３およびコンタクト領域１８４の各々を露出する開口部を有する。この開口部においてソース電極１０２は、ソース領域１８３およびコンタクト領域１８４の各々にオーミックに接触している。
　ゲートコンタクト１１２は、ゲート配線１１３とゲート電極１１１とをつなぐように、層間絶縁膜１１９および１２０の各々の中に形成されたコンタクトホール内に設けられている。ソース配線１０４は、層間絶縁膜１２０上に設けられている。ソースコンタクト１０３は、ソース配線１０４とソース電極１０２とをつなぐように、層間絶縁膜１２０中に形成されたコンタクトホール内に設けられている。ゲート配線１１３は、層間絶縁膜１２０上に設けられている。ゲート配線１１３およびソース配線１０４は、図４に示すように、交互に配置されており、互いに同じ方向に延びている。
　ドレイン電極１０１（図１）は、エピタキシャル基板１８９の下面Ｐ１上に設けられている。ドレイン電極１０１はエピタキシャル基板の下面Ｐ１にオーミックに接触している。
　図５に示すように、上面Ｐ２のうちボディ領域１８２から構成された部分と、コンタクト領域１８４との間の、ボディ領域１８２およびソース領域１８３の界面を経由した距離Ｌ１は、３．５μｍ程度以下であることが好ましい。またドリフト領域１８１およびソース領域１８３の間におけるボディ領域１８２の厚さｔ１（図中、縦方向の寸法）は、０．２μｍ程度以上であることが好ましく０．３μｍ程度以上であることがより好ましい。また厚さｔ１は１．５μｍ程度以下であることが好ましい。
　次にＭＯＳＦＥＴ１００の製造方法について説明する。
　図６を参照して、単結晶基板１８０上におけるエピタキシャル成長によってエピタキシャル基板１８９が形成される。ドリフト領域１８１は、エピタキシャル成長によって得られたエピタキシャル層の一部をそのまま用いることができる。このエピタキシャル成長はＣＶＤ（Chemical　Vapor　Deposition）法により行われ得る。この際、キャリアガスとして水素ガスを用い得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。次にエピタキシャル層中へのイオン注入によって、ボディ領域１８２、ソース領域１８３およびコンタクト領域１８４が形成される。
　エピタキシャル基板の上面Ｐ２に対して熱エッチングによる表面処理が行われてもよい。このエッチングは、たとえば、少なくとも１種類以上のハロゲン原子を含む雰囲気中で、エピタキシャル基板１８９を加熱することによって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。この熱エッチングによって、上面Ｐ２上に所定の結晶面（特殊面とも称する）が自己形成される。特殊面については後述する。
　次にイオン注入によって導入された不純物を活性化するための活性化アニール処理が行われる。たとえばアルゴン（Ａｒ）ガスの雰囲気中での１７００℃程度の温度での３０分間の加熱が行われる。なお上述した熱エッチングは、活性化アニール後に行われてもよい。この場合、活性化アニールによって特殊面上の原子配列が乱れることを防止することができる。
　図７を参照して、上面Ｐ２上にゲート酸化膜１１０が形成される。ゲート酸化膜１１０の形成は、たとえば熱酸化により行われる。熱酸化は、たとえば、空気中または酸素中で、１２００℃程度の温度で、３０分間程度加熱することで行われる。次に窒素アニールが行われる。これにより、エピタキシャル基板１８９とゲート酸化膜１１０との界面から１０ｎｍ以内の領域における窒素濃度の最大値が１×１０21／ｃｍ3程度以上となるように窒素濃度が調整される。たとえば、一酸化窒素（ＮＯ）ガスなどの窒素を含有するガスの雰囲気中で、１１００℃程度の温度で、１２０分間程度の加熱が行われる。この窒素アニール処理の後、さらに、不活性ガスアニール処理が行われてもよい。たとえば、アルゴンガスの雰囲気中で、１１００℃程度の温度で、６０分間程度の加熱が行われる。これにより、高いチャネル移動度を再現性よく実現することができる。
　次にゲート酸化膜１１０上にゲート電極１１１が形成される。次にゲート酸化膜１１０上においてゲート電極１１１を覆うように層間絶縁膜１１９が形成される。
　図８に示すように、次にゲート酸化膜１１０および層間絶縁膜１１９がパターニングされることで、ソース領域１８３およびコンタクト領域１８４を露出する開口部が設けられる。このパターニングは、たとえば、フォトリソグラフィおよびエッチングを用いて行われ得る。
　図９に示すように、この開口部においてソース領域１８３およびコンタクト領域１８４の各々に接触するソース電極１０２が形成される。またエピタキシャル基板１８９の下面Ｐ１上にドレイン電極１０１が形成される。
　図１０を参照して、まず層間絶縁膜１１９およびソース電極１０２の各々を覆う層間絶縁膜１２０が形成される。次に、層間絶縁膜１２０および１１９を貫通してゲート電極１１１に至るコンタクトホールと、層間絶縁膜１２０を貫通してソース電極１０２に至るコンタクトホールとが形成される。
　再び図１を参照して、ソースコンタクト１０３と、ソース配線１０４と、ゲートコンタクト１１２と、ゲート配線１１３とが形成される。これにより、ＭＯＳＦＥＴ１００が得られる。
　次に本実施の形態における作用効果について、以下に説明する。
　図１１を参照して、オン状態からオフ状態へのスイッチング時には、ボディ領域１８２中のチャネル領域に形成された反転層が消失させられる。具体的には、チャネル領域中の電子ＥＬがコンタクト領域１８４を経由してソース電極１０２（図１１において図示せず）へと除去される。この、オフ状態へのスイッチング時に、チャネル領域中の電子ＥＬのコンタクト領域１８４への移動が仮に不十分であるとすると、チャネル領域中のキャリアが十分に除去されないことに起因して、スイッチングのしきい値が意図していた値よりもゼロに近づいたり、極端な場合は符号が反転してしまったりする変動が生じ得る。
　本実施の形態のＭＯＳＦＥＴ１００によれば、チャネル領域となる部分を有するボディ領域１８２を取り囲むようにコンタクト領域１８４が設けられる（図２）。これにより、ＭＯＳＦＥＴ１００のオフ状態へのスイッチング時に、チャネル領域中のキャリアを全方位から除去することができる。よって、オフ状態におけるチャネル領域中でのキャリアの残留が抑制される。よってスイッチングのしきい値の変動を抑制することができる。
　好ましくは、上面Ｐ２のうちボディ領域１８２から構成された部分と、コンタクト領域１８４との間の、ボディ領域１８２およびソース領域１８３の界面を経由した距離Ｌ１（図５）は、３．５μｍ程度以下である。これにより、オフ状態へのスイッチング時にチャネル領域からコンタクト領域１８４へと除去されるキャリアが移動しなければならない距離が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
　好ましくは、ボディ領域１８２は５×１０17／ｃｍ3程度以上の不純物濃度を有する。
これにより、オフ状態へのスイッチング時にチャネル領域からコンタクト領域１８４へと除去されるキャリアが移動する、ボディ領域１８２中の経路の電気抵抗が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
　好ましくは、ドリフト領域１８１およびソース領域１８３の間におけるボディ領域１８２の厚さｔ１（図５）は０．２μｍ程度以上１．５μｍ程度以下である。これにより、オフ状態へのスイッチング時にチャネル領域からコンタクト領域１８４へと除去されるキャリアが移動する、ドリフト領域１８１およびソース領域１８３の間におけるボディ領域１８２中の経路の電気抵抗が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
　（実施の形態２）
　図１２～図１５に示すように、本実施の形態のＭＯＳＦＥＴ２００（炭化珪素半導体装置）は、トレンチ型電力用半導体装置であり、周期的に配列された複数のセル構造ＣＬ２を有する。具体的には、ＭＯＳＦＥＴ２００は、エピタキシャル基板２８９と、ドレイン電極２０１（第１の主電極）と、ソース電極２０２（第２の主電極）と、ソースコンタクト２０３と、ソース配線２０４と、ゲート酸化膜２１０（ゲート絶縁膜）と、ゲート電極２１１と、ゲートコンタクト２１２と、ゲート配線２１３と、層間絶縁膜２１９および２２０とを有する。
　エピタキシャル基板２８９は炭化珪素から作られている。炭化珪素の結晶構造は、好ましくは六方晶であり、より好ましくはポリタイプ４Ｈである。エピタキシャル基板２８９は下面Ｑ１（第１の面）および上面Ｑ２（第２の面）を有する。上面Ｑ２上に、側壁面ＳＷおよび底面ＢＴを有するトレンチＴＲが設けられている。エピタキシャル基板２８９は、単結晶基板２８０と、ｎ型（第１の導電型）を有するドリフト領域２８１（第１の領域）と、ｐ型（第１の導電型と異なる第２の導電型）を有するボディ領域２８２（第２の領域）と、ｎ型を有するソース領域２８３（第３の領域）と、ｐ型を有するコンタクト領域２８４（第４の領域）とを含む。
　単結晶基板２８０の一方面は下面Ｑ１を構成している。単結晶基板２８０のこの一方面と反対の面上にドリフト領域２８１が設けられている。ドリフト領域２８１は上面Ｑ２のうち底面ＢＴの部分を構成している。
　ボディ領域２８２はドリフト領域２８１に接している。ボディ領域２８２はドリフト領域２８１によって下面Ｑ１から隔てられている（図１２）。ボディ領域２８２は上面Ｑ２上においてドリフト領域２８１を取り囲んでいる（図１３）。ボディ領域２８２の不純物濃度は、５×１０17／ｃｍ3程度以上３×１０18／ｃｍ3程度以下が好ましく、たとえば１×１０18／ｃｍ3程度である。
　好ましくは、ボディ領域２８２はドリフト領域２８１上に設けられたエピタキシャル層である。言い換えれば、ボディ領域２８２はドリフト領域上にエピタキシャルに成長されたものであり、かつ、ボディ領域２８２が有する導電型不純物は実質的に、エピタキシャル成長時に導入されたものであってイオン注入によって導入されたものではない。
　ソース領域２８３はボディ領域２８２に接している。ソース領域２８３は上面Ｑ２を部分的に構成している。ソース領域２８３は上面Ｑ２上においてボディ領域２８２を取り囲んでいる（図１３）。
　コンタクト領域２８４はボディ領域２８２に接している。コンタクト領域２８４は上面Ｑ２を部分的に構成している。コンタクト領域２８４は上面Ｑ２上においてソース領域２８３を取り囲んでいる（図１３）。本実施の形態においては、コンタクト領域２８４は上面Ｑ２上においてハニカム形状をなすようにウェブ状に拡がっている。コンタクト領域２８４はボディ領域２８２の不純物濃度よりも高い不純物濃度を有する。
　エピタキシャル基板２８９の上面Ｑ２にはトレンチＴＲが設けられている。トレンチＴＲは側壁面ＳＷおよび底面ＢＴを有する。側壁面ＳＷはソース領域２８３およびボディ領域２８２を貫通してドリフト領域２８１に至っている。これによりボディ領域２８２は上面Ｑ２のうち側壁面ＳＷの部分を構成している。側壁面ＳＷはボディ領域２８２上において、ＭＯＳＦＥＴ２００のチャネル面を含む。トレンチＴＲは開口に向かってテーパ状に拡がっている。側壁面ＳＷの面方位は、｛０００－１｝面に対して５０°程度以上６５°程度以下傾斜していることが好ましく、（０００－１）面に対して５０°程度以上６５°程度以下傾斜していることがより好ましい。好ましくは側壁面ＳＷは、特にボディ領域２８２上の部分において、所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。底面ＢＴはドリフト領域２８１上に位置している。
　ドレイン電極２０１は下面Ｑ１上に設けられている。ソース電極２０２はソース領域２８３およびコンタクト領域２８４の各々に接している。ゲート酸化膜２１０はボディ領域２８２上に設けられている。具体的には、ゲート酸化膜２１０はトレンチＴＲの側壁面ＳＷ上においてボディ領域２８２を覆っている。ゲート電極２１１はゲート酸化膜２１０上に設けられている。
　ゲート酸化膜２１０は、トレンチＴＲの側壁面ＳＷおよび底面ＢＴを覆っている。よってゲート酸化膜２１０は上面Ｑ２の一部である側壁面ＳＷ上においてボディ領域２８２を被覆している。ゲート電極２１１はゲート酸化膜２１０上に設けられている。層間絶縁膜２１９はゲート電極２１１を覆っている。ゲート酸化膜２１０および層間絶縁膜２１９は、上面Ｑ２上においてソース領域２８３およびコンタクト領域２８４の各々を露出する開口部を有する。この開口部においてソース電極２０２は、ソース領域２８３およびコンタクト領域２８４の各々にオーミックに接触している。
　ゲートコンタクト２１２は、ゲート配線２１３とゲート電極２１１とをつなぐように、層間絶縁膜２１９および２２０の各々の中に形成されたコンタクトホール内に設けられている。ソース配線２０４は、層間絶縁膜２２０上に設けられている。ソースコンタクト２０３は、ソース配線２０４とソース電極２０２とをつなぐように、層間絶縁膜２２０中に形成されたコンタクトホール内に設けられている。ゲート配線２１３は、層間絶縁膜２２０上に設けられている。ゲート配線２１３およびソース配線２０４は、図１５に示すように、交互に配置されており、互いに同じ方向に延びている。
　ドレイン電極２０１（図１２）は、エピタキシャル基板２８９の下面Ｑ１上に設けられている。ドレイン電極２０１はエピタキシャル基板の下面Ｑ１にオーミックに接触している。
　図１６に示すように、上面Ｑ２のうちボディ領域２８２から構成された部分、言い換えれば、トレンチＴＲの側壁面ＳＷのうちボディ領域によって構成された部分と、コンタクト領域２８４との間の、ボディ領域２８２およびソース領域２８３の界面を経由した距離Ｌ２は、３．５μｍ程度以下であることが好ましい。またドリフト領域２８１およびソース領域２８３の間におけるボディ領域２８２の厚さｔ２（図中、縦方向の寸法）は、０．２μｍ程度以上であることが好ましく０．３μｍ程度以上であることがより好ましい。また厚さｔ２は１．５μｍ程度以下であることが好ましい。
　次にＭＯＳＦＥＴ２００の製造方法について説明する。
　図１７を参照して、下面Ｑ１を有する単結晶基板２８０が準備される。単結晶基板２８０の、下面Ｑ１と反対の面（図中、上面）は、｛０００－１｝面から８度程度以内のオフ角を有することが好ましく、（０００－１）面から８度程度以内のオフ角を有することがより好ましい。またこのオフ角は２度程度より大きいことが好ましい。次にこの、下面Ｑ１と反対の面上におけるエピタキシャル成長によって、ドリフト領域２８１が形成される。このエピタキシャル成長はＣＶＤ法により行われ得る。この際、キャリアガスとして水素ガスを用い得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
　図１８を参照して、ドリフト領域２８１上に、ボディ領域２８２、ソース領域２８３およびコンタクト領域２８４が形成される。好ましくは、ボディ領域２８２はエピタキシャル成長によって形成される。言い換えれば、ボディ領域２８２が有する導電型不純物は実質的に、エピタキシャル成長時に導入される。このようなエピタキシャル成長は、たとえば、ＣＶＤ法による炭化珪素の成長時にアルミニウム（Ａｌ）を添加することによって行い得る。ソース領域２８３およびコンタクト領域２８４の各々はイオン注入によって形成し得る。なおボディ領域２８２も、エピタキシャル成長ではなくイオン注入によって形成し得る。
　図１９を参照して、ソース領域２８３およびコンタクト領域２８４を被覆する保護膜２４１が形成される。保護膜２４１は、たとえばカーボン膜である。次にイオン注入によって導入された不純物を活性化するための活性化アニール処理が行われる。たとえばアルゴン（Ａｒ）ガスの雰囲気中での１７００℃程度の温度での３０分間の加熱が行われる。次にエッチングによって保護膜２４１が除去される。
　図２０に示すように、ソース領域２８３およびコンタクト領域２８４からなる面上に、開口部を有するマスク層２４７がフォトリソグラフィ法によって形成される。マスク層２４７として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１２）の位置に対応して形成される。次に、マスク層２４７を用いて、エピタキシャル基板２８９にトレンチＴＲ（図１２）が形成される。以下にその詳細について説明する。
　図２１に示すように、マスク層２４７の開口部において、ソース領域２８３と、ボディ領域２８２と、ドリフト領域２８１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図１２）が形成されるべき領域に、エピタキシャル基板２８９の厚さ方向（図中の縦方向）にほぼ沿った側壁を有する凹部ＴＱが形成される。
　次に、凹部ＴＱにおいて熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃程度以上１０００℃程度以下として、熱エッチングが行われる。
　なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃程度以上１０００℃程度以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層２４７は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
　図２２に示すように、上記の熱エッチングにより、エピタキシャル基板２８９上にトレンチＴＲが形成される。好ましくは、トレンチＴＲの形成時、側壁面ＳＷ上、特にボディ領域２８２上において、特殊面が自己形成される。次にマスク層２４７がエッチングなど任意の方法により除去される（図２３）。
　図２４に示すように、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆うゲート酸化膜２１０が形成される。ゲート酸化膜２１０は、たとえば熱酸化により形成され得る。
　ゲート酸化膜２１０の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃程度以上１３００℃程度以下、保持時間１時間程度の条件を有する。これにより、ゲート酸化膜２１０とボディ領域２８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。
　このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート酸化膜２１０の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート酸化膜２１０とボディ領域２８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
　図２５に示すように、ゲート酸化膜２１０上にゲート電極２１１が形成される。具体的には、トレンチＴＲの内部の領域をゲート酸化膜２１０を介して埋めるように、ゲート酸化膜２１０上にゲート電極２１１が形成される。ゲート電極２１１の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ(Chemical　Mechanical　Polishing)とによって行い得る。
　図２６に示すように、ゲート酸化膜２１０およびゲート電極２１１を覆うように、層間絶縁膜２１９が形成される。
　図２７を参照して、層間絶縁膜２１９およびゲート酸化膜２１０に開口部が形成されるようにエッチングが行われる。この開口部により上面Ｑ２上においてソース領域２８３およびコンタクト領域２８４の各々が露出される。次に上面Ｑ２上においてソース領域２８３およびコンタクト領域２８４の各々に接するソース電極２０２が形成される。またエピタキシャル基板２８９の下面Ｑ１上にドレイン電極２０１が形成される。
　図２８を参照して、まず層間絶縁膜２１９およびソース電極２０２の各々を覆う層間絶縁膜２２０が形成される。次に、層間絶縁膜２２０および２１９を貫通してゲート電極２１１に至るコンタクトホールと、層間絶縁膜２２０を貫通してソース電極２０２に至るコンタクトホールとが形成される。
　再び図１２を参照して、ソースコンタクト２０３と、ソース配線２０４と、ゲートコンタクト２１２と、ゲート配線２１３とが形成される。これにより、ＭＯＳＦＥＴ２００が得られる。
　図２９を参照して、オン状態からオフ状態へのスイッチング時には、ボディ領域２８２中のチャネル領域に形成された反転層が消失させられる。具体的には、チャネル領域中の電子ＥＬがコンタクト領域２８４を経由してソース電極２０２（図２９において図示せず）へと除去される。この、オフ状態へのスイッチング時に、チャネル領域中の電子ＥＬのコンタクト領域２８４への移動が仮に不十分であるとすると、チャネル領域中のキャリアが十分に除去されないことに起因して、スイッチングのしきい値が意図していた値よりもゼロに近づいたり、極端な場合は符号が反転してしまったりする変動が生じ得る。本実施の形態においても実施の形態１と同様、しきい値の変動を抑制することができる。
　また本実施の形態においては、チャネル領域となる部分を有するボディ領域２８２を取り囲むようにコンタクト領域２８４が設けられる（図１３）。このような平面レイアウトにおいては、ボディ領域２８４をコンタクト領域２８４の内側に収める必要があることから、ボディ領域２８２の平面視（図１３）における面積を確保しにくい。このように面積の確保が難しくても、本実施の形態のようにＭＯＳＦＥＴがトレンチ型であれば、オン抵抗を十分に小さくすることができる。
　好ましくは、距離Ｌ２（図１６）は、３．５μｍ程度以下である。そのようにすることで、図３０に示すように、しきい値電圧Ｖthが反転してしまうことを避けることができた。
　好ましくは、ボディ領域２８２はドリフト領域２８１上に設けられたエピタキシャル層である。これにより、ボディ領域２８２がイオン注入法によって形成された層である場合に比して、ボディ領域２８２の結晶欠陥を抑制し得る。よって、オフ状態へのスイッチング時にチャネル領域からコンタクト領域２８４へと除去されるキャリアが移動する、ボディ領域２８２中の経路の電気抵抗が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
　なお実施の形態１および２のそれぞれにおいてはセル構造ＣＬ１およびＣＬ２が略正六角形の形状を有するが、セル構造の形状は他の形状を有してもよく、たとえば長方形または正方形であってもよい。
　（特殊面について）
　実施の形態１のエピタキシャル基板１８９の上面Ｐ２（図１）は、特にチャネル面となるボディ領域１８２上の部分において、特殊面を有することが好ましい。また実施の形態２のトレンチＴＲの側壁面ＳＷ（図１２）は、特にチャネル面となるボディ領域２８２の部分において、特殊面を有することが好ましい。以下、実施の形態２の場合を例に、特殊面について詳述する。
　図３１を参照して、特殊面ＳＳは面Ｓ１を含む。面Ｓ１は面方位｛０－３３－８｝を有し、好ましくは面方位（０－３３－８）を有する。好ましくは特殊面ＳＳは面Ｓ１を微視的に含む。好ましくは特殊面ＳＳはさらに面Ｓ２を微視的に含む。面Ｓ２は面方位｛０－１１－１｝を有し、好ましくは面方位（０－１１－１）を有する。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission　Electron　Microscope）を用いることができる。
　好ましくは特殊面ＳＳは複合面ＳＲを有する。複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic　Force　Microscopy）により観察し得る。複合面ＳＲは面方位｛０－１１－２｝を有し、好ましくは面方位（０－１１－２）を有する。この場合、複合面ＳＲは｛０００－１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
　次に複合面ＳＲの詳細な構造について説明する。
　一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００－１）面から見ると、図３２に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
　図３３に示すように、（１１－２０）面（図３２の線ＸＸＸＩＩＩ－ＸＸＸＩＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０－１１－２）面に完全に沿うようには配列されていない。図３３においてはＢ層の原子の位置を通るように（０－１１－２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０－１１－２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０－１１－２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
　図３４に示すように、複合面ＳＲは、面方位（０－３３－８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０－１１－２）面（図３３）に対応する。
　図３５に示すように、複合面ＳＲを（０１－１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図３５においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図３５においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
　図３６を参照して、特殊面ＳＳｖは複合面ＳＲ（図３６においては単純化されて直線によって示されている）に加えてさらに面Ｓ３（第３の面）を含んでいる。特殊面ＳＳｖの｛０００－１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０－３３－８}面となる表面がある。より好ましくは、特殊面ＳＳｖの（０００－１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０－３３－８）面となる表面がある。
　より具体的には特殊面ＳＳｖは、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを含んでもよい。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic　Force　Microscopy）により観察し得る。
　図３７に示されるグラフにおいて、横軸は、特殊面の巨視的な面方位と（０００－１）面とのなす角度Ｄ１を示し、縦軸はこの特殊面を有するチャネル面上での移動度ＭＢを示す。プロット群ＣＭは特殊面が熱エッチングにより仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
　プロット群ＭＣにおける移動度ＭＢは、チャネル面の巨視的な面方位が（０－３３－８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０－３３－８）とされることによって、微視的な面方位（０－３３－８）、つまり原子レベルまで考慮した場合の面方位（０－３３－８）が形成される割合が確率的に高くなったためと考えられる。
　一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の巨視的な面方位が（０－１１－２）のとき（矢印ＥＸ）に最大となった。この理由は、図３４および図３５に示すように、面方位（０－３３－８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面において微視的な面方位（０－３３－８）が占める割合が高くなったためと考えられる。
　なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図３８に示すグラフにおいて、横軸はチャネル方向と＜０－１１－２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図３１）が有する角度Ｄ２は、０°以上６０°程度以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１１９，１２０，２１９，２２０　層間絶縁膜、１００，２００　ＭＯＳＦＥＴ（炭化珪素半導体装置）、１０１，２０１　ドレイン電極（第１の主電極）、１０２，２０２　ソース電極（第２の主電極）、１０３，２０３　ソースコンタクト、１０４，２０４　ソース配線、１１０，２１０　ゲート酸化膜（ゲート絶縁膜）、１１１，２１１　ゲート電極、１１２，２１２　ゲートコンタクト、１１３，２１３　ゲート配線、１８０，２８０　単結晶基板、１８１，２８１　ドリフト領域（第１の領域）、１８２，２８２　ボディ領域（第２の領域）、１８３，２８３　ソース領域（第３の領域）、１８４，２８４　コンタクト領域（第４の領域）、１８９，２８９　エピタキシャル基板（炭化珪素基板）、Ｐ１，Ｑ１　下面（第１の面）、Ｐ２，Ｑ２　上面（第２の面）、ＳＷ　側壁面、ＴＲ　トレンチ。

Claims (7)

  1. 　炭化珪素半導体装置であって、
    　第１の面および第２の面を有する炭化珪素基板を備え、前記炭化珪素基板は、
    　第１の導電型を有する第１の領域と、
    　前記第１の導電型と異なる第２の導電型を有し、前記第１の領域に接し、前記第１の領域によって前記第１の面から隔てられ、前記第２の面を部分的に構成し、前記第２の面上において前記第１の領域を取り囲む第２の領域と、
    　前記第１の導電型を有し、前記第２の領域に接し、前記第２の面を部分的に構成し、前記第２の面上において前記第２の領域を取り囲む第３の領域と、
    　前記第２の導電型を有し、前記第２の領域の不純物濃度よりも高い不純物濃度を有し、前記第２の領域に接し、前記第２の面を部分的に構成し、前記第２の面上において前記第３の領域を取り囲む第４の領域とを含み、前記炭化珪素半導体装置はさらに
    　前記第１の面上に設けられた第１の主電極と、
    　前記第３の領域および前記第４の領域の各々に接する第２の主電極と、
    　前記第２の領域上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極とを備える、炭化珪素半導体装置。
  2. 　前記第２の面のうち前記第２の領域から構成された部分と、前記第４の領域との間の、前記第２の領域および前記第３の領域の界面を経由した距離は、３．５μｍ以下である、請求項１に記載の炭化珪素半導体装置。
  3. 　前記第２の領域は５×１０17／ｃｍ3以上の不純物濃度を有する、請求項１または２に記載の炭化珪素半導体装置。
  4. 　前記第２の領域は前記第１の領域上に設けられたエピタキシャル層である、請求項１～３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記第１の領域および前記第３の領域の間における前記第２の領域の厚さは０．２μｍ以上１．５μｍ以下である、請求項１～４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記炭化珪素基板の前記第２の面上に、側壁を有するトレンチが設けられており、前記側壁上において前記第２の領域が前記ゲート絶縁膜に覆われている、請求項１～５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記炭化珪素基板の前記第２の面は平坦である、請求項１～５のいずれか１項に記載の炭化珪素半導体装置。
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