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WO2015178120A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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WO2015178120A1
WO2015178120A1 PCT/JP2015/061070 JP2015061070W WO2015178120A1 WO 2015178120 A1 WO2015178120 A1 WO 2015178120A1 JP 2015061070 W JP2015061070 W JP 2015061070W WO 2015178120 A1 WO2015178120 A1 WO 2015178120A1
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WO
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silicon carbide
impurity region
surface portion
oxide film
gate oxide
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Application number
PCT/JP2015/061070
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English (en)
French (fr)
Inventor
雄 斎藤
智亮 畑山
増田　健良
Original Assignee
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
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    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same, and more particularly to a silicon carbide semiconductor device having a gate oxide film and a method for manufacturing the same.
  • silicon carbide has been increasingly adopted as a material constituting semiconductor devices in order to enable higher breakdown voltage, lower loss, and use in high-temperature environments.
  • Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material for forming semiconductor devices. Therefore, by adopting silicon carbide as a material constituting the semiconductor device, it is possible to achieve high breakdown voltage of the semiconductor device, reduction of on-resistance, and the like.
  • a semiconductor device that employs silicon carbide as a material has an advantage that a decrease in characteristics when used in a high temperature environment is small as compared with a semiconductor device that employs silicon as a material.
  • Japanese Unexamined Patent Application Publication No. 2010-258294 discloses a method of manufacturing a MOSFET having a trench structure (Metal Oxide Semiconductor Field Effect Transistor). According to the above MOSFET manufacturing method, after forming the trench, heat treatment is performed to round the corners forming the trench opening. This suppresses the occurrence of gate leakage in the gate insulating film formed on the rounded corner.
  • An object of one embodiment of the present invention is to provide a silicon carbide semiconductor device that has high reliability and can maintain low channel resistance and a method for manufacturing the same.
  • a silicon carbide semiconductor device includes a silicon carbide substrate, a gate oxide film, and a gate electrode.
  • the silicon carbide substrate has a main surface.
  • a silicon carbide substrate is provided on a first impurity region having a first conductivity type, a second impurity region provided on the first impurity region and having a second conductivity type different from the first conductivity type, and on the second impurity region.
  • a third impurity region having the first conductivity type and constituting at least a part of the main surface.
  • the main surface is provided with a trench having a side surface penetrating the third impurity region and the second impurity region and reaching the first impurity region, and a bottom portion located in the first impurity region.
  • the side surface includes a first side surface portion connected to the main surface, and a second side surface portion connecting the first side surface portion and the bottom portion.
  • a contact point between the first side surface portion and the second side surface portion is located in the third impurity region.
  • the angle formed by the first side surface portion and the straight line passing through the contact point between the first side surface portion and the second side surface portion and parallel to the main surface is the boundary surface between the first impurity region and the second impurity region, It is smaller than the angle formed by the second side surface portion.
  • the gate oxide film is in contact with the third impurity region at the first side surface portion of the trench, is in contact with the third impurity region and the second impurity region at the second side surface portion of the trench, and is in contact with the first impurity region at the bottom portion of the trench. Touch.
  • the gate electrode is provided on the gate oxide film. The thickness of the portion of the gate oxide film on the contact point between the main surface and the first side surface portion is larger than the thickness of the portion of the gate oxide film on the second impurity region.
  • the method for manufacturing a silicon carbide semiconductor device includes the following steps.
  • a silicon carbide substrate having a main surface is prepared.
  • a silicon carbide substrate is provided on a first impurity region having a first conductivity type, a second impurity region provided on the first impurity region and having a second conductivity type different from the first conductivity type, and on the second impurity region.
  • a third impurity region having the first conductivity type and constituting at least a part of the main surface.
  • a trench having a side surface penetrating through the third impurity region and the second impurity region to reach the first impurity region and a bottom portion located in the first impurity region is formed in the main surface of the silicon carbide substrate.
  • the side surface includes a first side surface portion connected to the main surface, and a second side surface portion connecting the first side surface portion and the bottom portion.
  • a contact point between the first side surface portion and the second side surface portion is located in the third impurity region.
  • the angle formed by the first side surface portion and the straight line passing through the contact point between the first side surface portion and the second side surface portion and parallel to the main surface is the boundary surface between the first impurity region and the second impurity region, It is smaller than the angle formed by the second side surface portion.
  • a gate oxide film is formed in contact with the third impurity region at the first side surface portion of the trench, in contact with the third impurity region and the second impurity region at the second side surface portion of the trench, and in contact with the first impurity region at the bottom portion of the trench. Is done.
  • a gate electrode provided on the gate oxide film is formed. The thickness of the portion of the gate oxide film on the contact point between the main surface and the first side surface portion is larger than the thickness of the portion of the gate oxide film on the second impurity region.
  • the silicon carbide substrate is etched using the first gas containing chlorine.
  • a silicon carbide semiconductor device having high reliability and capable of maintaining a low channel resistance and a method for manufacturing the same.
  • FIG. 1 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in one embodiment of the present invention.
  • FIG. 2 is a partial perspective view schematically showing a configuration of a main surface of a silicon carbide substrate included in the silicon carbide semiconductor device of FIG. 1.
  • FIG. 2 is a partial cross sectional view schematically showing a configuration of a trench and a gate oxide film provided in a silicon carbide substrate included in the silicon carbide semiconductor device of FIG. 1. It is a figure which shows the relationship between the growth rate of a gate oxide film, and the angle of the side surface of a trench. It is a flowchart which shows schematically the manufacturing method of the silicon carbide semiconductor device in one embodiment of this invention.
  • FIG. 1 is a partial cross sectional view schematically showing a first step of a method for manufacturing a silicon carbide semiconductor device in one embodiment of the present invention.
  • FIG. 11 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device in one embodiment of the present invention.
  • FIG. 11 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device in one embodiment of the present invention.
  • FIG. 11 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device in one embodiment of the present invention.
  • FIG. 10 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device in one embodiment of the present invention.
  • FIG. 11 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device in one embodiment of the present invention.
  • FIG. 12 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device in one embodiment of the present invention.
  • FIG. 12 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device in one embodiment of the present invention.
  • FIG. 12 is a partial cross sectional view schematically showing a ninth step of the method for manufacturing the silicon carbide semiconductor device in one embodiment of the present invention.
  • FIG. 2 is a partial cross sectional view schematically showing a fine structure of a side surface of a trench included in the silicon carbide semiconductor device of FIG. 1.
  • FIG. 3 is a diagram showing a crystal structure of a (000-1) plane in polytype 4H hexagonal crystal.
  • FIG. 17 is a view showing a crystal structure of a (11-20) plane along line XVII-XVII in FIG.
  • FIG. 16 is a view showing a crystal structure in the vicinity of the surface of the composite surface in FIG. 15 in the (11-20) plane.
  • FIG. 16 is a view of the composite surface of FIG. 15 as viewed from the (01-10) plane.
  • FIG. 5 is a graph showing an example of a relationship between a channel surface and a (000-1) plane viewed macroscopically and channel mobility when a thermal etching is performed and when it is not performed. It is. It is a graph which shows an example of the relationship between the angle between a channel direction and the ⁇ 0-11-2> direction, and channel mobility. It is a figure which shows the modification of FIG.
  • a silicon carbide semiconductor device includes a silicon carbide substrate 10, a gate oxide film 15, and a gate electrode 27.
  • Silicon carbide substrate 10 has a main surface 10a.
  • Silicon carbide substrate 10 includes a first impurity region 12 having a first conductivity type, a second impurity region 13 provided on first impurity region 12 and having a second conductivity type different from the first conductivity type, and a second impurity And a third impurity region 14 provided on region 13 and having the first conductivity type and constituting at least a part of main surface 10a.
  • the main surface 10a is provided with a trench TR having a side surface SW passing through the third impurity region 14 and the second impurity region 13 to reach the first impurity region 12, and a bottom portion BT located in the first impurity region 12.
  • the side surface SW includes a first side surface portion SW1 that is connected to the main surface 10a, and a second side surface portion SW2 that connects the first side surface portion SW1 and the bottom portion BT.
  • a contact C2 between the first side surface portion SW1 and the second side surface portion SW2 is located in the third impurity region 14.
  • the angle ⁇ 1 formed by the first side surface portion SW1 and the straight line passing through the contact C2 between the first side surface portion SW1 and the second side surface portion SW2 and parallel to the main surface 10a is the first impurity region 12 and the second impurity. It is smaller than the angle ⁇ 2 formed by the boundary surface 13a with the region 13 and the second side surface portion SW2.
  • Gate oxide film 15 is in contact with third impurity region 14 at first side surface portion SW1 of trench TR, is in contact with third impurity region 14 and second impurity region 13 at second side surface portion SW2 of trench TR, and trench The bottom portion BT of TR is in contact with the first impurity region 12.
  • the gate electrode 27 is provided on the gate oxide film 15. The thickness of the portion of the gate oxide film 15 on the contact C1 between the main surface 10a and the first side surface portion SW1 is larger than the thickness of the portion of the gate oxide film 15 on the second impurity region 13.
  • the thickness of the portion of the gate oxide film 15 on the contact C1 between the main surface 10a and the first side surface portion SW1 is the gate oxidation on the second impurity region 13. It is larger than the thickness of the portion of the film 15. Therefore, the leakage current in the portion of the gate oxide film 15 on the contact C1 between the main surface 10a and the side surface SW can be suppressed while the resistance of the channel portion of the second impurity region 13 is kept low. As a result, a silicon carbide semiconductor device having high reliability and capable of maintaining a low channel resistance can be obtained.
  • the angle ⁇ 2 formed by the boundary surface 13a between the first impurity region 12 and the second impurity region 13 and the second side surface portion SW2 is 50 °. More than 65 degrees. Thereby, the channel resistance in the second impurity region 13 can be effectively reduced.
  • the angle ⁇ 1 formed by the one side surface portion SW1 is 20 ° or more and less than 50 °.
  • the thickness of the portion of gate oxide film 15 on bottom BT of trench TR is equal to that of gate oxide on second impurity region 13. It is larger than the thickness of the portion of the film 15. Thereby, it is possible to suppress the occurrence of leakage current in gate oxide film 15 on bottom portion BT of trench TR.
  • second side surface portion SW2 of trench TR has first surface S1 having a plane orientation ⁇ 0-33-8 ⁇ . including.
  • the channel resistance in the side surface SW can be reduced. Therefore, the on-resistance of the silicon carbide semiconductor device can be reduced.
  • second side surface portion SW2 of trench TR microscopically includes first surface S1, and second side surface portion SW2 further has a plane orientation ⁇
  • the second surface S2 having 0-11-1 ⁇ is microscopically included.
  • first surface S1 and second surface S2 of second side surface portion SW2 of trench TR have a plane orientation ⁇ 0-11-2 ⁇ . Includes composite surfaces. Thereby, the channel resistance in the side surface SW can be further reduced. Therefore, the on-resistance of the silicon carbide semiconductor device can be reduced.
  • second side surface portion SW2 of trench TR has an off angle of 62 ° ⁇ 10 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane. .
  • the channel resistance in the side surface SW can be further reduced. Therefore, the on-resistance of the silicon carbide semiconductor device can be reduced.
  • a method for manufacturing a silicon carbide semiconductor device includes the following steps. Silicon carbide substrate 10 having main surface 10a is prepared. Silicon carbide substrate 10 includes a first impurity region 12 having a first conductivity type, a second impurity region 13 provided on first impurity region 12 and having a second conductivity type different from the first conductivity type, and a second impurity And a third impurity region 14 provided on region 13 and having the first conductivity type and constituting at least a part of main surface 10a.
  • Trench TR having a side surface SW passing through third impurity region 14 and second impurity region 13 to first impurity region 12 and bottom portion BT located in the first impurity region on main surface 10a of silicon carbide substrate 10.
  • the side surface SW includes a first side surface portion SW1 that is connected to the main surface 10a, and a second side surface portion SW2 that connects the first side surface portion SW1 and the bottom portion BT.
  • a contact C1 between the first side surface portion SW1 and the second side surface portion SW2 is located in the third impurity region 14.
  • the angle ⁇ 1 formed by the first side surface portion SW1 and the straight line passing through the contact C1 between the first side surface portion SW1 and the second side surface portion SW2 and parallel to the main surface 10a is defined by the first impurity region 12 and the second impurity. It is smaller than the angle ⁇ 2 formed by the boundary surface 13a with the region 13 and the second side surface portion SW2.
  • the first side surface portion SW1 of the trench TR is in contact with the third impurity region 14, the second side surface portion SW2 of the trench TR is in contact with the third impurity region 14 and the second impurity region 13, and the first portion at the bottom portion BT of the trench TR.
  • a gate oxide film 15 in contact with the impurity region 12 is formed.
  • a gate electrode 27 provided on the gate oxide film 15 is formed.
  • the thickness of the portion of the gate oxide film 15 on the contact C1 between the main surface 10a and the first side surface portion SW1 is larger than the thickness of the portion of the gate oxide film 15 on the second impurity region 13.
  • the silicon carbide substrate 10 is etched using the first gas containing chlorine.
  • the thickness of the portion of gate oxide film 15 on contact C1 between main surface 10a and first side surface portion SW1 is set on second impurity region 13.
  • the thickness of the portion of the gate oxide film 15 is larger. Therefore, the leakage current in the portion of the gate oxide film 15 on the contact C1 between the main surface 10a and the side surface SW can be suppressed while the resistance of the channel portion of the second impurity region 13 is kept low. As a result, a silicon carbide semiconductor device having high reliability and capable of maintaining a low channel resistance can be obtained.
  • the step of forming gate oxide film 15 includes a step of oxidizing silicon carbide substrate 10 at 1300 ° C. or lower.
  • the plane orientation dependence of the oxidation rate of silicon carbide can be increased. Therefore, the thickness of the portion of the gate oxide film 15 on the contact C1 between the main surface 10a and the first side surface portion SW1 is set to the thickness of the portion of the gate oxide film 15 on the side surface SW (particularly the second impurity region 13) of the trench TR.
  • the thickness of the portion of the gate oxide film 15 on the contact C1 between the main surface 10a and the first side surface portion SW1 is set to the thickness of the portion of the gate oxide film 15 on the side surface SW (particularly the second impurity region 13) of the trench TR.
  • a silicon carbide semiconductor device having higher reliability and capable of maintaining a low channel resistance can be obtained.
  • the first gas includes at least one selected from the group consisting of chlorine and an interhalogen compound.
  • the first gas includes at least one selected from the group consisting of chlorine and an interhalogen compound.
  • the step of etching silicon carbide substrate 10 includes the first gas and at least one of oxygen, fluorine, and hydrogen.
  • the second gas is oxygen, fluorine, hydrogen, sulfur hexafluoride, carbon tetrafluoride, hydrogen chloride, or monoxide. It includes at least one selected from the group consisting of chlorine, chlorine dioxide, dichlorine monoxide and dichlorine heptoxide.
  • the second gas is oxygen, fluorine, hydrogen, sulfur hexafluoride, carbon tetrafluoride, hydrogen chloride, or monoxide. It includes at least one selected from the group consisting of chlorine, chlorine dioxide, dichlorine monoxide and dichlorine heptoxide.
  • the step of forming trench TR is a step of etching silicon carbide substrate 10 at a temperature of 700 ° C. or higher and 1000 ° C. or lower. including. Silicon carbide can be effectively etched by etching silicon carbide substrate 10 at 700 ° C. or higher. By etching silicon carbide substrate 10 at 1000 ° C. or lower, it is possible to suppress an excessive increase in the etching rate of silicon carbide, so that the shape of trench TR can be accurately controlled.
  • the first side surface portion SW1 and the second side surface portion SW2 are formed after the step of forming the gate oxide film 15.
  • the angle ⁇ 1 formed by the straight line passing through the contact C2 and parallel to the main surface 10a and the first side surface portion SW1 is 20 ° or more and less than 50 °.
  • the individual orientation is indicated by []
  • the collective orientation is indicated by ⁇ >
  • the individual plane is indicated by ()
  • the collective plane is indicated by ⁇ .
  • a negative crystallographic index is usually expressed by adding “-” (bar) above a number. In this specification, a negative sign is added before the number. Yes.
  • MOSFET 1 includes a silicon carbide substrate 10, a gate oxide film 15, a gate electrode 27, an interlayer insulating film 21, a source electrode 16, a source wiring layer 19, and a drain.
  • the electrode 20 is mainly included.
  • Silicon carbide substrate 10 has a first main surface 10a and a second main surface 10b opposite to the first main surface 10a.
  • Silicon carbide substrate 10 includes silicon carbide single crystal substrate 11 constituting second main surface 10b and silicon carbide epitaxial layer 2 provided on silicon carbide single crystal substrate 11 and constituting first main surface 10a.
  • the silicon carbide single crystal is made of, for example, a hexagonal silicon carbide single crystal, and preferably has polytype 4H.
  • Silicon carbide single crystal substrate 11 has an impurity such as nitrogen, for example, and has n-type (first conductivity type).
  • First main surface 10a of silicon carbide substrate 10 is, for example, a surface that is off by about 8 ° or less from the ⁇ 000-1 ⁇ plane or ⁇ 000-1 ⁇ plane, and is preferably a (000-1) plane or (000- 1) The surface is turned off by about 8 ° or less from the surface.
  • Silicon carbide substrate 10 mainly has a drift region 12 (first impurity region), a base region 13 (second impurity region), a source region 14 (third impurity region), and a contact region 18.
  • Drift region 12 is provided on silicon carbide single crystal substrate 11.
  • Drift region 12 includes an impurity such as nitrogen and has n type.
  • the impurity concentration of drift region 12 is preferably lower than the impurity concentration of silicon carbide single crystal substrate 11.
  • the concentration of impurities such as nitrogen contained in the drift region 12 is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less.
  • the base region 13 contains an impurity such as aluminum and has p-type (second conductivity type different from the first conductivity type).
  • the base region 13 is provided on the drift region 12.
  • the concentration of impurities such as aluminum included in the base region 13 is higher than the concentration of impurities such as nitrogen included in the drift region 12.
  • Source region 14 contains an impurity such as nitrogen or phosphorus and has n-type.
  • the source region 14 is provided on the base region 13 so as to be separated from the drift region 12 by the base region 13.
  • the concentration of impurities such as phosphorus included in the source region 14 is, for example, 5 ⁇ 10 18 cm ⁇ 3 or more and 3 ⁇ 10 20 cm ⁇ 3 or less.
  • Contact region 18 contains an impurity such as aluminum and has p-type. The contact region 18 passes through the source region 14 and is connected to the base region 13.
  • the impurity concentration of the contact region 18 is higher than the impurity concentration of the base region 13.
  • Each of source region 14 and contact region constitutes a part of first main surface 10a of silicon carbide substrate 10.
  • first main surface 10 a of silicon carbide substrate 10 trench TR having a side region SW that penetrates source region 14, base region 13 and reaches drift region 12, and bottom portion BT located in drift region 12 is formed. Is provided. Side SW includes the channel surface of MOSFET 1 on base region 13. Side surface SW is inclined with respect to first main surface 10a of silicon carbide substrate 10. In a cross-sectional view (a visual field viewed from a direction parallel to the first main surface 10a), the width of the trench TR is tapered toward the opening.
  • the side surface SW has a predetermined crystal plane (also referred to as a special plane), particularly in a portion on the base region 13. Details of the special surface will be described later.
  • FIG. 2 shows only silicon carbide substrate 10.
  • FIG. 3 shows silicon carbide substrate 10 and gate oxide film 15, and each of gate electrode 27 and interlayer insulating film 21 is omitted.
  • Side surface SW of trench TR is connected to first main surface 10a, and has first side surface portion SW1 formed by source region 14, and second side surface portion SW2 connecting first side surface portion SW1 and bottom portion BT. .
  • Bottom portion BT of trench TR is a surface substantially parallel to first main surface 10a of silicon carbide substrate 10.
  • the second side surface part SW ⁇ b> 2 is formed by the source region 14, the base region 13, and the drift region 12.
  • the bottom portion BT of the trench TR extends in a honeycomb shape.
  • the contact region 18 is provided so as to be surrounded by the source region 14 and the base region 13.
  • the shape of the outer edges of the base region 13, the source region 14, and the contact region 18 is, for example, a hexagon.
  • the contact C ⁇ b> 2 between the first side surface portion SW ⁇ b> 1 and the second side surface portion SW ⁇ b> 2 is located in the source region 14.
  • the contact C2 between the first side surface portion SW1 and the second side surface portion SW2 is located between the base region 13 and the first main surface 10a.
  • the first angle ⁇ 1 formed by the first side surface portion SW1 and the straight line passing through the contact C2 between the first side surface portion SW1 and the second side surface portion SW2 and parallel to the first main surface 10a of the silicon carbide substrate 10 is The angle is smaller than the second angle ⁇ 2 formed by the boundary surface 13a between the drift region 12 and the base region 13 and the second side surface portion SW2.
  • the second angle ⁇ 2 formed by the boundary surface 13a between the drift region 12 and the base region 13 and the second side surface portion SW2 is not less than 50 ° and not more than 65 °.
  • a first straight line formed by the first side surface portion SW1 and a straight line passing through the contact C2 between the first side surface portion SW1 and the second side surface portion SW2 and parallel to the first main surface 10a of the silicon carbide substrate 10 is formed.
  • the angle ⁇ 1 is not less than 20 ° and less than 50 °.
  • Gate oxide film 15 is in contact with drift region 12, base region 13, and source region 14 on side surface SW of the trench, and is in contact with the drift region at bottom BT of trench TR. Gate oxide film 15 may run on first main surface 10a of silicon carbide substrate 10 from side surface SW of trench TR. In other words, the gate oxide film 15 may be in contact with a part of the first main surface 10a and may be in contact with the source electrode 16 on the first main surface 10a. Gate oxide film 15 includes, for example, silicon dioxide.
  • the thickness t1 of the portion of the gate oxide film 15 on the contact C1 between the first main surface 10a of the silicon carbide substrate 10 and the side surface SW of the trench TR is larger than the thickness t3 of the portion of the gate oxide film 15 on the base region 13. large.
  • the thickness t1 of the portion of the gate oxide film 15 on the contact C1 between the first main surface 10a of the silicon carbide substrate 10 and the side surface SW of the trench TR is the gate oxidation in the direction perpendicular to the first main surface 10a.
  • the thickness t3 of the portion of the gate oxide film 15 on the base region 13 is the thickness of the portion of the gate oxide film 15 in the direction perpendicular to the portion of the second side surface portion SW2 formed by the base region 13.
  • the thickness t4 of the portion of the gate oxide film 15 on the bottom portion BT of the trench TR is larger than the thickness t3 of the portion of the gate oxide film 15 on the base region 13.
  • the thickness t4 of the portion of the gate oxide film 15 on the bottom BT of the trench TR is the thickness t4 of the portion of the gate oxide film 15 in the direction perpendicular to the bottom BT of the trench TR.
  • the thickness t2 of the portion of the gate oxide film 15 on the source region 14 is smaller than the thickness of the portion of the gate oxide film 15 on the contact C1 between the first main surface 10a and the first side surface portion SW1, and It is larger than the thickness t3 of the portion of the gate oxide film 15 on the base region 13.
  • the thickness of the portion of the gate oxide film 15 on the source region 14 is the thickness t2 of the portion of the gate oxide film 15 in the direction perpendicular to the first side surface portion SW1.
  • the distance between the contact C1 and the contact C2 along the direction parallel to the first main surface 10a is 0.01 ⁇ m or more and 0.1 ⁇ m or less.
  • the thickness t1 of the portion of the gate oxide film 15 on the contact C1 between the first main surface 10a and the side surface SW of the trench TR is, for example, not less than 70 nm and not more than 100 nm.
  • the thickness t3 of the portion of the gate oxide film 15 on the base region 13 is, for example, not less than 40 nm and not more than 60 nm.
  • angle ⁇ formed by the surface on which gate oxide film 15 is formed (that is, side surface SW of trench TR) and first main surface 10 a of silicon carbide substrate 10, and gate oxide film 15.
  • the rate at which the surface on which the film is formed is thermally oxidized (that is, the growth rate of the gate oxide film) will be described.
  • the surface on which the gate oxide film is formed is the (000-1) plane.
  • the growth rate of the gate oxide film 15 formed on the side surface SW depends on the angle ⁇ of the side surface SW of the trench TR. Is smaller than the growth rate of the gate oxide film 15 formed on the side surface SW when the angle is 20 ° or more and less than 50 °.
  • First main surface 10a or bottom portion BT of trench TR corresponds to a case where angle ⁇ of trench TR is 0 °.
  • the growth rate of the gate oxide film 15 formed on the first main surface 10a or the bottom portion BT of the trench TR is above the side surface SW when the angle ⁇ of the side surface SW of the trench TR is 20 ° or more and less than 50 °. It becomes larger than the growth rate of the gate oxide film 15 to be formed.
  • the thickness of the gate oxide film 15 formed on the side surface SW is such that the angle ⁇ of the side surface SW of the trench TR is 50 ° or more and 65 In the case of less than or equal to °, the thickness is larger than the thickness of the gate oxide film 15 formed on the side surface SW and the thickness of the gate oxide film 15 formed on the first main surface 10a or the bottom portion BT of the trench TR. Get smaller.
  • gate electrode 27 is provided on gate oxide film 15 inside trench TR. Gate electrode 27 is in contact with each of source region 14, base region 13, and drift region 12 through gate oxide film 15.
  • the gate electrode 27 is made of a conductive material such as polysilicon containing impurities.
  • the source electrode 16 is in contact with the source region 14 and the contact region 18, for example, on the first main surface 10 a of the silicon carbide substrate 10.
  • the source electrode 16 includes, for example, TiAlSi.
  • the source wiring layer 19 is in contact with the source electrode 16.
  • Source wiring layer 19 includes, for example, aluminum.
  • Interlayer insulating film 21 is in contact with gate electrode 27 inside trench TR. The interlayer insulating film 21 insulates between the gate electrode 27 and the source wiring layer 19.
  • Drain electrode 20 is in ohmic contact with silicon carbide single crystal substrate 11 on second main surface 10b.
  • the drain electrode 20 is made of a material containing NiSi, for example.
  • MOSFET 1 as a silicon carbide semiconductor device according to an embodiment of the present invention.
  • silicon carbide substrate preparation step (S10: FIG. 5) is performed.
  • silicon carbide single crystal substrate 11 having an upper surface and a lower surface is prepared.
  • the upper surface preferably has an off angle of 8 ° or less from the ⁇ 000-1 ⁇ plane, and more preferably has an off angle of 4 ° or less.
  • the ⁇ 000-1 ⁇ plane is more preferably a (000-1) plane.
  • Silicon carbide single crystal substrate 11 is made of, for example, a hexagonal silicon carbide single crystal having polytype 4H.
  • drift region 12 is formed on the upper surface of silicon carbide single crystal substrate 11 by epitaxial growth.
  • Epitaxial growth can be performed by a CVD (Chemical Vapor Deposition) method.
  • the source gas for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) can be used.
  • the epitaxial growth it is preferable to introduce, for example, nitrogen (N) or phosphorus (P) as impurities.
  • the base region 13 and the source region 14 are formed on the drift region 12.
  • an impurity such as aluminum is ion-implanted into the entire surface of drift region 12 to form base region 13 in contact with drift region 12.
  • an impurity such as nitrogen or phosphorus is ion-implanted into the entire surface of base region 13 to form source region 14 in contact with base region 13.
  • Source region 14 constitutes first main surface 10a of silicon carbide substrate 10.
  • base region 13 and source region 14 may be formed by using epitaxial growth with addition of impurities.
  • the contact region 18 is formed.
  • a p-type impurity such as aluminum is ion-implanted into a part of the surface of source region 14, so that contact region that penetrates source region 14 and contacts base region 13 18 is formed.
  • activation annealing is performed to activate the impurities ion-implanted into the silicon carbide substrate 10.
  • the temperature of activation annealing is preferably 1500 ° C. or higher and 1900 ° C. or lower, for example, about 1700 ° C.
  • the activation annealing time is, for example, about 30 minutes.
  • the atmosphere of activation annealing is preferably an inert gas atmosphere, for example, an Ar atmosphere.
  • etching mask 40 having an opening is formed on first main surface 10a of silicon carbide substrate 10. The opening is formed corresponding to the position of trench TR (FIG. 1). Referring to FIG. 9, etching mask 40 is formed in contact with contact region 18 and source region 14 on first main surface 10a.
  • Etching mask 40 can be formed, for example, by forming a silicon oxide film by thermally oxidizing first main surface 10a of silicon carbide substrate 10 and then patterning the silicon oxide film.
  • etching having a physical action is performed on first main surface 10a of silicon carbide substrate 10 provided with etching mask 40.
  • the source region 14, the base region 13, and a part of the drift region 12 are removed by etching in the opening of the etching mask 40, thereby forming a recess TQ in the first main surface 10a ( (See FIG. 10).
  • Recess TQ has a side wall surface substantially perpendicular to first main surface 10a.
  • RIE reactive ion etching
  • ICP inductively coupled plasma
  • SF 6 or a mixed gas of SF 6 and O 2 can be used.
  • first main surface 10a of silicon carbide substrate 10 is etched using a first gas containing at least chlorine.
  • the first gas containing chlorine is, for example, chlorine and an interhalogen compound.
  • the interhalogen compound include ClF x , BrF x and IF x (where X is an odd number such as 1, 3).
  • the first gas may contain a carrier gas in addition to chlorine.
  • the carrier gas for example, nitrogen gas, argon gas, helium gas or the like can be used.
  • first, first main surface 10a of silicon carbide substrate 10 is etched using a first gas and a second gas containing at least one of oxygen, fluorine, and hydrogen (first etching step).
  • the second gas containing at least one of oxygen, fluorine, and hydrogen include oxygen, fluorine, hydrogen, SF 6 (sulfur hexafluoride), CF 4 (carbon tetrafluoride), HCl (hydrogen chloride), ClO ⁇ (Chlorine monoxide), ClO 2 (chlorine dioxide), Cl 2 O (dichlorine monoxide), Cl 2 O 7 (dichlorine heptoxide) and the like.
  • first main surface 10a of silicon carbide substrate 10 is thermally etched at, for example, 800 ° C. using a mixed gas of chlorine gas and oxygen gas.
  • the volume concentration of oxygen is, for example, about 10% to 20%.
  • silicon carbide is easily etched.
  • silicon carbide becomes silicon tetrachloride and carbon by reacting with chlorine. That is, silicon becomes silicon tetrachloride and is removed as a gas, so that carbon remains on the side surface SW and the bottom portion BT of the trench TR.
  • Carbon reacts with oxygen to become carbon dioxide and is removed as a gas.
  • trench TR is formed in first main surface 10a.
  • the flow rate of the second gas is reduced. Specifically, the concentration of chlorine gas is increased by reducing the flow rate of oxygen gas.
  • the first main surface 10a of the silicon carbide substrate 10 is etched using the first gas and the second gas (second etching step).
  • the introduction of the second gas may be stopped in the second etching step.
  • first main surface 10a of silicon carbide substrate 10 is etched using the first gas.
  • introduction of oxygen gas is stopped after first main surface 10a of silicon carbide substrate 10 is etched using chlorine gas and oxygen gas (first etching step).
  • first main surface 10a of silicon carbide substrate 10 is etched using chlorine gas (second etching step).
  • the etching mask 40 is removed.
  • first main surface 10a of silicon carbide substrate 10 is thermally etched at 700 ° C. or higher and 1000 ° C. or lower, and preferably 800 ° C. or higher and 900 ° C. or lower.
  • the first main surface 10a is thermally etched.
  • the temperature of silicon carbide substrate 10 in the second etching step may be lower than the temperature of silicon carbide substrate 10 in the first etching step.
  • TR is formed.
  • side surface SW of trench TR is connected to first main surface 10a, and is connected to first side surface portion SW1 formed in source region 14 and first side surface portion SW1, and source region 14 is connected.
  • a special surface is self-formed on the side surface SW, particularly on the base region 13. Details of the special surface will be described later.
  • a gate oxide film forming step (S30: FIG. 5) is performed.
  • a gate oxide film 15 is formed to cover first main surface 10a of silicon carbide substrate 10, side surface SW of trench TR, and bottom portion BT of trench TR. More specifically, gate oxide film 15 is formed on side surface SW of trench TR, in contact with drift region 12, base region 13, and source region 14, and in contact with drift region 12 at bottom BT of trench TR. Gate oxide film 15 is formed, for example, by thermal oxidation.
  • gate oxide film 15 is formed in contact with each of side surface SW and bottom portion BT of trench TR by oxidizing silicon carbide substrate 10 at 1300 ° C. or lower. More preferably, gate oxide film 15 is formed by oxidizing silicon carbide substrate 10 at 1250 ° C. or lower, and gate oxide film 15 is formed by oxidizing silicon carbide substrate 10 at 1100 ° C. or lower.
  • the gate oxide film 15 by thermally oxidizing the silicon carbide substrate 10 in which the trench TR is formed at a temperature of 1300 ° C. or less, the plane orientation dependency of the oxidation rate of silicon carbide can be increased. As shown in FIG. 4, the oxidation rate of silicon carbide varies depending on the plane orientation of silicon carbide.
  • the growth rate of gate oxide film 15 formed on first main surface 10a of silicon carbide substrate 10 is higher than the growth rate of gate oxide film 15 on side surface SW (particularly the channel region) of trench TR. Is also big.
  • the in-plane dependence of the oxidation rate of silicon carbide increases remarkably at 1300 ° C. or less, and decreases at temperatures exceeding 1300 ° C. That is, the gate oxide film 15 is formed by thermally oxidizing the silicon carbide substrate 10 in which the trench TR is formed at a temperature of 1300 ° C. or lower, whereby gate oxidation on the first main surface 10a of the silicon carbide substrate 10 is performed.
  • the thickness of the film 15 can be made significantly larger than the thickness of the gate oxide film 15 on the side surface SW (particularly the channel region) of the trench TR.
  • gate oxide film 15 is heated at a temperature higher than 1300 ° C. (for example, about 1350 ° C.), The film quality of the gate oxide film 15 may be improved.
  • the thickness t1 of the portion of gate oxide film 15 on contact C1 between first main surface 10a of silicon carbide substrate 10 and side surface SW of trench TR is defined as the base region. 13 is larger than the thickness t3 of the portion of the gate oxide film 15 on 13.
  • the thickness t1 of the portion of the gate oxide film 15 on the contact C1 between the first main surface 10a of the silicon carbide substrate 10 and the side surface SW of the trench TR is the gate oxidation in the direction perpendicular to the first main surface 10a.
  • the thickness t3 of the portion of the gate oxide film 15 on the base region 13 is the thickness of the portion of the gate oxide film 15 in the direction perpendicular to the portion of the second side surface portion SW2 formed by the base region 13.
  • the thickness t4 of the portion of the gate oxide film 15 on the bottom portion BT of the trench TR is larger than the thickness t3 of the portion of the gate oxide film 15 on the base region 13.
  • the thickness t4 of the portion of the gate oxide film 15 on the bottom BT of the trench TR is the thickness t4 of the portion of the gate oxide film 15 in the direction perpendicular to the bottom BT of the trench TR.
  • the thickness t2 of the portion of the gate oxide film 15 on the source region 14 is smaller than the thickness of the portion of the gate oxide film 15 on the contact C1 between the first main surface 10a and the first side surface portion SW1, and It is larger than the thickness t3 of the portion of the gate oxide film 15 on the base region 13.
  • the thickness of the portion of the gate oxide film 15 on the source region 14 is the thickness t2 of the portion of the gate oxide film 15 in the direction perpendicular to the first side surface portion SW1.
  • NO annealing using nitrogen monoxide (NO) gas as the atmospheric gas may be performed.
  • the temperature profile has, for example, conditions of a temperature of 1100 ° C. to 1300 ° C. and a holding time of about 1 hour.
  • nitrogen atoms are introduced into the interface region between gate oxide film 15 and base region 13.
  • a gas other than NO gas may be used as the atmospheric gas.
  • Ar annealing using argon (Ar) as an atmospheric gas may be further performed after the NO annealing.
  • the heating temperature for Ar annealing is preferably higher than the heating temperature for NO annealing and lower than the melting point of the gate oxide film 15.
  • the time during which this heating temperature is maintained is, for example, about 1 hour. Thereby, the formation of interface states in the interface region between gate oxide film 15 and base region 13 is further suppressed.
  • other inert gas such as nitrogen gas may be used as the atmospheric gas instead of Ar gas.
  • the contact C2 between the first side surface portion SW1 and the second side surface portion SW2 is located in the source region 14.
  • the contact C2 between the first side surface portion SW1 and the second side surface portion SW2 is located between the base region 13 and the first main surface 10a.
  • the first angle ⁇ 1 formed by the first side surface portion SW1 and the straight line passing through the contact C2 between the first side surface portion SW1 and the second side surface portion SW2 and parallel to the first main surface 10a of the silicon carbide substrate 10 is The angle is smaller than the second angle ⁇ 2 formed by the boundary surface 13a between the drift region 12 and the base region 13 and the second side surface portion SW2.
  • the second angle ⁇ 2 formed by the boundary surface 13a between the drift region 12 and the base region 13 and the second side surface portion SW2 is not less than 50 ° and not more than 65 °.
  • a first straight line formed by the first side surface portion SW1 and a straight line passing through the contact C2 between the first side surface portion SW1 and the second side surface portion SW2 and parallel to the first main surface 10a of the silicon carbide substrate 10 is formed.
  • the angle ⁇ 1 is not less than 20 ° and less than 50 °.
  • gate electrode 27 is formed on gate oxide film 15.
  • the gate electrode 27 is formed by depositing a conductor or a doped polysilicon on the gate oxide film 15.
  • interlayer insulating film 21 is formed on gate electrode 27 and gate oxide film 15 so as to cover the exposed surface of gate electrode 27.
  • Interlayer insulating film 21 is formed so as to fill the inside of trench TR.
  • etching is performed so that openings are formed in the interlayer insulating film 21 and the gate oxide film 15. Through the opening, source region 14 and contact region 18 are exposed from gate oxide film 15 and interlayer insulating film 21 on first main surface 10a of silicon carbide substrate 10.
  • a source electrode forming step (S50: FIG. 5) is performed. Referring to FIG. 14, source electrode 16 in contact with source region 14 and contact region 18 is formed.
  • the source electrode 16 is made of a material containing, for example, TiAlSi.
  • silicon carbide substrate 10 on which source electrode 16 is formed is heated to about 1000 ° C., for example, so that source electrode 16 is in ohmic contact with source region 14 of silicon carbide substrate 10.
  • a source wiring layer 19 is formed in contact with the source electrode 16.
  • Source wiring layer 19 is made of, for example, a material containing aluminum.
  • drain electrode 20 made of, for example, a material containing NiSi is formed on second main surface 10b of silicon carbide single crystal substrate 11.
  • the side surface SW (see FIG. 3) preferably has a special surface particularly on the base region 13.
  • a case where the side surface SW has a special surface will be described.
  • the side surface SW having a special surface includes a surface S1 (first surface).
  • the plane S1 has a plane orientation ⁇ 0-33-8 ⁇ , and preferably has a plane orientation (0-33-8).
  • the side surface SW includes the surface S1 microscopically.
  • the side surface SW further microscopically includes a surface S2 (second surface).
  • the plane S2 has a plane orientation ⁇ 0-11-1 ⁇ , and preferably has a plane orientation (0-11-1).
  • “microscopic” means that the dimensions are as detailed as at least a dimension of about twice the atomic spacing.
  • TEM Transmission Electron Microscope
  • the side surface SW has a composite surface SR.
  • the composite surface SR is configured by periodically repeating the surfaces S1 and S2. Such a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy).
  • Composite surface SR has a plane orientation ⁇ 0-11-2 ⁇ , preferably a plane orientation (0-11-2). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • “macroscopic” means ignoring a fine structure having a dimension on the order of atomic spacing. As such a macroscopic off-angle measurement, for example, a general method using X-ray diffraction can be used.
  • the channel direction CD which is the direction in which carriers flow on the channel surface, is along the direction in which the above-described periodic repetition is performed.
  • Si atoms are atoms of the A layer (solid line in the figure), B layer atoms (broken line in the figure) located below, C layer atoms (dotted line in the figure) located below, and B layer atoms (not shown) located below this It is provided repeatedly. That is, a periodic laminated structure such as ABCBABCBABCB... Is provided with four layers ABCB as one period.
  • the atoms in each of the four layers ABCB constituting one cycle described above are (0-11-2) It is not arranged to be completely along the plane.
  • the (0-11-2) plane is shown so as to pass through the position of atoms in the B layer.
  • the atoms in the A layer and the C layer are separated from the (0-11-2) plane.
  • a surface S1 having a surface orientation (0-33-8) and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternately provided. It is configured by being.
  • the length of each of the surface S1 and the surface S2 is twice the atomic spacing of Si atoms (or C atoms).
  • the surface obtained by averaging the surfaces S1 and S2 corresponds to the (0-11-2) surface (FIG. 17).
  • the single crystal structure when the complex plane SR is viewed from the (01-10) plane periodically includes a structure (part of the plane S1) equivalent to a cubic crystal when viewed partially.
  • a surface S1 having a surface orientation (001) in a structure equivalent to the above-described cubic crystal and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternated. It is comprised by being provided in.
  • polytypes other than 4H may constitute the surface according to S2).
  • the polytype may be 6H or 15R, for example.
  • the horizontal axis indicates the angle D1 formed by the macroscopic surface orientation of the side surface SW having the channel surface and the (000-1) plane
  • the vertical axis indicates the mobility MB.
  • the plot group CM corresponds to the case where the side surface SW is finished as a special surface by thermal etching
  • the plot group MC corresponds to the case where such thermal etching is not performed.
  • the mobility MB in the plot group MC was maximized when the macroscopic surface orientation of the channel surface was (0-33-8). This is because, when thermal etching is not performed, that is, when the microscopic structure of the channel surface is not particularly controlled, the macroscopic plane orientation is set to (0-33-8). This is probably because the ratio of the formation of the visual plane orientation (0-33-8), that is, the plane orientation (0-33-8) considering the atomic level, stochastically increased.
  • the mobility MB in the plot group CM was maximized when the macroscopic surface orientation of the channel surface was (0-11-2) (arrow EX).
  • the reason for this is that, as shown in FIGS. 18 and 19, a large number of surfaces S1 having a plane orientation (0-33-8) are regularly and densely arranged via the surface S2, so that the surface of the channel surface is minute. This is probably because the proportion of the visual plane orientation (0-33-8) has increased.
  • the mobility MB has an orientation dependency on the composite surface SR.
  • the horizontal axis indicates the angle D2 between the channel direction and the ⁇ 0-11-2> direction
  • the vertical axis indicates the mobility MB (arbitrary unit) of the channel surface.
  • a broken line is added to make the graph easier to see.
  • the angle D2 of the channel direction CD (FIG. 15) is preferably 0 ° or more and 60 ° or less, and more preferably approximately 0 °. all right.
  • the side surface SW may further include a surface S3 (third surface) in addition to the composite surface SR (shown in a simplified manner as a straight line in FIG. 22).
  • the off angle of the side surface SW with respect to the ⁇ 000-1 ⁇ plane deviates from 62 ° which is the ideal off angle of the composite surface SR.
  • This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a ⁇ 0-33-8 ⁇ plane.
  • the off angle of the side surface SW with respect to the (000-1) plane deviates from 62 ° which is the ideal off angle of the composite surface SR.
  • This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a (0-33-8) plane.
  • the side surface SW may include a composite surface SQ configured by periodically repeating the surface S3 and the composite surface SR.
  • a periodic structure can be observed, for example, by TEM or AFM.
  • the side surface SW (in other words, the second side surface portion SW2) of the trench TR formed by the base region 13 may include the first surface S1 having the surface orientation ⁇ 0-33-8 ⁇ .
  • the second side surface portion SW2 microscopically includes the first surface S1, and the second side surface portion SW2 further microscopically displays the second surface S2 having the surface orientation ⁇ 0-11-1 ⁇ .
  • the first surface S1 and the second surface S2 of the second side surface part SW2 include a composite surface having a surface orientation ⁇ 0-11-2 ⁇ .
  • the second side surface portion SW2 has an off angle of 62 ° ⁇ 10 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • the thickness of the portion of gate oxide film 15 on contact C1 between main surface 10a and first side surface portion SW1 is larger than the thickness of the portion of gate oxide film 15 on base region 13. Is also big. Therefore, the leakage current in the portion of the gate oxide film 15 on the contact C1 between the main surface 10a and the side surface SW can be suppressed while the resistance of the channel portion of the base region 13 is kept low. As a result, MOSFET 1 having high reliability and capable of maintaining a low channel resistance can be obtained.
  • angle ⁇ 2 formed by boundary surface 13a between drift region 12 and base region 13 and second side surface portion SW2 is not less than 50 ° and not more than 65 °. Thereby, the channel resistance in the base region 13 can be effectively reduced.
  • ⁇ 1 is 20 ° or more and less than 50 °.
  • the thickness of the portion of gate oxide film 15 on bottom BT of trench TR is larger than the thickness of the portion of gate oxide film 15 on base region 13. Therefore, it is possible to suppress the occurrence of leakage current in gate oxide film 15 on bottom portion BT of trench TR.
  • second side surface portion SW2 of trench TR includes first surface S1 having a plane orientation ⁇ 0-33-8 ⁇ .
  • second side surface portion SW2 of trench TR microscopically includes first surface S1, and second side surface portion SW2 further includes a plane orientation ⁇ 0-11-1 ⁇ Is microscopically included.
  • the channel resistance in the side surface SW can be further reduced. Therefore, the on-resistance of MOSFET 1 can be reduced.
  • first surface S1 and second surface S2 of second side surface portion SW2 of trench TR include a composite surface having a plane orientation ⁇ 0-11-2 ⁇ .
  • the channel resistance in the side surface SW can be further reduced. Therefore, the on-resistance of MOSFET 1 can be reduced.
  • second side surface portion SW2 of trench TR has an off angle of 62 ° ⁇ 10 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane. Therefore, the channel resistance in the side surface SW can be further reduced. Therefore, the on-resistance of MOSFET 1 can be reduced.
  • the thickness of the portion of gate oxide film 15 on contact C1 between main surface 10a and first side surface portion SW1 is the portion of gate oxide film 15 on base region 13. It is larger than the thickness. Therefore, the leakage current in the portion of the gate oxide film 15 on the contact C1 between the main surface 10a and the side surface SW can be suppressed while the resistance of the channel portion of the base region 13 is kept low. As a result, MOSFET 1 having high reliability and capable of maintaining a low channel resistance can be obtained.
  • the step of forming gate oxide film 15 includes the step of oxidizing silicon carbide substrate 10 at 1300 ° C. or lower.
  • the plane orientation dependence of the oxidation rate of silicon carbide can be increased. Therefore, the thickness of the portion of the gate oxide film 15 on the contact C1 between the main surface 10a and the first side surface portion SW1 is larger than the thickness of the portion of the gate oxide film 15 on the side surface SW (particularly the base region 13) of the trench TR. Can be significantly increased. As a result, it is possible to obtain MOSFET 1 that has higher reliability and can maintain low channel resistance.
  • the first gas includes at least one selected from the group consisting of chlorine and an interhalogen compound.
  • the first gas includes at least one selected from the group consisting of chlorine and an interhalogen compound.
  • the step of etching silicon carbide substrate 10 includes silicon carbide using a first gas and a second gas containing at least one of oxygen, fluorine, and hydrogen.
  • the second gas is oxygen, fluorine, hydrogen, sulfur hexafluoride, carbon tetrafluoride, hydrogen chloride, chlorine monoxide, chlorine dioxide, dichlorine monoxide. And at least one selected from the group consisting of dichlorine heptoxide.
  • silicon carbide can be etched more effectively.
  • the step of forming trench TR includes the step of etching silicon carbide substrate 10 at 700 ° C. or higher and 1000 ° C. or lower. Silicon carbide can be effectively etched by etching silicon carbide substrate 10 at 700 ° C. or higher. By etching silicon carbide substrate 10 at 1000 ° C. or lower, it is possible to suppress an excessive increase in the etching rate of silicon carbide, so that the shape of trench TR can be accurately controlled.
  • the angle formed by boundary surface 13a between drift region 12 and base region 13 and second side surface portion SW2 is formed.
  • ⁇ 2 is not less than 50 ° and not more than 65 °.
  • the method for manufacturing MOSFET 1 after the step of forming gate oxide film 15, it passes through contact C2 between first side surface portion SW1 and second side surface portion SW2 and is parallel to main surface 10a.
  • the angle ⁇ 1 formed by the straight line and the first side surface part SW1 is not less than 20 ° and less than 50 °.
  • the thickness of the portion of gate oxide film 15 on bottom BT of trench TR is equal to that on second impurity region 13. It is larger than the thickness of the portion of the gate oxide film 15. Thereby, it is possible to suppress the occurrence of leakage current in gate oxide film 15 on bottom portion BT of trench TR.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type is p-type and the second conductivity type is n-type. Also good.
  • the MOSFET has been described as an example of the silicon carbide semiconductor device, the silicon carbide semiconductor device may be an IGBT (Insulated Gate Bipolar Transistor) or the like.
  • 1 silicon carbide semiconductor device MOSFET
  • 2 silicon carbide epitaxial layer 10 silicon carbide substrate, 10a first main surface, 10b second main surface, 11 single crystal substrate, 12 drift region (first impurity region), 13 Base region (second impurity region), 13a interface, 14 source region (third impurity region), 15 gate oxide film, 16 source electrode, 18 contact region, 19 source wiring layer, 20 drain electrode, 21 interlayer insulating film, 27 gate electrode, 40 etching mask, BT bottom, C1, C2 contact, CD channel direction, D1, D2 angle, EX arrow, MC plot group, S1 first surface, S2 second surface, SQ, SR composite surface, SW side, SW1 first side, SW2 second side, TQ recess, TR trench
  • MOSFET silicon carbide semiconductor device

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Abstract

　炭化珪素半導体装置は、炭化珪素基板（１０）と、ゲート酸化膜（１５）と、ゲート電極（２７）とを有している。主面（１０ａ）には、側面（ＳＷ）と、底部（ＢＴ）とを有するトレンチ（ＴＲ）が設けられている。第１側面部（ＳＷ１）と第２側面部（ＳＷ２）との接点（Ｃ２）は、第３不純物領域（１４）に位置する。第１側面部（ＳＷ１）と第２側面部（ＳＷ２）との接点（Ｃ２）を通り、かつ主面（１０ａ）と平行な直線と、第１側面部（ＳＷ１）とが形成する角度（θ１）は、第１不純物領域（１２）と第２不純物領域（１３）との境界面（１３ａ）と、第２側面部（ＳＷ２）とが形成する角度（θ２）よりも小さい。主面（１０ａ）と第１側面部（ＳＷ１）との接点（Ｃ１）上のゲート酸化膜（１５）の部分の厚みは、第２不純物領域（１３）上のゲート酸化膜（１５）の部分の厚みよりも大きい。これにより、高い信頼性を有しかつチャネル抵抗を低く維持可能な炭化珪素半導体装置およびその製造方法を提供する。

Description

炭化珪素半導体装置およびその製造方法
　本発明は、炭化珪素半導体装置およびその製造方法に関し、特定的には、ゲート酸化膜を有する炭化珪素半導体装置およびその製造方法に関する。
　近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
　特開２０１０－２５８２９４号公報には、トレンチ構造を有するＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の製造方法が開示されている。上記ＭＯＳＦＥＴの製造方法によれば、トレンチを形成した後に、熱処理を実施することによりトレンチの開口部を形成する角部を丸めている。これにより、丸まった角部上に形成されたゲート絶縁膜においてゲートリークの発生を抑制している。
特開２０１０－２５８２９４号公報
　しかしながら、上記ＭＯＳＦＥＴの製造方法によれば、上記熱処理によりシリコン原子のマイグレーションが発生してトレンチの側面が荒れるため、ＭＯＳ界面のキャリア移動度の低下を招き、チャネル抵抗が高くなる。またステップバンチングが発生した基板の主面上に形成されたゲート絶縁膜が局所的に薄くなることにより、ゲートリークを誘発する場合がある。結果として、ＭＯＳＦＥＴの信頼性が低下し、かつチャネル抵抗が高くなる場合がある。
　本発明の一態様に係る目的は、高い信頼性を有しかつチャネル抵抗を低く維持可能な炭化珪素半導体装置およびその製造方法を提供することである。
　本発明の一態様に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート酸化膜と、ゲート電極とを有している。炭化珪素基板は、主面を有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ第１導電型と異なる第２導電型を有する第２不純物領域と、第２不純物領域上に設けられ第１導電型を有し主面の少なくとも一部を構成する第３不純物領域とを含む。主面には、第３不純物領域および第２不純物領域を貫通して第１不純物領域に至る側面と、第１不純物領域に位置する底部とを有するトレンチが設けられている。側面は、主面と連接する第１側面部と、第１側面部と底部とを繋ぐ第２側面部とを有する。第１側面部と第２側面部との接点は、第３不純物領域に位置する。第１側面部と第２側面部との接点を通り、かつ主面と平行な直線と、第１側面部とが形成する角度は、第１不純物領域と第２不純物領域との境界面と、第２側面部とが形成する角度よりも小さい。ゲート酸化膜は、トレンチの第１側面部おいて第３不純物領域に接し、トレンチの第２側面部において第３不純物領域と第２不純物領域とに接し、かつトレンチの底部において第１不純物領域に接する。ゲート電極は、ゲート酸化膜上に設けられている。主面と第１側面部との接点上のゲート酸化膜の部分の厚みは、第２不純物領域上のゲート酸化膜の部分の厚みよりも大きい。
　本発明の一態様に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。主面を有する炭化珪素基板が準備される。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ第１導電型と異なる第２導電型を有する第２不純物領域と、第２不純物領域上に設けられ第１導電型を有し主面の少なくとも一部を構成する第３不純物領域とを含む。炭化珪素基板の主面に、第３不純物領域および第２不純物領域を貫通して第１不純物領域に至る側面と、第１不純物領域に位置する底部とを有するトレンチが形成される。側面は、主面と連接する第１側面部と、第１側面部と底部とを繋ぐ第２側面部とを有する。第１側面部と第２側面部との接点は、第３不純物領域に位置する。第１側面部と第２側面部との接点を通り、かつ主面と平行な直線と、第１側面部とが形成する角度は、第１不純物領域と第２不純物領域との境界面と、第２側面部とが形成する角度よりも小さい。トレンチの第１側面部において第３不純物領域に接し、トレンチの第２側面部において第３不純物領域と第２不純物領域とに接し、かつトレンチの底部において第１不純物領域に接するゲート酸化膜が形成される。ゲート酸化膜上に設けられたゲート電極が形成される。主面と第１側面部との接点上のゲート酸化膜の部分の厚みは、第２不純物領域上のゲート酸化膜の部分の厚みよりも大きい。トレンチを形成する工程は、塩素を含む第１ガスを用いて炭化珪素基板がエッチングされる。
　本発明の一態様によれば、高い信頼性を有しかつチャネル抵抗を低く維持可能な炭化珪素半導体装置およびその製造方法を提供することができる。
本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素基板の主面の構成を概略的に示す部分斜視図である。 図１の炭化珪素半導体装置が有する炭化珪素基板に設けられたトレンチおよびゲート酸化膜の構成を概略的に示す部分断面図である。 ゲート酸化膜の成長速度とトレンチの側面の角度との関係を示す図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 本発明の一実施の形態における炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有するトレンチの側面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００－１）面の結晶構造を示す図である。 図１６の線ＸＶＩＩ－ＸＶＩＩに沿う（１１－２０）面の結晶構造を示す図である。 図１５の複合面の表面近傍における結晶構造を（１１－２０）面内において示す図である。 図１５の複合面を（０１－１０）面から見た図である。 巨視的に見たチャネル面および（０００－１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０－１１－２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図１５の変形例を示す図である。
［本発明の実施形態の説明］
　最初に本発明の実施態様を列記して説明する。
　（１）本発明の一態様に係る炭化珪素半導体装置は、炭化珪素基板１０と、ゲート酸化膜１５と、ゲート電極２７とを有している。炭化珪素基板１０は、主面１０ａを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２上に設けられ第１導電型と異なる第２導電型を有する第２不純物領域１３と、第２不純物領域１３上に設けられ第１導電型を有し主面１０ａの少なくとも一部を構成する第３不純物領域１４とを含む。主面１０ａには、第３不純物領域１４および第２不純物領域１３を貫通して第１不純物領域１２に至る側面ＳＷと、第１不純物領域１２に位置する底部ＢＴとを有するトレンチＴＲが設けられている。側面ＳＷは、主面１０ａと連接する第１側面部ＳＷ１と、第１側面部ＳＷ１と底部ＢＴとを繋ぐ第２側面部ＳＷ２とを有する。第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２は、第３不純物領域１４に位置する。第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する角度θ１は、第１不純物領域１２と第２不純物領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する角度θ２よりも小さい。ゲート酸化膜１５は、トレンチＴＲの第１側面部ＳＷ１おいて第３不純物領域１４に接し、トレンチＴＲの第２側面部ＳＷ２において第３不純物領域１４と第２不純物領域１３とに接し、かつトレンチＴＲの底部ＢＴにおいて第１不純物領域１２に接する。ゲート電極２７は、ゲート酸化膜１５上に設けられている。主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。
　上記（１）に記載の炭化珪素半導体装置１によれば、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。そのため、第２不純物領域１３のチャネル部分の抵抗を低く維持しつつ、主面１０ａと側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分におけるリーク電流を抑制することができる。結果として、高い信頼性を有しかつチャネル抵抗を低く維持可能な炭化珪素半導体装置を得ることができる。
　（２）上記（１）に係る炭化珪素半導体装置において好ましくは、第１不純物領域１２と第２不純物領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する角度θ２は、５０°以上６５°以下である。これにより、第２不純物領域１３におけるチャネル抵抗を効果的に低減することができる。
　（３）上記（１）または（２）に係る炭化珪素半導体装置において好ましくは、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する角度θ１は、２０°以上５０°未満である。当該角度θ１を２０°以上とすることにより、トレンチＴＲの幅が広がることにより、セル密度が低減することを抑制することができる。当該角度θ１を５０°未満とすることにより、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上におけるゲート酸化膜１５の厚みを効果的に大きくすることができる。
　（４）上記（１）～（３）のいずれかに係る炭化珪素半導体装置において好ましくは、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。これにより、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５において、リーク電流が発生することを抑制することができる。
　（５）上記（１）～（４）のいずれかに係る炭化珪素半導体装置において好ましくは、トレンチＴＲの第２側面部ＳＷ２は、面方位｛０－３３－８｝を有する第１の面Ｓ１を含む。これにより、側面ＳＷにおけるチャネル抵抗を低減可能である。よって炭化珪素半導体装置のオン抵抗を低減することができる。
　（６）上記（５）に係る炭化珪素半導体装置において好ましくは、トレンチＴＲの第２側面部ＳＷ２は、第１の面Ｓ１を微視的に含み、第２側面部ＳＷ２はさらに、面方位｛０－１１－１｝を有する第２の面Ｓ２を微視的に含む。これにより、側面ＳＷにおけるチャネル抵抗をより低減可能である。よって炭化珪素半導体装置のオン抵抗を低減することができる。
　（７）上記（６）に係る炭化珪素半導体装置において好ましくは、トレンチＴＲの第２側面部ＳＷ２の第１の面Ｓ１および第２の面Ｓ２は、面方位｛０－１１－２｝を有する複合面を含む。これにより、側面ＳＷにおけるチャネル抵抗をより低減可能である。よって炭化珪素半導体装置のオン抵抗を低減することができる。
　（８）上記（７）に係る炭化珪素半導体装置において好ましくは、トレンチＴＲの第２側面部ＳＷ２は、｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有する。これにより、側面ＳＷにおけるチャネル抵抗をより低減可能である。よって炭化珪素半導体装置のオン抵抗を低減することができる。
　（９）本発明の一態様に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。主面１０ａを有する炭化珪素基板１０が準備される。炭化珪素基板１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２上に設けられ第１導電型と異なる第２導電型を有する第２不純物領域１３と、第２不純物領域１３上に設けられ第１導電型を有し主面１０ａの少なくとも一部を構成する第３不純物領域１４とを含む。炭化珪素基板１０の主面１０ａに、第３不純物領域１４および第２不純物領域１３を貫通して第１不純物領域１２に至る側面ＳＷと、第１不純物領域に位置する底部ＢＴとを有するトレンチＴＲが形成される。側面ＳＷは、主面１０ａと連接する第１側面部ＳＷ１と、第１側面部ＳＷ１と底部ＢＴとを繋ぐ第２側面部ＳＷ２とを有する。第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ１は、第３不純物領域１４に位置する。第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ１を通り、かつ主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する角度θ１は、第１不純物領域１２と第２不純物領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する角度θ２よりも小さい。トレンチＴＲの第１側面部ＳＷ１において第３不純物領域１４に接し、トレンチＴＲの第２側面部ＳＷ２において第３不純物領域１４と第２不純物領域１３とに接し、かつトレンチＴＲの底部ＢＴにおいて第１不純物領域１２に接するゲート酸化膜１５が形成される。ゲート酸化膜１５上に設けられたゲート電極２７が形成される。主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。トレンチを形成する工程は、塩素を含む第１ガスを用いて炭化珪素基板１０がエッチングされる。
　上記（９）に記載の炭化珪素半導体装置１の製造方法によれば、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。そのため、第２不純物領域１３のチャネル部分の抵抗を低く維持しつつ、主面１０ａと側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分におけるリーク電流を抑制することができる。結果として、高い信頼性を有しかつチャネル抵抗を低く維持可能な炭化珪素半導体装置を得ることができる。
　（１０）上記（９）に係る炭化珪素半導体装置の製造方法において好ましくは、ゲート酸化膜１５を形成する工程は、１３００℃以下で炭化珪素基板１０を酸化する工程を含む。これにより、炭化珪素の酸化速度の面方位依存性を大きくすることができる。そのため、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みを、トレンチＴＲの側面ＳＷ（特に第２不純物領域１３）上のゲート酸化膜１５の部分の厚みよりも、顕著に大きくすることができる。結果として、より高い信頼性を有しかつチャネル抵抗を低く維持可能な炭化珪素半導体装置を得ることができる。
　（１１）上記（９）または（１０）に係る炭化珪素半導体装置の製造方法において好ましくは、第１ガスは、塩素およびインターハロゲン化合物からなる群から選択される少なくともいずれかを含む。これにより、炭化珪素を効果的にエッチングすることができる。
　（１２）上記（９）～（１１）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板１０をエッチングする工程は、第１ガスと、酸素、フッ素および水素の少なくともいずれかを含む第２ガスとを用いて炭化珪素基板をエッチングする第１工程と、第１工程における第２ガスの流量よりも第２ガスの流量を減少させた後、第１ガスと、第２ガスとを用いて炭化珪素基板１０をエッチングする第２工程とを含む。これにより、トレンチＴＲの形状を精度良く制御することができる。
　（１３）上記（１２）に係る炭化珪素半導体装置の製造方法において好ましくは、第２工程において、第２ガスの導入を停止した後、第１ガスを用いて炭化珪素基板１０がエッチングされる。これにより、トレンチＴＲの形状をより精度良く制御することができる。
　（１４）上記（１２）または（１３）に係る炭化珪素半導体装置の製造方法において好ましくは、第２ガスは、酸素、フッ素、水素、六フッ化硫黄、四フッ化炭素、塩化水素、一酸化塩素、二酸化塩素、一酸化二塩素および七酸化二塩素からなる群から選択される少なくともいずれかを含む。これにより、炭化珪素をより効果的にエッチングすることができる。
　（１５）上記（９）～（１４）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、トレンチＴＲを形成する工程は、７００℃以上１０００℃以下で炭化珪素基板１０をエッチングする工程を含む。炭化珪素基板１０を７００℃以上でエッチングすることにより、炭化珪素を効果的にエッチングすることができる。炭化珪素基板１０を１０００℃以下でエッチングすることにより、炭化珪素のエッチングレートが高くなり過ぎることを抑制することができるので、トレンチＴＲの形状を精度良く制御することができる。
　（１６）上記（９）～（１５）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、ゲート酸化膜１５を形成する工程後において、第１不純物領域１２と第２不純物領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する角度θ２は、５０°以上６５°以下である。これにより、第２不純物領域１３におけるチャネル抵抗を効果的に低減することができる。
　（１７）上記（９）～（１６）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、ゲート酸化膜１５を形成する工程後において、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する角度θ１は、２０°以上５０°未満である。当該角度θ１を２０°以上とすることにより、トレンチＴＲの幅が広がることにより、セル密度が低減することを抑制することができる。当該角度θ１を５０°未満とすることにより、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上におけるゲート酸化膜１５の厚みを効果的に大きくすることができる。
　（１８）上記（９）～（１７）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、ゲート酸化膜１５を形成する工程後において、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。これにより、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５において、リーク電流が発生することを抑制することができる。
［本発明の実施形態の詳細］
　以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　まず、本発明の一実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。
　図１を参照して、本実施の形態のＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート酸化膜１５と、ゲート電極２７と、層間絶縁膜２１と、ソース電極１６と、ソース配線層１９と、ドレイン電極２０とを主に有する。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。炭化珪素基板１０は、第２の主面１０ｂを構成する炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられ、第１の主面１０ａを構成する炭化珪素エピタキシャル層２とを主に有する。炭化珪素単結晶は、たとえば六方晶炭化珪素単結晶からなり、好ましくはポリタイプ４Ｈを有する。炭化珪素単結晶基板１１は、たとえば窒素などの不純物を有しており、ｎ型（第１導電型）を有する。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００－１｝面または｛０００－１｝面から８°以下程度オフした面であり、好ましくは（０００－１）面または（０００－１）面から８°以下程度オフした面である。
　炭化珪素基板１０は、ドリフト領域１２（第１不純物領域）と、ベース領域１３（第２不純物領域）と、ソース領域１４（第３不純物領域）と、コンタクト領域１８とを主に有する。ドリフト領域１２は、炭化珪素単結晶基板１１上に設けられている。ドリフト領域１２は、たとえば窒素などの不純物を含んでおり、ｎ型を有する。ドリフト領域１２の不純物濃度は、炭化珪素単結晶基板１１の不純物濃度よりも低いことが好ましい。ドリフト領域１２が含む窒素などの不純物の濃度は、たとえば１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下である。
　ベース領域１３は、たとえばアルミニウムなどの不純物を含んでおり、ｐ型（第１の導電型と異なる第２の導電型）を有する。ベース領域１３はドリフト領域１２上に設けられている。ベース領域１３が含むアルミニウムなどの不純物の濃度は、ドリフト領域１２が含む窒素などの不純物の濃度よりも高い。
　ソース領域１４は、たとえば窒素またはリンなどの不純物を含んでおり、ｎ型を有する。ソース領域１４は、ベース領域１３によってドリフト領域１２から隔てられるようにベース領域１３上に設けられている。ソース領域１４が含むリンなどの不純物の濃度は、たとえば５×１０18ｃｍ-3以上３×１０20ｃｍ-3以下である。コンタクト領域１８は、たとえばアルミニウムなどの不純物を含んでおり、ｐ型を有する。コンタクト領域１８は、ソース領域１４を貫通してベース領域１３につながっている。コンタクト領域１８の不純物濃度は、ベース領域１３の不純物濃度よりも高い。ソース領域１４およびコンタクト領域の各々は、炭化珪素基板１０の第１の主面１０ａの一部を構成している。
　炭化珪素基板１０の第１の主面１０ａには、ソース領域１４と、ベース領域１３とを貫通してドリフト領域１２に至る側面ＳＷと、ドリフト領域１２に位置する底部ＢＴとを有するトレンチＴＲが設けられている。側面ＳＷはベース領域１３上において、ＭＯＳＦＥＴ１のチャネル面を含む。側面ＳＷは炭化珪素基板１０の第１の主面１０ａに対して傾斜している。断面視（第１の主面１０ａに対して平行な方向から見た視野）において、トレンチＴＲの幅は開口に向かってテーパ状に拡がっている。好ましくは、側面ＳＷは、特にベース領域１３上の部分において、所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。
　図２および図３を参照して、トレンチＴＲの形状の詳細について説明する。図２は、炭化珪素基板１０のみを示している。図３は、炭化珪素基板１０およびゲート酸化膜１５を示しており、ゲート電極２７および層間絶縁膜２１の各々は省略されている。
　トレンチＴＲの側面ＳＷは、第１の主面１０ａと連接し、ソース領域１４により形成される第１側面部ＳＷ１と、第１側面部ＳＷ１と底部ＢＴとを繋ぐ第２側面部ＳＷ２とを有する。トレンチＴＲの底部ＢＴは、炭化珪素基板１０の第１の主面１０ａとほぼ平行な面である。第２側面部ＳＷ２は、ソース領域１４と、ベース領域１３と、ドリフト領域１２とにより形成される。平面視（第１の主面１０ａに対して垂直な方向から見た視野）において、トレンチＴＲの底部ＢＴは、ハニカム状に延在している。平面視において、コンタクト領域１８は、ソース領域１４およびベース領域１３の各々に囲まれるように設けられている。平面視において、ベース領域１３、ソース領域１４およびコンタクト領域１８の外縁の形状は、たとえば六角形である。
　図３を参照して、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２は、ソース領域１４に位置する。言い換えれば、第１側面部ＳＷ１と、第２側面部ＳＷ２との接点Ｃ２は、ベース領域１３と第１の主面１０ａとの間に位置する。第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ炭化珪素基板１０の第１の主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する第１角度θ１は、ドリフト領域１２とベース領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する第２角度θ２よりも小さい。好ましくは、ドリフト領域１２とベース領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する第２角度θ２は、５０°以上６５°以下である。好ましくは、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ炭化珪素基板１０の第１の主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する第１角度θ１は、２０°以上５０°未満である。
　ゲート酸化膜１５は、トレンチの側面ＳＷにおいて、ドリフト領域１２と、ベース領域１３と、ソース領域１４とに接し、かつトレンチＴＲの底部ＢＴにおいてドリフト領域と１２接する。ゲート酸化膜１５は、トレンチＴＲの側面ＳＷから炭化珪素基板１０の第１の主面１０ａに乗り上げていてもよい。言い換えれば、ゲート酸化膜１５は、第１の主面１０ａの一部と接し、かつ第１の主面１０ａ上においてソース電極１６と接していてもよい。ゲート酸化膜１５は、たとえば二酸化珪素を含む。
　炭化珪素基板１０の第１の主面１０ａとトレンチＴＲの側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分の厚みｔ１は、ベース領域１３上のゲート酸化膜１５の部分の厚みｔ３よりも大きい。炭化珪素基板１０の第１の主面１０ａとトレンチＴＲの側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分の厚みｔ１とは、第１の主面１０ａに対して垂直な方向におけるゲート酸化膜１５の厚みである。またベース領域１３上のゲート酸化膜１５の部分の厚みｔ３とは、ベース領域１３により形成される第２側面部ＳＷ２の部分に対して垂直な方向におけるゲート酸化膜１５の部分の厚みである。好ましくは、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みｔ４は、ベース領域１３上のゲート酸化膜１５の部分の厚みｔ３よりも大きい。トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みｔ４とは、トレンチＴＲの底部ＢＴに対して垂直な方向におけるゲート酸化膜１５の部分の厚みｔ４である。好ましくは、ソース領域１４上のゲート酸化膜１５の部分の厚みｔ２は、第１の主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みよりも小さく、かつベース領域１３上のゲート酸化膜１５の部分の厚みｔ３よりも大きい。ソース領域１４上のゲート酸化膜１５の部分の厚みとは、第１側面部ＳＷ１に対して垂直な方向におけるゲート酸化膜１５の部分の厚みｔ２のことである。第１の主面１０ａと平行な方向に沿った接点Ｃ１と接点Ｃ２との間の距離は０．０１μｍ以上０．１μｍ以下である。第１の主面１０ａとトレンチＴＲの側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分の厚みｔ１は、たとえば７０ｎｍ以上１００ｎｍ以下である。ベース領域１３上のゲート酸化膜１５の部分の厚みｔ３は、たとえば４０ｎｍ以上６０ｎｍ以下である。
　図４を参照して、ゲート酸化膜１５が形成される面（つまり、トレンチＴＲの側面ＳＷ）と、炭化珪素基板１０の第１の主面１０ａとが形成する角度θと、ゲート酸化膜１５が形成される面が熱酸化される速度（つまり、ゲート酸化膜の成長速度）について説明する。なお、図４において、角度０°の場合、ゲート酸化膜が形成される面は、（０００－１）面である。
　図４に示すように、トレンチＴＲの側面ＳＷの角度θが５０°以上６５°以下の場合において当該側面ＳＷ上に形成されるゲート酸化膜１５の成長速度は、トレンチＴＲの側面ＳＷの角度θが２０°以上５０°未満の場合において当該側面ＳＷ上に形成されるゲート酸化膜１５の成長速度よりも小さくなる。第１の主面１０ａまたはトレンチＴＲの底部ＢＴは、トレンチＴＲの角度θが０°の場合に対応する。そのため、第１の主面１０ａまたはトレンチＴＲの底部ＢＴ上に形成されるゲート酸化膜１５の成長速度は、トレンチＴＲの側面ＳＷの角度θが２０°以上５０°未満の場合において当該側面ＳＷ上に形成されるゲート酸化膜１５の成長速度よりも大きくなる。結果として、トレンチＴＲの側面ＳＷの角度θが２０°以上５０°未満の場合において当該側面ＳＷ上に形成されるゲート酸化膜１５の厚みは、トレンチＴＲの側面ＳＷの角度θが５０°以上６５°以下の場合において当該側面ＳＷ上に形成されるゲート酸化膜１５の厚みよりも大きくなり、かつ第１の主面１０ａまたはトレンチＴＲの底部ＢＴ上に形成されるゲート酸化膜１５の厚みよりも小さくなる。
　再び図１を参照して、ゲート電極２７は、トレンチＴＲの内部において、ゲート酸化膜１５上に設けられている。ゲート電極２７は、ゲート酸化膜１５を介して、ソース領域１４、ベース領域１３およびドリフト領域１２の各々と接している。ゲート電極２７は、たとえば不純物を含むポリシリコンなど導電性材料からなる。
　ソース電極１６は、たとえば炭化珪素基板１０の第１の主面１０ａにおいて、ソース領域１４と、コンタクト領域１８とに接している。ソース電極１６は、たとえばＴｉＡｌＳｉを含む。ソース配線層１９はソース電極１６に接している。ソース配線層１９は、たとえばアルミニウムを含む。層間絶縁膜２１は、トレンチＴＲの内部においてゲート電極２７と接している。層間絶縁膜２１はゲート電極２７とソース配線層１９との間を絶縁している。ドレイン電極２０は、第２の主面１０ｂにおいて炭化珪素単結晶基板１１とオーミック接合している。ドレイン電極２０は、たとえばＮｉＳｉを含む材料からなる。
　次に、本発明の一実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の製造方法について説明する。
　まず、炭化珪素基板準備工程（Ｓ１０：図５）が実施される。図６を参照して、上面および下面を有する炭化珪素単結晶基板１１が準備される。上面は、｛０００－１｝面から８°以内のオフ角を有することが好ましく、４°以内のオフ角を有することがより好ましい。この場合に｛０００－１｝面は（０００－１）面であることがより好ましい。炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈを有する六方晶炭化珪素単結晶からなる。
　次に、炭化珪素単結晶基板１１の上面上にエピタキシャル成長によってドリフト領域１２が形成される。エピタキシャル成長はＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により行われ得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。エピタキシャル成長において、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
　次に、ドリフト領域１２上にベース領域１３およびソース領域１４が形成される。図７を参照して、たとえば、ドリフト領域１２の表面全体に対して、たとえばアルミニウムなどの不純物がイオン注入されることにより、ドリフト領域１２に接するベース領域１３が形成される。次に、たとえばベース領域１３の表面全体に対して、たとえば窒素またはリンなどの不純物がイオン注入されることにより、ベース領域１３に接するソース領域１４が形成される。ソース領域１４は、炭化珪素基板１０の第１の主面１０ａを構成する。なおイオン注入に代わり、不純物の添加をともなうにエピタキシャル成長が用いられることにより、ベース領域１３およびソース領域１４が形成されてもよい。
　次に、コンタクト領域１８が形成される。図８を参照して、たとえば、ソース領域１４の表面の一部に対して、アルミニウムなどのｐ型不純物がイオン注入されることにより、ソース領域１４を貫通して、ベース領域１３に接するコンタクト領域１８が形成される。
　次に、炭化珪素基板１０にイオン注入された不純物を活性化するための活性化アニールが行われる。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。以上により、ｎ型を有するドリフト領域１２と、ドリフト領域１２上に設けられｐ型を有するベース領域１３と、ベース領域１３上に設けられｎ型を有するソース領域１４と、ソース領域１４を貫通してベース領域１３に接し、かつｐ型を有するコンタクト領域を含む炭化珪素基板１０が準備される。
　次に、トレンチ形成工程（Ｓ２０：図５）が実施される。たとえば、炭化珪素基板１０の第１の主面１０ａ上に、開口部を有するエッチングマスク４０が形成される。開口部はトレンチＴＲ（図１）の位置に対応して形成される。図９を参照して、エッチングマスク４０は、第１の主面１０ａにおいてコンタクト領域１８と、ソース領域１４とに接して形成される。エッチングマスク４０は、たとえば炭化珪素基板１０の第１の主面１０ａを熱酸化することによりシリコン酸化膜を形成した後、当該シリコン酸化膜をパターニングすることにより形成され得る。
　次に、エッチングマスク４０が設けられた炭化珪素基板１０の第１の主面１０ａに対して、物理的作用を有するエッチングが行われる。これによりエッチングマスク４０の開口部において、ソース領域１４と、ベース領域１３と、ドリフト領域１２の一部とがエッチングにより除去されることにより、第１の主面１０ａに凹部ＴＱが形成される（図１０参照）。凹部ＴＱは第１の主面１０ａに対してほぼ垂直な側壁面を有する。物理的作用を有するエッチングとしては、反応性イオンエッチング（ＲＩＥ）が好ましく、誘導結合プラズマ（ＩＣＰ）ＲＩＥがより好ましい。ＲＩＥの反応ガスとしては、ＳＦ6またはＳＦ6とＯ2との混合ガスを用いることができる。
　次に、エッチングマスク４０が設けられかつ凹部ＴＱが形成された炭化珪素基板１０の第１の主面１０ａに対して、熱エッチングが行われる。たとえば、少なくとも塩素を含む第１ガスを用いて炭化珪素基板１０の第１の主面１０ａがエッチングされる。塩素を含む第１ガスは、たとえば塩素およびインターハロゲン化合物などである。インターハロゲン化合物は、たとえばClFx、BrFxおよびIFx(ここでXは、１、３などの奇数)などである。第１ガスは、塩素に加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガス、ヘリウムガスなどを用いることができる。たとえば、まず、第１ガスと、酸素、フッ素および水素の少なくともいずれかを含む第２ガスとを用いて炭化珪素基板１０の第１の主面１０ａがエッチングされる（第１エッチング工程）。酸素、フッ素および水素の少なくともいずれかを含む第２ガスとは、たとえば酸素、フッ素、水素、ＳＦ６（六フッ化硫黄）、ＣＦ４（四フッ化炭素）およびＨＣｌ（塩化水素）、ClO-(一酸化塩素)、ClO2(二酸化塩素)、Cl2O(一酸化二塩素)、Cl2O7(七酸化二塩素)などである。具体的には、塩素ガスと酸素ガスとの混合ガスを用いて炭化珪素基板１０の第１の主面１０ａが、たとえば８００℃で熱エッチングされる。酸素の体積濃度は、たとえば１０％以上２０％以下程度である。混合ガスにおいて、塩素ガスの濃度が高いと炭化珪素がエッチングされやすくなる。具体的には、炭化珪素は塩素と反応することで四塩化珪素と炭素とになる。つまり、珪素は四塩化珪素になりガスとして除去されることにより、トレンチＴＲの側面ＳＷおよび底部ＢＴにおいて炭素が残存する。炭素は、酸素と反応することで二酸化炭素になりガスとして除去される。以上のように、珪素および炭素が、炭化珪素基板１０の第１の主面１０ａから除去されることにより、第１の主面１０ａにトレンチＴＲが形成される。
　次に、第２ガスの流量を低減させる。具体的には、酸素ガスの流量を低減させることで塩素ガスの濃度を高める。第２ガスの流量を減少させた後、第１ガスと、第２ガスとを用いて炭化珪素基板１０の第１の主面１０ａがエッチングされる（第２エッチング工程）。好ましくは、第２エッチング工程において、第２ガスの導入が停止されてもよい。第２ガスの導入が停止された後、第１ガスを用いて炭化珪素基板１０の第１の主面１０ａがエッチングされる。具体的には、塩素ガスと酸素ガスとを用いて炭化珪素基板１０の第１の主面１０ａがエッチングされた（第１エッチング工程）後、酸素ガスの導入が停止される。酸素ガスの導入が停止された後、塩素ガスを用いて炭化珪素基板１０の第１の主面１０ａがエッチングされる（第２エッチング工程）。熱エッチング工程の後、エッチングマスク４０が除去される。
　第１エッチング工程および第２エッチング工程の各々において、たとえば７００℃以上１０００℃以下で炭化珪素基板１０の第１の主面１０ａが熱エッチングされ、好ましくは８００℃以上９００℃以下で炭化珪素基板１０の第１の主面１０ａが熱エッチングされる。第２エッチング工程における炭化珪素基板１０の温度は、第１エッチング工程における炭化珪素基板１０の温度よりも低くてもよい。炭化珪素基板１０の温度を低減させることにより、炭化珪素のエッチングレートが低くなるので、炭化珪素基板１０の第１の主面１０ａに形成されるトレンチＴＲの形状を精度良く制御することができる。
　以上により、炭化珪素基板１０の第１の主面１０ａにおいて、ソース領域１４と、ベース領域１３とを貫通してドリフト領域１２に至る側面ＳＷと、ドリフト領域１２に位置する底部ＢＴとを有するトレンチＴＲが形成される。図１１を参照して、トレンチＴＲの側面ＳＷは、第１の主面１０ａと連接し、ソース領域１４に形成される第１側面部ＳＷ１と、第１側面部ＳＷ１と連接し、ソース領域１４、ベース領域１３およびドリフト領域１２により形成される第２側面部ＳＷ２とを有している。好ましくは、トレンチＴＲの形成時、側面ＳＷ上、特にベース領域１３上において、特殊面が自己形成される。特殊面の詳細については後述する。
　次に、ゲート酸化膜形成工程（Ｓ３０：図５）が実施される。図１２を参照して、炭化珪素基板１０の第１の主面１０ａと、トレンチＴＲの側面ＳＷと、トレンチＴＲの底部ＢＴとを覆うゲート酸化膜１５が形成される。より詳細には、トレンチＴＲの側面ＳＷにおいて、ドリフト領域１２と、ベース領域１３と、ソース領域１４とに接し、かつトレンチＴＲの底部ＢＴにおいてドリフト領域１２と接するゲート酸化膜１５が形成される。ゲート酸化膜１５は、たとえば熱酸化により形成される。
　好ましくは、１３００℃以下で炭化珪素基板１０を酸化することにより、ゲート酸化膜１５がトレンチＴＲの側面ＳＷおよび底部ＢＴの各々に接して形成される。より好ましくは、１２５０℃以下で炭化珪素基板１０を酸化することによりゲート酸化膜１５が形成され、さらに好ましくは１１００℃以下で炭化珪素基板１０を酸化することによりゲート酸化膜１５が形成される。１３００℃以下の温度において、トレンチＴＲが形成された炭化珪素基板１０を熱酸化することによりゲート酸化膜１５を形成することにより、炭化珪素の酸化速度の面方位依存性を大きくすることができる。図４に示すように、炭化珪素の酸化速度は、炭化珪素の面方位により異なる。具体的には、炭化珪素基板１０の第１の主面１０ａ上に形成されるゲート酸化膜１５の成長速度は、トレンチＴＲの側面ＳＷ（特にチャネル領域）上におけるゲート酸化膜１５の成長速度よりも大きい。炭化珪素の酸化速度の面内依存性は、１３００℃以下で顕著に大きくなり、１３００℃を超えると小さくなる。つまり、ゲート酸化膜１５を、１３００℃以下の温度においてトレンチＴＲが形成された炭化珪素基板１０を熱酸化することにより形成することにより、炭化珪素基板１０の第１の主面１０ａ上のゲート酸化膜１５の部分の厚みを、トレンチＴＲの側面ＳＷ（特にチャネル領域）上のゲート酸化膜１５の部分の厚みよりも、顕著に大きくすることができる。なお、１３００℃以下でトレンチＴＲの側面ＳＷおよび底部ＢＴの各々に接するゲート酸化膜１５を形成した後、１３００℃よりも高い温度（たとえば１３５０℃程度）でゲート酸化膜１５を加熱することにより、ゲート酸化膜１５の膜質を向上させてもよい。
　図３を参照して、ゲート酸化膜形成後において、炭化珪素基板１０の第１の主面１０ａとトレンチＴＲの側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分の厚みｔ１は、ベース領域１３上のゲート酸化膜１５の部分の厚みｔ３よりも大きい。炭化珪素基板１０の第１の主面１０ａとトレンチＴＲの側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分の厚みｔ１とは、第１の主面１０ａに対して垂直な方向におけるゲート酸化膜１５の厚みである。またベース領域１３上のゲート酸化膜１５の部分の厚みｔ３とは、ベース領域１３により形成される第２側面部ＳＷ２の部分に対して垂直な方向におけるゲート酸化膜１５の部分の厚みである。好ましくは、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みｔ４は、ベース領域１３上のゲート酸化膜１５の部分の厚みｔ３よりも大きい。トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みｔ４とは、トレンチＴＲの底部ＢＴに対して垂直な方向におけるゲート酸化膜１５の部分の厚みｔ４である。好ましくは、ソース領域１４上のゲート酸化膜１５の部分の厚みｔ２は、第１の主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みよりも小さく、かつベース領域１３上のゲート酸化膜１５の部分の厚みｔ３よりも大きい。ソース領域１４上のゲート酸化膜１５の部分の厚みとは、第１側面部ＳＷ１に対して垂直な方向におけるゲート酸化膜１５の部分の厚みｔ２のことである。
　ゲート酸化膜形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート酸化膜１５とベース領域１３との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。ＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート酸化膜１５の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート酸化膜１５とベース領域１３との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
　好ましくは、ゲート酸化膜１５を形成する工程後において、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２は、ソース領域１４に位置する。言い換えれば、第１側面部ＳＷ１と、第２側面部ＳＷ２との接点Ｃ２は、ベース領域１３と第１の主面１０ａとの間に位置する。第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ炭化珪素基板１０の第１の主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する第１角度θ１は、ドリフト領域１２とベース領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する第２角度θ２よりも小さい。好ましくは、ドリフト領域１２とベース領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する第２角度θ２は、５０°以上６５°以下である。好ましくは、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ炭化珪素基板１０の第１の主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する第１角度θ１は、２０°以上５０°未満である。
　次に、ゲート電極形成工程（Ｓ４０：図５）が実施される。図１３を参照して、ゲート酸化膜１５上にゲート電極２７が形成される。たとえば、ゲート電極２７は、ゲート酸化膜１５上に、導体または不純物がドープされたポリシリコンを成膜することにより形成される。次に、ゲート電極２７の露出面を覆うように、ゲート電極２７およびゲート酸化膜１５上に層間絶縁膜２１が形成される。層間絶縁膜２１は、トレンチＴＲの内部を埋めるように形成される。次に、層間絶縁膜２１およびゲート酸化膜１５に開口部が形成されるようにエッチングが行われる。当該開口部によって、炭化珪素基板１０の第１の主面１０ａ上において、ソース領域１４と、コンタクト領域１８とがゲート酸化膜１５および層間絶縁膜２１から露出される。
　次に、ソース電極形成工程（Ｓ５０：図５）が実施される。図１４を参照して、ソース領域１４と、コンタクト領域１８とに接するソース電極１６が形成される。ソース電極１６は、たとえばＴｉＡｌＳｉを含む材料からなる。次に、ソース電極１６が形成された炭化珪素基板１０が、たとえば１０００℃程度に加熱されることにより、ソース電極１６が炭化珪素基板１０のソース領域１４とオーミック接合する。次に、ソース電極１６に接してソース配線層１９が形成される。ソース配線層１９は、たとえばアルミニウムを含む材料からなる。次に、炭化珪素単結晶基板１１の第２の主面１０ｂに、たとえばＮｉＳｉを含む材料からなるドレイン電極２０が形成される。以上により、図１に示すＭＯＳＦＥＴ１の製造が完成する。
　（特殊面）
　上述した「特殊面」について詳しく説明する。上述したように、側面ＳＷ（図３参照）は、特にベース領域１３上において特殊面を有することが好ましい。以下、側面ＳＷが特殊面を有する場合について説明する。
　図１５に示すように、特殊面を有する側面ＳＷは、面Ｓ１（第１の面）を含む。面Ｓ１は面方位｛０－３３－８｝を有し、好ましくは面方位（０－３３－８）を有する。好ましくは、側面ＳＷは面Ｓ１を微視的に含む。好ましくは、側面ＳＷはさらに面Ｓ２（第２の面）を微視的に含む。面Ｓ２は面方位｛０－１１－１｝を有し、好ましくは面方位（０－１１－１）を有する。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いることができる。
　好ましくは、側面ＳＷは複合面ＳＲを有する。複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｙ）により観察し得る。複合面ＳＲは面方位｛０－１１－２｝を有し、好ましくは面方位（０－１１－２）を有する。この場合、複合面ＳＲは｛０００－１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
　次に、複合面ＳＲの詳細な構造について説明する。
　一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００－１）面から見ると、図１６に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
　図１７に示すように、（１１－２０）面（図１６の線ＸＶＩＩ－ＸＶＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０－１１－２）面に完全に沿うようには配列されていない。図１７においてはＢ層の原子の位置を通るように（０－１１－２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０－１１－２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０－１１－２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
　図１８に示すように、複合面ＳＲは、面方位（０－３３－８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０－１１－２）面（図１７）に対応する。
　図１９に示すように、複合面ＳＲを（０１－１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図１９においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図１９においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
　次に図２０を参照して、側面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２０のグラフにおいて、横軸は、チャネル面を有する側面ＳＷの巨視的な面方位と（０００－１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
　プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－３３－８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０－３３－８）とされることによって、微視的な面方位（０－３３－８）、つまり原子レベルまで考慮した場合の面方位（０－３３－８）が形成される割合が確率的に高くなったためと考えられる。
　一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－１１－２）のとき（矢印ＥＸ）に最大となった。この理由は、図１８および図１９に示すように、面方位（０－３３－８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０－３３－８）が占める割合が高くなったためと考えられる。
　なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２１に示すグラフにおいて、横軸はチャネル方向と＜０－１１－２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図１５）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
　図２２に示すように、側面ＳＷは複合面ＳＲ（図２２においては直線で単純化されて示されている。）に加えてさらに面Ｓ３（第３の面）を含んでもよい。この場合、側面ＳＷの｛０００－１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０－３３－８}面となる表面がある。より好ましくは、側面ＳＷの（０００－１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０－３３－８）面となる表面がある。
　より具体的には側面ＳＷは、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを含んでもよい。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。
　以上のように、ベース領域１３により形成されるトレンチＴＲの側面ＳＷ（言い換えれば、第２側面部ＳＷ２）は、面方位｛０－３３－８｝を有する第１の面Ｓ１を含んでもよい。好ましくは、第２側面部ＳＷ２は、第１の面Ｓ１を微視的に含み、第２側面部ＳＷ２はさらに、面方位｛０－１１－１｝を有する第２の面Ｓ２を微視的に含む。好ましくは、第２側面部ＳＷ２の第１の面Ｓ１および第２の面Ｓ２は、面方位｛０－１１－２｝を有する複合面を含む。好ましくは、第２側面部ＳＷ２は、｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有する。
　次に、本実施の形態に係る炭化珪素半導体装置およびその製造方法の作用効果について説明する。
　本実施の形態に係るＭＯＳＦＥＴ１によれば、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みは、ベース領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。そのため、ベース領域１３のチャネル部分の抵抗を低く維持しつつ、主面１０ａと側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分におけるリーク電流を抑制することができる。結果として、高い信頼性を有しかつチャネル抵抗を低く維持可能なＭＯＳＦＥＴ１を得ることができる。
　また本実施の形態に係るＭＯＳＦＥＴ１によれば、ドリフト領域１２とベース領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する角度θ２は、５０°以上６５°以下である。これにより、ベース領域１３におけるチャネル抵抗を効果的に低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する角度θ１は、２０°以上５０°未満である。当該角度θ１を２０°以上とすることにより、トレンチＴＲの幅が広がることにより、セル密度が低減することを抑制することができる。当該角度θ１を５０°未満とすることにより、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上におけるゲート酸化膜１５の厚みを効果的に大きくすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みは、ベース領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。これにより、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５において、リーク電流が発生することを抑制することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、トレンチＴＲの第２側面部ＳＷ２は、面方位｛０－３３－８｝を有する第１の面Ｓ１を含む。これにより、側面ＳＷにおけるチャネル抵抗を低減可能である。よってＭＯＳＦＥＴ１のオン抵抗を低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、トレンチＴＲの第２側面部ＳＷ２は、第１の面Ｓ１を微視的に含み、第２側面部ＳＷ２はさらに、面方位｛０－１１－１｝を有する第２の面Ｓ２を微視的に含む。これにより、側面ＳＷにおけるチャネル抵抗をより低減可能である。よってＭＯＳＦＥＴ１のオン抵抗を低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、トレンチＴＲの第２側面部ＳＷ２の第１の面Ｓ１および第２の面Ｓ２は、面方位｛０－１１－２｝を有する複合面を含む。これにより、側面ＳＷにおけるチャネル抵抗をより低減可能である。よってＭＯＳＦＥＴ１のオン抵抗を低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、トレンチＴＲの第２側面部ＳＷ２は、｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有する。これにより、側面ＳＷにおけるチャネル抵抗をより低減可能である。よってＭＯＳＦＥＴ１のオン抵抗を低減することができる。
　本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みは、ベース領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。そのため、ベース領域１３のチャネル部分の抵抗を低く維持しつつ、主面１０ａと側面ＳＷとの接点Ｃ１上のゲート酸化膜１５の部分におけるリーク電流を抑制することができる。結果として、高い信頼性を有しかつチャネル抵抗を低く維持可能なＭＯＳＦＥＴ１を得ることができる。
　また本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ゲート酸化膜１５を形成する工程は、１３００℃以下で炭化珪素基板１０を酸化する工程を含む。これにより、炭化珪素の酸化速度の面方位依存性を大きくすることができる。そのため、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上のゲート酸化膜１５の部分の厚みを、トレンチＴＲの側面ＳＷ（特にベース領域１３）上のゲート酸化膜１５の部分の厚みよりも、顕著に大きくすることができる。結果として、より高い信頼性を有しかつチャネル抵抗を低く維持可能なＭＯＳＦＥＴ１を得ることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１ガスは、塩素およびインターハロゲン化合物からなる群から選択される少なくともいずれかを含む。これにより、炭化珪素を効果的にエッチングすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０をエッチングする工程は、第１ガスと、酸素、フッ素および水素の少なくともいずれかを含む第２ガスとを用いて炭化珪素基板をエッチングする第１工程と、第１工程における第２ガスの流量よりも第２ガスの流量を減少させた後、第１ガスと、第２ガスとを用いて炭化珪素基板１０をエッチングする第２工程とを含む。これにより、トレンチＴＲの形状を精度良く制御することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第２工程において、第２ガスの導入を停止した後、第１ガスを用いて炭化珪素基板１０がエッチングされる。これにより、トレンチＴＲの形状をより精度良く制御することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第２ガスは、酸素、フッ素、水素、六フッ化硫黄、四フッ化炭素、塩化水素、一酸化塩素、二酸化塩素、一酸化二塩素および七酸化二塩素からなる群から選択される少なくともいずれかを含む。これにより、炭化珪素をより効果的にエッチングすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、トレンチＴＲを形成する工程は、７００℃以上１０００℃以下で炭化珪素基板１０をエッチングする工程を含む。炭化珪素基板１０を７００℃以上でエッチングすることにより、炭化珪素を効果的にエッチングすることができる。炭化珪素基板１０を１０００℃以下でエッチングすることにより、炭化珪素のエッチングレートが高くなり過ぎることを抑制することができるので、トレンチＴＲの形状を精度良く制御することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ゲート酸化膜１５を形成する工程後において、ドリフト領域１２とベース領域１３との境界面１３ａと、第２側面部ＳＷ２とが形成する角度θ２は、５０°以上６５°以下である。これにより、ベース領域１３におけるチャネル抵抗を効果的に低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ゲート酸化膜１５を形成する工程後において、第１側面部ＳＷ１と第２側面部ＳＷ２との接点Ｃ２を通り、かつ主面１０ａと平行な直線と、第１側面部ＳＷ１とが形成する角度θ１は、２０°以上５０°未満である。当該角度θ１を２０°以上とすることにより、トレンチＴＲの幅が広がることにより、セル密度が低減することを抑制することができる。当該角度θ１を５０°未満とすることにより、主面１０ａと第１側面部ＳＷ１との接点Ｃ１上におけるゲート酸化膜１５の厚みを効果的に大きくすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ゲート酸化膜１５を形成する工程後において、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５の部分の厚みは、第２不純物領域１３上のゲート酸化膜１５の部分の厚みよりも大きい。これにより、トレンチＴＲの底部ＢＴ上のゲート酸化膜１５において、リーク電流が発生することを抑制することができる。
　なお上記実施の形態において、第１導電型はｎ型であり、かつ第２導電型はｐ型であるとして説明したが、第１導電型をｐ型とし、かつ第２導電型をｎ型としてもよい。炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１　炭化珪素半導体装置（ＭＯＳＦＥＴ）、２　炭化珪素エピタキシャル層、１０　炭化珪素基板、１０ａ　第１の主面、１０ｂ　第２の主面、１１　単結晶基板、１２　ドリフト領域（第１不純物領域）、１３　ベース領域（第２不純物領域）、１３ａ　境界面、１４　ソース領域（第３不純物領域）、１５　ゲート酸化膜、１６　ソース電極、１８　コンタクト領域、１９　ソース配線層、２０　ドレイン電極、２１　層間絶縁膜、２７　ゲート電極、４０　エッチングマスク、ＢＴ　底部、Ｃ１，Ｃ２　接点、ＣＤ　チャネル方向、Ｄ１，Ｄ２　角度、ＥＸ　矢印、ＭＣ　プロット群、Ｓ１　第１の面、Ｓ２　第２の面、ＳＱ，ＳＲ　複合面、ＳＷ　側面、ＳＷ１　第１側面部、ＳＷ２　第２側面部、ＴＱ　凹部、ＴＲ　トレンチ

Claims (18)

  1. 　主面を有する炭化珪素基板を備え、
    　前記炭化珪素基板は、第１導電型を有する第１不純物領域と、前記第１不純物領域上に設けられ前記第１導電型と異なる第２導電型を有する第２不純物領域と、前記第２不純物領域上に設けられ前記第１導電型を有し前記主面の少なくとも一部を構成する第３不純物領域とを含み、
    　前記主面には、前記第３不純物領域および前記第２不純物領域を貫通して前記第１不純物領域に至る側面と、前記第１不純物領域に位置する底部とを有するトレンチが設けられており、
    　前記側面は、前記主面と連接する第１側面部と、前記第１側面部と前記底部とを繋ぐ第２側面部とを有し、
    　前記第１側面部と前記第２側面部との接点は、前記第３不純物領域に位置し、
    　前記第１側面部と前記第２側面部との接点を通り、かつ前記主面と平行な直線と、前記第１側面部とが形成する角度は、前記第１不純物領域と前記第２不純物領域との境界面と、前記第２側面部とが形成する角度よりも小さく、さらに、
    　前記トレンチの前記第１側面部において前記第３不純物領域に接し、前記トレンチの前記第２側面部において前記第３不純物領域と前記第２不純物領域とに接し、かつ前記トレンチの前記底部において前記第１不純物領域に接するゲート酸化膜と、
    　前記ゲート酸化膜上に設けられたゲート電極とを備え、
    　前記主面と前記第１側面部との接点上の前記ゲート酸化膜の部分の厚みは、前記第２不純物領域上の前記ゲート酸化膜の部分の厚みよりも大きい、炭化珪素半導体装置。
  2. 　前記第１不純物領域と前記第２不純物領域との境界面と、前記第２側面部とが形成する角度は、５０°以上６５°以下である、請求項１に記載の炭化珪素半導体装置。
  3. 　前記第１側面部と前記第２側面部との接点を通り、かつ前記主面と平行な直線と、前記第１側面部とが形成する角度は、２０°以上５０°未満である、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記トレンチの前記底部上の前記ゲート酸化膜の部分の厚みは、前記第２不純物領域上の前記ゲート酸化膜の部分の厚みよりも大きい、請求項１～請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記トレンチの前記第２側面部は、面方位｛０－３３－８｝を有する第１の面を含む、請求項１～請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記トレンチの前記第２側面部は、前記第１の面を微視的に含み、前記第２側面部はさらに、面方位｛０－１１－１｝を有する第２の面を微視的に含む、請求項５に記載の炭化珪素半導体装置。
  7. 　前記トレンチの前記第２側面部の前記第１の面および前記第２の面は、面方位｛０－１１－２｝を有する複合面を含む、請求項６に記載の炭化珪素半導体装置。
  8. 　前記トレンチの前記第２側面部は、｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有する、請求項７に記載の炭化珪素半導体装置。
  9. 　主面を有する炭化珪素基板を準備する工程を備え、
    　前記炭化珪素基板は、第１導電型を有する第１不純物領域と、前記第１不純物領域上に設けられ前記第１導電型と異なる第２導電型を有する第２不純物領域と、前記第２不純物領域上に設けられ前記第１導電型を有し前記主面の少なくとも一部を構成する第３不純物領域とを含み、さらに、
    　前記炭化珪素基板の前記主面に、前記第３不純物領域および前記第２不純物領域を貫通して前記第１不純物領域に至る側面と、前記第１不純物領域に位置する底部とを有するトレンチを形成する工程とを備え、
    　前記側面は、前記主面と連接する第１側面部と、前記第１側面部と前記底部とを繋ぐ第２側面部とを有し、
    　前記第１側面部と前記第２側面部との接点は、前記第３不純物領域に位置し、
    　前記第１側面部と前記第２側面部との接点を通り、かつ前記主面と平行な直線と、前記第１側面部とが形成する角度は、前記第１不純物領域と前記第２不純物領域との境界面と、前記第２側面部とが形成する角度よりも小さく、さらに、
    　前記トレンチの前記第１側面部において前記第３不純物領域に接し、前記トレンチの前記第２側面部において前記第３不純物領域と前記第２不純物領域とに接し、かつ前記トレンチの前記底部において前記第１不純物領域に接するゲート酸化膜を形成する工程と、
    　前記ゲート酸化膜上に設けられたゲート電極と形成する工程とを備え、
    　前記主面と前記第１側面部との接点上の前記ゲート酸化膜の部分の厚みは、前記第２不純物領域上の前記ゲート酸化膜の部分の厚みよりも大きく、
    　前記トレンチを形成する工程は、塩素を含む第１ガスを用いて前記炭化珪素基板をエッチングする工程を含む、炭化珪素半導体装置の製造方法。
  10. 　前記ゲート酸化膜を形成する工程は、１３００℃以下で前記炭化珪素基板を酸化する工程を含む、請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 　前記第１ガスは、塩素およびインターハロゲン化合物からなる群から選択される少なくともいずれかを含む、請求項９または請求項１０に記載の炭化珪素半導体装置の製造方法。
  12. 　前記炭化珪素基板をエッチングする工程は、前記第１ガスと、酸素、フッ素および水素の少なくともいずれかを含む第２ガスとを用いて前記炭化珪素基板をエッチングする第１工程と、
    　前記第１工程における前記第２ガスの流量よりも前記第２ガスの流量を減少させた後、前記第１ガスと、前記第２ガスとを用いて前記炭化珪素基板をエッチングする第２工程とを含む、請求項９～請求項１１のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  13. 　前記第２工程において、前記第２ガスの導入を停止した後、前記第１ガスを用いて前記炭化珪素基板がエッチングされる、請求項１２に記載の炭化珪素半導体装置の製造方法。
  14. 　前記第２ガスは、酸素、フッ素、水素、六フッ化硫黄、四フッ化炭素、塩化水素、一酸化塩素、二酸化塩素、一酸化二塩素および七酸化二塩素からなる群から選択される少なくともいずれかを含む、請求項１２または請求項１３に記載の炭化珪素半導体装置の製造方法。
  15. 　前記トレンチを形成する工程は、７００℃以上１０００℃以下で前記炭化珪素基板をエッチングする工程を含む、請求項９～請求項１４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  16. 　前記ゲート酸化膜を形成する工程後において、前記第１不純物領域と前記第２不純物領域との境界面と、前記第２側面部とが形成する角度は、５０°以上６５°以下である、請求項９～請求項１５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  17. 　前記ゲート酸化膜を形成する工程後において、前記第１側面部と前記第２側面部との接点を通り、かつ前記主面と平行な直線と、前記第１側面部とが形成する角度は、２０°以上５０°未満である、請求項９～請求項１６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  18. 　前記ゲート酸化膜を形成する工程後において、前記トレンチの前記底部上の前記ゲート酸化膜の部分の厚みは、前記第２不純物領域上の前記ゲート酸化膜の部分の厚みよりも大きい、請求項９～請求項１７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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