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JP2015060859A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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圭司 和田
透 日吉
Toru Hiyoshi
透 日吉
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Abstract

【課題】スイッチング特性を向上可能な炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供する。【解決手段】炭化珪素半導体装置は、炭化珪素基板１０、ゲート電極９２と、ドレイン電極９８とを備えている。炭化珪素基板１０の第２の主面１０ａにトレンチＴＲが形成されている。炭化珪素基板１０は、第１導電型領域８６と、ボディ領域８２と、ソース領域８３と、第１導電型領域８６に取り囲まれた第１の第２導電型領域２１を含む。トレンチＴＲは、側壁面ＳＷと、底部ＢＴとから形成されている。第１の第２導電型領域２１の不純物濃度は、第１導電型領域８６の不純物濃度よりも低い。第１の第２導電型領域２１は、第１の接点Ｃ１および第２の接点Ｃ２に挟まれた領域Ｒに対向し、かつ第１の主面１０ｂから離間して設けられている。【選択図】図１

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関するものであり、特定的には、トレンチが設けられた炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関するものである。
近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
特表２０００−５０９５５９号公報（特許文献１）には、ゲートトレンチを有する炭化珪素電界効果トランジスタが記載されている。当該炭化珪素電界効果トランジスタは、ゲートトレントの底部の近くに設けられた高濃度ｐ領域を有しており、当該高濃度ｐ領域はｐボディ領域と接続されている。
特表２０００−５０９５５９号公報
しかしながら、特表２０００−５０９５５９号公報に記載の炭化珪素電界効果トランジスタは、ゲートドレイン間の静電容量が大きく、スイッチング特性が十分向上されていなかった。
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、スイッチング特性を向上可能な炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することである。
本発明に係る炭化珪素半導体装置は、炭化珪素基板、ゲート電極と、ドレイン電極とを備えている。炭化珪素基板は、第１の主面と、第１の主面と反対側の第２の主面とを有し、かつ第２の主面にトレンチが形成されている。ゲート電極は、トレンチの内部に設けられている。ドレイン電極は、第１の主面に接して設けられている。炭化珪素基板は、第１の主面を形成し、かつ第１の導電型を有する第１導電型領域と、第１導電型領域上に設けられ、かつ第１の導電型と異なる第２の導電型を有するボディ領域と、第１導電型領域から隔てられるようにボディ領域上に設けられ、第２の主面を形成し、かつ第１導電型を有するソース領域と、第１導電型領域に取り囲まれ、かつ第２導電型を有する第１の第２導電型領域を含む。トレンチは、ソース領域およびボディ領域を貫通して第１導電型領域に至る側壁面と、第１導電型領域に位置する底部とから形成されている。側壁面は、断面視において対向する第１の側壁面および第２の側壁面を有する。第１の第２導電型領域の不純物濃度は、第１導電型領域の不純物濃度よりも低い。断面視において、第１導電型領域およびボディ領域の境界面と第１の側壁面との接点を第１の接点とし、第１導電型領域およびボディ領域の境界面と第２の側壁面との接点を第２の接点とした場合、第１の第２導電型領域は、第１の接点および第２の接点に挟まれた領域に対向し、かつ第１の主面から離間して設けられている。
本発明に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。第１の主面と、第１の主面と反対側の第２の主面とを有し、かつ第２の主面にトレンチが形成された炭化珪素基板が準備される。トレンチの内部にゲート電極が形成される。第１の主面に接してドレイン電極が形成される。炭化珪素基板は、第１の主面を形成し、かつ第１の導電型を有する第１導電型領域と、第１導電型領域上に設けられ、かつ第１の導電型と異なる第２の導電型を有するボディ領域と、第１導電型領域から隔てられるようにボディ領域上に設けられ、第２の主面を形成し、かつ第１導電型を有するソース領域と、第１導電型領域に取り囲まれ、かつ第２導電型を有する第１の第２導電型領域を含む。トレンチは、ソース領域およびボディ領域を貫通して第１導電型領域に至る側壁面と、第１導電型領域に位置する底部とから形成されており、側壁面は、断面視において対向する第１の側壁面および第２の側壁面を有し、第１の第２導電型領域の不純物濃度は、第１導電型領域の不純物濃度よりも低い。断面視において、第１導電型領域およびボディ領域の境界面と第１の側壁面との接点を第１の接点とし、第１導電型領域およびボディ領域の境界面と第２の側壁面との接点を第２の接点とした場合、第１の第２導電型領域は、第１の接点および第２の接点に挟まれた領域に対向し、かつ第１の主面から離間して設けられている。これにより、ゲート電極とドレイン電極との間の静電容量を効果的に低減することができるので、炭化珪素半導体装置のスイッチング特性を向上することができる。
上記のように本発明によれば、スイッチング特性を向上可能な炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することができる。
本発明の実施の形態１に係る炭化珪素半導体装置の構成を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の炭化珪素基板の構成を概略的に示す斜視模式図である。 図１の領域ＩＩＩ−ＩＩＩの構成を概略的に示す平面模式図である。 図１の領域ＩＶ−ＩＶの構成を概略的に示す平面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第６の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第７の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第８の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第９の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１０の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１１の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１２の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第１１の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第１２の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第１３の工程を概略的に示す断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の構成を概略的に示す断面模式図である。 本発明の実施の形態４に係る炭化珪素半導体装置の構成を概略的に示す断面模式図である。 本発明の実施の形態５に係る炭化珪素半導体装置の構成を概略的に示す断面模式図である。 本発明の実施の形態６に係る炭化珪素半導体装置の構成を概略的に示す断面模式図である。
［本願発明の実施形態の説明］
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
発明者らは、炭化珪素半導体装置のスイッチング特性を向上する構造について鋭意研究の結果、以下の知見を得て本発明を見出した。まず、スイッチング特性を向上するためには炭化珪素半導体装置の静電容量を低減することが有効である。炭化珪素半導体装置の静電容量の中でも、特にゲート電極とドレイン電極との間の静電容量を低減することがスイッチング特性の向上に非常に有効である。
発明者らは鋭意研究の結果、第１の第２導電型領域２１を以下の構成とすることにより、炭化珪素半導体装置のスイッチング特性を向上することができることを見出した。当該構成の炭化珪素半導体装置は、第１導電型領域８６に取り囲まれ、かつ第２導電型を有する第１の第２導電型領域２１を有している。第１の第２導電型領域２１の不純物濃度は、第１導電型領域８６の不純物濃度よりも低い。断面視において、第１導電型領域８６およびボディ領域８２の境界面と第１の側壁面ＳＷ１との接点を第１の接点Ｃ１とし、第１導電型領域８６およびボディ領域８２の境界面と第２の側壁面ＳＷ２との接点を第２の接点Ｃ２とした場合、第１の第２導電型領域２１は、第１の接点Ｃ１および第２の接点Ｃ２に挟まれた領域Ｒに対向し、かつ第１の主面１０ｂから離間して設けられている。これにより、ドレイン電極からゲート電極に入っていく電気力線をドレイン電極からソース電極に入っていく電気力線に振り向けることができるのでゲート電極とドレイン電極との間の静電容量を効果的に低減することができる。結果として、炭化珪素半導体装置のスイッチング特性を向上することができる。
（１）実施の形態に係る炭化珪素半導体装置は、炭化珪素基板１０、ゲート電極９２と、ドレイン電極９８とを備えている。炭化珪素基板１０は、第１の主面１０ｂと、第１の主面１０ｂと反対側の第２の主面１０ａとを有し、かつ第２の主面１０ａにトレンチＴＲが形成されている。ゲート電極９２は、トレンチＴＲの内部に設けられている。ドレイン電極９８は、第１の主面１０ｂに接して設けられている。炭化珪素基板１０は、第１の主面１０ｂをなし、かつ第１の導電型を有する第１導電型領域８６と、第１導電型領域８６上に設けられ、かつ第１の導電型と異なる第２の導電型を有するボディ領域８２と、第１導電型領域から隔てられるようにボディ領域８２上に設けられ、第２の主面１０ａをなし、かつ第１導電型を有するソース領域８３と、第１導電型領域８６に取り囲まれ、かつ第２導電型を有する第１の第２導電型領域２１を含む。トレンチＴＲは、ソース領域８３およびボディ領域８２を貫通して第１導電型領域８６に至る側壁面ＳＷと、第１導電型領域８６に位置する底部ＢＴとから形成されている。側壁面ＳＷは、断面視において対向する第１の側壁面ＳＷ１および第２の側壁面ＳＷ２を有する。第１の第２導電型領域２１の不純物濃度は、第１導電型領域８６の不純物濃度よりも低い。断面視において、第１導電型領域８６およびボディ領域８２の境界面と第１の側壁面ＳＷ１との接点を第１の接点Ｃ１とし、第１導電型領域８６およびボディ領域８２の境界面と第２の側壁面ＳＷ２との接点を第２の接点Ｃ２とした場合、第１の第２導電型領域２１は、第１の接点Ｃ１および第２の接点Ｃ２に挟まれた領域Ｒに対向し、かつ第１の主面１０ｂから離間して設けられている。
上記実施の形態に係る炭化珪素半導体装置は、第１導電型領域８６に取り囲まれ、かつ第２導電型を有する第１の第２導電型領域２１を有している。第１の第２導電型領域２１の不純物濃度は、第１導電型領域８６の不純物濃度よりも低い。断面視において、第１導電型領域８６およびボディ領域８２の境界面と第１の側壁面ＳＷ１との接点を第１の接点Ｃ１とし、第１導電型領域８６およびボディ領域８２の境界面と第２の側壁面ＳＷ２との接点を第２の接点Ｃ２とした場合、第１の第２導電型領域２１は、第１の接点Ｃ１および第２の接点Ｃ２に挟まれた領域Ｒに対向し、かつ第１の主面１０ｂから離間して設けられている。これにより、ドレイン電極からゲート電極に入っていく電気力線をドレイン電極からソース電極に入っていく電気力線に振り向けることができるのでゲート電極とドレイン電極との間の静電容量を効果的に低減することができる。結果として、炭化珪素半導体装置のスイッチング特性を向上することができる。また、第１の第２導電型領域２１の不純物濃度は、第１導電型領域８６の不純物濃度よりも低い。これにより、トランジスタがオン状態になった場合の電流経路を妨げることを最小限にしオン抵抗の増大を抑制することができる。
（２）上記（１）に係る炭化珪素半導体装置において好ましくは、第１導電型領域８６は、第１の主面１０ｂをなし、第１の主面１０ｂと反対側の第３の主面８０ａを有し、かつ第１の不純物濃度を有する炭化珪素単結晶基板８０と、炭化珪素単結晶基板８０の第３の主面８０ａとボディ領域８２とに挟まれ、かつ第１の不純物濃度よりも低い第２の不純物濃度を有するドリフト領域８１とを含む。これにより、炭化珪素単結晶基板８０およびドリフト領域８１を有する炭化珪素半導体装置のスイッチング特性を向上することができる。
（３）上記（２）に係る炭化珪素半導体装置において好ましくは、第１の第２導電型領域２１は、ドリフト領域８１に取り囲まれるように設けられており、第１の第２導電型領域２１の不純物濃度は、第２の不純物濃度よりも低い。これにより、ドリフト層領域での寄生容量成分を空乏化により低減し過渡応答性能を向上することができる。
（４）上記（２）に係る炭化珪素半導体装置において好ましくは、第１の第２導電型領域２１は、炭化珪素単結晶基板８０の第３の主面８０ａに沿った面と交差するように設けられており、第１の第２導電型領域２１の不純物濃度は、第２の不純物濃度よりも低い。これにより、ドリフト領域での電流経路狭窄を抑制しオン抵抗増大を抑制することができる。
（５）上記（２）に係る炭化珪素半導体装置において好ましくは、第１の第２導電型領域２１は、炭化珪素単結晶基板８０の第３の主面８０ａに沿った面においてドリフト領域８１と接し、かつドリフト領域８１と接する領域以外の領域が炭化珪素単結晶基板８０に取り囲まれて設けられており、第１の第２導電型領域２１の不純物濃度は、第１の不純物濃度よりも低い。これにより、ドリフト領域での電流経路狭窄を抑制しオン抵抗増大を抑制することができる。
（６）上記（５）に係る炭化珪素半導体装置において好ましくは、第１の第２導電型領域２１の不純物濃度は、第２の不純物濃度よりも高い。これにより、ドリフト層領域での寄生容量成分を空乏化により低減し過渡応答性能を向上することができる。
（７）上記（１）〜（６）のいずれかに係る炭化珪素半導体装置において好ましくは、炭化珪素基板１０は、断面視において、トレンチＴＲの底部ＢＴと第１の第２導電型領域２１との間に位置する第２の第２導電型領域２２をさらに含み、第２の第２導電型領域２２の不純物濃度は、第１導電型領域８６の不純物濃度よりも高い。これにより、トレンチＴＲの底部ＢＴおよび側壁面ＳＷの境界部における電界集中を緩和することができる。
（８）上記（７）に係る炭化珪素半導体装置において好ましくは、第２の第２導電型領域２２の不純物濃度は、第１の第２導電型領域２１の不純物濃度の５倍以上である。これにより、トレンチＴＲの底部ＢＴおよび側壁面ＳＷの境界部における電界集中を効果的に緩和することができる。
（９）上記（１）〜（８）のいずれかに係る炭化珪素半導体装置において好ましくは、断面視において、第１の主面１０ｂに平行な方向に沿った第１の第２導電型領域２１の幅Ｗ２を、第１の接点Ｃ１と第２の接点Ｃ２とをつなぐ領域の幅Ｗ１で除した比は、０．８以上１．２以下である。当該比を０．８以上とすることにより、ゲート電極９２とドレイン電極９８との間の静電容量が十分小さくなるため、炭化珪素半導体装置のスイッチング特性を効果的に向上することができる。当該比を１．２以下とすることにより、炭化珪素半導体装置のオン抵抗が増大することを抑制することができる。
（１０）実施の形態に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。第１の主面１０ｂと、第１の主面１０ｂと反対側の第２の主面１０ａとを有し、かつ第２の主面１０ａにトレンチＴＲが形成された炭化珪素基板１０が準備される。トレンチＴＲの内部にゲート電極９２が形成される。第１の主面１０ｂに接してドレイン電極９８が形成される。炭化珪素基板１０は、第１の主面１０ｂをなし、かつ第１の導電型を有する第１導電型領域８６と、第１導電型領域８６上に設けられ、かつ第１の導電型と異なる第２の導電型を有するボディ領域８２と、第１導電型領域８６から隔てられるようにボディ領域８２上に設けられ、第２の主面１０ａをなし、かつ第１導電型を有するソース領域８３と、第１導電型領域８６に取り囲まれ、かつ第２導電型を有する第１の第２導電型領域２１を含む。トレンチＴＲは、ソース領域８３およびボディ領域８２を貫通して第１導電型領域８６に至る側壁面ＳＷと、第１導電型領域８６に位置する底部ＢＴとから形成されており、側壁面ＳＷは、断面視において対向する第１の側壁面ＳＷ１および第２の側壁面ＳＷ２を有し、第１の第２導電型領域２１の不純物濃度は、第１導電型領域８６の不純物濃度よりも低い。断面視において、第１導電型領域８６およびボディ領域８２の境界面と第１の側壁面ＳＷ１との接点を第１の接点Ｃ１とし、第１導電型領域８６およびボディ領域８２の境界面と第２の側壁面ＳＷ２との接点を第２の接点Ｃ２とした場合、第１の第２導電型領域２１は、第１の接点Ｃ１および第２の接点Ｃ２に挟まれた領域Ｒに対向し、かつ第１の主面１０ｂから離間して設けられている。これにより、ゲート電極９２とドレイン電極９８との間の静電容量を効果的に低減することができるので、炭化珪素半導体装置のスイッチング特性を向上することができる。
（１１）上記（１０）に係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板を準備する工程は、第１の主面１０ｂをなし、かつ第１の導電型を有する第１導電型領域８６を形成する工程を含む。第１導電型領域８６を形成する工程は、第１の主面１０ｂをなし、第１の主面１０ｂと反対側の第３の主面８０ａを有し、かつ第１の不純物濃度を有する炭化珪素単結晶基板８０を準備する工程と、炭化珪素単結晶基板８０の第３の主面８０ａに接し、かつ第１の不純物濃度よりも低い第２の不純物濃度を有するドリフト領域８１を形成する工程と有する。これにより、炭化珪素単結晶基板８０およびドリフト領域８１を有する炭化珪素半導体装置のスイッチング特性を向上することができる。
（１２）上記（１１）に係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板１０を準備する工程は、少なくとも炭化珪素単結晶基板８０に対してイオン注入することにより第１の第２導電型領域２１を形成する工程を含む。これにより、少なくとも炭化珪素単結晶基板８０に接する第１の第２導電型領域２１を形成することができる。
（１３）上記（１２）に係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板１０を準備する工程は、炭化珪素単結晶基板８０を準備する工程の後、ドリフト領域８１を形成する工程の前に、炭化珪素単結晶基板８０の第３の主面８０ａ側からイオン注入することにより第１の第２導電型領域２１を形成する工程を含む。これにより、炭化珪素単結晶基板８０の第３の主面８０ａの近くに位置する第１の第２導電型領域２１を形成することができる。
（１４）上記（１２）に係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板を準備する工程は、炭化珪素単結晶基板の第１の主面側からイオン注入することにより第１の第２導電型領域を形成する工程を含む。これにより、炭化珪素単結晶基板８０の第１の主面１０ｂの近くに位置する第１の第２導電型領域２１を形成することができる。
（１５）上記（１４）に係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板を準備する工程は、炭化珪素単結晶基板の第１の主面側を研磨する工程を含む。炭化珪素単結晶基板の第１の主面側を研磨する工程の後、炭化珪素単結晶基板の第１の主面側からイオン注入することにより第１の第２導電型領域が形成される。これにより、炭化珪素単結晶基板８０が薄板化されるので、イオン注入深さを浅くすることができる。
（１６）上記（１０）〜（１５）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板は、断面視において、トレンチの底部と第１の第２導電型領域との間に位置する第２の第２導電型領域２２をさらに含む。第２の第２導電型領域の不純物濃度は、第１導電型領域の不純物濃度よりも高い。これにより、トレンチＴＲの底部ＢＴおよび側壁面ＳＷの境界部における電界集中を緩和することができる。
（１７）上記（１６）に係る炭化珪素半導体装置の製造方法において好ましくは、第２の第２導電型領域の不純物濃度は、第１の第２導電型領域の不純物濃度の５倍以上である。これにより、トレンチＴＲの底部ＢＴおよび側壁面ＳＷの境界部における電界集中を効果的に緩和することができる。
（１８）上記（１０）〜（１７）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、断面視において、第１の主面に平行な方向に沿った第１の第２導電型領域の幅Ｗ２を、第１の接点と第２の接点とをつなぐ領域の幅Ｗ１で除した比は、０．８以上１．２以下である。当該比を０．８以上とすることにより、ゲート電極９２とドレイン電極９８との間の静電容量が十分小さくなるため、炭化珪素半導体装置のスイッチング特性を効果的に向上することができる。当該比を１．２以下とすることにより、炭化珪素半導体装置のオン抵抗が増大することを抑制することができる。
［本願発明の実施形態の詳細］
（実施の形態１）
図１〜図４を参照して、本発明の実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構造について説明する。
実施の形態１に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜９１と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４と、ソース配線層９５と、ドレイン電極９８とを主に有する。炭化珪素基板１０は、たとえばポリタイプ４Ｈを有する六方晶炭化珪素からなり、第１の主面１０ｂと、第１の主面１０ｂと反対側の第２の主面１０ａとを有する。炭化珪素基板１０の第１の主面１０ｂは、たとえば｛０００−１｝面であり、好ましくは｛０００−１｝面に対して８°以下のオフ角を有する面である。炭化珪素基板１０は、ｎ型領域８６（第１導電型領域）と、ボディ領域８２と、ソース領域８３と、コンタクト領域８４と、第１のｐ型領域２１（第１の第２導電型領域）とを主に含む。
ｎ型領域８６は、炭化珪素基板１０の第１の主面１０ｂをなる。ｎ型領域８６は、たとえば窒素などの不純物を含んでおり、ｎ型（第１の導電型）を有する。好ましくは、ｎ型領域８６は、炭化珪素基板１０の第１の主面１０ｂと反対側の第３の主面８０ａを有し、かつ第１の不純物濃度を有する炭化珪素単結晶基板８０と、炭化珪素単結晶基板８０の第３の主面８０ａとボディ領域８２とに挟まれ、かつ第１の不純物濃度よりも低い第２の不純物濃度を有するドリフト領域８１とを含んでいる。
ドリフト領域８１は、たとえば窒素やリンなどの不純物を含んでおり、ｎ型（第１の導電型）を有する。ドリフト領域８１の不純物濃度は、炭化珪素単結晶基板８０の不純物濃度よりも低い。ドリフト領域８１の不純物濃度（ドナー濃度）は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。ドリフト領域８１の厚みはたとえば１５μｍ程度である。炭化珪素単結晶基板８０の不純物濃度は、たとえば１×１０18ｃｍ-3程度である。
ボディ領域８２は、たとえばアルミニウムなどの不純物を含んでおり、ｐ型（第２の導電型）を有する。ボディ領域８２はｎ型領域８６上に設けられており、より特定的にはドリフト領域８１上に設けられている。ボディ領域８２の不純物濃度は、ドリフト領域８１の不純物濃度よりも高い。ボディ領域８２の不純物濃度は、好ましくは１×１０17ｃｍ-3以上５×１０18ｃｍ-3以下であり、たとえば１×１０18ｃｍ-3である。
ソース領域８３は、たとえばリンなどの不純物を含んでおり、ｎ型を有する。ソース領域８３は、ボディ領域８２によってｎ型領域８６から隔てられるようにボディ領域８２上に設けられており、炭化珪素基板１０の第２の主面１０ａをなす。ソース領域８３の不純物濃度は、ドリフト領域８１の不純物濃度よりも高い。ソース領域８３はコンタクト領域８４と共に炭化珪素基板１０の第２の主面１０ａを形成している。コンタクト領域８４は、アルミニウムなどの不純物を含んでおり、ｐ型を有する。コンタクト領域８４の不純物濃度は、ボディ領域８２の不純物濃度よりも高い。コンタクト領域８４は、ソース領域８３に取り囲まれるようにソース領域８３と接し、かつボディ領域８２につながっている。
第１のｐ型領域２１は、ｎ型領域８６に取り囲まれるように形成されている。第１のｐ型領域２１は、たとえばアルミニウムなどの不純物を含んでおり、ｐ型を有する。第１のｐ型領域２１の不純物濃度は、ｎ型領域８６の不純物濃度よりも低い。実施の形態１に係るＭＯＳＦＥＴ１において、第１のｐ型領域２１は、炭化珪素単結晶基板８０の第３の主面８０ａに沿った面においてドリフト領域８１と接し、かつドリフト領域８１と接する領域以外の領域が炭化珪素単結晶基板８０に取り囲まれて設けられている。第１のｐ型領域２１の不純物濃度は、炭化珪素単結晶基板８０の不純物濃度（第１の不純物濃度）よりも低い。第１のｐ型領域２１の不純物濃度は、たとえば４×１０15ｃｍ-3以上であり、好ましくは１×１０16ｃｍ-3以上１×１０17ｃｍ-3以下程度である。好ましくは、第１のｐ型領域２１の不純物濃度は、炭化珪素単結晶基板８０の不純物濃度（第１の不純物濃度）よりも低く、かつドリフト領域８１の不純物濃度（第２の不純物濃度）よりも高い。第１のｐ型領域２１の不純物濃度は、ドリフト領域８１の不純物濃度よりも低くてもよい。第１のｐ型領域２１の厚みはたとえば０．５μｍ程度である。
炭化珪素基板１０の第２の主面１０ａにはトレンチＴＲが形成されている。トレンチＴＲは、ソース領域８３およびボディ領域８２を貫通してｎ型領域８６に至る側壁面ＳＷと、ｎ型領域に位置する底部ＢＴとから形成されている。底部ＢＴは、側壁面ＳＷと連接する。トレンチＴＲの側壁面ＳＷは、断面視（第１の主面１０ｂと平行な方向で見た視野）において対向する第１の側壁面ＳＷ１および第２の側壁面ＳＷ２を有する。好ましくは、第１の側壁面ＳＷ１および第２の側壁面ＳＷ２は、第１の主面１０ｂの法線に対して線対称である。第１の側壁面ＳＷ１および第２の側壁面ＳＷ２の各々は炭化珪素基板１０の第２の主面１０ａに対して傾斜しており、これによりトレンチＴＲは開口に向かってテーパ状に拡がっている。第１の側壁面ＳＷ１および第２の側壁面ＳＷ２の面方位は、｛０００１｝面に対して５０°以上６５°以下傾斜していることが好ましく、（０００−１）面に対して５０°以上６５°以下傾斜していることがより好ましい。
好ましくは、第１の側壁面ＳＷ１および第２の側壁面ＳＷ２は、特にボディ領域８２上の部分において、所定の特殊面を有する。特殊面を有する第１の側壁面ＳＷ１および第２の側壁面ＳＷ２は、面方位｛０−３３−８｝を有する第１の面を含む。言い換えれば、トレンチＴＲの側壁面ＳＷ上においてボディ領域８２には、第１の面を含む表面が設けられている。第１の面は好ましくは面方位（０−３３−８）を有する。より好ましくは、第１の側壁面ＳＷ１および第２の側壁面ＳＷ２は第１の面を微視的に含み、第１の側壁面ＳＷ１および第２の側壁面ＳＷ２はさらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いることができる。第２の面は好ましくは面方位（０−１１−１）を有する。
好ましくは、第１の側壁面ＳＷ１および第２の側壁面ＳＷ２の第１の面および第２の面は、面方位｛０−１１−２｝を有する複合面を構成している。すなわち複合面は、第１の面および第２の面が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）により観察し得る。この場合、複合面は｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは、複合面は面方位（０−１１−２）を有する。この場合、複合面は（０００−１）面に対して巨視的に６２°のオフ角を有する。
図２を参照して、炭化珪素基板１０の第２の主面１０ａに形成されたトレンチＴＲは、第１の側壁面ＳＷ１と、第２の側壁面ＳＷ２と、底部ＢＴとを有する。トレンチＴＲの第１の側壁面ＳＷ１および第２の側壁面ＳＷ２の各々は、ドリフト領域８１と、ボディ領域８２と、ソース領域８３とにより形成されており、トレンチＴＲの底部ＢＴは、ドリフト領域８１により形成されている。炭化珪素基板１０の第２の主面１０ａには、ソース領域８３およびコンタクト領域８４が露出している。
再び図１を参照して、断面視において、ｎ型領域８６およびボディ領域８２の境界面とトレンチＴＲの第１の側壁面ＳＷ１との接点を第１の接点Ｃ１とし、ｎ型領域８６およびボディ領域８２の境界面とトレンチＴＲの第２の側壁面ＳＷ２との接点を第２の接点Ｃ２とした場合、第１のｐ型領域２１は、第１の接点Ｃ１および第２の接点Ｃ２に挟まれた領域Ｒに対向し、かつ炭化珪素基板１０の第１の主面１０ｂから離間して設けられている。好ましくは、断面視において、炭化珪素基板１０の第１の主面１０ｂに平行な方向に沿った第１のｐ型領域２１の幅Ｗ２を、第１の接点Ｃ１と第２の接点Ｃ２とをつなぐ領域Ｒの幅Ｗ１で除した比は、０．８以上１．２以下である。
図３を参照して、第１の接点Ｃ１および第２の接点Ｃ２に挟まれた領域Ｒの平面形状について説明する。平面視（第１の主面１０ｂの法線方向に沿った視野）において、第１の接点Ｃ１および第２の接点Ｃ２に挟まれた領域Ｒは、ハニカム構造を有する網目を形成するように構成されている領域である。トレンチＴＲの底部ＢＴは、平面視においてハニカム構造を有する網目を形成するように構成されている。平面視において、ボディ領域８２、ソース領域８３およびコンタクト領域８４の各々の外縁の形状は六角形である。
図４を参照して、第１のｐ型領域２１の平面形状について説明する。図４において破線に囲まれた部分が第１のｐ型領域２１である。平面視において、第１のｐ型領域２１は、ハニカム構造を有する網目を形成するように構成されている。平面視において、第１のｐ型領域２１の全体または一部が、第１の接点Ｃ１および第２の接点Ｃ２に挟まれた領域Ｒと重なるように、第１のｐ型領域２１は形成されている。平面視において、第１の接点Ｃ１および第２の接点Ｃ２に挟まれた領域Ｒの全体が第１のｐ型領域２１と重なるように、第１のｐ型領域２１が形成されていてもよい。
図１を参照して、ゲート絶縁膜９１は、トレンチＴＲの第１の側壁面ＳＷ１と、第２の側壁面ＳＷ２と、底部ＢＴとの各々を覆っている。これによりゲート絶縁膜９１は、ソース領域８３およびドリフト領域８１をつなぐようにボディ領域８２上に設けられている。
ゲート電極９２は、トレンチＴＲの内部に設けられ、ゲート絶縁膜９１に接して設けられている。ゲート電極９２は、ゲート絶縁膜９１を介して、ソース領域８３と、ボディ領域８２と、ドリフト領域８１とに対向して設けられている。ゲート電極９２は、たとえば不純物がドープされたポリシリコンからなる。
ソース電極９４は、ソース領域８３およびコンタクト領域８４の各々に接している。ソース配線層９５はソース電極９４に接している。ソース配線層９５は、たとえばアルミニウム層である。層間絶縁膜９３は、ゲート電極９２と、ゲート絶縁膜９１と、ソース電極９４とに接続しており、ゲート電極９２とソース配線層９５との間を電気的に絶縁している。
次に、実施の形態１に係るＭＯＳＦＥＴ１の製造方法について、図５を参照して説明する。
まず、炭化珪素単結晶基板準備工程（Ｓ１０：図５）が実施される。たとえば昇華法により六方晶炭化珪素からなるインゴットをスライスすることにより、第１の主面１０ｂと、第１の主面１０ｂと反対側の第２の主面１０ａとを有し、ポリタイプ４Ｈを有する炭化珪素単結晶基板８０が準備される。
次に、第１の第２導電型領域形成工程（Ｓ１５：図５）が実施される。図６を参照して、たとえば、炭化珪素単結晶基板８０の第３の主面８０ａ側から、たとえばアルミニウムなどの不純物がイオン注入されることにより、炭化珪素単結晶基板８０の第３の主面８０ａから部分的に露出する第１のｐ型領域２１が形成される。第１のｐ型領域２１は、少なくとも炭化珪素単結晶基板８０に対してイオン注入することにより形成される。言い換えれば、第１のｐ型領域２１は、図６に示すように炭化珪素単結晶基板８０に対してのみイオン注入にされて形成されてもよいし、図２４に示すように炭化珪素単結晶基板８０およびドリフト層８１に対してイオン注入されて形成されてもよい。
次に、炭化珪素エピタキシャル層形成工程（Ｓ２０：図５）が実施される。炭化珪素からなるエピタキシャル層が炭化珪素単結晶基板８０上に形成される。具体的には、炭化珪素単結晶基板８０上におけるエピタキシャル成長によってドリフト領域８１が形成される。たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりエピタキシャル成長を行うことができる。不純物として、たとえば窒素（Ｎ）やリン（Ｐ）がドリフト領域８１に対して導入されることが好ましい。
図７に示すように、ドリフト領域８１上にボディ領域８２およびソース領域８３が形成される。ボディ領域８２およびソース領域８３の形成は、たとえばドリフト領域８１に対するイオン注入により行い得る。ボディ領域８２を形成するためのイオン注入においては、たとえばアルミニウムなどの、ｐ型を付与するための不純物がイオン注入される。当該不純物の注入深さは、たとえば０．７μｍ以上０．８μｍ以下程度である。またソース領域８３を形成するためのイオン注入においては、たとえばリンなどの、ｎ型を付与するための不純物がイオン注入される。なお、イオン注入の代わり、不純物の添加を伴うエピタキシャル成長が用いられてもよい。ソース領域８３は炭化珪素基板１０の第２の主面１０ａを形成する。
図８を参照して、炭化珪素基板１０の第２の主面１０ａ上に、たとえばレジストからなるマスク層６０が形成される。図９を参照して、コンタクト領域８４が形成される領域上に開口を形成するようにマスク層６０がエッチングされる。次に、当該マスク層６０を用いて、第２の主面１０ａ側から、たとえばアルミニウムが炭化珪素基板１０に注入されることにより、コンタクト領域８４が形成される。図１０を参照して、マスク層６１がエッチングなどにより除去される。
次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
図１１を参照して、ソース領域８３およびコンタクト領域８４からなる面上に開口部を有するマスク層４０が形成される。マスク層４０として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１）の位置に対応して形成される。
次に、凹部形成工程（Ｓ３０：図５）が実施される。図１２を参照して、マスク層４０の開口部において、ソース領域８３と、ボディ領域８２と、ドリフト領域８１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、特に誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図１）が形成されるべき領域に、炭化珪素基板１０の第２の主面１０ａに対してほぼ垂直な側壁を有する凹部ＴＱが形成される。
次に、熱エッチング工程（Ｓ４０：図５）が実施される。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層４０は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
図１３を参照して、上記の熱エッチングにより、炭化珪素基板１０の第２の主面１０ａにトレンチＴＲが形成される。トレンチＴＲは、ソース領域８３およびボディ領域８２を貫通してドリフト領域８１に至る側壁面ＳＷと、ドリフト領域８１上に位置する底部ＢＴとを有する。好ましくは、トレンチＴＲの形成時、側壁面ＳＷ上、特にボディ領域８２上において、特殊面が自己形成される。側壁面ＳＷは、断面視において対向する第１の側壁面ＳＷ１および第２の側壁面ＳＷ２を有する。
断面視において、ｎ型領域８６およびボディ領域８２の境界面とトレンチＴＲの第１の側壁面ＳＷ１との接点を第１の接点Ｃ１とし、ｎ型領域８６およびボディ領域８２の境界面とトレンチＴＲの第２の側壁面ＳＷ２との接点を第２の接点Ｃ２とした場合、第１のｐ型領域２１は、第１の接点Ｃ１および第２の接点Ｃ２に挟まれた領域Ｒ（図１参照）に対向し、かつ炭化珪素基板１０の第１の主面１０ｂから離間して設けられている。好ましくは、断面視において、炭化珪素基板１０の第１の主面１０ｂに平行な方向に沿った第１のｐ型領域２１の幅Ｗ２を、第１の接点Ｃ１と第２の接点Ｃ２とをつなぐ領域Ｒの幅Ｗ１で除した比は、０．８以上１．２以下である（図１参照）。次にマスク層４０がエッチングなど任意の方法により除去される。
次に、ゲート絶縁膜形成工程（Ｓ５０：図５）が実施される。図１４を参照して、トレンチＴＲの側壁面ＳＷおよび底部ＢＴの各々を覆うゲート絶縁膜９１が形成される。ゲート絶縁膜９１は、たとえば熱酸化により形成され得る。具体的には、ゲート絶縁膜９１は、炭化珪素基板１０の第２の主面１０ａにおいてソース領域８３およびコンタクト領域８４と接し、かつトレンチＴＲの第１の側壁面ＳＷ１および第２の側壁面ＳＷ２の各々において、ソース領域８３、ボディ領域８２およびドリフト領域８１に接する。
次に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート絶縁膜９１とボディ領域８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度と同じか、あるいは高く、ゲート絶縁膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート絶縁膜９１とボディ領域８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
次に、ゲート電極形成工程（Ｓ６０：図５）が実施される。図１５を参照して、ゲート絶縁膜９１に接してゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート絶縁膜９１を介して埋めるように、トレンチＴＲの内部にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープされたポリシリコンの成膜とＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）とによって行い得る。
図１６を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート絶縁膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるようにエッチングが行われる。この開口部により炭化珪素基板１０の第２の主面１０ａにおいてソース領域８３およびコンタクト領域８４の各々が露出される。
次に、炭化珪素基板１０の第２の主面１０ａにおいてソース領域８３およびコンタクト領域８４の各々に接する金属層が、たとえばスパッタリングにより形成される。当該金属層は、たとえばＴｉＡｌＳｉである。次に、当該金属層および炭化珪素基板１０がたとえば１０００℃程度に加熱されることにより、上記金属層の少なくとも一部がシリサイド化し、炭化珪素基板１０とオーミック接合するソース電極９４が形成される。次に、ソース電極９４に接してソース配線層９５が形成される。
次に、裏面研削工程（Ｓ７０：図５）が実施される。たとえば炭化珪素基板１０の第１の主面１０ｂが研削装置の研削面に押し付けられることにより、炭化珪素単結晶基板８０が研削され、炭化珪素単結晶基板８０が所望の厚みにまで薄板化される（図１７参照）。裏面研削により炭化珪素単結晶基板８０に形成された加工変質層が除去されてもよい。
次に、ドレイン電極形成工程（Ｓ８０：図５）が実施される。炭化珪素基板１０の第１の主面１０ｂに接して、たとえばＮｉＳｉからなる金属層が形成される。当該金属層は、たとえばＴｉＡｌＳｉなどであっても構わない。金属層の形成は、好ましくはスパッタリング法により実施される。金属層の形成は蒸着により実施されても構わない。次に、たとえばレーザー照射を用いて上記金属層をたとえば１０００℃程度に加熱することにより、上記金属層の少なくとも一部がシリサイド化してドレイン電極９８となる。ドレイン電極９８は、炭化珪素単結晶基板８０とオーミック接合している。これにより、実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１が得られる。
次に、実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態１に係るＭＯＳＦＥＴ１およびその製造方法によれば、第１導電型領域８６に取り囲まれ、かつ第２導電型を有する第１の第２導電型領域２１を有している。第１の第２導電型領域２１の不純物濃度は、第１導電型領域８６の不純物濃度よりも低い。断面視において、第１導電型領域８６およびボディ領域８２の境界面と第１の側壁面ＳＷ１との接点を第１の接点Ｃ１とし、第１導電型領域８６およびボディ領域８２の境界面と第２の側壁面ＳＷ２との接点を第２の接点Ｃ２とした場合、第１の第２導電型領域２１は、第１の接点Ｃ１および第２の接点Ｃ２に挟まれた領域Ｒに対向し、かつ第１の主面１０ｂから離間して設けられている。これにより、ゲート電極９２とドレイン電極９８との間の静電容量を効果的に低減することができるので、炭化珪素半導体装置のスイッチング特性を向上することができる。また、第１のｐ型領域２１の不純物濃度は、第１導電型領域８６の不純物濃度よりも低い。これにより、トランジスタがオン状態になった場合の電流経路を妨げることを最小限にしオン抵抗の増大を抑制することができる。
また実施の形態１に係るＭＯＳＦＥＴ１によれば、第１導電型領域８６は、第１の主面１０ｂをなし、第１の主面１０ｂと反対側の第３の主面８０ａを有し、かつ第１の不純物濃度を有する炭化珪素単結晶基板８０と、炭化珪素単結晶基板８０の第３の主面８０ａとボディ領域８２とに挟まれ、かつ第１の不純物濃度よりも低い第２の不純物濃度を有するドリフト領域８１とを含む。これにより、炭化珪素単結晶基板８０およびドリフト領域８１を有する炭化珪素半導体装置のスイッチング特性を向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、第１の第２導電型領域２１は、炭化珪素単結晶基板８０の第３の主面８０ａに沿った面においてドリフト領域８１と接し、かつドリフト領域８１と接する領域以外の領域が炭化珪素単結晶基板８０に取り囲まれて設けられており、第１の第２導電型領域２１の不純物濃度は、第１の不純物濃度よりも低い。これにより、ドリフト層領域での寄生容量成分を空乏化により低減し過渡応答性能を向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、第１の第２導電型領域２１の不純物濃度は、第２の不純物濃度よりも高い。これにより、ドリフト層領域での寄生容量成分を空乏化により低減し過渡応答性能を向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１およびその製造方法によれば、断面視において、第１の主面１０ｂに平行な方向に沿った第１の第２導電型領域２１の幅Ｗ２を、第１の接点Ｃ１と第２の接点Ｃ２とをつなぐ領域の幅Ｗ１で除した比は、０．８以上１．２以下である。当該比を０．８以上とすることにより、ゲート電極９２とドレイン電極９８との間の静電容量が十分小さくなるため、炭化珪素半導体装置のスイッチング特性を効果的に向上することができる。当該比を１．２以下とすることにより、炭化珪素半導体装置のオン抵抗が増大することを抑制することができる。
実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板を準備する工程は、第１の主面１０ｂをなし、かつ第１の導電型を有する第１導電型領域８６を形成する工程を含む。第１導電型領域８６を形成する工程は、第１の主面１０ｂをなし、第１の主面１０ｂと反対側の第３の主面８０ａを有し、かつ第１の不純物濃度を有する炭化珪素単結晶基板８０を準備する工程と、炭化珪素単結晶基板８０の第３の主面８０ａに接し、かつ第１の不純物濃度よりも低い第２の不純物濃度を有するドリフト領域８１を形成する工程と有する。これにより、炭化珪素単結晶基板８０およびドリフト領域８１を有する炭化珪素半導体装置のスイッチング特性を向上することができる。
また実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０を準備する工程は、少なくとも炭化珪素単結晶基板８０に対してイオン注入することにより第１の第２導電型領域２１を形成する工程を含む。これにより、少なくとも炭化珪素単結晶基板８０に接する第１の第２導電型領域２１を形成することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０を準備する工程は、炭化珪素単結晶基板８０を準備する工程の後、ドリフト領域８１を形成する工程の前に、炭化珪素単結晶基板８０の第３の主面８０ａ側からイオン注入することにより第１の第２導電型領域２１を形成する工程を含む。これにより、炭化珪素単結晶基板８０の第３の主面８０ａの近くに位置する第１の第２導電型領域２１を形成することができる。
（実施の形態２）
次に、本発明の実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの製造方法について図１８を参照して説明する。実施の形態２に係るＭＯＳＦＥＴの製造方法は、第１のｐ型領域２１の形成が、炭化珪素基板１０の裏面研削工程の後に実施される点において実施の形態１に係るＭＯＳＦＥＴの製造方法と異なっており、その他の点においては実施の形態１に係るＭＯＳＦＥＴの製造方法とほぼ同じである。また実施の形態２に係るＭＯＳＦＥＴの構成は、実施の形態１に係るＭＯＳＦＥＴの構成とほぼ同じである。
まず、実施の形態１と同様の方法により炭化珪素単結晶基板準備工程（Ｓ１０：図１８）が実施されことにより、第１の主面１０ｂと、第１の主面１０ｂと反対側の第３の主面８０ａとを有する炭化珪素単結晶基板８０が準備される（図１９参照）。次に、実施の形態１と同様の方法により炭化珪素エピタキシャル層形成工程（Ｓ２０：図１８）が実施されることにより、炭化珪素単結晶基板８０上にドリフト領域８１が形成される。次に、図２０を参照して、ドリフト領域８１上にボディ領域８２およびソース領域８３が形成される。たとえばアルミニウムなどの不純物がドリフト領域８１にイオン注入されることによりドリフト領域８１に接するボディ領域８２が形成される。またたとえばリンなどの不純物がボディ領域８２にイオン注入されることによりボディ領域８２に接するソース領域８３が形成される（図２０参照）。
次に、実施の形態１と同様の方法により、凹部形成工程（Ｓ３０：図１８）、熱エッチング工程（Ｓ４０：図１８）、ゲート絶縁膜形成工程（Ｓ５０：図１８）およびゲート電極形成工程（Ｓ６０：図１８）などが実施される。これにより、ｎ型領域８６と、ボディ領域８２と、ボディ領域８２によってｎ型領域８６から隔てられるようにボディ領域８２上に設けられたソース領域８３と、コンタクト領域８４とを含む炭化珪素基板１０と、ソース領域８３およびボディ領域８２を貫通してｎ型領域８６に至る側壁面ＳＷと、ｎ型領域８６に位置する底部ＢＴとから形成されたトレンチＴＲの内部に形成されたゲート電極９２とが形成される。ゲート絶縁膜９１は、トレンチＴＲの側壁面ＳＷおよび底部ＢＴにおいて炭化珪素基板１０と接している。ソース電極９４は、炭化珪素基板１０の第２の主面１０ａにおいてソース領域８３およびコンタクト領域８４と接している。ソース電極９４および層間絶縁膜９３に接してソース配線層９５が形成されている（図２１参照）。
次に、裏面研削工程（Ｓ７０：図１８）が実施される。たとえば炭化珪素基板１０の第１の主面１０ｂが研削装置の研削面に押し付けられることにより、炭化珪素単結晶基板８０が研削され、炭化珪素単結晶基板８０が所望の厚みにまで薄板化される（図２２参照）。裏面研削により炭化珪素単結晶基板８０に形成された加工変質層が除去されてもよい。
次に、第１のｐ型領域形成工程（Ｓ７５：図１８）が実施される。図２３を参照して、たとえば、炭化珪素単結晶基板８０の第１の主面１０ｂ側から、たとえばアルミニウムなどがイオン注入されることにより、炭化珪素単結晶基板８０の第３の主面８０ａに沿った面に露出する第１のｐ型領域２１が形成される。第１のｐ型領域２１の不純物濃度は、炭化珪素単結晶基板８０の不純物濃度よりも低い。
次に、ドレイン電極形成工程（Ｓ８０：図１８）が実施される。炭化珪素基板１０の第１の主面１０ｂに接して、たとえばＮｉＳｉからなる金属層が形成される。当該金属層は、たとえばＴｉＡｌＳｉなどであっても構わない。金属層の形成は、好ましくはスパッタリング法により実施される。金属層の形成は蒸着により実施されても構わない。次に、たとえばレーザー照射を用いて上記金属層をたとえば１０００℃程度に加熱することにより、上記金属層の少なくとも一部がシリサイド化してドレイン電極９８となる。ドレイン電極９８は、炭化珪素単結晶基板８０とオーミック接合している。これにより、実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１（図１参照）が得られる。
次に、実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の作用効果について説明する。
実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板を準備する工程は、炭化珪素単結晶基板８０の第１の主面１０ｂ側からイオン注入することにより第１のｐ型領域２１を形成する工程を含む。これにより、炭化珪素単結晶基板８０の第１の主面１０ｂの近くに位置する第１のｐ型領域２１を形成することができる。
また実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板を準備する工程は、炭化珪素単結晶基板８０の第１の主面１０ｂ側を研磨する工程を含む。炭化珪素単結晶基板８０の第１の主面１０ｂ側を研磨する工程の後、炭化珪素単結晶基板８０の第１の主面１０ｂ側からイオン注入することにより第１のｐ型領域２１が形成される。これにより、炭化珪素単結晶基板８０が薄板化されるので、イオン注入深さを浅くすることができる。
（実施の形態３）
次に、本発明の実施の形態３に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構造について図２４を参照して説明する。実施の形態３に係るＭＯＳＦＥＴの構造は、第１のｐ型領域２１が炭化珪素単結晶基板８０の第３の主面８０ａに沿った面と交差するように設けられている点において、実施の形態１に係るＭＯＳＦＥＴの構造と異なっており、その他の点においては実施の形態１に係るＭＯＳＦＥＴの構造とほぼ同じである。
図２４を参照して、実施の形態３に係るＭＯＳＦＥＴ１の第１のｐ型領域２１は、炭化珪素単結晶基板８０およびドリフト領域８１の各々と接しており、炭化珪素単結晶基板８０の第３の主面８０ａに沿った面と交差するように設けられている。言い換えれば、第１のｐ型領域２１は、断面視において、炭化珪素単結晶基板８０の第３の主面８０ａに沿った面を横切るように炭化珪素単結晶基板８０側からドリフト領域８１側まで延在するように設けられている。第１のｐ型領域２１の不純物濃度は、ドリフト領域８１の第２の不純物濃度よりも低い。
次に、本発明の実施の形態３に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの製造方法の一例について図２４を参照して説明する。
まず、実施の形態２と同様の方法によって炭化珪素単結晶基板準備工程（Ｓ１０：図１８）が実施される。次に、炭化珪素単結晶基板８０の第３の主面８０ａ上に第１のドリフト層８１ａがエピタキシャル成長により形成される。次に、第１のドリフト層８１ａの第３の主面８０ａに接する面とは反対側の面の一部に対して、たとえばアルミニウムなどの不純物がイオン注入されることにより、断面視において、炭化珪素単結晶基板８０の第３の主面８０ａに沿った面を横切るように炭化珪素単結晶基板８０側から第１のドリフト層８１ａ側まで延在するように第１のｐ型領域２１が形成される。次に、第１のドリフト層８１ａおよび第１のｐ型領域２１により形成される面上に第２のドリフト層８１ｂがエピタキシャル成長により形成される。これにより、第１のｐ型領域２１は、第１のドリフト層８１ａ、第２のドリフト層８１ｂおよび炭化珪素単結晶基板８０により取り囲まれる。第１のドリフト層８１ａおよび第２のドリフト層８１ｂはドリフト領域８１を形成する。
次に、実施の形態１と同様の方法によって、凹部形成工程（Ｓ３０：図５）、熱エッチング工程（Ｓ４０：図５）、ゲート絶縁膜形成工程（Ｓ５０：図５）、ゲート電極形成工程（Ｓ６０：図５）、裏面研削工程（Ｓ７０：図５）およびドレイン電極形成工程（Ｓ３０：図５）などが実施されることにより、実施の形態３に係るＭＯＳＦＥＴ１が製造される。
実施の形態３に係るＭＯＳＦＥＴ１によれば、第１の第２導電型領域２１は、炭化珪素単結晶基板８０の第３の主面８０ａに沿った面と交差するように設けられており、第１の第２導電型領域２１の不純物濃度は、第２の不純物濃度よりも低い。これにより、ドリフト層領域での寄生容量成分を空乏化により低減し過渡応答性能を向上することができる。
（実施の形態４）
次に、本発明の実施の形態４に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構造について図２５を参照して説明する。実施の形態４に係るＭＯＳＦＥＴの構造は、第１のｐ型領域２１がドリフト領域８１に取り囲まれている点において、実施の形態１に係るＭＯＳＦＥＴの構造と異なっており、その他の点においては実施の形態１に係るＭＯＳＦＥＴの構造とほぼ同じである。
図２５を参照して、実施の形態４に係るＭＯＳＦＥＴ１の第１のｐ型領域２１は、ドリフト領域８１に取り囲まれている。第１のｐ型領域２１は、トレンチＴＲの底部ＢＴと、炭化珪素単結晶基板８０の第３の主面８０ａとの間に配置されており、トレンチＴＲの底部ＢＴおよび炭化珪素単結晶基板８０の第３の主面８０ａの各々から離間している。第１のｐ型領域２１の不純物濃度は、ドリフト領域８１の第２の不純物濃度よりも低い。
次に、本発明の実施の形態４に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの製造方法の一例について図２５を参照して説明する。
まず、実施の形態２と同様の方法によって炭化珪素単結晶基板準備工程（Ｓ１０：図１８）が実施される。次に、炭化珪素単結晶基板８０の第３の主面８０ａ上に第１のドリフト層８１ａがエピタキシャル成長により形成される。次に、第１のドリフト層８１ａの第３の主面８０ａに接する面とは反対側の面の一部に対して、たとえばアルミニウムなどの不純物がイオン注入されることにより第１のドリフト層８１ａに囲まれた第１のｐ型領域２１が形成される。次に、第１のドリフト層８１ａおよび第１のｐ型領域２１により形成される面上に第２のドリフト層８１ｂがエピタキシャル成長により形成される。これにより、第１のｐ型領域２１は、第１のドリフト層８１ａおよび第２のドリフト層８１ｂにより取り囲まれる。第１のドリフト層８１ａおよび第２のドリフト層８１ｂはドリフト領域８１を形成する。
次に、実施の形態１と同様の方法によって、凹部形成工程（Ｓ３０：図５）、熱エッチング工程（Ｓ４０：図５）、ゲート絶縁膜形成工程（Ｓ５０：図５）、ゲート電極形成工程（Ｓ６０：図５）、裏面研削工程（Ｓ７０：図５）およびドレイン電極形成工程（Ｓ３０：図５）などが実施されることにより、実施の形態４に係るＭＯＳＦＥＴ１が製造される。
次に、本発明の実施の形態４に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの製造方法の他の例について説明する。
まず、実施の形態２と同様の方法によって、炭化珪素単結晶基板準備工程（Ｓ１０：図１８）、炭化珪素エピタキシャル層工程（Ｓ２０：図１８）、凹部形成工程（Ｓ３０：図１８）、熱エッチング工程（Ｓ４０：図１８）、ゲート絶縁膜形成工程（Ｓ５０：図１８）およびゲート電極形成工程（Ｓ６０：図１８）などが実施される。
次に、裏面研削工程（Ｓ７０：図１８）が実施される。具体的には、ドリフト領域８１が露出するまで炭化珪素単結晶基板８０の全部が研削により除去される。次に、炭化珪素基板１０の第１の主面１０ｂに対してリンなど不純物がイオン注入されることにより、炭化珪素基板１０の第１の主面１０ｂがドリフト領域８１よりも高い不純物濃度を有する高濃度ｎ型領域８０が形成されてもよい。高濃度ｎ型領域８０は、たとえば炭化珪素単結晶基板８０と同程度の不純物濃度を有していてもよい。次に、炭化珪素基板１０の第１の主面１０ｂを形成する高濃度ｎ型領域８０に接してドレイン電極９８が形成される。これにより、実施の形態５に係るＭＯＳＦＥＴ１が製造される。
実施の形態４に係るＭＯＳＦＥＴ１によれば、第１の第２導電型領域２１は、ドリフト領域８１に取り囲まれるように設けられており、第１の第２導電型領域２１の不純物濃度は、第２の不純物濃度よりも低い。これにより、ドリフト層領域での寄生容量成分を空乏化により低減し過渡応答性能を向上することができる。
（実施の形態５）
次に、本発明の実施の形態５に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構造について図２６を参照して説明する。実施の形態５に係るＭＯＳＦＥＴの構造は、第１のｐ型領域２１が炭化珪素単結晶基板８０の第３の主面８０ａにおいて炭化珪素単結晶基板８０と接し、かつ第１のｐ型領域２１の炭化珪素単結晶基板８０と接する領域以外の領域がドリフト領域８１に取り囲まれている点においている点において、実施の形態１に係るＭＯＳＦＥＴの構造と異なっており、その他の点においては実施の形態１に係るＭＯＳＦＥＴの構造とほぼ同じである。
図２６を参照して、実施の形態５に係るＭＯＳＦＥＴ１において、第１のｐ型領域２１は炭化珪素単結晶基板８０の第３の主面８０ａ上に設けられている。第１のｐ型領域２１が炭化珪素単結晶基板８０の第３の主面８０ａにおいて炭化珪素単結晶基板８０と接し、第１のｐ型領域２１の炭化珪素単結晶基板８０と接する領域以外の領域がドリフト領域８１に取り囲まれている。第１のｐ型領域２１は、トレンチＴＲの底部ＢＴと対向して配置され、かつトレンチＴＲの底部ＢＴから離間している。第１のｐ型領域２１の不純物濃度は、ドリフト領域８１の第２の不純物濃度よりも低い。
ドリフト領域８１は、炭化珪素単結晶基板８０および第１のｐ型領域２１と接する第１のドリフト層８１ａと、第１のドリフト層８１ａおよび第１のｐ型領域２１上に設けられた第２のドリフト層８１ｂとから構成される。第１のドリフト層８１ａの不純物濃度は、第２のドリフト層８１ｂの不純物濃度よりも高くてもよい。第１のドリフト層８１ａの不純物濃度は、炭化珪素単結晶基板８０の不純物濃度と同等であってもよい。
次に、本発明の実施の形態５に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの製造方法の一例について図２６を参照して説明する。
まず、実施の形態２と同様の方法によって炭化珪素単結晶基板準備工程（Ｓ１０：図１８）が実施される。次に、炭化珪素単結晶基板８０の第３の主面８０ａ上に第１のｐ型領域２１と同等の不純物濃度を有するｐ型層がエピタキシャル成長により形成される。次に、ｐ型層に対してたとえばリンなどの不純物が部分的にイオン注入されることにより、炭化珪素単結晶基板８０の第３の主面８０ａ上に部分的に配置された第１のｐ型領域２１が形成される。リンなどの不純物がイオン注入された領域は、第１のドリフト層８１ａとなる。次に、第１のｐ型領域２１および第１のドリフト層８１ａ上に第２のドリフト層８１ｂがエピタキシャル成長により形成される。
次に、実施の形態１と同様の方法によって、凹部形成工程（Ｓ３０：図５）、熱エッチング工程（Ｓ４０：図５）、ゲート絶縁膜形成工程（Ｓ５０：図５）、ゲート電極形成工程（Ｓ６０：図５）、裏面研削工程（Ｓ７０：図５）およびドレイン電極形成工程（Ｓ８０：図５）などが実施されることにより、実施の形態５に係るＭＯＳＦＥＴ１が製造される。
（実施の形態６）
次に、本発明の実施の形態６に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構造について図２７を参照して説明する。実施の形態６に係るＭＯＳＦＥＴの構造は、第２のｐ型領域２２を有している点において、実施の形態１に係るＭＯＳＦＥＴの構造と異なっており、その他の点においては実施の形態１に係るＭＯＳＦＥＴの構造とほぼ同じである。
図２７を参照して、実施の形態６に係るＭＯＳＦＥＴ１は、第２のｐ型領域２２を有している。第２のｐ型領域２２には、たとえばアルミニウムなどの不純物が含まれており、ｐ型の導電型を有する。第２のｐ型領域２２は、ドリフト領域８１に取り囲まれている。第２のｐ型領域２２は、トレンチＴＲの底部ＢＴと、第１のｐ型領域２１との間に配置されており、トレンチＴＲの底部ＢＴと側壁面ＳＷとの境界部における電界集中を緩和可能に構成されている。第２のｐ型領域２２は、トレンチＴＲの底部ＢＴおよび第１のｐ型領域２１の各々から離間している。第２のｐ型領域２２の不純物濃度は、第２のｐ型領域２２を取り囲むドリフト領域８１の不純物濃度よりも高い。好ましくは、第２のｐ型領域２２の不純物濃度は、第１のｐ型領域２１の不純物濃度の５倍以上である。第１のｐ型領域２１の不純物濃度はたとえば４×１０15ｃｍ-3程度であり、第２のｐ型領域２２の不純物濃度はたとえば２×１０16ｃｍ-3程度であり、ドリフト領域８１の第１の不純物濃度はたとえば８×１０15ｃｍ-3程度である。
次に、本発明の実施の形態６に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの製造方法の一例について図２７を参照して説明する。
まず、実施の形態１と同様の方法によって炭化珪素単結晶基板準備工程（Ｓ１０：図５）および第１の第２導電型領域形成工程（Ｓ２０：図５）が実施されることにより、第３の主面８０ａに沿った面に露出する第１のｐ型領域２１が形成された炭化珪素単結晶基板８０が準備される。次に、炭化珪素単結晶基板８０の第３の主面８０ａおよび第１のｐ型領域２１上に第１のドリフト層８１ａがエピタキシャル成長により形成される。次に、第１のドリフト層８１ａの第３の主面８０ａに接する面とは反対側の面の一部に対して、たとえばアルミニウムなどの不純物がイオン注入されることにより第１のドリフト層８１ａに囲まれた第２のｐ型領域２２が形成される。次に、第１のドリフト層８１ａおよび第２のｐ型領域２２により形成される面上に第２のドリフト層８１ｂがエピタキシャル成長により形成される。これにより、第２のｐ型領域２２は、第１のドリフト層８１ａおよび第２のドリフト層８１ｂにより取り囲まれる。第１のドリフト層８１ａおよび第２のドリフト層８１ｂはドリフト領域８１を形成する。
次に、実施の形態１と同様の方法によって、凹部形成工程（Ｓ３０：図５）、熱エッチング工程（Ｓ４０：図５）、ゲート絶縁膜形成工程（Ｓ５０：図５）、ゲート電極形成工程（Ｓ６０：図５）、裏面研削工程（Ｓ７０：図５）およびドレイン電極形成工程（Ｓ８０：図５）などが実施されることにより、実施の形態６に係るＭＯＳＦＥＴ１が製造される。
実施の形態６に係るＭＯＳＦＥＴ１およびその製造方法によれば、炭化珪素基板１０は、断面視において、トレンチＴＲの底部ＢＴと第１の第２導電型領域２１との間に位置する第２の第２導電型領域２２をさらに含み、第２の第２導電型領域２２の不純物濃度は、第１導電型領域８６の不純物濃度よりも高い。これにより、トレンチＴＲの底部ＢＴおよび側壁面ＳＷの境界部における電界集中を緩和することができる。
また実施の形態６に係るＭＯＳＦＥＴ１およびその製造方法によれば、第２の第２導電型領域２２の不純物濃度は、第１の第２導電型領域２１の不純物濃度の５倍以上である。これにより、トレンチＴＲの底部ＢＴおよび側壁面ＳＷの境界部における電界集中を効果的に緩和することができる。
なお、上記各実施の形態では、ｎ型を第１導電型とし、ｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、ｎ型を第２導電型としてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ ＭＯＳＦＥＴ（炭化珪素半導体装置）
１０ 炭化珪素基板
１０ａ 第２の主面
１０ｂ 第１の主面
２１ 第１のｐ型領域（第１の第２導電型領域）
２２ 第２のｐ型領域（第２の第２導電型領域）
４０，６０，６１ マスク層
８０ 炭化珪素単結晶基板（高濃度ｎ型領域）
８０ａ 第３の主面
８１ ドリフト領域
８１ａ 第１のドリフト層
８１ｂ 第２のドリフト層
８２ ボディ領域
８３ ソース領域
８４ コンタクト領域
８６ ｎ型領域（第１導電型領域）
９１ ゲート絶縁膜
９２ ゲート電極
９３ 層間絶縁膜
９４ ソース電極
９５ ソース配線層
９８ ドレイン電極
ＢＴ 底部
Ｃ１ 第１の接点
Ｃ２ 第２の接点
Ｒ 領域
ＳＷ 側壁面
ＳＷ１ 第１の側壁面
ＳＷ２ 第２の側壁面
ＴＱ 凹部
ＴＲ トレンチ
Ｗ１，Ｗ２ 幅

Claims (18)

  1. 第１の主面と、前記第１の主面と反対側の第２の主面とを有し、かつ前記第２の主面にトレンチが形成された炭化珪素基板と、
    前記トレンチの内部に設けられたゲート電極と、
    前記第１の主面に接して設けられたドレイン電極とを備え、
    前記炭化珪素基板は、前記第１の主面をなし、かつ第１の導電型を有する第１導電型領域と、
    前記第１導電型領域上に設けられ、かつ前記第１の導電型と異なる第２の導電型を有するボディ領域と、
    前記第１導電型領域から隔てられるように前記ボディ領域上に設けられ、前記第２の主面をなし、かつ前記第１導電型を有するソース領域と、
    前記第１導電型領域に取り囲まれ、かつ前記第２導電型を有する第１の第２導電型領域を含み、
    前記トレンチは、前記ソース領域および前記ボディ領域を貫通して前記第１導電型領域に至る側壁面と、前記第１導電型領域に位置する底部とから形成されており、
    前記側壁面は、断面視において対向する第１の側壁面および第２の側壁面を有し、
    前記第１の第２導電型領域の不純物濃度は、前記第１導電型領域の不純物濃度よりも低く、
    断面視において、前記第１導電型領域および前記ボディ領域の境界面と前記第１の側壁面との接点を第１の接点とし、前記第１導電型領域および前記ボディ領域の境界面と前記第２の側壁面との接点を第２の接点とした場合、前記第１の第２導電型領域は、前記第１の接点および前記第２の接点に挟まれた領域に対向し、かつ前記第１の主面から離間して設けられている、炭化珪素半導体装置。
  2. 前記第１導電型領域は、前記第１の主面をなし、前記第１の主面と反対側の第３の主面を有し、かつ第１の不純物濃度を有する炭化珪素単結晶基板と、前記炭化珪素単結晶基板の前記第３の主面と前記ボディ領域とに挟まれ、かつ前記第１の不純物濃度よりも低い第２の不純物濃度を有するドリフト領域とを含む、請求項１に記載の炭化珪素半導体装置。
  3. 前記第１の第２導電型領域は、前記ドリフト領域に取り囲まれるように設けられており、
    前記第１の第２導電型領域の不純物濃度は、前記第２の不純物濃度よりも低い、請求項２に記載の炭化珪素半導体装置。
  4. 前記第１の第２導電型領域は、前記炭化珪素単結晶基板の前記第３の主面に沿った面と交差し、かつ前記ドリフト領域および前記炭化珪素単結晶基板に接するように設けられており、
    前記第１の第２導電型領域の不純物濃度は、前記第２の不純物濃度よりも低い、請求項２に記載の炭化珪素半導体装置。
  5. 前記第１の第２導電型領域は、前記炭化珪素単結晶基板の前記第３の主面に沿った面において前記ドリフト領域と接し、かつ前記ドリフト領域と接する領域以外の領域が前記炭化珪素単結晶基板に取り囲まれて設けられており、
    前記第１の第２導電型領域の不純物濃度は、前記第１の不純物濃度よりも低い、請求項２に記載の炭化珪素半導体装置。
  6. 前記第１の第２導電型領域の不純物濃度は、前記第２の不純物濃度よりも高い、請求項５に記載の炭化珪素半導体装置。
  7. 前記炭化珪素基板は、断面視において、前記トレンチの前記底部と前記第１の第２導電型領域との間に位置する第２の第２導電型領域をさらに含み、
    前記第２の第２導電型領域の不純物濃度は、前記第１導電型領域の不純物濃度よりも高い、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記第２の第２導電型領域の不純物濃度は、前記第１の第２導電型領域の不純物濃度の５倍以上である、請求項７に記載の炭化珪素半導体装置。
  9. 断面視において、前記第１の主面に平行な方向に沿った前記第１の第２導電型領域の幅を、前記第１の接点と前記第２の接点とをつなぐ領域の幅で除した比は、０．８以上１．２以下である、請求項１〜請求項８のいずれか１項に記載の炭化珪素半導体装置。
  10. 第１の主面と、前記第１の主面と反対側の第２の主面とを有し、かつ前記第２の主面にトレンチが形成された炭化珪素基板を準備する工程と、
    前記トレンチの内部にゲート電極を形成する工程と、
    前記第１の主面に接してドレイン電極を形成する工程とを備え、
    前記炭化珪素基板は、前記第１の主面をなし、かつ第１の導電型を有する第１導電型領域と、
    前記第１導電型領域上に設けられ、かつ前記第１の導電型と異なる第２の導電型を有するボディ領域と、
    前記第１導電型領域から隔てられるように前記ボディ領域上に設けられ、前記第２の主面をなし、かつ前記第１導電型を有するソース領域と、
    前記第１導電型領域に取り囲まれ、かつ前記第２導電型を有する第１の第２導電型領域を含み、
    前記トレンチは、前記ソース領域および前記ボディ領域を貫通して前記第１導電型領域に至る側壁面と、前記第１導電型領域に位置する底部とから形成されており、
    前記側壁面は、断面視において対向する第１の側壁面および第２の側壁面を有し、
    前記第１の第２導電型領域の不純物濃度は、前記第１導電型領域の不純物濃度よりも低く、
    断面視において、前記第１導電型領域および前記ボディ領域の境界面と前記第１の側壁面との接点を第１の接点とし、前記第１導電型領域および前記ボディ領域の境界面と前記第２の側壁面との接点を第２の接点とした場合、前記第１の第２導電型領域は、前記第１の接点および前記第２の接点に挟まれた領域に対向し、かつ前記第１の主面から離間して設けられている、炭化珪素半導体装置の製造方法。
  11. 前記炭化珪素基板を準備する工程は、前記第１の主面をなし、かつ前記第１の導電型を有する前記第１導電型領域を形成する工程を含み、
    前記第１導電型領域を形成する工程は、前記第１の主面をなし、前記第１の主面と反対側の第３の主面を有し、かつ第１の不純物濃度を有する炭化珪素単結晶基板を準備する工程と、前記炭化珪素単結晶基板の前記第３の主面に接し、かつ前記第１の不純物濃度よりも低い第２の不純物濃度を有するドリフト領域を形成する工程と有する、請求項１０に記載の炭化珪素半導体装置の製造方法。
  12. 前記炭化珪素基板を準備する工程は、少なくとも前記炭化珪素単結晶基板に対してイオン注入することにより前記第１の第２導電型領域を形成する工程を含む、請求項１１に記載の炭化珪素半導体装置の製造方法。
  13. 前記炭化珪素基板を準備する工程は、前記炭化珪素単結晶基板を準備する工程の後、前記ドリフト領域を形成する工程の前に、前記炭化珪素単結晶基板の前記第３の主面側からイオン注入することにより前記第１の第２導電型領域を形成する工程を含む、請求項１２に記載の炭化珪素半導体装置の製造方法。
  14. 前記炭化珪素基板を準備する工程は、前記炭化珪素単結晶基板の前記第１の主面側からイオン注入することにより前記第１の第２導電型領域を形成する工程を含む、請求項１２に記載の炭化珪素半導体装置の製造方法。
  15. 前記炭化珪素基板を準備する工程は、前記炭化珪素単結晶基板の前記第１の主面側を研磨する工程を含み、
    前記炭化珪素単結晶基板の前記第１の主面側を研磨する工程の後、前記炭化珪素単結晶基板の前記第１の主面側からイオン注入することにより前記第１の第２導電型領域が形成される、請求項１４に記載の炭化珪素半導体装置の製造方法。
  16. 前記炭化珪素基板は、断面視において、前記トレンチの前記底部と前記第１の第２導電型領域との間に位置する第２の第２導電型領域をさらに含み、
    前記第２の第２導電型領域の不純物濃度は、前記第１導電型領域の不純物濃度よりも高い、請求項１０〜請求項１５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  17. 前記第２の第２導電型領域の不純物濃度は、前記第１の第２導電型領域の不純物濃度の５倍以上である、請求項１６に記載の炭化珪素半導体装置の製造方法。
  18. 断面視において、前記第１の主面に平行な方向に沿った前記第１の第２導電型領域の幅を、前記第１の接点と前記第２の接点とをつなぐ領域の幅で除した比は、０．８以上１．２以下である、請求項１０〜請求項１７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017028250A (ja) * 2015-07-16 2017-02-02 富士電機株式会社 半導体装置及びその製造方法
US10177233B2 (en) 2015-05-13 2019-01-08 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
WO2019225567A1 (ja) * 2018-05-23 2019-11-28 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
WO2020162175A1 (ja) * 2019-02-04 2020-08-13 住友電気工業株式会社 炭化珪素半導体装置
JP2021027138A (ja) * 2019-08-02 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6439606B2 (ja) * 2015-06-18 2018-12-19 住友電気工業株式会社 炭化珪素半導体装置
WO2017138215A1 (ja) 2016-02-09 2017-08-17 三菱電機株式会社 半導体装置
US10756188B2 (en) * 2016-04-14 2020-08-25 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing the same
JP6811118B2 (ja) * 2017-02-27 2021-01-13 株式会社豊田中央研究所 Ｍｏｓｆｅｔ
CN109728069B (zh) * 2017-10-27 2022-03-01 立锜科技股份有限公司 高压金属氧化物半导体元件及其制造方法
US10522620B2 (en) * 2018-02-02 2019-12-31 Kabushiki Kaisha Toshiba Semiconductor device having a varying length conductive portion between semiconductor regions
CN108598148B (zh) * 2018-04-19 2021-01-05 北京工业大学 一种具有p型岛缓冲层结构的抗辐射mosfet结构
CN109087866B (zh) * 2018-04-19 2021-01-05 北京工业大学 一种外延前硼注入复合双层外延的n-MOSFET制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027193A (ja) * 2005-07-12 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法、ならびに非絶縁型ｄｃ／ｄｃコンバータ
JP2008091853A (ja) * 2006-09-07 2008-04-17 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2010027680A (ja) * 2008-07-15 2010-02-04 Rohm Co Ltd 半導体装置および半導体装置に製造方法
JP2010050161A (ja) * 2008-08-19 2010-03-04 Nec Electronics Corp 半導体装置
JP2012191229A (ja) * 1997-11-13 2012-10-04 Cree Inc 半導体デバイスおよびＳｉＣトランジスタ
WO2013031212A1 (ja) * 2011-08-29 2013-03-07 次世代パワーデバイス技術研究組合 双方向素子、双方向素子回路および電力変換装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3392665B2 (ja) * 1995-11-06 2003-03-31 株式会社東芝 半導体装置
US6037632A (en) 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
US5719409A (en) 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
US5969378A (en) * 1997-06-12 1999-10-19 Cree Research, Inc. Latch-up free power UMOS-bipolar transistor
EP1519419B1 (en) * 2003-09-24 2018-02-21 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
JP5074671B2 (ja) 2005-04-28 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4798119B2 (ja) * 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2009302510A (ja) * 2008-03-03 2009-12-24 Fuji Electric Device Technology Co Ltd トレンチゲート型半導体装置およびその製造方法
JP5531787B2 (ja) * 2010-05-31 2014-06-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8786012B2 (en) * 2010-07-26 2014-07-22 Infineon Technologies Austria Ag Power semiconductor device and a method for forming a semiconductor device
JP5707770B2 (ja) * 2010-08-03 2015-04-30 住友電気工業株式会社 半導体装置およびその製造方法
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
JP5668576B2 (ja) * 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
JP2013062397A (ja) * 2011-09-14 2013-04-04 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP2013069964A (ja) * 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5764046B2 (ja) * 2011-11-21 2015-08-12 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014175518A (ja) * 2013-03-11 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012191229A (ja) * 1997-11-13 2012-10-04 Cree Inc 半導体デバイスおよびＳｉＣトランジスタ
JP2007027193A (ja) * 2005-07-12 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法、ならびに非絶縁型ｄｃ／ｄｃコンバータ
JP2008091853A (ja) * 2006-09-07 2008-04-17 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2010027680A (ja) * 2008-07-15 2010-02-04 Rohm Co Ltd 半導体装置および半導体装置に製造方法
JP2010050161A (ja) * 2008-08-19 2010-03-04 Nec Electronics Corp 半導体装置
WO2013031212A1 (ja) * 2011-08-29 2013-03-07 次世代パワーデバイス技術研究組合 双方向素子、双方向素子回路および電力変換装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10177233B2 (en) 2015-05-13 2019-01-08 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2017028250A (ja) * 2015-07-16 2017-02-02 富士電機株式会社 半導体装置及びその製造方法
WO2019225567A1 (ja) * 2018-05-23 2019-11-28 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
WO2020162175A1 (ja) * 2019-02-04 2020-08-13 住友電気工業株式会社 炭化珪素半導体装置
JPWO2020162175A1 (ja) * 2019-02-04 2021-12-02 住友電気工業株式会社 炭化珪素半導体装置
JP7287405B2 (ja) 2019-02-04 2023-06-06 住友電気工業株式会社 炭化珪素半導体装置
US11942538B2 (en) 2019-02-04 2024-03-26 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2021027138A (ja) * 2019-08-02 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7263178B2 (ja) 2019-08-02 2023-04-24 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

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