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WO2015037335A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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WO2015037335A1
WO2015037335A1 PCT/JP2014/069515 JP2014069515W WO2015037335A1 WO 2015037335 A1 WO2015037335 A1 WO 2015037335A1 JP 2014069515 W JP2014069515 W JP 2014069515W WO 2015037335 A1 WO2015037335 A1 WO 2015037335A1
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WO
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silicon carbide
region
main surface
semiconductor device
carbide semiconductor
Prior art date
Application number
PCT/JP2014/069515
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English (en)
French (fr)
Inventor
透 日吉
増田　健良
Original Assignee
住友電気工業株式会社
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Publication date
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    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a manufacturing method thereof, and more particularly, to a silicon carbide semiconductor device having a bipolar transistor and a manufacturing method thereof.
  • Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material for forming semiconductor devices.
  • silicon carbide as a material constituting the semiconductor device, it is possible to achieve high breakdown voltage of the semiconductor device, reduction of on-resistance, and the like.
  • a semiconductor device that employs silicon carbide as a material has an advantage that a decrease in characteristics when used in a high temperature environment is small as compared with a semiconductor device that employs silicon as a material.
  • SiC power semiconductors are mainly classified into a junction type device and a MOS (Metal Oxide Semiconductor) type device.
  • a typical example of the junction type device is a bipolar transistor (also called a bipolar junction transistor (BJT)).
  • Current gain is defined as the ratio of collector current to base current.
  • the cause of the low current amplification factor is considered to be recombination of holes in the base region and electrons injected from the emitter region through the interface state on the surface of the base region. The higher the density of electrons and holes, the greater the recombination current. Alternatively, the recombination current increases as the interface state increases.
  • Patent Document 1 discloses a bipolar silicon carbide semiconductor device for the purpose of improving the current gain.
  • This semiconductor device has a recombination suppressing semiconductor layer.
  • the recombination suppressing semiconductor layer is a layer containing a low-concentration p-type impurity, and is disposed near the surface of the semiconductor crystal between the base contact region and the emitter region.
  • the recombination suppressing semiconductor layer the surface of the semiconductor having a large number of interface states is separated from the portion where mainly hole current or electron current flows. This suppresses recombination of holes and electrons.
  • An object of the present invention is to provide a silicon carbide semiconductor device capable of achieving a high current gain with a simple configuration and a method for manufacturing the same.
  • a silicon carbide semiconductor device includes a silicon carbide layer having a hexagonal single crystal structure.
  • the silicon carbide layer has a first main surface, a second main surface located opposite to the first main surface, and a collector region having the first conductivity type and defining the second main surface And having a second conductivity type different from the first conductivity type and having a base region disposed on the surface of the collector region opposite to the second main surface, and the first conductivity type And an emitter region disposed on the base region and spaced apart from the collector region and defining a first main surface.
  • the silicon carbide layer is provided with a trench having a side wall surface extending from the first main surface through the emitter region to the base region.
  • the side wall surface includes a region having a macroscopic angle of 50 ° or more and 70 ° or less with respect to the ⁇ 000-1 ⁇ plane.
  • a method for manufacturing a silicon carbide semiconductor device has a hexagonal single-crystal structure, and a first main surface and a second main surface located on the opposite side of the first main surface.
  • the step of preparing the silicon carbide layer includes a step of forming a collector region having the first conductivity type and defining the second main surface, and a surface of the collector region opposite to the second main surface, Forming a base region having a second conductivity type different from the first conductivity type, and forming an emitter region having the first conductivity type and defining the first main surface on the base region; Including the step of.
  • the manufacturing method further includes a step of forming a trench having a side wall surface penetrating the emitter region and reaching the base region.
  • the first main surface of the silicon carbide layer is chemically formed to form a region having a macroscopic angle of 50 ° to 70 ° with respect to the ⁇ 000-1 ⁇ plane.
  • the process of processing is included.
  • a silicon carbide semiconductor device capable of achieving a high current gain with a simple configuration can be realized.
  • FIG. 1 is a plan view showing a schematic configuration of a silicon carbide semiconductor device according to a first embodiment of the present invention.
  • FIG. FIG. 2 is a sectional view taken along line II-II in FIG. Is a diagram for explaining the direction a 11 and a direction a 21 shown in FIGS. 1 is a partial cross sectional view schematically showing a first step of a method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • FIG. 6 is a partial cross sectional view schematically showing a second step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • FIG. 6 is a partial cross sectional view schematically showing a third step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • FIG. 6 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • FIG. 6 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • 7 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • FIG. FIG. 11 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • FIG. 11 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • FIG. 16 is a sectional view taken along line XVI-XVI in FIG. 15.
  • FIG. 11 is a partial cross sectional view schematically showing a first process performed in a fourth step (step of forming a trench) of the method for manufacturing silicon carbide semiconductor device 1A according to the second embodiment.
  • FIG. 21 is a sectional view taken along line XXI-XXI in FIG. 20.
  • FIG. 11 is a partial cross sectional view schematically showing a first process performed in a fourth step (step of forming a trench) of the method for manufacturing silicon carbide semiconductor device 1B according to the third embodiment. It is sectional drawing which shows schematically the 2nd process performed at the 4th process (process of forming a trench) of the manufacturing method of silicon carbide semiconductor device 1B which concerns on 3rd Embodiment. It is sectional drawing which shows schematically the 5th and 6th process of the manufacturing method of the silicon carbide semiconductor device 1B which concerns on 3rd Embodiment. It is the figure which showed the depletion layer extended from the junction surface of a pn junction. It is another figure which showed the depletion layer extended from the junction surface of a pn junction.
  • a silicon carbide semiconductor device (1, 1A, 1B) includes a silicon carbide layer (10) having a hexagonal single crystal structure.
  • the silicon carbide layer (10) has a first main surface (10a), a second main surface (10b) located on the opposite side of the first main surface (10a), and a first conductivity type.
  • the collector region (11, 12) that defines the second main surface (10b), the second conductivity type different from the first conductivity type, and the second main surface (10b)
  • a base region (13) disposed on the surface of the collector region on the opposite side, and having a first conductivity type, disposed on the base region (13), separated from the collector region (11, 12), And an emitter region (14) defining one main surface (10a).
  • the silicon carbide layer (10) is provided with a trench (TR) having a side wall surface extending from the first main surface (10a) through the emitter region (14) to the base region (13).
  • the side wall surface includes a first region (SW1) having an angle of 50 ° to 70 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • the silicon carbide layer has a side wall surface extending from the first main surface of the silicon carbide layer to the base region through the emitter region.
  • the side wall surface includes a first region having an angle of 50 ° to 70 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • This first region is a crystal plane having a low interface state density (hereinafter also referred to as “special plane” in this specification).
  • “Macroscopic” means ignoring microstructures having dimensions on the order of atomic spacing. As such a macroscopic off-angle measurement, for example, a general method using X-ray diffraction can be used.
  • Base current is generated by recombination of holes and electrons.
  • the current amplification factor of the silicon carbide semiconductor device (bipolar transistor) decreases.
  • One of the factors that recombine holes and electrons is the interface state of the silicon carbide layer. Since the first region of the side wall surface is a surface selected as a surface having a low interface state density, the recombination current can be reduced. Thereby, a silicon carbide semiconductor device having a high current gain can be realized.
  • the first region (SW1) includes a plane having a plane orientation ⁇ 0-33-8 ⁇ .
  • the recombination current can be reduced.
  • a silicon carbide semiconductor device having a high current gain can be realized.
  • the side wall surfaces face each other, and two surfaces (SWa, SWa,) that approach each other as they go from the first main surface (10a) to the second main surface (10b) of the silicon carbide layer (10). SWb).
  • the trench may have a bottom surface, and two surfaces may be connected to the bottom surface.
  • the two surfaces of the trench may be connected. In the latter case, the width of the trench in the first main surface can be reduced. Thereby, the pitch of the bipolar transistor cell can be reduced.
  • the first region (SW1) is arranged so as to straddle the emitter region (14) and the base region (13).
  • the side wall surface has a depth from the first main surface (10a) of the silicon carbide layer (10) to a position shallower than the bonding surface between the emitter region (14) and the base region (13).
  • the angle ( ⁇ 2) formed by the second region (SW2) with respect to the first main surface (10a) is the angle ( ⁇ 1) formed by the first region (SW1) with respect to the first main surface (10a). Bigger than.
  • the current amplification factor of the silicon carbide semiconductor device can be further increased.
  • a surface having a low interface state density is selected for the first region.
  • the first region spans both the emitter region and the base region. Therefore, the probability of recombination of holes and electrons can be further reduced. Thereby, the current gain of the silicon carbide semiconductor device can be increased.
  • the first region (SW1) is arranged in the base region (13).
  • the side wall surface further includes a second region (SW2) connected from the first main surface (10a) of the silicon carbide layer (10) to the first region (SW1) through the emitter region (14). .
  • the angle ( ⁇ 2) formed by the second region (SW2) with respect to the first main surface (10a) is the angle ( ⁇ 1) formed by the first region (SW1) with respect to the first main surface (10a). Bigger than.
  • the breakdown voltage of the silicon carbide semiconductor device can be secured.
  • the junction surface between the emitter region and the base region intersects with the second region. As the angle formed by the second region with respect to the first main surface becomes smaller, the depletion layer is less likely to spread at the end portion of the joint surface close to the second region.
  • the angle formed by the second region with respect to the first main surface of the silicon carbide layer is larger than the angle formed by the first region with respect to the first main surface. Therefore, the depletion layer can be easily expanded at the end of the joint surface close to the second region. By spreading the depletion layer, the breakdown voltage of the silicon carbide semiconductor device can be secured.
  • the first conductivity type is n-type
  • the second conductivity type is p-type. According to this configuration, an npn-type bipolar transistor can be realized. Furthermore, the ease of manufacturing the silicon carbide semiconductor device can be improved.
  • a method for manufacturing a silicon carbide semiconductor device has a hexagonal single crystal structure, and the first main surface (10a) and the first main surface (10a) are Providing a silicon carbide layer (10) having a second main surface (10b) located on the opposite side.
  • the step of preparing the silicon carbide layer (10) includes the step of forming collector regions (11, 12) having the first conductivity type and defining the second main surface (10b), and the second main surface. Forming a base region (13) having a second conductivity type different from the first conductivity type on the surface of the collector region (11, 12) opposite to (10a); and a base region (13) And forming an emitter region (14) having the first conductivity type and defining the first main surface (10a).
  • the manufacturing method further includes a step of forming a trench (TR) having a side wall surface penetrating the emitter region (14) and reaching the base region (13).
  • the step of forming the trench (TR) includes the step of forming the silicon carbide layer (10) in order to form the first region (SW1) having an angle of 50 ° to 70 ° with respect to the ⁇ 000-1 ⁇ plane.
  • a silicon carbide semiconductor device having a high current gain can be manufactured.
  • the first region (SW1) includes a plane having a plane orientation ⁇ 0-33-8 ⁇ .
  • a silicon carbide semiconductor device having a high current gain can be manufactured.
  • the step of chemically treating the first main surface (10a) includes the step of chemically etching the first main surface (10a) of the silicon carbide layer (10).
  • the step of chemically etching the first main surface (10a) includes a step of thermally etching the first main surface (10a).
  • the step of thermally etching the first main surface (10a) includes a step of heating the silicon carbide layer (10) in an atmosphere containing at least one or more types of halogen atoms.
  • the first region can be exposed more reliably.
  • at least one or more types of halogen atoms include at least one of a chlorine atom and a fluorine atom.
  • the first region can be exposed more reliably.
  • the first main surface (10a) is made reactive before the step of chemically treating the first main surface (10a) of the silicon carbide layer (10). Etching by ion etching is included.
  • the region corresponding to the trench in the first main surface is etched in advance by reactive ion etching.
  • the first main surface is chemically treated.
  • the etching of the silicon carbide layer can proceed smoothly. Therefore, the first region can be exposed more reliably.
  • the emitter region (14) and the base region (13) from the first main surface (10a) of the silicon carbide layer (10).
  • the emitter region (14) is etched to a position shallower than the junction surface with the first surface) to form a second region (SW2) on the side wall surface.
  • the first region extending over both the emitter region and the base region can be formed. Therefore, the probability of recombination of holes and electrons can be further reduced. Thereby, the current gain of the silicon carbide semiconductor device can be increased.
  • the base region extends from the first main surface (10a) of the silicon carbide layer (10) through the emitter region (14).
  • a second region (SW2) on the side wall surface reaching (13) is formed.
  • the angle formed by the second region with respect to the first main surface can be made larger than the angle formed by the first region with respect to the first main surface. Furthermore, the junction surface between the emitter region and the base region intersects with the second region. This makes it easy to spread the depletion layer at the end of the joint surface close to the second region. By spreading the depletion layer, the breakdown voltage of the silicon carbide semiconductor device can be secured.
  • the step of forming the base region (13) includes a step of forming a layer having the second conductivity type on the collector region (11, 12) by epitaxial growth.
  • the crystal defect density can be reduced as compared with the case where the base region is formed by ion implantation into the collector region. Thereby, the current amplification degree of the silicon carbide semiconductor device can be increased.
  • the step of forming the emitter region (14) includes a step of forming a layer having the first conductivity type on the base region (13) by epitaxial growth.
  • the crystal defect density can be reduced as compared with the case where the emitter region is formed by ion implantation into the base region. Thereby, the current amplification degree of the silicon carbide semiconductor device can be increased.
  • the first conductivity type is n-type
  • the second conductivity type is p-type. According to this configuration, an npn-type bipolar transistor can be realized. Furthermore, the ease of manufacturing the silicon carbide semiconductor device can be improved.
  • FIG. 1 is a plan view showing a schematic configuration of the silicon carbide semiconductor device according to the first embodiment of the present invention.
  • 2 is a cross-sectional view taken along line II-II in FIG.
  • silicon carbide semiconductor device 1 according to the first embodiment is a bipolar transistor. More specifically, silicon carbide semiconductor device 1 according to the first embodiment is an npn bipolar transistor.
  • Silicon carbide semiconductor device 1 includes a silicon carbide layer 10, an insulating film 21, an emitter electrode 2 a, a base electrode 3 a, an ohmic electrode 4, and a collector electrode 5. As shown in FIG. 1, in plan view, and the emitter electrode 2a, and the base electrode 3a, as well as extending along the direction of a 11, are arranged alternately along the direction of a 21.
  • the direction a 11 and the direction a 21 are directions orthogonal to each other. The direction a 11 and the direction a 21 will be described in detail later.
  • the silicon carbide layer 10 has a first main surface 10a and a second main surface 10b located on the opposite side to the first main surface 10a.
  • silicon carbide layer 10 has a hexagonal single crystal structure. More preferably, silicon carbide layer 10 has a hexagonal single crystal structure of polytype 4H.
  • Silicon carbide layer 10 includes an n + substrate 11, an n-type layer 12, a p-type layer 13, and an n + -type layer 14.
  • n + substrate 11 and the n-type layer 12 realize the collector region of the bipolar transistor.
  • One surface of n + substrate 11 defines second main surface 10 b of silicon carbide layer 10.
  • N + substrate 11 is made of, for example, polytype 4H hexagonal silicon carbide.
  • the n + substrate 11 contains a high concentration of impurities (donor).
  • the concentration of impurities contained in n + substrate 11 is, for example, about 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the type of impurity is, for example, N (nitrogen).
  • N-type layer 12 is arranged on the other surface (surface opposite to second main surface 10b) of n + substrate 11.
  • N-type layer 12 is a layer formed by, for example, epitaxial growth.
  • N-type layer 12 is made of, for example, polytype 4H hexagonal silicon carbide.
  • the thickness of the n-type layer 12 is, for example, about 5 ⁇ m or more and about 200 ⁇ m or less.
  • the concentration of impurities contained in the n-type layer 12 is, for example, about 1 ⁇ 10 14 cm ⁇ 3 or more and about 3 ⁇ 10 16 cm ⁇ 3 or less.
  • the impurity contained in the n-type layer 12 is, for example, nitrogen (N).
  • the p-type layer 13 realizes a base region of a bipolar transistor.
  • P type layer 13 is arranged on the surface of collector region (n type layer 12) on the opposite side of second main surface 10 b of silicon carbide layer 10.
  • the p-type layer 13 is a layer formed on the collector region (n-type layer 12) by epitaxial growth.
  • the p-type layer 13 is made of, for example, polytype 4H hexagonal silicon carbide.
  • the thickness of the p-type layer 13 is, for example, about 0.1 ⁇ m or more and about 0.8 ⁇ m or less.
  • the concentration of impurities contained in the p-type layer 13 is, for example, about 7 ⁇ 10 16 cm ⁇ 3 or more and about 5 ⁇ 10 18 cm ⁇ 3 or less.
  • the impurity contained in the p-type layer 13 is, for example, aluminum (Al) or boron (B).
  • n + type layer 14 realizes an emitter region of the bipolar transistor.
  • N + -type layer 14 is disposed on the base region (p-type layer 13) separated from the collector region (n + substrate 11 and n-type layer 12).
  • the surface of n + type layer 14 defines first main surface 10 a of silicon carbide layer 10.
  • the n + type layer 14 is a layer formed by epitaxial growth.
  • N + type layer 14 is made of, for example, polytype 4H hexagonal silicon carbide.
  • the thickness of the n + type layer 14 is, for example, about 0.2 ⁇ m or more and about 1 ⁇ m or less.
  • the concentration of impurities contained in the n + -type layer 14 is, for example, about 1 ⁇ 10 19 cm ⁇ 3 or more and about 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the impurity contained in the n + type layer 14 is, for example, phosphorus (P).
  • Trench TR is disposed in the silicon carbide layer 10.
  • Trench TR has side wall surface SWa, side wall surface SWb, and bottom surface BT.
  • the side wall surfaces SWa and Swb face each other.
  • Side wall surface SWa, each SWb leads from the first major surface 10a of the silicon carbide layer 10, p-type layer 13 through the n + -type layer 14 (the emitter region) to (the base region).
  • Sidewall surfaces SWa and SWb are surfaces inclined with respect to first main surface 10a so as to approach each other as they go from first main surface 10a of silicon carbide layer 10 to second main surface 10b. That is, the width of trench TR along direction a 21 decreases as it goes from first main surface 10a of silicon carbide layer 10 to second main surface 10b.
  • the bottom surface BT is a surface connected to the side wall surfaces SWa and SWb.
  • the bottom surface BT is located in the p-type layer 13.
  • the distance from first main surface 10a to bottom surface BT (the depth of bottom surface BT of trench TR from first main surface 10a) is, for example, about 0.3 ⁇ m or more and about 1.5 ⁇ m or less.
  • the side wall surfaces SWa and SWb include the first region SW1.
  • the first region SW1 includes a predetermined crystal plane (also referred to as a special plane).
  • the side wall surfaces SWa and SWb include a region (first region) having an angle of 50 ° to 70 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane. More preferably, this region may include a plane having a plane orientation ⁇ 0-33-8 ⁇ .
  • each of the side wall surfaces SWa and SWb is the first region.
  • each of the side wall surfaces SWa and SWb only needs to include the first region SW1.
  • the p + type region 15 is formed on the bottom surface BT of the trench TR in the p type layer 13.
  • the depth of the p + -type region 15 from the surface of the p-type layer 13 is smaller than the thickness of the p-type layer 13 in that portion.
  • the depth of the p + -type region 15 from the surface of the p-type layer 13 is, for example, about 0.1 ⁇ m to 1 ⁇ m.
  • the concentration of impurities contained in p + -type region 15 is higher than the concentration of impurities contained in p-type layer 13.
  • the impurity concentration of the p + -type region 15 is about 1 ⁇ 10 19 cm ⁇ 3 or more and about 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the impurity contained in p + type region 15 is, for example, aluminum (Al) or boron (B).
  • Insulating film 21 covers first main surface 10a of silicon carbide layer 10 and the inner peripheral surface (sidewall surfaces SWa, SWb and bottom surface BT) of trench TR.
  • the insulating film 21 is an oxide film, and more specifically, a film made of silicon dioxide (SiO 2 ).
  • a contact hole for exposing n + type layer 14 and p + type region 15 is formed in insulating film 21.
  • the ohmic electrode 4 is disposed in a contact hole formed in the insulating film 21 and is in ohmic contact with the n + type layer 14 or the p + type region 15.
  • the ohmic electrode 4 is preferably made of a material having nickel and silicon.
  • the ohmic electrode 4 may be made of a material having titanium, aluminum, and silicon.
  • Collector electrode 5 is formed in contact with second main surface 10 b of silicon carbide layer 10.
  • the collector electrode 5 may be formed of a material capable of ohmic contact with the n + substrate 11.
  • the collector electrode 5 may have the same configuration as that of the ohmic electrode 4, for example, or may be made of another material capable of ohmic contact with the n + substrate 11 such as nickel.
  • Base electrode 3 a is in contact with ohmic electrode 4 disposed on p + -type region 15. Thereby, base electrode 3a is electrically connected to p + type region 15 and p type layer 13.
  • Emitter electrode 2 a is in contact with ohmic electrode 4 disposed on n + -type layer 14. Thereby, the emitter electrode 2a is electrically connected to the n + type layer 14.
  • FIG. 3 is a diagram for explaining the direction a 11 and the direction a 21 shown in FIGS. 1 and 2.
  • direction a 11 is a ⁇ 11-20> direction
  • direction a 21 is a ⁇ 1-100> direction.
  • the off angle ⁇ is preferably an angle of 8 ° or less, for example, 4 ° or 8 °.
  • the main surface 10c of the n-type layer 12 is from the ⁇ 0001 ⁇ plane so that the normal vector z of the main surface 10c has at least one component of ⁇ 11-20> and ⁇ 1-100>. It is a surface that has been turned off.
  • main surface 10c is a surface off from the ⁇ 0001 ⁇ plane so that normal vector z of main surface 10c has a component of ⁇ 11-20>.
  • direction c is the [0001] direction (that is, the c-axis of hexagonal silicon carbide), and direction a 1 is, for example, the ⁇ 11-20> direction.
  • the off direction is a direction in which the normal vector z of the main surface 10c is inclined from the [0001] direction.
  • an off direction is a 1 direction (i.e. ⁇ 11-20> direction).
  • Major surface 10c in FIG. 3 is a surface (0001) plane is turned off in a 1 direction.
  • the plane offset direction is a direction obtained by projecting the offset direction (a 1 direction) to the main surface 10c.
  • the in-plane off direction is a 11 direction.
  • FIG. 4 is a partial cross sectional view schematically showing a first step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • the first step corresponds to a step of forming a collector region having n-type and defining the second main surface 10b.
  • a single crystal n + substrate 11 is prepared.
  • n-type layer 12 is formed on single crystal n + substrate 11 by epitaxial growth of silicon carbide.
  • Epitaxial growth can be performed by a CVD (Chemical Vapor Deposition) method.
  • hydrogen gas may be used as the carrier gas.
  • the source gas for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) can be used.
  • nitrogen (N) or phosphorus (P) is preferably introduced as an impurity for imparting n-type to silicon carbide.
  • FIG. 5 is a partial cross-sectional view schematically showing a second step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • the second step corresponds to a step of forming a base region having a p-type different from the n-type on the surface of the collector region opposite to the second main surface 10b.
  • p-type layer 13 is formed on n-type layer 12 by epitaxial growth of silicon carbide.
  • FIG. 6 is a partial cross sectional view schematically showing a third step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • the third step corresponds to a step of forming an emitter region having n-type and defining the first main surface 10a on the base region.
  • n + type layer 14 is formed on p type layer 13 by epitaxial growth of silicon carbide.
  • the p-type layer 13 may be formed by implanting p-type impurity ions into the n-type layer 12.
  • n + -type layer 14 may be formed by implanting n-type impurity ions into p-type layer 13.
  • a p-type layer 13 on the n-type layer 12 may be formed an n + -type layer 14 by implanting n-type impurity ions to the p-type layer 13.
  • the p-type layer 13 and the n + -type layer 14 are formed by epitaxial growth, the density of crystal defects contained in the p-type layer 13 and the n + -type layer 14 can be reduced.
  • FIG. 7 is a partial cross-sectional view schematically showing a fourth step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • the fourth step corresponds to a step of forming trench TR having sidewall surfaces SWa and SWb that penetrate the emitter region and reach the base region.
  • an opening is formed in a region where trench TR is to be formed in first main surface 10a of silicon carbide layer 10 by, for example, P-CVD (Plasma-Chemical Vapor Deposition).
  • a mask layer 90 made of silicon dioxide (SiO 2 ) is formed.
  • first main surface 10a of silicon carbide layer 10 is chemically treated.
  • first main surface 10a of silicon carbide layer 10 is chemically etched. More preferably, thermal etching is performed on first main surface 10a of silicon carbide layer 10.
  • the thermal etching can be performed, for example, by heating in an atmosphere containing a reactive gas having at least one or more types of halogen atoms.
  • the at least one or more types of halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • This atmosphere is, for example, Cl 2 , BCL 3 , SF 6 , or CF 4 .
  • thermal etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas and a heat treatment temperature of, for example, 700 ° C. or more and 1000 ° C. or less.
  • the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas.
  • a carrier gas for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used.
  • the step of performing the thermal etching includes forming the first main surface of the silicon carbide layer in order to form a first region having an angle of 50 ° to 70 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane. This is a chemical treatment process. More preferably, the step of performing thermal etching is a step of forming a first region including a plane having a plane orientation ⁇ 0-33-8 ⁇ . Such processing makes it possible to expose the special surface. When the thermal etching is completed, the mask layer 90 is removed.
  • FIG. 8 is a partial cross-sectional view schematically showing a fifth step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • p + type region 15 is formed in p type layer 13.
  • a thermal oxide film is formed on the surface of the p-type layer 13.
  • a photoresist film having an opening corresponding to the p + type region 15 is formed on the thermal oxide film by lithography.
  • the opening pattern is transferred to the thermal oxide film by etching the thermal oxide film and removing the photoresist film. Ion implantation of p-type impurities and activation heat treatment are performed. Thereby, the p + type region 15 is formed.
  • FIG. 9 is a partial cross-sectional view schematically showing a sixth step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • insulating film 21 is formed to cover first main surface 10a, side wall surfaces SWa and SWb, and bottom surface BT.
  • insulating film 21 is formed, for example, by oxidizing the surface of silicon carbide layer 10.
  • the insulating film 21 is made of, for example, silicon dioxide (SiO 2 ).
  • FIG. 10 is a partial cross-sectional view schematically showing a seventh step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • contact hole 16 for exposing n + type layer 14 and p + type region 15 is formed in insulating film 21.
  • the ohmic electrode 4 is disposed in the contact hole 16 formed in the insulating film 21.
  • FIG. 11 is a partial cross-sectional view schematically showing an eighth step of the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment.
  • an electrode material such as aluminum is deposited on the first main surface 10a side of silicon carbide layer 10 by sputtering. Thereby, a conductive film is formed.
  • a photoresist film is formed in a region corresponding to the emitter electrode 2a and the base electrode 3a by a lithography process.
  • the electrode material is removed by etching so that the pattern of the emitter electrode 2a and the base electrode 3a remains. Thereafter, the photoresist film is removed. Thereby, the emitter electrode 2a and the base electrode 3a are formed.
  • the collector electrode 5 may be formed simultaneously with the emitter electrode 2a and the base electrode 3a, or may be formed in a separate process.
  • FIG. 12 is a diagram for explaining the basic operation of the npn transistor. Referring to FIG. 12, a forward bias voltage is applied between the emitter (E) and the base (B), and a reverse bias voltage is applied between the collector (C) and the base.
  • Electrons (e ⁇ ) are injected into the emitter (E). As a result, an emitter current IE is generated.
  • holes (h + ) are injected into the base (B).
  • the base base current I B is caused by the holes and electrons combine. By thinning the base layer, most of the electrons flowing into the base (B) reach the junction between the base and the collector. Electrons diffuse to the collector due to the potential difference between the base and the collector. Thus the collector current I C is generated.
  • the current amplification factor (h FE ) of the bipolar transistor is defined as the ratio of the collector current I C to the base current I B.
  • the collector current I C is generated when electrons injected into the emitter reach the collector. Therefore, in order to increase the current amplification factor, it is necessary to reduce the probability that holes and electrons are combined in the base as much as possible. That is, in order to increase the current amplification factor, it is necessary to reduce the base current I B.
  • the following three methods can be listed as effective methods for reducing the base current.
  • the first technique is to lower the base doping concentration.
  • the second method is to reduce the width of the base.
  • the third method is to lower the crystal defect density or interface state density of the base. It is also conceivable to lower the emitter doping concentration in order to reduce the base current. However, in order to increase the current amplification factor, it is preferable to increase the number of electrons that penetrate the base from the emitter and reach the collector. For this reason, it is desirable that the emitter has a high doping concentration.
  • the base region is formed by epitaxial growth in order to reduce the crystal defect density of the base region.
  • the probability that electrons and holes recombine in the base region can be reduced.
  • the emitter region is formed by epitaxial growth. By reducing the crystal defect density in the emitter region, the probability that electrons are trapped in the emitter region can be reduced. Therefore, the current amplification factor can be increased.
  • the base region In order to form the emitter region on the base region by epitaxial growth, the base region is covered with the emitter region.
  • trench TR is formed from first main surface 10a of silicon carbide layer 10. By the trench TR, the base region can be exposed on the first main surface 10a side. Therefore, electrical connection between the base region and the base electrode can be ensured.
  • FIG. 13 is a diagram showing a configuration of a silicon carbide semiconductor device in which a special surface is not included in the inner peripheral surface of the trench.
  • trench TR ⁇ b> 1 is arranged in silicon carbide semiconductor device 101.
  • p type layer 13 base region
  • n + type layer 14 emitter region
  • the surface of trench TR1 is covered with insulating film 21.
  • the insulating film is generally formed by oxidizing the underlying semiconductor layer. This is because it is difficult to cover the side wall surface of the trench with an oxide film having a uniform and sufficient thickness in the vapor deposition by CVD.
  • an oxide film SiO 2
  • the side wall surface of the trench corresponds to the interface between the oxide film and the silicon carbide layer. Electrons and holes are recombined by the interface states existing at the interface.
  • the region 30 a is an interface at the junction position between the n + -type layer 14 and the p-type layer 13. For example, holes and electrons are likely to be combined in the region 30a.
  • silicon carbide tends to have a higher density of interface states than silicon. This increases the probability that holes and electrons recombine at the interface of the p-type layer 13. That is, the base current increases. For these reasons, it is required to improve the current amplification factor.
  • the side wall surfaces SWa and SWb of the trench TR include special surfaces.
  • the special surface is a surface selected in advance as a surface having a low interface state density. Therefore, the probability that holes and electrons are combined in the region 30 can be reduced. Thereby, since the base current can be reduced, silicon carbide semiconductor device 1 can obtain a high current gain.
  • Sidewall surfaces SWa and SWb of trench TR are surfaces inclined with respect to first main surface 10a of silicon carbide layer 10. Furthermore, the width along the direction a 21 of the trench TR is greater closer to the first major surface 10a.
  • the side wall surface of trench TR ⁇ b> 1 is substantially perpendicular to first main surface 10 a of silicon carbide layer 10. Therefore, as compared to the configuration shown in FIG. 13, FIG. 2, there is a possibility that the interval between the transistor cells along the direction a 21 increases. That is, the cell density may be reduced.
  • silicon carbide semiconductor device 1 can increase the current amplification degree as compared with silicon carbide semiconductor device 101. Therefore, the overall current amplification factor of silicon carbide semiconductor device 1 can be made higher than the entire current amplification factor of silicon carbide semiconductor device 101.
  • the cross-sectional shape of the trench TR is not limited as shown in FIG. It is only necessary that the side wall surfaces SWa and SWb include special surfaces.
  • FIG. 14 is a cross-sectional view showing another configuration of silicon carbide semiconductor device 1 according to the first embodiment.
  • bottom surface BT is omitted from trench TR.
  • the cross-sectional shape of the trench TR has a so-called V-shape. That is, the side wall surfaces SWa and SWb are connected to each other in the p-type layer 13.
  • FIG. 15 is a plan view showing a schematic configuration of the silicon carbide semiconductor device according to the second embodiment of the present invention.
  • 16 is a cross-sectional view taken along line XVI-XVI in FIG.
  • silicon carbide semiconductor device 1A according to the second embodiment is different from silicon carbide semiconductor device 1 according to the first embodiment in the cross-sectional shape of trench TR.
  • Each of the side wall surfaces SWa and SWb includes a first region SW1 and a second region SW2.
  • the first area SW1 is an area including a special surface.
  • Second region SW2 has a depth from first main surface 10a of silicon carbide layer 10 to a position shallower than the junction surface between n + -type layer 14 (emitter region) and p-type layer 13 (base region). It is an area
  • the angle ⁇ 1 is an angle formed by the first region SW1 with respect to the first main surface 10a.
  • the angle ⁇ 2 is an angle formed by the second region SW2 with respect to the first main surface 10a.
  • the angle ⁇ 2 is approximately 90 °.
  • the angle ⁇ 2 is larger than the angle ⁇ 1.
  • the method for manufacturing the silicon carbide semiconductor device according to the second embodiment differs from the method for manufacturing the silicon carbide semiconductor device according to the first embodiment in the step of forming trench TR. Therefore, in the following, the step of forming trench TR in silicon carbide layer 10 (fourth step), the step of forming p + -type region 15 in p-type layer 13 (fifth step), and the surface of trench TR are insulated.
  • the step of covering with a film (sixth step) will be described in detail, and the same steps (first to third, seventh and eighth steps) as the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment will be described. The following detailed description will not be repeated.
  • FIG. 17 is a partial cross-sectional view schematically showing a first process performed in the fourth step (step of forming a trench) of the method for manufacturing silicon carbide semiconductor device 1A according to the second embodiment.
  • mask layer 90 having an opening is formed on first main surface 10a.
  • the portion near the surface of the n + -type layer is removed by etching.
  • etching method for example, reactive ion etching (RIE), particularly inductively coupled plasma (ICP) RIE can be used.
  • RIE reactive ion etching
  • ICP inductively coupled plasma
  • ICP-RIE using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used.
  • a second region SW2 that is a side wall surface substantially perpendicular to the first main surface 10a is formed in a region where the trench TR is to be formed.
  • the n + type layer 14 emitter region
  • the first main surface 10a of the silicon carbide layer 10 is shallower than the junction surface between the n + type layer 14 and the p type layer 13 (base region). Etched until.
  • FIG. 18 is a cross sectional view schematically showing a second process performed in the fourth step (step of forming a trench) of the method for manufacturing silicon carbide semiconductor device 1A according to the second embodiment.
  • thermal etching is performed in the same manner as in the first embodiment.
  • a first region SW1 connected to the second region SW2 is formed.
  • the angle ⁇ 2 is larger than the angle ⁇ 1.
  • FIG. 19 is a cross sectional view schematically showing fifth and sixth steps of the method for manufacturing silicon carbide semiconductor device 1A according to the second embodiment.
  • p + type region 15 is formed in p type layer 13 in the fifth step.
  • an insulating film 21 that covers the first main surface 10a, the side wall surfaces SWa and SWb, and the bottom surface BT is formed.
  • the current amplification factor of the silicon carbide semiconductor device can be increased as in the first embodiment.
  • the region corresponding to the trench TR in the first main surface 10a is previously etched by reactive ion etching.
  • the etching of the silicon carbide layer can proceed smoothly in the subsequent thermal etching. Therefore, the special surface can be exposed more reliably.
  • the probability of recombination of holes and electrons can be reduced in the base region. Therefore, the current amplification degree of the silicon carbide semiconductor device can be increased.
  • FIG. 20 is a plan view showing a schematic configuration of the silicon carbide semiconductor device according to the third embodiment of the present invention.
  • 21 is a cross-sectional view taken along line XXI-XXI in FIG.
  • silicon carbide semiconductor device 1 ⁇ / b> B according to the third embodiment includes silicon carbide semiconductor device 1 according to the first embodiment and second semiconductor device in terms of the cross-sectional shape of trench TR. Different from silicon carbide semiconductor device 1A according to the embodiment.
  • each of the sidewall surfaces SWa and SWb includes a first region SW1 and a second region SW2.
  • the first area SW1 is an area including a special surface.
  • Second region SW2 is a region connecting from first main surface 10a of silicon carbide layer 10 to first region SW1 through n + -type layer 14 (emitter region).
  • the angle ⁇ 1 is an angle formed by the first region SW1 with respect to the first main surface 10a.
  • the angle ⁇ 2 is an angle formed by the second region SW2 with respect to the first main surface 10a.
  • the angle ⁇ 2 is approximately 90 °.
  • the angle ⁇ 2 is larger than the angle ⁇ 1.
  • a method for manufacturing the silicon carbide semiconductor device according to the third embodiment will be described. Similarly to the description of the second embodiment, the step of forming trench TR in silicon carbide layer 10 (fourth step), the step of forming p + -type region 15 in p-type layer 13 (fifth step). And the step of covering the surface of trench TR with an insulating film (sixth step) will be described in detail, and the same steps (first to third steps) as the method for manufacturing silicon carbide semiconductor device 1 according to the first embodiment will be described. The seventh and eighth steps) will not be described in detail later.
  • FIG. 22 is a partial cross-sectional view schematically showing a first process performed in the fourth step (step of forming a trench) of the method for manufacturing silicon carbide semiconductor device 1B according to the third embodiment.
  • mask layer 90 having an opening is formed on first main surface 10a.
  • the portion near the surface of the n + -type layer 14 is removed by reactive ion etching (RIE), particularly inductively coupled plasma (ICP) RIE.
  • RIE reactive ion etching
  • ICP inductively coupled plasma
  • FIG. 23 is a cross sectional view schematically showing a second treatment executed in the fourth step (step of forming a trench) of the method for manufacturing silicon carbide semiconductor device 1B according to the third embodiment.
  • thermal etching is performed in the same manner as in the first and second embodiments.
  • a first region SW1 connected to the second region SW2 is formed.
  • the angle ⁇ 2 is larger than the angle ⁇ 1.
  • FIG. 24 is a cross sectional view schematically showing fifth and sixth steps of the method for manufacturing silicon carbide semiconductor device 1B according to the third embodiment.
  • p + type region 15 is formed in p type layer 13 in the fifth step.
  • an insulating film 21 that covers the first main surface 10a, the side wall surfaces SWa and SWb, and the bottom surface BT is formed.
  • the current amplification factor of the silicon carbide semiconductor device can be increased as in the first embodiment.
  • the reactive ion etching is performed in the trench TR in the first main surface 10a prior to the formation of the special surface (thermal etching). Corresponding regions are pre-etched. Thereby, the etching of the silicon carbide layer can proceed smoothly in the subsequent thermal etching.
  • the junction surface of the pn junction intersects the second region SW2.
  • Second region SW2 is perpendicular to first main surface 10a of silicon carbide layer 10. Therefore, the junction surface of the pn junction and the interface (second region SW2) of the pn junction intersect perpendicularly. Thereby, the breakdown voltage of the silicon carbide semiconductor device can be secured. In other words, it is possible to avoid a decrease in the breakdown voltage of the silicon carbide semiconductor device.
  • FIG. 25 is a diagram showing a depletion layer extending from the junction surface of the pn junction.
  • power supply 110 applies a reverse bias voltage between n + -type layer 112 and p-type layer 113.
  • the depletion layer 114 extends to both the n + -type layer 112 and the p-type layer 113.
  • the n + type layer 112 corresponds to the emitter region
  • the p type layer 113 corresponds to the base region.
  • the impurity concentration of the p-type layer 113 (base region) is relatively low, the impurity concentration of the n + -type layer 112 (emitter region) is relatively high. For this reason, the depletion layer 114 spreads more on the p-type layer 113 side than on the n + -type layer 112 side.
  • a surface 115 of the semiconductor device including the n + type layer 112 and the p type layer 113 is inclined with respect to the bonding surface 111.
  • the volume of the n + -type layer 112 is reduced.
  • the width of the depletion layer 114 on the p-type layer 113 side at the end of the junction surface 111 is smaller than the central portion of the junction surface 111.
  • the width of the depletion layer 114 on the n + -type layer 112 side is slightly wider at the end of the junction surface 111 than at the center of the junction surface 111.
  • the width of the depletion layer 114 at the center of the junction surface 111 is w1
  • the width of the depletion layer 114 at the end of the junction surface 111 is w2
  • w1> w2 Since the width of the depletion layer is smaller at the end portion of the bonding surface 111 than at the center portion of the bonding surface 111, the electric field strength tends to increase at the end portion of the bonding surface 111. The occurrence of a portion where the strength of the electric field is higher than others tends to reduce the breakdown voltage of the semiconductor device.
  • FIG. 26 is another diagram showing a depletion layer extending from the junction surface of the pn junction.
  • power supply 110 applies a reverse bias voltage between n + -type layer 112 and p-type layer 113.
  • a surface 115 of the semiconductor device including the n + type layer 112 and the p type layer 113 is perpendicular to the bonding surface 111 with respect to the bonding surface 111. Accordingly, the depletion layer 114 extends uniformly in both the n + -type layer 112 and the p-type layer 113.
  • the width of the depletion layer 114 is, for example, the above w1.
  • the junction surface between the n + -type layer 14 (emitter region) and the p-type layer 13 (base region) and the second region SW2 intersect perpendicularly. Therefore, as shown in FIG. 25, the depletion layer includes n + type layer 14 (emitter region) and p type layer 13 (base region). And spreads uniformly in both. Therefore, the breakdown voltage of the silicon carbide semiconductor device can be ensured.
  • the first conductivity type is n-type
  • the second conductivity type different from the first conductivity type is p-type. That is, the silicon carbide semiconductor device according to each embodiment realizes an npn-type bipolar transistor. Thereby, the ease of manufacture of the silicon carbide semiconductor device can be improved.
  • the first conductivity type may be p-type and the second conductivity type may be n-type. That is, the silicon carbide semiconductor device according to each embodiment may realize a pnp bipolar transistor.
  • Silicon carbide semiconductor device 2a emitter electrode, 3a base electrode, 4 ohmic electrode, 5 collector electrode, 10 silicon carbide layer, 10a first main surface, 10b second main surface, 11 n + Substrate, 12,112 n-type layer, 13,113 p-type layer, 14,112 n + -type layer, 15 p + -type region, 16 contact hole, 21 insulating film, 30, 30a region, 90 mask layer, 110 power supply, 111 joint surface 112 114 the depletion layer, 115 surface, BT bottom, I B base current, I C collector current, I E emitter current, SW1 first region, SW2 second region, SWa, Swb sidewall surface, TR, TR1 trench, a 1 , a 11 , a 21 , c direction, w 1, w 2 width (depletion layer), z normal vector, ⁇ off angle, ⁇ 1, ⁇ 2 angle.

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Abstract

　簡素な構成で高い電流増幅率を達成することが可能な炭化珪素半導体装置を提供する。炭化珪素層（１０）は、コレクタ領域（１１，１２）と、ベース領域（１３）と、エミッタ領域（１４）とを含む。炭化珪素層（１０）には、第１の主面（１０ａ）からエミッタ領域（１４）を貫通してベース領域（１３）に至る側壁面（ＳＷａ，ＳＷｂ）を有するトレンチ（ＴＲ）が設けられる。側壁面（ＳＷａ，ＳＷｂ）は、｛０００－１｝面に対して、巨視的に５０°以上７０°以下の角度を有する領域（ＳＷ１）を含む。製造方法は、トレンチ（ＴＲ）を形成する工程を含む。トレンチ（ＴＲ）を形成する工程は、上記領域を形成するために、炭化珪素層（１０）の第１の主面（１０ａ）を化学的に処理する工程を含む。

Description

炭化珪素半導体装置およびその製造方法
　本発明は炭化珪素半導体装置およびその製造方法に関し、特に、バイポーラトランジスタを有する炭化珪素半導体装置およびその製造方法に関する。
　電力用半導体装置（パワー半導体）を構成する材料に炭化珪素（ＳｉＣ）を採用することが進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。
　半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
　ＳｉＣパワー半導体は、主に、接合型デバイスと、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型デバイスとに分類される。接合型デバイスの代表例は、バイポーラトランジスタ（バイポーラジャンクショントランジスタ（ＢＪＴ）とも呼ばれる）である。
　ＳｉＣにより形成されたＢＪＴが有する１つの課題は、電流増幅率の向上である。電流増幅率とは、ベース電流に対するコレクタ電流の比であると定義される。低い電流増幅率の原因は、ベース領域中の正孔と、エミッタ領域から注入される電子とが、ベース領域表面の界面準位を介して再結合することであると考えられている。電子および正孔の密度が高くなるほど、再結合電流が大きくなる。あるいは界面準位が多くなるほど、再結合電流が大きくなる。
　たとえば特開２００６－３５１６２１号（特許文献１）は、電流増幅率の改善を目的としたバイポーラ型炭化珪素半導体装置を開示する。この半導体装置は、再結合抑制半導体層を有する。再結合抑制半導体層は、低濃度のｐ型不純物を含む層であり、ベースコンタクト領域とエミッタ領域の間の半導体結晶の表面付近に配置される。再結合抑制半導体層によって、多数の界面準位が存在する半導体の表面が、主に正孔電流あるいは電子電流が流れる部分から分離される。これにより正孔と電子の再結合が抑制される。
特開２００６－３５１６２１号公報
　特開２００６－３５１６２１号公報に開示された発明では、電子と正孔との再結合を抑制するための特別な層が必要である。このために、炭化珪素半導体装置の構造が複雑化する。
　本発明の目的は、簡素な構成で高い電流増幅率を達成することが可能な炭化珪素半導体装置およびその製造方法を提供することである。
　本発明のある局面に係る炭化珪素半導体装置は、六方晶の単結晶構造を有する炭化珪素層を備える。炭化珪素層は、第１の主面と、第１の主面とは反対側に位置する第２の主面と、第１の導電型を有し、第２の主面を規定するコレクタ領域と、第１の導電型とは異なる第２の導電型を有し、かつ第２の主面とは反対側のコレクタ領域の表面に配置されたベース領域と、第１の導電型を有し、コレクタ領域から隔てられてベース領域上に配置されて、第１の主面を規定するエミッタ領域とを含む。炭化珪素層には、第１の主面からエミッタ領域を貫通してベース領域に至る側壁面を有するトレンチが設けられる。側壁面は、｛０００－１｝面に対して、巨視的に５０°以上７０°以下の角度を有する領域を含む。
　本発明の他の局面に従う、炭化珪素半導体装置の製造方法は、六方晶の単結晶構造を有し、かつ第１の主面と、第１の主面とは反対側に位置する第２の主面とを有する炭化珪素層を準備する工程を備える。炭化珪素層を準備する工程は、第１の導電型を有し、第２の主面を規定するコレクタ領域を形成する工程と、第２の主面とは反対側のコレクタ領域の表面に、第１の導電型とは異なる第２の導電型を有するベース領域を形成する工程と、ベース領域上に、第１の導電型を有し、かつ第１の主面を規定するエミッタ領域を形成する工程とを含む。製造方法は、エミッタ領域を貫通してベース領域に至る側壁面を有するトレンチを形成する工程をさらに備える。トレンチを形成する工程は、｛０００－１｝面に対して、巨視的に５０°以上７０°以下の角度を有する領域を形成するために、炭化珪素層の前記第１の主面を化学的に処理する工程を含む。
　本発明によれば、簡素な構成で高い電流増幅率を達成することが可能な炭化珪素半導体装置を実現できる。
本発明の第１の実施の形態に係る炭化珪素半導体装置の概略的な構成を示した平面図である。 図１のＩＩ－ＩＩ線断面図である。 図１および図２に示した方向ａ１１および方向ａ２１を説明するための図である。 第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第１工程を概略的に示す一部断面図である。 第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第２工程を概略的に示す一部断面図である。 第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第３工程を概略的に示す一部断面図である。 第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第４工程を概略的に示す一部断面図である。 第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第５工程を概略的に示す一部断面図である。 第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第６工程を概略的に示す一部断面図である。 第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第７工程を概略的に示す一部断面図である。 第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第８工程を概略的に示す一部断面図である。 ｎｐｎトランジスタの基本的な動作を説明するための図である。 本発明の実施の形態に係る炭化珪素半導体装置の比較例の構成を示した図である。 第１の実施の形態に係る炭化珪素半導体装置１の別の構成を示した断面図である。 本発明の第２の実施の形態に係る炭化珪素半導体装置の概略的な構成を示した平面図である。 図１５のＸＶＩ－ＸＶＩ線断面図である。 第２の実施の形態に係る炭化珪素半導体装置１Ａの製造方法の第４工程（トレンチを形成する工程）で実行される第１の処理を概略的に示す一部断面図である。 第２の実施の形態に係る炭化珪素半導体装置１Ａの製造方法の第４工程（トレンチを形成する工程）で実行される第２の処理を概略的に示す断面図である。 第２の実施の形態に係る炭化珪素半導体装置１Ａの製造方法の第５および第６工程を概略的に示す断面図である。 本発明の第３の実施の形態に係る炭化珪素半導体装置の概略的な構成を示した平面図である。 図２０のＸＸＩ－ＸＸＩ線断面図である。 第３の実施の形態に係る炭化珪素半導体装置１Ｂの製造方法の第４工程（トレンチを形成する工程）で実行される第１の処理を概略的に示す一部断面図である。 第３の実施の形態に係る炭化珪素半導体装置１Ｂの製造方法の第４工程（トレンチを形成する工程）で実行される第２の処理を概略的に示す断面図である。 第３の実施の形態に係る炭化珪素半導体装置１Ｂの製造方法の第５および第６工程を概略的に示す断面図である。 ｐｎ接合の接合面から広がる空乏層を示した図である。 ｐｎ接合の接合面から広がる空乏層を示した別の図である。
　[本願発明の実施形態の説明]
　最初に本発明の実施形態を列記して説明する。なお、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
　（１）本発明の実施形態に係る炭化珪素半導体装置（１，１Ａ，１Ｂ）は、六方晶の単結晶構造を有する炭化珪素層（１０）を備える。炭化珪素層（１０）は、第１の主面（１０ａ）と、第１の主面（１０ａ）とは反対側に位置する第２の主面（１０ｂ）と、第１の導電型を有し、第２の主面（１０ｂ）を規定するコレクタ領域（１１，１２）と、第１の導電型とは異なる第２の導電型を有し、かつ第２の主面（１０ｂ）とは反対側のコレクタ領域の表面に配置されたベース領域（１３）と、第１の導電型を有し、コレクタ領域（１１，１２）から隔てられてベース領域（１３）上に配置されて、第１の主面（１０ａ）を規定するエミッタ領域（１４）とを含む。炭化珪素層（１０）には、第１の主面（１０ａ）からエミッタ領域（１４）を貫通してベース領域（１３）に至る側壁面を有するトレンチ（ＴＲ）が設けられる。側壁面は、｛０００－１｝面に対して、巨視的に５０°以上７０°以下の角度を有する第１の領域（ＳＷ１）を含む。
　この構成によれば、炭化珪素層は、炭化珪素層の第１の主面からエミッタ領域を貫通してベース領域に至る側壁面を有する。側壁面は、｛０００－１｝面に対して、巨視的に５０°以上７０°以下の角度を有する第１の領域を含む。この第１の領域は、低い界面準位密度を有する結晶面（以後、この明細書では「特殊面」と呼ぶこともある）である。「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。
　正孔と電子とが再結合することでベース電流が生じる。ベース電流が大きくなると、炭化珪素半導体装置（バイポーラトランジスタ）の電流増幅率が下がる。正孔と電子とが再結合する要因の１つは、炭化珪素層の界面準位である。側壁面の第１の領域は、低い界面準位密度を有する面として選ばれた面であるので、再結合電流を低減することができる。これにより、高い電流増幅率を有する炭化珪素半導体装置を実現することができる。
　（２）好ましくは、第１の領域（ＳＷ１）は、面方位｛０－３３－８｝を有する面を含む。
　この構成によれば、再結合電流を低減することができる。これにより、高い電流増幅率を有する炭化珪素半導体装置を実現することができる。
　（３）好ましくは、側壁面は、互いに対向するとともに、炭化珪素層（１０）の第１の主面（１０ａ）から第２の主面（１０ｂ）に向かうに従って互いに近づく２つの面（ＳＷａ，ＳＷｂ）を含む。
　この構成によれば、上記の第１の領域を露出させることが可能になる。したがって高い電流増幅率を有する炭化珪素半導体装置を実現することができる。
　なお、トレンチは底面を有し、２つの面が、その底面につながってもよい。あるいは、トレンチの２つの面同士がつながっていてもよい。後者の場合には、第１の主面におけるトレンチの幅を小さくすることができる。これにより、バイポーラトランジスタセルのピッチを縮小することができる。
　（４）好ましくは、第１の領域（ＳＷ１）は、エミッタ領域（１４）とベース領域（１３）とにまたがるように配置される。側壁面は、炭化珪素層（１０）の第１の主面（１０ａ）から、エミッタ領域（１４）とベース領域（１３）との接合面よりも浅い位置までの深さを有し、第１の領域（ＳＷ１）とつながる第２の領域（ＳＷ２）をさらに含む。第１の主面（１０ａ）に対して第２の領域（ＳＷ２）のなす角度（θ２）は、第１の主面（１０ａ）に対して第１の領域（ＳＷ１）がなす角度（θ１）よりも大きい。
　この構成によれば、炭化珪素半導体装置の電流増幅率をよりいっそう高めることができる。第１の領域には低い界面準位密度を有する面が選ばれている。第１の領域は、エミッタ領域とベース領域との両方にまたがっている。したがって、正孔と電子との再結合が生じる確率をより小さくすることができる。これにより炭化珪素半導体装置の電流増幅率を高めることができる。
　（５）好ましくは、第１の領域（ＳＷ１）は、ベース領域（１３）に配置される。側壁面は、炭化珪素層（１０）の第１の主面（１０ａ）から、エミッタ領域（１４）を貫通して第１の領域（ＳＷ１）へとつながる第２の領域（ＳＷ２）をさらに含む。第１の主面（１０ａ）に対して第２の領域（ＳＷ２）のなす角度（θ２）は、第１の主面（１０ａ）に対して第１の領域（ＳＷ１）がなす角度（θ１）よりも大きい。
　この構成によれば、炭化珪素半導体装置の耐圧を確保することができる。エミッタ領域とベース領域との接合面は、第２の領域と交わっている。第１の主面に対して第２の領域のなす角度が小さくなるほど、第２の領域に近い接合面の端部では、空乏層が広がりにくくなる。炭化珪素層の第１の主面に対して第２の領域のなす角度が、その第１の主面に対して第１の領域がなす角度よりも大きい。したがって、第２の領域に近い接合面の端部において、空乏層を広げやすくなる。空乏層が広がることにより、炭化珪素半導体装置の耐圧を確保することができる。
　（６）好ましくは、第１の導電型は、ｎ型であり、第２の導電型は、ｐ型である。
　この構成によれば、ｎｐｎ型バイポーラトランジスタを実現することができる。さらに、炭化珪素半導体装置の製造しやすさを向上することができる。
　（７）本発明の実施形態に係る炭化珪素半導体装置の製造方法は、六方晶の単結晶構造を有し、かつ第１の主面（１０ａ）と、第１の主面（１０ａ）とは反対側に位置する第２の主面（１０ｂ）とを有する炭化珪素層（１０）を準備する工程を備える。炭化珪素層（１０）を準備する工程は、第１の導電型を有し、第２の主面（１０ｂ）を規定するコレクタ領域（１１，１２）を形成する工程と、第２の主面（１０ａ）とは反対側のコレクタ領域（１１，１２）の表面に、第１の導電型とは異なる第２の導電型を有するベース領域（１３）を形成する工程と、ベース領域（１３）上に、第１の導電型を有し、かつ第１の主面（１０ａ）を規定するエミッタ領域（１４）を形成する工程とを含む。製造方法は、エミッタ領域（１４）を貫通してベース領域（１３）に至る側壁面を有するトレンチ（ＴＲ）を形成する工程をさらに備える。トレンチ（ＴＲ）を形成する工程は、｛０００－１｝面に対して、５０°以上７０°以下の角度を有する第１の領域（ＳＷ１）を形成するために、炭化珪素層（１０）の第１の主面（１０ａ）を化学的に処理する工程を含む。
　この構成によれば、高い電流増幅率を有する炭化珪素半導体装置を製造することができる。
　（８）好ましくは、第１の領域（ＳＷ１）は、面方位｛０－３３－８｝を有する面を含む。
　この構成によれば、高い電流増幅率を有する炭化珪素半導体装置を製造することができる。
　（９）好ましくは、第１の主面（１０ａ）を化学的に処理する工程は、炭化珪素層（１０）の第１の主面（１０ａ）を化学的にエッチングする工程を含む。
　この構成によれば、上記の第１の領域をより確実に露出させることができる。
　（１０）好ましくは、第１の主面（１０ａ）を化学的にエッチングする工程は、第１の主面（１０ａ）を熱エッチングする工程を含む。
　この構成によれば、上記の第１の領域をより確実に露出させることができる。
　（１１）好ましくは、第１の主面（１０ａ）を熱エッチングする工程は、少なくとも１種類以上のハロゲン原子を含む雰囲気中で炭化珪素層（１０）を加熱する工程を含む。
　この構成によれば、上記の第１の領域をより確実に露出させることができる。
　（１２）好ましくは、少なくとも１種類以上のハロゲン原子は、塩素原子およびフッ素原子の少なくともいずれかを含む。
　この構成によれば、上記の第１の領域をより確実に露出させることができる。
　（１３）好ましくは、トレンチを形成する工程は、炭化珪素層（１０）の第１の主面（１０ａ）を化学的に処理する工程に先立って、第１の主面（１０ａ）を反応性イオンエッチングによりエッチングする工程を含む。
　この構成により、第１の主面内の、トレンチに対応する領域が反応性イオンエッチングにより、予めエッチングされる。次に、第１の主面を化学的に処理される。この際に、炭化珪素層のエッチングを円滑に進めることができる。したがって、上記の第１の領域をより確実に露出させることができる。
　（１４）好ましくは、第１の主面を、反応性イオンエッチングによりエッチングする工程において、炭化珪素層（１０）の第１の主面（１０ａ）から、エミッタ領域（１４）とベース領域（１３）との接合面よりも浅い位置までエミッタ領域（１４）をエッチングして、側壁面の第２の領域（ＳＷ２）を形成する。
　この構成によれば、エミッタ領域とベース領域との両方にまたがる第１の領域を形成することができる。したがって、正孔と電子との再結合が生じる確率をより小さくすることができる。これにより炭化珪素半導体装置の電流増幅率を高めることができる。
　（１５）好ましくは、第１の主面を、反応性イオンエッチングによりエッチングする工程において、炭化珪素層（１０）の第１の主面（１０ａ）からエミッタ領域（１４）を貫通してベース領域（１３）に至る、側壁面の第２の領域（ＳＷ２）を形成する。
　この構成によれば、第１の主面に対して第２の領域のなす角度は、第１の主面に対して第１の領域がなす角度よりも大きくすることができる。さらにエミッタ領域とベース領域との接合面が、第２の領域と交わる。これにより、第２の領域に近い接合面の端部において、空乏層を広げやすくなる。空乏層が広がることにより、炭化珪素半導体装置の耐圧を確保することができる。
　（１６）好ましくは、ベース領域（１３）を形成する工程は、エピタキシャル成長によって、コレクタ領域（１１，１２）の上に、第２の導電型を有する層を形成する工程を含む。
　この構成によれば、コレクタ領域へのイオン注入によりベース領域を形成する場合に比べて、結晶欠陥密度を低減することができる。これにより炭化珪素半導体装置の電流増幅度を高めることができる。
　（１７）好ましくは、エミッタ領域（１４）を形成する工程は、エピタキシャル成長によって、ベース領域（１３）の上に、第１の導電型を有する層を形成する工程を含む。
　この構成によれば、ベース領域へのイオン注入によりエミッタ領域を形成する場合に比べて、結晶欠陥密度を低減することができる。これにより炭化珪素半導体装置の電流増幅度を高めることができる。
　（１８）好ましくは、第１の導電型は、ｎ型であり、第２の導電型は、ｐ型である。
　この構成によれば、ｎｐｎ型バイポーラトランジスタを実現することができる。さらに、炭化珪素半導体装置の製造しやすさを向上することができる。
　[本願発明の実施形態の詳細]
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
　＜第１の実施の形態＞
　図１は、本発明の第１の実施の形態に係る炭化珪素半導体装置の概略的な構成を示した平面図である。図２は、図１のＩＩ－ＩＩ線断面図である。
　図１および図２を参照して、第１の実施の形態に係る炭化珪素半導体装置１は、バイポーラトランジスタである。より具体的には、第１の実施の形態に係る炭化珪素半導体装置１は、ｎｐｎ型バイポーラトランジスタである。
　炭化珪素半導体装置１は、炭化珪素層１０と、絶縁膜２１と、エミッタ電極２ａと、ベース電極３ａと、オーミック電極４と、コレクタ電極５とを備える。図１に示されるように、平面視において、エミッタ電極２ａと、ベース電極３ａとは、ａ１１の方向に沿って延在するとともに、ａ２１の方向に沿って交互に並べられる。方向ａ１１および方向ａ２１は、互いに直交する方向である。方向ａ１１および方向ａ２１については後に詳細に説明する。
　炭化珪素層１０は、第１の主面１０ａと、第１の主面１０ａに対して反対側に位置する第２の主面１０ｂとを有する。一実施形態では、炭化珪素層１０は、六方晶の単結晶構造を有する。より好ましくは、炭化珪素層１０は、ポリタイプ４Ｈの六方晶の単結晶構造を有する。
　炭化珪素層１０は、ｎ+基板１１と、ｎ型層１２と、ｐ型層１３と、ｎ+型層１４とを含む。
　ｎ+基板１１およびｎ型層１２は、バイポーラトランジスタのコレクタ領域を実現する。ｎ+基板１１の一方の面が、炭化珪素層１０の第２の主面１０ｂを規定する。
　ｎ+基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。ｎ+基板１１は、高濃度の不純物（ドナー）を含む。ｎ+基板１１に含まれる不純物の濃度は、たとえば１．０×１０18ｃｍ-3程度である。不純物の種類は、たとえばＮ（窒素）である。
　ｎ型層１２は、ｎ+基板１１の他方の面（第２の主面１０ｂとは反対側の面）上に配置される。ｎ型層１２は、たとえばエピタキシャル成長によって形成された層である。ｎ型層１２は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。ｎ型層１２の厚みは、たとえば５μｍ程度以上２００μｍ程度以下である。ｎ型層１２に含まれる不純物の濃度は、たとえば、１×１０14ｃｍ-3程度以上、３×１０16ｃｍ-3程度以下である。ｎ型層１２に含まれる不純物は、たとえば窒素（Ｎ）である。
　ｐ型層１３は、バイポーラトランジスタのベース領域を実現する。ｐ型層１３は、炭化珪素層１０の第２の主面１０ｂとは反対側のコレクタ領域（ｎ型層１２）の表面に配置される。
　この実施の形態では、ｐ型層１３は、エピタキシャル成長によってコレクタ領域（ｎ型層１２）の上に形成された層である。ｐ型層１３は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。ｐ型層１３の厚みは、たとえば０．１μｍ程度以上０．８μｍ程度以下である。ｐ型層１３に含まれる不純物の濃度は、たとえば、７×１０16ｃｍ-3程度以上、５×１０18ｃｍ-3程度以下である。ｐ型層１３に含まれる不純物は、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）などである。
　ｎ+型層１４は、バイポーラトランジスタのエミッタ領域を実現する。ｎ+型層１４は、コレクタ領域（ｎ+基板１１およびｎ型層１２）から隔てられてベース領域（ｐ型層１３）の上に配置される。ｎ+型層１４の表面は、炭化珪素層１０の第１の主面１０ａを規定する。
　この実施の形態では、ｎ+型層１４は、エピタキシャル成長によって形成された層である。ｎ+型層１４は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。ｎ+型層１４の厚みは、たとえば０．２μｍ程度以上１μｍ程度以下である。ｎ+型層１４に含まれる不純物の濃度は、たとえば、１×１０19ｃｍ-3程度以上、１×１０20ｃｍ-3程度以下である。ｎ+型層１４に含まれる不純物は、たとえばリン（Ｐ）である。
　炭化珪素層１０には、トレンチＴＲが配置される。トレンチＴＲは、側壁面ＳＷａ，側壁面ＳＷｂと、底面ＢＴとを有する。
　側壁面ＳＷａ，Ｓｗｂは、互いに対向する。側壁面ＳＷａ，ＳＷｂの各々は、炭化珪素層１０の第１の主面１０ａから、ｎ+型層１４（エミッタ領域）を貫通してｐ型層１３（ベース領域）へと至る。
　側壁面ＳＷａ，ＳＷｂは、炭化珪素層１０の第１の主面１０ａから第２の主面１０ｂへと向かうに従って互いに近づくように、第１の主面１０ａに対して傾斜した面である。すなわち、方向ａ２１に沿ったトレンチＴＲの幅は、炭化珪素層１０の第１の主面１０ａから第２の主面１０ｂへと向かうに従って小さくなる。
　底面ＢＴは、側壁面ＳＷａ，ＳＷｂとつながる面である。底面ＢＴは、ｐ型層１３に位置する。第１の主面１０ａから底面ＢＴまでの距離（第１の主面１０ａからのトレンチＴＲの底面ＢＴの深さ）は、たとえば０．３μｍ程度以上、１．５μｍ程度以下とされる。
　この実施の形態では、側壁面ＳＷａ，ＳＷｂは、第１の領域ＳＷ１を含む。第１の領域ＳＷ１は、所定の結晶面（特殊面とも称する）を含む。具体的には、側壁面ＳＷａ，ＳＷｂは、｛０００－１｝面に対して、巨視的に５０°以上７０°以下の角度を有する領域（第１の領域）を含む。より好ましくは、この領域は、面方位｛０－３３－８｝を有する面を含んでいてもよい。この実施の形態では、側壁面ＳＷａ，ＳＷｂの各々の全体が上記の第１の領域である。ただし、側壁面ＳＷａ，ＳＷｂの各々は、第１の領域ＳＷ１を含んでいればよい。特殊面を含む側壁面ＳＷａ，ＳＷｂを露出させることにより、後述するように、炭化珪素半導体装置の電流増幅率を高めることができる。
　ｐ+型領域１５は、ｐ型層１３において、トレンチＴＲの底面ＢＴに形成される。ｐ型層１３の表面からのｐ+型領域１５の深さは、その部分におけるｐ型層１３の厚みよりも小さい。ｐ型層１３の表面からのｐ+型領域１５の深さは、たとえば０．１μｍ程度以上１μｍ程度以下である。ｐ+型領域１５に含まれる不純物の濃度は、ｐ型層１３に含まれる不純物の濃度よりも高い。たとえばｐ+型領域１５の不純物濃度は、１×１０19ｃｍ-3程度以上、１×１０20ｃｍ-3程度以下である。ｐ+型領域１５に含まれる不純物は、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）などである。
　絶縁膜２１は、炭化珪素層１０の第１の主面１０ａおよびトレンチＴＲの内周面（側壁面ＳＷａ，ＳＷｂおよび底面ＢＴ）を覆う。一実施形態では、絶縁膜２１は、酸化膜であり、より具体的には、二酸化珪素（ＳｉＯ２）からなる膜である。絶縁膜２１には、ｎ+型層１４およびｐ+型領域１５を露出させるためのコンタクトホールが形成される。
　オーミック電極４は、絶縁膜２１に形成されたコンタクトホールに配置されて、ｎ+型層１４あるいはｐ+型領域１５とオーミック接合する。オーミック電極４は、好ましくは、ニッケルおよびシリコンを有する材料からなる。オーミック電極４は、チタン、アルミニウムおよびシリコンを有する材料からなっていてもよい。
　コレクタ電極５は、炭化珪素層１０の第２の主面１０ｂに接触して形成されている。コレクタ電極５は、ｎ+基板１１とオーミック接合可能な材料によって形成されてもよい。コレクタ電極５は、たとえば、オーミック電極４と同様の構成を有していてもよいし、ニッケルなど、ｎ+基板１１とオーミック接合可能な他の材料からなっていてもよい。
　ベース電極３ａは、ｐ+型領域１５上に配置されたオーミック電極４と接触する。これによりベース電極３ａは、ｐ+型領域１５およびｐ型層１３に電気的に接続される。
　エミッタ電極２ａは、ｎ+型層１４上に配置されたオーミック電極４と接触する。これによりエミッタ電極２ａは、ｎ+型層１４に電気的に接続される。
　図３は、図１および図２に示した方向ａ１１および方向ａ２１を説明するための図である。図３を参照して、方向ａ１１は、＜１１－２０＞方向であり、方向ａ２１は、＜１－１００＞方向である。炭化珪素層１０の主面１０ａは、たとえば｛０００１｝面（破線で示す）からオフ角θだけ、方向ａ１にオフした（傾斜した）面である。
　オフ角θは、好ましくは８°以下の角度であり、たとえば４°または８°である。具体的には、主面１０ｃの法線ベクトルｚが＜１１－２０＞および＜１－１００＞の少なくとも一方の成分を有するように、ｎ型層１２の主面１０ｃは、｛０００１｝面からオフした面である。好ましくは、主面１０ｃの法線ベクトルｚが＜１１－２０＞の成分を有するように、主面１０ｃは｛０００１｝面からオフした面である。図４において、方向ｃは［０００１］方向（つまり六方晶炭化珪素のｃ軸）であり、方向ａ１はたとえば＜１１－２０＞方向である。オフ方向とは、主面１０ｃの法線ベクトルｚが［０００１］方向から傾斜している方向である。図３の場合において、オフ方向はａ１方向（つまり＜１１－２０＞方向）である。図３において主面１０ｃは、（０００１）面がａ１方向にオフした面である。面内オフ方向とは、オフ方向（ａ１方向）を主面１０ｃに投影した方向である。この実施の形態において、面内オフ方向は、ａ１１方向である。
　図４は、第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第１工程を概略的に示す一部断面図である。第１工程は、ｎ型を有し、かつ第２の主面１０ｂを規定するコレクタ領域を形成する工程に対応する。図４を参照して、まず、単結晶のｎ+基板１１が準備される。次に、炭化珪素のエピタキシャル成長によって、単結晶のｎ+基板１１上にｎ型層１２が形成される。
　エピタキシャル成長は、ＣＶＤ（Chemical　Vapor　Deposition）法により行なわれ得る。この際、キャリアガスとして水素ガスを用い得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、炭化珪素にｎ型を付与するための不純物として、たとえば窒素（Ｎ）あるいはリン（Ｐ）を導入することが好ましい。
　図５は、第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第２工程を概略的に示す一部断面図である。第２工程は、第２の主面１０ｂとは反対側のコレクタ領域の表面に、ｎ型とは異なるｐ型を有するベース領域を形成する工程に対応する。図５を参照して、炭化珪素のエピタキシャル成長によって、ｎ型層１２上にｐ型層１３が形成される。
　図６は、第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第３工程を概略的に示す一部断面図である。第３工程は、ベース領域上に、ｎ型を有し、かつ第１の主面１０ａを規定するエミッタ領域を形成する工程に対応する。図６を参照して、炭化珪素のエピタキシャル成長によって、ｎ+型層１４がｐ型層１３上に形成される。
　別の方法として、ｎ型層１２に、ｐ型不純物イオンを注入してｐ型層１３を形成してもよい。さらにｐ型層１３にｎ型不純物イオンを注入してｎ+型層１４を形成してもよい。あるいはｎ型層１２の上にｐ型層１３を形成して、そのｐ型層１３にｎ型不純物イオンを注入してｎ+型層１４を形成してもよい。ただしエピタキシャル成長によってｐ型層１３およびｎ+型層１４が形成されることにより、ｐ型層１３およびｎ+型層１４に含まれる結晶欠陥の密度を低減することができる。
　図７は、第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第４工程を概略的に示す一部断面図である。第４工程は、エミッタ領域を貫通してベース領域に至る側壁面ＳＷａ，ＳＷｂを有するトレンチＴＲを形成する工程に対応する。図７を参照して、まず、たとえばＰ－ＣＶＤ（Ｐｌａｓｍａ－Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素層１０の第１の主面１０ａのうちトレンチＴＲを形成すべき領域に開口を有し、たとえば二酸化珪素（ＳｉＯ2）からなるマスク層９０が形成される。次に、炭化珪素層１０の第１の主面１０ａが化学的に処理される。一実施形態では、炭化珪素層１０の第１の主面１０ａが化学的にエッチングされる。より好ましくは、炭化珪素層１０の第１の主面１０ａに対して熱エッチングが行なわれる。
　熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行ない得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
　なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、炭化珪素のエッチング速度はたとえば約７０μｍ／時になる。
　熱エッチングを行なう工程は、｛０００－１｝面に対して、巨視的に５０°以上７０°以下の角度を有する第１の領域を形成するために、炭化珪素層の第１の主面を化学的に処理する工程である。より好ましくは、熱エッチングを行なう工程は、面方位｛０－３３－８｝を有する面を含む第１の領域を形成する工程である。このような処理によって、特殊面を露出させることが可能になる。熱エッチングが完了するとマスク層９０が除去される。
　図８は、第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第５工程を概略的に示す一部断面図である。図８を参照して、ｐ+型領域１５がｐ型層１３に形成される。
　たとえば、ｐ型層１３の表面に熱酸化膜が形成される。次に、リソグラフィにより、ｐ+型領域１５に対応する開口が形成されたフォトレジスト膜が熱酸化膜上に形成される。熱酸化膜のエッチングおよびフォトレジスト膜の除去により、熱酸化膜に開口パターンが転写される。ｐ型不純物のイオン注入および、活性化熱処理が行なわれる。これによりｐ+型領域１５が形成される。
　図９は、第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第６工程を概略的に示す一部断面図である。図９を参照して、第１の主面１０ａ、側壁面ＳＷａ，ＳＷｂおよび底面ＢＴを覆う絶縁膜２１が形成される。この実施の形態では、絶縁膜２１は、たとえば炭化珪素層１０の表面を酸化することにより形成される。具体的には、絶縁膜２１は、たとえば二酸化珪素（ＳｉＯ２）からなる。
　図１０は、第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第７工程を概略的に示す一部断面図である。図１０を参照して、絶縁膜２１には、ｎ+型層１４およびｐ+型領域１５を露出させるためのコンタクトホール１６が形成される。次に、オーミック電極４は、絶縁膜２１に形成されたコンタクトホール１６に配置される。
　図１１は、第１の実施の形態に係る炭化珪素半導体装置１の製造方法の第８工程を概略的に示す一部断面図である。図１１を参照して、アルミニウムなどの電極材料がスパッタリングにより炭化珪素層１０の第１の主面１０ａ側に堆積される。これにより導電膜が形成される。次にリソグラフィ工程により、エミッタ電極２ａおよびベース電極３ａに対応する領域にフォトレジストの膜が形成される。エッチングにより、エミッタ電極２ａおよびベース電極３ａのパターンが残るように電極材料が除去される。その後、フォトレジスト膜が除去される。これによりエミッタ電極２ａおよびベース電極３ａが形成される。
　なお、コレクタ電極５は、エミッタ電極２ａおよびベース電極３ａと同時に形成されてもよく、別の工程で形成されてもよい。
　図１２は、ｎｐｎトランジスタの基本的な動作を説明するための図である。図１２を参照して、エミッタ（Ｅ）とベース（Ｂ）との間に順バイアス電圧が印加され、コレクタ（Ｃ）とベースの間には逆バイアス電圧が印加される。
　電子（ｅ－）が、エミッタ（Ｅ）には注入される。これによりエミッタ電流ＩＥが生じる。また、ベース（Ｂ）には正孔（ｈ＋）が注入される。ベースでは正孔と電子とが結合することによりベース電流ＩＢが生じる。ベース層を薄くすることにより、ベース（Ｂ）に流入した電子のうちのほとんどの電子が、ベースとコレクタとの接合部に到達する。そして、ベースとコレクタとの間の電位差により、電子はコレクタに拡散する。これによりコレクタ電流ＩＣが生じる。
　バイポーラトランジスタの電流増幅率（ｈFE）は、ベース電流ＩＢに対するコレクタ電流ＩＣの比と定義される。上述のように、コレクタ電流ＩＣは、エミッタに注入された電子がコレクタに到達することで生じる。したがって、電流増幅率を高めるためには、ベースにおいて正孔と電子とが結合する確率をできるだけ小さくしなければならない。すなわち、電流増幅率を高めるためには、ベース電流ＩＢを小さくしなければならない。
　ベース電流を小さくするための有効な手法として、以下の３つの手法を挙げることができる。第１の手法は、ベースのドープ濃度を低くすることである。第２の手法は、ベースの幅を小さくすることである。第３の手法は、ベースの結晶欠陥密度あるいは界面準位密度を下げることである。なお、ベース電流を小さくするためにエミッタのドープ濃度を低くすることも考えられる。しかし、電流増幅率を高めるためには、エミッタからベースを貫通してコレクタに到達する電子の数を多くすることが好ましい。このために、エミッタのドープ濃度が高いほうが望ましい。
　この実施の形態では、ベース領域の結晶欠陥密度を下げるために、ベース領域はエピタキシャル成長によって形成される。これにより、ベース領域において電子と正孔とが再結合する確率を低減することができる。さらに、エミッタ領域の結晶欠陥密度を下げるために、エミッタ領域はエピタキシャル成長によって形成される。エミッタ領域の結晶欠陥密度を下げることによって、電子がエミッタ領域で捕捉（トラップ）される確率を下げることができる。したがって、電流増幅率を高めることができる。
　エミッタ領域をベース領域上にエピタキシャル成長により形成するために、ベース領域がエミッタ領域で覆われる。ベース領域（ｐ型層１３）とベース電極３ａとの電気的な接続を確保するために、炭化珪素層１０の第１の主面１０ａからトレンチＴＲが形成される。トレンチＴＲによって、第１の主面１０ａ側にベース領域を露出させることができる。したがって、ベース領域とベース電極との電気的な接続を確保することができる。
　図１３は、トレンチの内周面に特殊面が含まれていない炭化珪素半導体装置の構成を示した図である。図１３を参照して、炭化珪素半導体装置１０１には、トレンチＴＲ１が配置される。トレンチＴＲ１は、たとえば反応性イオンエッチング（Reactive　Ion　Etching:RIE）によって、第１の主面１０ａから、ｎ+型層１４（エミッタ領域）を貫通してｐ型層１３（ベース領域）が露出する。トレンチＴＲ１の表面は絶縁膜２１により覆われる。
　なお、トレンチの側壁面（すなわち主面に対して交差する面）を絶縁膜で覆う場合、一般的には、絶縁膜は、下地の半導体層を酸化することによって形成される。ＣＶＤによる蒸着では、トレンチの側壁面を、均一かつ十分な厚みを有する酸化膜で覆うことが難しいためである。
　上記の理由により、酸化膜（ＳｉＯ２）が絶縁膜２１に適用される。すなわちトレンチの側壁面は、酸化膜と炭化珪素層との界面に相当する。この界面に存在する界面準位によって、電子と正孔とが再結合する。領域３０ａは、ｎ+型層１４とｐ型層１３との接合の位置における界面である。たとえば領域３０ａにおいて正孔と電子とが結合しやすい。
　特に炭化珪素は、珪素に比べて、界面準位の密度が大きくなりやすい傾向にある。このために、ｐ型層１３の界面において、正孔と電子とが再結合する確率が高くなる。すなわちベース電流が増大する。このような理由により、電流増幅率を向上することが求められる。
　図２に戻り、この実施の形態では、トレンチＴＲの側壁面ＳＷａ，ＳＷｂは、特殊面を含む。特殊面は、界面準位密度の少ない面として予め選ばれた面である。したがって、領域３０において正孔と電子とが結合する確率を小さくすることができる。これにより、ベース電流を低減することができるので、炭化珪素半導体装置１は、高い電流増幅率を得ることができる。
　なお、トレンチＴＲの側壁面ＳＷａ，ＳＷｂは、炭化珪素層１０の第１の主面１０ａに対して傾斜した面である。さらに、トレンチＴＲの方向ａ２１に沿った幅は、第１の主面１０ａに近いほど大きい。一方、図１３に示された炭化珪素半導体装置１０１では、トレンチＴＲ１の側壁面は、炭化珪素層１０の第１の主面１０ａに対してほぼ垂直である。このために、図１３に示された構成に比べて、図２では、方向ａ２１に沿ったトランジスタセルの間隔が大きくなる可能性がある。つまり、セルの密度が低下する可能性がある。しかし、トランジスタセル同士を比較すると、炭化珪素半導体装置１は炭化珪素半導体装置１０１に比べて電流増幅度を高めることができる。したがって、炭化珪素半導体装置１の全体の電流増幅度を、炭化珪素半導体装置１０１の全体の電流増幅度よりも高くすることができる。
　トレンチＴＲの断面形状は、図２に示されるように限定されるものではない。側壁面ＳＷａ，ＳＷｂが特殊面を含んでいればよい。
　図１４は、第１の実施の形態に係る炭化珪素半導体装置１の別の構成を示した断面図である。図１４を参照して、トレンチＴＲからは底面ＢＴが省略される。これにより、トレンチＴＲの断面形状は、いわゆるＶ字形状を有する。すなわち、側壁面ＳＷａ，ＳＷｂは、ｐ型層１３において、互いにつながっている。
　この構成によれば、方向ａ２１に沿ったトランジスタセルの間隔を小さくすることができる。したがって、図２に示す構成に比べてトランジスタセルの密度を高めることができる。
　＜第２の実施の形態＞
　図１５は、本発明の第２の実施の形態に係る炭化珪素半導体装置の概略的な構成を示した平面図である。図１６は、図１５のＸＶＩ－ＸＶＩ線断面図である。
　図１５および図１６を参照して、第２の実施の形態に係る炭化珪素半導体装置１Ａは、トレンチＴＲの断面形状の点において第１の実施の形態に係る炭化珪素半導体装置１と異なる。
　側壁面ＳＷａ，ＳＷｂの各々は、第１の領域ＳＷ１と第２の領域ＳＷ２とを含む。第１の領域ＳＷ１は、特殊面を含む領域である。第２の領域ＳＷ２は、炭化珪素層１０の第１の主面１０ａから、ｎ+型層１４（エミッタ領域）とｐ型層１３（ベース領域）との接合面よりも浅い位置までの深さを有する領域である。さらに、第２の領域ＳＷ２は、第１の領域ＳＷ１とつながっている。
　角度θ１は、第１の主面１０ａに対して第１の領域ＳＷ１がなす角度である。角度θ２は、第１の主面１０ａに対して第２の領域ＳＷ２がなす角度である。たとえば角度θ２は略９０°である。角度θ２は、角度θ１よりも大きい。
　次に、第２の実施の形態に係る炭化珪素半導体装置の製造方法について説明する。第２の実施の形態に係る炭化珪素半導体装置の製造方法は、第１の実施の形態に係る炭化珪素半導体装置の製造方法と比べて、トレンチＴＲを形成する工程が相違する。したがって、以下では炭化珪素層１０にトレンチＴＲを形成する工程（第４の工程）、ｐ+型領域１５をｐ型層１３に形成する工程（第５の工程）、およびトレンチＴＲの表面を絶縁膜で覆う工程（第６の工程）を詳細に説明し、第１の実施の形態に係る炭化珪素半導体装置１の製造方法と同一の工程（第１～第３、第７および第８の工程）については以後の詳細な説明を繰り返さない。
　図１７は、第２の実施の形態に係る炭化珪素半導体装置１Ａの製造方法の第４工程（トレンチを形成する工程）で実行される第１の処理を概略的に示す一部断面図である。図１７を参照して、第１の主面１０ａには、開口部を有するマスク層９０が形成される。マスク層９０の開口部において、ｎ+型層の表面付近の部分がエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲが形成されるべき領域に、第１の主面１０ａに対してほぼ垂直な側壁面である第２の領域ＳＷ２が形成される。この処理では、ｎ+型層１４（エミッタ領域）が、炭化珪素層１０の第１の主面１０ａから、ｎ+型層１４とｐ型層１３（ベース領域）との接合面よりも浅い位置までエッチングされる。
　図１８は、第２の実施の形態に係る炭化珪素半導体装置１Ａの製造方法の第４工程（トレンチを形成する工程）で実行される第２の処理を概略的に示す断面図である。図１８を参照して、第１の実施の形態と同様に熱エッチングが行なわれる。これにより、第２の領域ＳＷ２につながる第１の領域ＳＷ１が形成される。なお、上述のように、角度θ２は、角度θ１よりも大きい。
　図１９は、第２の実施の形態に係る炭化珪素半導体装置１Ａの製造方法の第５および第６工程を概略的に示す断面図である。図１９を参照して、第５工程においてｐ+型領域１５がｐ型層１３に形成される。次に、第６工程において、第１の主面１０ａ、側壁面ＳＷａ，ＳＷｂおよび底面ＢＴを覆う絶縁膜２１が形成される。
　第２の実施の形態によれば、第１の実施の形態と同様に、炭化珪素半導体装置の電流増幅度を高めることができる。特に、第２の実施の形態によれば、特殊面の形成（熱エッチング）に先立って、反応性イオンエッチングにより、第１の主面１０ａ内のトレンチＴＲに対応する領域が予めエッチングされる。これにより、続く熱エッチングにおいて、炭化珪素層のエッチングを円滑に進めることができる。したがって、特殊面をより確実に露出させることができる。特殊面が露出したトレンチを形成することにより、ベース領域では、正孔と電子との再結合の確率を下げることができる。したがって、炭化珪素半導体装置の電流増幅度を高めることができる。
　＜第３の実施の形態＞
　図２０は、本発明の第３の実施の形態に係る炭化珪素半導体装置の概略的な構成を示した平面図である。図２１は、図２０のＸＸＩ－ＸＸＩ線断面図である。
　図２０および図２１を参照して、第３の実施の形態に係る炭化珪素半導体装置１Ｂは、トレンチＴＲの断面形状の点において第１の実施の形態に係る炭化珪素半導体装置１および第２の実施の形態に係る炭化珪素半導体装置１Ａと異なる。
　より詳しく説明すると、側壁面ＳＷａ，ＳＷｂの各々は、第１の領域ＳＷ１と第２の領域ＳＷ２とを含む。第１の領域ＳＷ１は、特殊面を含む領域である。第２の領域ＳＷ２は、炭化珪素層１０の第１の主面１０ａから、ｎ+型層１４（エミッタ領域）を貫通して第１の領域ＳＷ１へとつながる領域である。
　第２の実施の形態と同様に、角度θ１は、第１の主面１０ａに対して第１の領域ＳＷ１がなす角度である。角度θ２は、第１の主面１０ａに対して第２の領域ＳＷ２がなす角度である。たとえば角度θ２は略９０°である。なお、角度θ２は、角度θ１よりも大きい。
　第３の実施の形態に係る炭化珪素半導体装置の製造方法について説明する。第２の実施の形態の説明と同様に、炭化珪素層１０にトレンチＴＲを形成する工程（第４の工程）、ｐ+型領域１５をｐ型層１３に形成する工程（第５の工程）、およびトレンチＴＲの表面を絶縁膜で覆う工程（第６の工程）を詳細に説明し、第１の実施の形態に係る炭化珪素半導体装置１の製造方法と同一の工程（第１～第３、第７および第８の工程）については以後の詳細な説明を繰り返さない。
　図２２は、第３の実施の形態に係る炭化珪素半導体装置１Ｂの製造方法の第４工程（トレンチを形成する工程）で実行される第１の処理を概略的に示す一部断面図である。図２２を参照して、第１の主面１０ａには、開口部を有するマスク層９０が形成される。マスク層９０の開口部において、ｎ+型層１４の表面付近の部分が反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥにより除去される。この処理によって、炭化珪素層１０の第１の主面１０ａからｎ+型層１４（エミッタ領域）を貫通してｐ型層１３（ベース領域）に至るように第２の領域ＳＷ２が形成される。
　図２３は、第３の実施の形態に係る炭化珪素半導体装置１Ｂの製造方法の第４工程（トレンチを形成する工程）で実行される第２の処理を概略的に示す断面図である。図２３を参照して、第１および第２の実施の形態と同様に熱エッチングが行なわれる。これにより、第２の領域ＳＷ２につながる第１の領域ＳＷ１が形成される。角度θ２は、角度θ１よりも大きい。
　図２４は、第３の実施の形態に係る炭化珪素半導体装置１Ｂの製造方法の第５および第６工程を概略的に示す断面図である。図２４を参照して、第５工程においてｐ+型領域１５がｐ型層１３に形成される。次に、第６工程において、第１の主面１０ａ、側壁面ＳＷａ，ＳＷｂおよび底面ＢＴを覆う絶縁膜２１が形成される。
　第３の実施の形態によれば、第１の実施の形態と同様に、炭化珪素半導体装置の電流増幅度を高めることができる。また、第３の実施の形態によれば、第２の実施形態と同様に、特殊面の形成（熱エッチング）に先立って、反応性イオンエッチングにより、第１の主面１０ａ内のトレンチＴＲに対応する領域が予めエッチングされる。これにより、続く熱エッチングにおいて、炭化珪素層のエッチングを円滑に進めることができる。
　さらに実施の形態３によれば、ｐｎ接合の接合面が第２の領域ＳＷ２と交わる。第２の領域ＳＷ２は、炭化珪素層１０の第１の主面１０ａに垂直である。したがって、ｐｎ接合の接合面と、ｐｎ接合の界面（第２の領域ＳＷ２）とが垂直に交わる。これにより炭化珪素半導体装置の耐圧を確保することができる。言い換えると炭化珪素半導体装置の耐圧が低下することを回避できる。
　図２５は、ｐｎ接合の接合面から広がる空乏層を示した図である。図２５を参照して、電源１１０は、ｎ＋型層１１２とｐ型層１１３との間に逆バイアス電圧を印加する。ｎ＋型層１１２とｐ型層１１３との接合面１１１から、空乏層１１４がｎ＋型層１１２とｐ型層１１３との両方の側に広がる。ｎ＋型層１１２は、エミッタ領域に対応し、ｐ型層１１３はベース領域に対応する。ｐ型層１１３（ベース領域）の不純物濃度が比較的低い一方で、ｎ＋型層１１２（エミッタ領域）の不純物濃度が比較的高い。このために空乏層１１４は、ｎ＋型層１１２の側よりもｐ型層１１３の側により大きく広がる。
　ｎ＋型層１１２とｐ型層１１３とからなる半導体装置の表面１１５は、接合面１１１に対して傾いている。接合面１１１の端部では、ｎ＋型層１１２の体積が小さくなる。このために、接合面１１１の端部における、ｐ型層１１３側の空乏層１１４の幅は、接合面１１１の中央部に比べて小さくなる。一方、ｎ＋型層１１２側の空乏層１１４の幅は、接合面１１１の中央部に比べて接合面１１１の端部において、わずかに広がる。しかし、接合面１１１の中央部における空乏層１１４の幅をｗ１とし、接合面１１１の端部における空乏層１１４の幅をｗ２とすると、ｗ１＞ｗ２となる。接合面１１１の中央部に比べて、接合面１１１の端部では空乏層の幅が小さいため、接合面１１１の端部では電界の強度が高くなりやすい。電界の強度が他よりも高い部分が発生することで、半導体装置の耐圧が低下しやすい。
　図２６は、ｐｎ接合の接合面から広がる空乏層を示した別の図である。図２６を参照して、電源１１０は、ｎ＋型層１１２とｐ型層１１３との間に逆バイアス電圧を印加する。接合面１１１に対して、ｎ＋型層１１２とｐ型層１１３とからなる半導体装置の表面１１５は、接合面１１１に垂直である。したがって空乏層１１４は、ｎ＋型層１１２とｐ型層１１３との両方において、一様に広がる。空乏層１１４の幅はたとえば上記のｗ１である。
　上記のように、第３の実施の形態では、ｎ+型層１４（エミッタ領域）とｐ型層１３（ベース領域）との接合面と、第２の領域ＳＷ２とが垂直に交わる。したがって、図２５に示されるように、空乏層は、ｎ+型層１４（エミッタ領域）とｐ型層１３（ベース領域）
との両方において一様に広がる。したがって炭化珪素半導体装置の耐圧を確保することができる。
　なお、上記実施の形態では、第１の導電型はｎ型であり、第１の導電型と異なる第２の導電型はｐ型である。すなわち、各実施の形態に係る炭化珪素半導体装置は、ｎｐｎ型バイポーラトランジスタを実現する。これにより炭化珪素半導体装置の製造しやすさを向上することができる。しかしながら第１導電型がｐ型であり、かつ第２導電型がｎ型であってもよい。すなわち、各実施の形態に係る炭化珪素半導体装置は、ｐｎｐ型バイポーラトランジスタを実現してもよい。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　１，１Ａ，１Ｂ，１０１　炭化珪素半導体装置、２ａ　エミッタ電極、３ａ　ベース電極、４　オーミック電極、５　コレクタ電極、１０　炭化珪素層、１０ａ　第１の主面、１０ｂ　第２の主面、１１　ｎ+基板、１２，１１２　ｎ型層、１３，１１３　ｐ型層、１４，１１２　ｎ+型層、１５　ｐ+型領域、１６　コンタクトホール、２１　絶縁膜、３０，３０ａ　領域、９０　マスク層、１１０　電源、１１１　接合面、１１２　１１４　空乏層、１１５　表面、ＢＴ　底面、ＩＢ　ベース電流、ＩＣ　コレクタ電流、ＩＥ　エミッタ電流、ＳＷ１　第１の領域、ＳＷ２　第２の領域、ＳＷａ，Ｓｗｂ　側壁面、ＴＲ，ＴＲ１　トレンチ、ａ１，ａ１１，ａ２１，ｃ　方向、ｗ１，ｗ２　幅（空乏層）、ｚ　法線ベクトル、θ　オフ角、θ１，θ２　角度。

Claims (18)

  1. 　炭化珪素半導体装置であって、
    　六方晶の単結晶構造を有する炭化珪素層を備え、
    　前記炭化珪素層は、
    　第１の主面と、
    　前記第１の主面とは反対側に位置する第２の主面と、
    　第１の導電型を有し、前記第２の主面を規定するコレクタ領域と、
    　前記第１の導電型とは異なる第２の導電型を有し、かつ前記第２の主面とは反対側の前記コレクタ領域の表面に配置されたベース領域と、
    　前記第１の導電型を有し、前記コレクタ領域から隔てられて前記ベース領域上に配置されて、前記第１の主面を規定するエミッタ領域とを含み、
    　前記炭化珪素層には、前記第１の主面から前記エミッタ領域を貫通して前記ベース領域に至る側壁面を有するトレンチが設けられ、
    　前記側壁面は、
    　｛０００－１｝面に対して、巨視的に５０°以上７０°以下の角度を有する第１の領域を含む、炭化珪素半導体装置。
  2. 　前記第１の領域は、面方位｛０－３３－８｝を有する面を含む、請求項１に記載の炭化珪素半導体装置。
  3. 　前記側壁面は、
    　互いに対向するとともに、前記炭化珪素層の前記第１の主面から前記第２の主面に向かうに従って互いに近づく２つの面を含む、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記第１の領域は、前記エミッタ領域と前記ベース領域とにまたがるように配置され、
    　前記側壁面は、
    　前記炭化珪素層の前記第１の主面から、前記エミッタ領域と前記ベース領域との接合面よりも浅い位置までの深さを有し、前記第１の領域とつながる第２の領域をさらに含み、
    　前記第１の主面に対して前記第２の領域のなす角度は、前記第１の主面に対して前記第１の領域がなす角度よりも大きい、請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記第１の領域は、前記ベース領域に配置され、
    　前記側壁面は、
    　前記炭化珪素層の前記第１の主面から、前記エミッタ領域を貫通して前記第１の領域へとつながる第２の領域をさらに含み、
    　前記第１の主面に対して前記第２の領域のなす角度は、前記第１の主面に対して前記第１の領域がなす角度よりも大きい、請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記第１の導電型は、ｎ型であり、
    　前記第２の導電型は、ｐ型である、請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　炭化珪素半導体装置の製造方法であって、
    　六方晶の単結晶構造を有し、かつ第１の主面と、前記第１の主面とは反対側に位置する第２の主面とを有する炭化珪素層を準備する工程を備え、
    　前記炭化珪素層を準備する工程は、
    　第１の導電型を有し、前記第２の主面を規定するコレクタ領域を形成する工程と、
    　前記第２の主面とは反対側の前記コレクタ領域の表面に、前記第１の導電型とは異なる第２の導電型を有するベース領域を形成する工程と、
    　前記ベース領域上に、前記第１の導電型を有し、かつ前記第１の主面を規定するエミッタ領域を形成する工程とを含み、
    　前記製造方法は、
    　前記エミッタ領域を貫通して前記ベース領域に至る側壁面を有するトレンチを形成する工程をさらに備え、
    　前記トレンチを形成する工程は、
    　｛０００－１｝面に対して、巨視的に５０°以上７０°以下の角度を有する第１の領域を形成するために、前記炭化珪素層の前記第１の主面を化学的に処理する工程を含む、炭化珪素半導体装置の製造方法。
  8. 　前記第１の領域は、面方位｛０－３３－８｝を有する面を含む、請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 　前記第１の主面を化学的に処理する工程は、前記炭化珪素層の前記第１の主面を化学的にエッチングする工程を含む、請求項７または請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 　前記第１の主面を化学的にエッチングする工程は、前記第１の主面を熱エッチングする工程を含む、請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 　前記第１の主面を熱エッチングする工程は、少なくとも１種類以上のハロゲン原子を含む雰囲気中で前記炭化珪素層を加熱する工程を含む、請求項１０に記載の炭化珪素半導体装置の製造方法。
  12. 　前記少なくとも１種類以上のハロゲン原子は、塩素原子およびフッ素原子の少なくともいずれかを含む、請求項１１に記載の炭化珪素半導体装置の製造方法。
  13. 　前記トレンチを形成する工程は、
    　前記炭化珪素層の前記第１の主面を化学的に処理する工程に先立って、前記第１の主面を、反応性イオンエッチングによりエッチングする工程を含む、請求項７から請求項１２のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  14. 　前記第１の主面を、反応性イオンエッチングによりエッチングする工程において、前記炭化珪素層の前記第１の主面から、前記エミッタ領域と前記ベース領域との接合面よりも浅い位置まで前記エミッタ領域をエッチングして、前記側壁面の第２の領域を形成する、請求項１３に記載の炭化珪素半導体装置の製造方法。
  15. 　前記第１の主面を、反応性イオンエッチングによりエッチングする工程において、前記炭化珪素層の前記第１の主面から前記エミッタ領域を貫通して前記ベース領域に至る、前記側壁面の第２の領域を形成する、請求項１３に記載の炭化珪素半導体装置の製造方法。
  16. 　前記ベース領域を形成する工程は、エピタキシャル成長によって、前記コレクタ領域の上に、前記第２の導電型を有する層を形成する工程を含む、請求項７から請求項１５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  17. 　前記エミッタ領域を形成する工程は、エピタキシャル成長によって、前記ベース領域の上に、前記第１の導電型を有する層を形成する工程を含む、請求項７から請求項１６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  18. 　前記第１の導電型は、ｎ型であり、
    　前記第２の導電型は、ｐ型である、請求項７から請求項１７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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