JP3471473B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
絶縁ゲート型電界効果トランジスタ、とりわけ大電力用
の縦型MOSFETに関する。
ン単結晶材料を使用して作製される縦型パワーMOSF
ETが多用されている。電力用トランジスタの損失を低
減するためにはオン抵抗の低減が必要であり、効果的に
オン抵抗低減が可能な素子構造として図12に示すトレ
ンチゲート型パワーMOSFET(例えば、特開昭59
−8374号公報)が提案されている。トレンチゲート
型パワーMOSFETはn型半導体基板20上にn型エ
ピタキシャル層21が形成され、n型エピタキシャル層
21上にp型拡散層22が形成され、さらに、p型拡散
層22の所定領域にn型拡散層23が形成されている。
又、n型拡散層23とp型拡散層22を貫通してn型エ
ピタキシャル層21に達するトレンチ24が形成され、
トレンチ24内にはゲート酸化膜層25を介してポリシ
リコン層26が充填されている。ポリシリコン層26の
上面には酸化膜層27が形成され、酸化膜層27上を含
むn型拡散層23上にはアルミ層28が形成されてい
る。
の形成後、熱酸化によりトレンチ24の内面を酸化して
ゲート酸化膜層25を側部と底部に形成し、その後ゲー
ト電極(ポリシリコン層26)を形成してトレンチゲー
トの基本構造を完成する。前記トレンチ24の表面を酸
化する工程において、ゲート閾電圧を低く設定するため
にトレンチ24の側部の酸化膜の厚さを薄く(例えば5
0nm)する必要がある。酸化速度の面方向依存性が少
ないシリコンにおいては、トレンチ24の側部と同時に
形成されたトレンチ24の底部の酸化膜の厚さもトレン
チ24の側部と同等に薄くなる。従って、低電位のゲー
ト電極と高電位のドレイン層に挟まれたトレンチ24の
底部の薄い酸化膜は絶縁破壊を起こし易く、高耐圧のト
レンチゲート型パワーMOSFETを作製することが困
難であった。
開平2−102579号公報にて開示されている。この
方法は、複数回の酸化膜を形成する工程とトレンチ側面
に耐酸化性マスクを形成する工程を含む工程により、酸
化膜の厚さをトレンチ側面では薄く、底面では厚くして
低いゲート閾電圧と高い耐圧を両立したトレンチゲート
型パワーMOSFETを作製するものである。この方法
の工程を図13〜図21を参照して、詳細に説明する。
型半導体基板30上に、n型エピタキシャル層31を形
成し、このn型エピタキシャル層31上に、p型拡散層
32を形成する。その後、熱酸化法によりp型拡散層3
2上に、第1酸化膜層33を形成する。次に、図14に
示すように、ホトリソグラフィーにより第1酸化膜層3
3をパターニングして一定幅を除去した後、第1酸化膜
層33をマスクとして、反応性イオンエッチング(RI
E)法により、p型拡散層32を貫通しn型エピタキシ
ャル層31に達するトレンチ34を形成する。
層33を除去後、熱酸化法によりp型拡散層32の上面
及びトレンチ34の内面に、第2酸化膜層35を形成す
る。更に、第2酸化膜層35上に、窒化シリコン層36
と第3酸化膜層37とを順次形成する。
より第3酸化膜層37、窒化シリコン層36及び第2酸
化膜層35を順次異方性エッチングし、トレンチ34の
側壁部に第2酸化膜層35、窒化シリコン層36及び第
3酸化膜層37をサイドウォールとして残し、その他の
部分を全て除去する。
によりトレンチ34の底部のコーナー部34aの窒化シ
リコン層36をエッチング除去する。続いて、図18に
示すように、フッ酸により第3酸化膜層37を除去した
後、熱酸化法により第4酸化膜層38を、窒化シリコン
層36の配置部分を除くトレンチ34の内面及びp型拡
散層32上に形成する。
により窒化シリコン層36を除去した後、この部分に熱
酸化法によりゲート酸化膜層39を形成する。続いて、
図20に示すように、トレンチ34内を、第1及び第2
ポリシリコン層40、41により順次埋め戻す。
層32上の第4酸化膜層38をエッチング除去した後、
p型拡散層32内に、低抵抗のn+ 型拡散層42を形成
する。その後、第1及び第2ポリシリコン層40、41
上に、熱酸化法により第5酸化膜層43を形成し、この
第5酸化膜層43及びn+ 型拡散層42上に、アルミ層
44を形成し、縦型MOSFETを完成する。
次積層形成されたp型拡散層32及びn+ 型拡散層42
に貫通するトレンチ34が設けられ、このトレンチ34
におけるp型拡散層32の側面部に、薄いゲート酸化膜
層39が形成されるとともに、トレンチ34のコーナー
部34aを含むその他の部分に、厚い第4酸化膜層38
が形成され、更には、トレンチ34内部に、ポリシリコ
ン層40、41が埋設され、最上層にアルミ層44が堆
積形成された縦型MOSFETが得られる。
34の底部コーナー部を除く側面部の絶縁膜層を薄く形
成するとともに、トレンチ34のコーナー部を含む底面
部の絶縁膜層を厚く形成したので、閾電圧が低くでき、
しかも耐圧劣化が防止でき高耐圧化を可能にしていた。
く、耐圧が高いトレンチゲート型パワーMOSFETを
上述した従来方法により作製しようとすると、半導体材
料にシリコンを使用し、トレンチ34の内部に形成する
絶縁膜層の厚さを側部では薄く、底部では厚くするため
に、複数回の酸化工程と耐酸化性膜の形成を含む複雑な
作製工程を必要とした。このため、製造コストが高く、
製造歩留りが低いという問題点があった。
部で酸化膜厚さが異なる半導体装置においてその製造が
容易な半導体装置及びその製造方法を提供することにあ
る。
は、表面の面方位が(0001)カーボン面である六方
晶系の単結晶炭化珪素と、前記単結晶炭化珪素に形成さ
れ、側部および底部を有するトレンチと、前記トレンチ
の側部および底部に形成され、かつトレンチの側部での
膜厚に比べトレンチの底部での膜厚の方が厚い熱酸化膜
とを備えた半導体装置をその要旨とする。
抵抗層と当該低抵抗層上に形成された第1導電型の高抵
抗層の二層にて構成され、かつ前記高抵抗層の表面の面
方位が(0001)カーボン面である六方晶系の単結晶
炭化珪素よりなる半導体基板と、前記半導体基板の表面
上に形成され、表面の面方位が(0001)カーボン面
である六方晶系の単結晶炭化珪素よりなる第2導電型の
半導体層と、前記半導体層内の所定領域に形成された第
1導電型の半導体領域と、前記半導体領域と半導体層を
貫通し前記半導体基板に達し、側部および底部を有する
トレンチと、前記トレンチの側部および底部に形成さ
れ、かつトレンチの側部での膜厚に比べトレンチの底部
での膜厚の方が厚いゲート絶縁膜としてのゲート熱酸化
膜と、前記トレンチ内における前記ゲート熱酸化膜の内
側に形成されたゲート電極層と、少なくとも前記半導体
領域表面に形成された第1の電極層と、前記半導体基板
の裏面側に形成された第2の電極層とを備えた半導体装
置をその要旨とする。
の発明における前記単結晶炭化珪素の表面と前記トレン
チの側部とは45°〜90°の角度をなす半導体装置を
その要旨とする。
の発明における前記半導体層の表面と前記トレンチの側
部とは45°〜90°の角度をなす半導体装置をその要
旨とする。
の発明における前記トレンチの底部は前記単結晶炭化珪
素の表面に平行である半導体装置をその要旨とする。請
求項6に記載の発明は、請求項2に記載の発明における
前記トレンチの底部は前記半導体層の表面に平行である
半導体装置をその要旨とする。
2に記載の発明における前記トレンチの側部での熱酸化
膜の膜厚「1」に対し底部での熱酸化膜の膜厚が「2」
以上の比率である半導体装置をその要旨とする。
2に記載の発明における前記トレンチの側部での熱酸化
膜の膜厚は10〜100nmである半導体装置をその要
旨とする。
晶炭化珪素よりなる第1導電型の低抵抗層の上に、六方
晶系の単結晶炭化珪素よりなる第1導電型の高抵抗層を
積層して当該高抵抗層の表面の面方位が(0001)カ
ーボン面である半導体基板を形成する第1工程と、前記
半導体基板の表面上に、表面の面方位が(0001)カ
ーボン面である六方晶系の単結晶炭化珪素よりなる第2
導電型の半導体層を形成するとともに、この半導体層内
の所定領域に第1導電型の半導体領域を形成する第2工
程と、前記半導体領域と半導体層を貫通し前記半導体基
板に達し、側部および底部を有するトレンチを形成する
第3工程と、前記トレンチの内壁を熱酸化することによ
りトレンチの側部での膜厚に比べトレンチの底部での膜
厚の方が厚いゲート絶縁膜としてのゲート熱酸化膜を形
成する第4工程と、前記トレンチ内における前記ゲート
熱酸化膜の内側にゲート電極層を、前記半導体層表面お
よび半導体領域表面に第1の電極層を、前記半導体基板
の裏面側に第2の電極層を、それぞれ形成する第5工程
とを備えた半導体装置の製造方法をその要旨とする。
速度が速い六方晶系単結晶炭化珪素の(0001)カー
ボン面をトレンチの底部とし、この(0001)カーボ
ン面に対して酸化速度が遅い面をトレンチの側部とした
ので一度の熱酸化工程によりトレンチの側部と底部で厚
さが異なる熱酸化膜を形成できる。
側部での第2導電型の半導体層の表面がチャネルとなっ
て、ソース・ドレイン間に電流が流れる。この際、ゲー
ト絶縁膜としてのゲート熱酸化膜はトレンチの側部での
膜厚に比べトレンチの底部での膜厚の方が厚くなってい
るので、閾電圧が低く、かつゲート・ドレイン間の耐圧
が高くなる。
素の(0001)カーボン面をトレンチの底部とし、こ
の(0001)カーボン面に対して酸化速度が遅い面を
トレンチの側部としたので一度の熱酸化工程によりトレ
ンチの側部と底部で厚さが異なるゲート熱酸化膜を形成
できる。
に記載の発明の作用に加え、単結晶炭化珪素の表面とト
レンチの側部とは45°〜90°の角度をなしているの
で、トレンチの側部と底部で厚さが大きく異なる熱酸化
膜を形成できる。
に記載の発明の作用に加え、半導体層の表面とトレンチ
の側部とは45°〜90°の角度をなしているので、ト
レンチの側部と底部で厚さが大きく異なる熱酸化膜を形
成できる。
に記載の発明の作用に加え、トレンチの底部は単結晶炭
化珪素の表面に平行であるので、トレンチの側部と底部
で厚さが大きく異なる熱酸化膜を形成できる。
に記載の発明の作用に加え、トレンチの底部は半導体層
の表面に平行であるので、トレンチの側部と底部で厚さ
が大きく異なる熱酸化膜を形成できる。
により、六方晶系の単結晶炭化珪素よりなる第1導電型
の低抵抗層の上に、六方晶系の単結晶炭化珪素よりなる
第1導電型の高抵抗層を積層して当該高抵抗層の表面の
面方位が(0001)カーボン面である半導体基板が形
成される。そして、第2工程により、半導体基板の表面
上に、表面の面方位が(0001)カーボン面である六
方晶系の単結晶炭化珪素よりなる第2導電型の半導体層
が形成されるとともに、この半導体層内の所定領域に第
1導電型の半導体領域が形成される。さらに、第3工程
により、半導体領域と半導体層を貫通し半導体基板に達
し、側部および底部を有するトレンチが形成される。引
き続き、第4工程により、トレンチの内壁を熱酸化する
ことによりトレンチの側部での膜厚に比べトレンチの底
部での膜厚の方が厚いゲート絶縁膜としてのゲート熱酸
化膜が形成される。そして、第5工程により、トレンチ
内におけるゲート熱酸化膜の内側にゲート電極層が、半
導体層表面および半導体領域表面に第1の電極層が、半
導体基板の裏面側に第2の電極層が、それぞれ形成され
る。
製造される。
に従って説明する。図1に本実施例のトレンチゲート型
パワーMOSFET(縦型パワーMOSFET)の断面
図を示す。
1は、六方晶系SiC(0001)カーボン面を表面と
し、かつ低抵抗でキャリア密度が5×1018cm-3程度
である。このn+ 型単結晶SiC基板1上に、高抵抗層
としてのn型エピタキシャル層2と半導体層としてのp
型エピタキシャル層3が順次積層されている。n型エピ
タキシャル層2は、キャリア密度が1×1016cm-3程
度で厚さが10μm程度となっている。又、p型エピタ
キシャル層3は、キャリア密度が1×1017cm-3程度
で厚さが2μm程度となっており、該p型エピタキシャ
ル層3の表面4が素子表面となっている。
とn型エピタキシャル層2とから半導体基板14が構成
されている。p型エピタキシャル層3の表面4における
所定領域には、半導体領域としてのn+ ソース領域5が
形成され、n+ ソース領域5はキャリア濃度が1×10
19cm-3程度で接合深さが0.5μm程度となってい
る。又、p型エピタキシャル層3の表面4の所定位置に
トレンチ6が形成されている。このトレンチ6は、n+
ソース領域5とp型エピタキシャル層3を貫通しn型エ
ピタキシャル層2に達し、p型エピタキシャル層3の表
面に垂直な側面(側部)6aおよびp型エピタキシャル
層3の表面に平行な底面(底部)6bを有する。
てのゲート熱酸化膜7を介してゲート電極層8が配置さ
れている。ここで、ゲート熱酸化膜7は1100℃で5
時間程度の一度の熱酸化工程により形成され、トレンチ
6の側面6aに位置する厚さが50nm程度の薄いゲー
ト熱酸化膜7aと、トレンチ6の底面6bに位置する厚
さが300nm程度の厚いゲート熱酸化膜7bからな
る。さらに、ゲート熱酸化膜7はn+ ソース領域5上に
も形成され、この領域におけるゲート熱酸化膜7cも厚
さが300nm程度に厚くなっている。
に接しリンをドープした第1のポリシリコン層8aと第
2のポリシリコン層8bからなる。ゲート電極層8上に
は、厚さが1μm程度の層間絶縁膜9が配置されてい
る。さらに、層間絶縁膜9上を含めたn+ ソース領域5
の表面およびp型エピタキシャル層3の表面には、第1
の電極層としてのソース電極層10が配置され、このソ
ース電極層10はn+ ソース領域5とp型エピタキシャ
ル層3に共に接している。n+ 型単結晶SiC基板1の
裏面には、同基板1に接する第2の電極層としてのドレ
イン電極層11が設けられている。
によれば、トレンチ6の側面6aのゲート熱酸化膜7a
は薄いために閾電圧を低くでき(例えば2V)、しかも
トレンチ6の底面6bのゲート熱酸化膜7bは厚いため
にゲート・ドレイン間の耐圧を高く(例えば500V以
上)できる。
の製造工程を、図2〜6を用いて、詳細に説明する。ま
ず、図2に示すように、表面の面方位が(0001)カ
ーボン面である低抵抗のn+ 型単結晶SiC基板1を用
意する。そして、そのn+ 型単結晶SiC基板1の表面
に、キャリア密度が1×1016cm-3程度で厚さが10
μm程度のn型エピタキシャル層2と、キャリア密度が
1×1017cm-3程度で厚さが2μm程度のp型エピタ
キシャル層3を順次積層する。
1とn型エピタキシャル層2とからなる半導体基板14
を形成する。続いて、図3に示すように、p型エピタキ
シャル層3に対しマスク材12を用いてイオン注入法に
より表面のキャリア濃度が1×1019cm-3程度で接合
深さが0.5μm程度のn+ ソース領域5を形成する。
用いて反応性イオンエッチング(RIE)法により、n
+ ソース領域5とp型エピタキシャル層3を貫通しn型
エピタキシャル層2に達するトレンチ6を形成する。こ
のトレンチ6は、p型エピタキシャル層3の表面に垂直
な側面(側部)6aおよびp型エピタキシャル層3の表
面に平行な底面(底部)6bを有する。
を除去した後、熱酸化法によりゲート熱酸化膜7を11
00℃で5時間程度の一度の熱酸化工程により形成す
る、この熱酸化によりトレンチ6の側面6aに位置する
厚さが50nm程度の薄いゲート熱酸化膜7aと、トレ
ンチ6の底面6bに位置する厚さが300nm程度の厚
いゲート熱酸化膜7bが形成される。さらに、n+ ソー
ス領域5上には厚さが300nm程度の厚いゲート熱酸
化膜7cが形成される。
を、第1及び第2ポリシリコン層8a,8bにより順次
埋め戻す。しかる後、図1に示すように、第1及び第2
ポリシリコン層8a,8b上を含めたゲート熱酸化膜7
上に、CVD法により層間絶縁層9を形成し、ソースコ
ンタクト予定位置のn+ ソース領域5とp型エピタキシ
ャル層3の表面上にあるゲート熱酸化膜7と層間絶縁層
9を除去する。その後、n+ ソース領域5とp型エピタ
キシャル層3及び層間絶縁層9上にソース電極層10を
形成するとともに、n+ 型単結晶SiC基板1の裏面に
ドレイン電極層11を形成し、トレンチゲート型SiC
パワーMOSFETを完成する。
ワーMOSFETでは、n+ 型単結晶SiC基板1(第
1導電型の低抵抗層)とn+ 型単結晶SiC基板1上に
形成されたn型エピタキシャル層2(第1導電型の高抵
抗層)の二層にて構成され、かつn型エピタキシャル層
2の表面の面方位が(0001)カーボン面である六方
晶系の単結晶炭化珪素よりなる半導体基板14と、半導
体基板14の表面上に形成され、表面の面方位が(00
01)カーボン面である六方晶系の単結晶炭化珪素より
なるp型エピタキシャル層3(第2導電型の半導体層)
と、p型エピタキシャル層3内の所定領域に形成された
n+ ソース領域5(第1導電型の半導体領域)と、n+
ソース領域5とp型エピタキシャル層3を貫通し半導体
基板14に達し、p型エピタキシャル層3の表面に垂直
な側面(側部)6aおよびp型エピタキシャル層3の表
面に平行な底面(底部)6bを有するトレンチ6と、ト
レンチ6の側面6aおよび底面6bに形成され、かつト
レンチ6の側面6aでの膜厚に比べトレンチ6の底面6
bでの膜厚の方が厚いゲート絶縁膜としてのゲート熱酸
化膜7と、トレンチ6内におけるゲート熱酸化膜7の内
側に形成されたゲート電極層8と、p型エピタキシャル
層3表面およびn+ ソース領域5表面に形成されたソー
ス電極層10(第1の電極層)と、半導体基板14の裏
面側に形成されたドレイン電極層11(第2の電極層)
とを備えている。
ピタキシャル層3の表面がチャネルとなって、ソース・
ドレイン間に電流が流れる。この際、ゲート絶縁膜とし
てのゲート熱酸化膜7はトレンチ6の側面6aでの膜厚
に比べトレンチ6の底面6bでの膜厚の方が厚くなって
いるので、閾電圧が低く、かつゲート・ドレイン間の耐
圧が高くなる。つまり、トレンチ6の側面6aのゲート
熱酸化膜7aは薄いために閾電圧を低くでき(例えば2
V)、しかもトレンチ6の底面6bのゲート熱酸化膜7
bは厚いためにゲート・ドレイン間の耐圧を高く(例え
ば500V以上)できるとともに寄生容量が低減でき高
速動作が可能になる。又、素子表面の酸化膜7cが厚い
ため、ソース・ゲート間の耐圧が向上する。さらに、ト
レンチ構造を採用しているのでオン抵抗を低くできる。
又、酸化速度が速い六方晶系単結晶炭化珪素の(000
1)カーボン面をトレンチ6の底面6bとし、この(0
001)カーボン面に垂直で酸化速度が遅い面をトレン
チ6の側面6aとしたので一度の熱酸化工程によりトレ
ンチ6の側面6aと底面6bで厚さが大きく異なる熱酸
化膜7を形成できる。即ち、ゲート酸化膜の膜厚分布を
一度の熱酸化工程により達成することができる。その結
果、製造コストを低くできるとともに製造歩留りを向上
させることができる。
+ 型単結晶SiC基板1(第1導電型の低抵抗層)の上
に、六方晶系の単結晶炭化珪素よりなるn型エピタキシ
ャル層2(第1導電型の高抵抗層)を積層してn型エピ
タキシャル層2の表面の面方位が(0001)カーボン
面である半導体基板14を形成し(第1工程)、半導体
基板14の表面上に、表面の面方位が(0001)カー
ボン面である六方晶系の単結晶炭化珪素よりなるp型エ
ピタキシャル層3(第2導電型の半導体層)を形成する
とともに、このp型エピタキシャル層3内の所定領域に
n+ ソース領域5(第1導電型の半導体領域)を形成し
(第2工程)、n+ ソース領域5とp型エピタキシャル
層3を貫通し半導体基板14に達し、かつp型エピタキ
シャル層3の表面に垂直な側面6aおよびp型エピタキ
シャル層3の表面に平行な底面6bを有するトレンチ6
を形成し(第3工程)、トレンチ6の内壁を熱酸化する
ことによりトレンチ6の側面6aでの膜厚に比べトレン
チ6の底面6bでの膜厚の方が厚いゲート絶縁膜として
のゲート熱酸化膜7を形成し(第4工程)、トレンチ6
内におけるゲート熱酸化膜7の内側にゲート電極層8
を、p型エピタキシャル層3表面およびn+ ソース領域
5表面にソース電極層10(第1の電極層)を、半導体
基板14の裏面側にドレイン電極層11(第2の電極
層)を、それぞれ形成した(第5工程)。
ーMOSFETが製造される。尚、この発明は上記実施
例に限定されるものではなく、例えば、nチャネル型の
みについて説明したが、半導体型のnとpを入れ換えた
pチャネル型においても同じ効果が得られることは言う
までもない。また、トレンチにおける熱酸化膜の膜厚
も、実施例中で用いた膜厚(側面を50nm程度、底面
を300nm程度)に限定されるものではなく、トレン
チ側部の膜厚よりもトレンチ底部の膜厚の方が厚い構成
であればどのような構成でも良い。
(0001)カーボン面に垂直である必要はなく、図7
や図8のように、斜状となっていてもよい。又、トレン
チ6の底面(底部)6bも(0001)カーボン面に平
行である必要はなく、例えば、図8や図9のように、丸
みを持った底部としてもよい。
aと(0001)カーボン面とでなす角度θを変えた場
合における酸化膜の膜厚Toxを測定した結果の一例を示
す。つまり、図11で示したように、(0001)カー
ボン面とでなす角度θを有する側面での酸化膜の厚さを
調べたものである。この図10により、側面の角度θは
45°〜90°とすることが望ましく、さらに詳しく
は、側面の角度θを60°〜90°とすることがさらに
好ましいことが分かる。即ち、(0001)カーボン面
には約310nmの膜厚の酸化膜が形成されるのに対
し、角度θ=45〜90°とすることにより側面の酸化
膜の膜厚を100nm以下に薄くでき、(0001)カ
ーボン面での膜厚と側面での膜厚の差を大きくとること
ができる。さらに、角度θ=60〜90°とすることに
より側面の酸化膜の膜厚を70nm程度に薄くでき、
(0001)カーボン面での膜厚と側面での膜厚の差を
更に大きくとることができる。
1)カーボン面とでなす角度θを調整することにより、
トレンチ6の側面6aでの熱酸化膜の膜厚「1」に対し
て底面6bでの熱酸化膜の膜厚が「2」以上となる比率
にするようにしてもよい((底面6bでの熱酸化膜の膜
厚/側面6aでの熱酸化膜の膜厚)≧2)。
酸化膜の膜厚は10〜100nmとするのが好ましい。
又、ソース電極層10は、n+ ソース領域5とp型エピ
タキシャル層3の両方に接する必要はなく、少なくとも
n+ ソース領域5上に形成されればよい。
に記載の発明によれば、製造が容易で、トレンチの内部
で酸化膜厚さが異なる半導体装置を提供できる。
項1に記載の発明の効果に加え、閾電圧が低く、耐圧が
高い半導体装置及びその製造方法を提供できる。請求項
3,5に記載の発明によれば、請求項1に記載の発明の
効果に加え、トレンチの側部と底部で厚さが大きく異な
る熱酸化膜を形成することができる。
項2に記載の発明の効果に加え、トレンチの側部と底部
で厚さが大きく異なる熱酸化膜を形成することができ
る。
の断面図。
の断面図。
の断面図。
の断面図。
の断面図。
た結果を示すグラフ。
の断面図。
の断面図。
の断面図。
の断面図。
の断面図。
の断面図。
の断面図。
の断面図。
の断面図。
抵抗層としてのn型エピタキシャル層、3…半導体層と
してのp型エピタキシャル層、5…半導体領域としての
n+ ソース領域、6…トレンチ、6a…側面(側部)、
6b…底面(底部)、7…ゲート熱酸化膜、8…ゲート
電極層、10…第1の電極層としてのソース電極層、1
1…第2の電極層としてのドレイン電極層、14…半導
体基板
Claims (9)
- 【請求項1】 表面の面方位が(0001)カーボン面
である六方晶系の単結晶炭化珪素と、 前記単結晶炭化珪素に形成され、側部および底部を有す
るトレンチと、 前記トレンチの側部および底部に形成され、かつトレン
チの側部での膜厚に比べトレンチの底部での膜厚の方が
厚い熱酸化膜とを備えたことを特徴とする半導体装置。 - 【請求項2】 第1導電型の低抵抗層と当該低抵抗層上
に形成された第1導電型の高抵抗層の二層にて構成さ
れ、かつ前記高抵抗層の表面の面方位が(0001)カ
ーボン面である六方晶系の単結晶炭化珪素よりなる半導
体基板と、 前記半導体基板の表面上に形成され、表面の面方位が
(0001)カーボン面である六方晶系の単結晶炭化珪
素よりなる第2導電型の半導体層と、 前記半導体層内の所定領域に形成された第1導電型の半
導体領域と、 前記半導体領域と半導体層を貫通し前記半導体基板に達
し、側部および底部を有するトレンチと、 前記トレンチの側部および底部に形成され、かつトレン
チの側部での膜厚に比べトレンチの底部での膜厚の方が
厚いゲート絶縁膜としてのゲート熱酸化膜と、 前記トレンチ内における前記ゲート熱酸化膜の内側に形
成されたゲート電極層と、 少なくとも前記半導体領域表面に形成された第1の電極
層と、 前記半導体基板の裏面側に形成された第2の電極層とを
備えたことを特徴とする半導体装置。 - 【請求項3】 前記単結晶炭化珪素の表面と前記トレン
チの側部とは45°〜90°の角度をなす請求項1に記
載の半導体装置。 - 【請求項4】 前記半導体層の表面と前記トレンチの側
部とは45°〜90°の角度をなす請求項2に記載の半
導体装置。 - 【請求項5】 前記トレンチの底部は前記単結晶炭化珪
素の表面に平行である請求項1に記載の半導体装置。 - 【請求項6】 前記トレンチの底部は前記半導体層の表
面に平行である請求項2に記載の半導体装置。 - 【請求項7】 前記トレンチの側部での熱酸化膜の膜厚
「1」に対し底部での熱酸化膜の膜厚が「2」以上の比
率である請求項1または2に記載の半導体装置。 - 【請求項8】 前記トレンチの側部での熱酸化膜の膜厚
は10〜100nmである請求項1または2に記載の半
導体装置。 - 【請求項9】 六方晶系の単結晶炭化珪素よりなる第1
導電型の低抵抗層の上に、六方晶系の単結晶炭化珪素よ
りなる第1導電型の高抵抗層を積層して当該高抵抗層の
表面の面方位が(0001)カーボン面である半導体基
板を形成する第1工程と、 前記半導体基板の表面上に、表面の面方位が(000
1)カーボン面である六方晶系の単結晶炭化珪素よりな
る第2導電型の半導体層を形成するとともに、この半導
体層内の所定領域に第1導電型の半導体領域を形成する
第2工程と、 前記半導体領域と半導体層を貫通し前記半導体基板に達
し、側部および底部を有するトレンチを形成する第3工
程と、 前記トレンチの内壁を熱酸化することによりトレンチの
側部での膜厚に比べトレンチの底部での膜厚の方が厚い
ゲート絶縁膜としてのゲート熱酸化膜を形成する第4工
程と、 前記トレンチ内における前記ゲート熱酸化膜の内側にゲ
ート電極層を、前記半導体層表面および半導体領域表面
に第1の電極層を、前記半導体基板の裏面側に第2の電
極層を、それぞれ形成する第5工程とを備えたことを特
徴とする半導体装置の製造方法。
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