JP5044448B2 - 電源スイッチ回路 - Google Patents

Description

本発明にかかる電源スイッチ回路は、特に出力トランジスタに流れる出力電流を検出する出力電流検出端子を有する電源スイッチ回路に関する。

電源から負荷回路に流れる電流を制御し、システムの低消費電力化を実現するために電源と負荷回路との間に設けられる電源スイッチ回路が多く用いられている。電源スイッチ回路では、一般的に、出力トランジスタを電源と負荷回路との間に接続する。そして、出力トランジスタをスイッチとして制御することで電源から負荷回路に流れる電流を制御する。

このような電源スイッチ回路では、負荷回路の異常により出力トランジスタに過大な電流が流れる場合、その電流を検出し出力電流を減少もしくは遮断して電源スイッチ回路を保護する保護システムが付加される。このような保護システムでは、まず、出力電流の電流量を検出する。この出力電流検出方法の一例が特許文献１に開示されている。

特許文献１では、出力トランジスタと構造が相似したセンストランジスタを出力トランジスタとミラー接続する。そして、センストランジスタを利用して出力電流と比例した電流（センス電流）を取り出し外部抵抗（電流センス用抵抗）へ出力する。このセンス電流と電流センス抵抗とにより生成される検出電圧をモニタすることで、特許文献１では、出力トランジスタに流れる過電流を検出する。また、特許文献１では、出力端子の電圧をモニタし、モニタした電圧をセンストランジスタの電流出力端子に反映させる増幅器が開示されている。これにより、出力トランジスタの電流出力端子（ソース）とセンストランジスタの電流出力端子（ソース）とがほぼ同じ電圧となるため、センストランジスタにより出力されるセンス電流と出力トランジスタにより出力される出力電流との比の精度を向上させることができる。

また、保護システムでは、出力トランジスタに流れる過電流を検出した場合、出力トランジスタを遮断又は出力電流を抑制する必要がある。このような出力トランジスタの制御方法が、特許文献２に開示されている。特許文献２では、電流保護部において基準電圧Ｖｒと出力端子との電圧を比較し、その比較結果に基づき過電流検出を行う。また、特許文献２では、過電流を検出した場合、ラッチ回路とタイマー回路とを用いて、所定の期間出力トランジスタを遮断した後、再度出力トランジスタを動作させる。

上記特許文献１と特許文献２とを組み合わせることで図１２に示す電源スイッチ回路１００を考えることができる。電源スイッチ回路１００では、入力端子ＩＮから入力される入力信号に従って出力制御部１１０が出力トランジスタＯＴｒの導通状態を制御する。これにより、出力端子に接続される負荷ＲＬを駆動する。

また、電源スイッチ回路１００では、出力トランジスタＯＴｒとミラー接続されたセンストランジスタＳＴｒにより、出力電流に応じたセンス電流を生成し、センス電流を電流センス抵抗ＲＳに流すことで、出力電流検出端子Ｓに検出電圧を生成する。このとき、電源スイッチ回路１００では、増幅器１１１とトランジスタＴｒ１によりセンストランジスタＳＴｒの電流出力端子（ソース）の電圧を出力トランジスタＯＴｒの電流出力端子（ソース）の電圧とをほぼ同じ電圧とする。これにより、センス電流と出力電流との比の精度を向上させる。

また、電源スイッチ回路１００では、過電流検出部１１２において、出力電流検出端子Ｓに発生した検出電圧をモニタすることで、出力トランジスタの過電流状態を検出する。過電流検出部１１２は、コンパレータ１１３において、基準電圧Ｖｒと検出電圧とを比較し、検出電圧が基準電圧Ｖｒを上回った場合に過電流検出信号を出力する。この過電流検出信号は、ラッチ回路１１４及びタイマー１１５において一定期間の間保持される。また、インバータ１１６は、出力制御部１１０における過電流検出信号の論理の整合性を確保するために設けられる。

そして、電源スイッチ回路１００は、過電流検出信号が過電流検出状態を示している間、入力信号の値にかかわらず出力トランジスタＯＴｒを遮断状態とする。この電源スイッチ回路１００の動作を示すタイミングチャートを図１３に示す。

図１３に示すように、電源スイッチ回路１００では、タイミングＴ１０１において入力信号が立ち上がると、それに応じて出力電流Ｉｏが増加する。また、出力電流Ｉｏの増加に伴い出力電流検出端子Ｓの検出電圧も上昇する。図１３に示すタイミングチャートは、過電流の非検出状態を示すものである。

一方、過電流を検出した場合の電源スイッチ回路１００のタイミングチャートを図１４に示す。図１４に示すように、タイミングＴ１０２において入力信号の立ち上がりに応じて出力電流Ｉｏが増加する。また、出力電流Ｉｏの増加に伴い出力電流検出端子Ｓの検出電圧も上昇する。そして、タイミングＴ１０３において過電流が発生し、出力電流検出端子Ｓの電圧が基準電圧Ｖｒに達すると、過電流検出部１１２が過電流状態を検出し、出力トランジスタＯＴｒは停止する。そして、タイマーによる一定期間（図中のオフ期間）を経て、再度タイミングＴ１０４で電源スイッチ回路１００が動作し出力電流Ｉｏが増加する。このとき、負荷ＲＬの状態により再度過電流状態が発生した場合、タイミングＴ１０３のときと同様にタイミングＴ１０５において出力トランジスタＯＴｒが停止する。
特開平８−３３４５３４号公報 特開平８−２２２９２１号公報

しかしながら、出力電流検出端子Ｓが短絡した場合、過電流が発生しても検出電圧が上昇しないため、過電流検出部１１２が過電流を検出することができない問題がある。つまり、特許文献１及び特許文献２に開示された技術を用いた場合、出力電流検出端子Ｓが短絡した場合、電源スイッチ回路１００を出力トランジスタＯＴｒの過電流状態から保護することができない問題がある。

本発明にかかる電源スイッチ回路は、電源端子と出力端子との間に接続される出力トランジスタと、前記出力トランジスタの導通状態を入力信号に基づき制御する出力制御部と、前記出力トランジスタとゲートが共通に接続され、前記出力トランジスタに流れる出力電流を検出するセンストランジスタと、前記センストランジスタにより検出された出力電流に応じた検出電圧が生成される出力電流検出端子と、前記検出電圧に基づき前記出力電流検出端子の短絡状態を検出し、前記出力トランジスタを停止する又は前記出力電流を制限する短絡制御信号を出力する短絡検出部と、を有する。

本発明にかかる電源スイッチ回路によれば、出力電流検出端子の短絡状態を検出し、前記出力トランジスタを停止する又は前記出力電流を制限する短絡制御信号を出力する短絡検出部を有する。これにより、出力電流検出端子が短絡した場合であっても、出力トランジスタに過電流が流れる状態を的確に回避することができる。

本発明にかかる電源スイッチ回路によれば、出力電流検出端子が短絡した状態であっても、出力トランジスタに過電流が流れ、電源スイッチ回路が破壊に至ることを防止することができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかる電源スイッチ回路１のブロック図を示す。図１に示すように、電源スイッチ回路１は、出力制御部１０、増幅器１１、短絡検出部１２、過電流検出部１３、トランジスタＴｒ１、センストランジスタＳＴｒ、出力トランジスタＯＴｒ、入力端子ＩＮ、出力端子ＯＵＴ、出力電流検出端子Ｓを有する。また、出力端子ＯＵＴと接地端子ＧＮＤとの間には、負荷回路となる負荷ＲＬが接続される。出力電流検出端子Ｓと接地端子ＧＮＤとの間には、電流センス抵抗ＲＳが接続される。

出力制御部１０は、入力端子ＩＮを介して入力される入力信号に基づき出力トランジスタＯＴｒの導通状態を制御する出力制御信号を出力する。また、出力制御部１０は、過電流検出部１３から過電流検出信号の入力があった場合には、入力信号にかかわらず出力トランジスタＯＴｒをオフ状態とする。さらに、出力制御部１０は、短絡検出部１２から短絡検出信号の入力があった場合には、出力トランジスタをオフ状態又は出力電流を制限した状態に制御する。

本実施の形態では、出力トランジスタＯＴｒは、ＮＭＯＳトランジスタを用いる。出力トランジスタＯＴｒは、ドレインが電源端子ＶＣＣに接続され、電流出力端子（例えば、ソース）が出力端子ＯＵＴに接続され、ゲートが出力制御部１０の出力に接続される。本実施の形態では、センストランジスタＳＴｒは、ＮＭＯＳトランジスタを用いる。センストランジスタＳＴｒは、ドレインが電源端子ＶＣＣに接続され、ソースがトランジスタＴｒ１のソースに接続される。すなわち、センストランジスタＳＴｒは、出力トランジスタＯＴｒとカレントミラー接続される構成を有する。ここで、センストランジスタＳＴｒは、出力トランジスタと構造的に相似した形状を有し、出力トランジスタＯＴｒよりもトランジスタサイズの小さいトランジスタとする。センストランジスタＳＴｒは、出力トランジスタＯＴｒに流れる出力電流に比例したセンス電流を出力する。このセンス電流は、出力電流検出端子Ｓに接続される電流センス抵抗ＲＳに与えられる。これにより、電流センス抵抗ＲＳの両端の電圧差（出力電流検出端子Ｓの電圧）は、出力電流に比例したものとなる。この出力電流検出端子Ｓに発生する電圧を以下では検出電圧と称す。

増幅器１１は、非反転端子が出力端子ＯＵＴに接続され、反転端子がトランジスタＴｒ１のソースに接続され、出力端子がトランジスタＴｒ１のゲートに接続される。増幅器１１は、出力端子ＯＵＴに発生する出力電圧をモニタし、トランジスタＴｒ１の導通状態を制御することで、センストランジスタＳＴｒのソースの電圧を出力電圧とほぼ同じ電圧とする。これにより、センストランジスタＳＴｒが検出するセンス電流と、出力トランジスタＯＴｒに流れる出力電流との比の精度が向上する。なお、トランジスタＴｒ１のドレインは出力電流検出端子Ｓに接続される。

短絡検出部１２は、出力電流検出端子Ｓに発生する検出電圧に基づき出力電流検出端子Ｓの短絡を検出し、短絡制御信号を出力する。この短絡制御信号により、出力トランジスタＯＴｒは、停止又は出力電流が制限される状態となる。

過電流検出部１３は、出力電流検出端子Ｓに発生する検出電圧に基づき出力トランジスタＯＴｒに過電流が流れたことを検出し、過電流検出信号を出力する。過電流検出信号によって、出力トランジスタＯＴｒは、停止又は出力電流が制限される状態となる。

過電流検出部１３は、コンパレータ１４、ラッチ回路１５、タイマー１６、インバータ１７、第１の基準電圧源Ｖｒを有する。コンパレータ１４は、非反転端子が出力電流検出端子Ｓに接続され、反転端子が第１の基準電圧源Ｖｒに接続され、出力端子がラッチ回路１５に接続される。第１の基準電圧源Ｖｒは、コンパレータ１４の反転端子と接地端子ＧＮＤとの間に接続される。第１の基準電圧Ｖｒが生成する基準電圧を以下では基準電圧Ｖｒと称す。

ラッチ回路１５は、コンパレータ１４が検出電圧と基準電圧Ｖｒとを比較した、比較家結果を保持する。例えば、比較結果がロウレベルからハイレベルに切り替わったタイミングで出力信号をロウレベルからハイレベルとする。一方、リセット信号Ｒがタイマーから出力されると出力信号をハイレベルからロウレベルに切替える。

タイマー１６は、例えば、ラッチ回路１５の出力信号がハイレベルとなった時点から所定の期間をカウントし、リセット信号Ｒを出力する。また、ラッチ回路１５の出力信号を過電流検出信号として出力する。この過電流検出信号は、インバータ１７において反転され、出力制御部１０に入力される。なお、インバータ１７は、出力制御部１０における過電流検出信号の論理の整合性を確保するために設けられる。

ここで、本実施の形態における出力制御部１０と短絡検出部１２との詳細について説明する。図１に示す電源スイッチ回路１の出力制御部１０と短絡検出部１２の詳細なブロック図を含む電源スイッチ回路１のブロック図を図２に示す。なお、出力制御部１０と短絡検出部１２は、他の形態で実現することも可能であり、他の形態については後述する。また、以下の説明では、出力制御部１０及び短絡検出部１２以外のブロックについては図１において説明したものと同じであるため説明を省略する。図２に示すように、本実施の形態における出力制御部１０は、インバータ２１、遅延回路２２、反転論理和回路２３、論理和回路２４、チャージポンプ回路２５を有する。

インバータ２１は、短絡検出部１２が出力する短絡制御信号を反転して、反転論理和回路２３に出力する。インバータ２１から反転論理和回路２３への経路をノードＡと称す。遅延回路２２は、入力端子ＩＮから入力される入力信号を遅延させて出力する。遅延回路２２から反転論理和回路２３への経路をノードＢと称す。反転論理和回路２３は、インバータ２１を介して入力される短絡制御信号と遅延回路２２を介して入力される入力信号との反転論理和演算結果を判定信号として論理和回路２４に出力する。反転論理和回路２３から論理和回路２４への経路をノードＣと称す。

論理和回路２４は、入力端子ＩＮから入力される入力信号と、過電流検出部１３が出力する過電流検出信号と、ノードＣを介して入力される判定信号と、の論理和演算結果をイネーブル信号としてチャージポンプ回路２５に出力する。論理和回路２４からチャージポンプ回路２５への経路をノードＤと称す。チャージポンプ回路２５は、ノードＤを介して入力されるイネーブル信号がイネーブル状態（例えば、ハイレベル）であれば昇圧電圧を出力トランジスタＯＴｒへの出力制御信号として出力し、出力トランジスタＯＴｒをオン状態とする。一方、イネーブル信号がディスイネーブル状態（例えば、ロウレベル）であれば動作を停止し、接地電位を出力トランジスタＯＴｒへの出力制御信号として出力し、出力トランジスタＯＴｒをオフ状態（停止状態）とする。

本実施の形態における短絡検出部１２は、比較器２６と第２の基準電圧源Ｖ１を有する。比較器２６は、非反転端子が出力電流検出端子Ｓに接続され、反転端子が第２の基準電圧源Ｖ１に接続される。第２の基準電圧源Ｖ１は、接地端子ＧＮＤと比較器２６の反転端子との間に接続される、第２の基準電圧Ｖ１が生成する基準電圧を以下では基準電圧Ｖ１と称す。そして、比較器２６は、基準電圧Ｖ１と出力電流検出端子Ｓに発生する検出電圧との比較結果を短絡制御信号として出力する。短絡制御信号は、例えば、検出電圧が基準電圧Ｖ１よりも低ければロウレベルとなり、検出電圧が基準電圧Ｖ１よりも高ければハイレベルとなる。なお、基準電圧Ｖ１は、基準電圧Ｖｒよりも低い電圧が設定される。

続いて、電源スイッチ回路１の動作について説明する。まず、電源スイッチ回路１において出力電流検出端子Ｓが短絡していない状態（通常状態）の動作を示すタイミングチャートを図３に示す。

図３に示すように、通常状態では、タイミングＴ１の入力信号の立ち上がりに応じてイネーブル信号（ノードＤ）が立ち上がりイネーブル状態となる。そして、出力トランジスタＯＴｒは、出力を開始して出力電流Ｉｏが増加する。また、出力電流の増加に応じて、出力電流検出端子Ｓの検出電圧が上昇する。そして、タイミングＴ２において、検出電圧が基準電圧Ｖ１を上回ると、比較器２６が出力する短絡制御信号が立ち上がり、それに応じてノードＡの電圧が立ち下がる。その後、タイミングＴ３において、遅延回路２２を介して入力される入力信号（ノードＢ）が立ち上がる。

このように、出力電流検出端子Ｓが短絡していない場合、検出電圧が遅延回路２２において設定される時間内に基準電圧Ｖ１を上回るため、ノードＣの検出信号はハイレベルを維持する。そのため、イネーブル信号は入力信号と同じ論理レベルが維持出力され、出力トランジスタＯＴｒは、通常の動作により出力電流Ｉｏの出力を維持する。一方、電源スイッチ回路１において、出力電流検出端子Ｓが短絡した状態（異常状態）が発生した場合の動作を示すタイミングチャートを図４に示す。

図４に示すように、異常状態では、タイミングＴ４の入力信号の立ち上がりに応じてイネーブル信号（ノードＤ）が立ち上がりイネーブル状態となる。そして、出力トランジスタＯＴｒは、出力を開始して出力電流Ｉｏが増加する。しかし、出力電流検出端子Ｓが短絡しているため、出力電流検出端子Ｓに発生する検出電圧はロウレベルを維持し、基準電圧Ｖ１を上回ることはない。そのため、タイミングＴ５において遅延回路２２を介して入力される入力信号（ノードＢ）が立ち上がると、判定信号（ノードＣ）が立ち下がる。そして判定信号の立ち下がりにより論理和回路２４がロウレベルを出力するためイネーブル信号（ノードＤ）はディスイネーブル状態となり、出力トランジスタＯＴｒが停止する。これにより、タイミングＴ５において出力電流Ｉｏも出力されない状態となる。

上記説明より、本実施の形態にかかる電源スイッチ回路１では、短絡検出部１２において出力電流検出端子Ｓが短絡したことを検出電圧により検出する。そして、出力電流検出端子Ｓが短絡したことを検出した場合、短絡検出部１２は、短絡制御信号を出力制御部１０に出力する。出力制御部１０では、短絡制御信号の入力により、チャージポンプ回路２５の動作を停止することで、出力トランジスタＯＴｒを停止させる。つまり、本実施の形態にかかる電源スイッチ回路１は、出力電流検出端子Ｓが短絡して検出電圧による過電流検出ができない場合に、過電流が発生しているか否かにかかわらず出力トランジスタＯＴｒを停止させる。これにより、過電流検出が不能になった場合であっても、過電流による電源スイッチ回路１の破壊を未然に防ぐことができる。

なお、本実施の形態においても、出力電流検出端子Ｓが短絡していなければ、過電流検出部１３により出力トランジスタＯＴｒの過電流状態を検知し、出力トランジスタＯＴｒを停止させることはできる。

実施の形態２
実施の形態２は、実施の形態１における出力制御部１０と短絡検出部１２の別の形態を示すものである。実施の形態２では、出力制御部１０及び短絡検出部１２とは別の形態を有する出力制御部１０ａ及び短絡検出部１２ａを有する。ここで、実施の形態２にかかる電源スイッチ回路２のブロック図を図５に示す。

出力制御部１０ａは、論理和回路２４及びチャージポンプ回路２５を有する。論理和回路２４は、入力端子ＩＮから入力される入力信号と、過電流検出部１３が出力する過電流検出信号と、の論理和演算結果をイネーブル信号としてチャージポンプ回路２５に出力する。チャージポンプ回路２５は、実施の形態１と同様にイネーブル信号の状態に応じて出力制御信号を出力する。

短絡検出部１２ａは、比較器２６、第２の基準電圧源Ｖ１、電流制限回路３１を有する。比較器２６は、非反転端子が出力電流検出端子Ｓに接続され、反転端子が第２の基準電圧源Ｖ１に接続される。第２の基準電圧源Ｖ１は、接地端子ＧＮＤと比較器２６の反転端子との間に接続され、実施の形態１と同様に基準電圧Ｖ１を生成する。そして、比較器２６は、基準電圧Ｖ１と出力電流検出端子Ｓに発生する検出電圧との比較結果を短絡検出信号（ノードＥ）として出力する。そして、電流制限回路３１は、短絡検出信号に基づき出力トランジスタＯＴｒの出力電流を制限する短絡制御信号を出力する。実施の形態２では、短絡制御信号は２つの信号により構成され、一方の短絡制御信号は出力トランジスタＯＴｒのゲートに接続され、他方の短絡制御信号は出力トランジスタＯＴｒのソースに接続される。そして、実施の形態２における短絡制御信号は、２つの信号の電位差を所定の電圧差とすることで、出力トランジスタＯＴｒの活性度を所定の範囲内に制限し、出力電流Ｉｏの電流量を抑制する。

この電流制限回路３１の詳細な回路図を図６に示す。図６に示すように、電流制限回路３１は、制御トランジスタＴｒ２、スイッチトランジスタＴｒ３、抵抗Ｒ、ダイオードＤ１〜Ｄ３を有する。制御トランジスタＴｒ２は、例えば、ＰＭＯＳトランジスタである。制御トランジスタＴｒ２は、ソースが電源端子ＶＣＣに接続され、ドレインが抵抗Ｒの一端に接続され、ゲートに短絡検出信号（ノードＥ）が入力される。抵抗Ｒの他端は、出力トランジスタＯＴｒのソースに接続される。スイッチトランジスタＴｒ３は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタＴｒ３は、ソースが出力トランジスタＯＴｒのソースに接続され、ドレインがダイオードＤ３のカソードに接続され、ゲートが制御トランジスタＴｒ２と抵抗Ｒとの接続点に接続される。ダイオードＤ１〜Ｄ３は、出力トランジスタＯＴｒのゲートとスイッチトランジスタＴｒ３のドレインとの間に直列に接続される。ここで、電流制限回路３１では、ダイオードＤ１のアノード端子の電位が一方の短絡制御信号となり、ダイオードＤ３のカソード端子の電位がスイッチトランジスタＴｒ３を介して他方の短絡制御信号となる。

電流制限回路３１は、短絡検出信号が短絡検出状態（例えば、ロウレベル）のとき、制御トランジスタＴｒ２がオン状態となり、スイッチトランジスタＴｒ３のゲートに電源電圧を印加する。これにより、スイッチトランジスタＴｒ３がオン状態となるため、２つの短絡制御信号の電位差は、ダイオードＤ１〜Ｄ３により発生される電圧（例えば、ダイオード電圧の３倍の電圧）となる。

一方、電流制限回路３１は、短絡検出信号が短絡未検出状態（例えば、ハイレベル）のとき、制御トランジスタＴｒ２がオフ状態となり、スイッチトランジスタＴｒ３のゲートが抵抗Ｒを介してスイッチトランジスタＴｒ３のソースの電圧と同じになる。これにより、スイッチトランジスタＴｒ３がオフ状態となるため、２つの短絡制御信号の電位差は、ダイオードＤ１〜Ｄ３により発生される電圧により制限されることはない。

次に、実施の形態２にかかる電源スイッチ回路２の動作について説明する。まず、電源スイッチ回路２において出力電流検出端子Ｓが短絡していない状態（通常状態）の動作を示すタイミングチャートを図７に示す。

図７に示すように、通常状態では、タイミングＴ１０の入力信号の立ち上がりに応じて出力トランジスタＯＴｒは、出力を開始して出力電流Ｉｏが増加する。また、出力電流の増加に応じて、出力電流検出端子Ｓの検出電圧が上昇する。そして、タイミングＴ１１において、検出電圧が基準電圧Ｖ１を上回ると、比較器２６が出力する短絡検出信号（ノードＡ）が立ち上がる。これにより、電流制限回路３１は、２つの短絡制御信号の間の電圧制限を解除し、その後、出力トランジスタＯＴｒは、通常の動作により出力電流Ｉｏの出力を維持する。

一方、電源スイッチ回路１において、出力電流検出端子Ｓが短絡した状態（異常状態）が発生した場合の動作を示すタイミングチャートを図８に示す。図８に示すように、異常状態では、タイミングＴ１２の入力信号の立ち上がりに応じて出力トランジスタＯＴｒは、出力を開始して出力電流Ｉｏが増加する。しかし、出力電流検出端子Ｓが短絡しているため、出力電流検出端子Ｓに発生する検出電圧はロウレベルを維持し、基準電圧Ｖ１を上回ることはない。そのため、短絡検出信号（ノードＥ）はロウレベルを維持し、電流制限回路３１は、２つの電流制御信号の電圧差を制限し、出力トランジスタＯＴｒはゲート・ソース間電圧が制限された状態を維持する。そして、タイミングＴ１３において、制限されたゲート・ソース間電圧によって出力トランジスタＯＴｒが流せる出力電流Ｉｏの制限値に達すると、その後も出力電流Ｉｏはその電流値を維持する。

上記説明より、実施の形態２にかかる電源スイッチ回路２では、出力電流検出端子Ｓが短絡した場合、出力電流Ｉｏを所定の制限値の範囲内に制限する。これにより、負荷ＲＬによる通常状態における消費電流が出力電流Ｉｏの範囲内であれば、出力電流検出端子Ｓが短絡した状態であっても電源スイッチ回路２の使用を継続することができる。また、短絡制御信号により出力トランジスタＯＴｒの活性度が所定の範囲内に制限されているため、出力トランジスタＯＴｒの過電流も防止することができる。

実施の形態３
実施の形態３は、実施の形態１における出力制御部１０と短絡検出部１２の別の形態を示すものである。実施の形態３では、出力制御部１０及び短絡検出部１２とは別の形態を有する出力制御部１０ｂ及び短絡検出部１２ｂを有する。ここで、実施の形態３にかかる電源スイッチ回路３のブロック図を図９に示す。

出力制御部１０ｂは、論理和回路２４及びチャージポンプ回路２５を有する。論理和回路２４は、入力端子ＩＮから入力される入力信号と、過電流検出部１３が出力する過電流検出信号と、短絡検出部１２ｂが出力する短絡制御信号（ノードＨ）と、の論理和演算結果をイネーブル信号としてチャージポンプ回路２５に出力する。チャージポンプ回路２５は、実施の形態１と同様にイネーブル信号の状態に応じて出力制御信号を出力する。

短絡検出部１２ｂは、比較器２６、第２の基準電圧源Ｖ１、ワンショットパルス電流生成部４１、ラッチ回路４５を有する。比較器２６は、非反転端子が出力電流検出端子Ｓに接続され、反転端子が第２の基準電圧源Ｖ１に接続される。第２の基準電圧源Ｖ１は、接地端子ＧＮＤと比較器２６の反転端子との間に接続され、実施の形態１と同様に基準電圧Ｖ１を生成する。そして、比較器２６は、基準電圧Ｖ１と出力電流検出端子Ｓに発生する検出電圧との比較結果をラッチ回路４５を介して短絡制御信号（ノードＨ）として出力する。なお、本実施の形態では、ラッチ回路４５は、リセット信号として入力信号が与えられる。つまり、ラッチ回路４５は、比較器２６が短絡制御信号を一度ハイレベルとすると、そのハイレベルを電源スイッチ回路３が次の期間の動作を開始するまで保持する。

ワンショットパルス電流生成部４１は、入力端子ＩＮを介して入力される入力信号が立ち上がってから、所定の期間の間のみ出力されるワンショットパルス電流を出力電流検出端子Ｓに対して出力する。ワンショットパルス電流生成部４１は、遅延回路４２、排他的論理和回路４３、反転論理和回路４４、電流源Ｉ１、ＰＭＯＳトランジスタＴｒ４を有する。

遅延回路４２は、入力端子ＩＮを介して入力される入力信号を遅延させて出力する。排他的論理和回路４３は、入力端子ＩＮから入力される入力信号と遅延回路４２を介して入力される入力信号との排他的論理和演算結果を出力する。反転論理和回路４４は、入力端子ＩＮから入力される入力信号と、排他的論理和回路４３と、の反転論理和演算結果を出力する。ＰＭＯＳトランジスタＴｒ４は、ゲートに反転論理和回路４４の出力が接続され、ソースに電流源Ｉ１が接続され、ドレインが出力電流検出端子Ｓに接続される。電流源Ｉ１は、ＰＭＯＳトランジスタＴｒ４のソースと電源端子ＶＣＣとの間に接続される。

ワンショットパルス電流生成部４１は、遅延回路４２において設定される遅延時間に相当するパルス幅を有するワンショットパルス信号を反転論理和回路４４から出力する。そして、ワンショットパルス信号によりＰＭＯＳトランジスタをパルス幅に相当する期間の間オン状態とする。これにより、ワンショットパルス電流生成部４１は、遅延回路４２において設定される遅延時間に相当する期間の間のみ電流源Ｉ１を出力電流検出端子Ｓに出力する。このとき、出力電流検出端子Ｓに出力される電流をワンショットパルス電流と称す。

続いて、実施の形態３にかかる電源スイッチ回路３の動作について説明する。まず、電源スイッチ回路３において出力電流検出端子Ｓが短絡していない状態（通常状態）の動作を示すタイミングチャートを図１０に示す。

図１０に示すように、通常状態では、タイミングＴ２０の入力信号の立ち上がりに応じて排他的論理和回路４３の出力信号（ノードＦ）が立ち上がる。そして、排他的論理和回路４３の出力信号の立ち上がりに応じて反転論理和回路４４の出力信号（ノードＧ）は立ち下がる。これにより、ＰＭＯＳトランジスタＴｒ４がオン状態となり、電流源Ｉ１からワンショットパルス電流が出力電流検出端子Ｓに出力される。そして、ワンショットパルス電流に応じて出力電流検出端子Ｓの検出電圧が立ち上がり基準電圧Ｖ１を上回る。これにより、短絡制御信号（ノードＨ）が立ち上がり、イネーブル信号（ノードＩ）も立ち上がる。従って、タイミングＴ２０から、出力トランジスタＯＴｒによる出力電流Ｉｏの出力が開始される。

そして、タイミングＴ２１において、排他的論理和回路４３の出力信号（ノードＦ）が立ち下がる。そして、排他的論理和回路４３の出力信号の立ち下がりに応じて反転論理和回路４４の出力信号（ノードＧ）は立ち上がる。これにより、ＰＭＯＳトランジスタＴｒ４がオフ状態となり、ワンショットパルス電流が停止する。このとき、短絡制御信号はラッチ回路４５により保持されるため、その後も短絡制御信号はハイレベルを維持し、出力トランジスタＯＴｒによる出力電流Ｉｏの出力も継続される。

一方、電源スイッチ回路３において、出力電流検出端子Ｓが短絡した状態（異常状態）が発生した場合の動作を示すタイミングチャートを図１１に示す。図１１に示すように、異常状態では、タイミングＴ２２の入力信号の立ち上がりに応じて排他的論理和回路４３の出力信号（ノードＦ）が立ち上がる。そして、排他的論理和回路４３の出力信号の立ち上がりに応じて反転論理和回路４４の出力信号（ノードＧ）は立ち下がる。これにより、ＰＭＯＳトランジスタＴｒ４がオン状態となり、電流源Ｉ１からワンショットパルス電流が出力電流検出端子Ｓに出力される。しかしながら、出力電流検出端子Ｓが短絡しているため、出力電流検出端子Ｓの検出電圧はロウレベルを維持し、基準電圧Ｖ１を上回ることはない。これにより、短絡制御信号（ノードＨ）及びイネーブル信号（ノードＩ）はロウレベルを維持する。従って、出力トランジスタＯＴｒによる出力電流Ｉｏは停止状態となる。

そして、タイミングＴ２３において、排他的論理和回路４３の出力信号（ノードＦ）が立ち下がる。そして、排他的論理和回路４３の出力信号の立ち下がりに応じて反転論理和回路４４の出力信号（ノードＧ）は立ち上がる。これにより、ＰＭＯＳトランジスタＴｒ４がオフ状態となり、ワンショットパルス電流が停止する。このとき、短絡制御信号及びイネーブル信号はロウレベルであるため、タイミングＴ２３以降も出力トランジスタＯＴｒによる出力電流Ｉｏは停止状態を維持する。

上記説明より、実施の形態３にかかる電源スイッチ回路３では、出力電流Ｉｏの出力開始タイミングに応じて、出力電流検出端子Ｓの短絡状態をワンショットパルス電流により確認する。この確認の結果、出力電流検出端子Ｓの短絡状態が判明した場合には、出力電流Ｉｏを出力することなく出力トランジスタＯＴｒの停止状態を維持する。これにより、実施の形態３にかかる電源スイッチ回路３は、実施の形態１、２よりも出力電流検出端子Ｓの短絡状態に対する保護能力を向上させることができる。また、出力電流検出端子Ｓの短絡状態の発生時に出力電流Ｉｏが流れる期間がないため、短絡発生後の電源スイッチ回路３の消費電力も削減することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、短絡あるいは過電流を検出するための論理回路（インバータ、論理和回路など）は、システムに応じて適宜変更することが可能である。

実施の形態１にかかる電源スイッチ回路のブロック図である。 実施の形態１にかかる電源スイッチ回路の詳細なブロック図である。 実施の形態１にかかる電源スイッチ回路における通常動作を示すタイミングチャートである。 実施の形態１にかかる電源スイッチ回路における異常動作を示すタイミングチャートである。 実施の形態２にかかる電源スイッチ回路のブロック図である。 実施の形態２にかかる電流制限回路の回路図である。 実施の形態２にかかる電源スイッチ回路における通常動作を示すタイミングチャートである。 実施の形態２にかかる電源スイッチ回路における異常動作を示すタイミングチャートである。 実施の形態３にかかる電源スイッチ回路の詳細なブロック図である。 実施の形態３にかかる電源スイッチ回路における通常動作を示すタイミングチャートである。 実施の形態３にかかる電源スイッチ回路における異常動作を示すタイミングチャートである。 従来例から考えられる電源スイッチ回路のブロック図である。 図１２に示す電源スイッチ回路における通常動作を示すタイミングチャートである。 図１２に示す電源スイッチ回路における過電流検出時の動作を示すタイミングチャートである。

符号の説明

１〜３ 電源スイッチ回路
１０、１０ａ、１０ｂ 出力制御部
１１ 増幅器
１２ 過電流検出部
１２、１２ａ、１２ｂ 短絡検出部
１３ 過電流検出部
１４ コンパレータ
１５、４５ ラッチ回路
１６ タイマー
１７、２１ インバータ
２２、４２ 遅延回路
２３、４４ 反転論理和回路
２４ 論理和回路
２５ チャージポンプ回路
２６ 比較器
３１ 電流制限回路
４１ ワンショットパルス電流生成部
４３ 排他的論理和回路
Ｄ１〜Ｄ３ ダイオード
Ｉ１ 電流源
Ｉｏ 出力電流
ＩＮ 入力端子
ＯＵＴ 出力端子
ＧＮＤ 接地端子
ＶＣＣ 電源端子
Ｓ 出力電流検出端子
ＳＴｒ センストランジスタ
ＯＴｒ 出力トランジスタ
Ｒ 抵抗
ＲＬ 負荷
ＲＳ 電流センス抵抗
Ｔｒ１ トランジスタ
Ｔｒ２ 制御トランジスタ
Ｔｒ３ スイッチトランジスタ
Ｔｒ４ ＰＭＯＳトランジスタ
Ｖ１、Ｖｒ 基準電圧源

Claims (5)

1. 電源端子と出力端子との間に接続される出力トランジスタと、
   前記出力トランジスタの導通状態を入力信号に基づき制御する出力制御部と、
   前記出力トランジスタとゲートが共通に接続され、前記出力トランジスタに流れる出力電流を検出するセンストランジスタと、
   前記センストランジスタにより検出された前記出力電流に応じた検出電圧が生成される出力電流検出端子と、
   前記検出電圧に基づき前記出力電流検出端子の短絡状態を検出し、前記出力トランジスタを停止する又は前記出力電流を制限する短絡制御信号を出力する短絡検出部と、を有し、
   前記短絡検出部は、前記検出電圧と第２の基準電圧とを比較し、比較結果を前記短絡制御信号として出力する比較器を有し、
   前記出力制御部は、
   前記入力信号を遅延させる遅延回路と、
   前記短絡制御信号と前記遅延回路を介して入力される前記入力信号との反転論理和演算結果を判定信号として出力する反転論理和回路と、
   前記判定信号と前記入力信号との論理和演算結果をイネーブル信号として出力する論理和回路と、
   前記イネーブル信号に基づき前記出力トランジスタの導通状態を制御する出力制御制御信号を出力するチャージポンプ回路と、を有し、
   前記短絡制御信号が短絡検出状態である場合には、前記入力信号にかかわらず前記出力トランジスタを遮断状態とする電源スイッチ回路。
2. 電源端子と出力端子との間に接続される出力トランジスタと、
   前記出力トランジスタの導通状態を入力信号に基づき制御する出力制御部と、
   前記出力トランジスタとゲートが共通に接続され、前記出力トランジスタに流れる出力電流を検出するセンストランジスタと、
   前記センストランジスタにより検出された前記出力電流に応じた検出電圧が生成される出力電流検出端子と、
   前記検出電圧に基づき前記出力電流検出端子の短絡状態を検出し、前記出力トランジスタを停止する又は前記出力電流を制限する短絡制御信号を出力する短絡検出部と、を有し、
   前記短絡検出部は、前記出力トランジスタの動作開始から所定期間の間前記出力短絡検出端子に対して流出されるワンショットパルス電流を出力するワンショットパルス電流出力部と、
   前記ワンショットパルス電流による前記検出電圧の変動幅と第２の基準電圧とを比較し、当該比較結果を前記短絡制御信号として出力する比較器とを有し、
   前記出力制御部は、前記短絡制御信号が短絡検出状態である場合には、前記入力信号にかかわらず前記出力トランジスタを遮断状態とする電源スイッチ回路。
3. 前記電源スイッチ回路は、
   前記検出電圧と第１の基準電圧との比較結果に基づき前記出力トランジスタの過電流状態を検出し、過電流検出信号を出力する過電流検出部を有し、
   前記出力制御部は、前記過電流検出信号が過電流検出状態を示す場合に前記入力信号にかかわらず前記出力トランジスタを遮断状態とする請求項１又は２に記載の電源スイッチ回路。
4. 前記短絡検出部は、前記比較器と前記出力制御部との間に設けられ前記短絡制御信号の値を保持するラッチ回路を有する請求項２に記載の電源スイッチ回路。
5. 前記ワンショットパルス電流出力部は、前記入力信号を遅延させる遅延回路を有し、前記所定期間は、前記遅延回路における遅延時間に相当する請求項２又は４に記載の電源スイッチ回路。

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