JP2005006381A

JP2005006381A - スイッチング素子の駆動回路

Info

Publication number: JP2005006381A
Application number: JP2003165579A
Authority: JP
Inventors: Katsumi Ishikawa; 勝美石川; Masaki Sasaki; 正貴佐々木; Koichi Suda; 晃一須田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2003-06-10
Filing date: 2003-06-10
Publication date: 2005-01-06
Also published as: US20040252435A1; US20070030615A1; US20090128974A1; US7126802B2; US7483250B2; US7746614B2

Abstract

【課題】短絡検出時にソフト遮断機能を動作させるとともに、狭幅パルスが入力しても、絶縁破壊を防止できるスイッチング素子のゲート駆動回路を提供することにある。
【解決手段】スイッチング素子２３をオン・オフ制御する駆動回路２１と、スイッチング素子２３の短絡が検出されたときスイッチング素子２３のゲート端子電圧を、徐々に降下させるソフト遮断指令回路２８とを有する。さらに、オンパルス保持指令回路１１は、スイッチング素子２３のゲート端子電圧を検出するゲート電圧判定用比較器１６によりゲート端子電圧が所定の値を超えた場合に、駆動回路２１の出力をオン状態を保持する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧駆動型のスイッチング素子の駆動回路に関する。
【０００２】
【従来の技術】
半導体スイッチング素子，例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）をモータ駆動用として用いる場合、アーム短絡や負荷短絡等が発生すると、ＩＧＢＴのコレクタ電流が急激に増大し、ＩＧＢＴが過電流破壊若しくは熱破壊されるため、短絡状態を短時間で検出する必要がある。短絡を検出する手段としては、大別して２つの方式がある。短絡検出方式としては、第１は、特開平４−７９７５８号公報に記載されているように、電流センスＩＧＢＴを用いて短絡電流を検知する方式が知られている。第２は、特開平２−２６２８２６号公報に記載されているようにコレクタ電圧をモニターして短絡状態を検知する方式が知られている。
【０００３】
一方では、短絡状態で、高速に電流を遮断すると、遮断時の電流変化率−ｄＩ／ｄｔが大きくなり、配線インダクタンスとの積で決まる跳ね上がり電圧が大きくなって、ＩＧＢＴが破壊されるという問題があった。そのため、特開平４−７９７５８号公報や特開平２−２６２８２６号公報に記載の方式では、短絡検知した場合、主ＩＧＢＴ電流を緩やかに遮断するように、ゲート電圧を徐々に低下させるソフト遮断機能を設けている。
【特許文献１】
特開平４−７９７５８号公報
【特許文献２】
特開平２−２６２８２６号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、特開平４−７９７５８号公報や特開平２−２６２８２６号公報に記載のものでは、短絡検出回路には、ノイズによる誤作動を防止するための遅延時間を設けているため、短絡状態を検知し、ソフト遮断機能が働くまでに１〜２μｓの時間遅れがあった。したがって、ソフト遮断機能が動作するまでの１〜２μｓ間に、ターンオフの信号指令が入ってきた場合、高速で主回路電流を遮断するため、遮断時の電流変化率−ｄＩ／ｄｔが大きく、配線インダクタンスとの積で決まる跳ね上がり電圧が大きくなって、ＩＧＢＴが耐圧破壊されるという問題があった。ここで、ソフト遮断機能が動作するまでの１〜２μｓ間に、ターンオフの信号指令が入ってきた場合としては、ノイズがＰＷＭ信号に重畳した場合がある。ノイズは、１μｓ程度の狭幅パルスであるため、このノイズの終了時にターンオフ指令と誤認される場合がある。
【０００５】
本発明の目的は、短絡検出時にソフト遮断機能を動作させるとともに、狭幅パルスが入力しても、絶縁破壊を防止できるスイッチング素子の駆動回路を提供することにある。
【０００６】
【課題を解決するための手段】
（１）上記目的を達成するため、本発明は、スイッチング素子をオン・オフ制御する駆動回路と、このスイッチング素子の短絡を検出する短絡検出手段と、この短絡手段により短絡が検出されたとき前記スイッチング素子のゲート端子電圧を、徐々に降下させるソフト遮断手段とを有するスイッチング素子の駆動回路において、前記スイッチング素子のゲート端子電圧を検出するゲート電圧検出手段と、このゲート電圧検出手段により検出されたゲート端子電圧が所定の値を超えた場合に、前記駆動回路の出力をオン状態を保持するオンパルス保持手段を備えるようにしたものである。
かかる構成により、短絡検出時にソフト遮断機能を動作させるとともに、駆動回路の出力をオン状態に保持して、狭幅パルスが入力しても、絶縁破壊を防止し得るものとなる。
【０００７】
（２）上記（１）において、好ましくは、さらに、前記スイッチング素子のゲート電圧をクランプするゲート電圧クランプ手段を備え、前記オンパルス保持手段の出力信号により前記ゲート電圧クランプ手段を動作させるようにしたものである。
【０００８】
（３）上記（１）において、好ましくは、前記スイッチング素子が、ゲート端子と第１端子と第２端子と第３の端子を有し、ゲート端子への電圧印加により、前記第１端子と第２端子間に主電流を流し、第１端子と第３端子間に主電流に比例したセンス電流を流す電圧駆動型のセンス機能付きのスイッチング素子であり、前記オンパルス保持手段は、このゲート電圧検出手段により検出されたゲート端子電圧が所定の値を超え、しかも、前記スイッチング素子の第３端子に直列に接続するセンス抵抗のセンス電圧が、所定の値を超えた場合に、前記駆動回路の出力をオン状態を保持するようにしたものである。
【０００９】
（４）上記（１）において、好ましくは、さらに、前記駆動回路に入力するパルス信号のパルス幅を拡張するパルス幅拡張手段を備えるようにしたものである。
【００１０】
【発明の実施の形態】
以下、図１及び図２を用いて、本発明の第１の実施形態によるスイッチング素子のゲート駆動回路の構成及び動作について説明する。
最初に、図１を用いて、本実施形態によるスイッチング素子のゲート駆動回路の構成及び動作について説明する。
図１は、本発明の第１の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。
【００１１】
本実施形態では、スイッチング素子のゲート駆動回路に用いられるスイッチング素子として、センス機能付きＩＧＢＴ２３を用いている。センス機能付きＩＧＢＴ２３は、第１端子（コレクタ端子）と第２端子（エミッタ端子）間に主電流を流し、第１端子（コレクタ端子）と第３端子（センスエミッタ端子）間に主電流の何百〜何千分の１のセンス電流を流すことができる。センス機能付きＩＧＢＴ２３のゲート端子には、ゲート抵抗Ｒｇが接続され、駆動回路２１により、ＰＷＭ入力信号を伝達し、ＩＧＢＴ２３をオン・オフする機能を持っている。
【００１２】
なお、第３端子（センスエミッタ端子）には、センス抵抗Ｒｓがグランドに直列に接続されている。短絡判定用比較器２７は、センス抵抗Ｒｓの電圧を測定し、センス抵抗Ｒｓの電圧が基準電圧（センス電圧検知レベル）ＶＳＤより高い場合には、短絡と判断している。短絡判定用比較器２７が短絡を判定した場合、ソフト遮断指令回路２８は、駆動回路２１のオン・オフを停止し、また、ソフト遮断用ｎＭＯＳ２９をオンして、ソフト遮断用抵抗Ｒｓｆにより、ゲート電圧を徐々に絞るため、ＩＧＢＴに流れる電流を緩やかに遮断でき、遮断時の電流変化率−ｄＩ／ｄｔと、配線インダクタンスとの積で決まる跳ね上がり電圧を低くすることができる。
【００１３】
ここで、センス抵抗Ｒｓの電圧には、スイッチング時のノイズや、短絡判定用比較器２７までの配線が長くなることにより、高周波のノイズを発生する。そこで、センス抵抗Ｒｓと短絡判定用比較器２７との間に、ノイズを除去するためのフィルタ回路２６を設けている。フィルタ回路２６は、入力電圧であるセンス抵抗Ｒｓの電圧が急激に立ち上がったとしても、出力電圧は１〜２μｓの遅れを持ってゆっくりと立ち上がる特性となっている。
【００１４】
ＰＷＭ信号として１０ｋＨｚの信号を用いた場合、ＰＷＭ信号の１周期は１００μｓである。通常、ＰＷＭ信号のオンデューティの最小値は、２〜３％に設定されているので、ＰＷＭ信号のオンパルスのパルス幅の最小値は、２〜３μｓとなる。したがって、フィルタ回路２６を追加しても、２〜３μｓのＰＷＭ信号が入力された場合は、ソフト遮断指令は１〜２μｓ程度しか遅延しないため問題はないものである。しかし、ノイズ信号のように１〜２μｓの狭幅信号が入力すると、ＰＷＭのオフ指令信号とソフト遮断指令信号の競争が起き、ＩＧＢＴ２３が耐圧破壊される恐れがある。
【００１５】
そこで、本実施形態においては、狭幅パルス対策として、ゲート電圧判定用比較器１６と、オンパルス保持指令回路１１を備えている。オンパルス保持指令回路１１が出力するオンパルス保持信号は、オア回路２２を介して駆動回路２１に入力する。
【００１６】
アーム短絡が起きると、ゲート電圧は電源電圧を越えて充電され、その結果、ＩＧＢＴの電流は、ゲート電圧の上昇に伴って、急激に増加する。従って、ゲート電圧が最も早く短絡か否かを判断できる。ゲート電圧判定用比較器１６は、ゲート電圧をモニターする回路である。ゲート電圧判定用比較器１６は、ゲート電圧が基準電圧（ゲート電圧検知レベル）ＶＧＤよりも高くなると、アーム短絡が発生したと判定する。ゲート電圧検知レベルＶＧＤは、プレーナのＩＧＢＴの場合は、この駆動回路の電源電圧（１５Ｖ）程度に設定する。また、トレンチゲートのＩＧＢＴの場合、飽和電流が非常に大きいため、電源電圧よりも低い値に設定する。例えば、ＩＧＢＴの閾値が６Ｖ程度の場合、プレーナのＩＧＢＴでは１４Ｖ程度に設定し、トレンチゲートのＩＧＢＴでは９Ｖ程度に設定する。すなわち、９〜１４Ｖに設定することが望ましい。
【００１７】
次に、図２を用いて、本実施形態によるスイッチング素子のゲート駆動回路の動作について説明する。
図２は、本発明の第１の実施形態によるスイッチング素子のゲート駆動回路の動作を示すタイムチャートである。図２は、狭幅パルスが入力した時にアーム短絡が生じた場合の動作を示している。図２の横軸は時間を示している。図２（Ａ）は駆動回路２１に入力するＰＷＭ信号を示している。図２（Ｂ）はオンパルス保持指令回路１１が出力するオンパルス保持信号を示している。図２（Ｃ）は駆動回路２１の出力信号を示している。図２（Ｄ）はＩＧＢＴ２３のゲート電圧を示している。図２（Ｅ）はＩＧＢＴ２３の中の主ＩＧＢＴ電流を示している。図２（Ｆ）はフィルタ回路２６の出力であるセンス電圧を示している。
【００１８】
図２（Ａ）に示すように、ＰＷＭ信号として、ノイズ等による狭幅パルスが入力したものとする。ここでは、パルス信号の立ち下がりでＰＷＭ信号がオンし、立ち上がりでＰＷＭがオフするものとする。すなわち、時刻ｔ１において、ＰＷＭ信号がオンし、時刻ｔ４において、ＰＷＭ信号がオフするものとする。ＰＷＭ信号のパルス幅ΔＴ１は、例えば、１μｓとする。通常のＰＷＭ信号のオンタイムの最小値は、２〜３μｓに設定しているため、１μｓの狭幅パルスは、ノイズ等によって発生するものである。
【００１９】
ＰＷＭ信号は、オア回路２２を介して、駆動回路２１に入力するが、駆動回路２１は、ターンオン，ターンオフの遅延時間を有している。すなわち、図２（Ａ）に示すように、時刻ｔ１においてＰＷＭ信号が立ち下がると、図２（Ｃ）に示すように、駆動回路２１の出力信号は、時間ΔＴ２だけ遅延して、時刻ｔ２にターンオンする。また、図２（Ａ）に示すように、時刻ｔ４においてＰＷＭ信号が立ち上がると、駆動回路２１の出力信号は、時間ΔＴ３だけ遅延してターンオフする。ターンオン，ターンオフの遅延時間ΔＴ２，ΔＴ３は、例えば、０．５μｓ程度である。
【００２０】
図２（Ｃ）に示すように、時刻ｔ２において、駆動回路２１の出力信号がターンオンすると、図２（Ｄ）に示すように、時刻ｔ２からＩＧＢＴ２３のゲート電圧が増加する。
【００２１】
この時、ＩＧＢＴ２３のアーム短絡が起きると、図２（Ｄ）に示すように、ゲート電圧は電源電圧を越えて充電される。したがって、ゲート電圧は、ゲート電圧検知レベルＶＧＤを越えることになる。ゲート電圧の上昇に伴って、図２（Ｅ）に示すように、ＩＧＢＴ２３の電流も、急激に増加する。しかし、ノイズ防止用のフィルタ２３の遅延作用によって、図２（Ｆ）に示すように、フィルタ２３の出力であるセンス電圧は、遅れて上昇する。
【００２２】
ここで、アーム短絡が起きると、時刻ｔ３において、図２（Ｄ）に示すように、ゲート電圧はゲート電圧検知レベルＶＧＤを越えるため、ゲート電圧判定比較器１６は短絡状態であることを検知し、オンパルス保持指令回路１１は、図２（Ｂ）に示すように、時刻ｔ３においてオンパルス保持信号を出力する。オンパルス保持指令回路１１としては、例えば、ワンショットマルチバイブレータを用い、オンパルス保持信号のパルス幅ΔＴ４は、例えば、２〜３μｓとしている。
【００２３】
駆動回路２１は、図２（Ａ）に示すＰＷＭ信号と、図２（Ｂ）に示すオンパルス保持信号の和で、図２（Ｃ）に示すように、駆動回路出力信号を決定する。なお、ターンオン，ターンオフの遅延時間ΔＴ２，ΔＴ３については、上述のとおりである。時刻ｔ７にオンパルス保持信号がオフになると、駆動回路出力信号は、時刻ｔ８にオフとなる。従って、ＰＷＭ信号が時刻ｔ４にオフとなり、ターンオフ遅延時間後の時刻５以降においても、駆動回路２１は、図２（Ｃ）に示すように、オンパルスを出力し続ける。したがって、図２（Ｄ）に示すように、時刻ｔ５以降でも、ゲート電圧もオフになることがないものである。
【００２４】
ここで、例えば、図２（Ｆ）に示すように、時刻ｔ６において、センス電圧がセンス電圧検知レベルＶＳＤを越えると、短絡判定用比較器２７が短絡を判定する。そして、ソフト遮断指令回路２８は、駆動回路２１のオン・オフを停止し、ソフト遮断用ｎＭＯＳ２９がオンし、ソフト遮断用抵抗Ｒｓｆにより、ゲート電圧を徐々に絞るため、図２（Ｅ）に示すように、ＩＧＢＴに流れる電流を緩やかに遮断し、遮断時の電流変化率−ｄＩ／ｄｔと、配線インダクタンスとの積で決まる跳ね上がり電圧を低くすることができる。
【００２５】
従って、ゲート電圧判定用比較器１６と、オンパルス保持指令回路１１を設けることで、狭幅パルス入力時の短絡に対しても、確実に短絡保護することが可能になった。
【００２６】
なお、ここで、オンパルス保持指令回路１１を設けない場合について簡単に説明する。オンパルス保持指令回路１１を設けない場合、狭幅パルスが、図２（Ａ）に示すように、時刻ｔ１に立ち下がり、時刻ｔ４に立ち上がったとすると、図２（Ｃ）に示すように、駆動回路の出力信号は、時刻ｔ２にオンとなり、そして、時刻ｔ５にオフとなる。一方、図２（Ｆ）に示すように、時刻６においてセンス電圧がレベルＶＳＤを越えてアース短絡が検出されると、ソフト遮断機能が動作する。
【００２７】
時刻ｔ５では、ソフト遮断指令が入る前に、ターンオフ指令が入ることとなり、ゲート電圧は、通常のスイッチング速度でゲート電圧を絞るため、高速で主回路電流を遮断し、遮断時の電流変化率−ｄＩ／ｄｔが大きく、配線インダクタンスとの積で決まる跳ね上がり電圧が大きくなって、ＩＧＢＴが耐圧破壊される恐れがあった。
【００２８】
なお、オンパルス保持指令回路１１が出力するオンパルス保持信号のオン時間ΔＴ４は、２〜３μｓとしているが、この時間は、ＩＧＢＴ２３の短絡耐量以下とすればよいものである。例えば、ＩＧＢＴの短絡耐量が１０μｓとすると、これよりも短い時間とする。オンパルスを保持すると、その間ゲート電圧は高いレベルに保持されるが、短絡耐量以下の時間で有れば、ＩＧＢＴが破壊することは防止できる。また、短絡耐量の時間が経過する前に、ソフト遮断されるため、ＩＧＢＴが破壊されることも防止できる。
【００２９】
以上のように、本実施形態では、オンパルスを保持することにより、狭幅パルス入力時に短絡に対しても、確実に短絡保護することができる。
【００３０】
次に、図３及び図４を用いて、本発明の第２の実施形態によるスイッチング素子のゲート駆動回路の構成及び動作について説明する。
最初に、図３を用いて、本実施形態によるスイッチング素子のゲート駆動回路の構成及び動作について説明する。
図３は、本発明の第２の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。なお、図１と同一符号は、同一部分を示している。
【００３１】
本実施形態では、図１に示した構成に加えて、ゲート電圧クランプ用ｎＭＯＳ１７と、ゲート電圧クランプ用抵抗Ｒｃｒからなる電圧クランプ回路１８を備えている。ゲート電圧クランプ用ｎＭＯＳ１７がオンすると、ＩＧＢＴ２３のゲート電圧ＶＧは、駆動回路２１の出力電圧ＶＤＲを、抵抗Ｒｇと抵抗ＲＣＲで分圧した電圧値（ＶＤＲ×（Ｒｃｒ／（Ｒｃｒ＋Ｒｇ）））に保持される。駆動回路２１の出力電圧ＶＤＲを１５Ｖとすると、クランプ電圧は、１０〜１２Ｖとなるようにゲート電圧クランプ用抵抗Ｒｃｒの抵抗値が設定されている。また、クランプ電圧は、ゲート電圧検知レベルＶＧＤよりも低い値に設定されている。
【００３２】
次に、図４を用いて、本実施形態によるスイッチング素子のゲート駆動回路の動作について説明する。
図４は、本発明の第２の実施形態によるスイッチング素子のゲート駆動回路の動作を示すタイムチャートである。図４は、狭幅パルスが入力した時にアーム短絡が生じた場合の動作を示している。図４の横軸は時間を示している。図４（Ａ）は駆動回路２１に入力するＰＷＭ信号を示している。図４（Ｂ）はオンパルス保持指令回路１１が出力するオンパルス保持信号を示している。図４（Ｃ）は駆動回路２１の出力信号を示している。図４（Ｄ）はＩＧＢＴ２３のゲート電圧を示している。なお、図４（Ｄ）において、破線は、ゲート電圧クランプ回路１８を用いない場合のゲート電圧を示し、図２（Ｄ）と同様である。図４（Ｄ）の実線は、クランプ回路１８が動作した場合のゲート電圧を示している。図４（Ｅ）はＩＧＢＴ２３の中の主ＩＧＢＴ電流を示している。図４（Ｆ）はフィルタ回路２６の出力であるセンス電圧を示している。
【００３３】
アーム短絡が起きると、図４（Ｆ）に示すように、ゲート電圧はゲート電圧検知レベルを越えて、ゲート電圧判定比較器１６が、短絡状態であることを検知し、図４（Ｂ）に示すように、オンパルス保持信号が出力される。駆動回路２１は、ＰＷＭ信号とオンパルス保持信号の和で、駆動回路出力信号を決定する。従って、図４（Ｃ）に示すように、ＰＷＭ信号がオフ指令となっても、オンパルスを出力し続ける。
【００３４】
さらに本実施形態では、ゲート電圧クランプ回路１８を設けることで、図４（Ｄ）に実線で示すように、オンパルス保持信号の間、ゲート電圧を低下させる。このことで、図４（Ｅ）に実線で示すように、ＩＧＢＴの短絡電流も低減することができる。
【００３５】
トレンチゲートのＩＧＢＴを使用した場合、飽和電流は、定格電流の約１０倍となるが、本方式を用いることで、短絡時のＩＧＢＴの電流を、約半分程度に低減することができる。
【００３６】
以上のように、本実施形態では、ゲート電圧判定用比較器１６と、オンパルス保持指令回路１１に加えて、ゲート電圧クランプ回路１８を設けることで、短いＰＷＭ信号入力の短絡に対しても、確実に短絡保護することが可能になるのに加えて、短絡電流も低減することが可能になるため、図１に示した例に比べて、より安全性を向上できるものである。
【００３７】
次に、図５を用いて、本発明の第３の実施形態によるスイッチング素子のゲート駆動回路の構成及び動作について説明する。
図５は、本発明の第３の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。なお、図１と同一符号は、同一部分を示している。
【００３８】
本実施形態では、図１に示した例で用いたセンス機能付きＩＧＢＴ２３の代わりに、ＩＧＢＴ２４を用いている。図１の例では、センス電流を検出して、短絡保護を実施しているが、本例では、短絡判定用比較器２７Ａは、高圧ダイオード３１のアノード電圧をモニターして、所定電圧ＶＡＤより高い場合に短絡と判断している。
【００３９】
本実施形態でも、ゲート電圧判定用比較器１６と、オンパルス保持指令回路１１を設けている。狭幅パルス信号に対して、アーム短絡が起きると、ゲート電圧はゲート電圧検知レベルを越えて、ゲート電圧判定比較器１６が、短絡状態であることを検知し、オンパルス保持回路１１が動作する。駆動回路２１は、ＰＷＭ信号とオンパルス保持信号の和で、駆動回路出力信号を決定する。従って、ＰＷＭ信号がオフ指令となっても、オンパルスを出力し続ける。その後、短絡判定用比較器２７Ａが短絡を判定し、ソフト遮断指令回路２８により、駆動回路２１のオン・オフを停止し、ソフト遮断用ｎＭＯＳ２９がオンし、ソフト遮断用抵抗Ｒｓｆにより、ゲート電圧を徐々に絞るため、ＩＧＢＴに流れる電流を緩やかに遮断し、跳ね上がり電圧を低くすることができる。
【００４０】
以上のように、本実施形態では、オンパルスを保持することにより、狭幅パルス入力時に短絡に対しても、確実に短絡保護することができる。
【００４１】
次に、図６を用いて、本発明の第４の実施形態によるスイッチング素子のゲート駆動回路の構成及び動作について説明する。
図６は、本発明の第４の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。なお、図５と同一符号は、同一部分を示している。
【００４２】
本実施形態では、図５の例におけるゲート電圧判定用比較器１６と、オンパルス保持指令回路１１に加えて、ゲート電圧クランプ用ｎＭＯＳ１７と、ゲート電圧クランプ用抵抗Ｒｃｒからなる電圧クランプ回路１８を備えている。電圧クランプ回路１８の構成動作は、図３にて説明したものと同様である。
【００４３】
狭幅パルス信号入力に対して、アーム短絡が起きると、ゲート電圧はゲート電圧検知レベルを越えて、ゲート電圧判定比較器１６が、短絡状態であることを検知し、オンパルス保持信号が働く。駆動回路２１は、ＰＷＭ信号とオンパルス保持信号の和で、駆動回路出力信号を決定する。従って、ＰＷＭ信号がオフ指令となっても、オンパルスを出力し続ける。さらに本発明では、ゲート電圧クランプ回路１８を設けることで、オンパルス保持信号の間、ゲート電圧を低下させる。このことで、ＩＧＢＴの短絡電流も低減することができる。
【００４４】
以上のように、本実施形態では、短いＰＷＭ信号入力の短絡に対しても、確実に短絡保護することが可能になるのに加えて、短絡電流も低減することが可能になるため、より安全性を向上できるものである。
【００４５】
次に、図７を用いて、本発明の第５の実施形態によるスイッチング素子のゲート駆動回路の構成及び動作について説明する。
図７は、本発明の第５の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。なお、図１と同一符号は、同一部分を示している。
【００４６】
本実施形態では、センス抵抗Ｒｓ１，Ｒｓ２がグランドに直列に接続されている。このセンス抵抗Ｒｓ１，Ｒｓ２の電圧を測定し、短絡判定用比較器２７により、短絡か否かを判断していると共に、センス電圧判定用比較器１９と、ＡＮＤ回路２０を設けている。センス電圧判定用比較器１９は、センス抵抗Ｒｓ１の電圧を測定して、所定電圧ＶＳＤ２より高い場合に短絡と判断している。
【００４７】
したがって、本実施形態では、センス電圧判定用比較器１９と、ゲート電圧判定用比較器１６が共に短絡状態を検出したことをＡＮＤ回路２０により判定し、短絡状態であると検知されると、オンパルス保持指令回路１１が動作して、オンパルス保持信号が出力される。ＩＧＢＴの電流と、ゲート電圧を同時にモニターして短絡を検出した上で、オンパルス保持を行うことで、狭幅パルス信号入力の短絡に対しても、さらに確実に短絡保護することが可能となる。
【００４８】
次に、図８を用いて、本発明の第６の実施形態によるスイッチング素子のゲート駆動回路の構成及び動作について説明する。
図８は、本発明の第６の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。なお、図７と同一符号は、同一部分を示している。
【００４９】
本実施形態では、図７の例におけるゲート電圧判定用比較器１６と、オンパルス保持指令回路１１に加えて、電圧クランプ回路１８を備えている。電圧クランプ回路１８の構成動作は、図３にて説明したものと同様である。
【００５０】
本実施形態では、オンパルス保持信号の間、ゲート電圧を低下させることで、ＩＧＢＴの短絡電流も低減することができる。従って、狭幅パルス信号入力の短絡に対しても、確実に短絡保護することが可能になるのに加えて、短絡電流も低減することが可能となる。
【００５１】
次に、図９及び図１０を用いて、本発明の第７の実施形態によるスイッチング素子のゲート駆動回路の構成及び動作について説明する。
最初に、図９を用いて、本実施形態によるスイッチング素子のゲート駆動回路の構成について説明する。
図９は、本発明の第７の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。なお、図１と同一符号は、同一部分を示している。
【００５２】
本実施形態では、図１の構成に加えて、狭幅パルス拡張回路４２とを備えている。狭幅パルス除去回路４２は、例えば、１μｓより短いパルスのパルス幅を、１μ以上のパルス幅の信号になるようにパルス幅を拡張するものである。狭幅パルス拡張回路４２は、例えば、比較器等を用いて構成することができる。
【００５３】
次に、図１０を用いて、本実施形態によるスイッチング素子のゲート駆動回路の動作について説明する。
図１０は、本発明の第７の実施形態によるスイッチング素子のゲート駆動回路の動作を示すタイムチャートである。図１０は、狭幅パルスが入力した時にアーム短絡が生じた場合の動作を示している。図１０の横軸は時間を示している。図１０（Ａ）は駆動回路２１に入力するＰＷＭ信号を示している。図１０（Ａ’）は狭幅パルス拡張回路４２が出力するＰＷＭ信号を示している。図１０（Ｂ）はオンパルス保持指令回路１１が出力するオンパルス保持信号を示している。図１０（Ｃ）は駆動回路２１の出力信号を示している。図１０（Ｄ）はＩＧＢＴ２３のゲート電圧を示している。図１０（Ｅ）はＩＧＢＴ２３の中の主ＩＧＢＴ電流を示している。図１０（Ｆ）はフィルタ回路２６の出力であるセンス電圧を示している。
【００５４】
狭幅パルス拡張回路４２は、図１０（Ａ）に示すように、時刻ｔ１１にパルス幅がΔＴ５の狭幅パルスが入力すると、図２（Ａ’）に示すように、時刻ｔ１３においてパルス幅をΔＴ６（＞ΔＴ５）に拡張して出力する。
【００５５】
駆動回路２１は、図１０（Ａ’）に示すＰＷＭ信号と、図１０（Ｂ）に示すオンパルス保持信号の和で、図１０（Ｃ）に示すように、時刻ｔ１４から駆動回路出力信号がオンになる。
【００５６】
アーム短絡が起きると、図１０（Ｆ）に示すように、ゲート電圧はゲート電圧検知レベルを越えて、ゲート電圧判定比較器１６が、短絡状態であることを検知し、図１０（Ｂ）に示すように、オンパルス保持信号が出力される。駆動回路２１は、ＰＷＭ信号とオンパルス保持信号の和で、駆動回路出力信号を決定する。従って、図１０（Ｃ）に示すように、ＰＷＭ信号がオフ指令となっても、オンパルスを出力し続ける。
【００５７】
ここで、例えば、図１０（Ｆ）に示すように、時刻ｔ１５において、センス電圧がセンス電圧検知レベルＶＳＤを越えると、短絡判定用比較器２７が短絡を判定する。そして、ソフト遮断指令回路２８は、駆動回路２１のオン・オフを停止し、ソフト遮断用ｎＭＯＳ２９がオンし、ソフト遮断用抵抗Ｒｓｆにより、ゲート電圧を徐々に絞るため、図１０（Ｅ）に示すように、ＩＧＢＴに流れる電流を緩やかに遮断し、遮断時の電流変化率−ｄＩ／ｄｔと、配線インダクタンスとの積で決まる跳ね上がり電圧を低くすることができる。
【００５８】
従って、ゲート電圧判定用比較器１６と、オンパルス保持指令回路１１を設けることで、狭幅パルス入力時の短絡に対しても、確実に短絡保護することが可能になった。
【００５９】
また、狭幅パルス拡張回路４２を設けることにより、図１０（Ａ）に示すＰＷＭ信号のパルス幅が狭い場合の短絡保護をさらに向上させることができる。例えば、図１０（Ａ）に示すように、ＰＷＭ信号が時刻ｔ１１において立ち下がり、時刻ｔ１２に立ち上がる場合、駆動回路の出力信号は、図１０（Ｃ）は時刻ｔ１３にオンとなり、さらに、時刻ｔ１３よりも後で、オンパルス保持信号が出力する時刻ｔ１３よりもオフになると、この時点では、オンパルス保持信号はまだオンとなっていないため、急激なＩＧＢＴの遮断が生じる恐れがある。このような場合でも、狭幅パルス拡張回路４２により狭いパルス幅を拡張することにより、駆動回路出力信号がオン状態を継続できるため、ＩＧＢＴの破壊を防止することができる。
【００６０】
従って、本実施形態では、さらに短いパルス幅の信号入力時の短絡に対しても、さらに確実に短絡保護することができる。
【００６１】
【発明の効果】
本発明によれば、短絡検出時にソフト遮断機能を動作させるとともに、狭幅パルスが入力しても、絶縁破壊を防止できるものとなる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。
【図２】本発明の第１の実施形態によるスイッチング素子のゲート駆動回路の動作を示すタイムチャートである。
【図３】本発明の第２の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。
【図４】本発明の第２の実施形態によるスイッチング素子のゲート駆動回路の動作を示すタイムチャートである。
【図５】本発明の第３の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。
【図６】本発明の第４の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。
【図７】本発明の第５の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。
【図８】本発明の第６の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。
【図９】本発明の第７の実施形態によるスイッチング素子のゲート駆動回路の構成を示す回路ブロック図である。
【図１０】本発明の第７の実施形態によるスイッチング素子のゲート駆動回路の動作を示すタイムチャートである。
【符号の説明】
１１…オンパルス保持指令回路
１６…ゲート電圧判定用比較器
１７…ゲート電圧クランプ用ｎＭＯＳ
１８…ゲート電圧クランプ回路
１９…センス電圧判定用比較器
２０…ＡＮＤ回路
２１…駆動回路
２３…センス機能付きＩＧＢＴ
２４…ＩＧＢＴ
２６…フィルタ回路
２７，２７Ａ…短絡判定用比較器
２８…ソフト遮断指令回路
２９…ソフト遮断用ｎＭＯＳ
３１…高圧ダイオード
４２…狭幅パルス拡張回路

Claims

スイッチング素子をオン・オフ制御する駆動回路と、このスイッチング素子の短絡を検出する短絡検出手段と、この短絡手段により短絡が検出されたとき前記スイッチング素子のゲート端子電圧を、徐々に降下させるソフト遮断手段とを有するスイッチング素子の駆動回路において、
前記スイッチング素子のゲート端子電圧を検出するゲート電圧検出手段と、
このゲート電圧検出手段により検出されたゲート端子電圧が所定の値を超えた場合に、前記駆動回路の出力をオン状態を保持するオンパルス保持手段を備えたことを特徴とするスイッチング素子の駆動回路。
請求項１記載のスイッチング素子の駆動回路において、さらに、
前記スイッチング素子のゲート電圧をクランプするゲート電圧クランプ手段を備え、
前記オンパルス保持手段の出力信号により前記ゲート電圧クランプ手段を動作させることを特徴とするスイッチング素子の駆動回路。
請求項１記載のスイッチング素子の駆動回路において、、
前記スイッチング素子が、ゲート端子と第１端子と第２端子と第３の端子を有し、ゲート端子への電圧印加により、前記第１端子と第２端子間に主電流を流し、第１端子と第３端子間に主電流に比例したセンス電流を流す電圧駆動型のセンス機能付きのスイッチング素子であり、
前記オンパルス保持手段は、このゲート電圧検出手段により検出されたゲート端子電圧が所定の値を超え、しかも、前記スイッチング素子の第３端子に直列に接続するセンス抵抗のセンス電圧が、所定の値を超えた場合に、前記駆動回路の出力をオン状態を保持することを特徴とするスイッチング素子の駆動回路。
請求項１記載のスイッチング素子の駆動回路において、さらに、
前記駆動回路に入力するパルス信号のパルス幅を拡張するパルス幅拡張手段を備えたことを特徴とするスイッチング素子の駆動回路。