JP3916334B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタ Download PDFInfo
- Publication number
- JP3916334B2 JP3916334B2 JP00705099A JP705099A JP3916334B2 JP 3916334 B2 JP3916334 B2 JP 3916334B2 JP 00705099 A JP00705099 A JP 00705099A JP 705099 A JP705099 A JP 705099A JP 3916334 B2 JP3916334 B2 JP 3916334B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- layer
- nitrogen
- forming
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010409 thin film Substances 0.000 title claims description 19
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 112
- 239000000463 material Substances 0.000 claims description 67
- 229910052757 nitrogen Inorganic materials 0.000 claims description 56
- 238000005530 etching Methods 0.000 claims description 34
- 229910045601 alloy Inorganic materials 0.000 claims description 29
- 239000000956 alloy Substances 0.000 claims description 29
- 239000007789 gas Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 20
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 15
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 12
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 7
- 229910000838 Al alloy Inorganic materials 0.000 claims description 6
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 6
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 6
- 239000000460 chlorine Substances 0.000 claims description 6
- 229910052801 chlorine Inorganic materials 0.000 claims description 6
- 229910017604 nitric acid Inorganic materials 0.000 claims description 6
- 239000010408 film Substances 0.000 description 42
- 229910052751 metal Inorganic materials 0.000 description 28
- 239000002184 metal Substances 0.000 description 28
- 229910052782 aluminium Inorganic materials 0.000 description 15
- 229910052802 copper Inorganic materials 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 9
- 150000002739 metals Chemical class 0.000 description 9
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 229910052750 molybdenum Inorganic materials 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 229910052804 chromium Inorganic materials 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- 229910000583 Nd alloy Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000035515 penetration Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/905—Plural dram cells share common contact or common trench
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は、配線構造を改良した薄膜トランジスタ、とりわけ液晶表示装置に広く用いられる薄膜トランジスタと、その製造方法に関する。
【0002】
【従来の技術】
近年、液晶表示装置は大型化、高精細化が進み、その回路に用いられる配線は低抵抗化が要求されている。図1は従来技術による薄膜トランジスタの断面構造を示したものであるが、高精細向けの薄膜トランジスタ(以下TFTと記す)は低抵抗化の要求に対応して、Al配線材料を用いることが多い。一例として、図1中の31は、そのようなAl配線材料17を使ってガラス基板30上に形成したゲート電極を示している。しかしAlは後工程での加熱によりヒロックが発生してAl配線と接する絶縁膜の絶縁耐圧を悪化させる傾向があるので、これを防止するため、通常、図中18で示すように例えばTiのような高融点金属でキャップする構造がとられる。また、ソース・ドレイン電極32、33においてAlを用いる場合、コンタクト層であるn+型の非晶質Si層22との良好なコンタクトの形成とAlの拡散を防止するためのバリア層19と、やはりヒロック防止のためのキャップ層21でAl層20を挟み込む構造がとられる。なおキャップ層21は、液晶表示装置の画素電極23との良好なコンタクトを形成するためにも必要である。
【0003】
しかし、このような構造においては、以下に示すような問題が発生する。すなわち、ゲート電極31においては比較的高い抵抗を示す高融点金属のキャップ層18とAl層17の間で後工程の熱処理によって相互拡散を起こし、界面近傍を中心に高抵抗の領域が形成され、配線抵抗が上昇してしまう。また、熱処理時の基板30からゲート電極31への不純物の拡散はTFTの特性のばらつきの原因となる。このような問題に対し、キャップ層21には窒素を含有したTi(以下TiNと記す)を用いたり、基板30とAl配線層17の間にはSiO膜(図示せず)を形成し、ブロック層とする方法が開示されているが、例えばドライエッチング法によりエッチングする場合TiNはAlに比ベエッチングレートが低いためオーバーハングが形成されてしまい、このオーバーハングは、後に配線層上に絶縁膜を形成する際にその下のAl材料層の側部にボイド(空隙)ができて絶縁膜の絶縁性能が悪化する原因となる。またSiO膜を形成することは、そのための成膜装置が別に必要になると同時に工程増となるため、製造コストの上昇に通じる。ソース・ドレイン電極32、33においても、前述の相互拡散による抵抗上昇が起こる。
【0004】
更に、特定のエッチング液で三層構造の配線を一括エッチングする方法は経済的であり広く用いられているが、この場合には以下に示す問題がある。すなわち、一般的に、ゲート絶縁膜35のようにプラズマCVD法により形成された膜は段差部で図3に破線36で示したようにクラックが入りやすく、ソース・ドレイン電極をエッチングする際、このクラックから薬液がゲート電極層にまでしみこみ、ゲート電極層に欠陥を生じてしまう。これは、ゲート電極とソース・ドレイン電極層で同一の材料が用いられる場合には特に深刻である。これに対しても、TiN等でAl配線を挟み込む構造が開示されており、この場合ドライエッチング法で配線形成可能なため薬液のしみこみの問題は回避可能だが、オーバーハング形状の問題は回避できないので品質の低下は免れない。
【0005】
【発明が解決しようとする課題】
以上のような問題点を鑑み、本発明は、容易に製作可能でAl、Cu等の低抵抗材料をキャップ層とともに用いたときに生じる抵抗上昇がなく、且つオーバーハングのない配線構造を備えるとともに、エッチング液の浸透による配線ダメージのない薄膜トランジスタと、その製造方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明による薄膜トランジスタは、半導体層と、ゲート電極と、前記ゲート電極に接続された走査線とを含む薄膜トランジスタであって、前記ゲート電極および前記走査線の少なくとも一方は、Moに窒素を含有させた材料からなる下層配線層と、前記下層配線層の上に形成された、AlまたはAlを主成分とする合金からなる主配線層と、前記主配線層の上に形成された、Moに窒素を含有させた材料からなる上層配線層とを含み、前記下層配線層の材料が含有する窒素量が前記上層配線層の材料が含有する窒素量よりも多い。
ある実施形態では、前記ゲート電極および前記走査線の少なくとも一方が、オーバーハングのない側面を有する。また、ある実施形態では、前記ゲート電極および前記走査線の少なくとも一方が、階段状の側面を有する。
【0007】
本発明による薄膜トランジスタの製造法は、基板の上に、Moに窒素を含有させた材料からなる下層配線層を形成する工程と、前記下層配線層の上に、AlまたはAlの合金からなる主配線層を形成する工程と、前記主配線層の上に、Moに前記下層配線層の材料に含有される窒素量よりも少ない量の窒素を含有させた材料からなる上層配線層を形成する工程と、前記上層配線層の上にレジスト層を形成する工程と、前記レジスト層の露光及び現像を行って所望のパターンを有するレジスト層を形成する工程と、前記上層配線層、前記主配線層、及び前記下層配線層に対して、前記所望のパターンを有するレジスト層をマスクとし、リン酸、酢酸、及び硝酸を混合したエッチング液を用いてウェットエッチング処理を行う工程と、前記レジスト層を除去してゲート電極および走査線の少なくとも一方を完成させる工程とを含む。
ある実施形態では、前記ゲート電極および前記走査線の少なくとも一方に、オーバーハングのない側面が形成される。また、ある実施形態では、前記ゲート電極および前記走査線の少なくとも一方に、階段状の側面が形成される。
【0008】
本発明による他の薄膜トランジスタは、半導体層と、前記半導体層の上に形成されたソース電極およびドレイン電極と、前記半導体層の上に形成され、前記ソース電極または前記ドレイン電極に接続された信号線とを含む薄膜トランジスタであって、前記ソース電極、前記ドレイン電極、および前記信号線は、Moに窒素を含有させた材料からなる下層配線層と、前記下層配線層の上に形成された、AlまたはAlを主成分とする合金からなる主配線層と、前記主配線層の上に形成された、Moに窒素を含有させた材料からなる上層配線層とを含み、前記下層配線層の材料が含有する窒素量が前記上層配線層の材料が含有する窒素量よりも多い。
ある実施形態では、前記ソース電極、前記ドレイン電極、および前記信号線が、オーバーハングのない側面を有する。また、ある実施形態では、前記ソース電極、前記ドレイン電極、および前記信号線が、階段状の側面を有する。
【0009】
本発明による薄膜トランジスタの製造方法は、半導体層の上に、非晶質シリコン層を形成する工程と、前記非晶質シリコン層の上に、Moに窒素を含有させた材料からなる下層配線層を形成する工程と、前記下層配線層の上に、AlまたはAlの合金からなる主配線層を形成する工程と、前記主配線層の上に、Moに前記下層配線層の材料が含有する窒素量よりも少ない量の窒素を含有させた材料からなる上層配線層を形成する工程と、前記上層配線層の上にレジスト層を形成する工程と、前記レジスト層の露光及び現像を行って所望のパターンを有するレジスト層を形成する工程と、前記上層配線層及び前記主配線層に対して、前記所望のパターンを有するレジスト層をマスクとし、リン酸、酢酸、及び硝酸を混合したエッチング液を用いてウェットエッチング処理を行う工程と、前記下層配線層に対して、前記所望のパターンを有するレジスト層をマスクとし、塩素を含むガスを用いてドライエッチング処理を行う工程と、前記レジスト層を除去してソース電極、ドレイン電極、および信号線を完成させる工程とを含む。
ある実施形態では、前記ソース電極、前記ドレイン電極、および前記信号線に、オーバーハングのない側面が形成される。また、ある実施形態では、前記ソース電極、前記ドレイン電極、および前記信号線に、階段状の側面が形成される。
【0010】
上述の本発明の薄膜トランジスタは、前記積層構造の下層配線層材料膜、主配線層材料膜及び上層配線層材料膜を順次成膜し、得られた積層膜をパターニングして、当該積層構造の配線層を形成する工程を含む方法により製造される。
【0011】
【発明の実施の形態】
本発明では、基板として任意の絶縁性基板を使用することができる。例えば、本発明のTFTを液晶表示装置で使用する場合には、絶縁性基板として透明なガラス基板等を使用すればよい。
【0012】
本発明のTFTは、そのような絶縁性基板上に、少なくともゲート電極及びこれに接続された走査線、ゲート絶縁膜、半導体層、ソース・ドレイン電極及びこれに接続された信号線を配したものである。ソース・ドレイン電極の上には、最終保護膜として絶縁膜が設けられることがある。また、液晶表示装置で使用するTFTの場合には、このほかに画素電極が設けられる。
【0013】
上記のように、ゲート電極には走査線が接続されるが、本明細書において単に「ゲート電極」又は「ゲート配線」という語を用いる場合、それはゲート電極とこれに接続する配線(走査線)を含むものである。そして本発明においてはゲート電極と走査線のどちらか一方を本発明の積層構造とすることができ、あるいはゲート電極と走査線の両方を本発明の積層構造としてもよい。同様に、ソース・ドレイン電極には信号線が接続され、本明細書において単に「ソース・ドレイン電極」又は「ソース・ドレイン配線」という語を用いる場合、それはソース・ドレイン電極とこれに接続する配線(信号線)を含むものであり、そして本発明においてはソース・ドレイン電極と信号線のどちらか一方を本発明の積層構造とすることができ、あるいは両方を本発明の積層構造とすることもできる。また、本明細書において本発明の積層構造を持つものとして単に「電極」あるいは「配線」という語を使用する場合にも、それらは電極とそれに接続する配線の両方を意味しうるものと解される。本発明の積層構造の電極(配線)は、低抵抗化に有効なものであり、そのため走査線や信号線にとってより有利なものとなる。
【0014】
本発明のTFTにおいては、ゲート電極及び/又は走査線か、ソース・ドレイン電極及び/又は信号線か、あるいはそれらの両方を、(a)Al及びCuより選ばれた金属又はこれを主成分とする合金から形成した主配線層を、Ti、Mo、W、Cr、Al及びCuより選ばれた金属又はこれらの金属の合金に窒素を含有させた材料の下層配線層と、Ti、Mo、W、Cr、Al及びCuより選ばれた金属又はこれらの金属の合金に窒素を含有させた材料の上層配線層とで挟んだ積層構造を有し、且つ、この積層構造の下層配線層と上層配線層で使用する金属又は合金を異なるものとするか、あるいは、(b)Al及びCuより選ばれた金属又はこれを主成分とする合金から形成した主配線層を、Ti、Mo、W、Cr、Al及びCuより選ばれた金属又はこれらの金属の合金に窒素を含有させた材料の下層配線層と、この下層配線層と同一の金属又は合金に窒素を含有させた材料の上層配線層とで挟んだ積層構造を有し、且つ、この積層構造の下層配線層と上層配線層の材料の含有する窒素量を異なるものとする。
【0015】
主配線層の材料としては、AlもしくはAlと他の金属との合金、又はCuもしくはCuと他の金属との合金を使用することができる。
【0016】
一方、主配線層を挟み、且つそれと接触する下層配線層及び上層配線層の材料としては、Ti、Mo、W、Cr、Al及びCuより選ばれた金属又はこれらの金属の合金に窒素を含有させた材料を使用する。この場合の合金は、Ti、Mo、W、Cr、Al及びCuのうちの2種以上の金属の合金である。更に、下層配線層と上層配線層の材料の金属又は合金は、窒素を含有することが必要である。本発明においてこのように窒素を含有する金属又は合金は、一般的には窒化物とみなすことができる材料である。これらの材料における窒素含有量は、熱処理時の拡散による配線抵抗の有意の上昇を防ぐのに有効な量であればよく、使用する材料と熱処理温度等の条件に応じて適宜決定すればよい。
【0017】
Ti、Mo、W、Cr、Al及びCu等の金属又はそれらの合金の窒化物は、加熱による拡散に対するブロック性が高いので、ゲート配線あるいはソース・ドレイン配線形成後の工程の熱処理にさらされても、抵抗上昇のない高品位の配線を得るのを可能にする。図2は、各種金属及び窒化物の膜と積層膜を320℃でアニール後の抵抗上昇率を、四探針比抵抗測定器で室温にて測定したデータを示している。
【0018】
この結果によると、Tiはアニール時間が長くなるに従い抵抗が著しく上昇することが分かる。これは、時間とともに酸化が進行し抵抗が上昇したためと思われる。一方、Alは表面は酸化されるが内部に酸化が進行しないため、抵抗は一定のままである。これに対し、Al/Tiの積層膜(空気にさらされて酸化作用を受ける側がTi膜)は両者の中間の上昇率を示し、表面のTiの酸化により上昇した抵抗値ともAlの抵抗値とも異なる値を示す。また、このAl/Ti積層膜の抵抗上昇は真空中で加熱した場合でも発生し、Tiの酸化と無関係であることが判明した。これらの結果に対して、AlとTiN又はMoNを積層したサンプルは、加熱時間と関係なく元の抵抗値を維持することが判明した。
【0019】
ここに挙げたTi、Mo、W、Cr、Al及びCu等の金属又はそれらの合金の窒化物は、窒素の含有量を変化させることにより、特定のエッチャントに対するエッチングレートを変化させることができる。すなわち、これらの金属又は合金の窒素含有量が増加すると、特定のエッチング液に対するエッチングレートは低下する。ドライエッチングについては、窒素含有量とエッチングレートとの間にウェットエッチングの場合のような一般的な法則性は認められないが、所定の金属又は合金については、窒素含有量とエッチングレートとの間に一定の相関関係が見いだされる。また、これらの金属又は合金の窒化物の特定のエッチャントによるウェットエッチングやドライエッチングにおける選択性はその窒化物のもとになった金属又は合金と変わらず、金属又は合金がエッチングされるエッチャントにはその窒化物もエッチングされる。そこで、本発明では、これらの特性を組み合わせることによって、上層配線層、主配線層及び下層配線層のエッチングされる量を、より上の層の材料のエッチング量が下の層の材料のエッチング量と同じかあるいはそれより多くなるように選択することにより、オーバーハングの形成を防止する。
【0020】
このようにして、本発明によれば、主配線層とこれに接触する下層配線層及び上層配線層との間の熱拡散が防止されるため、形成した配線の抵抗が上昇することはなく、また、形成した配線形状にオーバーハングは認められなくなり、信頼性の高いTFTの提供が可能になる。更に、本発明による積層ソース・ドレイン電極の形成に際しては、上層配線層と下層配線層の組み合わせを適宜選択することにより、ウェットエッチングを用いた場合に下層配線層をエッチングストッパーとして利用することができ、下層配線(ゲート配線)へのダメージを防止することが可能となる。
【0021】
本発明の積層構造の配線に用いられる各材料用のエッチャントは、当該技術分野において周知であり、実際に使用する材料に応じて適宜選ぶことができる。
【0022】
本発明においては、AlもしくはCu又はそれらの一方を主成分とする合金から作られる主配線層に接触する層として、熱拡散のブロックに有効な上述の窒素を含む下層配線層と上層配線層を備えた三層構造を含む配線を用いることが必須である。そして本発明においては、このような三層構造の配線の上(すなわち上述の上層配線層の上)又は下(すなわち上述の下層配線層の下)に、あるいはそれらの両方に、更に別の層を設けた積層構造の配線としても差し支えない。例えば、ガラス基板上に液晶表示装置用のTFTを製作する場合、製造方法によっては、ソース・ドレイン電極に接続された信号線の下に非晶質シリコン層が存在する場合があり、この場合の信号線はこの非晶質シリコン層の上に上述の三層構造が設けられた四層からなる積層構造となる。
【0023】
本発明のTFTにおける積層配線は、ゲート電極を構成するものであってもよく、あるいはソース・ドレイン電極を構成するものであってもよい。
【0024】
また、本発明の積層配線における材料の組み合わせは様々であるが、例えば、主配線層材料としてAl又はAl合金を使用し、そして下層配線層材料として窒素を含有するAl又はAl合金、上層配線層材料として窒素を含有するMo又はMoと例えばTiとの合金等を使用することができる。下層配線層に窒素を含有するAl又はAl合金を使用する積層配線は、特にゲート電極用に好適である。
【0025】
また、本発明の積層構造の配線を形成するやり方にも、様々なものが考えられる。例えば、積層構造を形成する三つの層(上層配線層、主配線層及び下層配線層)を同一のエッチャントで一括にエッチングしてもよく、あるいは三層を順次それぞれ別個のエッチャントでエッチングしてもよく、あるいは三層のうちの二つを同じエッチャントでエッチングし、もう一つをそれとは異なるエッチャントでエッチングしてもよい。後者の例としては、上層及び主配線層を同一のエッッチャントで、そして下層配線層を別のエッチャントでエッチングするものを挙げることができ、具体的な例として、Mo系の材料の上層配線層とAl系材料の主配線層をリン酸系のエッチャントでウェットエッチングし、Ti系材料の下層配線層を塩素系ガスでドライエッチングする例を挙げることができる。この場合には、本発明の三層構造の配線をソ−ス・ドレイン電極として形成する場合においても、Ti系材料の下層配線層がウェットエッチングの際のエッチングストッパーとして働いて、ゲート絶縁膜へのエッチング液の浸透を防止することが可能であり、非常に有利である。このように、下層配線層を主配線層のエッチングの際のエッチングストッパーとして働くことのできる材料から形成するようにすれば、主配線層のエッチングをウェットエッチングとすることができ、Ti系材料の上層配線層を用いた場合にもこのオーバーハングの形成を防ぎながら、且つ下層配線層へのエッチング液の浸透を防ぎながら、Al系材料の主配線層を形成することが可能である。
【0026】
【実施例】
次に、実施例により本発明を更に説明する。
【0027】
〔実施例1〕
この例は、TFTのゲート電極に本発明を適用した場合を説明するものである。
まず、図3(a)に示すように、ガラス製の絶縁性基板30の上に、窒素を含有するAl層1を約50nm成膜した。この成膜は、通常のスパッタ法を用いてArガスにN2 ガスを約4:1の比率で混合したガスを導入して行った。こうして形成した窒素を含むAl層1の上に、更にAl層2を約150nm成膜し、次に窒素を含有するMo層3を50nm成膜した。窒素を含有するMo層3の成膜は、通常のスパッタ法を用いてArガスにN2 ガスを約9:1の比率で混合したガスを導入して行った。
【0028】
こうして形成した三層膜の上にレジスト材料を塗布し、続いて露光及び現像を行って、図3(b)に示したように所望パターンのレジスト層4を形成した。次に、図3(c)に示したように、レジスト層4をマスクにしてウェットエッチング法により三層膜をエッチングした。エッチング液としては、リン酸、酢酸、硝酸を混合した通常のAlエッチング液を用いた。その後、レジスト層4を剥離除去して、図3(d)に示した三層構造のゲート電極40を完成した。
【0029】
こうして形成したゲート電極40を、走査型電子顕微鏡(SEM)で観察したところ、図3(d)に概略的に示したとおりの、オーバーハングのない階段状の側面を有する構造であることが確認された。完成したゲート電極40の電気抵抗は、先に図2を参照して説明したのと同様に、熱処理を施した後においてもAlと同等の値であった。
【0030】
〔実施例2〕
この例は、TFTのゲート電極に本発明を適用したもう一つの例である。
図4(a)に示したように、ここではまず窒素を含有するMo層5を約50nm成膜した。この成膜は、通常のスパッタ法を用いてArガスにN2 ガスを約6:4の比率で混合したガスを導入して行った。形成した窒素含有Mo層5の上に、更にAl層6を約150nm成膜し、次に窒素を含有するMo層7を50nm成膜した。このMo層7の成膜は、通常のスパッタ法を用いてArガスにN2 ガスを約9:1の比率で混合したガスを導入して行った。続いて、形成した三層膜を実施例1で説明したのと同じやり方でパターニングして、図4(b)に示した三層構造のゲート電極41を得た。
【0031】
こうして形成したゲート電極41を、SEMで観察したところ、図4(b)に概略的に示したとおりの、オーバーハングのない階段状の側面を有する構造であることが確認された。このゲート電極41の電気抵抗は、熱処理を施した後においてもAlと同等であった。
【0032】
実施例1と2は三層構造の配線(ゲート配線)の例であるが、抵抗上昇を防止する目的のためには、上述のとおりに低抵抗層であるAlの主配線層と接する層が窒素を含有する金属又は合金層であればよく、本発明の積層配線においてはこのような窒素含有層の下(下層配線層の場合)あるいは上(上層配線層の場合)に更に別の層が存在しても差し支えない。
【0033】
〔実施例3〕
この例は、TFTのソース・ドレイン電極に本発明を適用した場合を説明するものである。
図5(a)に示したように、実施例1に従って形成したゲート電極40上に、ゲート絶縁膜51(CVD法で形成したシリコン窒化膜)、半導体層52(CVD法で形成した非晶質シリコン膜)、チャネル保護膜53(CVD法で形成したシリコン窒化膜を選択的に除去して形成したもの)を順次形成した後、コンタクト層となるn+型の非晶質Si層54をCVD法で形成した。ここまでの工程は、先に示した実施例1と従来技術の組み合わせにより行うことができる。
【0034】
次に、図5(b)に示したように、n+型非晶質Si層54の上に、この非晶質Si層54と接する側の一部にのみ窒素を含有するTi層55を約50nm成膜した。この成膜は、通常のスパッタ法を用いて、初期の20nmはArガスのみでTi層(図示せず)を形成し、続いてArガスにN2 ガスを約1:1の比率で混合したガスを導入して窒素を含有するTi層(図示せず)を形成するようにして行った。こうして作った一部にのみ窒素を含有するTi層55の上に、更にスパッタ法でAl−Nd合金層56を約150nm成膜し、次に窒素を含有するMo層57を50nm成膜した。この窒素含有Mo層57の成膜は、通常のスパッタ法を用いてArガスにN2 ガスを約9:1の比率で混合したガスを導入して行った。続いて、最上層の窒素含有Mo層57の上に、レジスト材料を塗布し、露光及び現像を行って、図5(c)に示したように所望パターンのレジスト層58を形成した。
【0035】
次に、レジスト層58をマスクにし、リン酸、酢酸、硝酸を混合した通常のAlエッチング液を用いたウェットエッチングを行った。このウェットエッチングでは、図6(a)に示したように、上層の窒素含有Mo層57と主配線層(低抵抗層)のAl−Nd合金層56のみが除去され、下層の一部に窒素を含有するTi層55は除去されない。次いで、この一部に窒素を含有するTi層55とその下のn+型非晶質シリコン層54を、塩素系ガスを用いたドライエッチング法により一括エッチングした(図6(b))。続いて、レジスト層58を剥離除去して、図6(c)に示したソース・ドレイン電極61、62を完成した。なお、Alは塩素系ガスによりエッチングされるが、この例の積層構造配線(ソース・ドレイン配線)の主配線層材料として用いたAl−Nd合金は表面に析出したNdにより塩素系ガスによるエッチングが阻止されるため、エッチング後に形成されたソース・ドレイン電極61、62は図示のとおりオーバーハング形状にならなかった。
【0036】
この例におけるように、積層構造のソース・ドレイン電極の下層としての金属層をソース・ドレイン電極の主配線層のエッチングの際のエッチングストッパーとして用いれば、この下層の金属層のようなスパッタ法で形成したものにはCVD法で形成した絶縁膜に見られるようなクラックがないため、主配線層のパターニングをウェットエッチング法で行った場合においても、下層へのエッチング液の浸透に起因するゲート配線の断線は確実に抑制される。またエッチングストッパーとして活用された窒素を含有するTi層のエッチングはその下の半導体層のエッチングと同時に行われるので、工程増にもならない。
【0037】
このようにして、この例においては、図6(c)に示すオーバーハングのない、低抵抗のソース・ドレイン電極61、62が、ゲート層40にダメージを与えることなく形成できた。
【0038】
更に、図6(c)のソース・ドレイン電極61、62上に最終保護膜を形成し、この膜に形成した開口部を通じてソース電極61に接続する画素電極を形成して、一般的な構造を図1を参照して説明した液晶表示装置用のTFTを製造することも可能であるが、そのための最終保護膜形成工程も画素電極形成工程も当該技術分野において周知であり、ここで詳細に説明するまでもない。
【0039】
また、上記の例においては、逆スタガ型チャネルプロテクトタイプのTFTを例に本発明を説明したが、本発明は逆スタガ型チャネルエッチタイプのTFTに適用することも、あるいはスタガ型のTFTに適用することもできることは、容易に理解されよう。
【0040】
以上のように、本発明によれば低抵抗且つオーバーハングのない配線構造を得ることができ、更にゲート配線においてはガラス基板からの不純物の拡散を防止でき、ソース・ドレイン配線においては下部のゲート配線へのダメージのない配線も形成可能である。従って、高精細液晶表示装置における配線抵抗上昇によるTFT駆動能力の低下、エッチング形状不良による信頼性低下を防止でき、品質、信頼性の向上に大きく寄与するものである。
【図面の簡単な説明】
【図1】従来技術によるTFTを説明する図である。
【図2】各種配線材料のアニール時間と抵抗上昇率との関係を示すグラフである。
【図3】実施例1の製造工程を説明する図である。
【図4】実施例2の製造工程を説明する図である。
【図5】実施例3の製造工程の前半を説明する図である。
【図6】実施例3の製造工程の前半を説明する図である。
【符号の説明】
1…窒素含有Al層
2、6…Al層
3、5、7、57…窒素含有Mo層
23…画素電極
30…基板
31、40、41…ゲート電極
32、61…ソース電極
33、62…ドレイン電極
35、51…ゲート絶縁膜
52…半導体層
53…チャネル保護膜
54…非晶質Si層
55…窒素含有Ti層
56…Al−Nd合金層
58…レジスト層
Claims (12)
- 半導体層と、ゲート電極と、前記ゲート電極に接続された走査線とを含む薄膜トランジスタであって、
前記ゲート電極および前記走査線の少なくとも一方は、
Moに窒素を含有させた材料からなる下層配線層と、
前記下層配線層の上に形成された、AlまたはAlを主成分とする合金からなる主配線層と、
前記主配線層の上に形成された、Moに窒素を含有させた材料からなる上層配線層とを含み、
前記下層配線層の材料が含有する窒素量が前記上層配線層の材料が含有する窒素量よりも多い薄膜トランジスタ。 - 前記ゲート電極および前記走査線の少なくとも一方が、オーバーハングのない側面を有する請求項1に記載の薄膜トランジスタ。
- 前記ゲート電極および前記走査線の少なくとも一方が、階段状の側面を有する請求項1または2に記載の薄膜トランジスタ。
- 基板の上に、Moに窒素を含有させた材料からなる下層配線層を形成する工程と、
前記下層配線層の上に、AlまたはAlの合金からなる主配線層を形成する工程と、
前記主配線層の上に、Moに前記下層配線層の材料に含有される窒素量よりも少ない量の窒素を含有させた材料からなる上層配線層を形成する工程と、
前記上層配線層の上にレジスト層を形成する工程と、
前記レジスト層の露光及び現像を行って所望のパターンを有するレジスト層を形成する工程と、
前記上層配線層、前記主配線層、及び前記下層配線層に対して、前記所望のパターンを有するレジスト層をマスクとし、リン酸、酢酸、及び硝酸を混合したエッチング液を用いてウェットエッチング処理を行う工程と、
前記レジスト層を除去してゲート電極および走査線の少なくとも一方を完成させる工程と、を含む薄膜トランジスタの製造方法。 - 前記ゲート電極および前記走査線の少なくとも一方に、オーバーハングのない側面が形成される請求項4に記載の製造方法。
- 前記ゲート電極および前記走査線の少なくとも一方に、階段状の側面が形成される請求項4または5に記載の製造方法。
- 半導体層と、前記半導体層の上に形成されたソース電極およびドレイン電極と、前記半導体層の上に形成され、前記ソース電極または前記ドレイン電極に接続された信号線とを含む薄膜トランジスタであって、
前記ソース電極、前記ドレイン電極、および前記信号線は、
Moに窒素を含有させた材料からなる下層配線層と、
前記下層配線層の上に形成された、AlまたはAlを主成分とする合金からなる主配線層と、
前記主配線層の上に形成された、Moに窒素を含有させた材料からなる上層配線層とを含み、
前記下層配線層の材料が含有する窒素量が前記上層配線層の材料が含有する窒素量よりも多い薄膜トランジスタ。 - 前記ソース電極、前記ドレイン電極、および前記信号線が、オーバーハングのない側面を有する請求項7に記載の薄膜トランジスタ。
- 前記ソース電極、前記ドレイン電極、および前記信号線が、階段状の側面を有する請求項7または8に記載の薄膜トランジスタ。
- 半導体層の上に、非晶質シリコン層を形成する工程と、
前記非晶質シリコン層の上に、Moに窒素を含有させた材料からなる下層配線層を形成する工程と、
前記下層配線層の上に、AlまたはAlの合金からなる主配線層を形成する工程と、
前記主配線層の上に、Moに前記下層配線層の材料が含有する窒素量よりも少ない量の窒素を含有させた材料からなる上層配線層を形成する工程と、
前記上層配線層の上にレジスト層を形成する工程と、
前記レジスト層の露光及び現像を行って所望のパターンを有するレジスト層を形成する工程と、
前記上層配線層及び前記主配線層に対して、前記所望のパターンを有するレジスト層をマスクとし、リン酸、酢酸、及び硝酸を混合したエッチング液を用いてウェットエッチング処理を行う工程と、
前記下層配線層に対して、前記所望のパターンを有するレジスト層をマスクとし、塩素を含むガスを用いてドライエッチング処理を行う工程と、
前記レジスト層を除去してソース電極、ドレイン電極、および信号線を完成させる工程と、を含む薄膜トランジスタの製造方法。 - 前記ソース電極、前記ドレイン電極、および前記信号線に、オーバーハングのない側面が形成される請求項10に記載の製造方法。
- 前記ソース電極、前記ドレイン電極、および前記信号線に、階段状の側面が形成される請求項10または11に記載の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00705099A JP3916334B2 (ja) | 1999-01-13 | 1999-01-13 | 薄膜トランジスタ |
US09/477,059 US6255706B1 (en) | 1999-01-13 | 2000-01-03 | Thin film transistor and method of manufacturing same |
TW089100107A TW452986B (en) | 1999-01-13 | 2000-01-05 | Thin film transistor and method of manufacturing same |
KR1020000000852A KR100638152B1 (ko) | 1999-01-13 | 2000-01-10 | 박막 트랜지스터 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00705099A JP3916334B2 (ja) | 1999-01-13 | 1999-01-13 | 薄膜トランジスタ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006173459A Division JP2006261705A (ja) | 2006-06-23 | 2006-06-23 | 薄膜トランジスタ及びその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2000208773A JP2000208773A (ja) | 2000-07-28 |
JP2000208773A5 JP2000208773A5 (ja) | 2006-08-17 |
JP3916334B2 true JP3916334B2 (ja) | 2007-05-16 |
Family
ID=11655239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00705099A Expired - Fee Related JP3916334B2 (ja) | 1999-01-13 | 1999-01-13 | 薄膜トランジスタ |
Country Status (4)
Country | Link |
---|---|
US (1) | US6255706B1 (ja) |
JP (1) | JP3916334B2 (ja) |
KR (1) | KR100638152B1 (ja) |
TW (1) | TW452986B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11296121B2 (en) | 2008-07-31 | 2022-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
Families Citing this family (77)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW475269B (en) * | 1999-03-30 | 2002-02-01 | Seiko Epson Corp | Method of manufacturing thin-film transistor |
US6759281B1 (en) * | 1999-04-26 | 2004-07-06 | Samsung Electronics Co., Ltd. | Method of making a display switch having a contact hole through a passivation layer and a color filter |
JP2001223365A (ja) * | 2000-02-10 | 2001-08-17 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
TW490857B (en) * | 2001-02-05 | 2002-06-11 | Samsung Electronics Co Ltd | Thin film transistor array substrate for liquid crystal display and method of fabricating same |
KR100799464B1 (ko) * | 2001-03-21 | 2008-02-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
JP4920140B2 (ja) * | 2001-05-18 | 2012-04-18 | ゲットナー・ファンデーション・エルエルシー | 液晶表示装置及びその製造方法 |
JP4300728B2 (ja) * | 2001-10-17 | 2009-07-22 | マツダ株式会社 | 車両の変速操作装置 |
KR100870019B1 (ko) * | 2002-09-18 | 2008-11-21 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그의 제조 방법 |
KR100883769B1 (ko) * | 2002-11-08 | 2009-02-18 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판 제조방법 |
US8514340B2 (en) | 2002-11-08 | 2013-08-20 | Lg Display Co., Ltd. | Method of fabricating array substrate having double-layered patterns |
JP4316896B2 (ja) | 2003-01-09 | 2009-08-19 | 株式会社 日立ディスプレイズ | 表示装置とその製造方法 |
JP2004253511A (ja) * | 2003-02-19 | 2004-09-09 | Hitachi Displays Ltd | 表示装置 |
JP4038485B2 (ja) * | 2003-03-12 | 2008-01-23 | 三星エスディアイ株式会社 | 薄膜トランジスタを備えた平板表示素子 |
KR100669688B1 (ko) * | 2003-03-12 | 2007-01-18 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 이를 구비한 평판표시소자 |
KR100938885B1 (ko) * | 2003-06-30 | 2010-01-27 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판과 제조방법 |
JP4729661B2 (ja) * | 2003-07-11 | 2011-07-20 | 奇美電子股▲ふん▼有限公司 | ヒロックが無いアルミニウム層及びその形成方法 |
KR100623247B1 (ko) * | 2003-12-22 | 2006-09-18 | 삼성에스디아이 주식회사 | 평판표시장치 및 그의 제조방법 |
JP2005217088A (ja) * | 2004-01-29 | 2005-08-11 | Chi Mei Electronics Corp | 基板上の配線および配線形成方法 |
KR101000451B1 (ko) * | 2004-02-05 | 2010-12-13 | 삼성전자주식회사 | Tft lcd 기판의 알루미늄 배선 형성방법과 이에의한 tft lcd 기판 |
KR100626007B1 (ko) * | 2004-06-30 | 2006-09-20 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 상기 박막 트랜지스터의 제조방법, 이박막 트랜지스터를 구비한 평판표시장치, 및 이평판표시장치의 제조방법 |
JP4974493B2 (ja) * | 2004-08-20 | 2012-07-11 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
KR101046928B1 (ko) * | 2004-09-24 | 2011-07-06 | 삼성전자주식회사 | 박막 트랜지스터 표시판과 그 제조방법 |
KR101122228B1 (ko) | 2004-10-26 | 2012-03-19 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
KR20060062913A (ko) | 2004-12-06 | 2006-06-12 | 삼성전자주식회사 | 표시 장치용 배선과 상기 배선을 포함하는 박막트랜지스터 표시판 및 그 제조 방법 |
US7709873B2 (en) * | 2005-03-31 | 2010-05-04 | Intel Corporation | Polymer memory with adhesion layer containing an immobilized metal |
JP2006332209A (ja) | 2005-05-24 | 2006-12-07 | Sharp Corp | 薄膜トランジスタ基板及びその製造方法 |
TWI354350B (en) | 2005-05-25 | 2011-12-11 | Au Optronics Corp | Copper gate electrode and fabricating method there |
KR20060131071A (ko) * | 2005-06-15 | 2006-12-20 | 삼성전자주식회사 | 표시 장치용 배선, 이를 포함하는 박막 트랜지스터 표시판및 그 제조 방법 |
KR101167661B1 (ko) | 2005-07-15 | 2012-07-23 | 삼성전자주식회사 | 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법 |
KR101168728B1 (ko) | 2005-07-15 | 2012-07-26 | 삼성전자주식회사 | 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법 |
KR101191402B1 (ko) | 2005-07-25 | 2012-10-16 | 삼성디스플레이 주식회사 | 포토레지스트 스트리퍼 조성물, 이를 이용하는 배선 형성방법 및 박막 트랜지스터 기판의 제조 방법 |
EP1998374A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
KR101158896B1 (ko) * | 2005-10-28 | 2012-06-25 | 삼성전자주식회사 | 박막트랜지스터 기판 및 이의 제조방법과,박막트랜지스터를 갖는 액정표시패널 및 전계발광 표시패널 |
KR101171187B1 (ko) | 2005-11-07 | 2012-08-06 | 삼성전자주식회사 | 박막 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는액정 표시 장치 |
KR20070049278A (ko) * | 2005-11-08 | 2007-05-11 | 삼성전자주식회사 | 배선, 이를 포함하는 박막 트랜지스터 기판과 그 제조 방법 |
KR20080008562A (ko) * | 2006-07-20 | 2008-01-24 | 삼성전자주식회사 | 어레이 기판의 제조방법, 어레이 기판 및 이를 갖는표시장치 |
JP5412026B2 (ja) * | 2006-09-11 | 2014-02-12 | 三星ディスプレイ株式會社 | 配線構造と配線形成方法及び薄膜トランジスタ基板とその製造方法 |
CN101512730A (zh) * | 2006-10-12 | 2009-08-19 | 株式会社爱发科 | 导电膜形成方法、薄膜晶体管、带有薄膜晶体管的面板以及薄膜晶体管的制造方法 |
EP2085813B1 (en) | 2006-10-18 | 2014-01-01 | Sharp Kabushiki Kaisha | Liquid crystal display and method for manufacturing liquid crystal display |
TWI316297B (en) * | 2006-11-10 | 2009-10-21 | Innolux Display Corp | Thin film transistor substrate |
WO2008072423A1 (ja) * | 2006-12-14 | 2008-06-19 | Sharp Kabushiki Kaisha | 液晶表示装置および液晶表示装置の製造方法 |
US7919795B2 (en) * | 2006-12-21 | 2011-04-05 | Samsung Electronics Co., Ltd. | Wire structure, method for fabricating wire, thin film transistor substrate, and method for fabricating the thin film transistor substrate |
EP2128690B1 (en) | 2007-01-24 | 2013-10-23 | Sharp Kabushiki Kaisha | Liquid crystal display device |
CN101663612B (zh) | 2007-04-13 | 2011-07-27 | 夏普株式会社 | 液晶显示装置 |
EP2166403A4 (en) | 2007-06-26 | 2011-05-25 | Sharp Kk | Liquid crystal display arrangement and method for producing a liquid crystal display |
JP5642967B2 (ja) * | 2007-11-22 | 2014-12-17 | 関東化学株式会社 | エッチング液組成物 |
TWI360708B (en) * | 2007-12-17 | 2012-03-21 | Au Optronics Corp | Pixel structure, display panel, elecro-optical app |
JP5262658B2 (ja) * | 2007-12-17 | 2013-08-14 | 大日本印刷株式会社 | 力学量センサおよびその製造方法 |
KR20090096226A (ko) * | 2008-03-07 | 2009-09-10 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
US9041202B2 (en) | 2008-05-16 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
JP5616038B2 (ja) | 2008-07-31 | 2014-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US8945981B2 (en) | 2008-07-31 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
TWI476921B (zh) | 2008-07-31 | 2015-03-11 | Semiconductor Energy Lab | 半導體裝置及其製造方法 |
JP5140518B2 (ja) * | 2008-08-18 | 2013-02-06 | 株式会社アルバック | 表示装置用パネル、液晶表示装置、配線形成方法 |
TWI479574B (zh) * | 2009-03-16 | 2015-04-01 | Hannstar Display Corp | Tft陣列基板及其製造方法 |
WO2011043196A1 (en) * | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
US9000438B2 (en) * | 2010-02-26 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US8270178B2 (en) * | 2010-03-22 | 2012-09-18 | Au Optronics Corporation | Active device array substrate |
WO2012002104A1 (en) * | 2010-06-30 | 2012-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US8785241B2 (en) * | 2010-07-16 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
WO2012173035A1 (ja) * | 2011-06-13 | 2012-12-20 | シャープ株式会社 | 半導体装置およびその製造方法 |
KR20130006999A (ko) * | 2011-06-28 | 2013-01-18 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이의 제조 방법 |
WO2013042608A1 (ja) * | 2011-09-20 | 2013-03-28 | シャープ株式会社 | 半導体装置およびその製造方法 |
JP2013084907A (ja) * | 2011-09-28 | 2013-05-09 | Kobe Steel Ltd | 表示装置用配線構造 |
JP5411236B2 (ja) * | 2011-11-15 | 2014-02-12 | ゲットナー・ファンデーション・エルエルシー | 液晶表示装置及びその製造方法 |
CN103229301B (zh) | 2011-11-29 | 2017-02-08 | 株式会社日本有机雷特显示器 | 薄膜晶体管以及薄膜晶体管的制造方法 |
US20130207111A1 (en) | 2012-02-09 | 2013-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device |
KR102029986B1 (ko) * | 2012-12-13 | 2019-10-10 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
CN103400802B (zh) * | 2013-07-30 | 2016-04-13 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法和显示装置 |
US9991392B2 (en) * | 2013-12-03 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
KR102169684B1 (ko) * | 2014-01-10 | 2020-10-26 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
KR102230619B1 (ko) * | 2014-07-25 | 2021-03-24 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
CN104766802B (zh) * | 2015-03-26 | 2019-05-03 | 深圳市华星光电技术有限公司 | 液晶显示面板、阵列基板及其薄膜晶体管的制造方法 |
CN104882566B (zh) * | 2015-05-21 | 2017-12-22 | 京东方科技集团股份有限公司 | 一种发光二极管封装结构和封装方法 |
US10483285B2 (en) * | 2016-06-01 | 2019-11-19 | Innolux Corporation | Element substrate and display device |
KR102666776B1 (ko) * | 2019-05-10 | 2024-05-21 | 삼성디스플레이 주식회사 | 박막 트랜지스터의 제조 방법, 표시 장치의 제조 방법 및 박막 트랜지스터 기판 |
CN112838049B (zh) * | 2019-11-25 | 2023-03-28 | 深超光电(深圳)有限公司 | 导电结构的制备方法和薄膜晶体管阵列基板的制备方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03260631A (ja) | 1990-03-12 | 1991-11-20 | Fujitsu Ltd | 薄膜トランジスタマトリクスとその製造方法 |
JPH055898A (ja) * | 1991-06-27 | 1993-01-14 | Casio Comput Co Ltd | 薄膜素子形成パネル |
JP2905032B2 (ja) * | 1992-05-12 | 1999-06-14 | シャープ株式会社 | 金属配線の製造方法 |
JPH0764109A (ja) | 1993-08-25 | 1995-03-10 | Toshiba Corp | 液晶表示装置 |
JP3302240B2 (ja) | 1995-11-28 | 2002-07-15 | シャープ株式会社 | 薄膜トランジスタ及びその製造方法 |
-
1999
- 1999-01-13 JP JP00705099A patent/JP3916334B2/ja not_active Expired - Fee Related
-
2000
- 2000-01-03 US US09/477,059 patent/US6255706B1/en not_active Expired - Lifetime
- 2000-01-05 TW TW089100107A patent/TW452986B/zh not_active IP Right Cessation
- 2000-01-10 KR KR1020000000852A patent/KR100638152B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11296121B2 (en) | 2008-07-31 | 2022-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
KR100638152B1 (ko) | 2006-10-26 |
JP2000208773A (ja) | 2000-07-28 |
US6255706B1 (en) | 2001-07-03 |
KR20000057733A (ko) | 2000-09-25 |
TW452986B (en) | 2001-09-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3916334B2 (ja) | 薄膜トランジスタ | |
JP3128811B2 (ja) | 半導体装置の製造方法 | |
US7524706B2 (en) | Method of fabricating a thin film transistor array panel | |
WO2000036641A1 (en) | Wiring, thin-film transistor substrate with the wiring, method of manufacture thereof, and liquid crystal display device | |
WO2008032786A1 (en) | Display device | |
KR100618361B1 (ko) | 내식성 및 내열성 향상을 위해 다층 금속막 스택을포함하는 배선 | |
JP2000241832A (ja) | 液晶表示装置およびその製造方法 | |
KR20070049278A (ko) | 배선, 이를 포함하는 박막 트랜지스터 기판과 그 제조 방법 | |
KR19990088504A (ko) | 박막트랜지스터및그제조방법 | |
JP2007300080A (ja) | 薄膜トランジスタ及びその製造方法 | |
JP3302240B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
JP5280715B2 (ja) | 配線形成方法 | |
JP5491947B2 (ja) | 表示装置用Al合金膜 | |
JPH0629468A (ja) | 薄膜抵抗の製造方法 | |
JP2001156022A (ja) | 半導体装置の製造方法 | |
JP2006261705A (ja) | 薄膜トランジスタ及びその製造方法 | |
JP2009088049A (ja) | 液晶表示装置 | |
US6921698B2 (en) | Thin film transistor and fabricating method thereof | |
KR100817630B1 (ko) | 알루미늄-탄소 합금 베이스 금속막 상의 투명 도전막형성방법 및 이를 이용한 박막트랜지스터 액정표시장치의어레이 기판의 제조방법 | |
KR100992631B1 (ko) | 반도체 소자의 제조방법 | |
JPH03159247A (ja) | 薄膜トランジスタマトリクスの製造方法 | |
JPH0766422A (ja) | 液晶表示装置用アレイ基板 | |
JP3257001B2 (ja) | 多層配線板及び多層配線板の製造方法 | |
JP2002094075A (ja) | 薄膜半導体装置 | |
JP2005141090A (ja) | ゲート端子とリード線を保護する装置及びその方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050808 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051202 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060623 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20060623 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20060807 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061020 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070206 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070206 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100216 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |