JP3302240B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
- Publication number
- JP3302240B2 JP3302240B2 JP30961495A JP30961495A JP3302240B2 JP 3302240 B2 JP3302240 B2 JP 3302240B2 JP 30961495 A JP30961495 A JP 30961495A JP 30961495 A JP30961495 A JP 30961495A JP 3302240 B2 JP3302240 B2 JP 3302240B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- source
- nitrogen
- thin film
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000010409 thin film Substances 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000010408 film Substances 0.000 claims description 226
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 74
- 239000007789 gas Substances 0.000 claims description 38
- 229910052757 nitrogen Inorganic materials 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 29
- 239000012298 atmosphere Substances 0.000 claims description 21
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 238000004544 sputter deposition Methods 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 13
- 229910021529 ammonia Inorganic materials 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 68
- 238000005530 etching Methods 0.000 description 19
- 238000012545 processing Methods 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 10
- 229910000838 Al alloy Inorganic materials 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000005260 corrosion Methods 0.000 description 4
- 230000007797 corrosion Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000009751 slip forming Methods 0.000 description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910015275 MoF 6 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
及びその製造方法に関し、特に、液晶表示装置（以下、
ＬＣＤともいう。）において絵素選択用のスイッチング
素子や液晶駆動用のドライバー素子として用いられる薄
膜トランジスタの構造及びその形成プロセスに関するも
のである。
及びその製造方法に関し、特に、液晶表示装置（以下、
ＬＣＤともいう。）において絵素選択用のスイッチング
素子や液晶駆動用のドライバー素子として用いられる薄
膜トランジスタの構造及びその形成プロセスに関するも
のである。
【０００２】
【従来の技術】ＬＣＤを構成する、ＴＦＴがマトリクス
状に配置されたアクティブマトリクス基板では、ＴＦＴ
のソース，ドレイン領域につながる導体層、つまりソー
ス，ドレイン電極やソース，ドレイン配線（以下、これ
らをまとめてソース，ドレイン電極配線という。）とし
て、Ａｌ薄膜が用いられる。また、この基板上には各Ｔ
ＦＴに対応させて、ＩＴＯからなる画素電極が設けられ
ている。
状に配置されたアクティブマトリクス基板では、ＴＦＴ
のソース，ドレイン領域につながる導体層、つまりソー
ス，ドレイン電極やソース，ドレイン配線（以下、これ
らをまとめてソース，ドレイン電極配線という。）とし
て、Ａｌ薄膜が用いられる。また、この基板上には各Ｔ
ＦＴに対応させて、ＩＴＯからなる画素電極が設けられ
ている。
【０００３】このような構成の基板では、ソース，ドレ
イン電極配線用のＡｌ膜のパターニングを行う場合、パ
ターン形成するためのレジストの現像処理時に、現像液
の作用によってＡｌ膜とＩＴＯ膜との間に電池反応が生
じ、この部分で、Ａｌ膜の腐食が発生する。
イン電極配線用のＡｌ膜のパターニングを行う場合、パ
ターン形成するためのレジストの現像処理時に、現像液
の作用によってＡｌ膜とＩＴＯ膜との間に電池反応が生
じ、この部分で、Ａｌ膜の腐食が発生する。
【０００４】また、この腐食を防ぐために、Ａｌ膜をパ
ターニングしてなるソース，ドレイン電極配線上に絶縁
膜を成膜し、この絶縁膜にコンタクトホールを開けて、
上層の画素電極と導通をとるという方法がとれるが、こ
の場合、ＩＴＯ膜の成膜時に、絶縁膜のコンタクトホー
ル内に剥き出しになっているＡｌ膜が、成膜装置内の酸
素雰囲気中で酸化し、ＩＴＯ膜とソース，ドレイン電極
配線との間でオーミックコンタクトがとれなくなるとい
う問題がある。
ターニングしてなるソース，ドレイン電極配線上に絶縁
膜を成膜し、この絶縁膜にコンタクトホールを開けて、
上層の画素電極と導通をとるという方法がとれるが、こ
の場合、ＩＴＯ膜の成膜時に、絶縁膜のコンタクトホー
ル内に剥き出しになっているＡｌ膜が、成膜装置内の酸
素雰囲気中で酸化し、ＩＴＯ膜とソース，ドレイン電極
配線との間でオーミックコンタクトがとれなくなるとい
う問題がある。
【０００５】そこで、上記のような問題に対しては、ソ
ース，ドレイン電極配線を、Ａｌ膜とＭｏ膜の２層構造
とすることにより、腐食を防ぐことができ、しかもＩＴ
Ｏ膜とソース，ドレイン電極配線とのオーミックコンタ
クトを可能とすることができる。
ース，ドレイン電極配線を、Ａｌ膜とＭｏ膜の２層構造
とすることにより、腐食を防ぐことができ、しかもＩＴ
Ｏ膜とソース，ドレイン電極配線とのオーミックコンタ
クトを可能とすることができる。
【０００６】さらに、上記ソース，ドレイン電極配線
を、Ａｌ膜上にＭｏ膜を成膜したＭｏ／Ａｌの２層構造
とすることにより、後工程での熱処理によるＡｌの突起
物、ヒロックやホイスカ等の発生を抑え、マイグレーシ
ョンを防ぎ、配線の信頼性を向上させることができる。
を、Ａｌ膜上にＭｏ膜を成膜したＭｏ／Ａｌの２層構造
とすることにより、後工程での熱処理によるＡｌの突起
物、ヒロックやホイスカ等の発生を抑え、マイグレーシ
ョンを防ぎ、配線の信頼性を向上させることができる。
【０００７】
【発明が解決しようとする課題】このようにソース，ド
レイン配線電極を、Ａｌ膜とＭｏ膜の２層構造とした場
合、これらの層は２層連続して成膜することができ、ま
た、リン酸、硝酸、酢酸、及び水からなる混合液によ
り、２層同時にエッチングできるため、工程数を増やす
ことなく腐食等の問題を解決することができる。
レイン配線電極を、Ａｌ膜とＭｏ膜の２層構造とした場
合、これらの層は２層連続して成膜することができ、ま
た、リン酸、硝酸、酢酸、及び水からなる混合液によ
り、２層同時にエッチングできるため、工程数を増やす
ことなく腐食等の問題を解決することができる。
【０００８】ところが、Ａｌ膜とＭｏ膜のエッチングレ
ートが異なるために、Ｍｏ膜もしくはＡｌ膜のパターン
がエッチングによりシフトする、つまりＭｏ膜及びＡｌ
膜の一方のパターン幅が他方のパターン幅より小さくな
るという問題が起こる。
ートが異なるために、Ｍｏ膜もしくはＡｌ膜のパターン
がエッチングによりシフトする、つまりＭｏ膜及びＡｌ
膜の一方のパターン幅が他方のパターン幅より小さくな
るという問題が起こる。
【０００９】図６（ａ）に示すように、上記ウエットエ
ッチングによって、ソース，ドレイン電極配線を構成す
る２層膜のうち下層の膜２１が上層の膜２２に比べてエ
ッチングされすぎた場合、このソース，ドレイン電極配
線を覆うよう絶縁膜や保護膜等の膜２３を形成すると、
ソース，ドレイン電極配線の上部に空洞２４やそれから
発達したクラック２５等が発生する。そして後処理工程
においてこのような空洞やクラック内にしみこんだ酸等
によってソース，ドレイン電極配線が腐食して断線する
といういう問題が発生する。
ッチングによって、ソース，ドレイン電極配線を構成す
る２層膜のうち下層の膜２１が上層の膜２２に比べてエ
ッチングされすぎた場合、このソース，ドレイン電極配
線を覆うよう絶縁膜や保護膜等の膜２３を形成すると、
ソース，ドレイン電極配線の上部に空洞２４やそれから
発達したクラック２５等が発生する。そして後処理工程
においてこのような空洞やクラック内にしみこんだ酸等
によってソース，ドレイン電極配線が腐食して断線する
といういう問題が発生する。
【００１０】また、上記ウエットエッチングによって、
ソース，ドレイン電極配線を構成する２層膜のうちの上
層の膜２２が下層の膜２１に比べてエッチングされす
ぎ、その配線パターンが下層のものより細くなると、ソ
ース，ドレイン電極配線上に形成したコンタクトホール
でのＩＴＯ膜のカバレッジが悪くなるためコンタクト抵
抗が高くなり、ＩＴＯ膜とソース，ドレイン電極配線と
の間での導通がとれ難くなる。
ソース，ドレイン電極配線を構成する２層膜のうちの上
層の膜２２が下層の膜２１に比べてエッチングされす
ぎ、その配線パターンが下層のものより細くなると、ソ
ース，ドレイン電極配線上に形成したコンタクトホール
でのＩＴＯ膜のカバレッジが悪くなるためコンタクト抵
抗が高くなり、ＩＴＯ膜とソース，ドレイン電極配線と
の間での導通がとれ難くなる。
【００１１】また、図６（ｂ）のように、上記ソース，
ドレイン電極配線上に形成したコンタクトホール２３ａ
内で、ソース，ドレイン電極配線を構成する２層膜のう
ちの下層の膜２１が剥き出しになっていると、ＩＴＯ膜
２６のマスクアライメント時のパターンずれなどがあっ
た場合、ＩＴＯ膜２６のエッチング液や、後処理工程で
使われる酸等によって、ソース，ドレイン電極配線に腐
食部分２７が発生するという問題がある。
ドレイン電極配線上に形成したコンタクトホール２３ａ
内で、ソース，ドレイン電極配線を構成する２層膜のう
ちの下層の膜２１が剥き出しになっていると、ＩＴＯ膜
２６のマスクアライメント時のパターンずれなどがあっ
た場合、ＩＴＯ膜２６のエッチング液や、後処理工程で
使われる酸等によって、ソース，ドレイン電極配線に腐
食部分２７が発生するという問題がある。
【００１２】また、ソース，ドレイン電極配線に採用さ
れているＭｏ／Ａｌの２層構造におけるＡｌ膜の信頼
性，つまり構造上の強度などの点からも、下層のＡｌ膜
のエッチングシフトが大きい場合には、このソース，ド
レイン電極配線を覆う膜のカバレッジが劣化しやすいと
いう問題が発生する。また、上記Ｍｏ／Ａｌの２層構造
における上層のＭｏ膜のエッチングシフトが大きい場合
には、Ａｌ膜の熱処理における耐ヒロック性等の劣化を
招くという問題がある。
れているＭｏ／Ａｌの２層構造におけるＡｌ膜の信頼
性，つまり構造上の強度などの点からも、下層のＡｌ膜
のエッチングシフトが大きい場合には、このソース，ド
レイン電極配線を覆う膜のカバレッジが劣化しやすいと
いう問題が発生する。また、上記Ｍｏ／Ａｌの２層構造
における上層のＭｏ膜のエッチングシフトが大きい場合
には、Ａｌ膜の熱処理における耐ヒロック性等の劣化を
招くという問題がある。
【００１３】ところで、２層構造の配線におけるサイド
エッチを低減するために、積層膜の膜厚比を制御する手
法が特開平６−１０４２４１号公報に開示されている
が、本件発明者らの実験によると、Ｍｏ／Ａｌの２層構
造では、Ｍｏ膜の方がその膜厚の比によらずＡｌ膜に比
べて配線幅が細くなることが確認された。
エッチを低減するために、積層膜の膜厚比を制御する手
法が特開平６−１０４２４１号公報に開示されている
が、本件発明者らの実験によると、Ｍｏ／Ａｌの２層構
造では、Ｍｏ膜の方がその膜厚の比によらずＡｌ膜に比
べて配線幅が細くなることが確認された。
【００１４】本発明は上記のような問題点を解決するた
めになされたもので、ソース，ドレイン電極配線として
用いられるＭｏ膜とＡｌ膜との２層構造の導体層を、Ａ
ｌ膜に対するＭｏ膜のシフトを抑えつつ、エッチングす
ることができる薄膜トランジスタ及びその製造方法を得
ることを目的とする。
めになされたもので、ソース，ドレイン電極配線として
用いられるＭｏ膜とＡｌ膜との２層構造の導体層を、Ａ
ｌ膜に対するＭｏ膜のシフトを抑えつつ、エッチングす
ることができる薄膜トランジスタ及びその製造方法を得
ることを目的とする。
【００１５】
【課題を解決するための手段】この発明に係る薄膜トラ
ンジスタは、絶縁性下地領域上に形成されたソース，ド
レイン領域と、該ソース，ドレイン領域につながる導体
層とを備え、該導体層を、Ａｌ系金属膜と、窒素を含有
する比抵抗が６５〜１９５μΩｃｍのＭｏ膜とからなる
積層構造としたものである。そのことにより、上記目的
が達成される。
ンジスタは、絶縁性下地領域上に形成されたソース，ド
レイン領域と、該ソース，ドレイン領域につながる導体
層とを備え、該導体層を、Ａｌ系金属膜と、窒素を含有
する比抵抗が６５〜１９５μΩｃｍのＭｏ膜とからなる
積層構造としたものである。そのことにより、上記目的
が達成される。
【００１６】
【００１７】この発明に係る薄膜トランジスタの製造方
法は、絶縁性下地領域上に形成されたソース，ドレイン
領域とつながる、Ａｌ系金属膜とＭｏ膜との２層構造の
導体層を形成する工程を含み、該Ｍｏ膜を、窒素又はア
ンモニアを含んだ雰囲気中で成膜するようにしたもので
ある。そのことにより、上記目的が達成される。
法は、絶縁性下地領域上に形成されたソース，ドレイン
領域とつながる、Ａｌ系金属膜とＭｏ膜との２層構造の
導体層を形成する工程を含み、該Ｍｏ膜を、窒素又はア
ンモニアを含んだ雰囲気中で成膜するようにしたもので
ある。そのことにより、上記目的が達成される。
【００１８】この発明の薄膜トランジスタの製造方法に
おいては、前記Ｍｏ膜を、ＡｒガスとＮ2 ガスとの混合
ガス雰囲気中にてスパッタ法により成膜することが好ま
しい。
おいては、前記Ｍｏ膜を、ＡｒガスとＮ2 ガスとの混合
ガス雰囲気中にてスパッタ法により成膜することが好ま
しい。
【００１９】この発明の薄膜トランジスタの製造方法に
おいては、前記Ｍｏ膜を、Ｎ2 もしくはアンモニアを含
むガスを用いてＣＶＤ法により成膜することが好まし
い。
おいては、前記Ｍｏ膜を、Ｎ2 もしくはアンモニアを含
むガスを用いてＣＶＤ法により成膜することが好まし
い。
【００２０】この発明に係る薄膜トランジスタの製造方
法は、絶縁性下地領域上に形成されたソース，ドレイン
領域とつながる、Ａｌ系金属膜と窒素を含有するＭｏ膜
との２層構造の導体層を形成する工程を含み、該窒素を
含有するＭｏ膜を、Ｍｏの成膜処理により形成された膜
を、窒素もしくはアンモニア雰囲気中でアニールして、
該膜中に窒素を導入して形成するものである。そのこと
により、上記目的が達成される。
法は、絶縁性下地領域上に形成されたソース，ドレイン
領域とつながる、Ａｌ系金属膜と窒素を含有するＭｏ膜
との２層構造の導体層を形成する工程を含み、該窒素を
含有するＭｏ膜を、Ｍｏの成膜処理により形成された膜
を、窒素もしくはアンモニア雰囲気中でアニールして、
該膜中に窒素を導入して形成するものである。そのこと
により、上記目的が達成される。
【００２１】この発明に係る薄膜トランジスタの製造方
法は、絶縁性下地領域上に形成されたソース，ドレイン
領域とつながる、Ａｌ系金属膜と窒素を含有するＭｏ膜
との２層構造の導体層を形成する工程を含み、該窒素を
含有するＭｏ膜を、Ｍｏの成膜処理により得られた膜
に、イオン注入法により窒素を導入することにより形成
するものである。そのことにより、上記目的が達成され
る。
法は、絶縁性下地領域上に形成されたソース，ドレイン
領域とつながる、Ａｌ系金属膜と窒素を含有するＭｏ膜
との２層構造の導体層を形成する工程を含み、該窒素を
含有するＭｏ膜を、Ｍｏの成膜処理により得られた膜
に、イオン注入法により窒素を導入することにより形成
するものである。そのことにより、上記目的が達成され
る。
【００２２】
【００２３】以下、本発明の作用について説明する。こ
の発明においては、ソース，ドレイン領域につながる導
体層を、Ａｌ系金属膜と、窒素を含有するＭｏ膜とから
なる積層構造としたので、Ｍｏ膜のエッチレートがＡｌ
系金属膜のエッチレートに近いものとなり、これにより
Ａｌ膜に対するＭｏ膜のシフトを抑えつつ、上記２層構
造の導体層をエッチングすることができる。
の発明においては、ソース，ドレイン領域につながる導
体層を、Ａｌ系金属膜と、窒素を含有するＭｏ膜とから
なる積層構造としたので、Ｍｏ膜のエッチレートがＡｌ
系金属膜のエッチレートに近いものとなり、これにより
Ａｌ膜に対するＭｏ膜のシフトを抑えつつ、上記２層構
造の導体層をエッチングすることができる。
【００２４】
【発明の実施の形態】まず、本発明の基本原理について
説明する。
説明する。
【００２５】本発明は、ソース，ドレイン電極配線とし
て形成されたＡｌ系金属膜の上層または下層として、Ｍ
ｏ膜を、Ａｒガスと、Ａｒガス流量の１０％〜７０％に
相当する流量のＮ2 ガスとの混合ガス中においてスパッ
タ法により成膜するものである。
て形成されたＡｌ系金属膜の上層または下層として、Ｍ
ｏ膜を、Ａｒガスと、Ａｒガス流量の１０％〜７０％に
相当する流量のＮ2 ガスとの混合ガス中においてスパッ
タ法により成膜するものである。
【００２６】本発明は、ソース，ドレイン電極配線とし
て形成したＡｌ系金属膜の上層または下層として、Ｍｏ
膜を窒素またはアンモニアを含んだ雰囲気中でＣＶＤ法
により成膜するものである。
て形成したＡｌ系金属膜の上層または下層として、Ｍｏ
膜を窒素またはアンモニアを含んだ雰囲気中でＣＶＤ法
により成膜するものである。
【００２７】本発明は、Ａｌ系金属膜の上層または下層
としてＭｏを成膜した後、成膜したＭｏに対して、イオ
ン注入処理、もしくは窒素またはアンモニア雰囲気中で
の処理温度４５０〜６００℃によるアニール処理を施し
て、窒素を導入するものである。
としてＭｏを成膜した後、成膜したＭｏに対して、イオ
ン注入処理、もしくは窒素またはアンモニア雰囲気中で
の処理温度４５０〜６００℃によるアニール処理を施し
て、窒素を導入するものである。
【００２８】このような方法により、比抵抗が６５〜１
９５μΩｃｍであるような、窒素を含有するＭｏ膜が形
成され、ウエットエッチングの際にＡｌ膜に対するＭｏ
膜のシフト量を小さく抑えることが可能となる。
９５μΩｃｍであるような、窒素を含有するＭｏ膜が形
成され、ウエットエッチングの際にＡｌ膜に対するＭｏ
膜のシフト量を小さく抑えることが可能となる。
【００２９】具体的には、図７に示すように、Ｍｏ膜の
成膜時のＮ2 ／Ａｒ流量比を上げると、Ｍｏ膜のエッチ
レートは下がり、Ａｌ膜のエッチレートに近づくことと
なり、これによりＭｏ膜のＡｌ膜に対するエッチングシ
フト量が抑えられる。
成膜時のＮ2 ／Ａｒ流量比を上げると、Ｍｏ膜のエッチ
レートは下がり、Ａｌ膜のエッチレートに近づくことと
なり、これによりＭｏ膜のＡｌ膜に対するエッチングシ
フト量が抑えられる。
【００３０】次に、Ｍｏ膜のスパッタ時のＮ2 ／Ａｒ流
量比によって、その下層のＡｌ合金膜に対する、上層の
Ｍｏ膜の片側エッチングシフト量が変化することを図８
のグラフを参照して説明する。
量比によって、その下層のＡｌ合金膜に対する、上層の
Ｍｏ膜の片側エッチングシフト量が変化することを図８
のグラフを参照して説明する。
【００３１】このグラフの横軸はＭｏスパッタ時のＮ2
／Ａｒ流量比であり、縦軸はウエットエッチング後にお
けるＡｌ薄膜の幅とその上層のＭｏ薄膜の幅の差を２で
割った値、すなわちＭｏ薄膜の片側シフト量（μｍ）で
ある。ここで、Ａｌ合金膜の厚さは５００ｎｍ，Ｍｏ薄
膜の厚さは１５０ｎｍである。図８に示すように、Ｍｏ
スパッタ時のＮ2 ／Ａｒ流量比を上げると、Ｍｏ膜のシ
フト量は少なくなる。ところで、特開平６−１０４２４
１号公報には、Ｍｏ／Ａｌの２層構造における、Ｍｏ膜
のＡｌ膜に対するシフト量を、これらの膜厚比により制
御する手法が開示されているが、本発明のように、Ｍｏ
膜とＡｌ膜のエッチングレートを制御する，つまり両者
のエッチングレートを近い値にする方が、該両者の膜厚
比を制御するよりプロセスマージン（プロセスにおける
自由度）が広くなる。
／Ａｒ流量比であり、縦軸はウエットエッチング後にお
けるＡｌ薄膜の幅とその上層のＭｏ薄膜の幅の差を２で
割った値、すなわちＭｏ薄膜の片側シフト量（μｍ）で
ある。ここで、Ａｌ合金膜の厚さは５００ｎｍ，Ｍｏ薄
膜の厚さは１５０ｎｍである。図８に示すように、Ｍｏ
スパッタ時のＮ2 ／Ａｒ流量比を上げると、Ｍｏ膜のシ
フト量は少なくなる。ところで、特開平６−１０４２４
１号公報には、Ｍｏ／Ａｌの２層構造における、Ｍｏ膜
のＡｌ膜に対するシフト量を、これらの膜厚比により制
御する手法が開示されているが、本発明のように、Ｍｏ
膜とＡｌ膜のエッチングレートを制御する，つまり両者
のエッチングレートを近い値にする方が、該両者の膜厚
比を制御するよりプロセスマージン（プロセスにおける
自由度）が広くなる。
【００３２】また、図９は、横軸をＭｏスパッタ時のＮ
2 ／Ａｒ流量比、縦軸をＭｏ膜の比抵抗（μΩｃｍ）と
して、これらの関係をグラフで示しており、このグラフ
から、Ｍｏスパッタ時のＮ2 ／Ａｒ流量比を上げると、
Ｍｏ膜の比抵抗は上昇するが、配線をＡｌ膜とＭｏ膜と
の２層積層構造とすることにより、Ａｌが低抵抗金属で
あることから、配線全体の抵抗は下がる。
2 ／Ａｒ流量比、縦軸をＭｏ膜の比抵抗（μΩｃｍ）と
して、これらの関係をグラフで示しており、このグラフ
から、Ｍｏスパッタ時のＮ2 ／Ａｒ流量比を上げると、
Ｍｏ膜の比抵抗は上昇するが、配線をＡｌ膜とＭｏ膜と
の２層積層構造とすることにより、Ａｌが低抵抗金属で
あることから、配線全体の抵抗は下がる。
【００３３】例えば、Ａｒのガス流量が２０ｓｃｃｍ，
Ｎ2のガス流量が１０ｓｃｃｍである雰囲気中で成膜し
たＭｏ膜の比抵抗は１５４μΩｃｍになり、比抵抗は大
きく上昇するが、配線をこのように成長したＭｏ膜とＡ
ｌ膜との２層構造にすると、Ｍｏ膜の層厚が１５０ｎ
ｍ、Ａｌ膜の層厚が１５００ｎｍである場合、通常のＭ
ｏ膜とＡｌ膜とからなる２層配線の抵抗に比べて十数パ
ーセントしか大きくならない。
Ｎ2のガス流量が１０ｓｃｃｍである雰囲気中で成膜し
たＭｏ膜の比抵抗は１５４μΩｃｍになり、比抵抗は大
きく上昇するが、配線をこのように成長したＭｏ膜とＡ
ｌ膜との２層構造にすると、Ｍｏ膜の層厚が１５０ｎ
ｍ、Ａｌ膜の層厚が１５００ｎｍである場合、通常のＭ
ｏ膜とＡｌ膜とからなる２層配線の抵抗に比べて十数パ
ーセントしか大きくならない。
【００３４】以上の結果から、ソース，ドレイン電極配
線を、窒素を導入したＭｏ膜とＡｌ膜との積層構造とす
ることにより、Ｍｏ膜とＡｌ膜とを２層同時にウエット
エッチングする際のＭｏ膜のＡｌ膜に対するエッチング
シフト量を小さく抑えることができるため、配線抵抗の
増大を抑えつつ、ソース，ドレイン電極配線の信頼性を
向上させることができる。
線を、窒素を導入したＭｏ膜とＡｌ膜との積層構造とす
ることにより、Ｍｏ膜とＡｌ膜とを２層同時にウエット
エッチングする際のＭｏ膜のＡｌ膜に対するエッチング
シフト量を小さく抑えることができるため、配線抵抗の
増大を抑えつつ、ソース，ドレイン電極配線の信頼性を
向上させることができる。
【００３５】以下、この発明の実施形態について図面を
用いて説明するが、この発明は以下の実施形態に限定さ
れるものではない。なお、以下の実施形態の説明に用い
る各図は、液晶表示パネルの一画素部分の要部を構成す
るスイッチング素子としての薄膜トランジスタを主とし
て概略的に示す断面図である。
用いて説明するが、この発明は以下の実施形態に限定さ
れるものではない。なお、以下の実施形態の説明に用い
る各図は、液晶表示パネルの一画素部分の要部を構成す
るスイッチング素子としての薄膜トランジスタを主とし
て概略的に示す断面図である。
【００３６】（実施形態１）図１は、本発明の実施形態
１による薄膜トランジスタの構造を示す図であり、図２
（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ），
（ｂ）は、本発明の実施形態１による薄膜トランジスタ
の製造方法を説明するための図であり、それぞれ主要工
程での薄膜トランジスタの断面構造を示している。
１による薄膜トランジスタの構造を示す図であり、図２
（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ），
（ｂ）は、本発明の実施形態１による薄膜トランジスタ
の製造方法を説明するための図であり、それぞれ主要工
程での薄膜トランジスタの断面構造を示している。
【００３７】図において、１００は本実施形態１の薄膜
トランジスタで、そのガラス基板１上には、ＳｉＯ2 膜
２を介して半導体層３が形成されている。この半導体層
３の中央部分には、ゲート絶縁膜４を介してゲート電極
５が配置されており、該半導体層３のゲート電極５の両
側部分は、ソース，ドレイン領域となっている。また、
上記半導体層３及びゲート電極５は層間絶縁膜６により
覆われており、該層間絶縁膜６の、ソース，ドレイン領
域に対応する部分には、コンタクトホール７が形成され
ている。また、この層間絶縁膜６上には、ソース，ドレ
イン電極配線１０が形成されており、これは、上記コン
タクトホール７を介してソース，ドレイン領域と電気的
につながっている。
トランジスタで、そのガラス基板１上には、ＳｉＯ2 膜
２を介して半導体層３が形成されている。この半導体層
３の中央部分には、ゲート絶縁膜４を介してゲート電極
５が配置されており、該半導体層３のゲート電極５の両
側部分は、ソース，ドレイン領域となっている。また、
上記半導体層３及びゲート電極５は層間絶縁膜６により
覆われており、該層間絶縁膜６の、ソース，ドレイン領
域に対応する部分には、コンタクトホール７が形成され
ている。また、この層間絶縁膜６上には、ソース，ドレ
イン電極配線１０が形成されており、これは、上記コン
タクトホール７を介してソース，ドレイン領域と電気的
につながっている。
【００３８】ここで、上記ソース，ドレイン電極配線１
０は、下層のＡｌ合金膜８とその上に形成された窒素を
含むＭｏ膜９の２層構造となっている。そして、このソ
ース，ドレイン電極配線１０及び上記層間絶縁膜６の表
面は、表面保護膜１１により被覆されており、該表面保
護膜１１上には画素電極１３が形成されている。この画
素電極１３は、上記表面保護膜１１に形成されたコンタ
クトホール１２を介して上記ソース，ドレイン電極配線
１０に電気的につながっている。
０は、下層のＡｌ合金膜８とその上に形成された窒素を
含むＭｏ膜９の２層構造となっている。そして、このソ
ース，ドレイン電極配線１０及び上記層間絶縁膜６の表
面は、表面保護膜１１により被覆されており、該表面保
護膜１１上には画素電極１３が形成されている。この画
素電極１３は、上記表面保護膜１１に形成されたコンタ
クトホール１２を介して上記ソース，ドレイン電極配線
１０に電気的につながっている。
【００３９】次に製造方法について説明する。
【００４０】図２（ａ）に示すように、ガラス基板１上
に、基板からの不純物の拡散を防ぐため、ＳｉＯ2膜２
を１００ｎｍの厚さに堆積し、さらにその上にシリコン
層を厚さ５０ｎｍ堆積し、これを加工して半導体層３を
形成する。
に、基板からの不純物の拡散を防ぐため、ＳｉＯ2膜２
を１００ｎｍの厚さに堆積し、さらにその上にシリコン
層を厚さ５０ｎｍ堆積し、これを加工して半導体層３を
形成する。
【００４１】次に、全面にゲート絶縁膜としてＳｉＯ2
膜４を堆積し、該半導体膜３の所定領域上に該ゲート絶
縁膜４を介して、耐熱性に優れた低抵抗金属を厚さ３５
０ｎｍに成膜し、該低抵抗金属膜をパターニングしてゲ
ート電極５を形成する（図２（ｂ）参照）。
膜４を堆積し、該半導体膜３の所定領域上に該ゲート絶
縁膜４を介して、耐熱性に優れた低抵抗金属を厚さ３５
０ｎｍに成膜し、該低抵抗金属膜をパターニングしてゲ
ート電極５を形成する（図２（ｂ）参照）。
【００４２】次に、図２（ｃ）に示すように、ソース，
ドレインを形成するため、ｎ+イオンの注入を、雰囲気
としてＰＨ3 とＨ2 の混合ガスを用いて、加速電圧を８
０ｋｅＶ、ドーズ量を５Ｅ１４／ｃｍ2とした条件で行
う（図２（ｃ）参照）。
ドレインを形成するため、ｎ+イオンの注入を、雰囲気
としてＰＨ3 とＨ2 の混合ガスを用いて、加速電圧を８
０ｋｅＶ、ドーズ量を５Ｅ１４／ｃｍ2とした条件で行
う（図２（ｃ）参照）。
【００４３】続いて、Ｘｅ−Ｃｌエキシマレーザーを用
い、室温でかつ大気雰囲気中で３５０ｍｊ／ｃｍ2のエ
ネルギーでのレーザ照射により上記半導体膜３の活性化
を行った後、該全面に絶縁膜６を堆積し、ソース，ドレ
イン領域に対応するコンタクト孔７、及びゲート電極に
対するコンタクト孔（図示せず）を開口する（図３
（ａ））。
い、室温でかつ大気雰囲気中で３５０ｍｊ／ｃｍ2のエ
ネルギーでのレーザ照射により上記半導体膜３の活性化
を行った後、該全面に絶縁膜６を堆積し、ソース，ドレ
イン領域に対応するコンタクト孔７、及びゲート電極に
対するコンタクト孔（図示せず）を開口する（図３
（ａ））。
【００４４】次に、図３（ｂ）に示すように、ソース，
ドレイン電極配線として、Ａｌ合金膜８を、Ａｒガス５
０ｓｃｃｍ、ガス圧３．０×１０-3Ｔｏｒｒの雰囲気中
で膜厚５００ｎｍの厚さに成長し、その上にＭｏ膜９を
Ａｒガス２０ｓｃｃｍ，Ｎ2ガス１０ｓｃｃｍ，ガス圧
３．０×１０-3Ｔｏｒｒの雰囲気中で、層厚１５０ｎｍ
の厚さに成長する。ここでは、上記Ａｌ膜とＭｏ膜の２
層をスパッタ法で連続して成膜する。なお、上記Ｎ2ガ
ス流量は、上記の値に限るものではないが、Ａｒガス流
量の１０％〜７０％に相当するものであることが好まし
い。その後、これらのＡｌ薄膜とＭｏ薄膜とをウエット
エッチングを用いてパターニングする。
ドレイン電極配線として、Ａｌ合金膜８を、Ａｒガス５
０ｓｃｃｍ、ガス圧３．０×１０-3Ｔｏｒｒの雰囲気中
で膜厚５００ｎｍの厚さに成長し、その上にＭｏ膜９を
Ａｒガス２０ｓｃｃｍ，Ｎ2ガス１０ｓｃｃｍ，ガス圧
３．０×１０-3Ｔｏｒｒの雰囲気中で、層厚１５０ｎｍ
の厚さに成長する。ここでは、上記Ａｌ膜とＭｏ膜の２
層をスパッタ法で連続して成膜する。なお、上記Ｎ2ガ
ス流量は、上記の値に限るものではないが、Ａｒガス流
量の１０％〜７０％に相当するものであることが好まし
い。その後、これらのＡｌ薄膜とＭｏ薄膜とをウエット
エッチングを用いてパターニングする。
【００４５】このエッチングは、燐酸、硝酸、酢酸、及
び水の混合液中に被エッチング層を浸漬することによっ
て行う。Ｍｏ膜とＡｌ膜は、ともに上記エッチング液で
エッチング可能であるため、これらの膜は、同一エッチ
ング槽内で二層同時に、即ち一工程でエッチング可能で
ある。
び水の混合液中に被エッチング層を浸漬することによっ
て行う。Ｍｏ膜とＡｌ膜は、ともに上記エッチング液で
エッチング可能であるため、これらの膜は、同一エッチ
ング槽内で二層同時に、即ち一工程でエッチング可能で
ある。
【００４６】ただし、窒素を含まない雰囲気中でスパッ
タしたＭｏ膜は、Ａｌ膜よりエッチングレートが速いた
め、Ａｌ膜を厚くするほどＭｏ膜のエッチング量が増大
することとなり、Ａｌ膜に対するＭｏ膜のエッチングシ
フト量が大きくなる。
タしたＭｏ膜は、Ａｌ膜よりエッチングレートが速いた
め、Ａｌ膜を厚くするほどＭｏ膜のエッチング量が増大
することとなり、Ａｌ膜に対するＭｏ膜のエッチングシ
フト量が大きくなる。
【００４７】これに対し、本発明では、Ａｌ膜とともに
２層構造を構成するＭｏ膜を、窒素を含んだ雰囲気中で
成膜したものとしているので、上記Ａｌ膜に対するＭｏ
膜のエッチングシフト量を小さく抑えることが可能とな
る。
２層構造を構成するＭｏ膜を、窒素を含んだ雰囲気中で
成膜したものとしているので、上記Ａｌ膜に対するＭｏ
膜のエッチングシフト量を小さく抑えることが可能とな
る。
【００４８】なお、窒素を導入したＭｏ膜を形成するそ
の他の方法としては、成膜したＭｏからなる膜に、窒素
をそのガス流量１０ｓｃｃｍ，加速電圧８０ｋｅＶ，Ｒ
Ｆパワー１８０Ｗ、ドーズ量１．８Ｅ１５／ｃｍ2の条
件でイオン注入する方法、成膜したＭｏからなる膜を、
窒素雰囲気中でアニールする方法がある。これらの方法
は、上記のように２層構造のソース，ドレイン電極配線
を有する薄膜トランジスタの製造プロセスに用いること
ができる。
の他の方法としては、成膜したＭｏからなる膜に、窒素
をそのガス流量１０ｓｃｃｍ，加速電圧８０ｋｅＶ，Ｒ
Ｆパワー１８０Ｗ、ドーズ量１．８Ｅ１５／ｃｍ2の条
件でイオン注入する方法、成膜したＭｏからなる膜を、
窒素雰囲気中でアニールする方法がある。これらの方法
は、上記のように２層構造のソース，ドレイン電極配線
を有する薄膜トランジスタの製造プロセスに用いること
ができる。
【００４９】このようにして、図３（ｃ）に示すよう
に、エッチングシフト量を抑えたＭｏ／Ａｌの２層構造
のソース，ドレイン電極配線１０を形成することができ
る。
に、エッチングシフト量を抑えたＭｏ／Ａｌの２層構造
のソース，ドレイン電極配線１０を形成することができ
る。
【００５０】次いで、ソース，ドレイン電極配線１０を
覆うように基板表面全体に保護膜１１を成膜し、画素電
極との導通をとるために、該保護膜１１にコンタクトホ
ール１２を開口する（図４（ａ）参照）。
覆うように基板表面全体に保護膜１１を成膜し、画素電
極との導通をとるために、該保護膜１１にコンタクトホ
ール１２を開口する（図４（ａ）参照）。
【００５１】そして最後にＩＴＯ薄膜を堆積しパターニ
ングして画素電極１３を形成して、薄膜トランジスタ１
００を完成する（図４（ｂ））。
ングして画素電極１３を形成して、薄膜トランジスタ１
００を完成する（図４（ｂ））。
【００５２】（実施形態２）次に、本発明の実施形態２
による薄膜トランジスタ及びその製造方法について説明
する。
による薄膜トランジスタ及びその製造方法について説明
する。
【００５３】この実施形態２では、上記実施形態１と同
様の処理（図２（ａ）〜２（ｃ）参照）を経て、図３
（ａ）に示すように層間絶縁膜６にコンタクトホール７
を開けた後、ソース，ドレイン電極配線として、Ａｌ合
金膜８を厚さ５００ｎｍに成膜し、その上にＭｏ膜を、
ＭｏＦ6ガス７０ｓｃｃｍ，Ｎ2ガス５００ｓｃｃｍ、ガ
ス圧３０Ｔｏｒｒ、処理温度４３０℃の条件にて、１５
０ｎｍの厚さにＣＶＤ法により成膜する。これにより、
窒素を含有するＭｏ膜９を形成する（図３（ｂ）参
照）。なお、ここでは、上記Ｎ2ガスに代えて、アンモ
ニアガスを用いることもできる。
様の処理（図２（ａ）〜２（ｃ）参照）を経て、図３
（ａ）に示すように層間絶縁膜６にコンタクトホール７
を開けた後、ソース，ドレイン電極配線として、Ａｌ合
金膜８を厚さ５００ｎｍに成膜し、その上にＭｏ膜を、
ＭｏＦ6ガス７０ｓｃｃｍ，Ｎ2ガス５００ｓｃｃｍ、ガ
ス圧３０Ｔｏｒｒ、処理温度４３０℃の条件にて、１５
０ｎｍの厚さにＣＶＤ法により成膜する。これにより、
窒素を含有するＭｏ膜９を形成する（図３（ｂ）参
照）。なお、ここでは、上記Ｎ2ガスに代えて、アンモ
ニアガスを用いることもできる。
【００５４】そして、これらＡｌ薄膜８とＭｏ薄膜９と
をウエットエッチングによってパターニングして、図３
（ｃ）に示すように、エッチングシフトを抑えたＭｏ／
Ａｌの２層構造のソース，ドレイン電極配線１０を形成
する。
をウエットエッチングによってパターニングして、図３
（ｃ）に示すように、エッチングシフトを抑えたＭｏ／
Ａｌの２層構造のソース，ドレイン電極配線１０を形成
する。
【００５５】それ以降の工程では、実施形態１と同様の
処理（図４（ａ），図４（ｂ））を行って薄膜トランジ
スタ（図１参照）を完成する。
処理（図４（ａ），図４（ｂ））を行って薄膜トランジ
スタ（図１参照）を完成する。
【００５６】（実施形態３）次に、本発明の実施形態３
による薄膜トランジスタ及びその製造方法について説明
する。
による薄膜トランジスタ及びその製造方法について説明
する。
【００５７】この実施形態３では、上記実施形態１と同
様の処理（図２（ａ）〜図２（ｃ）参照）を経て、層間
絶縁膜６にコンタクトホール７を開けた後（図３
（ａ））、ソース，ドレイン電極配線として、Ａｌ合金
膜８をＡｒガス５０ｓｃｃｍ、ガス圧０．４Ｐａの雰囲
気中で、厚さ５００ｎｍに成長し、その上にＭｏ膜をＡ
ｒガス５０ｓｃｃｍ、ガス圧０．４Ｐａの雰囲気中で厚
さ１５０ｎｍに成長する。ここでは、これらの２層をス
パッタ法などで連続して成膜する。
様の処理（図２（ａ）〜図２（ｃ）参照）を経て、層間
絶縁膜６にコンタクトホール７を開けた後（図３
（ａ））、ソース，ドレイン電極配線として、Ａｌ合金
膜８をＡｒガス５０ｓｃｃｍ、ガス圧０．４Ｐａの雰囲
気中で、厚さ５００ｎｍに成長し、その上にＭｏ膜をＡ
ｒガス５０ｓｃｃｍ、ガス圧０．４Ｐａの雰囲気中で厚
さ１５０ｎｍに成長する。ここでは、これらの２層をス
パッタ法などで連続して成膜する。
【００５８】そして、成膜したＭｏ膜に対して、Ｎ2ガ
ス１０００ｓｃｃｍ、ガス圧１０Ｔｏｒｒ、処理温度５
００℃の条件で、２分間ランプアニール処理を行う。こ
れによりＭｏ膜中に窒素を導入する。なお、ここで、上
記Ｎ2ガスに代えてアンモニアガスを用いることもでき
る。また上記処理温度は５００℃に限るものではない
が、４５０℃〜６００℃の範囲であることが好ましい。
ス１０００ｓｃｃｍ、ガス圧１０Ｔｏｒｒ、処理温度５
００℃の条件で、２分間ランプアニール処理を行う。こ
れによりＭｏ膜中に窒素を導入する。なお、ここで、上
記Ｎ2ガスに代えてアンモニアガスを用いることもでき
る。また上記処理温度は５００℃に限るものではない
が、４５０℃〜６００℃の範囲であることが好ましい。
【００５９】このようにして窒素を含有するＭｏ膜とＡ
ｌ膜との積層構造を形成した後（図３（ｂ））、これら
２層膜をウエットエッチングによってパターニングし
て、図３（ｃ）に示すように、エッチングシフトを抑え
たＭｏ／Ａｌの２層構造のソース，ドレイン電極配線１
０を形成する。
ｌ膜との積層構造を形成した後（図３（ｂ））、これら
２層膜をウエットエッチングによってパターニングし
て、図３（ｃ）に示すように、エッチングシフトを抑え
たＭｏ／Ａｌの２層構造のソース，ドレイン電極配線１
０を形成する。
【００６０】以降の工程では、実施形態１と同様の処理
（図４（ａ），図４（ｂ））を行って薄膜トランジスタ
（図１参照）を完成する。
（図４（ａ），図４（ｂ））を行って薄膜トランジスタ
（図１参照）を完成する。
【００６１】（実施形態４）次に、本発明の実施形態４
による薄膜トランジスタ及びその製造方法について説明
する。
による薄膜トランジスタ及びその製造方法について説明
する。
【００６２】上記実施形態１と同様の処理（図２（ａ）
〜図２（ｃ））を経て層間絶縁膜６にコンタクトホール
７を開けた後（図５（ａ））、ソース，ドレイン電極配
線として、Ａｌ膜又はＡｌ合金膜８をＡｒガス５０ｓｃ
ｃｍ、ガス圧０．４Ｐａの雰囲気中で厚さ５００ｎｍに
形成し、その上にＭｏ膜１４をＡｒガス５０ｓｃｃｍ、
ガス圧０．４Ｐａの雰囲気中で厚さ１５０ｎｍに形成す
る。ここで、これらの２層はスパッタ法などで連続して
成膜する（図５（ｂ））。
〜図２（ｃ））を経て層間絶縁膜６にコンタクトホール
７を開けた後（図５（ａ））、ソース，ドレイン電極配
線として、Ａｌ膜又はＡｌ合金膜８をＡｒガス５０ｓｃ
ｃｍ、ガス圧０．４Ｐａの雰囲気中で厚さ５００ｎｍに
形成し、その上にＭｏ膜１４をＡｒガス５０ｓｃｃｍ、
ガス圧０．４Ｐａの雰囲気中で厚さ１５０ｎｍに形成す
る。ここで、これらの２層はスパッタ法などで連続して
成膜する（図５（ｂ））。
【００６３】そして、成膜したＭｏのみからなる純Ｍｏ
膜１４に、Ｎ2ガスの流量１０ｓｃｃｍ，加速電圧８０
ｋｅＶ，ＲＦパワー１８０Ｗ、ドーズ量１．８Ｅ１５／
ｃｍ2 の条件で、窒素のイオン注入処理を施す（図５
（ｃ）参照）。これにより上記純Ｍｏ膜１４中に窒素を
導入して、窒素を含むＭｏ膜９を形成する。
膜１４に、Ｎ2ガスの流量１０ｓｃｃｍ，加速電圧８０
ｋｅＶ，ＲＦパワー１８０Ｗ、ドーズ量１．８Ｅ１５／
ｃｍ2 の条件で、窒素のイオン注入処理を施す（図５
（ｃ）参照）。これにより上記純Ｍｏ膜１４中に窒素を
導入して、窒素を含むＭｏ膜９を形成する。
【００６４】このようにして窒素を含有するＭｏ膜９と
Ａｌ膜またはＡｌ合金膜８の積層構造を形成した後（図
３（ｂ）参照）、これら２層膜をウエットエッチングに
よってパターニングして、図３（ｃ）に示すように、エ
ッチングシフトを抑えたＭｏ／Ａｌの２層構造のソー
ス，ドレイン電極配線１０を形成する。
Ａｌ膜またはＡｌ合金膜８の積層構造を形成した後（図
３（ｂ）参照）、これら２層膜をウエットエッチングに
よってパターニングして、図３（ｃ）に示すように、エ
ッチングシフトを抑えたＭｏ／Ａｌの２層構造のソー
ス，ドレイン電極配線１０を形成する。
【００６５】以降の工程では、上記実施形態１と同様の
処理（図４（ａ），図４（ｂ）参照）を行って薄膜トラ
ンジスタ（図１参照）を完成する。
処理（図４（ａ），図４（ｂ）参照）を行って薄膜トラ
ンジスタ（図１参照）を完成する。
【００６６】なお、上記各実施形態では、Ｍｏ膜の比抵
抗について具体的な値は示していないが、該各実施形態
では、Ｍｏ膜の比抵抗を、６５〜１９５μΩｃｍの範囲
の値に設定しており、このような比抵抗の、窒素を含有
するＭｏ膜では、ウエットエッチングの際にＡｌ膜に対
するＭｏ膜のシフト量を小さく抑えることが可能とな
る。
抗について具体的な値は示していないが、該各実施形態
では、Ｍｏ膜の比抵抗を、６５〜１９５μΩｃｍの範囲
の値に設定しており、このような比抵抗の、窒素を含有
するＭｏ膜では、ウエットエッチングの際にＡｌ膜に対
するＭｏ膜のシフト量を小さく抑えることが可能とな
る。
【００６７】また、上記各実施形態では、Ａｌ膜上にＭ
ｏ膜を形成した２層構造のソース，ドレイン電極配線を
示したが、場合によっては、ソース，ドレイン電極配線
を、Ｍｏ膜上にＡｌ膜を形成した２層構造としてもよ
く、この場合も、Ｍｏ膜を、窒素を含有するものとする
ことにより、ウエットエッチングの際にＡｌ膜に対する
Ｍｏ膜のシフト量を小さく抑えることができる。
ｏ膜を形成した２層構造のソース，ドレイン電極配線を
示したが、場合によっては、ソース，ドレイン電極配線
を、Ｍｏ膜上にＡｌ膜を形成した２層構造としてもよ
く、この場合も、Ｍｏ膜を、窒素を含有するものとする
ことにより、ウエットエッチングの際にＡｌ膜に対する
Ｍｏ膜のシフト量を小さく抑えることができる。
【００６８】
【発明の効果】以上のように本発明によれば、液晶ディ
スプレイを構成する、マトリクス状にＴＦＴが配列され
た基板におけるソース，ドレイン電極配線を、Ａｌ系金
属膜と、Ｍｏ膜からなる２層構造としたので、該ソー
ス，ドレイン電極配線の信頼性を向上することができ、
これにより製品の歩留向上を図ることができる。
スプレイを構成する、マトリクス状にＴＦＴが配列され
た基板におけるソース，ドレイン電極配線を、Ａｌ系金
属膜と、Ｍｏ膜からなる２層構造としたので、該ソー
ス，ドレイン電極配線の信頼性を向上することができ、
これにより製品の歩留向上を図ることができる。
【００６９】また、Ｍｏ薄膜を、窒素を含んだ雰囲気中
で成膜したものとしているので、Ａｌ膜とＭｏ膜の２層
構造の配線を、同時にウエットエッチングしてパターン
形成する際に、Ｍｏ膜のエッチングシフトを小さく抑え
て、ソース，ドレイン電極配線の高精度の微細なパター
ニングを行うことが可能となる効果がある。
で成膜したものとしているので、Ａｌ膜とＭｏ膜の２層
構造の配線を、同時にウエットエッチングしてパターン
形成する際に、Ｍｏ膜のエッチングシフトを小さく抑え
て、ソース，ドレイン電極配線の高精度の微細なパター
ニングを行うことが可能となる効果がある。
【図１】本発明の実施形態１〜４による薄膜トランジス
タの構造を説明するための断面図である。
タの構造を説明するための断面図である。
【図２】上記実施形態１〜４による薄膜トランジスタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図３】上記実施形態１〜４による薄膜トランジスタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図４】上記実施形態１〜４による薄膜トランジスタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図５】本発明の実施形態４による薄膜トランジスタの
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図６】従来の技術における問題点を説明するための図
である。
である。
【図７】Ｍｏスパッタ時のＮ2／Ａｒ流量比と、Ｍｏ膜
のエッチレート（ｎｍ／ｍｉｎ）との関係をグラフで示
す図である。
のエッチレート（ｎｍ／ｍｉｎ）との関係をグラフで示
す図である。
【図８】Ｍｏスパッタ時のＮ2／Ａｒ流量比と、Ｍｏ膜
のシフト量（μｍ）との関係をグラフで示す図である。
のシフト量（μｍ）との関係をグラフで示す図である。
【図９】Ｍｏスパッタ時のＮ2／Ａｒ流量比と、Ｍｏ膜
の比抵抗（μΩｃｍ）との関係をグラフで示す図であ
る。
の比抵抗（μΩｃｍ）との関係をグラフで示す図であ
る。
１ ガラス基板 ２ ＳｉＯ2膜 ３ 半導体層 ４ ゲート絶縁膜 ５ ゲート電極 ６ 絶縁膜 ７ ソース，ドレインコンタクト ８ Ａｌ又はＡｌ合金膜 ９ 窒素を含有するＭｏ膜 １０ ソース・ドレイン２層配線 １１ 保護膜 １２ コンタクトホール １３ 画素電極 １４ 純Ｍｏ膜 １００ 薄膜トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/88 Ｍ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/28 H01L 21/3205
Claims (6)
- 【請求項１】 絶縁性下地領域上に形成されたソース，
ドレイン領域と、 該ソース，ドレイン領域につながる 導体層とを備え、 該導体層を、Ａｌ系金属膜と、窒素を含有する比抵抗が
６５〜１９５μΩｃｍのＭｏ膜とからなる積層構造とし
た薄膜トランジスタ。 - 【請求項２】 絶縁性下地領域上に形成されたソース，
ドレイン領域とつながる、Ａｌ系金属膜とＭｏ膜との２
層構造の導体層を形成する工程を含み、 該Ｍｏ膜を、窒素又はアンモニアを含んだ雰囲気中で成
膜する薄膜トランジスタの製造方法。 - 【請求項３】 請求項２記載の薄膜トランジスタの製造
方法において、 前記Ｍｏ膜を、ＡｒガスとＮ2 ガスとの混合ガス雰囲気
中にてスパッタ法により成膜する薄膜トランジスタの製
造方法。 - 【請求項４】 請求項２記載の薄膜トランジスタの製造
方法において、 前記Ｍｏ膜を、Ｎ2 もしくはアンモニアを含むガスを用
いてＣＶＤ法により成膜する薄膜トランジスタの製造方
法。 - 【請求項５】 絶縁性下地領域上に形成されたソース，
ドレイン領域とつながる、Ａｌ系金属膜と窒素を含有す
るＭｏ膜との２層構造の導体層を形成する工程を含み、 該窒素を含有するＭｏ膜を、Ｍｏの成膜処理により形成
された膜を、窒素もしくはアンモニア雰囲気中でアニー
ルして、該膜中に窒素を導入して形成する薄膜トランジ
スタの製造方法。 - 【請求項６】 絶縁性下地領域上に形成されたソース，
ドレイン領域とつながる、Ａｌ系金属膜と窒素を含有す
るＭｏ膜との２層構造の導体層を形成する工程を含み、 該窒素を含有するＭｏ膜を、Ｍｏの成膜処理により得ら
れた膜に、イオン注入法により窒素を導入することによ
り形成する薄膜トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30961495A JP3302240B2 (ja) | 1995-11-28 | 1995-11-28 | 薄膜トランジスタ及びその製造方法 |
| US08/757,765 US5831281A (en) | 1995-11-28 | 1996-11-27 | Thin film transistor |
| US09/146,428 US6040206A (en) | 1995-11-28 | 1998-09-03 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30961495A JP3302240B2 (ja) | 1995-11-28 | 1995-11-28 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148586A JPH09148586A (ja) | 1997-06-06 |
| JP3302240B2 true JP3302240B2 (ja) | 2002-07-15 |
Family
ID=17995158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30961495A Expired - Lifetime JP3302240B2 (ja) | 1995-11-28 | 1995-11-28 | 薄膜トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5831281A (ja) |
| JP (1) | JP3302240B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100269521B1 (ko) | 1997-11-01 | 2000-10-16 | 구본준 | 박막트랜지스터 및 그의 제조방법 |
| JP3916334B2 (ja) * | 1999-01-13 | 2007-05-16 | シャープ株式会社 | 薄膜トランジスタ |
| US6535535B1 (en) * | 1999-02-12 | 2003-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Laser irradiation method, laser irradiation apparatus, and semiconductor device |
| TWI255957B (en) * | 1999-03-26 | 2006-06-01 | Hitachi Ltd | Liquid crystal display device and method of manufacturing the same |
| KR20010003446A (ko) * | 1999-06-23 | 2001-01-15 | 김영환 | 액정표시소자의 데이터 라인 형성방법 |
| US6297161B1 (en) * | 1999-07-12 | 2001-10-02 | Chi Mei Optoelectronics Corp. | Method for forming TFT array bus |
| JP3488681B2 (ja) | 1999-10-26 | 2004-01-19 | シャープ株式会社 | 液晶表示装置 |
| JP4190118B2 (ja) | 1999-12-17 | 2008-12-03 | 三菱電機株式会社 | 半導体装置、液晶表示装置および半導体装置の製造方法 |
| KR100685945B1 (ko) * | 2000-12-29 | 2007-02-23 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| JP3841198B2 (ja) * | 2001-03-13 | 2006-11-01 | 日本電気株式会社 | アクティブマトリクス基板及びその製造方法 |
| KR100421613B1 (ko) * | 2001-05-07 | 2004-03-09 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 액정표시소자 및 그 제조방법 |
| JP2003332058A (ja) | 2002-03-05 | 2003-11-21 | Sanyo Electric Co Ltd | エレクトロルミネッセンスパネルおよびその製造方法 |
| JP4316896B2 (ja) * | 2003-01-09 | 2009-08-19 | 株式会社 日立ディスプレイズ | 表示装置とその製造方法 |
| KR101087398B1 (ko) | 2004-06-30 | 2011-11-25 | 엘지디스플레이 주식회사 | 액정표시장치의 패드 구조 및 그 제조방법 |
| US20070295530A1 (en) * | 2006-06-07 | 2007-12-27 | Honeywell International, Inc. | Coatings and methods for inhibiting tin whisker growth |
| US20070287023A1 (en) * | 2006-06-07 | 2007-12-13 | Honeywell International, Inc. | Multi-phase coatings for inhibiting tin whisker growth and methods of making and using the same |
| US20070284700A1 (en) * | 2006-06-07 | 2007-12-13 | Honeywell International, Inc. | Coatings and methods for inhibiting tin whisker growth |
| US20070287022A1 (en) * | 2006-06-07 | 2007-12-13 | Honeywell International, Inc. | Intumescent paint coatings for inhibiting tin whisker growth and methods of making and using the same |
| CN101598989B (zh) * | 2009-07-06 | 2012-07-25 | 深圳南玻伟光导电膜有限公司 | 触摸屏引线的加工工艺 |
| CN109786258A (zh) * | 2019-01-18 | 2019-05-21 | 惠科股份有限公司 | 薄膜晶体管的制备方法及显示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4161430A (en) * | 1978-12-04 | 1979-07-17 | Burroughs Corporation | Method of forming integrated circuit metal interconnect structure employing molybdenum on aluminum |
| DE3461301D1 (en) * | 1983-04-18 | 1987-01-02 | Battelle Development Corp | Hard layer formed by incorporating nitrogen into mo or w metal and method for obtaining this layer |
| WO1988001102A1 (en) * | 1986-07-31 | 1988-02-11 | American Telephone & Telegraph Company | Semiconductor devices having improved metallization |
| US4884123A (en) * | 1987-02-19 | 1989-11-28 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| US5367179A (en) * | 1990-04-25 | 1994-11-22 | Casio Computer Co., Ltd. | Thin-film transistor having electrodes made of aluminum, and an active matrix panel using same |
| US5264071A (en) * | 1990-06-13 | 1993-11-23 | General Electric Company | Free standing diamond sheet and method and apparatus for making same |
| JP3392440B2 (ja) * | 1991-12-09 | 2003-03-31 | 株式会社東芝 | 多層導体層構造デバイス |
| US5604360A (en) * | 1992-12-04 | 1997-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor |
| JPH0964366A (ja) * | 1995-08-23 | 1997-03-07 | Toshiba Corp | 薄膜トランジスタ |
-
1995
- 1995-11-28 JP JP30961495A patent/JP3302240B2/ja not_active Expired - Lifetime
-
1996
- 1996-11-27 US US08/757,765 patent/US5831281A/en not_active Expired - Lifetime
-
1998
- 1998-09-03 US US09/146,428 patent/US6040206A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6040206A (en) | 2000-03-21 |
| JPH09148586A (ja) | 1997-06-06 |
| US5831281A (en) | 1998-11-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3302240B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| US6252247B1 (en) | Thin film transistor, a method for producing the thin film transistor, and a liquid crystal display using a TFT array substrate | |
| JP3587537B2 (ja) | 半導体装置 | |
| KR101004219B1 (ko) | 배선, 배선의 형성방법, 박막 트랜지스터 및 표시장치 | |
| KR20070049278A (ko) | 배선, 이를 포함하는 박막 트랜지스터 기판과 그 제조 방법 | |
| JP4296234B2 (ja) | 薄膜トランジスターの製造方法 | |
| KR20020035461A (ko) | 전기 광학 장치 및 그 제조 방법 | |
| JP3349356B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0242419A (ja) | 半導体装置およびその製造方法 | |
| TWI819592B (zh) | 半導體裝置及其製作方法 | |
| JPH06102528A (ja) | 薄膜トランジスタマトリックスの製造方法 | |
| JPH06104241A (ja) | アルミニウム電極のパターニング方法 | |
| JP3438178B2 (ja) | 薄膜トランジスタアレイとこれを用いた液晶表示装置 | |
| JPH05235353A (ja) | アクティブマトリックス基板とその製造方法 | |
| JP2000252472A (ja) | 薄膜半導体素子及びその製造方法 | |
| KR100294777B1 (ko) | 박막트랜지스터및그제조방법 | |
| JP3382130B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3291069B2 (ja) | 半導体装置とその作製方法 | |
| JP4495428B2 (ja) | 薄膜トランジスタの形成方法 | |
| JP2775883B2 (ja) | 薄膜トランジスタマトリクスの製造方法 | |
| JP3161466B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3333501B2 (ja) | 半導体装置 | |
| JPH08248441A (ja) | 液晶表示装置 | |
| JP3393449B2 (ja) | 薄膜半導体装置 | |
| KR0139322B1 (ko) | 절연게이트형 박막트랜지스터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020416 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080426 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090426 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090426 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100426 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100426 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110426 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120426 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120426 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130426 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130426 Year of fee payment: 11 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D04 |
|
| EXPY | Cancellation because of completion of term |