JPH0764109A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0764109A JPH0764109A JP21002793A JP21002793A JPH0764109A JP H0764109 A JPH0764109 A JP H0764109A JP 21002793 A JP21002793 A JP 21002793A JP 21002793 A JP21002793 A JP 21002793A JP H0764109 A JPH0764109 A JP H0764109A
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Abstract
(57)【要約】
【目的】 この発明は、アクティブマトリクス型液晶表
示装置のアドレス配線電極の抵抗値を従来と同等程度に
維持し、熱工程を経ても変形することのないアドレス配
線電極構造とすることによって、アレイ基板の歩留まり
の低下を防止した液晶表示装置を提供することを目的と
する。 【構成】 この発明は、アドレス配線電極として低抵抗
金属層を高融点金属層で挟持する多層構造とすることに
より、アドレス配線抵抗を従来と同等に維持するととも
に、以降の熱処理工程による低抵抗金属層の層欠陥の発
生を効果的に抑制し、アドレス配線電極の段差などによ
る層間絶縁性の低下も防止することができる。
示装置のアドレス配線電極の抵抗値を従来と同等程度に
維持し、熱工程を経ても変形することのないアドレス配
線電極構造とすることによって、アレイ基板の歩留まり
の低下を防止した液晶表示装置を提供することを目的と
する。 【構成】 この発明は、アドレス配線電極として低抵抗
金属層を高融点金属層で挟持する多層構造とすることに
より、アドレス配線抵抗を従来と同等に維持するととも
に、以降の熱処理工程による低抵抗金属層の層欠陥の発
生を効果的に抑制し、アドレス配線電極の段差などによ
る層間絶縁性の低下も防止することができる。
Description
【０００１】
【産業上の利用分野】この発明は、アクティブマトリク
ス型液晶表示装置に係わり、特にその電極構造に関す
る。
ス型液晶表示装置に係わり、特にその電極構造に関す
る。
【０００２】
【従来の技術】文字や図形などのキャラクター表示用液
晶表示装置としては、所定のピッチで配列された多数の
アドレス配線電極と、このアドレス配線電極と実質的に
直交するように所定のピッチで配列された多数のデータ
配線電極と、このアドレス配線電極とデータ配線電極と
で囲まれる最小区画を画素電極とするアレイ基板と、こ
のアレイ基板に所定の間隔で対向して配置される対向基
板と、前記アレイ基板と対向基板との間隙に配置された
液晶組成物とからなるマトリクス型のものが使用されて
いる。
晶表示装置としては、所定のピッチで配列された多数の
アドレス配線電極と、このアドレス配線電極と実質的に
直交するように所定のピッチで配列された多数のデータ
配線電極と、このアドレス配線電極とデータ配線電極と
で囲まれる最小区画を画素電極とするアレイ基板と、こ
のアレイ基板に所定の間隔で対向して配置される対向基
板と、前記アレイ基板と対向基板との間隙に配置された
液晶組成物とからなるマトリクス型のものが使用されて
いる。
【０００３】また、各々の画素に対応して駆動用スイッ
チング素子を配置したアクティブマトリクス型液晶表示
装置も多用されている。このようなスイッチング素子と
しては、非線形抵抗素子（ＭＩＭ）と薄膜トランジスタ
（ＴＦＴ）が代表的であり、中でも薄膜トランジスタは
高速応答性に優れ、フルカラー表示に適している。
チング素子を配置したアクティブマトリクス型液晶表示
装置も多用されている。このようなスイッチング素子と
しては、非線形抵抗素子（ＭＩＭ）と薄膜トランジスタ
（ＴＦＴ）が代表的であり、中でも薄膜トランジスタは
高速応答性に優れ、フルカラー表示に適している。
【０００４】このようなアクティブマトリクス型液晶表
示装置のアレイ基板の構成は、例えば、信学技報第92
巻、110 号、19頁に記載されている。図４はこのような
アレイ基板の薄膜トランジスタを含むスイッチング素子
部分の概略断面構成を、図５はアドレス配線電極の概略
断面構成をそれぞれ示す。
示装置のアレイ基板の構成は、例えば、信学技報第92
巻、110 号、19頁に記載されている。図４はこのような
アレイ基板の薄膜トランジスタを含むスイッチング素子
部分の概略断面構成を、図５はアドレス配線電極の概略
断面構成をそれぞれ示す。
【０００５】図４および図５において、ガラスからなる
絶縁性基板１上にはアドレス配線電極を兼ねるゲート電
極２、ゲート絶縁膜3aおよび3b、半導体層４、絶縁保護
膜５、コンタクト層６、画素電極７、ソース電極８、ド
レイン電極９及び保護膜10が順次形成されている。ま
た、アドレス配線電極部分は、ガラスからなる絶縁性基
板１上に、まずスパッタ法によりAl層2aを成膜し、フォ
トリソグラフィ法により所定の形状にパターニングす
る。次いで、MoとTaの合金層2bを同様に成膜し、Alのパ
ターンを完全に被覆するようにパターニングし、アドレ
ス配線電極および補助容量配線電極を形成する。
絶縁性基板１上にはアドレス配線電極を兼ねるゲート電
極２、ゲート絶縁膜3aおよび3b、半導体層４、絶縁保護
膜５、コンタクト層６、画素電極７、ソース電極８、ド
レイン電極９及び保護膜10が順次形成されている。ま
た、アドレス配線電極部分は、ガラスからなる絶縁性基
板１上に、まずスパッタ法によりAl層2aを成膜し、フォ
トリソグラフィ法により所定の形状にパターニングす
る。次いで、MoとTaの合金層2bを同様に成膜し、Alのパ
ターンを完全に被覆するようにパターニングし、アドレ
ス配線電極および補助容量配線電極を形成する。
【０００６】このような薄膜トランジスタおよび各配線
電極を含み、アドレス線の本数が900 本で全体表示面積
の対角が13.8インチサイズのアレイ基板では、画素開口
率が約30％のアクティブマトリクス型液晶表示装置が得
られたとしている。
電極を含み、アドレス線の本数が900 本で全体表示面積
の対角が13.8インチサイズのアレイ基板では、画素開口
率が約30％のアクティブマトリクス型液晶表示装置が得
られたとしている。
【０００７】
【発明が解決しようとする課題】このようなアクティブ
マトリクス型液晶表示装置は、さらに大画面化および高
精細化が進展しつつある。しかしながら、大画面化に伴
っては当然のことながらアドレス配線長が長くなる。ま
た、高精細化に伴っては画素の数が増大し、一つの画素
の面積も縮小傾向となるが、画素の開口率を一定以上に
確保する必要性からアドレス配線の線幅も縮小傾向とな
る。
マトリクス型液晶表示装置は、さらに大画面化および高
精細化が進展しつつある。しかしながら、大画面化に伴
っては当然のことながらアドレス配線長が長くなる。ま
た、高精細化に伴っては画素の数が増大し、一つの画素
の面積も縮小傾向となるが、画素の開口率を一定以上に
確保する必要性からアドレス配線の線幅も縮小傾向とな
る。
【０００８】即ち、大画面化および高精細化に伴って、
アドレス配線の長さはより長く、線幅はより狭まる方向
とならざるを得ない。電極の抵抗は長さに比例し、断面
積に反比例して増大するから、アドレス配線電極はます
ます高抵抗化することになる。アドレス配線電極の高抵
抗化は、アドレス信号の波形を歪ませ、信号の伝搬遅延
を生ずることになる。これは画像の不均一化となって現
れ、画質低下を招くことになる。この問題に対処するた
めに図５に示したように、アドレス配線電極および補助
容量配線電極をAlと高融点金属の積層構造として、配線
電極抵抗を低減させ、信号の伝搬遅延を小さくすること
が提案されている。
アドレス配線の長さはより長く、線幅はより狭まる方向
とならざるを得ない。電極の抵抗は長さに比例し、断面
積に反比例して増大するから、アドレス配線電極はます
ます高抵抗化することになる。アドレス配線電極の高抵
抗化は、アドレス信号の波形を歪ませ、信号の伝搬遅延
を生ずることになる。これは画像の不均一化となって現
れ、画質低下を招くことになる。この問題に対処するた
めに図５に示したように、アドレス配線電極および補助
容量配線電極をAlと高融点金属の積層構造として、配線
電極抵抗を低減させ、信号の伝搬遅延を小さくすること
が提案されている。
【０００９】しかしながら、スイッチング素子として薄
膜トランジスタを備えたアクティブマトリクス型液晶表
示装置の製造工程からすると、上記のアドレス配線電極
の形成後にゲート絶縁膜を形成しなければならない。こ
のゲート絶縁膜は、通常350℃以上の基板温度で成膜す
る必要がある。この熱工程により、アドレス配線電極を
構成するAlが変形を受ける。即ち、厚さ方向に一部が盛
り上がるAlヒロック現象が生ずる。このため、下地との
密着性の低下により、後工程での膜剥がれや絶縁膜の層
間絶縁性の低下が起こり、アレイ基板の歩留まりを著し
く低下させることになる。
膜トランジスタを備えたアクティブマトリクス型液晶表
示装置の製造工程からすると、上記のアドレス配線電極
の形成後にゲート絶縁膜を形成しなければならない。こ
のゲート絶縁膜は、通常350℃以上の基板温度で成膜す
る必要がある。この熱工程により、アドレス配線電極を
構成するAlが変形を受ける。即ち、厚さ方向に一部が盛
り上がるAlヒロック現象が生ずる。このため、下地との
密着性の低下により、後工程での膜剥がれや絶縁膜の層
間絶縁性の低下が起こり、アレイ基板の歩留まりを著し
く低下させることになる。
【００１０】この発明は以上の問題に鑑みてなされたも
ので、従来と同等程度の抵抗値を有し、熱工程を経ても
変形することのないアドレス配線電極構造とすることに
よって、アレイ基板の歩留まりの低下を防止した液晶表
示装置を提供することを目的とする。
ので、従来と同等程度の抵抗値を有し、熱工程を経ても
変形することのないアドレス配線電極構造とすることに
よって、アレイ基板の歩留まりの低下を防止した液晶表
示装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明は、絶縁性基板
上に所定のピツチで規則的に配列形成される多数のアド
レス配線電極と、このアドレス配線電極に実質的に直交
するように所定のピツチで規則的に配列形成される多数
のデータ配線電極と、前記アドレス配線電極とと独立し
て設けられた補助容量配線電極と、前記アドレス配線電
極とデータ配線電極とで囲まれる最小区画からなる画素
電極と、この画素ごとに配置されたスイッチング素子と
を少なくとも備えたアレイ基板と、このアレイ基板に所
定の間隔で対向して配置される対向基板と、前記アレイ
基板と対向基板との間隙に配置された液晶組成物とを少
なくとも備えた液晶表示装置において、前記アドレス配
線電極は低抵抗金属層が高融点金属層に挟持された少な
くとも３層構造からなる液晶表示装置であり、また、前
記アドレス配線電極は低抵抗金属層が高融点金属層に挟
持され、この上層の高融点金属層上にさらに他の高融点
金属層が積層された構造からなる液晶表示装置である。
上に所定のピツチで規則的に配列形成される多数のアド
レス配線電極と、このアドレス配線電極に実質的に直交
するように所定のピツチで規則的に配列形成される多数
のデータ配線電極と、前記アドレス配線電極とと独立し
て設けられた補助容量配線電極と、前記アドレス配線電
極とデータ配線電極とで囲まれる最小区画からなる画素
電極と、この画素ごとに配置されたスイッチング素子と
を少なくとも備えたアレイ基板と、このアレイ基板に所
定の間隔で対向して配置される対向基板と、前記アレイ
基板と対向基板との間隙に配置された液晶組成物とを少
なくとも備えた液晶表示装置において、前記アドレス配
線電極は低抵抗金属層が高融点金属層に挟持された少な
くとも３層構造からなる液晶表示装置であり、また、前
記アドレス配線電極は低抵抗金属層が高融点金属層に挟
持され、この上層の高融点金属層上にさらに他の高融点
金属層が積層された構造からなる液晶表示装置である。
【００１２】
【作用】上記Alの変形は、Alの融点が低いためにAlが動
きやすいこと、下地のガラス基板の汚染防止とその保護
を目的として成膜した膜からの脱ガス、Al中に存在する
ガスの放出、およびAlに当接する積層膜の熱応力の大き
さなどの複合作用として生ずる。このため、低抵抗金属
層となるAlの上下を高融点金属層で挟持することによ
り、下地膜の脱ガスを緩和し、以降の加熱工程でAlを動
きにくくし、Alヒロックや膜剥がれおよび層間絶縁性の
低下を防止するものである。
きやすいこと、下地のガラス基板の汚染防止とその保護
を目的として成膜した膜からの脱ガス、Al中に存在する
ガスの放出、およびAlに当接する積層膜の熱応力の大き
さなどの複合作用として生ずる。このため、低抵抗金属
層となるAlの上下を高融点金属層で挟持することによ
り、下地膜の脱ガスを緩和し、以降の加熱工程でAlを動
きにくくし、Alヒロックや膜剥がれおよび層間絶縁性の
低下を防止するものである。
【００１３】また、これらの積層上にさらに他の高融点
金属層を成膜し、側縁部をテーパ状に形成することによ
り、アドレス配線電極の厚さによる段差を軽減し、層間
絶縁性の低下を防止することができる。
金属層を成膜し、側縁部をテーパ状に形成することによ
り、アドレス配線電極の厚さによる段差を軽減し、層間
絶縁性の低下を防止することができる。
【００１４】
【実施例】以下に本発明の実施例について図１乃至図３
を用いて詳細に説明する。図１はアレイ基板の薄膜トラ
ンジスタを含むスイッチング素子部分の概略断面構成
を、図２はアドレス配線電極の概略断面構成を、図３は
アレイ基板の等価回路構成をそれぞれ示す。
を用いて詳細に説明する。図１はアレイ基板の薄膜トラ
ンジスタを含むスイッチング素子部分の概略断面構成
を、図２はアドレス配線電極の概略断面構成を、図３は
アレイ基板の等価回路構成をそれぞれ示す。
【００１５】図１乃至図３において、透明ガラス基板11
上に所定のピッチで配列された多数のアドレス配線電極
12と、このアドレス配線電極12と実質的に直交するよう
に所定のピッチで配列された多数のデータ配線電極13と
がマトリクス状に配設され、補助容量配線電極14がアド
レス配線電極12にほぼ平行に形成されている。そしてこ
のアドレス配線電極12とデータ配線電極13とで囲まれる
最小区画に画素電極16が形成される。
上に所定のピッチで配列された多数のアドレス配線電極
12と、このアドレス配線電極12と実質的に直交するよう
に所定のピッチで配列された多数のデータ配線電極13と
がマトリクス状に配設され、補助容量配線電極14がアド
レス配線電極12にほぼ平行に形成されている。そしてこ
のアドレス配線電極12とデータ配線電極13とで囲まれる
最小区画に画素電極16が形成される。
【００１６】さらに、両配線電極の各交差部近傍にはス
イッチング素子としての薄膜トランジスタ15が形成され
ている。薄膜トランジスタ15のドレイン電極17はデータ
配線電極13に接続され、ゲート電極はアドレス配線電極
12と同時一体形成されている。また、薄膜トランジスタ
15のソース電極には各画素の表示電極16と液晶容量17お
よび補助容量配線電極14と画素電極16とで形成される補
助容量18が接続されている。
イッチング素子としての薄膜トランジスタ15が形成され
ている。薄膜トランジスタ15のドレイン電極17はデータ
配線電極13に接続され、ゲート電極はアドレス配線電極
12と同時一体形成されている。また、薄膜トランジスタ
15のソース電極には各画素の表示電極16と液晶容量17お
よび補助容量配線電極14と画素電極16とで形成される補
助容量18が接続されている。
【００１７】次に、上記のようなアレイ基板の薄膜トラ
ンジスタ部分とアドレス配線電極の構成を製造工程順に
説明する。まず、ガラス基板11からの汚染防止とガラス
基板11の保護を目的として、スパッタ法またはＣＶＤ法
などにより、絶縁膜21を300ｎｍ成膜する。この上にス
パッタ法により、第１の高融点金属層22としてMoを30ｎ
ｍ、低抵抗金属層23としてAlを200 ｎｍ、第２の高融点
金属層24としてMoを30ｎｍの膜厚に連続的に成膜する。
この時、Al膜はAl合金、例えば、Cu 1原子％、Si 0.5原
子％を含むAl合金膜でも可能である。
ンジスタ部分とアドレス配線電極の構成を製造工程順に
説明する。まず、ガラス基板11からの汚染防止とガラス
基板11の保護を目的として、スパッタ法またはＣＶＤ法
などにより、絶縁膜21を300ｎｍ成膜する。この上にス
パッタ法により、第１の高融点金属層22としてMoを30ｎ
ｍ、低抵抗金属層23としてAlを200 ｎｍ、第２の高融点
金属層24としてMoを30ｎｍの膜厚に連続的に成膜する。
この時、Al膜はAl合金、例えば、Cu 1原子％、Si 0.5原
子％を含むAl合金膜でも可能である。
【００１８】この積層膜をフォトリソグラフィ法により
燐酸、硝酸、酢酸の混酸を用いてエッチングし、アドレ
ス配線電極パターンと補助容量配線電極パターンを所定
の形状に加工形成する。この時、低抵抗金属層23として
のAl膜と第２の高融点金属層24としてのMo膜とはエッチ
ング速度の違いにより、その側縁部はテーパ形状にエッ
チングされる。しかし、第１の高融点金属層22としての
Mo膜はサイドエッチングが入らないので第１の高融点金
属層22の側縁部はテーパ形状とはならない。
燐酸、硝酸、酢酸の混酸を用いてエッチングし、アドレ
ス配線電極パターンと補助容量配線電極パターンを所定
の形状に加工形成する。この時、低抵抗金属層23として
のAl膜と第２の高融点金属層24としてのMo膜とはエッチ
ング速度の違いにより、その側縁部はテーパ形状にエッ
チングされる。しかし、第１の高融点金属層22としての
Mo膜はサイドエッチングが入らないので第１の高融点金
属層22の側縁部はテーパ形状とはならない。
【００１９】次に、スパッタ法により、第３の高融点金
属層25としてMoとTaの合金層を300ｎｍの膜厚に成膜す
る。そして、フォトリソグラフィ法によりCF4 と O2 の
混合ガスのケミカルドライエッチング（ＣＤＥ）を用い
てエッチングし、その側縁部が30度以下のテーパ形状と
なるように加工形成する。この時のエッチング条件は、
例えば、 O2 流量320 SCCM、CF4 流量160 SCCM、エッチ
ング圧力30Paである。
属層25としてMoとTaの合金層を300ｎｍの膜厚に成膜す
る。そして、フォトリソグラフィ法によりCF4 と O2 の
混合ガスのケミカルドライエッチング（ＣＤＥ）を用い
てエッチングし、その側縁部が30度以下のテーパ形状と
なるように加工形成する。この時のエッチング条件は、
例えば、 O2 流量320 SCCM、CF4 流量160 SCCM、エッチ
ング圧力30Paである。
【００２０】以上のプロセスにより、アドレス配線電極
パターンと補助容量配線電極パターンを完成させる。
尚、アドレス配線電極を形成する第１の高融点金属層22
−低抵抗金属層23−第２の高融点金属層24−第３の高融
点金属層25は、スイッチング素子としての薄膜トランジ
スタ15のゲート電極を兼ねている。また、薄膜トランジ
スタのゲート電極およびアドレス配線電極を第１の高融
点金属層22−低抵抗金属層23−第２の高融点金属層24の
３層構成としてもよい。
パターンと補助容量配線電極パターンを完成させる。
尚、アドレス配線電極を形成する第１の高融点金属層22
−低抵抗金属層23−第２の高融点金属層24−第３の高融
点金属層25は、スイッチング素子としての薄膜トランジ
スタ15のゲート電極を兼ねている。また、薄膜トランジ
スタのゲート電極およびアドレス配線電極を第１の高融
点金属層22−低抵抗金属層23−第２の高融点金属層24の
３層構成としてもよい。
【００２１】続いて、薄膜トランジスタ15を形成するた
めに、プラズマ・ケミカルベーパデポジション（ＣＶ
Ｄ）法により、ゲート絶縁膜26、27としてのSiOx、SiN
x、半導体層28としてのアモルファスシリコン（ａ−S
i）、エッチングストッパ層を兼ねる絶縁保護膜29とし
てのSiNxの４層を連続成膜する。そして、上層の絶縁保
護膜29としてのSiNxを所定の形状にパターニングし、前
処理を施した後、ソース・ドレイン電極のコンタクト層
30としてのｎ+ ａ−SiをプラズマＣＶＤ法により成膜す
る。尚、ゲート絶縁膜26としてのSiOxの替わりに熱ＣＶ
Ｄ法による SiO2 を用いてもよい。
めに、プラズマ・ケミカルベーパデポジション（ＣＶ
Ｄ）法により、ゲート絶縁膜26、27としてのSiOx、SiN
x、半導体層28としてのアモルファスシリコン（ａ−S
i）、エッチングストッパ層を兼ねる絶縁保護膜29とし
てのSiNxの４層を連続成膜する。そして、上層の絶縁保
護膜29としてのSiNxを所定の形状にパターニングし、前
処理を施した後、ソース・ドレイン電極のコンタクト層
30としてのｎ+ ａ−SiをプラズマＣＶＤ法により成膜す
る。尚、ゲート絶縁膜26としてのSiOxの替わりに熱ＣＶ
Ｄ法による SiO2 を用いてもよい。
【００２２】次に、半導体層28としてのａ−Si膜を所定
の形状にパターニングし、表示電極となる透明画素電極
31としてのインジウム・ティン・オキサイド（ＩＴＯ）
を成膜し、所定の形状にパターニングする。尚、この電
極は補助容量の一方の電極の一部としても使用される。
続いて、アドレス配線パッド部の開口をHF系エッチング
液で加工形成する。
の形状にパターニングし、表示電極となる透明画素電極
31としてのインジウム・ティン・オキサイド（ＩＴＯ）
を成膜し、所定の形状にパターニングする。尚、この電
極は補助容量の一方の電極の一部としても使用される。
続いて、アドレス配線パッド部の開口をHF系エッチング
液で加工形成する。
【００２３】続いて、スパッタ法により、Mo、Al、Moの
３層を積層成膜し、これをデータ配線、ソース電極32お
よびドレイン電極33として所定の形状にパターニングす
る。この後、リアクティブ・イオンエッチング（ＲＩ
Ｅ）法により、バックチャネル上のｎ+ ａ−Si膜を除去
する。次にパッシベーションとしての保護膜34となるSi
Nxを成膜し、所定の形状にパターニングする。
３層を積層成膜し、これをデータ配線、ソース電極32お
よびドレイン電極33として所定の形状にパターニングす
る。この後、リアクティブ・イオンエッチング（ＲＩ
Ｅ）法により、バックチャネル上のｎ+ ａ−Si膜を除去
する。次にパッシベーションとしての保護膜34となるSi
Nxを成膜し、所定の形状にパターニングする。
【００２４】そして最後に、ポリイミドからなる配向膜
を全面に被着し（図示せず）、綿布などを用いて一方向
にこするラビング配向処理を施すことによって薄膜トラ
ンジスタを含むアレイ基板が完成する。次に、もう１枚
のガラス基板上にＩＴＯからなる対向電極を所定の形状
に形成し、ポリイミドからなる配向膜を全面に被着し、
ラビング配向処理を施すことによって対向基板が完成す
る。
を全面に被着し（図示せず）、綿布などを用いて一方向
にこするラビング配向処理を施すことによって薄膜トラ
ンジスタを含むアレイ基板が完成する。次に、もう１枚
のガラス基板上にＩＴＯからなる対向電極を所定の形状
に形成し、ポリイミドからなる配向膜を全面に被着し、
ラビング配向処理を施すことによって対向基板が完成す
る。
【００２５】これらの両基板はラビング配向方向が互い
に直交するように所定の間隔で対向配置され、一部の注
入口を残して基板周辺部で接着固定される。そして、注
入口からネマチック型の液晶組成物が注入され、最後に
注入口かシールされる。さらに、両基板の外側にはそれ
ぞれのラビング配向方向に沿う偏光板が配置されて、90
度ねじれのTN型液晶表示装置が完成する。
に直交するように所定の間隔で対向配置され、一部の注
入口を残して基板周辺部で接着固定される。そして、注
入口からネマチック型の液晶組成物が注入され、最後に
注入口かシールされる。さらに、両基板の外側にはそれ
ぞれのラビング配向方向に沿う偏光板が配置されて、90
度ねじれのTN型液晶表示装置が完成する。
【００２６】この液晶表示装置を通常の駆動条件で駆動
させ画像を表示させた結果、アドレス配線電極の層剥が
れや層間絶縁性の低下による画像欠陥は生じていないこ
とが確認された。因みに、アドレス配線電極は、配線電
極の長さが20ｃｍ、平均電極の幅が10μｍで、アドレス
配線抵抗は約９ＫΩを示し、従来と同等の抵抗値であっ
た。
させ画像を表示させた結果、アドレス配線電極の層剥が
れや層間絶縁性の低下による画像欠陥は生じていないこ
とが確認された。因みに、アドレス配線電極は、配線電
極の長さが20ｃｍ、平均電極の幅が10μｍで、アドレス
配線抵抗は約９ＫΩを示し、従来と同等の抵抗値であっ
た。
【００２７】
【発明の効果】以上のように本発明によれば、アドレス
配線電極として低抵抗金属層を高融点金属層で挟持する
多層構造とすることにより、アドレス配線抵抗を従来と
同等に維持するとともに、以降の熱処理工程による低抵
抗金属層の層欠陥の発生を効果的に抑制し、アドレス配
線電極の段差などによる層間絶縁性の低下も防止するこ
とができる。
配線電極として低抵抗金属層を高融点金属層で挟持する
多層構造とすることにより、アドレス配線抵抗を従来と
同等に維持するとともに、以降の熱処理工程による低抵
抗金属層の層欠陥の発生を効果的に抑制し、アドレス配
線電極の段差などによる層間絶縁性の低下も防止するこ
とができる。
【図１】本発明の実施例のアレイ基板の薄膜トランジス
タを含むスイッチング素子部分を示す概略断面構成。
タを含むスイッチング素子部分を示す概略断面構成。
【図２】本発明の実施例のアドレス配線電極部分を示す
断面構成図。
断面構成図。
【図３】本発明の実施例のアレイ基板を示す等価回路構
成図。
成図。
【図４】従来のアレイ基板の薄膜トランジスタを含むス
イッチング素子部分を示す概略断面構成。
イッチング素子部分を示す概略断面構成。
【図５】従来の実施例のアドレス配線電極部分を示す断
面構成図。
面構成図。
11…ガラス基板 12…アドレス配線電極 13…データ配線電極 14…補助容量配線 15…薄膜トランジスタ 16…表示画素電極 21…絶縁膜 22…第１の高融点金属層 23…低抵抗金属層 24…第２の高融点金属層 25…第３の高融点金属層
Claims (2)
- 【請求項１】 絶縁性基板上に所定のピツチで規則的に
配列形成される多数のアドレス配線電極と、このアドレ
ス配線電極に実質的に直交するように所定のピツチで規
則的に配列形成される多数のデータ配線電極と、前記ア
ドレス配線電極と独立して設けられた補助容量配線電極
と、前記アドレス配線電極とデータ配線電極とで囲まれ
る最小区画からなる画素電極と、この画素ごとに配置さ
れたスイッチング素子とを少なくとも備えたアレイ基板
と、このアレイ基板に所定の間隔で対向して配置される
対向基板と、前記アレイ基板と対向基板との間隙に配置
された液晶組成物とを少なくとも備えた液晶表示装置に
おいて、前記アドレス配線電極は低抵抗金属層が高融点
金属層に挟持された少なくとも３層構造からなることを
特徴とする液晶表示装置。 - 【請求項２】 請求項１記載の液晶表示装置において、
前記アドレス配線電極は低抵抗金属層が高融点金属層に
挟持され、この上層の高融点金属層上にさらに他の高融
点金属層が積層された構造からなることを特徴とする液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21002793A JPH0764109A (ja) | 1993-08-25 | 1993-08-25 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21002793A JPH0764109A (ja) | 1993-08-25 | 1993-08-25 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764109A true JPH0764109A (ja) | 1995-03-10 |
Family
ID=16582609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21002793A Pending JPH0764109A (ja) | 1993-08-25 | 1993-08-25 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764109A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825437A (en) * | 1995-11-21 | 1998-10-20 | Lg Electronics Inc. | Structure of a liquid crystal display device and a method of manufacturing same |
| JPH11258632A (ja) * | 1998-03-13 | 1999-09-24 | Toshiba Corp | 表示装置用アレイ基板 |
| US6175393B1 (en) | 1995-09-28 | 2001-01-16 | Sharp Kabushiki Kaisha | Active-matrix type liquid crystal display device and method of compensating for defective pixel |
| US6255706B1 (en) | 1999-01-13 | 2001-07-03 | Fujitsu Limited | Thin film transistor and method of manufacturing same |
| KR100315648B1 (ko) * | 2000-01-21 | 2001-11-29 | 정지완 | 액정표시장치의 게이트 전극용 식각액 |
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| KR100701654B1 (ko) * | 1999-06-29 | 2007-03-30 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의 데이터 라인 형성방법 |
-
1993
- 1993-08-25 JP JP21002793A patent/JPH0764109A/ja active Pending
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