JP2006332209A - 薄膜トランジスタ基板及びその製造方法 - Google Patents
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Abstract
【課題】本発明は、液晶表示装置に用いられる薄膜トランジスタ基板及びその製造方法に関し、ゲート電極や所定の配線の材料に低抵抗金属を用いても、高い信頼性を確保しうる薄膜トランジスタ基板及びその製造方法を提供することを目的とする。
【解決手段】ＴＦＴ基板は、窒素含有層としてのＡｌＮ膜５１と、主配線層としてのＡｌ膜５０と、ＭｏＮ膜５４とＭｏ膜５３とからなる上層配線層とにより構成された積層構造のゲート電極３３を有している。ゲート電極３３の側面は全体としてなだらかに傾斜するように形成されているので、ゲート絶縁膜３２上に良好な膜質のゲート絶縁膜３２を形成することができる。
【選択図】図３
【解決手段】ＴＦＴ基板は、窒素含有層としてのＡｌＮ膜５１と、主配線層としてのＡｌ膜５０と、ＭｏＮ膜５４とＭｏ膜５３とからなる上層配線層とにより構成された積層構造のゲート電極３３を有している。ゲート電極３３の側面は全体としてなだらかに傾斜するように形成されているので、ゲート絶縁膜３２上に良好な膜質のゲート絶縁膜３２を形成することができる。
【選択図】図３
Description
本発明は、液晶表示装置に用いられる薄膜トランジスタ基板及びその製造方法に関する。
液晶表示装置は、薄くて軽量であるとともに、低電圧で駆動できて消費電流が少ないという長所があり、近年、パーソナルコンピュータのディスプレイ装置やテレビジョン受像機等に広く用いられている。
一般に、液晶表示装置の液晶表示パネルは、２枚の透明ガラス基板の間に、液晶を封入することにより構成されている。２枚のガラス基板の対向面のうち、一方の面には、ブラックマトリクス、カラーフィルタ、対向電極及び配向膜等が形成されており、他方の面には、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、画素電極及び配向膜が形成されている。
各々のガラス基板の対向面と異なる面には、それぞれ偏光板が貼り付けられている。これら２枚の偏光板の偏向軸を互いに直交させた場合には、ノーマリ・ホワイトモードの液晶表示装置が構成される。即ち、液晶に電界を加えない状態では光が透過され、液晶に電界を加えると光が遮られる。一方、２枚の偏光板の偏向軸を互いに平行にした場合には、ノーマリ・ブラックモードの液晶表示装置が構成される。即ち、液晶に電界を加えない状態では光が遮られ、液晶に電界を加えると光が透過される。
従来の液晶表示装置を図１１乃至図１３を用いて説明する。図１１は、逆スタガ式のアクティブマトリクス型の薄膜トランジスタ（ＴＦＴ）基板の平面図であり、図１２及び図１３は図１１の図中に示す仮想線Ａ−Ａ’の断面図である。図１１乃至図１３に示すように、ガラス基板３上には、Ａｌ膜５０，ＭｏＮ膜５４及びＭｏ膜５３より成るゲート電極２７が形成されている。ゲート電極２７は、同一導電膜より成るゲートバスライン６に接続されている。
ゲート電極２７の材料としてＡｌが用いられているのは、Ａｌは電気抵抗が低い材料だからである。従来の液晶表示装置では、比較的電気抵抗が高い高融点金属であるＣｒ等がゲート電極材料に用いられていたが、近年では、液晶表示装置の大型化、高精細化に対応すべく、Ａｌ等の低抵抗の材料が用いられるようになってきている。
Ａｌ膜５０上にＭｏＮ膜５４及びＭｏ膜５３が形成されているのは、Ｍｏは耐熱性が高く、またＡｌ膜５０を他の配線等に接続する際に電気的接触を良好にすることができる材料だからである。ゲートバスライン６は、図示しない領域においてＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）を介して所定のドライバＩＣに接続されるが、Ｍｏ膜５３を介して他の配線等と接続するため、電気的接触を良好にすることができる。また、Ａｌ膜５０は後工程での加熱によりヒロックが発生してＡｌ配線と接するゲート絶縁膜３２の絶縁耐圧を悪化させる傾向があるので、これを防止するため、例えばＭｏのような高融点金属でキャップする構造がとられる。
ゲート電極２７が形成されたガラス基板３上には、ゲート絶縁膜３２が形成されている。ゲート絶縁膜３２上には、アモルファスシリコン膜３４が形成されている。アモルファスシリコン膜３４上には、ｎ+−アモルファスシリコン膜３６が形成されている。ｎ+−アモルファスシリコン膜３６上には、ＭｏＮ膜６４、Ａｌ膜６５及びＭｏＮ膜６６より成るソース電極２８及びドレイン電極６３（図１１参照）が形成されている。ドレイン電極６３はデータバスライン８を兼ねている。
ソース電極２８及びドレイン電極６３が形成された上層には、保護膜４２が形成されている。図１１に示すように、保護膜４２には、画素電極３７に達するコンタクトホール４６が形成されている。保護膜４２上には、コンタクトホール４６を介して接続されたＩＴＯより成る画素電極３７が形成されている。Ａｌ膜６５は、ＭｏＮ膜６６を介して画素電極３７に接続されているため、電気的接触は良好になっている。このように、液晶表示装置では、ゲートバスライン６やデータバスライン８の材料として低抵抗金属であるＡｌが用いられているので、大型化、高精細化に資することができる。
特開２０００−２０８７７３号公報
特開２００１−２２３３６５号公報
しかしながら、図１２及び図１３に示す従来の液晶表示装置では、図において、ゲート電極２７のＡｌ膜５０の側面が急峻なため、ゲート絶縁膜３２のステップカバレージが悪く、図中に破線で示すように、Ａｌ膜５０の側面の近傍でゲート絶縁膜３２の膜質が不連続になる。このため、ゲート絶縁膜３２の絶縁耐圧が低くなってしまうという問題を有している。
本発明の目的は、ゲート電極や所定の配線の材料に低抵抗金属を用いても、高い信頼性を確保しうる薄膜トランジスタ基板及びその製造方法を提供することにある。
上記目的は、絶縁性基板上に、ゲート電極及び前記ゲート電極に接続された走査線、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極及び前記ドレイン電極に接続された信号線を少なくとも配した薄膜トランジスタ基板において、前記ゲート電極及び／又は前記走査線は、Ａｌ、Ａｇ及びＣｕより選択された金属又はＡｌ、Ａｇ及びＣｕを主成分とする合金から形成された主配線層と、前記主配線層の下層に設けられて前記主配線層に窒素を含ませた窒素含有層との積層構造であることを特徴とする薄膜トランジスタ基板によって達成される。
上記本発明の薄膜トランジスタ基板において、前記窒素含有層は、層内で窒化比率が異なっていることを特徴とする。
上記本発明の薄膜トランジスタ基板において、前記窒素含有層は、下層ほど前記窒化比率が高く形成されていることを特徴とする。
また、上記目的は、絶縁性基板上に、ゲート電極及び前記ゲート電極に接続された走査線、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極及び前記ドレイン電極に接続された信号線を少なくとも配した薄膜トランジスタ基板において、前記ゲート電極及び／又は前記走査線は、Ａｌ、Ａｇ及びＣｕより選択された金属又はＡｌ、Ａｇ及びＣｕを主成分とする合金から形成されて窒素を含んだ主配線層であり、前記主配線層内の窒化比率が異なり、下層ほど前記窒化比率が高いことを特徴とする薄膜トランジスタ基板によって達成される。
上記本発明の薄膜トランジスタ基板において、前記ゲート電極及び走査線は、Ｔｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａより選択された金属、Ｔｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａの合金又はＴｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａに窒素を含有させた材料のうちの少なくとも一層の上層配線層が前記主配線層の上層にさらに設けられた積層構造であることを特徴とする。
上記本発明の薄膜トランジスタ基板において、前記ゲート電極及び走査線は、最上層が前記主配線層の酸化層であることを特徴とする。
また、上記目的は、絶縁性基板上に、ゲート電極及び前記ゲート電極に接続された走査線、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極及び前記ドレイン電極に接続された信号線を少なくとも配した薄膜トランジスタ基板の製造方法において、Ａｌ、Ａｇ及びＣｕより選択された金属又はＡｌ、Ａｇ及びＣｕを主成分とする合金に、窒素を含ませた窒素含有層を前記絶縁性基板上に形成し、Ａｌ、Ａｇ及びＣｕより選択された金属又はＡｌ、Ａｇ及びＣｕを主成分とする合金からなる主配線層を前記窒素含有層上に形成し、Ｔｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａより選択された金属若しくはＴｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａの合金又はＴｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａに、窒素を含有させた材料のうちの少なくとも一層の上層配線層を前記主配線層上に形成し、前記窒素含有層、前記主配線層及び前記上層配線層をパターニングして積層構造の前記ゲート電極及び／又は前記走査線を形成することを特徴とする薄膜トランジスタ基板の製造方法によって達成される。
また、上記目的は、絶縁性基板上に、ゲート電極及び前記ゲート電極に接続された走査線、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極及び前記ドレイン電極に接続された信号線を少なくとも配した薄膜トランジスタ基板の製造方法において、Ａｌ、Ａｇ及びＣｕより選択された金属又はＡｌ、Ａｇ及びＣｕを主成分とする合金から形成された主配線層に窒素を含ませた窒素含有層を前記絶縁性基板上に形成し、Ｔｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａより選択された金属若しくはＴｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａの合金又はＴｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａに、窒素を含有させた材料のうちの少なくとも一層の上層配線層を前記窒素含有層上に形成し、前記窒素含有層、前記主配線層及び前記上層配線層をパターニングして積層構造の前記ゲート電極及び／又は前記走査線を形成することを特徴とする薄膜トランジスタ基板の製造方法によって達成される。
上記本発明の薄膜トランジスタ基板の製造方法において、前記窒素含有層、前記主配線層及び前記上層配線層を同一エッチャントで一括してパターニングして前記ゲート電極及び／又は前記走査線を形成することを特徴とする。
上記本発明の薄膜トランジスタ基板の製造方法において、前記上層配線層をドライエッチングによりパターニングし、前記窒素含有層及び前記主配線層をウェットエッチングにより一括してパターニングして前記ゲート電極及び／又は前記走査線を形成することを特徴とする。
上記本発明の薄膜トランジスタ基板の製造方法において、前記窒素含有層、前記主配線層及び前記上層配線層を異なるエッチャントを用いてウェットエッチングによりパターニングして前記ゲート電極及び／又は前記走査線を形成することを特徴とする。
また、上記目的は、絶縁性基板上に、ゲート電極及び前記ゲート電極に接続された走査線、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極及び前記ドレイン電極に接続された信号線を少なくとも配した薄膜トランジスタ基板の製造方法において、Ａｌ、Ａｇ及びＣｕより選択された金属又はＡｌ、Ａｇ及びＣｕを主成分とする合金に、窒素を含ませた窒素含有層を前記絶縁性基板上に形成し、前記窒素含有層の最上層を酸化して酸化層を形成し、前記窒素含有層及び前記酸化層をパターニングして積層構造の前記ゲート電極及び／又は前記走査線を形成することを特徴とする。
上記本発明の薄膜トランジスタ基板の製造方法において、前記酸化膜を陽極酸化プロセス、アッシングプロセス、高圧酸化プロセス及び熱酸化プロセスの少なくともいずれかを用いて形成することを特徴とする。
また、上記目的は、絶縁性基板上に、ゲート電極及び前記ゲート電極に接続された走査線、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極及び前記ドレイン電極に接続された信号線を少なくとも配した薄膜トランジスタ基板の製造方法において、Ａｌ及びＡｇより選択された金属又はＡｌ及びＡｇを主成分とする合金からなる主配線層を前記絶縁性基板上に形成し、Ｍｏ金属、Ｍｏを含む合金又はＭｏに窒素を含有させた材料のうちの少なくとも一層の上層配線層を前記主配線層上に形成し、前記主配線層及び前記上層配線層をシャワーエッチングし、前記主配線層のエッチング速度をａとし、前記上層配線層のエッチング速度をｂとすると、ｂ≧２．７ａの関係を満たすエッチング条件のディップエッチングにより前記主配線層及び前記上層配線層を一括してパターニングして積層構造の前記ゲート電極及び／又は前記走査線を形成することを特徴とする薄膜トランジスタ基板の製造方法によって達成される。
上記本発明の薄膜トランジスタ基板の製造方法において、前記ディップエッチングのエッチング時間をｔとし、前記主配線層の層厚をＤとすると、ｔ≧Ｄ／ａの関係を満たすエッチング条件により前記主配線層及び前記上層配線層を一括してパターニングして前記ゲート電極及び／又は前記走査線を形成することを特徴とする。
本発明によれば、ゲート電極や所定の配線の材料に低抵抗金属を用いても、高い信頼性を確保しうる薄膜トランジスタ基板を製造できる。
〔第１の実施の形態〕
本発明の第１の実施の形態による薄膜トランジスタ基板及びその製造方法について図１乃至図３を用いて説明する。まず、本実施の形態による薄膜トランジスタ基板（ＴＦＴ基板）を備えた液晶表示装置の概略の構成について図１及び図２を用いて説明する。図１は、本実施の形態による液晶表示装置の概略構成を示している。図２は、本実施の形態によるＴＦＴ基板１の画素構成を示している。ＴＦＴ基板１の１画素の平面レイアウトは従来のＴＦＴ基板と同様である。
本発明の第１の実施の形態による薄膜トランジスタ基板及びその製造方法について図１乃至図３を用いて説明する。まず、本実施の形態による薄膜トランジスタ基板（ＴＦＴ基板）を備えた液晶表示装置の概略の構成について図１及び図２を用いて説明する。図１は、本実施の形態による液晶表示装置の概略構成を示している。図２は、本実施の形態によるＴＦＴ基板１の画素構成を示している。ＴＦＴ基板１の１画素の平面レイアウトは従来のＴＦＴ基板と同様である。
図１及び図２に示すように、液晶表示装置は、絶縁膜を介して互いに交差して形成された複数のゲートバスライン（走査線）６及び複数のドレインバスライン（信号線）８と、画素毎に形成されたＴＦＴ２及び画素電極１０と、隣接ゲートバスライン６間のほぼ中央にほぼ並列して形成された蓄積容量バスライン１２とを備えたＴＦＴ基板１を有している。また、液晶表示装置にはＴＦＴ基板１に所定のセルギャップで対向する対向基板４が配置されている。ＴＦＴ基板１と対向基板４との間には例えば負の誘電率異方性を有する液晶が封止されている。対向基板４の液晶側表面には、カラーフィルタ（ＣＦ）や共通電極が形成されている。
ＴＦＴ基板１には、複数のゲートバスライン６を駆動するドライバＩＣが実装されたゲートバスライン駆動回路１４と、複数のドレインバスライン８を駆動するドライバＩＣが実装されたドレインバスライン駆動回路１６とが接続されている。これらの駆動回路１４、１６は、制御回路１８から出力された制御信号に基づいて所定のゲートバスライン６に走査信号を出力し、複数のドレインバスライン８に階調信号を出力するようになっている。ＴＦＴ基板１の液晶側表面と反対側の面には偏光板２０が配置され、対向基板４の液晶側表面と反対側の面には、偏光板２０とクロスニコルに偏光板２４が配置されている。偏光板２０のＴＦＴ基板１と反対側の面にはバックライトユニット２２が配置されている。
次に、ＴＦＴ基板１の断面構成及びＴＦＴ基板１の製造方法について図３を用いて説明する。図３は、ＴＦＴ基板１を図１１の図中に示す仮想線Ａ−Ａ’で切断した断面を示している。
まず、ガラス基板３上の全面に、Ｎ２ガスを用いた反応性スパッタリング法により、窒素含有層としての膜厚５０ｎｍのＡｌＮ膜５１を形成する。成膜条件は、ＡｒガスとＮ２ガスとの流量比を例えば８：２とする。
まず、ガラス基板３上の全面に、Ｎ２ガスを用いた反応性スパッタリング法により、窒素含有層としての膜厚５０ｎｍのＡｌＮ膜５１を形成する。成膜条件は、ＡｒガスとＮ２ガスとの流量比を例えば８：２とする。
次に、スパッタリング法を用いて全面に、例えば膜厚１５０ｎｍの主配線層としてのＡｌ膜５０を形成する。次に、Ｎ２ガスを用いた反応性スパッタリング法により、膜厚７０ｎｍのＭｏＮ膜５４を形成する。成膜条件は、ＡｒガスとＮ２ガスとの流量比を例えば７：３とする。次に、スパッタリング法により、全面に膜厚１５ｎｍのＭｏ膜５３を形成する。これにより、ＭｏＮ膜５４とＭｏ膜５３からなる上層配線層が形成される。こうして、積層構造のゲート電極３３及びゲートバスライン（走査線）６（図１１参照）が構成される。
次に、スピンコート法により、全面にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。次に、ＡｌＮ膜５１、Ａｌ膜５０、ＭｏＮ膜５４及びＭｏ膜５３を一括してウエットエッチングする。エッチング液としては、例えば、燐酸６７．３ｗｔ％と硝酸５．２ｗｔ％と酢酸１０ｗｔ％とを混合した水溶液が用いられる。このようなエッチング液を用いることにより、図６において、全体として側面がなだらかに傾斜するように成形されたゲート電極３３を形成することができる。
次に、レジスト剥離液により、フォトレジストマスクを除去する。次に、プラズマＣＶＤ（Ｐｌａｓｍａ ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：プラズマ化学気相成長）法により、全面に膜厚３５０ｎｍのＳｉＮより成るゲート絶縁膜３２を形成する。ゲート絶縁膜３２は側面が全体としてなだらかに傾斜しているゲート電極３３上に形成されるため、良好な膜質になる。これにより、信頼性が高く、絶縁耐圧の高いゲート絶縁膜３２を形成することができる。
次に、プラズマＣＶＤ法により、全面に膜厚１２０ｎｍのアモルファスシリコン膜３４を形成する。次に、プラズマＣＶＤ法により、全面に膜厚３０ｎｍのｎ＋アモルファスシリコン膜３６を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングする。こうして、ｎ＋アモルファスシリコン膜３６をパターニングするためのフォトレジストマスクが形成される。
次に、ドライエッチング法により、ｎ＋アモルファスシリコン膜３６をエッチングする。次に、レジスト剥離液により、フォトレジストマスクを除去する。次に、スパッタリング法により、膜厚５０ｎｍのＭｏＮ膜６４を形成する。次に、スパッタリング法により、膜厚１００ｎｍのＡｌ膜６５を形成する。次に、スパッタリング法により、膜厚４０ｎｍのＭｏＮ膜６６を形成する。
次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。こうして、ソース電極２８及びドレイン電極６３をパターニングするためのフォトレジストマスクが形成される。次に、ＭｏＮ膜６４、Ａｌ膜６５及びＭｏＮ膜６６を一括してエッチングする。エッチング液としては、例えば燐酸６７．３ｗｔ％と硝酸５．２ｗｔ％と酢酸１０ｗｔ％とを混合した水溶液を用いる。さらに、フッ素系＋塩素系のガスを用いてドライエッチングしてｎ+−アモルファスシリコン膜３６をエッチングし、アモルファスシリコン膜３４をハーフエッチングする。こうして、ソース電極２８及びドレイン電極６３が形成される。
次に、レジスト剥離液により、フォトレジストマスクを除去する。次に、プラズマＣＶＤ法により、膜厚３３０ｎｍのＳｉＮより成る保護膜（最終保護膜）４２を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングして、開口部が形成されたフォトレジストマスクを形成する。次に、当該フォトレジストマスクを用いて保護膜４２をエッチングしてソース電極２８に達するコンタクトホール４６（図１１参照）を形成する。次に、レジスト剥離液により、フォトレジストマスクを除去する。
次に、スパッタリング法により、全面に膜厚７０ｎｍのＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングする。こうして、画素電極３７を形成するためのフォトレジストマスクが形成される。次に、ＩＴＯ膜をエッチングしてＩＴＯより成る画素電極３７を形成する。Ａｌ膜６５は、ＭｏＮ膜６６及びコンタクトホール４６を介して画素電極３７に接続され、Ａｌ膜６５と画素電極３７とは良好な電気的接触が得られる。次に、レジスト剥離液により、フォトレジストマスクを除去する。こうして、本実施の形態によるＴＦＴ基板１が形成される。
以上説明したように、本実施の形態のＴＦＴ基板１は、側面が全体としてなだらかに傾斜しているゲート電極３３上にゲート絶縁膜３２を形成することができるので、ゲート絶縁膜３２の膜質がゲート電極３３の側面近傍で不連続になってしまうのを防止することができる。これにより、絶縁耐圧が高く信頼性の高いゲート絶縁膜３２が得られ、ＴＦＴ基板１の信頼性を向上させることができる。
〔第２の実施の形態〕
次に、本発明の第２の実施の形態による薄膜トランジスタ基板及びその製造方法について図４を用いて説明する。本実施の形態のＴＦＴ基板１の平面の画素構成と、液晶表示装置の概略の構成は、上記実施の形態と同様であるため説明は省略する。図４は、本実施の形態のＴＦＴ基板１を図１１の図中に示す仮想線Ａ−Ａ’で切断した断面を示している。
次に、本発明の第２の実施の形態による薄膜トランジスタ基板及びその製造方法について図４を用いて説明する。本実施の形態のＴＦＴ基板１の平面の画素構成と、液晶表示装置の概略の構成は、上記実施の形態と同様であるため説明は省略する。図４は、本実施の形態のＴＦＴ基板１を図１１の図中に示す仮想線Ａ−Ａ’で切断した断面を示している。
まず、ガラス基板３上の全面に、Ｎ２ガスを用いた反応性スパッタリング法により、例えば膜厚１００ｎｍの窒素含有層としてのＡｌＮ膜５１を形成する。成膜条件は、ＡｒガスとＮ２ガスとの流量比が時間の経過に伴って変更される。例えば、ＡｒガスとＮ２ガスとの流量比はＡｒガス：Ｎ２ガス＝６：４から１０：０に変更される。これにより、ＡｌＮ膜５１はガラス基板３側の下層ほど窒化比率が高くなる。
次に、スパッタリング法により全面に、例えば膜厚１００ｎｍの主配線層としてのＡｌ膜５０を形成する。次に、Ｎ２ガスを用いた反応性スパッタリング法により、膜厚７０ｎｍのＭｏＮ膜５４を形成する。成膜条件として、ＡｒガスとＮ２ガスとの流量比を例えば７：３とする。次に、スパッタリング法により、全面に膜厚１５ｎｍのＭｏ膜５３を形成する。これにより、ＭｏＮ膜５４とＭｏ膜５３からなる上層配線層が形成される。こうして、積層構造のゲート電極３３及びゲートバスライン（走査線）６（図１１参照）が構成される。
次に、スピンコート法により、全面にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。次に、ＡｌＮ膜５１、Ａｌ膜５０、ＭｏＮ膜５４及びＭｏ膜５３を、一括してウエットエッチングする。エッチング液としては、例えば燐酸６７．３ｗｔ％と硝酸５．２ｗｔ％と酢酸１０ｗｔ％とを混合した水溶液を用いる。このようなエッチング液を用いれば、図４において、全体として側面がなだらなに傾斜するように成形されたゲート電極３３を形成することができる。
次に、レジスト剥離液により、フォトレジストマスクを除去する。次に、プラズマＣＶＤ法により、全面に膜厚３５０ｎｍのＳｉＮより成るゲート絶縁膜３２を形成する。側面が全体としてなだらかに傾斜しているゲート電極３３上にゲート絶縁膜３２が形成されるため、良好な膜質のゲート絶縁膜３２が得られる。このため、信頼性が高く、絶縁耐圧の高いゲート絶縁膜３２を形成することができる。
次に、プラズマＣＶＤ法により、全面に膜厚１２０ｎｍのアモルファスシリコン膜３４を形成する。次に、プラズマＣＶＤ法により、全面に膜厚３０ｎｍのｎ＋アモルファスシリコン膜３６を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングする。こうして、ｎ＋アモルファスシリコン膜３６をパターニングするためのフォトレジストマスクが形成される。
次に、ドライエッチング法により、ｎ＋アモルファスシリコン膜３６をエッチングする。次に、レジスト剥離液により、フォトレジストマスクを除去する。次に、スパッタリング法により、膜厚５０ｎｍのＭｏＮ膜６４を形成する。次に、スパッタリング法により、膜厚１００ｎｍのＡｌ膜６５を形成する。次に、スパッタリング法により、膜厚４０ｎｍのＭｏＮ膜６６を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。こうして、ソース電極２８及びドレイン電極６３をパターニングするためのフォトレジストマスクが形成される。
次に、ＭｏＮ膜６４とＡｌ膜６５とＭｏＮ膜６６とを一括してエッチングする。エッチング液としては、例えば燐酸６７．３ｗｔ％と硝酸５．２ｗｔ％と酢酸１０ｗｔ％とを混合した水溶液を用いる。さらに、フッ素系＋塩素系のガスを用いて、ドライエッチングｎ+−アモルファスシリコン膜３６をエッチングし、アモルファスシリコン膜３４をハーフエッチングする。こうして、ソース電極２８及びドレイン電極６３が形成される。
次に、レジスト剥離液により、フォトレジストマスクを除去する。次に、プラズマＣＶＤ法により、膜厚３３０ｎｍのＳｉＮより成る保護膜４２を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングして開口部が形成されたフォトレジストマスクを形成する。次に、当該フォトレジストマスクを用いて保護膜４２をエッチングして、ソース電極２８に達するコンタクトホール４６を形成する。次に、レジスト剥離液により、フォトレジストマスクを除去する。
次に、スパッタリング法により、全面に膜厚７０ｎｍのＩＴＯ膜を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングする。こうして、画素電極３７を形成するためのフォトレジストマスクが形成される。
次に、ＩＴＯ膜をエッチングしてＩＴＯより成る画素電極３７を形成する。Ａｌ膜６５は、ＭｏＮ膜６６及びコンタクトホール４６を介して画素電極３７に接続され、Ａｌ膜６５と画素電極３７とは良好な電気的接触が得られる。次に、レジスト剥離液により、フォトレジストマスクを除去する。こうして、本実施の形態によるＴＦＴ基板１が形成される。
以上説明したように、本実施の形態のＴＦＴ基板１は、側面が全体としてなだらかに傾斜しているゲート電極３３上にゲート絶縁膜３２を形成することができ、ゲート絶縁膜３２の膜質がゲート電極３３の側面近傍で不連続になってしまうのを防止することができるので、上記実施の形態と同様の効果が得られる
〔第３の実施の形態〕
次に、本発明の第３の実施の形態による薄膜トランジスタ基板及びその製造方法について図５を用いて説明する。本実施の形態のＴＦＴ基板１の平面の画素構成と、液晶表示装置の概略の構成は、上記実施の形態と同様であるため説明は省略する。図５は、本実施の形態のＴＦＴ基板１を図１１の図中に示す仮想線Ａ−Ａ’で切断した断面を示している。
次に、本発明の第３の実施の形態による薄膜トランジスタ基板及びその製造方法について図５を用いて説明する。本実施の形態のＴＦＴ基板１の平面の画素構成と、液晶表示装置の概略の構成は、上記実施の形態と同様であるため説明は省略する。図５は、本実施の形態のＴＦＴ基板１を図１１の図中に示す仮想線Ａ−Ａ’で切断した断面を示している。
まず、ガラス基板３上の全面に、Ｎ２ガスを用いた反応性スパッタリング法により、例えば膜厚１５０ｎｍの窒素含有層としてのＡｌＮ膜５１を形成する。また、本実施の形態では、窒素含有層が主配線層になる。成膜条件は、ＡｒガスとＮ２ガスとの流量比が時間の経過に伴って変更される。例えば、ＡｒガスとＮ２ガスとの流量比はＡｒガス：Ｎ２ガス＝６：４から１０：０に変更される。これにより、ＡｌＮ膜５１はガラス基板３側の下層ほど窒化比率が高くなる。
次に、スピンコート法により、全面にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。次に、ＡｌＮ膜５１を、ウエットエッチングする。エッチング液としては、例えば、燐酸６７．３ｗｔ％と硝酸５．２ｗｔ％と酢酸１０ｗｔ％とを混合した水溶液を用いる。このようなエッチング液を用いると、図において、全体として側面がなだらかに傾斜するように成形されたゲート電極３３を形成することができる。
次に、レジスト剥離液により、フォトレジストマスクを除去する。次に陽極酸化を用い、ゲート電極３３及びゲートバスライン６の表面に５０ｎｍの酸化層としての酸化膜（ＡｌＯ膜５２）をそれぞれ形成する。ＡｌＯ膜５２の形成方法には、陽極酸化プロセスに代えて、アッシングプロセス、高圧酸化プロセス及び熱酸化プロセスを用いてもよい。次に、プラズマＣＶＤ法により、全面に膜厚３５０ｎｍのＳｉＮより成るゲート絶縁膜３２を形成する。側面が全体としてなだらかに傾斜しているゲート電極３３上にゲート絶縁膜３２を形成するため、良好な膜質のゲート絶縁膜３２が得られる。このため、信頼性が高く、絶縁耐圧の高いゲート絶縁膜３２を形成することができる。
次に、プラズマＣＶＤ法により、全面に膜厚１２０ｎｍのアモルファスシリコン膜３４を形成する。次に、プラズマＣＶＤ法により、全面に膜厚３０ｎｍのｎ＋アモルファスシリコン膜３６を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングする。こうして、ｎ＋アモルファスシリコン膜３６をパターニングするためのフォトレジストマスクが形成される。次に、ドライエッチング法により、ｎ＋アモルファスシリコン膜３６をエッチングする。次に、レジスト剥離液により、フォトレジストマスクを除去する。
次に、スパッタリング法により、膜厚５０ｎｍのＭｏＮ膜６４を形成する。次に、スパッタリング法により、膜厚１００ｎｍのＡｌ膜６５を形成する。次に、スパッタリング法により、膜厚４０ｎｍのＭｏＮ膜６６を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。こうして、ソース電極２８及びドレイン電極６３をパターニングするためのフォトレジストマスクが形成される。
次に、ＭｏＮ膜６４とＡｌ膜６５とＭｏＮ膜６６とを一括してエッチングする。エッチング液としては、例えば燐酸６７．３ｗｔ％と硝酸５．２ｗｔ％と酢酸１０ｗｔ％とを混合した水溶液を用いる。さらに、フッ素系＋塩素系のガスを用いたドライエッチングにより、ｎ+−アモルファスシリコン膜３６をエッチングし、アモルファスシリコン膜３４をハーフエッチングする。こうして、ソース電極２８及びドレイン電極６３が形成される。次に、レジスト剥離液により、フォトレジストマスクを除去する。
次に、プラズマＣＶＤ法により、膜厚３３０ｎｍのＳｉＮより成る保護膜４２を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングして、開口部が形成されたフォトレジストマスクを形成する。次に、当該フォトレジストマスクを用いて保護膜４２をエッチングして、ソース電極２８に達するコンタクトホール４６を形成する。次に、レジスト剥離液により、フォトレジストマスクを除去する。
次に、スパッタリング法により、全面に膜厚７０ｎｍのＩＴＯ膜を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングする。こうして、画素電極３７を形成するためのフォトレジストマスクが形成される。
次に、ＩＴＯ膜をエッチングして、ＩＴＯより成る画素電極３７を形成する。Ａｌ膜６５は、ＭｏＮ膜６６及びコンタクトホール４６を介して画素電極３７に接続され、Ａｌ膜６５と画素電極３７とは良好な電気的接触が得られる。次に、レジスト剥離液により、フォトレジストマスクを除去する。こうして、本実施の形態によるＴＦＴ基板１が形成される。
以上説明したように、本実施の形態のＴＦＴ基板１は、側面が全体としてなだらかに傾斜しているゲート電極３３上にゲート絶縁膜３２を形成することができ、ゲート絶縁膜３２の膜質がゲート電極３３の側面近傍で不連続になることを防止できるので、上記実施の形態と同様の効果が得られる
〔第４の実施の形態〕
次に、本発明の第４の実施の形態による薄膜トランジスタ基板及びその製造方法について図６を用いて説明する。本実施の形態のＴＦＴ基板１の平面の画素構成と、液晶表示装置の概略の構成は、上記実施の形態と同様であるため説明は省略する。図６は、本実施の形態のＴＦＴ基板１を図１１の図中に示す仮想線Ａ−Ａ’で切断した断面を示している。
次に、本発明の第４の実施の形態による薄膜トランジスタ基板及びその製造方法について図６を用いて説明する。本実施の形態のＴＦＴ基板１の平面の画素構成と、液晶表示装置の概略の構成は、上記実施の形態と同様であるため説明は省略する。図６は、本実施の形態のＴＦＴ基板１を図１１の図中に示す仮想線Ａ−Ａ’で切断した断面を示している。
まず、ガラス基板３上の全面に、Ｎ２ガスを用いた反応性スパッタリング法により、例えば膜厚１００ｎｍの窒素含有層としてのＡｌＮ膜５１を形成する。成膜条件は、ＡｒガスとＮ２ガスとの流量比が時間の経過に伴って変更される。例えば、ＡｒガスとＮ２ガスとの流量比はＡｒガス：Ｎ２ガス＝６：４から１０：０に変更される。ＡｌＮ膜５１はガラス基板３側の下層ほど窒化比率が高くなる。
次に、スパッタリング法により全面に、例えば膜厚１００ｎｍの主配線層としてのＡｌ膜５０を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。次に、ＡｌＮ膜５１とＡｌ膜５０とを一括してウエットエッチングする。エッチング液としては、例えば、燐酸６７．３ｗｔ％と硝酸５．２ｗｔ％と酢酸１０ｗｔ％とを混合した水溶液を用いる。このようなエッチング液を用いれば、図において、ＡｌＮ膜５１とＡｌ膜５０との側面を全体としてなだらかに傾斜するように成形することができる。
次に、スパッタリング法により、全面に膜厚７０ｎｍのＴｉ膜５５を形成する。次に、Ｎ２ガスを用いた反応性スパッタリング法により、全面に膜厚１０ｎｍのＴｉＮ膜５６を形成する。成膜条件として、ＡｒガスとＮ２ガスとの流量比を例えば８：２とする。これにより、ＴｉＮ膜５６とＴｉ膜５５からなる上層配線層が形成される。次に、スピンコート法により、全面にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。次に、塩素系のガスを用いたドライエッチングにより、ＴｉＮ膜５６とＴｉ膜５５とをこの順にエッチングする。次に、レジスト剥離液により、フォトレジストマスクを除去する。こうして、全体として側面がなだらかに傾斜するゲート電極３３を形成することができる。
次に、プラズマＣＶＤ法により、全面に膜厚３５０ｎｍのＳｉＮより成るゲート絶縁膜３２を形成する。側面が全体としてなだらかに傾斜しているゲート電極３３上にゲート絶縁膜３２を形成するため、良好な膜質のゲート絶縁膜３２が得られる。このため、信頼性が高く、絶縁耐圧の高いゲート絶縁膜３２を形成することができる。
次に、プラズマＣＶＤ法により、全面に膜厚１２０ｎｍのアモルファスシリコン膜３４を形成する。次に、プラズマＣＶＤ法により、全面に膜厚３０ｎｍのｎ＋アモルファスシリコン膜３６を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングする。こうして、ｎ＋アモルファスシリコン膜３６をパターニングするためのフォトレジストマスクが形成される。次に、ドライエッチング法により、ｎ＋アモルファスシリコン膜３６をエッチングする。次に、レジスト剥離液により、フォトレジストマスクを除去する。
次に、スパッタリング法により、膜厚５０ｎｍのＭｏＮ膜６４を形成する。次に、スパッタリング法により、膜厚１００ｎｍのＡｌ膜６５を形成する。次に、スパッタリング法により、膜厚４０ｎｍのＭｏＮ膜６６を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。こうして、ソース電極２８及びドレイン電極６３をパターニングするためのフォトレジストマスクが形成される。
次に、ＭｏＮ膜６４とＡｌ膜６５とＭｏＮ膜６６とを一括してエッチングする。エッチング液としては、例えば燐酸６７．３ｗｔ％と硝酸５．２ｗｔ％と酢酸１０ｗｔ％とを混合した水溶液を用いる。さらに、フッ素系＋塩素系のガスを用いたドライエッチングによりｎ+−アモルファスシリコン膜３６をエッチングし、アモルファスシリコン膜３４をハーフエッチングする。こうして、ソース電極２８及びドレイン電極６３が形成される。次に、レジスト剥離液により、フォトレジストマスクを除去する。
次に、プラズマＣＶＤ法により、膜厚３３０ｎｍのＳｉＮより成る保護膜４２を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングして、開口部が形成されたフォトレジストマスクを形成する。次に、当該フォトレジストマスクを用いて保護膜４２をエッチングして、ソース電極２８に達するコンタクトホール４６を形成する。次に、レジスト剥離液により、フォトレジストマスクを除去する。
次に、スパッタリング法により、全面に膜厚７０ｎｍのＩＴＯ膜を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングする。こうして、画素電極３７を形成するためのフォトレジストマスクが形成される。次に、ＩＴＯ膜をエッチングして、ＩＴＯより成る画素電極３７を形成する。Ａｌ膜６５は、ＭｏＮ膜６６及びコンタクトホール４６を介して画素電極３７に接続され、Ａｌ膜６５と画素電極３７とは良好な電気的接触が得られる。次に、レジスト剥離液により、フォトレジストマスクを除去する。こうして、本実施の形態によるＴＦＴ基板１が形成される。
以上説明したように、本実施の形態のＴＦＴ基板１は、側面が全体としてなだらかに傾斜しているゲート電極３３上にゲート絶縁膜３２を形成することができ、ゲート絶縁膜３２の膜質がゲート電極３３の側面近傍で不連続になることを防止できるので、上記実施の形態と同様の効果が得られる
〔第５の実施の形態〕
次に、本発明の第５の実施の形態による薄膜トランジスタ基板及びその製造方法について図７を用いて説明する。本実施の形態のＴＦＴ基板１の平面の画素構成と、液晶表示装置の概略の構成は、上記実施の形態と同様であるため説明は省略する。図７は、本実施の形態のＴＦＴ基板１を図１１の図中に示す仮想線Ａ−Ａ’で切断した断面を示している。
次に、本発明の第５の実施の形態による薄膜トランジスタ基板及びその製造方法について図７を用いて説明する。本実施の形態のＴＦＴ基板１の平面の画素構成と、液晶表示装置の概略の構成は、上記実施の形態と同様であるため説明は省略する。図７は、本実施の形態のＴＦＴ基板１を図１１の図中に示す仮想線Ａ−Ａ’で切断した断面を示している。
まず、ガラス基板３上の全面に、Ｎ２ガスを用いた反応性スパッタリング法により、例えば膜厚１００ｎｍの窒素含有層としてのＡｌＮ膜５１を形成する。成膜条件は、ＡｒガスとＮ２ガスとの流量比が時間の経過に伴って変更される。例えば、ＡｒガスとＮ２ガスとの流量比はＡｒガス：Ｎ２ガス＝６：４から１０：０に変更される。ＡｌＮ膜５１はガラス基板３側の下層ほど窒化比率が高くなる。
次に、スパッタリング法により、全面に膜厚１００ｎｍのＡｌ膜５０を形成する。次に、スパッタリング法により、全面に膜厚７０ｎｍのＣｒ膜５７を形成する。次に、Ｎ２ガスを用いた反応性スパッタリング法により、膜厚５ｎｍのＣｒＮ膜５８を形成する。成膜条件はＡｒガスとＮ２ガスとの流量比を例えば６：４とする。これにより、ＣｒＮ膜５８とＣｒ膜５７からなる上層配線層が形成される。こうして、積層構造のゲート電極３３及びゲートバスライン６（図１１参照）が構成される。
次に、スピンコート法により、全面にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。次に、ＣｒＮ膜５１とＣｒ膜５０とを一括してウエットエッチングする。エッチング液としては、例えば硝酸第２セリウムアンモニウム１５ｗｔ％と硝酸１５ｗｔ％と硝酸アンモニウム５ｗｔ％とを混合した水溶液を用いる。次に、ＡｌＮ膜５１とＡｌ膜５０をと一括してウエットエッチングする。エッチング液としては、例えば、燐酸６７．３ｗｔ％と硝酸５．２ｗｔ％と酢酸１０ｗｔ％とを混合した水溶液を用いる。このようなエッチング液を用いれば、図において、全体として側面がなだらかに傾斜するゲート電極３３を成形することができる。次に、レジスト剥離液により、フォトレジストマスクを除去する。
次に、プラズマＣＶＤ法により、全面に膜厚３５０ｎｍのＳｉＮより成るゲート絶縁膜３２を形成する。側面が全体としてなだらかに傾斜しているゲート電極３３上にゲート絶縁膜３２を形成するため、良好な膜質のゲート絶縁膜３２が形成される。このため、絶縁耐圧が高く信頼性の高いゲート絶縁膜３２を形成することができる。
次に、プラズマＣＶＤ法により、全面に膜厚１２０ｎｍのアモルファスシリコン膜３４を形成する。次に、プラズマＣＶＤ法により、全面に膜厚３０ｎｍのｎ＋アモルファスシリコン膜３６を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングする。こうして、ｎ＋アモルファスシリコン膜３６をパターニングするためのフォトレジストマスクが形成される。次に、ドライエッチング法により、ｎ＋アモルファスシリコン膜３６をエッチングする。次に、レジスト剥離液により、フォトレジストマスクを除去する。
次に、スパッタリング法により、膜厚５０ｎｍのＭｏＮ膜６４を形成する。次に、スパッタリング法により、膜厚１００ｎｍのＡｌ膜６５を形成する。次に、スパッタリング法により、膜厚４０ｎｍのＭｏＮ膜６６を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。こうして、ソース電極２８及びドレイン電極６３をパターニングするためのフォトレジストマスクが形成される。
次に、ＭｏＮ膜６４とＡｌ膜６５とＭｏＮ膜６６とを一括してエッチングする。エッチング液としては、例えば燐酸６７．３ｗｔ％と硝酸５．２ｗｔ％と酢酸１０ｗｔ％とを混合した水溶液を用いる。さらに、フッ素系＋塩素系のガスを用いたドライエッチングによりｎ+−アモルファスシリコン膜３６をエッチングし、アモルファスシリコン膜３４をハーフエッチングする。こうして、ソース電極２８及びドレイン電極６３が形成される。次に、レジスト剥離液により、フォトレジストマスクを除去する。
次に、プラズマＣＶＤ法により、膜厚３３０ｎｍのＳｉＮより成る保護膜４２を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングして、開口部が形成されたフォトレジストマスクを形成する。次に、当該フォトレジストマスクを用いて保護膜４２をエッチングして、ソース電極２８に達するコンタクトホール４６を形成する。次に、レジスト剥離液により、フォトレジストマスクを除去する。
次に、スパッタリング法により、全面に膜厚７０ｎｍのＩＴＯ膜を形成する。次に、スピンコート法により、全面にフォトレジスト膜を形成する。次に、フォトリソグラフィ技術を用いて、フォトレジスト膜をパターニングする。こうして、画素電極３７を形成するためのフォトレジストマスクが形成される。次に、ＩＴＯ膜をエッチングして、ＩＴＯより成る画素電極３７を形成する。Ａｌ膜６５は、ＭｏＮ膜６６及びコンタクトホール４６を介して画素電極３７に接続され、Ａｌ膜６５と画素電極３７とは良好な電気的接触が得られる。次に、レジスト剥離液により、フォトレジストマスクを除去する。こうして、本実施の形態によるＴＦＴ基板１が形成される。
以上説明したように、本実施の形態のＴＦＴ基板１は、側面が全体としてなだらかに傾斜しているゲート電極３３上にゲート絶縁膜３２を形成することができ、ゲート絶縁膜３２の膜質がゲート電極３３の側面近傍で不連続になることを防止できるので、上記実施の形態と同様の効果が得られる
〔第６の実施の形態〕
次に、本発明の第６の実施の形態による薄膜トランジスタ基板及びその製造方法について図８乃至図１０を用いて説明する。本実施の形態のＴＦＴ基板１の平面の画素構成と、液晶表示装置の概略の構成は、上記実施の形態と同様であるため説明は省略する。図８乃至図１０は、本実施の形態のＴＦＴ基板１におけるゲート電極及びゲートバスライン（走査線）の製造工程断面図である。
次に、本発明の第６の実施の形態による薄膜トランジスタ基板及びその製造方法について図８乃至図１０を用いて説明する。本実施の形態のＴＦＴ基板１の平面の画素構成と、液晶表示装置の概略の構成は、上記実施の形態と同様であるため説明は省略する。図８乃至図１０は、本実施の形態のＴＦＴ基板１におけるゲート電極及びゲートバスライン（走査線）の製造工程断面図である。
まず、図８（ａ）に示すように、ガラス基板３上の全面に、スパッタリング法により、例えば膜厚１５０ｎｍの主配線層としてのＡｌ膜５０を形成する。次に、Ｎ２ガスを用いた反応性スパッタリングにより、膜厚７０ｎｍのＭｏＮ膜５４を形成する。成膜条件は、例えばＡｒガスとＮ２ガスとの流量比を７：３とする。次に、スパッタリング法により、全面に膜厚１５ｎｍのＭｏ膜５３を形成する。こうして、積層構造のゲート電極及び走査線が構成される。
次に、スピンコート法により、全面にフォトレジスト膜５９を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜５９をパターニングする。次に、Ａｌ膜５０、ＭｏＮ膜５４及びＭｏ膜５３を、一括してウエットエッチングする。エッチング液としては、例えば、燐酸６７．３ｗｔ％と硝酸５．２ｗｔ％と酢酸１０ｗｔ％とを混合した水溶液が用いられる。最初にスプレイエッチングを６０秒行い（図８（ｂ）参照）、Ａｌ膜５０、ＭｏＮ膜５４及びＭｏ膜５３を除去する。このとき、図において、Ａｌ膜５０、ＭｏＮ膜５４及びＭｏ膜５３の側面にはテーパはつかず、ほぼ垂直のエッチング形状になる（図８（ｃ）参照）。
次いで、図８（ｃ）の図中に矢印で示すように、ディップエッチングを行う。図８（ｄ）に示すように、下層Ａｌ膜５０よりも上層膜（ＭｏＮ膜５４及びＭｏ膜５３）の方がエッチング速度が速いことから、図において、Ａｌ膜５０、ＭｏＮ膜５４及びＭｏ膜５３の側面には、順テーパのエッチング形状が形成される。但し、上層膜と下層膜のエッチング速度の比率によっては、良好なエッチング形状が得られない。また、エッチング時間によってもエッチング形状は影響される。
次に、図９及び図１０を用いて、図８（ｃ）において述べたディップエッチングについて詳細に説明する。ディップエッチングにおいて、下層のＡｌ膜５０のエッチング速度をａとし、上層膜のＭｏＮ膜５４のエッチング速度をｂとすると、エッチング速度の関係はａ＜ｂである。このため、図９（ａ）乃至図９（ｄ）に示すように、Ａｌ膜５０、ＭｏＮ膜５４及びＭｏ膜５３は、エッチング時間の経過と共に、順にエッチング形状が変化する。これにより、Ａｌ膜５０、ＭｏＮ膜５４及びＭｏ膜５３の側面には、図８（ｄ）に示す順テーパのエッチング形状が形成される。
次に、図８（ｄ）示すＡｌ膜５０、ＭｏＮ膜５４及びＭｏ膜５３の側面の良好なエッチング形状について図１０を用いて詳細に説明する。図９で説明したように、エッチング速度の異なる積層膜をディップエッチングすることにより、良好なエッチング形状が得られる。ここで、ディップエッチング時間をｔ、下層Ａｌ膜５０のエッチング速度をａ、上層膜ＭｏＮ膜５４のエッチング速度をｂ、下層Ａｌ膜５０の膜厚をＤ、下層Ａｌ膜５０のテーパ部寸法をＬとすと、下層Ａｌ膜５０のエッチング量はａｔとなり、上層膜ＭｏＮ膜５４のエッチング量はｂｔとなる。
従って、図１０（ｂ）に示すように、下層Ａｌ膜５０のテーパ部の寸法は、
Ｌ＝ｂｔ−ａｔ ・・・（１）
となる。また、下層Ａｌ膜５０の膜厚方向のエッチング量は、
Ｄ＝ａｔ ・・・（２）
となる。
Ｌ＝ｂｔ−ａｔ ・・・（１）
となる。また、下層Ａｌ膜５０の膜厚方向のエッチング量は、
Ｄ＝ａｔ ・・・（２）
となる。
３０度以下のエッチング形状が絶縁耐圧、ゲート絶縁膜のリークに対し良好である。ＬとＤとの関係を三平方の定理より求めると、
√３Ｄ≦Ｌ ・・・（３）
となる。式（３）に式（１）を代入すると、
√３ａｔ≦ｂｔ−ａｔ ・・・（４）
となる。
√３Ｄ≦Ｌ ・・・（３）
となる。式（３）に式（１）を代入すると、
√３ａｔ≦ｂｔ−ａｔ ・・・（４）
となる。
式（４）より、ｂ≧ａ（√３＋１）となるので、ａとｂとの間には、ｂ≧２．７ａの関係が成り立つ。従って、上層膜ＭｏＮ膜５４のエッチング速度は、下層Ａｌ膜５０のエッチング速度の２．７倍以上であることが条件となる。
また、エッチング時間については、下層Ａｌ膜５０の膜厚方向分のエッチングが終了する時間以上の時間が必要となり、式（２）より、ｔ≦Ｄ／ａの時間が必要となる。これらの条件を満たすことにより、良好なエッチング形状が得られる。
このように、Ａｌ膜５０（積層構造の主配線層材料膜）、ＭｏＮ膜５４及びＭｏ膜５３（上層配線層材料膜）をディップエッチングする際に、下層Ａｌ膜５０のエッチング速度ａと、上層膜ＭｏＮ膜５４のエッチング速度ｂとの間に、ｂ≧２．７ａの関係が成り立つようにする。また、下層Ａｌ膜５０のエッチング速度ａと、上層膜ＭｏＮ膜５４のエッチング速度ｂと、ディップエッチング時間ｔと、下層Ａｌ膜５０の膜厚Ｄとの間に、Ｄ／ａ≦ｔ≦１．５μｍ／（ｂ−ａ）の関係が成り立つようにする。これにより、Ａｌ膜５０、ＭｏＮ膜５４及びＭｏ膜５３の側面が全体としてなだらかに傾斜しているゲート電極３３を形成できるので、これらの膜上に形成されるゲート絶縁膜３２の膜質がゲート電極３３の側面近傍で不連続になってしまうことを防止できる。従って、信頼性が高く、絶縁耐圧の高いゲート絶縁膜を形成することができ、ひいては信頼性の高いＴＦＴ２及びＴＦＴ基板１を提供することができる。
以上説明したように、第１乃至第６の実施の形態によれば、ＡｌＮ膜５１がＡｌ膜５０より速いエッチングレートでエッチングされ、Ａｌ膜５０がＭｏＮ膜５４及びＭｏ膜５３より速いエッチングレートでエッチングされるゲート電極３３が構成されるので、ゲート電極３３の側面が全体として傾斜するように形成することができる。また、Ａｌ膜５０とＭｏＮ膜５４のエッチングにおいて、各層のエッチング速度とエッチング時間を最適化することによって、ゲート電極３３の側面が全体として傾斜するように形成することができる。
側面が全体として傾斜するように形成されて配線構造が改良されたゲート電極３３上にゲート絶縁膜３２が形成されるので、ゲート絶縁膜３２の膜質がゲート電極３３の側面近傍で不連続になってしまうのを防止することができる。従って、信頼性が高く、絶縁耐圧の高いゲート絶縁膜３２を形成することができ、ひいては信頼性の高いＴＦＴ２及びＴＦＴ基板１を得ることができる。
また、上記第１乃至第６の実施の形態によれば、ゲート電極３３のみならずソース電極２８及びドレイン電極６３にもゲート電極３３と同様の技術を適用可能で、側面が全体として傾斜するように成形されたソース電極２８及びドレイン電極６３を形成することができる。このようなソース電極２８及びドレイン電極６３に保護膜４２が形成されるので、保護膜４２の膜質がソース電極２８及びドレイン電極６３の側面近傍で不連続になってしまうのを防止することができる。これにより、保護膜４２の絶縁耐圧が向上して信頼性を高めることができ、ひいては液晶表示装置の信頼性の向上に資することができる。
本発明は、上記実施の形態に限らず種々の変形が可能である。
上記第１乃至第６の実施の形態では、主配線層にＡｌが用いられているが、本発明はこれに限られない。例えば、主配線層にＡｇ又はＣｕを用いても、同様の効果が得られる。
上記第１乃至第６の実施の形態では、主配線層にＡｌが用いられているが、本発明はこれに限られない。例えば、主配線層にＡｇ又はＣｕを用いても、同様の効果が得られる。
また、上記第１乃至第６の形態では、主配線層にＡｌが用いられているが、本発明はこれに限られない。例えば、主配線層にＡｌ、Ａｇ及びＣｕを主成分とする合金を用いても、上記実施の形態と同様の効果が得られる。
また、上記第１、２及び６の実施の形態では、主配線層上に形成される上層配線層材料膜にＭｏが用いられ、第４の実施の形態では、上層配線層材料膜にＴｉが用いられ、第５の実施の形態では、上層配線層材料膜にＣｒが用いられているが、本発明はこれに限られない。例えば、上層配線層材料膜にＷ又はＴａを用いても、上記実施の形態と同様の効果が得られる。
また、上記第１乃至第６の実施の形態では、主配線層上に形成される上層配線層材料膜にＭｏ等の金属材料が用いられているが、本発明はこれに限られない。例えば、上層配線層にＴｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａの合金を用いても、上記実施の形態と同様の効果が得られる。
１ ＴＦＴ基板
２ ＴＦＴ
３ ガラス基板
４ 対向基板
６ ゲートバスライン
８ ドレインバスライン
１０ 画素電極
１２ 蓄積容量バスライン
１４ ゲートバスライン駆動回路
１６ ドレインバスライン駆動回路
１８ 制御回路
２０、２４ 偏光板
２２ バックライトユニット
２７、３３ ゲート電極
２８ ソース電極
２９ チャネル・アイランド
３２ ゲート絶縁膜
３４ アモルファスシリコン膜
３６ ｎ+−アモルファスシリコン膜
３７ 画素電極
３８ 蓄積容量電極
４２ 保護膜
４６、４８ コンタクトホール
５０、６５ Ａｌ膜
５１ ＡｌＮ膜
５２ ＡｌＯ膜
５３ Ｍｏ膜
５４、６４、６６ ＭｏＮ膜
５５ Ｔｉ膜
５６ ＴｉＮ膜
５７ Ｃｒ膜
５８ ＣｒＮ膜
５９ フォトレジスト膜
６０ エッチング・シャーワー（スプレー）
６２ エッチング・ディップ（エッチャント）
６３ ドレイン電極
２ ＴＦＴ
３ ガラス基板
４ 対向基板
６ ゲートバスライン
８ ドレインバスライン
１０ 画素電極
１２ 蓄積容量バスライン
１４ ゲートバスライン駆動回路
１６ ドレインバスライン駆動回路
１８ 制御回路
２０、２４ 偏光板
２２ バックライトユニット
２７、３３ ゲート電極
２８ ソース電極
２９ チャネル・アイランド
３２ ゲート絶縁膜
３４ アモルファスシリコン膜
３６ ｎ+−アモルファスシリコン膜
３７ 画素電極
３８ 蓄積容量電極
４２ 保護膜
４６、４８ コンタクトホール
５０、６５ Ａｌ膜
５１ ＡｌＮ膜
５２ ＡｌＯ膜
５３ Ｍｏ膜
５４、６４、６６ ＭｏＮ膜
５５ Ｔｉ膜
５６ ＴｉＮ膜
５７ Ｃｒ膜
５８ ＣｒＮ膜
５９ フォトレジスト膜
６０ エッチング・シャーワー（スプレー）
６２ エッチング・ディップ（エッチャント）
６３ ドレイン電極
Claims (15)
- 絶縁性基板上に、ゲート電極及び前記ゲート電極に接続された走査線、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極及び前記ドレイン電極に接続された信号線を少なくとも配した薄膜トランジスタ基板において、
前記ゲート電極及び／又は前記走査線は、Ａｌ、Ａｇ及びＣｕより選択された金属又はＡｌ、Ａｇ及びＣｕを主成分とする合金から形成された主配線層と、前記主配線層の下層に設けられて前記主配線層に窒素を含ませた窒素含有層との積層構造であること
を特徴とする薄膜トランジスタ基板。 - 請求項１記載の薄膜トランジスタ基板において、
前記窒素含有層は、層内で窒化比率が異なっていること
を特徴とする薄膜トランジスタ基板。 - 請求項２記載の薄膜トランジスタ基板において、
前記窒素含有層は、下層ほど前記窒化比率が高く形成されていること
を特徴とする薄膜トランジスタ基板。 - 絶縁性基板上に、ゲート電極及び前記ゲート電極に接続された走査線、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極及び前記ドレイン電極に接続された信号線を少なくとも配した薄膜トランジスタ基板において、
前記ゲート電極及び／又は前記走査線は、Ａｌ、Ａｇ及びＣｕより選択された金属又はＡｌ、Ａｇ及びＣｕを主成分とする合金から形成されて窒素を含んだ主配線層であり、前記主配線層内の窒化比率が異なり、下層ほど前記窒化比率が高いこと
を特徴とする薄膜トランジスタ基板。 - 請求項１乃至４のいずれか１項に記載の薄膜トランジスタ基板において、
前記ゲート電極及び走査線は、Ｔｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａより選択された金属、Ｔｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａの合金又はＴｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａに窒素を含有させた材料のうちの少なくとも一層の上層配線層が前記主配線層の上層にさらに設けられた積層構造であること
を特徴とする薄膜トランジスタ基板。 - 請求項１又は４に記載の薄膜トランジスタ基板において、
前記ゲート電極及び走査線は、最上層が前記主配線層の酸化層であること
を特徴とする薄膜トランジスタ基板。 - 絶縁性基板上に、ゲート電極及び前記ゲート電極に接続された走査線、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極及び前記ドレイン電極に接続された信号線を少なくとも配した薄膜トランジスタ基板の製造方法において、
Ａｌ、Ａｇ及びＣｕより選択された金属又はＡｌ、Ａｇ及びＣｕを主成分とする合金に、窒素を含ませた窒素含有層を前記絶縁性基板上に形成し、
Ａｌ、Ａｇ及びＣｕより選択された金属又はＡｌ、Ａｇ及びＣｕを主成分とする合金からなる主配線層を前記窒素含有層上に形成し、
Ｔｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａより選択された金属若しくはＴｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａの合金又はＴｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａに、窒素を含有させた材料のうちの少なくとも一層の上層配線層を前記主配線層上に形成し、
前記窒素含有層、前記主配線層及び前記上層配線層をパターニングして積層構造の前記ゲート電極及び／又は前記走査線を形成すること
を特徴とする薄膜トランジスタ基板の製造方法。 - 絶縁性基板上に、ゲート電極及び前記ゲート電極に接続された走査線、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極及び前記ドレイン電極に接続された信号線を少なくとも配した薄膜トランジスタ基板の製造方法において、
Ａｌ、Ａｇ及びＣｕより選択された金属又はＡｌ、Ａｇ及びＣｕを主成分とする合金から形成された主配線層に窒素を含ませた窒素含有層を前記絶縁性基板上に形成し、
Ｔｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａより選択された金属若しくはＴｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａの合金又はＴｉ、Ｍｏ、Ｗ、Ｃｒ及びＴａに、窒素を含有させた材料のうちの少なくとも一層の上層配線層を前記窒素含有層上に形成し、
前記窒素含有層、前記主配線層及び前記上層配線層をパターニングして積層構造の前記ゲート電極及び／又は前記走査線を形成すること
を特徴とする薄膜トランジスタ基板の製造方法。 - 請求項７又は８に記載の薄膜トランジスタ基板の製造方法において、
前記窒素含有層、前記主配線層及び前記上層配線層を同一エッチャントで一括してパターニングして前記ゲート電極及び／又は前記走査線を形成すること
を特徴とする薄膜トランジスタ基板の製造方法。 - 請求項７又は８に記載の薄膜トランジスタ基板の製造方法において、
前記上層配線層をドライエッチングによりパターニングし、
前記窒素含有層及び前記主配線層をウェットエッチングにより一括してパターニングして前記ゲート電極及び／又は前記走査線を形成すること
を特徴とする薄膜トランジスタ基板の製造方法。 - 請求項７又は８に記載の薄膜トランジスタ基板の製造方法において、
前記窒素含有層、前記主配線層及び前記上層配線層を異なるエッチャントを用いてウェットエッチングによりパターニングして前記ゲート電極及び／又は前記走査線を形成すること
を特徴とする薄膜トランジスタ基板の製造方法。 - 絶縁性基板上に、ゲート電極及び前記ゲート電極に接続された走査線、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極及び前記ドレイン電極に接続された信号線を少なくとも配した薄膜トランジスタ基板の製造方法において、
Ａｌ、Ａｇ及びＣｕより選択された金属又はＡｌ、Ａｇ及びＣｕを主成分とする合金に、窒素を含ませた窒素含有層を前記絶縁性基板上に形成し、
前記窒素含有層の最上層を酸化して酸化層を形成し、
前記窒素含有層及び前記酸化層をパターニングして積層構造の前記ゲート電極及び／又は前記走査線を形成すること
を特徴とする薄膜トランジスタ基板の製造方法。 - 請求項１２記載の薄膜トランジスタ基板の製造方法において、
前記酸化膜を陽極酸化プロセス、アッシングプロセス、高圧酸化プロセス及び熱酸化プロセスの少なくともいずれかを用いて形成すること
を特徴とする薄膜トランジスタ基板の製造方法。 - 絶縁性基板上に、ゲート電極及び前記ゲート電極に接続された走査線、ゲート絶縁膜、半導体層、ソース電極、ドレイン電極及び前記ドレイン電極に接続された信号線を少なくとも配した薄膜トランジスタ基板の製造方法において、
Ａｌ及びＡｇより選択された金属又はＡｌ及びＡｇを主成分とする合金からなる主配線層を前記絶縁性基板上に形成し、
Ｍｏ金属、Ｍｏを含む合金又はＭｏに窒素を含有させた材料のうちの少なくとも一層の上層配線層を前記主配線層上に形成し、
前記主配線層及び前記上層配線層をシャワーエッチングし、
前記主配線層のエッチング速度をａとし、前記上層配線層のエッチング速度をｂとすると、
ｂ≧２．７ａ
の関係を満たすエッチング条件のディップエッチングにより前記主配線層及び前記上層配線層を一括してパターニングして積層構造の前記ゲート電極及び／又は前記走査線を形成すること
を特徴とする薄膜トランジスタ基板の製造方法。 - 請求項１４記載の薄膜トランジスタ基板の製造方法において、
前記ディップエッチングのエッチング時間をｔとし、前記主配線層の層厚をＤとすると、
ｔ≧Ｄ／ａ
の関係を満たすエッチング条件により前記主配線層及び前記上層配線層を一括してパターニングして前記ゲート電極及び／又は前記走査線を形成すること
を特徴とする薄膜トランジスタ基板の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005151574A JP2006332209A (ja) | 2005-05-24 | 2005-05-24 | 薄膜トランジスタ基板及びその製造方法 |
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