[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN101512730A - 导电膜形成方法、薄膜晶体管、带有薄膜晶体管的面板以及薄膜晶体管的制造方法 - Google Patents

导电膜形成方法、薄膜晶体管、带有薄膜晶体管的面板以及薄膜晶体管的制造方法 Download PDF

Info

Publication number
CN101512730A
CN101512730A CNA2007800318949A CN200780031894A CN101512730A CN 101512730 A CN101512730 A CN 101512730A CN A2007800318949 A CNA2007800318949 A CN A2007800318949A CN 200780031894 A CN200780031894 A CN 200780031894A CN 101512730 A CN101512730 A CN 101512730A
Authority
CN
China
Prior art keywords
film
conducting film
copper
main component
conducting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007800318949A
Other languages
English (en)
Inventor
高泽悟
武井应树
高桥明久
浮岛祯之
谷典明
石桥晓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Publication of CN101512730A publication Critical patent/CN101512730A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/0021—Reactive sputtering or evaporation
    • C23C14/0036—Reactive sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/18—Metallic material, boron or silicon on other inorganic substrates
    • C23C14/185—Metallic material, boron or silicon on other inorganic substrates by cathodic sputtering
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Nonlinear Science (AREA)
  • Inorganic Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

成膜粘合性高、比电阻低的导电膜。将以铜作为主要成分的靶在导入有氮化气体的真空氛围气体中进行溅射，形成以铜作为主要成分、含有Ti等添加金属的导电膜(25)。该导电膜(25)与硅层(23)或基板(22)的粘合性高，不易从基板(22)上剥离。而且，由于比电阻低、对于透明导电膜的接触电阻也低，即使用于电极膜时，其电学特性也不会变差。通过本发明成膜的导电膜特别适合用于TFT或半导体元件的电极用屏障膜。

Description

导电膜形成方法、薄膜晶体管、带有薄膜晶体管的面板以及薄膜晶体管的制造方法
技术领域
本发明涉及适合用于电子元件的金属布线膜以及作为其成膜方法的溅射方法。
背景技术
以往，电子元件用金属布线膜使用Al或Cu等低电阻材料或Mo、Cr等。例如在TFT(Thin film transistor)液晶显示器中，随着面板的大型化，对布线电极的低电阻化的要求也增大，使用Al或Cu作为低电阻布线的必要性增强。
TFT中使用的Al布线中存在后续步骤中产生小丘或使用Al布线作为源漏极时向基材Si层扩散的问题、与含有ITO(铟-锡氧化物)的透明电极的接触电阻变差等问题，为了避免这些问题，必需将Mo或Cr以及以它们为主要成分的合金膜前后层压而成的屏障层。
另一方面，对于Cu布线，Cu是电阻比Al低的材料。Al与ITO透明电极的接触电阻的变差成为问题，但是Cu由于不易氧化，接触电阻也良好。
因此，使用Cu作为低电阻布线膜的必要性增强。但是，由于Cu与其它的布线材料相比，存在与玻璃或Si等基底材料的粘合性差的问题，用作源漏极时，存在Cu扩散到Si层的问题，所以在Cu布线与其它层的界面必需用于提高粘合性或防止扩散的屏障层。
此外，对于半导体中使用的镀铜的基底Cu种子层(シ—ド層)，与上述同样地由于扩散的问题，必需防止TiN或TaN等的扩散的屏障层。
作为以Cu作为主要成分的面向电子元件的金属布线膜的相关专利，已知以在Cu中添加Mo等元素为特征的技术(日本特开2005-158887)或以在通过纯Cu的溅射进行成膜的步骤中，导入氮或氧为特征的技术(日本特开平10-12151)，但是都在粘合性或低电阻化以及对于小丘的耐心方面存在问题。
专利文献1：日本特开2005-158887号公报
专利文献2：日本特开平10-12151号公报
发明内容
本发明解决上述现有技术的问题，其目的在于，提供低电阻、与ITO透明电极的接触电阻、与玻璃或Si的粘合性、用作源漏极时防止与Si层的扩散、小丘耐性、对于这些装置要求的膜特性优异的Cu系布线膜以及Cu系屏障层膜的制造方法。
为了解决上述问题，本发明提供导电膜形成方法，该方法是通过溅射法，在真空氛围气体(真空雰囲気)中，在成膜对象物表面上形成以铜作为主要成分、含有添加金属的导电膜的导电膜形成方法，该方法中，在将化学结构中具有氮原子的氮化气体供给到上述真空氛围气体中的同时，在上述真空氛围气体中将以铜作为主要成分的靶进行溅射，使上述靶释放选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd中的任意1种添加金属的原子与铜原子，形成上述导电膜。
本发明还涉及上述导电膜形成方法，其中，使用在表面上露出硅层、玻璃基板、透明导电膜中的任意1种或2种以上的上述成膜对象物。
本发明还涉及上述导电膜形成方法，其中，上述添加金属选择Ti，上述氮化气体使用氮气，导入上述氮气使上述氮气的分压相对于上述真空氛围气体的总压为0.1％～50％，上述导电膜中含有0.1原子％以上的Ti。
本发明涉及薄膜晶体管，其是具有栅极、以硅作为主要成分的漏极区域和以硅作为主要成分的源极区域，对上述栅极施加电压时上述漏极区域与上述源极区域导通的薄膜晶体管，其中，在上述漏极区域的表面和上述源极区域的表面中的任意一方或两方上形成以铜作为主要成分的第一导电膜，上述第一导电膜如下形成：将上述漏极区域和上述源极区域中的任意一方或两方露出的成膜对象物配置在真空氛围气体中，在将化学结构中具有氮原子的氮化气体供给到上述真空氛围气体中的同时，在上述真空氛围气体中将以铜作为主要成分的靶进行溅射，使上述靶释放选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd中的任意1种添加金属的原子与铜原子，形成上述第一导电膜。
本发明还涉及上述薄膜晶体管，其中，上述第一导电膜含有0.1原子％以上的Ti作为上述添加金属，上述第一导电膜是供给由氮气构成的上述氮化气体以使上述氮化气体的分压相对于上述真空氛围气体的总压为0.1％～50％来形成。
本发明涉及带有薄膜晶体管的面板，其具有基板，在上述基板表面上分别配置薄膜晶体管和透明导电膜，上述薄膜晶体管具有栅极、以硅作为主要成分的漏极区域和以硅作为主要成分的源极区域，若对上述栅极施加电压则上述漏极区域与上述源极区域导通，上述透明导电膜与上述源极区域相连接，其中，在上述漏极区域的表面和上述源极区域的表面中的任意一方或两方上形成以铜作为主要成分的第一导电膜，上述第一导电膜如下形成：将上述漏极区域和上述源极区域中的任意一方或两方露出的成膜对象物配置在真空氛围气体中，在将化学结构中具有氮原子的氮化气体供给到上述真空氛围气体中的同时，在上述真空氛围气体中将以铜作为主要成分的靶进行溅射，使上述靶释放选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd中的任意1种添加金属的原子与铜原子，形成上述第一导电膜。
本发明还涉及上述带有薄膜晶体管的面板，其中，上述第一导电膜与上述漏极区域和上述透明导电膜两方密合。
本发明还涉及上述带有薄膜晶体管的面板，其中，上述添加金属选择Ti，上述氮化气体使用氮气，导入上述氮气以使上述氮气的分压相对于上述真空氛围气体的总压为0.1％～50％，上述第一导电膜中含有0.1原子％以上的Ti。
本发明还涉及上述带有薄膜晶体管的面板，其中，在上述第一导电膜的表面上配置与上述第一导电膜电连接的第二导电膜，上述透明导电膜配置在上述第二导电膜的表面上，上述第二导电膜如下形成：将形成有上述薄膜晶体管和上述第一导电膜的状态的上述基板配置在真空氛围气体中，在将化学结构中具有氮原子的氮化气体供给到上述真空氛围气体中的同时，在上述真空氛围气体中将以铜作为主要成分的靶进行溅射，使上述靶释放选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd中的任意1种添加金属的原子与铜原子，形成上述第二导电膜。
本发明还涉及上述带有薄膜晶体管的面板，其中，在上述第一导电膜的表面上配置以铜作为主要成分的铜膜，使用上述铜膜露出的成膜对象物作为上述成膜对象物，将上述第二导电膜形成在上述铜膜的表面上。
本发明还涉及上述带有薄膜晶体管的面板，其中，上述添加金属选择Ti，上述氮化气体使用氮气，导入上述氮气使上述氮气的分压相对于上述真空氛围气体的总压为0.1％～50％，上述第二导电膜中含有0.1原子％以上的Ti。
本发明涉及薄膜晶体管的制造方法，该方法是具有与以硅作为主要成分的硅层、玻璃基板和透明导电膜中的任意1种或2种以上接触的导电膜，上述导电膜以铜作为主要成分的薄膜晶体管的制造方法，该方法中，在将上述硅层、上述玻璃基板和上述透明导电膜中的任意1种或2种以上露出的成膜对象物配置在真空氛围气体中的状态下，在将化学结构中具有氮原子的氮化气体供给到上述真空氛围气体中的同时，在上述真空氛围气体中将以铜作为主要成分的靶进行溅射，使上述靶释放选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd中的任意1种添加金属的原子与铜原子，形成上述导电膜。
本发明还涉及上述薄膜晶体管的制造方法，其中，导入上述氮化气体使上述氮化气体的分压相对于上述真空氛围气体的总压为0.1％～50％来进行上述溅射。
本发明涉及薄膜晶体管的制造方法，该方法是具有以硅作为主要成分的硅层，与上述硅层接触的第一导电膜，以铜作为主要成分、形成在上述第一导电膜的表面上的铜膜，和形成在上述铜膜的表面上的第二导电膜，上述第二导电膜与透明导电膜接触，上述第一导电膜、第二导电膜以铜作为主要成分的薄膜晶体管的制造方法，该方法中，在将化学结构中具有氮原子的氮化气体供给到真空氛围气体中的同时，在上述真空氛围气体中将以铜作为主要成分的靶进行溅射，使上述靶释放选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd中的任意1种添加金属的原子与铜原子，形成上述第一导电膜、第二导电膜中的任意一方或两方。
本发明还涉及上述薄膜晶体管的制造方法，其中，导入上述氮化气体使上述氮化气体的分压相对于上述真空氛围气体的总压为0.1％～50％来进行上述溅射。
另外，第一导电膜、第二导电膜只要是相互电连接，第一导电膜、第二导电膜可以形成一体，也可以在第一导电膜、第二导电膜之间密合配置纯铜膜等其它的导电膜。
本发明如上所述构成，靶(靶部)由以铜作为主要成分的主靶和以添加金属作为主要成分的副靶构成或由以铜作为主要成分、含有添加金属的合金靶构成。以上情况下都是若将靶部进行溅射则释放铜原子和添加金属的原子。
本发明中，主要成分指的是含有50at％(原子％)以上的成为主要成分的原子。即，以铜作为主要成分指的是含有50at％以上的铜原子。
此外，本发明中，纯铜指的是含有99.9at％以上的铜的物质。第一导电膜、第二导电膜以铜作为主要成分，但是含有添加金属，与纯铜相比，铜的含量少(小于99.9at％)。
铜膜中，氮原子的含量和添加金属的含量中的任意一方或两方，比第一导电膜、第二导电膜少，铜膜的比电阻比第一导电膜、第二导电膜中的任意一种的比电阻小。
为了减少添加金属的含量，将添加金属的含量少的靶(例如纯铜靶)在真空氛围气体中进行溅射来成膜。使用纯铜靶时，铜膜的添加金属含量小于0.01at％。
为了减少氮原子的含量，在与将第一导电膜、第二导电膜成膜时的真空氛围气体(第一真空氛围气体)相比、氮化气体分压低的真空氛围气体中，将铜靶进行溅射，形成铜膜。
根据本发明，得到电阻低且与成膜对象物粘合性高的导电膜。此外，形成导电膜使其与硅层密合时，在该硅层中不会产生铜的扩散。形成导电膜使其与透明导电膜密合时，对于透明导电膜的接触电阻低。因此，作为与硅层或透明导电膜密合的膜，具体地说，TFT的源极、漏极或这些电极的屏障膜是特别合适的。
附图说明
[图1]是说明本发明中使用的成膜装置的一例的截面图。
[图2](a)～(c)：是说明成膜导电膜和铜膜的步骤的截面图。
[图3]是表示氮气的分压与比电阻的关系的图(Ti)。
[图4]是表示后退火温度与比电阻的关系的图(Ti)。
[图5]是表示导电膜的硅层扩散性的电子显微镜照片。
[图6]是表示铜膜的硅层扩散性的电子显微镜照片。
[图7](a)～(d)：是说明制造第一例TFT面板的步骤的前半部分的截面图。
[图8](a)、(b)：是说明制造第一例TFT面板的步骤的后半部分的截面图。
[图9]是说明通过本发明制造的TFT面板的第二例的截面图。
[图10]是说明通过本发明制造的TFT面板的第三例的截面图。
[图11]是表示氮气的分压与比电阻的关系的图(Zr)。
[图12]是表示后退火温度与比电阻的关系的图(Zr)。
[图13](a)～(e)：是说明制造第四例TFT的步骤的前半部分的截面图。
[图14](a)～(d)：是说明制造第四例TFT的步骤的后半部分的截面图。
[图15]是用于说明栅极与蓄积容量电极的放大截面图。
[图16]是用于说明液晶显示装置的一例的截面图。
符号说明
1：成膜装置
2：第一成膜室(真空槽)
10：靶部
11：主靶
12：副靶
22、41、82：基板
23、61、86：硅层
25、52、54、93：导电膜(第一导电膜、第二导电膜)
26：铜膜
40、80、140：TFT面板
60、90、220：TFT
62、87、225：源极区域
64、89、226：漏极区域
71、85：透明电极(透明导电膜)
具体实施方式
对通过本发明形成导电膜的步骤进行具体的说明。
图1的符号1表示本发明中使用的成膜装置的一例。成膜装置1具有由真空槽构成的第一成膜室2，第一成膜室2与真空排气系统9、溅射气体供给系统6和氮气供给系统8相连接。
使用该成膜装置1将成膜导电膜时，首先通过真空排气系统9将第一成膜室2的内部真空排气，在继续真空排气的同时分别从溅射气体供给系统6和氮气供给系统8将溅射气体和氮化气体(这里为氮气、N2)导入到第一成膜室2内部，形成含有氮气的规定压力的第一真空氛围气体。
图2(a)的符号21表示在基板22的表面上形成有硅层23(这里为无定形硅层)的成膜对象物，继续导入溅射气体和氮气并继续真空排气，在维持第一真空氛围气体的状态下将成膜对象物21搬入到第一成膜室2内部。
在第一成膜室2的内部将基板支架7和靶部10以相互面对的方式配置，使形成有硅层23的面向着靶部10来将成膜对象物21保持在基板支架7上。在基板支架7的背面一侧配置加热设备4，对加热设备4通电，将基板支架7上的成膜对象物21加热到规定的成膜温度。
靶部10具有以铜作为主要成分的主靶11和以添加金属(这里为Ti)作为主要成分的副靶12(颗粒)。
主靶11的平面形状为长方形、矩形、圆形等板状。主靶11配置成一面向着基板支架7。
副靶12为板状、球状、棒状等，对其形状不特别限定，但是平面形状小于主靶11。副靶12配置在主靶11的向着基板支架7的一侧的面上。
主靶11和副靶12与配置在真空槽2外部的电源5电连接。
在主靶11的背面上配置磁场形成装置14，若在维持第一真空氛围气体的同时从电源5对主靶11和副靶12两方施加电压，则主靶11和副靶12两者被磁控溅射，分别释放铜的溅射粒子和添加金属的溅射粒子。这些溅射粒子到达成膜对象物21的硅层23表面上。
如上所述，副靶12的平面形状小于主靶11的平面形状。添加金属的溅射粒子释放的量小于铜的溅射粒子释放的量，所以到达成膜对象物21的铜溅射粒子的量多于添加金属的溅射粒子。因此，在硅层23表面上生长以铜作为主要成分、含有添加金属的导电膜25(图2(b))。
另外，成膜对象物可以使用在表面上露出玻璃的基板(玻璃基板)，在玻璃基板的表面上生长导电膜25。
在导电膜25生长的期间，若将成膜对象物21维持在上述成膜温度，则导电膜25对于硅层23或基板22(例如玻璃基板)的粘合性更高。
第一成膜室2与由真空槽构成的第二成膜室3相连接。第二成膜室3与真空排气系统9和溅射气体供给系统6相连接，利用真空排气系统9将第二成膜室3内部真空排气后，在继续真空排气的同时从溅射气体供给系统6供给溅射气体，预先在第二成膜室3内部形成不含有氮气的第二真空氛围气体。
使导电膜25生长至规定膜厚后，为了进行后述的“粘合性试验”、
“比电阻试验”、“粘合性、比电阻、扩散试验”、“添加金属的种类”，从成膜装置1取出成膜对象物21的一部分，搬入到未图示的加热装置中进行加热处理(退火处理)，在维持第二真空氛围气体的状态下将剩余的成膜对象物21搬入到第二成膜室3内部。
在第二成膜室3内部配置有以铜作为主要成分的铜靶15。若在维持第二真空氛围气体的同时在将第二成膜室3置于接地电位的状态下对铜靶15施加负电压进行溅射，则在导电膜25的表面上生长以铜作为主要成分的铜膜26(图2(c))。
铜靶15不含添加金属。此外，第二真空氛围气体不含氮气。
在第二真空氛围气体中，不将副靶等其它靶进行溅射而仅将铜靶15进行溅射形成的铜膜不含有氮和添加金属中的任意一种。使用纯铜(含有铜99.9at％以上)作为铜靶15时，铜膜26由纯铜形成。
图2(c)表示形成了铜膜26的状态，将该状态的成膜对象物21从成膜装置1取出，用于后述的“电极评价试验”中。
实施例
<粘合性试验>
作为主靶11，使用直径7英寸的铜(纯度99.9at％以上)靶，作为副靶12，使用由Ti构成的靶。
改变导电膜25中的Ti含量、成膜时的氮气分压和退火处理时的加热温度(后退火温度)，在玻璃基板的表面上成膜导电膜25，制造125种试验片。
进一步地，除了将副靶12改变为由Zr构成的靶之外，通过与上述相同的步骤在玻璃基板的表面上成膜导电膜25，制造125种试验片。
另外，各导电膜25的成膜条件是：导电膜25的目标膜厚为300nm、溅射气体为Ar气、第一成膜室2内部的总压为0.4Pa。导电膜25中的Ti和Zr的含量、氮气分压对于成膜时的总压(真空槽的内部压力)的比率和后退火温度如下述表1、2所示。
[表1]
表1：粘合性试验(添加金属：Ti)
Figure A200780031894D00151
[表2]
表2：粘合性试验(添加金属：Zr)
上述表1、2中的“as depo.”是指导电膜25成膜后不进行加热的情况。此外，Ti为0时和Zr为0时，是在上述主靶上不配置副靶而仅将主靶进行溅射的情况。对于得到的导电膜25在下述条件下检查“粘合性”。
[粘合性]
在成膜对象物21的导电膜25成膜的面上用尖端锐利的切割刀形成1mm方格10行×10列，共100个刻纹，粘贴胶带(型号610的透明胶带)后，以剥离胶带时残留的膜的个数进行评价。全部剥离时为0/100，粘合性高而未剥离1个时为100/100，分子的数越大则粘合性越高。其结果如上述表1、表2所示。
由上述表1、2可知，若成膜时未导入氮气则即使Ti或Zr的含量多、为20at％(原子％)，导电膜的一部分也会剥离，若成膜时以总压的0.1％以上导入氮气则即使Ti或Zr的含量少、为0.1at％，导电膜25也几乎不产生剥离。
此外，即使不含有Ti或Zr，若增大氮气的导入量则粘合性也会提高。但是，即使氮气的导入量多、为总压的50％，也仅可以防止70～80％的导电膜的剥离。为了得到充分的粘合性，导电膜25中含有Ti或Zr等添加金属以及成膜时导入氮气这两方面是必要的。
另外，对成膜导电膜25时的成膜温度进行研究后得知，若成膜温度为120℃以上则与成膜时不加热时相比，粘合性显著提高。
<比电阻试验>
改变氮气的导入量，在玻璃基板的表面上成膜添加金属的含量为0at％(纯铜)、Ti的含量为0.5at％、Zr的含量为0.5at％的导电膜25。
而且，成膜条件除了后退火温度全部为350℃以外与上述“粘合性试验”的情况相同。测定得到的导电膜25的比电阻。
其测定结果如图3、图11所示。图3、图11的横轴表示真空槽内的氮气分压与总压的比率，纵轴表示比电阻。
由图3、图11可知，不含有Ti或Zr等添加金属而成膜的导电膜(铜膜)，氮气的导入量越多则比电阻越大。与此相对地，含有添加金属的导电膜25(合金膜)，虽然在氮气导入量为0时比电阻比铜膜高，但是氮气的导入量越大则比电阻越低，成膜时的氮气分压为3％时，比电阻大致相等，氮气分压为10％时，比电阻比铜膜低。
认为这是因为，除了Ti或Zr等添加金属与Cu不固溶的性质之外，还由于Cu和N2不反应，作为添加金属与N2的反应物的氮化物与Cu积极地分离。从而与单纯使用Cu的导电膜相比，含有添加金属时，比电阻降低。
如上所述，含有Ti或Zr等添加金属且成膜时导入氮气的导电膜25与不含有添加金属的导电膜、或成膜时未导入氮气的导电膜相比，对玻璃基板或硅层等成膜对象物的粘合性高。因此，本发明的导电膜25兼顾粘合性和电阻值低两方面。
另外，作为参考，成膜时不导入氮，分别改变添加金属的含量和后退火温度来成膜导电膜从而制造试验片，测定该导电膜的比电阻。添加金属为Ti时的测定结果如图4所示，添加金属为Zr时的测定结果如图12所示。
由图4、图12可知，通过在导电膜成膜后进行退火处理，比电阻降低，含有添加金属的导电膜发现后退火温度越高则比电阻越低的趋势。
这是因为，Zr或Ti等添加金属由于具有与Cu不固溶的性质，通过进行后退火，该添加金属析出而接近于作为Cu单体的电阻值。此外，通过成膜时将导电膜加热到规定的成膜温度(例如120℃以上)，在比后退火温度更低的温度下降低电阻。
<粘合性、比电阻、扩散试验>
使用玻璃基板和硅基板作为成膜对象物，在玻璃基板的表面和硅基板的硅层(Si层)表面上形成导电膜，得到试验片。
另外，导电膜25的成膜条件除了将膜厚改变为350nm之外与上述“粘合性试验”的“后退火温度”为450℃的情况相同。
对于在玻璃基板的表面上形成有导电膜的试验片，进行上述“粘合性试验”和导电膜25的比电阻的测定。对于在Si层的表面上形成有导电膜的试验片，确认有无铜向Si层扩散。确认有无铜向Si层扩散时，对通过蚀刻除去导电膜25后的Si层表面用电子显微镜观察。
“粘合性试验”和“比电阻”的测定结果以及铜扩散的有无的结果如下述表3、4所示。使用Ti作为添加金属时的Ti含量为3at％、氮气分压为3％的条件下成膜时的Si层表面的电子显微镜照片如图5所示，Ti含量为0、溅射时的氮气分压为0％的条件下成膜时的Si层表面的电子显微镜照片如图6所示。
[表3]
表3：粘合性、比电阻、扩散试验(添加金属：Ti)各膜厚：350nm
Figure A200780031894D00191
[表4]
表4：粘合性、比电阻、扩散试验(添加金属：Zr)各膜厚：350nm
Figure A200780031894D00201
由上述表3、4，图5、6可知，Ti或Zr等添加金属的含量为0、氮气分压为0％时，存在铜向硅层的扩散。添加金属含量为0.1at％以上时，铜不向硅层扩散，仍然保持优异的表面。认为这是因为，在导电膜25中分离的添加金属或添加金属的氮化物(TiN、ZrN)发挥作为Cu与Si的反应的屏障的功能。
此外，对于硅层的粘合性，若导电膜25中的添加金属的含量为0.1at％以上且氮气分压相对于真空氛围气体的总压为0.1％以上，则确认导电膜25接近100％未剥离。
存在添加金属的含量越大则比电阻越大的趋势。但是成膜时导入氮气达到总压的3％以上时，即使添加金属的含量多、为20％，比电阻也降低至与未含有添加金属时同等程度。
由此可知，添加金属的含量为0.1at％以上且成膜时导入氮气达到总压的0.3％以上的导电膜25不仅粘合性优异，而且比电阻与纯铜膜同等程度地低，并且还具有防止铜向硅层扩散的能力。
如上所述，氮气导入量越大则比电阻有降低的趋势，但是若氮气的导入量超过第一真空氛围气体的总压的50％、溅射气体的导入量小于总压的50％则溅射速度大幅降低，成膜效率变差，所以氮气的导入量的上限优选为第一真空氛围气体的总压的50％以下。
<电极评价试验>
使氮气的导入量为总压的3％，形成添加金属(Ti、Zr)的含量分别为0.1at％、3at％、10at％的导电膜25。而且，使用玻璃基板和硅基板作为成膜对象物。导电膜25的成膜条件，除了使膜厚改变为50nm以外与上述“粘合性、比电阻、扩散试验”中的条件相同。
在导电膜25的表面上进一步形成膜厚300nm的铜膜26，制造层叠有导电膜25和铜膜26的试验片。而且，铜膜26是不向第二成膜室3内导入氮气而将铜靶(纯铜靶)进行溅射成膜的。
对于成膜对象物为玻璃基板的试验片测定“比电阻”和“粘合性”，对于成膜对象物为硅基板的试验片测定“向Si的扩散性”。
其测定结果如下述表5、6的“Cu/Cu-Ti”栏所记载。另外，表5、6的“Cu”栏和“Cu-Ti”栏中，记载了上述表3、4的测定结果中氮气的导入量为总压的3％、添加金属的含量分别为0at％、0.1at％、3at％、10at％时的测定结果。
[表5]
表5：电极评价试验(添加金属：Ti)总计膜厚：350nm
Figure A200780031894D00221
                                       ※Cu成膜时未添加氮
[表6]
表6：电极评价试验(添加金属：Zr)总计膜厚：350nm
Figure A200780031894D00222
                                    ※Cu成膜时未添加氮
由上述表5、6可知，在导电膜25的表面上成膜铜膜26的层压膜不仅比电阻与单纯的铜膜同等程度地低，而且与单纯的导电膜25同样地，粘合性和防止向Si的扩散性优异。
由此可知，在用本申请的成膜方法成膜的导电膜25上形成在未含有添加金属且未导入氮气的条件下制造的铜膜而成的电极，作为与玻璃基板或硅层密合的电极特别优异。
<与ITO的接触电阻>
上述“粘合性、比电阻、扩散试验”中制造的试验片中，准备使用玻璃基板作为成膜对象物，成膜时的氮气的导入量为总压的3％，导电膜25中的添加金属(Ti、Zr)含量分别为0.1at％、3at％、10at％的试验片。在各试验片的导电膜25表面上形成膜厚150nm的ITO薄膜。
除了使用形成Al膜、铜膜来替代上述导电膜25的试验片之外，在与上述6种试验片相同的条件下形成ITO薄膜。而且，铜膜是不导入氮气而将纯铜靶进行溅射而形成的。
对于形成了ITO薄膜的状态的试验片，测定未加热处理时(as depo.)和250℃下退火处理后，ITO薄膜与导电膜25(或铜、Al膜)之间的接触电阻。其测定结果如下述表7、8所记载。
[表7]
表7：接触电阻(添加金属：Ti)ITO膜厚：150nm
Figure A200780031894D00231
[表8]
表8：接触电阻(添加金属：Zr)            ITO膜厚：150nm
Figure A200780031894D00241
由上述表7、8可知，Al膜的接触电阻高，特别是退后处理后接触电阻高到不能用于TFT中的程度。与此相对地，通过本申请形成的导电膜25，接触电阻与铜膜同等程度地低，退后处理后的接触电阻的增大也小。
因此，通过本发明成膜的导电膜25，如上所述不仅与Si层或玻璃基板的粘合性、比电阻优异，防止向Si层的扩散性优异，而且与ITO等透明电极的接触电阻值也低，作为与ITO密合的电极优异。
<添加金属的种类>
接着除了使用下述表9中记载的各添加金属和来替代Ti和Zr作为副靶之外，在与上述“粘合性试验”相同的条件下进行溅射，制造分别含有添加金属1at％的导电膜25(合金膜)。添加元素的种类、溅射时的真空槽内的氮气分压如下表9所记载。
[表9]
表9：添加金属的种类
Figure A200780031894D00251
                         比电阻的单位为μΩ·cm
将形成有合金膜的基板在350℃、450℃的后退火温度下进行加热处理，制造样品片，对于各样品片的合金膜进行比电阻的测定和粘合性试验。其结果如上述表9所记载。
由上述表9可知，使用各添加金属时，与溅射时不含有氮气时(氮气分压为0％)相比，含有氮气时，粘合性提高。
由以上的结果可确认，作为添加金属，除了Ti和Zr之外，还可以使用Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd。
接着对本发明的TFT(薄膜晶体管)的第一例进行说明。
图7(a)的符号41表示在表面上形成有绝缘层(例如SiO2层)42的透明基板，在绝缘层42的表面的规定区域配置以Si作为主要成分、添加有掺杂物的硅层61。
在硅层61上形成源极区域62和漏极区域64，在源极区域62和漏极区域64之间形成沟道区域63。
在硅层61的表面上，在源极区域62、沟道区域63和漏极区域64全部形成栅极氧化膜66，在栅极氧化膜66的表面上配置栅极67。
绝缘层42的配置了栅极67一侧的面被第一层间绝缘膜43覆盖。源极区域62的一部分和漏极区域64的一部分从栅极氧化膜66露出，在第一层间绝缘膜43上形成源极区域62从栅极氧化膜66露出的部分在底面露出的第一贯通孔69a和漏极区域64从栅极氧化膜66露出的部分在底面露出的第二贯通孔69b。
将该状态的透明基板41作为成膜对象物搬入图1所示的成膜装置1中，通过图2(b)所示的步骤，在形成有第一层间绝缘膜43的一侧的面上形成第一导电膜，进一步通过图2(c)所示的步骤在第一导电膜的表面上形成铜膜。
图7(b)表示形成有第一导电膜52和铜膜53的状态，第一导电膜52与第一层间绝缘膜43的表面以及第一贯通孔、第二贯通孔69a、69b的内壁面和底面密合。因此，第一导电膜52在第一贯通孔、第二贯通孔69a、69b的底面上分别与源极区域62的表面和漏极区域64的表面密合。此外，在该状态下，第一贯通孔、第二贯通孔69a、69b的内部被第一导电膜52和铜膜53填充。
将该状态的透明基板41从第二成膜室3返回到第一成膜室2，通过与在第一层间绝缘膜43的表面上形成第一导电膜52的方法相同的方法，在铜膜53的表面上形成第二导电膜54(图7(c))。
图7(c)的符号50表示由第一导电膜、第二导电膜52、54和铜膜53构成的导电体。通过层压第一导电膜、第二导电膜52、54和铜膜53，可以降低导电体50整体的电阻。
接着将该导电体50构图，分离填充到导电体50的第一贯通孔69a中的部分和填充到第二贯通孔69b中的部分。
图7(d)的符号51表示由填充到导电体50的第一贯通孔69a中的部分和残留在其周围的部分构成的源极，图7(d)的符号55表示由填充到导电体50的第二贯通孔69b中的部分和残留在其周围的部分构成的漏极，源极51和漏极55通过上述构图相互分离。
如上所述，第一导电膜52由于在第一、第二贯通孔69a、69b的底面与源极区域62和漏极区域64密合，源极51的第一导电膜52与源极区域62电连接，漏极55的第一导电膜52与漏极区域64电连接。
由于铜膜53和第二导电膜54与第一导电膜52电连接，源极51的铜膜53和第二导电膜54通过第一导电膜52与源极区域62电连接，漏极55的铜膜53和第二导电膜54通过第一导电膜52与漏极区域64电连接。因此，源极51整体与源极区域62电连接，漏极55整体与漏极区域64电连接。
接着在透明基板41的形成有源极51和漏极55的一侧的面上形成第二层间绝缘膜44，在第二层间绝缘膜44表面的规定位置配置遮蔽膜76后，在第二层间绝缘膜44的配置遮蔽膜76的一侧的面上形成第三层间绝缘膜46(图8(a))。
接着，在漏极55的正上方的位置，形成连通第二层间绝缘膜44、第三层间绝缘膜46的第三贯通孔72，在该第三贯通孔72的底面上露出漏极55的第二导电膜54后，在形成有第三贯通孔72的一侧的面上通过溅射法等形成ITO透明导电膜，将该透明导电膜构图，由填充第三贯通孔72的透明导电膜、残留在第三贯通孔72上及其周围的透明导电膜构成透明电极71(图8(b))。
图8(b)的符号40表示形成有透明电极71的状态的TFT面板(带有薄膜晶体管的面板)。
如上所述，由于漏极55的第二导电膜54的表面位于第三贯通孔72的底面，透明电极71与漏极55的第二导电膜54电连接。
因此，漏极55的铜膜53和第一导电膜52通过第二导电膜54与透明电极71电连接，漏极55整体与透明电极71电连接，通过漏极55，透明电极71与漏极区域64电连接。
源极51与未图示的源极布线连接。若在对源极51和漏极55之间施加电压的状态下对栅极67施加电压，则在源极区域62和漏极区域64之间通过沟道区域63流通电流。透明电极71通过漏极55、漏极区域64、沟道区域63和源极区域62与源极51连接。
通过本发明成膜的第一导电膜、第二导电膜52、54由于与Si的粘合性高，源极51和漏极55不易从硅层61剥离，而且第一导电膜、第二导电膜52、54由于扩散防止性高，铜膜53的构成金属(Cu)不会扩散到硅层61中。
此外，通过本发明形成的第一导电膜、第二导电膜52、54由于比电阻低，并且与透明导电膜之间的接触电阻也低，因此该TFT 60的源极51与漏极55的导通性优异。
如此，通过本发明成膜的导电膜适合作为与硅层61或透明电极71密合的电极的屏障膜。
另外，在TFT面板40的透明基板41表面上，在离开TFT 60的位置还配置栅极布线膜或源极布线膜等其它的布线或其它的电气元件。这里，图示出了栅极布线膜74。
以上对在源极51和漏极55的表面和背面分别配置第一导电膜、第二导电膜的情况进行了说明，但是本发明不限于此。
图9的符号80表示通过本发明制造的TFT面板的第二例。该TFT面板80具有透明基板82和配置在透明基板82表面上的TFT 90。
该TFT 90的栅极83配置在透明基板82的表面上，在透明基板82的配置栅极83的一侧的面上形成覆盖栅极83的表面和侧面的绝缘膜84，在绝缘膜84表面的栅极83上的位置配置硅层86，在绝缘膜84表面离开硅层86的位置上配置由透明导电膜构成的透明电极85。
在硅层86上与图8(b)所示的硅层61同样地形成源极区域87、沟道区域88和漏极区域89。源极区域87的表面与源极91的底面密合，漏极区域89的表面与漏极92的底面密合。漏极92一部分延伸至透明电极85，其底面与透明电极85的表面密合，因此，漏极92的底面与漏极区域89和透明电极85两方密合。
源极91和漏极92具有通过本发明的形成方法成膜的导电膜93和配置在该导电膜93表面上的铜膜94。
源极91和漏极92例如如下形成：使用在透明基板82的表面上露出透明电极85和硅层86的对象物作为成膜对象物，在该成膜对象物的透明电极85和硅层86露出的全部表面上形成导电膜，在该导电膜的表面上形成铜膜后，同时对导电膜和铜膜构图，形成源极91和漏极92。
导电膜93分别位于漏极92和源极91的底面上。如上所述，由于漏极92的底面与漏极区域89和透明电极85两方密合，因此漏极92的导电膜93与透明电极85和漏极区域89两方电连接。
由于铜膜94与导电膜93密合，因此漏极92的铜膜94通过导电膜93与透明电极85和漏极区域89两方电连接，漏极92整体与漏极区域89和透明电极85两方电连接。
此外，由于源极91底面与源极区域87密合，因此源极91的导电膜93与源极区域87电连接，源极91的铜膜94通过导电膜93与源极区域87电连接，源极91整体与源极区域87电连接。
如上所述，通过本发明成膜的导电膜93由于与ITO的接触电阻低，因此漏极92和透明电极85的导通性优异。
在该TFT面板80中，源极91与未图示的源极布线连接。若在对源极91和漏极92之间施加电压的状态下对栅极83施加电压，则在源极区域87和漏极区域89之间通过沟道区域88流通电流。透明电极85通过源极区域87、沟道区域88、漏极区域89和漏极92与源极91连接。
以上对源极和漏极由导电膜和铜膜构成的情况进行了说明，但是本发明不限于此。图10的符号140表示本发明的第三例TFT面板。该TFT面板140除了源极151和漏极155仅由通过本发明形成的导电膜构成之外，具有与上述图8(b)所示的TFT面板40相同的结构。由于不层压铜膜，电阻增大，但是若与Al等相比则得到电阻低的膜。
本发明的TFT面板例如用于液晶显示器或有机EL显示装置等中。
以上，使用ITO作为透明电极71、85的构成材料，但是本发明不限于此，除了ITO之外还可以使用氧化锌膜等由各种金属氧化物构成的透明导电膜。
此外，对导电膜的成膜中使用的靶部10也不特别限定。例如靶部10可以由以铜作为主要成分、含有1种以上添加金属的1个靶(合金靶)构成。
对合金靶的形状不特别限定，例如平面形状为长方形、正方形、圆形等板状。
合金靶配置在成膜室(第一成膜室2)内部来替代图1的靶部10。在使应该成膜导电膜的面向着合金靶的表面来配置成膜对象物的状态下，将合金靶进行溅射，成膜导电膜。将靶进行磁控溅射时，预先将磁场形成装置14配置在合金靶的背面一侧。
若将合金靶进行溅射则从该靶释放铜与添加金属的合金的溅射粒子、铜的溅射粒子和添加金属的溅射粒子。
总之，靶部10由合金靶构成的情况、靶部10由主靶11和副靶12构成的情况这两种情况都是由靶部10通过溅射释放铜原子和添加金属原子，在成膜对象物的表面上生长含有铜原子和添加金属原子两者的导电膜。
以上对使用各靶制造以铜作为主要成分的铜膜53和导电膜(第一导电膜、第二导电膜52、54)的情况进行了说明，但是本发明不限于此。
例如，可以在第一成膜室2内部导入氮气和溅射气体的同时将靶部10进行溅射成膜导电膜后，对第一成膜室2内部进行真空排气，使第一成膜室2内部的氮气分压比导电膜成膜时低，然后将与导电膜成膜中使用的靶部相同的靶部10进行溅射成膜铜膜。
此时，铜膜含有与第一导电膜、第二导电膜相同的添加金属，但是由于成膜时的氮气分压低，与第一导电膜、第二导电膜相比，比电阻低。
第一导电膜、第二导电膜52、54可以使用相同的靶部10成膜，也可以使用不同的靶部10成膜，改变添加金属的种类或含量。此外，第一导电膜、第二导电膜52、54成膜时的氮气分压可以相同或改变氮气分压。
对退火处理的方法不特别限定，但是优选在真空氛围气体中进行，此外，将形成有导电膜的状态的成膜对象物搬运到其它的成膜室或加热装置的期间，优选不将成膜对象物暴露在大气中而在真空氛围气体中搬运。
溅射气体不限于Ar，除了Ar之外也可以使用Ne、Xe等。此外，通过本发明形成的导电膜不仅可以用于TFT、TFT面板的电极或屏障膜，还可以用于半导体元件或布线板等其它电子元件的屏障膜或电极(布线膜)中。
层压导电膜和铜膜时，对导电膜的膜厚不特别限定，但是若过厚则由于电极整体的比电阻增大，优选为电极整体的膜厚的1/3以下。此外，若考虑到与硅层或玻璃基板的粘合性和扩散防止性则导电膜的膜厚优选为10nm以上。
此外，氮化气体只要是化学结构中含有氮原子的气体则不特别限定，除了氮气(N2)之外，还可以使用NH3、肼、胺系烷基化合物、叠氮化物等。这些氮化气体可以单独使用或2种以上混合使用。
透明基板不限于玻璃基板，例如还可以使用石英基板、塑料基板。
对本发明中使用的硅层的种类或制造方法不特别限定，例如可以广泛地使用用溅射法或气相沉积法等堆积的硅层(无定形硅层、多晶硅层)等TFT的硅层中使用的硅层。
本发明中使用的添加金属优选为Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd，它们可以仅使用1种形成含有1种添加金属的导电膜或使用2种以上形成含有2种以上添加金属的导电膜。上述添加金属中，本申请中，Ti和Zr等第四副族元素是特别合适的。
以上对栅极67、83配置在硅层61、86的表面上的所谓顶栅型TFT进行了说明，但是本发明不限于此。
根据本发明，也可以在玻璃基板表面上形成栅极，制造所谓底栅型的TFT。
以下说明作为底栅型TFT的第四例TFT及其制造步骤。
将作为成膜对象物的基板(例如玻璃基板)搬入到图1的成膜装置1的真空槽2内部。
在基板的表面上，通过与上述图7(a)～(c)说明的步骤相同的步骤，以记载的顺序层压第一导电膜、铜膜和第二导电膜，形成导电体。
图13(a)表示在基板211表面上形成导电体213的状态。
接着，若通过照相步骤、蚀刻步骤将导电体213构图，则如图13(b)所示，通过形成了图案的导电体213形成栅极215和蓄积容量电极212。
在基板211的形成了栅极215和蓄积容量电极212的表面上，通过CVD法等成膜由氮化硅膜(SiN)、氧化硅膜(SiO2)或氮化氧化硅膜(SiON)构成的栅极绝缘膜214。
图15为配置有栅极215(或蓄积容量电极212)的部分的放大截面图。
栅极215和蓄积容量电极212具有上述第一导电膜、第二导电膜251、252和铜膜253。第一导电膜251与基板211密合，第二导电膜252与栅极绝缘膜214密合，在第一导电膜、第二导电膜251、252之间具有铜膜253。
第一导电膜、第二导电膜251、252由于含有氮和添加金属，对于基板211和栅极绝缘膜214的粘合性高。此外，由于在第一导电膜、第二导电膜251、252之间配置有电阻低的铜膜253，栅极215和蓄积容量电极212整体的电阻低。
形成栅极绝缘膜214后，通过CVD法等在栅极绝缘膜214的表面上形成例如由无定形硅构成的沟道半导体层(沟道区域)216(图13(d))。
接着，通过CVD法等在沟道半导体层216的表面上形成以硅作为主要成分、含有杂质的欧姆层217(图13(e))。
接着，将形成有欧姆层217的基板211搬入到图1的成膜装置1的真空槽2内部，通过与上述导电体213的成膜相同的步骤，以记载的顺序层压第一导电膜251、铜膜253和第二导电膜252，形成导电体223(图14(a))。
接着，将导电体223、欧姆层217和沟道半导体层216通过照相步骤和蚀刻步骤构图。
通过该构图，残留沟道半导体层216中位于栅极215的正上方的部分和位于栅极215的两侧的部分。
此外，通过该构图，欧姆层217和导电体223的位于沟道半导体层216上的部分中，位于栅极215的中央正上方的部分被除去，位于栅极215的两侧的部分残留。
图14(b)的符号225、226分别表示源极半导体层(源极区域)和漏极半导体层(漏极区域)。源极半导体层225和漏极半导体层226由欧姆层217的残留在栅极215两侧的部分构成。
图14(b)的符号221、222表示源极和漏极。源极221和漏极222由导电体223的残留在栅极215两侧位置的部分构成。
接着在源极221和漏极222的表面上通过CVD法等形成由氮化硅膜、氧化硅膜或氮化氧化硅膜构成的层间绝缘膜224(图14(c))。
图14(c)的符号220表示形成有层间绝缘膜224的状态的薄膜晶体管(TFT)。图14(c)的符号210表示带有薄膜晶体管的面板。
源极221、漏极222与栅极215或蓄积容量电极212同样地具有第一导电膜、第二导电膜251、252和铜膜253。第一导电膜251与欧姆层217密合，第二导电膜252与层间绝缘膜224密合，铜膜253存在于第一导电膜、第二导电膜251、252之间。
欧姆层217以硅作为主要成分。第一导电膜、第二导电膜251、252含有氮和添加金属，所以与硅、绝缘膜的粘合性高。因此，源极221和漏极222不易从欧姆层217或层间绝缘膜224剥离。此外，铜不会从第一导电膜、第二导电膜251、252扩散到欧姆层217中。
该薄膜晶体管220中，源极半导体层225和漏极半导体层226之间、源极221和漏极222之间，通过位于栅极215中央的正上方的开口218相互分离。该开口218填充有层间绝缘膜224。
沟道半导体层216为与源极和漏极半导体层225、226相同的导电型，但是杂质浓度降低。
若在对源极221和漏极222之间施加电压、对源极半导体层225和漏极半导体层226之间施加电压的状态下对栅极215施加电压，则通过沟道半导体层216的栅极绝缘膜214在与栅极215接触的部分上形成低电阻的蓄积层，源极半导体层225和漏极半导体层226通过该蓄积层电连接，电流流通。
另外，沟道半导体层216可以为与源极和漏极半导体层225、226相反的导电型。
此时，若在对源极半导体层225和漏极半导体层226之间施加电压的状态下对栅极215施加电压，则通过沟道半导体层216的栅极绝缘膜214在与栅极215接触的部分上形成与源极和漏极半导体层225、226相同导电型的反转层，源极半导体层225和漏极半导体层226通过该反转层电连接，电流流通。
图14(d)表示将层间绝缘膜224的漏极222或源极221(这里为漏极222)上的部分和蓄积容量电极212上的部分开窗后，将形成了图案的透明导电膜配置在层间绝缘膜224上的状态。
图14(d)的符号227表示由透明导电膜的位于薄膜晶体管220侧方的部分构成的像素电极。
图14(d)的符号228表示由透明导电膜的位于薄膜晶体管220上部分、即与漏极222接触的部分构成的连接部。
像素电极227通过连接部228与漏极222电连接，若源极半导体层225和漏极半导体层226电连接则在像素电极227上流通电流。
图16的符号204表示在形成有TFT 220的基板221和面板240之间配置了液晶241的液晶显示装置。
面板240具有玻璃基板242和配置在玻璃基板242的表面上的对置电极245。对置电极245和像素电极227夹持液晶241对置。
对施加在像素电极227和对置电极245之间的电压进行控制，可以改变液晶241的透光率。
另外，液晶显示装置204可以使用形成有第一～第三例TFT中的任意一种来替代第四例的TFT 220的基板211来制造。
构成电极的导电体223不限于3层结构，可以仅由第一导电膜251构成源极221、漏极222、栅极215和蓄积容量电极212中的至少一种以上电极。
通过本发明成膜的导电膜由于以铜作为主要成分、含有添加金属，与玻璃基板、硅层、透明导电膜等各种物质的粘合性高。因此，对导电膜的成膜对象物不特别限定。
例如可以使用透明导电膜露出的成膜对象物，在该透明导电膜的表面上成膜导电膜。此外，也可以使用玻璃基板和硅层露出的成膜对象物，在玻璃基板的表面和硅层的表面上形成导电膜。进一步地，还可以使用玻璃基板、透明导电膜和硅层分别露出的成膜对象物，在玻璃基板的表面、透明导电膜的表面和硅层的表面上分别成膜导电膜。

Claims (15)

1.导电膜形成方法，该方法是通过溅射法，在真空氛围气体中，在成膜对象物表面上形成以铜作为主要成分、含有添加金属的导电膜的导电膜形成方法，其中，
在将化学结构中具有氮原子的氮化气体供给到所述真空氛围气体中的同时，在所述真空氛围气体中将以铜作为主要成分的靶进行溅射，使所述靶释放选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd中的任意1种添加金属的原子与铜原子，形成所述导电膜。
2.如权利要求1所述的导电膜形成方法，其中，使用在表面上露出硅层、玻璃基板、透明导电膜中的任意1种或2种以上的所述成膜对象物。
3.如权利要求2所述的导电膜形成方法，其中，
所述添加金属选择Ti，
所述氮化气体使用氮气，
导入所述氮气使所述氮气的分压相对于所述真空氛围气体的总压为0.1％～50％，使所述导电膜中含有0.1原子％以上的Ti。
4.薄膜晶体管，其是具有栅极、以硅作为主要成分的漏极区域和以硅作为主要成分的源极区域，对所述栅极施加电压时所述漏极区域与所述源极区域导通的薄膜晶体管，
其中，在所述漏极区域的表面和所述源极区域的表面中的任意一方或两方上形成以铜作为主要成分的第一导电膜，
所述第一导电膜如下形成：将所述漏极区域和所述源极区域中的任意一方或两方露出的成膜对象物配置在真空氛围气体中，
在将化学结构中具有氮原子的氮化气体供给到所述真空氛围气体中的同时，在所述真空氛围气体中将以铜作为主要成分的靶进行溅射，
使所述靶释放选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd中的任意1种添加金属的原子与铜原子，形成所述第一导电膜。
5.如权利要求4所述的薄膜晶体管，其中，所述第一导电膜含有0.1原子％以上的Ti作为所述添加金属，
所述第一导电膜是供给由氮气构成的所述氮化气体使所述氮化气体的分压相对于所述真空氛围气体的总压为0.1％～50％而形成的。
6.带有薄膜晶体管的面板，其具有基板，
在所述基板表面上分别配置薄膜晶体管和透明导电膜，
所述薄膜晶体管具有栅极、以硅作为主要成分的漏极区域和以硅作为主要成分的源极区域，
对所述栅极施加电压时所述漏极区域与所述源极区域导通，所述透明导电膜与所述源极区域相连接，
其中，在所述漏极区域的表面和所述源极区域的表面中的任意一方或两方上形成以铜作为主要成分的第一导电膜，
所述第一导电膜如下形成：将所述漏极区域和所述源极区域中的任意一方或两方露出的成膜对象物配置在真空氛围气体中，
在将化学结构中具有氮原子的氮化气体供给到所述真空氛围气体中的同时，在所述真空氛围气体中将以铜作为主要成分的靶进行溅射，
使所述靶释放选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd中的任意1种添加金属的原子与铜原子，形成所述第一导电膜。
7.如权利要求6所述的带有薄膜晶体管的面板，其中，所述第一导电膜与所述漏极区域和所述透明导电膜两方密合。
8.如权利要求6所述的带有薄膜晶体管的面板，其中，
所述添加金属选择Ti，
所述氮化气体使用氮气，
导入所述氮气使所述氮气的分压相对于所述真空氛围气体的总压为0.1％～50％，所述第一导电膜中含有0.1原子％以上的Ti。
9.如权利要求6所述的带有薄膜晶体管的面板，其中，在所述第一导电膜的表面上配置与所述第一导电膜电连接的第二导电膜，
所述透明导电膜配置在所述第二导电膜的表面上，
所述第二导电膜如下形成：将形成有所述薄膜晶体管和所述第一导电膜的状态的所述基板配置在真空氛围气体中，
在将化学结构中具有氮原子的氮化气体供给到所述真空氛围气体中的同时，在所述真空氛围气体中将以铜作为主要成分的靶进行溅射，
使所述靶释放选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd中的任意1种添加金属的原子与铜原子，形成所述第二导电膜。
10.如权利要求9所述的带有薄膜晶体管的面板，其中，在所述第一导电膜的表面上配置以铜作为主要成分的铜膜，
使用所述铜膜露出的成膜对象物作为所述成膜对象物，
将所述第二导电膜形成在所述铜膜的表面上。
11.如权利要求9所述的带有薄膜晶体管的面板，其中，
所述添加金属选择Ti，
所述氮化气体使用氮气，
导入所述氮气使所述氮气的分压相对于所述真空氛围气体的总压为0.1％～50％，所述第二导电膜中含有0.1原子％以上的Ti。
12.薄膜晶体管的制造方法，所述薄膜晶体管具有与以硅作为主要成分的硅层、玻璃基板和透明导电膜中的任意1种或2种以上接触的导电膜，所述导电膜以铜作为主要成分，
该方法中，在将所述硅层、所述玻璃基板和所述透明导电膜中的任意1种或2种以上露出的成膜对象物配置在真空氛围气体中的状态下，
在将化学结构中具有氮原子的氮化气体供给到所述真空氛围气体中的同时，在所述真空氛围气体中将以铜作为主要成分的靶进行溅射，
使所述靶释放选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd中的任意1种添加金属的原子与铜原子，形成所述导电膜。
13.如权利要求12所述的薄膜晶体管的制造方法，其中，导入所述氮化气体使所述氮化气体的分压相对于所述真空氛围气体的总压为0.1％～50％来进行所述溅射。
14.薄膜晶体管的制造方法，所述薄膜晶体管具有
以硅作为主要成分的硅层，
与所述硅层接触的第一导电膜，
以铜作为主要成分、形成在所述第一导电膜的表面上的铜膜，和
形成在所述铜膜的表面上的第二导电膜，
所述第二导电膜与透明导电膜接触，
所述第一导电膜、第二导电膜以铜作为主要成分，
该方法中，在将化学结构中具有氮原子的氮化气体供给到真空氛围气体中的同时，在所述真空氛围气体中将以铜作为主要成分的靶进行溅射，
使所述靶释放选自Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Ru、Os、Co、Ni、Bi、Ag、Zn、Sn、B、C、Al、Si、La、Ce、Pr和Nd中的任意1种添加金属的原子与铜原子，形成所述第一导电膜、第二导电膜中的任意一方或两方。
15.如权利要求14所述的薄膜晶体管的制造方法，其中，导入所述氮化气体使所述氮化气体的分压相对于所述真空氛围气体的总压为0.1％～50％来进行所述溅射。
CNA2007800318949A 2006-10-12 2007-10-12 导电膜形成方法、薄膜晶体管、带有薄膜晶体管的面板以及薄膜晶体管的制造方法 Pending CN101512730A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP278754/2006 2006-10-12
JP2006278754 2006-10-12

Publications (1)

Publication Number Publication Date
CN101512730A true CN101512730A (zh) 2009-08-19

Family

ID=39282944

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007800318949A Pending CN101512730A (zh) 2006-10-12 2007-10-12 导电膜形成方法、薄膜晶体管、带有薄膜晶体管的面板以及薄膜晶体管的制造方法

Country Status (7)

Country Link
US (1) US20090184322A1 (zh)
EP (1) EP2091072A4 (zh)
JP (1) JPWO2008044757A1 (zh)
KR (1) KR101067364B1 (zh)
CN (1) CN101512730A (zh)
TW (1) TW200827463A (zh)
WO (1) WO2008044757A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102994952A (zh) * 2011-09-09 2013-03-27 日立电线株式会社 Cu-Mn合金溅射靶材、使用其的薄膜晶体管配线以及薄膜晶体管
CN103839604A (zh) * 2014-02-26 2014-06-04 京东方科技集团股份有限公司 导电膜及其制备方法、阵列基板
CN103966558A (zh) * 2013-01-29 2014-08-06 株式会社Sh铜业 Cu-Mn合金溅射靶材、Cu-Mn合金溅射靶材的制造方法以及半导体元件
CN104611677A (zh) * 2015-01-28 2015-05-13 西安交通大学 一种层界面结构可控的CuNb/Cu纳米合金薄膜制备方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5416470B2 (ja) * 2009-04-28 2014-02-12 株式会社神戸製鋼所 表示装置およびこれに用いるＣｕ合金膜
JP5420964B2 (ja) * 2009-04-28 2014-02-19 株式会社神戸製鋼所 表示装置およびこれに用いるＣｕ合金膜
JP5548396B2 (ja) 2009-06-12 2014-07-16 三菱マテリアル株式会社 薄膜トランジスタ用配線層構造及びその製造方法
KR101198312B1 (ko) * 2010-10-22 2012-11-07 주승기 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법
TW201413825A (zh) * 2012-09-17 2014-04-01 Ying-Jia Xue 薄膜電晶體的製作方法
CN104701384A (zh) * 2015-04-09 2015-06-10 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
US10760156B2 (en) 2017-10-13 2020-09-01 Honeywell International Inc. Copper manganese sputtering target
US11035036B2 (en) 2018-02-01 2021-06-15 Honeywell International Inc. Method of forming copper alloy sputtering targets with refined shape and microstructure
JP7339016B2 (ja) * 2019-04-24 2023-09-05 株式会社アルバック 表示装置、配線膜、配線膜製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920002376B1 (ko) * 1989-12-30 1992-03-23 삼성전관 주식회사 박막 el 표시소자
JPH0547760A (ja) * 1991-08-12 1993-02-26 Hitachi Ltd 半導体集積回路装置、その製造方法およびその製造に用いるスパツタターゲツト
JP2606548B2 (ja) * 1993-04-27 1997-05-07 日本電気株式会社 Ｃｕ配線およびその形成方法
JPH0790546A (ja) * 1993-09-24 1995-04-04 Sumitomo Metal Ind Ltd 半導体装置およびその製造方法
KR100186540B1 (ko) 1996-04-25 1999-03-20 구자홍 피디피의 전극 및 그 형성방법
US6219125B1 (en) * 1996-07-26 2001-04-17 Canon Kabushiki Kaisha Electrode plate, process for producing the plate, for an LCD having a laminated electrode with a metal nitride layer
JPH10133597A (ja) * 1996-07-26 1998-05-22 Canon Inc 配線基板、該配線基板の製造方法、該配線基板を備えた液晶素子及び該液晶素子の製造方法
TW380308B (en) 1997-07-03 2000-01-21 Motorola Inc Semiconductor device and a process for forming the device
JPH11102909A (ja) * 1997-09-29 1999-04-13 Sony Corp 銅合金配線の形成方法
JPH11288936A (ja) * 1998-04-01 1999-10-19 Ricoh Co Ltd 半導体装置の製造方法
JP3916334B2 (ja) * 1999-01-13 2007-05-16 シャープ株式会社 薄膜トランジスタ
JP4360716B2 (ja) * 1999-09-02 2009-11-11 株式会社アルバック 銅薄膜製造方法、及びその方法に用いるスパッタ装置
JP2001223365A (ja) * 2000-02-10 2001-08-17 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
KR100413632B1 (ko) 2001-07-23 2003-12-31 학교법인 인하학원 수소 플라즈마 및 급속 열처리의 이중 전처리 단계를포함하는 구리 전착방법
KR100897505B1 (ko) * 2002-11-19 2009-05-15 삼성전자주식회사 액정 표시 장치의 박막 트랜지스터 기판 및 이의 제조 방법
JP2005158887A (ja) 2003-11-21 2005-06-16 Dept Corp 回路基板及びその製造方法
JP2006077295A (ja) * 2004-09-09 2006-03-23 Tosoh Corp Ｃｕ合金配線材料及びＣｕ合金スパッタリングターゲット
TWI242290B (en) * 2004-11-22 2005-10-21 Au Optronics Corp Fabrication method of thin film transistor
KR20060062913A (ko) * 2004-12-06 2006-06-12 삼성전자주식회사 표시 장치용 배선과 상기 배선을 포함하는 박막트랜지스터 표시판 및 그 제조 방법
CN101326303B (zh) * 2005-10-18 2012-07-18 西南研究院 抗侵蚀涂层

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102994952A (zh) * 2011-09-09 2013-03-27 日立电线株式会社 Cu-Mn合金溅射靶材、使用其的薄膜晶体管配线以及薄膜晶体管
CN103966558A (zh) * 2013-01-29 2014-08-06 株式会社Sh铜业 Cu-Mn合金溅射靶材、Cu-Mn合金溅射靶材的制造方法以及半导体元件
CN103966558B (zh) * 2013-01-29 2017-08-04 株式会社Sh铜业 Cu‑Mn合金溅射靶材、Cu‑Mn合金溅射靶材的制造方法以及半导体元件
CN103839604A (zh) * 2014-02-26 2014-06-04 京东方科技集团股份有限公司 导电膜及其制备方法、阵列基板
US9245661B2 (en) 2014-02-26 2016-01-26 Boe Technology Group Co., Ltd. Conductive film with doped layers, method for producing the same, and array substrate comprising the same
CN104611677A (zh) * 2015-01-28 2015-05-13 西安交通大学 一种层界面结构可控的CuNb/Cu纳米合金薄膜制备方法
CN104611677B (zh) * 2015-01-28 2018-01-19 西安交通大学 一种层界面结构可控的CuNb/Cu纳米合金薄膜制备方法

Also Published As

Publication number Publication date
US20090184322A1 (en) 2009-07-23
WO2008044757A1 (en) 2008-04-17
EP2091072A4 (en) 2015-07-15
KR20090045255A (ko) 2009-05-07
TW200827463A (en) 2008-07-01
KR101067364B1 (ko) 2011-09-23
EP2091072A1 (en) 2009-08-19
JPWO2008044757A1 (ja) 2010-02-18

Similar Documents

Publication Publication Date Title
CN101512730A (zh) 导电膜形成方法、薄膜晶体管、带有薄膜晶体管的面板以及薄膜晶体管的制造方法
JP5247448B2 (ja) 導電膜形成方法、薄膜トランジスタの製造方法
CN101529566B (zh) 布线膜的形成方法、晶体管及电子装置
TWI249070B (en) Electronic device, method of manufacture of the same, and sputtering target
CN101253447B (zh) 薄膜晶体管基板及显示器件
CN101529567B (zh) 布线膜的形成方法、晶体管以及电子装置
CN102804352B (zh) 布线层结构及其制造方法
WO2008069214A1 (ja) Ｃｕ合金配線膜とそのＣｕ合金配線膜を用いたフラットパネルディスプレイ用ＴＦＴ素子、及びそのＣｕ合金配線膜を作製するためのＣｕ合金スパッタリングターゲット
JP2007081385A (ja) ソース−ドレイン電極、トランジスタ基板およびその製造方法、並びに表示デバイス
WO2010013636A1 (ja) 配線膜、薄膜トランジスタ、ターゲット、配線膜の形成方法
CN103782374A (zh) 显示装置用配线结构
JP2008124450A (ja) ターゲット、成膜方法、薄膜トランジスタ、薄膜トランジスタ付パネル、薄膜トランジスタの製造方法、及び薄膜トランジスタ付パネルの製造方法
JP2009280834A (ja) ターゲット、配線膜形成方法、薄膜トランジスタの製造方法
JP2008112989A (ja) ターゲット、成膜方法、薄膜トランジスタ、薄膜トランジスタ付パネル、及び薄膜トランジスタの製造方法
JP2012222166A (ja) 配線膜、薄膜トランジスタ、ターゲット、配線膜の形成方法
KR100799824B1 (ko) 소스/드레인 전극, 트랜지스터 기판 및 그의 제조 방법, 및표시 디바이스
KR20200123082A (ko) Cu 합금 타깃
JP2008306043A (ja) 配線膜の形成方法、トランジスタ、及び電子装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20090819