[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101167661B1 - 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법 - Google Patents

배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법 Download PDF

Info

Publication number
KR101167661B1
KR101167661B1 KR1020050064486A KR20050064486A KR101167661B1 KR 101167661 B1 KR101167661 B1 KR 101167661B1 KR 1020050064486 A KR1020050064486 A KR 1020050064486A KR 20050064486 A KR20050064486 A KR 20050064486A KR 101167661 B1 KR101167661 B1 KR 101167661B1
Authority
KR
South Korea
Prior art keywords
film
layer
copper
etching
gate
Prior art date
Application number
KR1020050064486A
Other languages
English (en)
Other versions
KR20070009327A (ko
Inventor
이제훈
정창오
조범석
배양호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050064486A priority Critical patent/KR101167661B1/ko
Priority to US11/474,918 priority patent/US7586197B2/en
Priority to TW095123625A priority patent/TWI387108B/zh
Priority to CNB2006100987786A priority patent/CN100562998C/zh
Publication of KR20070009327A publication Critical patent/KR20070009327A/ko
Priority to US12/509,290 priority patent/US8173492B2/en
Application granted granted Critical
Publication of KR101167661B1 publication Critical patent/KR101167661B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그 제조 방법이 제공된다. 배선 구조는 하부 구조물 상에 형성된 배리어막과, 배리어막 상에 형성된 구리 또는 구리 합금을 포함하는 구리 도전막과, 구리 도전막 상에 형성된 구리 질화물을 포함하는 중간막 및 중간막 상에 형성된 캡핑막을 포함한다.
박막 트랜지스터, 구리, 구리 질화물, 중간막

Description

배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그 제조 방법{Wire and method for fabricating interconnection line and thin film transistor substrate and method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 배선 구조의 단면도이고,
도 2 내지 도 5는 본 발명의 일 실시예에 따른 배선 형성 방법의 공정 단계별 단면도들이고,
도 6a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 6b는 도 5a의 B - B'선을 따라 절단한 단면도이고,
도 7a, 도 8a, 도 9a 및 도 10a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 배치도들이고,
도 7b, 도 8b, 도 9b 및 도 10b는 각각 도 7a, 도 8a, 도 9a 및 도 10a의 B - B'선을 따라 절단한 단면도들이고,
도 11a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 변형예의 배치도이고,
도 11b는 도 11a의 B - B'선을 따라 절단한 단면도이고,
도 12a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 12b 및 도 12c는 각각 도 12a의 B - B'선 및 C - C'선을 따라 절단한 단면도들이고,
도 13a, 도 14a, 도 15a, 도 16a, 도 17a 및 도 18a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 배치도들이고,
도 13b, 도 14b, 도 15b, 도 16b, 도 17b 및 도 18b는 각각 도 13a, 도 14a, 도 15a, 도 16a, 도 17a 및 도 18a의 B - B'선을 따라 절단한 공정 단계별 단면도들이고,
도 13c, 도 14c, 도 15c, 도 16c, 도 17c 및 도 18c는 도 13a, 도 14a, 도 15a, 도 16a, 도 17a 및 도 18a의 C - C'선을 따라 절단한 공정 단계별 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10: 절연 기판 22: 게이트선
24: 게이트 끝단 26: 게이트 전극
27: 유지 전극 28: 유지 전극선
30: 게이트 절연막 40: 반도체층
55, 56: 저항성 접촉층 62: 데이터선
65: 소스 전극 66: 드레인 전극
67: 드레인 전극 확장부 68: 데이터 끝단
70: 보호막 82: 화소 전극
본 발명은 배선 구조에 관한 것으로서, 보다 상세하게는 구리 또는 구리 합금을 포함하는 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그 제조 방법에 관한 것이다.
박막 트랜지스터 기판은 매트릭스 배열의 화소를 구비하는 액정 표시 장치 또는 유기 EL 표시 장치 등의 기판으로 사용된다.
액정 표시 장치(Liquid Crystal Display)는 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 장치로서, 전극에 전달되는 화상 신호를 제어하기 위한 스위칭 소자로 박막 트랜지스터를 사용한다.
유기 EL(organic Electro-Luminescence) 표시 장치는 형광성 유기 물질을 전기적으로 여기 발광시켜 화상을 표시하는 표시 장치로서, 각각의 화소에 발광을 위한 전류를 공급하는 구동 박막 트랜지스터와 스위칭 박막 트랜지스터를 구비한다.
한편, 액정 표시 장치 또는 유기 EL 표시 장치 등의 표시 면적이 점점 대형화됨에 따라, 상기 박막 트랜지스터와 연결되는 게이트선 및 데이터선이 길어져 배선의 저항이 증가하게 된다. 이러한 저항 증가는 신호 지연 등의 문제를 유발하는데, 이를 극복하기 위해서는 상기 게이트선 및 데이터선을 최대한 낮은 비저항을 가지는 재료로 형성할 필요가 있다.
배선 재료 중 낮은 비저항을 가지면서도 가격이 저렴한 물질로는 구리(Cu)를 들 수 있다. 구리는 비저항이 약 1.67μΩ㎝로, 약 2.65μΩ㎝인 알루미늄(Al)에 비해 비저항이 훨씬 낮다. 따라서, 실제 공정에서 구리로 이루어진 게이트선 및 데이터선을 사용하게 되면, 알루미늄을 사용한 경우에 비해 신호 지연 등의 문제가 개선될 수 있다.
그러나, 구리는 유리 등의 절연 기판 또는 반도체층 등의 하부 구조물에 대한 접착성(adhesion)이 불량하고, 화학 물질에 대한 내화학성이 취약하여 후속 공정에서 화학 물질에 노출될 경우 쉽게 산화되거나 부식된다. 따라서 구리 단독 배선을 사용하기는 어렵고, 하부에 배리어막과 상부에 캡핑막이 구비된 다중막의 형태로 사용하는 것이 일반적이다. 그러나 이러한 다중막을 패터닝하기 위해 식각액을 사용하여 일괄 식각하는 경우 다중막 하부에 존재하는 예컨대 반도체층으로 식각액에 용해된 구리 이온이 일부 침투하여 반도체층의 특성을 저하시킴으로써 박막 트랜지스터의 신뢰도를 떨어뜨린다. 또, 패터닝 공정의 습식 식각 및 포토레지스트막 제거 공정시 캡핑막과 구리막의 계면에서 구리막이 선택적으로 부식되어 오버행(overhang)이 형성되는 등 배선의 측면 프로파일 불량이 야기된다. 이러한 오버행 등은 후속 공정에서 크랙(crack)을 유발하여 배선의 신뢰성을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 패터닝 공정시 양호한 측면 프로파일을 형성하는 배선 구조를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기한 구조를 갖는 배선 형성 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기한 배선 구조를 포함하는 박막 트랜지스터 기판을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기한 바와 같은 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 배선 구조는 하부 구조물 상에 형성된 배리어막과, 상기 배리어막 상에 형성된 구리 또는 구리 합금을 포함하는 구리 도전막과, 상기 구리 도전막 상에 형성된 구리 질화물을 포함하는 중간막 및 상기 중간막 상에 형성된 캡핑막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 배선 형성 방법은 하부 구조물 상에 배리어막을 형성하는 단계와, 상기 배리어막이 형성되어 있는 하부 구조물 상에 구리 또는 구리 합금을 포함하는 구리 도전막을 형성하는 단계와, 상기 구리 도전막 상에 구리 질화물을 포함하는 중간막을 형성하는 단계와, 상기 중간막 상에 몰리브덴 또는 몰리브덴 합금을 포함하는 캡핑막을 형성하는 단계와, 상기 캡핑막, 상기 중간막 및 상기 구리 도전막을 습식 식각하여 하부의 상기 배리어막을 노출시키는 단계 및 상기 배리어막을 건식 식각하는 단계를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 박막 트랜지스터 기판은 절연 기판 상에 형성되고 제1 방항으로 연장된 게이트선 및 상기 게이트선에 연결된 게이트 전극을 포함하는 게이트 배선과, 상기 절연 기판 위에 상기 게이트 배선과 절연되어 형성되고, 상기 게이트선과 교차하도록 제2 방향으로 연장된 데이터선, 상기 데이터선에 연결된 소스 전극 및 상기 소스 전극과 이격되어 위치하는 드레인 전극을 포함하는 데이터 배선과, 상기 게이트 배선과 상기 데이터 배선 상에 각 화소마다 형성되며 상기 드레인 전극과 연결된 화소 전극을 포함하되, 상기 게이트 배선 또는 상기 데이터 배선, 또는 상기 게이트 배선 및 상기 데이터 배선은 하부 구조물 상에 형성된 배리어막과, 상기 배리어막 상에 형성된 구리 또는 구리 합금을 포함하는 구리 도전막과, 상기 구리 도전막 상에 형성된 구리 질화물을 포함하는 중간막 및 상기 중간막 상에 형성된 캡핑막을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 절연 기판 상에 제1 방항으로 연장된 게이트선 및 상기 게이트선에 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계와, 상기 절연 기판 상에 상기 게이트선과 교차하도록 제2 방향으로 연장된 데이터선, 상기 데이터선에 연결된 소스 전극 및 상기 소스 전극과 이격되어 위치하는 드레인 전극을 포함하며 상기 게이트 배선과 절연되어 있는 데이터 배선을 형성하는 단계와, 상기 게이트 배선과 상기 데이터 배선 상에 각 화소마다 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 포함하되, 상기 게이트 배선 또는 상기 데이터 배선, 또는 상기 게이트 배선 및 상기 데이터 배선을 형성하는 단계는 하부 구조물 상에 배리어막을 형성하는 단계와, 상기 배리어막이 형성되어 있는 하부 구조물 상에 구리 또는 구리 합금을 포함하는 구리 도전막을 형성하는 단계와, 상기 구리 도전막 상에 구리 질화물을 포함하는 중간막을 형성하는 단계와, 상기 중간막 상에 몰리브덴 또는 몰리브덴 합금을 포함하는 캡핑막을 형성하는 단계와, 상기 캡핑막, 상기 중간막 및 상기 구리 도전막을 습식 식각하여 하부의 상기 배리어막을 노출시키는 단계 및 상기 배리어막을 건식 식각하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으 로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 배선 구조 및 배선 형성 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 배선 구조의 단면도이다. 도 2 내지 도 4는 본 발명의 일 실시예에 따른 배선 형성 방법의 공정 단계별 단면도들이다.
도 1을 참조하면, 하부 구조물(lower structure)(1) 위에 배리어막(barrier layer)(2a)을 개재하여 구리 도전막(2b)이 형성되어 있다. 구리 도전막(2b)의 상부에는 캡핑막(capping layer)(2d)이 위치하며, 구리 도전막(2b)과 캡핑막(2d) 사이에는 중간막(2c)이 형성되어 있다.
하부 구조물(1)은 배선(2) 등이 형성되는 면을 제공하며, 배선 등을 지지한다. 하부 구조물(1)은 상부에 형성되는 배선(2)과는 다른 구성을 가지며, 복수의 구성요소, 소자, 층 등이 조합되어 있는 복합물(complex) 뿐만 아니라, 하나의 구성요소, 소자, 층 등으로 이루어진 단일 구조물을 포함한다. 예를 들어 유리 등으로 이루어진 절연 기판, 비정질 규소 등으로 이루어진 반도체층, 절연막일 수 있으며, 이에 제한되지 않는다.
하부 구조물(1) 상에는 구리 또는 구리 합금을 포함하는 구리 도전막(2b)이 위치한다. 여기서 구리는 박막(thin flim) 상태에서 비저항이 2.1μΩ㎝로 낮고, 가격이 비교적 저렴하여 저저항 배선에 바람직하게 사용된다.
하부 구조물(1)과 구리 도전막(2b) 사이에는 구리 도전막(2b)과 하부 구조물(1)의 접착력을 증진시키고, 구리 이온이 하부 구조물(1)로 확산되는 것을 방지하는 배리어막(2a)이 위치한다. 구리는 하부 구조물(1)과의 접착력이 좋지 않아 구리 도전막(2b)을 적층하고 패터닝하는 과정에서 들뜨거나 벗겨지는 현상이 발생할 수 있다. 이를 방지하기 위해 구리 이외의 다른 물질을 포함하는 배리어막(2a)이 구리 도전막(2b)과 하부 구조물(1) 사이에 형성된다. 또, 배리어막(2a)은 구리 도전막(2b)으로부터 구리 이온이 예컨대 반도체층과 같은 하부 구조물(1)로 확산하는 것을 방지하여 하부 구조물(1)의 특성을 유지하며, 동시에 하부 구조물(1)의 물질이 구리 도전막(2b)으로 확산하는 것을 방지하여 구리 도전막(2b)의 비저항이 증가되는 것을 방지한다.
한편, 구리 도전막(2b)의 패터닝 공정은 습식 식각으로 진행되는데, 이때 배리어막(2a)이 식각액에 의해 식각되면 식각액에 용해되어 있는 구리 이온이 배리어막(2a) 하부의 노출된 하부 구조물(1)로 침투할 수 있어, 하부 구조물(1)의 특성이 변하게 된다. 예컨대 하부 구조물(1)로서 반도체층을 사용하는 경우 반도체 특성이 악화되어 전체적인 배선의 신뢰도가 저하될 수 있다. 따라서 여기서의 배리어막(2a)은 구리 도전막(2b) 식각액에 의해 식각되지 않는 물질, 즉 구리와의 식각 선택비가 큰 물질을 사용하는 것이 바람직하다. 예를 들어 Cr, Ti, Ta, V, Zr, W, Nb, Co, Ni, Pd, Pt 또는 이들의 화합물을 포함할 수 있으며, 이에 제한되지 않는다. 한편, 하부 구조물(1)이 일괄 식각에 따른 구리 이온의 침투가 크게 문제되지 않는 물질, 예컨대 절연 기판 등일 경우에는 후술하는 캡핑막(2d)의 경우처럼 구리 도전막(2b) 등과 일괄 식각될 수 있는 물질을 사용하여도 무방하다.
구리 도전막(2b)의 상부에는 구리 도전막(2b)이 화학 물질과 반응하여 부식하는 것을 방지하기 위한 캡핑막(2d)이 형성되어 있다. 예를 들어, 구리 도전막(2b)의 패터닝 공정에 사용되는 식각액은 구리를 산화 및 부식시켜 비저항을 증가시킨다. 따라서 구리 도전막(2b)이 직접 식각액 등에 노출되지 않도록 상부에 캡핑막(2d)을 배치한다. 이때 캡핑막은 구리 도전막(2b) 패터닝용 식각액 등에 부식되지 않는, 또는 내화학성이 강한 물질을 사용하는데, 구리 도전막(2b)과 일괄 식각되는 물질을 사용하는 것이 공정 단순화의 측면에서 유리하다. 이러한 조건을 만족시키는 물질로서 예를 들면 몰리브덴 계열의 Mo, MoN, MoW, MoTi, MoNb, MoZr 또는 IZO, ITO, 비정질 ITO 등의 도전선 산화물이 있다.
한편, 캡핑막(2d)이 구리 도전막(2b)의 바로 위(directly on)에 형성되는 경우 캡핑막(2d)과 구리 도전막(2b)의 식각 공정 또는 포토레지스트막 제거 공정시 캡핑막(2d)과 구리 도전막(2b)의 계면에서는 구리와 캡핑막(2d)을 구성하는 물질( 예컨대 Mo) 간 상호 전자 교환에 따른 갈바닉(galvanic) 부식이 일어난다. 따라서 활성 전위를 갖는 구리의 부식 속도가 빨라지고, 계면에서의 구리 도전막(2b)이 선택적으로 부식되어 오버행(overhang)이 형성된다. 이러한 오버행은 후속 공정에서 크랙(crack) 등을 유발할 수 있어 배선의 신뢰도를 떨어뜨린다.
상기한 바와 같은 갈바닉 부식을 방지하기 위해 도 1에 도시된 바와 같이 캡핑막(2d)과 구리 도전막(2b) 사이에는 구리 도전막(2b)과 캡핑막(2d)의 전자 교환을 방해하는 중간층(2c)이 삽입되어 있다. 중간층(2c)은 절연성을 가질 수 있으며, 전도성과 절연성의 중간 형태인 반도성을 갖더라도 전자 교환을 상당 부분 저해하기 때문에 갈바닉 부식에 따른 오버행 현상을 감소시키는 효과가 있다. 이러한 중간층(2c)을 구성하는 물질은 절연성 또는 반도성을 갖는 물질이면 무방하나, 바람직하기로는 공정 단순화의 관점에서 하부의 구리 도전막(2b)의 물질과 동일한 계열의 물질을 사용할 수 있다. 예컨대 구리 질화물(CuNx)을 포함할 수 있다. 바람직한 구리 질화물의 예로는 Cu3N을 들 수 있다. 이때 중간막이 구리 질화물만으로 구성될 필요는 없으며, 구리 질화물과 다른 물질, 예컨대 구리를 포함하여도 무방하다. 여기서 갈바닉 부식을 방지할 수 있는 구리 질화물의 함량을 중간막을 구성하는 전체의 원소에 대하여 질소의 아토믹 퍼센트(atomic percent)로 나타내면 0.001at% 내지 50at%의 범위일 수 있다.
중간막(2c)의 두께는 중간막의 절연성 정도를 고려하여 결정할 수 있다. 즉, 중간막에 질소의 아토믹 퍼센트가 상대적으로 높거나, 전체적으로 절연성을 나타내는 경우 비교적 얇은 두께를 갖더라도 무방하지만, 질소의 아토믹 퍼센트가 상대적으로 낮거나, 전체적으로 반도성 내지 약한 전도성을 띠게 되면 비교적 두껍게 형성하는 것이 바람직하다. 예를 들어 약 50Å 내지 1000Å의 범위에서 조절될 수 있다.
도 1 및 도 2 내지 도 5를 참조하여 상기한 바와 같은 배선 구조를 갖는 배선의 형성 방법의 일 실시예에 대해 설명한다.
도 2를 참조하면, 먼저 유리 등의 절연 기판, 반도체층, 절연막 등의 하부 구조물(1)을 준비한다. 이어서, 하부 구조물(1) 상에 예컨대 Cr, Ti, Ta, V, Zr, W, Nb, Co, Ni, Pd, Pt 또는 이들의 화합물을 포함하는 물질을, 예를 들어 스퍼터링(sputtering) 등으로 증착하여 배리어막(2a)를 형성한다. 배리어막(2a)의 두께는 50Å 내지 500Å, 바람직하기로는 100Å 내지 300Å으로 형성할 수 있다.
이어서, 배리어막(2a) 상에 구리 또는 구리 합금을 예컨대 스퍼터링 등으로 증착하여 구리 도전막(2b)을 형성한다. 여기서 스퍼터링은 예컨대 챔버 내에 비활성 기체인 아르곤(Ar) 기체를 유입하면서, 구리 또는 구리 합금을 타겟(target)으로 하여 플라즈마 상태의 이온화된 Ar 양이온을 충돌시키는 방법으로 이루어진다. 구리 도전막(2b)의 두께는 1000Å 내지 3000Å, 바람직하기로는 1500Å 내지 2500Å으로 형성할 수 있다.
이어서, 동일한 챔버에서 아르곤 기체의 유입량을 감소시키고 질소(N2) 기체를 유입시키면서 인시츄(in-situ)로 반응성 스퍼터링(reactive sputtering)을 수행한다. 질소 기체는 비활성 기체인 아르곤 기체와는 달리 플라즈마 상태로 이온화되어 타겟에 충돌하는 경우 타겟 원자와 반응한다. 따라서 구리 또는 구리 합금을 타겟으로 하는 경우 구리 원자와 화학 반응하여 구리 질화물을 형성할 수 있다. 이러한 구리 질화물이 구리 도전막(2b) 상에 증착됨으로써 중간막(2c)이 형성된다. 이때, 모든 타겟 원소가 질소 기체와 반응하는 것은 아니다. 따라서, 아르곤 기체와 충돌한 구리 원자, 질소 기체와 충돌하였지만 반응하지 않은 구리 원자 등이 증착되어 구리 질화물과 함께 중간막(2c)을 구성하게 된다. 챔버 내에 존재하는 아르곤 기체와 질소 기체는 90:10 내지 40:60의 비율을 가질 수 있으며 이러한 조건에서 중간막(2c)의 질소의 함량은 0.001at% 내지 50at%의 범위를 가질 수 있다. 중간막(2c)의 두께는 약 50Å 내지 1000Å을 범위에서 조절될 수 있다.
이어서, 중간막(2c)의 상부에 아르곤 기체를 이용한 스퍼터링으로 캡핑막(2d)을 형성한다. 여기서 캡핑막(2d)을 구성하는 물질인 상기 스퍼터링의 타겟으로는 하부의 중간막(2c) 및 구리 도전막(2b)을 구성하는 구리계 물질과 일괄 습식 식각이 가능한 물질, 즉 식각 선택비가 작은 물질을 사용할 수 있으며, 예를 들어 몰르브덴 계열의 Mo, MoN, MoW, MoTi, MoNb, MoZr 또는 도전성 산화물인 IZO, ITO, 비정질 ITO 등을 사용할 수 있다. 이로써 배리어막(2a), 구리 도전막(2b), 중간막(2c) 및 캡핑막(2d)으로 이루어지는 4층 다중막이 형성된다.
도 3을 참조하면, 다중막(2) 상부에 포토레지스트를 도포하고, 노광 및 현상하여 배선을 정의하는 포토레지스트 패턴(3)을 형성한다.
이어서, 도 4에 도시된 바와 같이 포토레지스트 패턴(3)을 식각 마스크로 하 여 캡핑막(2d), 중간막(2c), 구리 도전막(2b)을 순차적으로 식각하여 배리어막(2a)을 노출시킨다. 여기서의 식각은 습식 식각으로 이루어지며, 캡핑막(2d), 중간막(2c) 및 구리 도전막(2b)을 동일한 식각액을 이용하여 일괄적으로 식각할 수 있다. 식각액으로는 과산화수소 또는 질산을 베이스로 하는 식각액을 사용할 수 있으며, 인산, 초산 등을 더 포함할 수 있다. 배리어막(2a)은 식각액에 의해 식각되지 않으며, 하부 구조물(1)을 덮고 있어, 구리 이온 등이 용해되어 있는 식각액에 의한 하부 구조물(1) 어택을 방지할 수 있다.
이어서, 도 5에 도시된 바와 같이, 계속해서 포토레지스트 패턴(3)을 마스크로 하여 배리어막(2a)을 식각하여 하부 구조물(1)을 노출시킨다. 여기서의 식각은 건식 식각으로 진행되며, HCl, Cl2, H2, O2 또는 이들의 조합을 포함하는 식각 기체를 사용할 수 있다.
도 1을 참조하면, 이어서 포토레지스트 패턴(3)을 제거한다. 이로써 도 1에 도시된 바와 같은 배선이 형성된다. 여기서는 배리어막(2a)의 식각시 포토레지스트 패턴(3)을 식각 마스크로 하여 건식 식각한 예를 나타내었으나, 배리어막(2a)의 상부막 습식 식각 후 포토레지스트 패턴(3)을 제거하고, 상기 상부막 패턴을 식각 마스크로 하여 건식 식각함으로써 배선을 형성하는 것도 가능하다.
한편 배리어막(2a)으로 구리 도전막(2b) 등과 일괄 식각되는 물질을 사용한 경우에는 상기한 바와 같이 두 단계의 식각 공정으로 분리하지 않으며, 일괄 식각으로 진행할 수 있음은 물론이다.
이와 같이 형성된 배선(2)은 습식 식각 및 포토레지스트막 제거 공정에서 구리 도전막과 캡핑막 사이에 개재되어 있는 중간막이 전자의 이동을 막아 갈바닉 부식 형성을 억제하기 때문에 배선이 측면 부식 없이 선명하게 형성되며, 측면 프로파일이 오버행 등이 나타나지 않고, 양호한 테이퍼각을 가진다.
이상 설명한 본 발명의 일 실시예에 따른 배선 구조 및 배선의 형성 방법은 액정 표시 장치, 유기 EL 표시 장치 등에 사용되는 박막 트랜지스터 기판, 반도체 소자, 반도체 장치 등에 적용될 수 있으며, 그밖에도 정밀한 배선 패턴이 요구되는 어떠한 분야에도 적용 가능하다. 이하 박막 트랜지스터 기판에 적용된 예를 설명하지만 이에 제한되는 것이 아님은 명백하다.
본 명세서에서 사용되는 용어인 "박막 트랜지스터 기판"은 박막 트랜지스터를 적어도 하나 포함하는 기판을 말하며, 박막 트랜지스터와 기판 사이에 다른 구조물이 개재되어 있거나, 그 위에 다른 구조물이 형성되어 있는 경우를 배제하지 않는다.
먼저 도 6a 및 도 6b를 참조하여 상기한 바와 같은 배선 구조를 포함하는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 본 발명의 일 실시예에 따른 배선 구조가 동일하게 적용되는 부분에 대해서는 본 실시예가 당업자에게 명확하게 유추 또는 이해될 수 있는 범위 내에서 설명을 생략하거나 간략화한다. 도 6a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 6b는 도 6a의 B - B' 선을 따라 절단한 단면도이다.
도 6a 및 도 6b에 도시된 바와 같이 절연 기판(10) 위에 게이트 신호를 전달 하는 복수의 게이트 배선이 형성되어 있다. 게이트 배선(22, 24, 26, 27, 28)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 끝단(24), 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26), 게이트선(22)과 평행하게 형성되어 있는 유지 전극(27) 및 유지 전극선(28)을 포함한다. 유지 전극선(28)은 화소 영역을 가로질러 가로 방향으로 뻗어 있으며, 유지 전극선(28)에 비해 너비가 넓게 형성되어 있는 유지 전극(27)이 연결된다. 유지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. 이와 같은 유지 전극(27) 및 유지 전극선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성되지 않을 수도 있다.
도 6b에 도시된 바와 같이 게이트 배선(22, 24, 26, 27)은 배리어막(221, 241, 261, 271), 구리(Cu) 또는 구리 합금으로 이루어진 구리 도전막(222, 242, 262, 272), 구리 질화물을 포함하는 중간막(223, 243, 263, 273) 및 캡핑막(224, 244, 264, 274)의 4층 다중막으로 형성되어 있다. 또한 도면에 직접 도시되지는 않았지만, 유지 전극선(28)도 다른 게이트 배선(22, 24, 26, 27)과 동일한 다중막의 구조를 갖는다. 이하에서 설명되는 다중막 구조의 게이트 배선에는 유지 전극선(28)도 포함되며, 다른 게이트 배선(22, 24, 26, 27)의 다층 구조상 특징이 동일하게 적용된다.
이와 같은 다중막 구조의 게이트 배선(22, 24, 26, 27, 28)에는 상기한 바와 같은 본 발명의 일 실시예에 따른 배선 구조가 적용된다. 여기서 배리어막(221, 241, 261, 271)은 상부의 구리 도전막(222, 242, 262, 272)의 절연 기판(10)에 대한 접착을 보조하고, 절연 기판(10)을 구성하는 물질과 구리 도전막(222, 242, 262, 272)을 구성하는 물질이 상호 확산되지 않도록 한다. 또 구리 도전막(222, 242, 262, 272)과 캡핑막(224, 244, 264, 274) 사이에 위치하는 중간막(223, 243, 263, 273)은 전자 교환에 따른 갈바닉 부식을 방지한다. 한편 게이트 배선(22, 24, 26, 27, 28) 바로 아래의 절연 기판(10)은 일괄 식각에 따른 구리 이온의 침투가 크게 문제되지 않으므로, 배리어막(221, 241, 261, 271)을 캡핑막(224, 244, 264, 274)의 경우처럼 구리 도전막(222, 242, 262, 272) 등과 일괄 식각될 수 있는 물질을 사용할 수도 있다.
기판(10), 게이트 배선(22, 24, 26, 27, 28)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 전극(26)의 게이트 절연막(30) 상부에는 수소화 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 섬 모양으로 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층(55, 56)이 각각 형성되어 있다.
저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 데이터 배선(62, 65, 66, 67, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 67, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66) 및 드레인 전극(66)으로부터 연장되어 유지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.
이러한 데이터 배선(62, 65, 66, 67, 68)은 게이트 배선(22, 24, 26, 27)에서와 같이 배리어막(621, 651, 661, 671, 681), 구리(Cu) 또는 구리 합금으로 이루어진 구리 도전막(622, 652, 662, 672, 682), 구리 질화물을 포함하는 중간막(623, 653, 663, 673, 683) 및 캡핑막(624, 654, 664, 674, 684)의 4층 다중막 구조를 갖는다. 이와 같은 다중막 구조의 데이터 배선(62, 65, 66, 67, 68)에는 상기한 바와 같은 본 발명의 일 실시예에 따른 배선 구조가 적용된다. 여기서 배리어막(621, 651, 661, 671, 681)은 하부 구조물, 즉 여기서는 저항성 접촉층(55, 56)과 게이트 절연막(30)에 대한 구리 도전막(622, 652, 662, 672, 682)의 접착력을 보조하고, 저항성 접촉층(55, 56)과 게이트 절연막(30)을 이루는 물질과 구리 도전막(622, 652, 662, 672, 682)을 구성하는 물질이 상호 확산되지 않도록 한다. 또한 후속 공정인 데이터 배선(62, 65, 66, 67, 68)의 습식 식각 공정, 특히 채널부의 소스 전극(65) 및 드레인 전극(66)을 형성하기 위한 습식 식각 공정시, 식각액에 용해된 구리 이온이 박막 트랜지스터의 채널부를 구성하는 하부의 저항성 접촉층(55, 56)이나 그 하부의 반도체층(40)까지 침투하여 박막 트랜지스터 특성이 악화되는 것을 방지한다. 또 구리 도전막(222, 242, 262, 272)과 캡핑막(224, 244, 264, 274) 사이에 중간막(223, 243, 263, 273)이 위치하여 전자 교환에 따른 갈바닉 부식을 방지한다.
소스 전극(65)은 반도체층(40)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 반도체층(40)과 적어도 일부분이 중첩된다. 여기서, 저항성 접촉층(55, 56)은 그 하부의 반도체층(40)과, 그 상부의 소스 전극(65) 및 드레인 전극(66) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
드레인 전극 확장부(67)는 유지 전극(27)과 중첩되도록 형성되어, 유지 전극(27)과 게이트 절연막(30)을 사이에 두고 유지 용량이 형성된다. 유지 전극(27)을 형성하지 않을 경우 드레인 전극 확장부(27) 또한 형성하지 않는다.
여기서 게이트 전극(26), 그 위에 형성된 반도체층(40), 저항성 접촉층(55, 56) 및 소스 전극(65)과 드레인 전극(66)이 박막 트랜지스터를 구성하며, 이때 반도체층(40)은 박막 트랜지스터의 채널부를 이룬다. 본 실시예에서는 게이트 전극(26)이 채널부를 포함하는 반도체층(40)의 하부에 존재하는 이른바 "바텀 게이트(bottom gate)" 방식의 박막 트랜지스터가 채용되어 있다.
데이터 배선(62, 65, 66, 67, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 예를 들어 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 의 저유전율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등으로 형성될 수 있다. 또한, 보호막(70)을 유기 물질로 형성하는 경우에는 소스 전극(65)과 드레인 전극(66) 사이의 반도체층(40)이 드러난 부분에 보호막(70)의 유기 물질이 접촉하는 것을 방지하기 위하여, 유기막의 하부에 질화 규소(SiNx) 또는 산화 규소(SiO2)로 이루어진 절연막(미도시)이 추가로 형성될 수도 있다.
보호막(70)에는 드레인 전극 확장부(67) 및 데이터선 끝단(68)을 각각 드러내는 컨택홀(77, 78)이 형성되어 있으며, 보호막(70)과 게이트 절연막(30)에는 게이트선 끝단(24)을 드러내는 컨택홀(74)이 형성되어 있다. 보호막(70) 위에는 컨택홀(77)을 통하여 드레인 전극(66)과 전기적으로 연결되며 화소에 위치하는 화소 전극(82)이 형성되어 있다. 데이터 전압이 인가된 화소 전극(82)은 상부 표시판의 공통 전극과 함께 전기장을 생성함으로써 화소 전극(82)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다.
또한, 보호막(70) 위에는 컨택홀(74, 78)을 통하여 각각 게이트 끝단(24) 및 데이터 끝단(68)과 연결되어 있는 보조 게이트 끝단(84) 및 보조 데이터 끝단(88)이 형성되어 있다. 화소 전극(82)과 보조 게이트 및 데이터 끝단(86, 88)은 ITO로 이루어져 있다.
상기한 바와 같은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 액정 표시 장치 등에 적용될 수 있다.
계속해서, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 6a 및 도 6b와, 도 7a 내지 도 10b를 참조하여 상세히 설명한다. 본 발명의 일 실시예에 따른 배선 형성 방법이 동일하게 적용되는 부분에 대해서는 본 실시예가 당업자에게 명확하게 유추 또는 이해될 수 있는 범위 내에서 설명을 생략하거나 간략화한다.
먼저 도 7a 및 도 7b에 도시된 바와 같이, 절연 기판(10) 상에 배리어막(221, 241, 261, 271), 구리 또는 구리 합금을 포함하는 구리 도전막(222, 242, 262, 272), 구리 질화물을 포함하는 중간막(223, 243, 263, 273) 및 캡핑막(224, 244, 264, 274)을 예컨대 스퍼터링 등의 방법으로 순차적으로 적층한 게이트 다중막을 형성한다. 이어서, 상기 게이트 다중막의 상부에 게이트 배선(22, 24, 26, 27, 28)을 정의하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 하여 캡핑막(224, 244, 264, 274), 중간막(223, 243, 263, 273) 및 구리 도전막(222, 242, 262, 272)을 순차적으로 습식 식각하여 하부의 배리어막(221, 241, 261, 271)을 노출한다. 이어서, 포토레지스트 패턴을 마스크로 하여 배리어막(221, 241, 261, 271)을 건식 식각하고 포토레지스트 패턴을 제거한다. 이로써 게이트선(22), 게이트 전극(26), 게이트 끝단(24), 유지 전극(27) 및 유지 전극선(28)을 포함하는 게이트 배선(22, 24, 26, 27, 28)이 완성된다. 이와 같은 게이트 배선(22, 24, 26, 27, 28) 형성 방법으로는 본 발명의 일 실시예에 따른 배선 형성 방법이 동일하게 적용된다. 따라서 완성된 게이트 배선(22, 24, 26, 27, 28)은 도 1의 실시예에서 설명한 바와 같이 습식 식각 및 포토레지스트막 제거 공정에서 구리 도전막(222, 242, 262, 272)과 캡핑막(224, 244, 264, 274) 사이에 개재되어 있는 중간막(223, 243, 263, 273)이 전자의 이동을 막아 갈바닉 부식 형성을 억제하기 때문에 배선이 측면 부식 없이 선명하게 형성되며 측면 프로파일이 오버행 등을 나타내지 않고 양호한 테이퍼각을 갖는다.
이어서, 도 8a 및 도 8b에 도시된 바와 같이, 질화 규소 등으로 이루어진 게이트 절연막(30), 진성 비정질 규소층 및 도핑된 비정질 규소층을 예컨대, 화학 기상 증착법(Chemical Vapor Deposition; CVD)을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착하고, 진성 비정질 규소층과 도핑된 비정질 규소층을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 일부가 섬 모양의 반도체층(40)과 도핑된 반도체층(50)을 형성한다.
이어서, 도 9a 및 도 9b를 참조하면, 게이트 절연막(30) 및 저항성 접촉층(50) 위에 스퍼터링 등의 방법으로 배리어막(621, 651, 661, 671, 681), 구리 또는 구리 합금을 포함하는 구리 도전막(622, 652, 662, 672, 682), 구리 질화물을 포함하는 중간막(623, 653, 663, 673, 683) 및 캡핑막(624, 654, 664, 674, 684)을 순차적으로 적층한 데이터 다중막을 형성한다. 이어서, 상기 데이터 다중막의 상부에 데이터 배선(62, 65, 66, 67, 68)을 정의하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 하여 캡핑막(624, 654, 664, 674, 684), 중간막(623, 653, 663, 673, 683) 및 구리 도전막(622, 652, 662, 672, 682)을 순차적으로 습식 식각하여 하부의 배리어막(621, 651, 661, 671, 681)을 노출한다. 이어서, 포토레지스트 패턴을 마스크로 하여 배리어막(621, 651, 661, 671, 681)을 건식 식각한다. 이로써 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있는 데이터 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66) 및 드레인 전극(66)으로부터 연장되어 유지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)을 포함하는 데이터 배선(62, 65, 66, 67, 68)이 완성된다. 이상 설명된 데이터 배선(62, 65, 66, 67, 68) 형성 방법으로는 본 발명의 일 실시예에 따른 배선 형성 방법이 동일하게 적용된다. 따라서 완성된 데이터 배선(62, 65, 66, 67, 68)은 도 1의 실시예에서 설명한 바와 같이 습식 식각 및 포토레지스트막 제거 공정에서 구리 도전막(622, 652, 662, 672, 682)과 캡핑막(624, 654, 664, 674, 684) 사이에 개재되어 있는 중간막(623, 653, 663, 673, 683)이 전자의 이동을 막아 갈바닉 부식 형성을 억제하기 때문에 배선이 측면 부식 없이 선명하게 형성되며 측면 프로파일이 오버행 등을 나타내지 않고 양호한 테이퍼각을 갖는다.
이어서, 상기 배리어막(621, 651, 661, 671, 681)의 건식 식각에 연속하여 데이터 배선(62, 65, 66, 67, 68)으로 가리지 않는 도핑된 반도체층(50)을 건식 식각하여 데이터 배선(62, 65, 66, 67, 68)을 게이트 전극(26)을 중심으로 양쪽으로 저항성 접촉층(55, 56)을 형성하고, 그 사이의 반도체층(40)을 노출시킨다. 이때, 배리어막(621, 651, 661, 671, 681)의 식각에 사용된 기체를 도핑된 반도체층(50)의 건식 식각에 그대로 사용할 수 있으며, 식각 기체를 바꾸어 연속적으로 식각할 수도 있다. 이로써 게이트 전극(26), 그 위에 형성된 반도체층(40), 저항성 접촉층 (55, 56) 및 소스 전극(65)과 드레인 전극(66)으로 구성되며, 게이트 전극(26)이 반도체층(40)의 채널부의 하부에 존재하는 바텀 게이트 방식의 박막 트랜지스터가 완성된다.
이어서, 도 10a 및 도 10b에 도시된 바와 같이 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등을 단일층 또는 복수층으로 형성하여 보호막(passivation layer)(70)을 형성한다.
이어서, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 게이트 끝단(24), 드레인 전극 확장부(67) 및 데이터 끝단(68)을 드러내는 컨택홀(74, 77, 78)을 형성한다. 이때 감광성을 가지는 유기막일 경우에는 사진 공정만으로 컨택홀을 형성할 수 있으며, 게이트 절연막(30)과 보호막(70)에 대하여 실질적으로 동일한 식각비를 갖는 식각 조건으로 실시하는 것이 바람직하다.
이어서, 마지막으로 도 6a 및 도 6b에 도시된 바와 같이, ITO막을 증착하고 사진 식각하여 컨택홀(77)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 컨택홀(74, 78)을 통하여 게이트 끝단(24) 및 데이터 끝단(68)과 각각 연결되는 보조 게이트 끝단(84) 및 보조 데이터 끝단(88)을 형성한다.
본 실시예에서는 반도체층이 섬형으로 형성되어 있으며, 데이터 배선과 서로 다른 패턴을 갖는 박막 트랜지스터 기판 및 그의 제조 방법에 대해 설명하였으나, 반도체층과 데이터 배선이 실질적으로 동일한 패턴을 갖는 박막 트랜지스터 기판 및 그의 제조 방법에 대해서도 동일하게 적용할 수 있다. 이에 대하여 도 11a 및 도 11b를 참조하여 설명한다. 도 11a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 변형예의 배치도이다. 도 11b는 도 11a의 B - B'선을 따라 절단한 단면도이다.
도 11a 및 도 11b에 도시된 바와 같이 본 변형예에서는 반도체층(42, 44, 48)과 저항성 접촉층(52, 55, 56, 58)이 데이터 배선(62, 65, 66, 67, 68)과 대체로 동일한 패턴의 선형으로 형성되어 있는 것을 제외하고는 도 6a 및 도 6b에서와 대체로 동일한 구조를 갖는다. 단, 저항성 접촉층(52, 55, 56, 58)은 데이터 배선(62, 65, 66, 67, 68)과 실질적으로 동일한 패턴이지만 반도체층(44)은 채널부에서 분리되지 않고 연결되어 있는 점이 다르다. 이러한 박막 트랜지스터 기판의 제조 방법은 서로 다른 마스크를 사용하여 반도체층과 데이터 배선을 형성한 본 발명의 일 실시예와는 달리 슬릿 또는 반투과막을 포함하는 하나의 마스크를 사용하여 데이터 배선과 저항성 접촉층 및 데이터 배선을 패터닝한다. 기타 다른 공정은 본 발명의 일 실시예에 따른 제조 방법과 실질적으로 동일하며, 당업자의 입장에서 용이하게 실시할 수 있기 때문에 그에 대한 구체적인 설명은 생략한다.
다음으로, 도 12a 내지 도 12c를 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 대해 설명한다. 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 유기 EL 표시 장치 등에 사용되는 것으로 본 발명의 일 실시예에 따른 배선 구조를 포함한다. 본 실시예에서는 본 발명의 일 실시예에 따른 배선 구조가 동일하게 적용되는 부분에 대해서는 당업자에게 명확하게 유추 또는 이해될 수 있 는 범위 내에서 설명을 생략하거나 간략화한다. 도 12a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 12b 및 도 12c는 각각 도 12a의 B - B'선 및 C - C'선을 따라 절단한 단면도들이다.
절연 기판(10) 위에 산화 규소 또는 질화 규소 등으로 이루어진 차단층(11)이 형성되어 있고, 차단층(11) 위에 다결정 규소 등으로 이루어진 제1 및 제2 반도체층(40a, 40b)이 형성되어 있다. 제2 반도체층(40b)에는 다결정 규소 등으로 이루어진 축전기용 반도체층(40c)이 연결되어 있다. 제1 반도체층(40a)은 제1 박막 트랜지스터부(405a, 406a, 402a)를 포함하고 있으며, 제2 반도체층(40b)은 제2 박막 트랜지스터부(405b, 406b, 402b)를 포함한다. 제1 박막 트랜지스터부(405a, 406a, 402a)의 소스 영역(405a; 이하 '제1 소스 영역'이라 함)과 드레인 영역(406a; 이하 '제1 드레인 영역'이라 함)은 n형 불순물로 도핑되어 있고, 제2 박막 트랜지스터부(405b, 406b, 402b)의 소스 영역(405b; 이하 '제2 소스 영역'이라 함)과 드레인 영역(406b; 이하 '제2 드레인 영역'이라 함)은 p형 불순물로 도핑되어 있다. 구동 조건에 따라서는 제1 소스 영역(405a) 및 드레인 영역(406a)이 p형 불순물로 도핑되고 제2 소스 영역(405b) 및 드레인 영역(406b)이 n형 불순물로 도핑될 수도 있다.
반도체층(40a, 40b, 40c) 위에는 산화 규소 또는 질화 규소 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)에 연결되어 돌기 형태로 형성되며 제1 박막 트랜지스터의 채널부(402a)와 중첩하는 제1 게이트 전극(26a), 게이트선(22)과는 분리되어 형성되며 제2 박막 트랜 지스터의 채널부(402b)와 중첩하는 제2 게이트 전극(26b) 및 제2 게이트 전극에 연결되며, 하부의 축전기용 반도체층(40c)과 중첩되어 있는 유지 전극(27)을 포함하는 게이트 배선(22, 26a, 26b, 27)이 형성되어 있다.
게이트 배선(22, 26a, 26b, 27)은 배리어막(261a, 261b, 271), 구리(Cu) 또는 구리 합금으로 이루어진 구리 도전막(262a, 262b, 272), 구리 질화물을 포함하는 중간막(263a, 263b, 273) 및 캡핑막(264a, 264b, 274)의 4층 다중막으로 형성되어 있다. 또한 도면에 직접 도시되지는 않았지만, 게이트선(22)도 다른 게이트 배선(26a, 26b, 27)과 동일한 다중막의 구조를 갖는다. 이하에서 설명되는 다중막 구조의 게이트 배선에는 게이트선(22)도 포함되며, 다른 게이트 배선(26a, 26b, 27)의 다층 구조상 특징이 동일하게 적용된다.
이와 같은 다중막 구조의 게이트 배선(22, 26a, 26b, 27)에는 본 발명의 일 실시예에 따른 배선 구조가 적용된다. 여기서 배리어막(261a, 261b, 271)은 상부의 구리 도전막(262a, 262b, 272)의 게이트 절연막(30)에 대한 접착을 보조하고, 절연 기판(10)을 구성하는 물질과 구리 도전막(262a, 262b, 272)을 구성하는 물질이 상호 확산되지 않도록 한다. 또 구리 도전막(262a, 262b, 272)과 캡핑막(264a, 264b, 274) 사이에 위치하는 중간막(263a, 263b, 273)은 전자 교환에 따른 갈바닉 부식을 방지한다. 한편 게이트 배선(22, 26a, 26b, 27) 바로 아래의 게이트 절연막(30)은 일괄 식각에 따른 구리 이온의 침투가 크게 문제되지 않으므로, 배리어막(261a, 261b, 271)을 캡핑막(264a, 264b, 274)의 경우처럼 구리 도전막(262a, 262b, 272) 등과 일괄 식각될 수 있는 물질을 사용할 수도 있다.
게이트 배선(22, 26a, 26b, 27)이 형성되어 있는 게이트 절연막(30) 위에는 제1 층간 절연막(71)이 형성되어 있다.
제1 층간 절연막(71) 위에는 데이터 배선(62, 63, 65a, 65b, 66a, 66b)이 형성되어 있다. 데이터 배선(62, 63, 65a, 65b, 66a, 66b)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 구동 전압을 공급하는 구동 전압선(63), 데이터선(62)의 분지로서 컨택홀(75a)을 통하여 제1 소스 영역(405a)과 연결되어 있는 제1 소스 전극(65a), 제1 소스 전극(65a)과 이격되어 위치하며 제1 드레인 영역(406a)에 연결되어 있는 제1 드레인 전극(66a), 구동 전압선(63)의 분지이며 컨택홀(75b)을 통하여 제2 소스 영역(406a)과 연결되어 있는 제2 소스 전극(65b), 제2 소스 전극(65b)과 이격되어 위치하며 제2 드레인 영역(406b)과 연결되어 있는 제2 드레인 전극(66b)을 포함한다. 제1 드레인 전극(66a)은 제1 층간 절연막(71)과 게이트 절연막(30)을 관통하고 있는 컨택홀(76a, 73)을 통하여 제1 드레인 영역(406a) 및 제2 게이트 전극(26b)과 접촉하여 이들을 서로 전기적으로 연결하고 있다. 제2 드레인 전극(66b)은 제1 층간 절연막(71)과 게이트 절연막(30)을 관통하고 있는 컨택홀(76b)를 통하여 제2 드레인 영역(406b)과 연결되어 있다.
이러한 데이터 배선(62, 63, 65a, 65b, 66a, 66b)은 게이트 배선(22, 26a, 26b, 27)에서와 같이 배리어막(621, 631, 651a, 651b, 661a, 661b), 구리(Cu) 또는 구리 합금으로 이루어진 구리 도전막(622, 632, 652a, 652b, 662a, 662b), 구리 질화물을 포함하는 중간막(623, 633, 653a, 653b, 663a, 663b) 및 캡핑막(624, 634, 654a, 654b, 664a, 664b)의 4층 다중막 구조를 갖는다.
이와 같은 다중막 구조의 데이터 배선(62, 63, 65a, 65b, 66a, 66b)에는 상기한 바와 같은 본 발명의 일 실시예에 따른 배선 구조가 적용된다. 여기서 배리어막(621, 631, 651a, 651b, 661a, 661b)은 하부 구조물, 즉 여기서는 반도체층(405a, 405b, 406a, 406b)과 제1 층간 절연막(71)에 대한 구리 도전막(621, 632, 652a, 652b, 662a, 662b)의 접착력을 보조하고, 반도체층(405a, 405b, 406a, 406b)과 제1 층간 절연막(71)을 이루는 물질과 구리 도전막(622, 632, 652a, 652b, 662a, 662b)을 구성하는 물질이 상호 확산되지 않도록 한다. 또 구리 도전막(622, 632, 652a, 652b, 662a, 662b)과 캡핑막(624, 634, 654a, 654b, 664a, 664b) 사이에 중간막(623, 633, 653a, 653b, 663a, 663b)이 위치하여 전자 교환에 따른 갈바닉 부식을 방지한다. 한편 데이터 배선(62, 63, 65a, 65b, 66a, 66b) 바로 아래의 반도체층(405a, 405b, 406a, 406b)은 데이터 배선이 증착되지만 식각되지는 않는 영역이고, 제1 층간 절연막(71)은 일괄 식각에 따른 구리 이온의 침투가 크게 문제되지 않으므로 배리어막(621, 631, 651a, 651b, 661a, 661b)을 캡핑막(624, 634, 654a, 654b, 664a, 664b)의 경우처럼 구리 도전막(622, 632, 652a, 652b, 662a, 662b) 등과 일괄 식각될 수 있는 물질을 사용할 수도 있다.
여기서 반도체층(40a, 40b), 제1 및 제2 게이트 전극(26a, 26b), 제1 및 제2 소스 전극(65a, 65b) 및 제1 및 제2 드레인 전극(66a, 66b)이 각각 제1 및 제2 박막 트랜지스터를 구성한다. 제1 박막 트랜지스터는 스위칭 박막 트랜지스터이고 제2 박막 트랜지스터는 구동 박막 트랜지스터이다. 본 실시예에서는 게이트 전극 (26a, 26b)이 채널부(402a, 402b)를 포함하는 반도체층(40a, 40b)의 상부에 존재하는 이른바 "탑 게이트(top gate)" 방식의 박막 트랜지스터가 채용되어 있다.
데이터 배선(62, 63, 65a, 65b, 66a, 66b) 위에는 질화 규소, 산화 규소 또는 유기 절연 물질 등으로 이루어진 제2 층간 절연막(72)이 형성되어 있으며, 제2 층간 절연막(72)은 제2 드레인 전극(66b)을 드러내는 컨택홀(72b)을 구비한다.
제2 층간 절연막(72) 상부에는 컨택홀(72b)을 통하여 제2 드레인 전극(66b)과 연결되어 있는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 알루미늄(또는 그 합금) 또는 은(또는 그 합금) 등의 반사성이 우수한 물질로 형성할 수 있다. 또, 필요에 따라서는 화소 전극(82)을 ITO 또는 IZO 등의 투명한 도전성 물질로 형성할 수도 있다. 상기와 같은 화소 전극(82)을 구성하는 물질은 표시 장치가 박막 트랜지스터 기판의 아래 방향으로 화상을 표시하는 바텀 방출(bottom emission) 방식인지 또는 상부 방향으로 화상을 표시하는 탑 방출(top emission) 방식인지 여부에 따라 적절하게 선택될 수 있다.
제2 층간 절연막(72) 상부에는 유기 절연 물질로 이루어져 있으며, 유기 발광 셀을 분리시키기 위한 격벽(91)이 형성되어 있다. 격벽(91)은 검정색 안료를 포함하는 감광제를 노광, 현상하여 형성함으로써 차광막의 역할을 하도록 하고, 동시에 형성 공정도 단순화할 수 있다. 격벽(91)에 둘러싸인 화소 전극(82) 위의 영역에는 유기 발광층(92)이 형성되어 있다. 유기 발광층(92)은 적색, 녹색, 청색 중 어느 하나의 빛을 내는 유기 물질로 이루어지며, 적색, 녹색 및 청색 유기 발광층(92)이 순서대로 반복적으로 배치되어 있다.
유기 발광층(92)과 격벽(91) 위에는 버퍼층(95)이 형성되어 있다. 버퍼층(95)은 필요에 따라 생략될 수도 있다.
버퍼층(95) 위에는 공통 전극(100)이 형성되어 있다. 공통 전극(100)은 ITO 또는 IZO 등의 투명한 도전성 물질로 이루어져 있다. 만약 화소 전극(82)이 ITO 또는 IZO 등의 투명한 도전성 물질로 이루어지는 경우에는 공통 전극(100)은 알루미늄(또는 그 합금) 또는 은(또는 그 합금) 등의 반사성이 좋은 금속으로 이루어질 수 있다.
상기한 바와 같은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 유기 EL 표시 장치 등에 적용될 수 있다.
계속해서, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 12a 내지 도 12c 및 도 13a 내지 도 18c를 참조하여 상세히 설명한다. 본 실시예에서 본 발명의 일 실시예에 따른 배선 형성 방법이 동일하게 적용되는 부분에 대해서는 명확하게 유추 또는 이해될 수 있는 범위 내에서 설명을 생략하거나 간략화한다.
도 13a 내지 도 13c를 참조하면, 기판(10)의 상부에 산화 규소 등을 증착하여 차단층(11)을 형성하고, 차단층(11) 위에 LPCVD(low temperature chemical vapor deposition), PECVE(plasma enhanced chemical vapor deposition) 등의 방법으로 비정질 규소를 증착하고 패터닝한다. 이어서, 예컨대 레이저를 조사하거나 열을 가하여 다결정 규소로 결정화한다. 이로써 다결정 규소로 이루어진 반도체층(40a, 40b, 40c)이 형성된다.
도 14a 내지 도 14c를 참조하면, 반도체층(40a, 40b, 40c)이 형성된 차단층(11) 상에 질화 규소 등을 예컨대, CVD를 이용하여 증착하여 게이트 절연막(30)을 형성한다.
이어서 게이트 절연막(30) 위에 배리어막(261a, 261b, 271), 구리 또는 구리 합금을 포함하는 구리 도전막(262a, 262b, 272), 구리 질화물을 포함하는 중간막(263a, 263b, 273) 및 캡핑막(264a, 264b, 274)을 예컨대 스퍼터링 등의 방법으로 순차적으로 적층한 게이트 다중막을 형성한다.
이어서, 상기 게이트 다중막의 상부에 이어서, 상기 게이트 다중막의 상부에 제1 게이트 전극(26a) 및 게이트선(22)을 정의하는 제1 포토레지스트 패턴을 형성한다. 이때 제2 박막 트랜지스터의 채널부(402b) 영역을 포함하여 제2 게이트 전극(26b) 및 유지 전극(27)이 형성될 영역은 상기 제1 포토레지스트막에 덮여 보호된다. 이어서 상기 제1 포토레지스트 패턴을 식각 마스크로 하여 캡핑막(264a), 중간막(263a) 및 구리 도전막(262a)을 순차적으로 습식 식각하여 하부의 배리어막(261a)을 노출한다. 이어서, 상기 제1 포토레지스트 패턴을 마스크로 하여 배리어막(261a)을 건식 식각한다.
이어서 제1 박막 트랜지스터부의 반도체층(40a)에 n형 불순물 이온을 주입하여 제1 게이트 전극(26a) 하부의 채널부(402a)를 정의하고 제1 소스 영역(405a) 및 제1 드레인 영역(406a)을 형성한다. 이어서 상기 제1 포토레지스트 패턴을 제거한다. 이로써 게이트선(22), 제1 게이트 전극(26a) 및 채널부(402a), 제1 소스 영역(405a)과 제1 드레인 영역(406a)을 구비하는 반도체층(40a)이 완성된다.
이어서, 제2 게이트 전극(26b) 및 유지 전극(27)을 정의하는 제2 포토레지스트 패턴을 형성한다. 이때 제1 박막 트랜지스터 채널부(402a) 영역을 포함하여 제1 게이트 전극(26a) 및 게이트선(22) 영역이 상기 제2 포토레지스트막에 덮여 보호된다. 이어서 상기 제2 포토레지스트 패턴을 식각 마스크로 하여 캡핑막(264b, 274), 중간막(263b, 273) 및 구리 도전막(262b, 272)을 순차적으로 습식 식각하여 하부의 배리어막(261b, 271)을 노출한다. 이어서, 상기 제2 포토레지스트 패턴을 마스크로 하여 배리어막(261a, 261b, 271)을 건식 식각한다.
이어서 제2 박막 트랜지스터부의 반도체층(40b)에 p형 불순물을 주입하여 제2 게이트 전극(26b) 하부의 채널부(402b)를 정의하고 제2 소스 영역(405b) 및 제2 드레인 영역(406b)을 형성한다. 이어서 상기 제2 포토레지스트 패턴을 제거한다. 이로써 제2 게이트 전극(26b), 유지 전극(27) 및 채널부(402b), 제2 소스 영역(405b)과 제2 드레인 영역(406b)을 구비하는 반도체층(40b)이 완성된다.
상기한 바와 같은 게이트 배선(22, 26a, 26b, 27) 형성 방법에는 본 발명의 일 실시예에 따른 배선 형성 방법이 동일하게 적용될 수 있다. 따라서 완성된 게이트 배선(22, 26a, 26b, 27)은 도 1의 실시예에서 설명한 바와 같이 습식 식각 및 포토레지스트막 제거 공정에서 구리 도전막(262a, 262b, 272)과 캡핑막(264a, 264b, 274) 사이에 개재되어 있는 중간막(263a, 263b, 273)이 전자의 이동을 막아 갈바닉 부식 형성을 억제하기 때문에 배선이 측면 부식 없이 선명하게 형성되며 측면 프로파일이 오버행 등을 나타내지 않고 양호한 테이퍼각을 갖는다.
도 15a 내지 도 15c를 참조하면, 게이트 배선(22, 26a, 26b, 27)이 형성되어 있는 게이트 절연막(30) 위에 제1 층간 절연막(71)을 적층하고, 게이트 절연막(30)과 함께 사진 식각하여 제1 소스 영역(405a), 제1 드레인 영역(406a), 제2 소스 영역(405b) 및 제2 드레인 영역(406b)을 각각 노출시키는 컨택홀(75a, 76a, 75b, 76b)과 제2 게이트 전극(26b)의 일부를 노출시키는 컨택홀(73)을 형성한다.
도 16a 내지 도 16c를 참조하면, 이어서, 제1 층간 절연막(71) 및 컨택홀(75a, 76a, 75b, 76b)에 의해 노출된 반도체층(40a, 40b) 위에 스퍼터링 등의 방법으로 배리어막(621, 631, 651a, 651b, 661a, 661b), 구리 또는 구리 합금을 포함하는 구리 도전막(622, 632, 652a, 652b, 662a, 662b), 구리 질화물을 포함하는 중간막(623, 633, 653a, 653b, 663a, 663b) 및 캡핑막(624, 634, 654a, 654b, 664a, 664b)을 순차적으로 적층한 데이터 다중막을 형성한다. 이어서, 상기 데이터 다중막의 상부에 데이터 배선(62, 63, 65a, 65b, 66a, 66b)을 정의하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 하여 캡핑막(624, 634, 654a, 654b, 664a, 664b), 중간막(623, 633, 653a, 653b, 663a, 663b) 및 구리 도전막(622, 632, 652a, 652b, 662a, 662b)을 순차적으로 습식 식각하여 하부의 배리어막(621, 631, 651a, 651b, 661a, 661b)을 노출한다. 이어서, 상기 포토레지스트 패턴을 마스크로 하여 배리어막(621, 631, 651a, 651b, 661a, 661b)을 건식 식각한다. 이로써 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 구동 전압을 공급하는 구동 전압선(63), 데이터선(62)의 분지로서 컨택홀(75a)을 통하여 제1 소스 영역(405a)과 연결되어 있는 제1 소스 전극(65a), 제1 소스 전극(65a)과 이격되어 위치하며 컨택홀(76a)을 통해 제1 드레인 영역(406a)에 연결되어 있는 제 1 드레인 전극(66a), 구동 전압선(63)의 분지이며 컨택홀(75b)을 통하여 제2 소스 영역(406a)과 연결되어 있는 제2 소스 전극(65b), 제2 소스 전극(65b)과 이격되어 위치하며 컨택홀(76b)을 통해 제2 드레인 영역(406b)과 연결되어 있는 제2 드레인 전극(66b)을 포함하는 데이터 배선(62, 63, 65a, 65b, 66a, 66b)이 완성된다. 이상 설명된 데이터 배선(62, 63, 65a, 65b, 66a, 66b) 형성 방법으로는 본 발명의 일 실시예에 따른 배선 형성 방법이 동일하게 적용된다. 따라서 완성된 데이터 배선(62, 63, 65a, 65b, 66a, 66b)은 도 1의 실시예에서 설명한 바와 같이 습식 식각 및 포토레지스트막 제거 공정에서 구리 도전막(622, 632, 652a, 652b, 662a, 662b)과 캡핑막(624, 634, 654a, 654b, 664a, 664b) 사이에 개재되어 있는 중간막(623, 633, 653a, 653b, 663a, 663b)이 전자의 이동을 막아 갈바닉 부식 형성을 억제하기 때문에 배선이 측면 부식 없이 선명하게 형성되며 측면 프로파일이 오버행 등을 나타내지 않고 양호한 테이퍼각을 갖는다. 이로써 반도체층(40a, 40b), 그 위에 형성된 게이트 전극(26a, 26b) 및 소스 전극(65a, 65b)과 드레인 전극(66a, 66b)으로 구성되며, 게이트 전극(26a, 26b)이 반도체층(40a, 40b)의 상부에 존재하는 탑 게이트 방식의 제1 및 제2 박막 트랜지스터가 완성된다.
이어서, 도 17a 내지 도 17c에 도시된 바와 같이 제2 층간 절연막(72)을 적층하고 패터닝하여 제2 드레인 전극(66b)을 드러내는 컨택홀(72b)을 형성한다.
이어서, 도 18a 내지 도 18c에 도시된 바와 같이 알루미늄(또는 그 합금) 또는 은(또는 그 합금)과 같은 반사성이 우수한 금속을 적층하고 패터닝하여 화소 전극(82)을 형성한다.
이어서, 도 12a 내지 도 12c 에 도시된 바와 같이 화소 전극(82)이 형성되어 있는 제2 층간 절연막(72) 위에 검정색 안료를 포함하는 유기막을 도포하고 노광 및 현상하여 유기 발광 공간을 제외한 영역에 채워져 있는 격벽(91)을 형성한다. 이어서 유기 발광 공간에는 증착 또는 잉크젯 프린팅 등의 방법으로 유기 발광층(92)을 형성한다.
이어서, 격벽(91) 및 유기 발광층(92) 위에 전도성 유기 물질을 도포하여 버퍼층(95)을 형성하고, 버퍼층(95) 위에 ITO 또는 IZO를 증착하여 공통 전극(100)을 형성한다. 여기서 화소 전극(82)은 ITO, IZO 등의 투명한 또는 도전 물질로 형성할 수 있으며, 이 경우 공통 전극(100)은 알루미늄(또는 그 합금) 또는 은(또는 그 합금)과 같은 반사성이 우수한 금속으로 형성한다.
이상 설명한 본 발명의 실시예들에 따른 박막 트랜지스터 기판 및 그 제조 방법에서는 게이트 배선과 데이터 배선이 배리어막, 구리 또는 구리 합금을 포함하는 구리 도전막, 구리 질화물을 포함하는 중간막 및 캡핑막의 4층 다중막 구조로 형성된 예를 들었지만, 게이트 배선 및 데이터 배선 중 어느 하나만 상기 4층 다중막으로 형성되고, 나머지는 당업자에게 공지된 배선 구조 또는 다른 특별한 배선 구조로 형성될 수도 있으며, 이 또한 본 발명의 범위에 포함되는 것이다.
또, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법은 바텀 게이트 방식을 채용하여 액정 표시 장치에 사용될 수 있는 예를 들었지만, 이에 제한되지 않으며, 유기 EL 발광 장치에도 적용될 수 있다. 이 경우 바텀 게이트 방식의 박막 트랜지스터가 화소당 스위치용과 구동용의 2개씩 구비될 수 있다. 또 한 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법에서는 탑 게이트 방식의 박막 트랜지스터를 채용하여, 유기 EL 발광 장치에 적용된 예를 들었지만, 화소당 하나의 박막 트랜지스터를 구비하는 액정 표시 장치용 박막 트랜지스터 기판에도 동일하게 적용할 수 있다. 이러한 탑 게이트 방식의 액정 표시 장치는 바람직하기로는 반사형 액정 표시 장치에 사용될 수 있다. 또, 본 발명에 따른 박막 트랜지스터 기판 및 제조 방법은 상술한 실시예 외에도 색필터 위에 박막 트랜지스터 어레이를 형성하는 AOC(Array On Color filter) 구조에도 용이하게 적용될 수 있다. 그밖에도 다양한 다른 박막 트랜지스터 기판에 적용될 수 있으며, 이에 대한 구체적인 설명은 본 발명이 모호하게 해석되는 것을 방지하기 위해 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 배선 구조 및 배선 형성 방법에 따르면 하부 구조물에 대하여 구리 도전막의 양호한 접착력을 유지하면서도, 구리 도전막의 화학적 반응에 의한 산화 또는 부식을 방지할 수 있다. 또한, 패터 닝 공정에서 구리 도전막의 선택적 부식에 의한 오버행 현상을 방지하고 양호한 측면 프로파일을 형성함으로써, 저저항 구리 배선의 신뢰성을 확보할 수 있다.
또, 본 발명의 실시예들에 따른 박막 트랜지스터 기판 및 그 제조 방법에 따르면 상기한 바와 같이 게이트 배선 또는 데이터 배선, 또는 게이트 배선 및 데이터 배선의 신뢰성이 확보되어 신호 특성이 좋아지고, 화질이 개선될 수 있다.

Claims (34)

  1. 하부 구조물 상에 형성된 배리어막;
    상기 배리어막 상에 형성된 구리 또는 구리 합금을 포함하는 구리 도전막;
    상기 구리 도전막 상에 형성된 구리 질화물을 포함하는 중간막; 및
    상기 중간막 상에 형성된 캡핑막을 포함하는 배선 구조.
  2. 제1 항에 있어서,
    상기 배리어막은 Cr, Ti, Ta, V, Zr, W, Nb, Co, Ni, Pd, Pt 또는 이들의 화합물을 포함하는 배선 구조.
  3. 제1 항에 있어서,
    상기 중간막의 두께는 50Å 내지 1000Å인 배선 구조.
  4. 제1 항에 있어서,
    상기 중간막은 0.001at% 내지 50at%의 질소를 함유하는 배선 구조.
  5. 제1 항에 있어서,
    상기 캡핑막은 Mo, MoN, MoW, MoTi, MoNb, MoZr, IZO, ITO 또는 비정질 ITO를 포함하는 배선 구조.
  6. 제1 항에 있어서,
    상기 하부 구조물은 절연 기판, 반도체층 또는 절연막인 배선 구조.
  7. 하부 구조물 상에 배리어막을 형성하는 단계;
    상기 배리어막이 형성되어 있는 하부 구조물 상에 구리 또는 구리 합금을 포함하는 구리 도전막을 형성하는 단계;
    상기 구리 도전막 상에 구리 질화물을 포함하는 중간막을 형성하는 단계;
    상기 중간막 상에 캡핑막을 형성하는 단계;
    상기 캡핑막, 상기 중간막 및 상기 구리 도전막을 식각하여 하부의 상기 배리어막을 노출시키는 단계; 및
    상기 배리어막을 식각하는 단계를 포함하는 배선 형성 방법.
  8. 제7 항에 있어서,
    상기 배리어막은 Cr, Ti, Ta, V, Zr, W, Nb, Co, Ni, Pd, Pt 또는 이들의 화합물을 포함하는 배선 형성 방법.
  9. 제7 항에 있어서,
    상기 중간막을 형성하는 단계는 질소를 포함하는 분위기 하에서 구리를 타겟으로 하여 스퍼터링하는 단계인 배선 형성 방법.
  10. 제9 항에 있어서,
    상기 중간막을 형성하는 단계는 상기 구리 도전막을 형성하는 단계에 연속하여 질소를 공급하면서 인시츄로 진행되는 단계인 배선 형성 방법.
  11. 제7 항에 있어서,
    상기 중간막의 두께는 50Å 내지 1000Å 이하인 배선 형성 방법.
  12. 제7 항에 있어서,
    상기 중간막은 0.001at% 내지 50at%의 질소를 함유하는 배선 형성 방법.
  13. 제7 항에 있어서,
    상기 캡핑막은 Mo, MoN, MoW, MoTi, MoNb, MoZr, IZO, ITO 또는 비정질 ITO를 포함하는 배선 형성 방법.
  14. 제7 항에 있어서,
    상기 캡핑막, 상기 중간막 및 상기 구리 도전막을 식각하는 단계는 상기 캡핑막, 상기 중간막 및 상기 구리 도전막을 일괄적으로 식각하는 단계인 배선 형성 방법.
  15. 제14 항에 있어서,
    상기 캡핑막, 상기 중간막 및 상기 구리 도전막을 식각하는 단계는 과산화수소, 질산, 인산, 초산 또는 이들의 조합을 포함하는 식각액을 사용하여 습식 식각하는 단계인 배선 형성 방법.
  16. 제7 항에 있어서,
    상기 배리어막을 식각하는 단계는 HCl, Cl2, H2, O2 또는 이들의 조합을 포함하는 식각 기체를 사용하여 건식 식각하는 단계인 배선 형성 방법.
  17. 제7 항에 있어서,
    상기 하부 구조물은 절연 기판, 반도체층 또는 절연막인 배선 형성 방법.
  18. 절연 기판 상에 형성되고 제1 방항으로 연장된 게이트선 및 상기 게이트선에 연결된 게이트 전극을 포함하는 게이트 배선;
    상기 절연 기판 위에 상기 게이트 배선과 절연되어 형성되고, 상기 게이트선과 교차하도록 제2 방향으로 연장된 데이터선, 상기 데이터선에 연결된 소스 전극 및 상기 소스 전극과 이격되어 위치하는 드레인 전극을 포함하는 데이터 배선;
    상기 게이트 배선과 상기 데이터 배선 상에 각 화소마다 형성되며 상기 드레인 전극과 연결된 화소 전극을 포함하되,
    상기 게이트 배선 또는 상기 데이터 배선, 또는 상기 게이트 배선 및 상기 데이터 배선은 하부 구조물 상에 형성된 배리어막;
    상기 배리어막 상에 형성된 구리 또는 구리 합금을 포함하는 구리 도전막;
    상기 구리 도전막 상에 형성된 구리 질화물을 포함하는 중간막; 및
    상기 중간막 상에 형성된 캡핑막을 포함하는 박막 트랜지스터 기판.
  19. 제18 항에 있어서,
    상기 배리어막은 Cr, Ti, Ta, V, Zr, W, Nb, Co, Ni, Pd, Pt 또는 이들의 화합물을 포함하는 박막 트랜지스터 기판.
  20. 제18 항에 있어서,
    상기 중간막의 두께는 50Å 내지 1000Å인 박막 트랜지스터 기판.
  21. 제18 항에 있어서,
    상기 중간막은 0.001at% 내지 50at%의 질소를 함유하는 박막 트랜지스터 기판.
  22. 제18 항에 있어서,
    상기 캡핑막은 Mo, MoN, MoW, MoTi, MoNb, MoZr, IZO, ITO 또는 비정질 ITO를 포함하는 박막 트랜지스터 기판.
  23. 절연 기판 상에 제1 방항으로 연장된 게이트선 및 상기 게이트선에 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계;
    상기 절연 기판 상에 상기 게이트선과 교차하도록 제2 방향으로 연장된 데이터선, 상기 데이터선에 연결된 소스 전극 및 상기 소스 전극과 이격되어 위치하는 드레인 전극을 포함하며, 상기 게이트 배선과 절연되어 있는 데이터 배선을 형성하는 단계;
    상기 게이트 배선과 상기 데이터 배선 상에 각 화소마다 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 포함하되,
    상기 게이트 배선 또는 상기 데이터 배선, 또는 상기 게이트 배선 및 상기 데이터 배선을 형성하는 단계는
    하부 구조물 상에 배리어막을 형성하는 단계;
    상기 배리어막이 형성되어 있는 하부 구조물 상에 구리 또는 구리 합금을 포함하는 구리 도전막을 형성하는 단계;
    상기 구리 도전막 상에 구리 질화물을 포함하는 중간막을 형성하는 단계;
    상기 중간막 상에 몰리브덴 또는 몰리브덴 합금을 포함하는 캡핑막을 형성하는 단계;
    상기 캡핑막, 상기 중간막 및 상기 구리 도전막을 식각하여 하부의 상기 배리어막을 노출시키는 단계; 및
    상기 배리어막을 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  24. 제23 항에 있어서,
    상기 배리어막은 Cr, Ti, Ta, V, Zr, W, Nb, Co, Ni, Pd, Pt 또는 이들의 화합물을 포함하는 박막 트랜지스터 기판의 제조 방법.
  25. 제23 항에 있어서,
    상기 중간막을 형성하는 단계는 질소를 포함하는 분위기 하에서 구리를 타겟으로 하여 스퍼터링하는 단계인 박막 트랜지스터 기판의 제조 방법.
  26. 제25 항에 있어서,
    상기 중간막을 형성하는 단계는 상기 구리 도전막을 형성하는 단계에 연속하여 질소를 공급하면서 인시츄로 진행되는 단계인 박막 트랜지스터 기판의 제조 방법.
  27. 제23 항에 있어서,
    상기 중간막의 두께는 50Å 내지 1000Å 이하인 박막 트랜지스터 기판의 제조 방법.
  28. 제23 항에 있어서,
    상기 중간막은 0.001at% 내지 50at%의 질소를 함유하는 박막 트랜지스터 기판의 제조 방법.
  29. 제23 항에 있어서,
    상기 캡핑막은 Mo, MoN, MoW, MoTi, MoNb, MoZr, IZO, ITO 또는 비정질 ITO를 포함하는 박막 트랜지스터 기판의 제조 방법.
  30. 제23 항에 있어서,
    상기 캡핑막, 상기 중간막 및 상기 구리 도전막을 식각하는 단계는 상기 캡핑막, 상기 중간막 및 상기 구리 도전막을 일괄적으로 식각하는 단계인 박막 트랜지스터 기판의 제조 방법.
  31. 제30 항에 있어서,
    상기 캡핑막, 상기 중간막 및 상기 구리 도전막을 식각하는 단계는 과산화수소, 질산, 인산, 초산 또는 이들의 조합을 포함하는 식각액을 사용하여 습식 식각하는 단계인 박막 트랜지스터 기판의 제조 방법.
  32. 제23 항에 있어서,
    상기 배리어막을 식각하는 단계는 HCl, Cl2, H2, O2 또는 이들의 조합을 포함하는 식각 기체를 사용하여 건식 식각하는 단계인 박막 트랜지스터 기판의 제조 방법.
  33. 제23 항에 있어서,
    상기 데이터 배선을 형성하는 단계의 상기 배리어막을 식각하는 단계 후에 상기 식각된 배리어막 하부의 저항성 접촉층을 식각하여 하부의 반도체층을 노출시키는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  34. 제33 항에 있어서,
    상기 저항성 접촉층을 식각하는 단계는 상기 데이터 배선의 배리어막과 연속적으로 식각하는 단계인 박막 트랜지스터 기판의 제조 방법.
KR1020050064486A 2005-07-15 2005-07-15 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법 KR101167661B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050064486A KR101167661B1 (ko) 2005-07-15 2005-07-15 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
US11/474,918 US7586197B2 (en) 2005-07-15 2006-06-24 Wire structure, method of forming wire, thin film transistor substrate, and method of manufacturing thin film transistor substrate
TW095123625A TWI387108B (zh) 2005-07-15 2006-06-29 導線結構、形成導線之方法、薄膜電晶體基材及製造薄膜電晶體基材之方法
CNB2006100987786A CN100562998C (zh) 2005-07-15 2006-07-14 布线结构、布线形成方法、薄膜晶体管基板及其制造方法
US12/509,290 US8173492B2 (en) 2005-07-15 2009-07-24 Method of manufacturing thin film transistor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050064486A KR101167661B1 (ko) 2005-07-15 2005-07-15 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법

Publications (2)

Publication Number Publication Date
KR20070009327A KR20070009327A (ko) 2007-01-18
KR101167661B1 true KR101167661B1 (ko) 2012-07-23

Family

ID=37609721

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050064486A KR101167661B1 (ko) 2005-07-15 2005-07-15 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법

Country Status (4)

Country Link
US (2) US7586197B2 (ko)
KR (1) KR101167661B1 (ko)
CN (1) CN100562998C (ko)
TW (1) TWI387108B (ko)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101167661B1 (ko) * 2005-07-15 2012-07-23 삼성전자주식회사 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
KR101235106B1 (ko) * 2006-06-30 2013-02-20 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
TW200805667A (en) * 2006-07-07 2008-01-16 Au Optronics Corp A display panel structure having a circuit element and a method of manufacture
KR20080008562A (ko) * 2006-07-20 2008-01-24 삼성전자주식회사 어레이 기판의 제조방법, 어레이 기판 및 이를 갖는표시장치
KR101326128B1 (ko) * 2006-09-29 2013-11-06 삼성디스플레이 주식회사 표시 장치용 배선, 식각액, 박막 트랜지스터 표시판 및 그제조 방법
KR100978264B1 (ko) 2006-12-26 2010-08-26 엘지디스플레이 주식회사 반사투과형 액정표시장치 및 그 제조방법
CN101529567B (zh) * 2006-12-28 2012-07-04 株式会社爱发科 布线膜的形成方法、晶体管以及电子装置
KR101308534B1 (ko) * 2007-07-18 2013-09-23 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
TWI425639B (zh) * 2007-10-22 2014-02-01 Au Optronics Corp 一種薄膜電晶體及其製造方法
TWI353641B (en) * 2008-04-11 2011-12-01 Au Optronics Corp Active device array substrate and its producing me
US8258511B2 (en) * 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
KR101540341B1 (ko) * 2008-10-17 2015-07-30 삼성전자주식회사 패널 구조체, 패널 구조체를 포함하는 표시장치 및 이들의 제조방법
JP5212095B2 (ja) * 2008-12-26 2013-06-19 大日本印刷株式会社 有機エレクトロルミネッセンス素子およびその製造方法
TWI479574B (zh) 2009-03-16 2015-04-01 Hannstar Display Corp Ｔｆｔ陣列基板及其製造方法
JPWO2010143609A1 (ja) * 2009-06-12 2012-11-22 株式会社アルバック 電子装置の形成方法、電子装置、半導体装置及びトランジスタ
KR101232736B1 (ko) * 2009-10-01 2013-02-13 엘지디스플레이 주식회사 어레이 기판
KR20110067765A (ko) * 2009-12-15 2011-06-22 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN102983101B (zh) * 2011-08-04 2015-06-17 东友精细化工有限公司 液晶显示装置用阵列基板的制造方法
KR102068956B1 (ko) * 2012-02-15 2020-01-23 엘지디스플레이 주식회사 박막트랜지스터, 박막트랜지스터 어레이 기판 및 이의 제조방법
KR101335527B1 (ko) * 2012-02-23 2013-12-02 엘지디스플레이 주식회사 유기전계발광표시장치 및 그 제조 방법
KR101968115B1 (ko) * 2012-04-23 2019-08-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR102069158B1 (ko) * 2012-05-10 2020-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선의 형성 방법, 반도체 장치, 및 반도체 장치의 제작 방법
KR101486363B1 (ko) * 2012-08-22 2015-01-26 엘지디스플레이 주식회사 유기전계발광표시장치
KR20140032155A (ko) * 2012-09-06 2014-03-14 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
KR101953215B1 (ko) * 2012-10-05 2019-03-04 삼성디스플레이 주식회사 식각 조성물, 금속 배선 및 표시 기판의 제조방법
KR101973164B1 (ko) * 2012-10-08 2019-08-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치
KR102046996B1 (ko) 2012-10-16 2019-11-21 삼성디스플레이 주식회사 박막 트랜지스터 표시판
JP5951442B2 (ja) * 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
CN102956713B (zh) * 2012-10-19 2016-03-09 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN102956715B (zh) * 2012-11-02 2015-04-01 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN103000627A (zh) 2012-12-06 2013-03-27 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
US8753975B1 (en) 2013-02-01 2014-06-17 Globalfoundries Inc. Methods of forming conductive copper-based structures using a copper-based nitride seed layer without a barrier layer and the resulting device
US8859419B2 (en) 2013-02-01 2014-10-14 Globalfoundries Inc. Methods of forming copper-based nitride liner/passivation layers for conductive copper structures and the resulting device
CN103295970B (zh) * 2013-06-05 2015-04-29 京东方科技集团股份有限公司 阵列基板、其制造方法及显示装置
KR20150073297A (ko) * 2013-12-20 2015-07-01 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 기판 및 표시 기판의 제조 방법
US9550550B1 (en) * 2014-06-17 2017-01-24 Eric T. Housman Tow rope terminal section with climb-aboard provisions
WO2016017516A1 (ja) * 2014-07-30 2016-02-04 シャープ株式会社 表示装置およびその製造方法
KR102182828B1 (ko) * 2014-08-14 2020-11-26 엘지디스플레이 주식회사 유기발광표시패널
US20170053879A1 (en) * 2015-08-21 2017-02-23 Infineon Technologies Ag Method, a semiconductor device and a layer arrangement
CN106229298B (zh) * 2016-08-17 2018-12-11 武汉华星光电技术有限公司 一种阵列基板及其制作方法
KR102556021B1 (ko) * 2017-10-13 2023-07-17 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
KR102263122B1 (ko) 2017-10-19 2021-06-09 삼성디스플레이 주식회사 트랜지스터 표시판
CN108010960B (zh) * 2017-11-01 2020-11-24 华南理工大学 一种氧化物薄膜晶体管栅电极及其制备方法
CN108682692A (zh) * 2018-05-18 2018-10-19 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
US11145600B2 (en) * 2018-11-20 2021-10-12 Innolux Corporation Electronic device with multilayer electrode and methods for manufacturing the same
TWI691757B (zh) * 2019-01-08 2020-04-21 友達光電股份有限公司 畫素結構
KR102096057B1 (ko) * 2019-04-18 2020-04-02 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치
CN111029342B (zh) * 2019-11-07 2024-04-16 深圳市华星光电半导体显示技术有限公司 显示面板及其制备方法、显示装置
KR102129036B1 (ko) * 2020-03-24 2020-07-02 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치
CN111403336A (zh) * 2020-03-31 2020-07-10 成都中电熊猫显示科技有限公司 阵列基板、显示面板以及阵列基板的制作方法
CN114695529A (zh) * 2022-03-16 2022-07-01 Tcl华星光电技术有限公司 Tft基板及其制作方法、液晶显示面板和oled显示面板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5498573A (en) * 1989-11-29 1996-03-12 General Electric Company Method of making multi-layer address lines for amorphous silicon liquid crystal display devices
JPH09258246A (ja) 1996-03-22 1997-10-03 Canon Inc 配線基板、その製造方法及び該配線基板を備えた液晶素子
JP3916334B2 (ja) 1999-01-13 2007-05-16 シャープ株式会社 薄膜トランジスタ
JP3266195B2 (ja) * 1999-03-23 2002-03-18 日本電気株式会社 半導体装置の製造方法
TW490857B (en) * 2001-02-05 2002-06-11 Samsung Electronics Co Ltd Thin film transistor array substrate for liquid crystal display and method of fabricating same
KR20050003515A (ko) 2003-06-27 2005-01-12 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR100587659B1 (ko) * 2003-12-31 2006-06-08 동부일렉트로닉스 주식회사 듀얼 다마신 공정 중 구리 산화 방지 방법
TWI354350B (en) * 2005-05-25 2011-12-11 Au Optronics Corp Copper gate electrode and fabricating method there
KR101167661B1 (ko) * 2005-07-15 2012-07-23 삼성전자주식회사 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
KR101308534B1 (ko) * 2007-07-18 2013-09-23 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법

Also Published As

Publication number Publication date
US20070013077A1 (en) 2007-01-18
CN1897269A (zh) 2007-01-17
US20090286386A1 (en) 2009-11-19
TWI387108B (zh) 2013-02-21
KR20070009327A (ko) 2007-01-18
US7586197B2 (en) 2009-09-08
TW200707754A (en) 2007-02-16
CN100562998C (zh) 2009-11-25
US8173492B2 (en) 2012-05-08

Similar Documents

Publication Publication Date Title
KR101167661B1 (ko) 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
KR101168728B1 (ko) 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
JP5412026B2 (ja) 配線構造と配線形成方法及び薄膜トランジスタ基板とその製造方法
KR101199533B1 (ko) 식각액, 이를 이용하는 배선 형성 방법 및 박막 트랜지스터기판의 제조 방법
US9431426B2 (en) Thin film transistor array panel including layered line structure and method for manufacturing the same
KR20070049278A (ko) 배선, 이를 포함하는 박막 트랜지스터 기판과 그 제조 방법
US8164097B2 (en) Thin film transistor array panel and manufacturing method thereof
US20090098673A1 (en) Thin film transistor array panel and method for manufacturing the same
US20070040954A1 (en) Wire structure, a method for fabricating a wire, a thin film transistor substrate, and a method for fabricating the thin film transistor substrate
JP5214125B2 (ja) 配線構造と配線形成方法及び薄膜トランジスタ基板とその製造方法
US20080038885A1 (en) Method of fabricating a thin film transistor array panel
KR20030016051A (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100992131B1 (ko) 박막 트랜지스터 표시판
KR20070018287A (ko) 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
KR20080056960A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR20050087907A (ko) 박막 트랜지스터 표시판의 제조 방법
KR20060068996A (ko) Ｔｆｔ 기판과 이의 다층 배선의 제조방법
KR20050075520A (ko) Ｔｆｔ ｌｃｄ 기판의 다중층 배선 형성방법과 이에 의한ｔｆｔ ｌｃｄ 기판
KR20060036634A (ko) 박막 트랜지스터 표시판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150701

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 8