KR100992631B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 이를 실현하기 위한 본 발명은 반도체 기판상에 산화막을 형성하는 단계, 살리사이드 형성을 위하여 포토레지스트를 도포하고 사진공정을 통하여 패터닝하는 단계, EBR 및 WEE 공정을 진행하여 웨이퍼 에지영역부분의 상기 포토레지스트를 제거하는 단계, 상기 패터닝된 부분을 식각하여 살리사이드 형성부분의 산화막을 제거하는 단계, 상기 산화막 상의 상기 포토레지스트를 제거하는 단계, 상기 살리사이드 형성부분의 산화막 패턴을 덮기 위하여 보호물질을 도포하고 EBR 및 WEE 공정을 진행하여 상기 웨이퍼 에지영역의 상기 보호물질을 제거하는 단계, 상기 보호물질이 제거된 영역에 제2산화막을 형성하는 단계, 상기 보호물질을 제거하는 단계, 살리사이드 형성을 위한 금속층을 증착하는 단계 및 실리사이드를 형성하기 위하여 상기 금속층을 어닐링한 후 반응하지 않은 상기 금속층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

본 발명에 의하면, 웨이퍼 에지영역의 실리사이드의 형성을 억제함으로써 EBR영역에서 원형결함의 생성을 막을 수 있다.

EBR, WEE, Salicide, NSAL

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor Device}

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 살리사이드공정시 웨이퍼 에지 비드 제거(이하 EBR이라 한다 : Edge Bead Removal) 및 웨이퍼 에지 노광(이하 WEE이라 한다 : Wafer Edge Exposure) 영역에 실리사이드가 형성되지 않도록 하여 웨이퍼 에지영역에서 원형결함(Circle Defect)이 생기는 것을 방지(NSAL: None-Salicide)하기 위한 반도체 소자의 제조방법에 관한 것이다.

일반적으로 반도체 소자의 제조 방법은 박막의 증착 및 패터닝, 이온주입 공정, 박막 식각 등을 수차례 반복함으로써 형성된다. 이와 같이 박막을 수차례 쌓고 또 패터닝하는 과정에서 웨이퍼의 에지가 두꺼워 지거나 웨이퍼 측벽에 불필요한 막들이 쌓이는 경우 파티클 발생의 오염원이 된다.

웨이퍼 에지 비드 제거(EBR) 및 웨이퍼 에지 노광(WEE) 공정은, 포토레지스트를 코팅하고 이를 패터닝할 때 웨이퍼 에지 영역에서 포토레지스트 파티클이 발생하여 셀(cell) 내의 패터닝 불량을 유발할 수 있으므로, 웨이퍼 에지 끝에서 약 1㎜∼3㎜ 정도 포토레지스트를 제거하는 공정을 일컫는다.

반도체 소자의 고집적화가 진행됨에 따라 모스 트랜지스터의 소스/드레인, 게이트 전극, 배선 등의 사이즈가 축소된다. 또한, 상기 소스/드레인과 배선 사이의 전기적인 연결을 위한 콘택홀 또는 상기 게이트 전극과 배선 사이의 전기적인 연결을 위한 콘택홀의 사이즈도 축소된다. 따라서, 상기 콘택홀의 콘택 저항이 증가하므로 상기 모스 트랜지스터의 전기적인 신호 전달이 지연되고 나아가 상기 반도체 소자의 동작 속도가 저하된다.

상기 콘택 저항을 저감시키기 위한 방안들 중에는 상기 콘택홀의 소스/드레인 상에 비저항이 낮은 실리사이드(Silicide)층을 형성시키는 방법이 널리 사용되고 있다.

최근에는 상기 실리사이드 공정의 단순화 및 제조 비용의 절감을 위하여 살리사이드(Salicide: Self Aligned Silicide) 공정이 도입되고 있다. 상기 살리사이드 공정은 상기 게이트 전극과 소스/드레인 상에 상기 실리사이드층을 하나의 동일 공정에 의해 동시에 형성시킨다. 즉, 상기 살리사이드 공정은 단결정 실리콘과 다결정 실리콘 및 절연막 상에 동시에 고융점 금속층을 적층하고 나서 상기 고융점 금속층을 열처리하면, 상기 단결정 실리콘 및 다결정 실리콘 상의 고융점 금속층은 실리사이드층으로 실리사이드화되지만, 상기 절연막 상의 고융점 금속은 실리사이드화되지 않고 그대로 유지된다. 이후, 상기 실리사이드화되지 않은 고융점 금속을 식각공정에 의해 제거시킴으로써 상기 실리사이드층을 상기 단결정 실리콘 및 다결정 실리콘 상에만 남겨둘 수가 있다.

도 1a 부터 1b는 종래의 살리사이드 공정시 웨이퍼 에지영역(EBR 및 WEE 공정영역)에서 실리사이드가 형성되는 과정을 보여주는 공정도이다.

도 1a는 반도체 기판(100)상에 원하지 않는 지역의 살리사이드 형성을 방지하기 위하여 산화막(200)을 증착하는 공정을 나타낸 것이다.

도 1b는 상기 산화막(200)상에 포토레지스트(300)를 도포하고 살리사이드를 형성시키려는 부위의 산화막(200)을 제거하기 위하여 사진공정으로 패터닝한 후(반도체 기판상의 모스 등의 소자는 도시하지않음) EBR 및 WEE 공정을 진행하여 웨이퍼 에지영역의 포토레지스트(300)를 제거하는 공정을 나타낸 것이다.

상기 도 1b의 공정에서 EBR 공정을 진행하지 않고 포토레지스트(300)를 반도체 기판(100) 전체에 도포한다고 해도, 살리사이드 형성부위의 패터닝을 위한 노광후 트랜지스터의 소스, 드레인 및 게이트에 해당되는 부분의 산화막(200)은 제거되기 때문에 여전히 EBR 영역에서 원형결함(circle defect)은 사라지지 않으며, 오히려 EBR공정을 진행하지 않음에 따라 웨이퍼 에지영역에서 포토레지스트 파티클이 발생하여 셀(cell) 내의 패터닝 불량을 유발하는 등 다른 결함이 유발될 수도 있다.

도 1c는 상기 패터닝된 포토레지스트(300)에 의하여 살리사이드가 형성되는 영역인 산화막(200)을 식각한 공정을 나타낸 것이다.

도 1d는 포토레지스트(300)를 제거하는 공정을 나타낸 것이다.

도 1e는 살리사이드 형성을 위하여 금속층(400)를 증착하는 공정을 나타낸 것이다.

도 1f는 상기 금속층(400)을 어닐링 및 반응하지 않는 금속층를 식각하여 제거한 후 실리사이드(500)가 웨이퍼 에지영역에 형성된 모습을 보여주는 것이다.(칩 내부에도 상기 살리사이드를 형성하려는 영역의 패턴대로 실리사이드가 형성되나 도시하지는 않음)

도 1f에서 보듯이 웨이퍼 에지영역에는 산화막(200)이 제거되어 코발트 실리사이드(500)가 형성된다.

형성된 실리사이드(500) 자체는 결함을 형성하지 않으나 실리사이드(500) 위에 증착되는 질화장벽막(Barrier nitride)과의 응착력이 좋지 않아, 층간 절연막(PMD 와 IMD)공정이 진행됨에 따른 스트레스로 인해 EBR영역에서 원형결함이 발생하게 되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 웨이퍼 에지영역의 코발트 실리사이드형성은 상부에 증착되는 질화막과 응착력에 의한 결함을 유발하는 소스로 작용할 수 있음으로 칩내의 살리사이드가 형성될 패턴은 유지한채 웨이퍼 에지영역에 산화막을 유지하여 실리사이드 형성을 막는 반도체 소자 제조방법을 제공함에 그 목적이 있다.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판상에 산화막을 형성하는 단계, 살리사이드 형성을 위하여 포토레지스트를 도포하고 사진공정을 통하여 패터닝하는 단계, EBR 및 WEE 공정을 진행하여 웨이퍼 에지영역부분의 상기 포토레지스트를 제거하는 단계, 상기 패터닝된 부분을 식각하여 살리사이드 형성부분의 산화막을 제거하는 단계, 상기 산화막 상의 상기 포토레지스트를 제거하는 단계, 상기 살리사이드 형성부분의 산화막 패턴을 덮기 위하여 보호물질을 도포하고 EBR 및 WEE 공정을 진행하여 상기 웨이퍼 에지영역의 상기 보호물질을 제거하는 단계, 상기 보호물질이 제거된 영역에 제2산화막을 형성하는 단계, 상기 보호물질을 제거하는 단계, 살리사이드 형성을 위한 금속층을 증착하는 단계 및 실리사이드를 형성하기 위하여 상기 금속층을 어닐링한 후 반응하지 않은 상기 금속층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

본 발명에 따른 반도체 소자의 제조방법에 의하면 웨이퍼 에지영역의 실리사이드의 형성을 억제함으로써 EBR 영역에서 원형결함의 생성을 막을 수 있다.. 또한 웨이퍼 식별부(Lot ID Laser marking)를 부분을 깨끗하게 유지할 수 있으며, 그 밖에도 WEE/EBR영역의 이물질이나 결함소스(Defect Source)의 생성을 최소화시킬 수 있는 장점이 있다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다. 칩내의 살리사이드가 형성될 패턴은 유지한채 웨이퍼 에지영역에 산화막을 유지하여 실리사이드 형성을 막는 반도체 소자 제조방법이 개시된다.

도 2a 부터 2i는 본 발명에 따른 살리사이드 형성공정시 웨이퍼 에지영역에 실리사이드가 형성되지 않도록 개선한 과정을 보여주는 공정도이다. 도 2a 부터 2d는 배경기술란의 공정과 동일하므로 여기에서는 생략한다.

도 2e는 살리사이드가 형성될 영역이 산화막(200)에 의하여 패턴된 반도체 기판상에 보호물질(600)을 도포하고 EBR 및 WEE 공정을 진행하여 웨이퍼 에지영역의 보호물질(600)을 제거하는 공정을 나타낸 것이다. 즉 반도체 기판 칩내의 살리사이드 형성을 위한 산화막 패턴상에만 상기 보호물질(600)이 도포되는 상태가 된다.

여기서 상기 보호물질은 상기 산화막(200)패턴을 보호하고 제거가 용이한 물질로써 일실시예로 포토레지스트 등의 물질이다.

도 2f는 상기 보호물질(600)이 제거된 영역에만 다시 제2산화막(700)을 증착시키는 공정을 나타낸 것이다. 상기 제2산화막을 증착하는 방법에는 막을 증착하는 여러방법들이 사용될 수 있음은 당연하다.

도 2g는 상기 보호물질(600)을 제거하는 공정을 나타낸 것이다. 여기에서 반도체 기판(100) 내부의 칩영역은 살리사이드 형성을 위한 산화막(200) 패턴이 유지되어 있으며, 웨이퍼 에지영역은 도 2f에서 보듯이 제2산화막(700)이 증착되어 있다.

도 2h는 살리사이드 형성을 위하여 금속층(400)를 증착하는 공정을 나타낸 것이다. 여기에서 실리사이드가 형성될 칩영역(800)에는 금속층(400)에 의하여 실리사이드가 형성되나, 웨이퍼 에지영역에는 상기 금속층(400) 하부에 제2산화막(700)이 증착되어 있음으로 실리사이드가 형성되지 않음으로 EBR 영역에서 원형결함의 생성을 막을 수 있다. 또한 웨이퍼 식별부(Lot ID Laser marking)를 부분을 깨끗하게 유지할 수 있으며, 그 밖에도 웨이퍼 에지영역의 이물질이나 결함소스의 생성을 최소화시킬 수 있을 것이다.

도 2i는 상기 금속층(400)을 어닐링 및 반응하지 않는 금속층을 식각하여 제거하는 공정이 후 웨이퍼 에지영역에는 실리사이드가 형성되지 않고, 반도체 기판(100) 내부의 칩영역에만 실리사이드(500)가 형성되는 것을 보여준다.

도 3은 종래 발명과 본 발명의 공정의 차이점을 보여주는 도면이다. 도 3에서 보듯이 종래방법1 및 2는 배경기술란에서 설명하였듯이 웨이퍼 에지영역에서 원형결함이 발생하나 본원발명은 웨이퍼 에지영역에 제2산화막(700)을 재증착함으로 써 상기 웨이퍼 에지영역에 실리사이드가 형성되는 것을 방지함을 알 수 있다.

살리사이드 공정에 사용되는 금속층으로는 Ni, Co, Pt, 또는 Ti 등을 사용하는 것이 바람직하며, Ti 등을 사용하는 경우 어닐링 온도는 750℃ 내외로 진행하는 것이 바람직하다.

어닐링 공정이 완료되어 활성영역 및 게이트 전극의 상부등의 반도체 기판 내부의 칩영역에 실리사이드층이 형성되고나면, 반응하지 않은 금속층을 식각하여 제거하는 공정이 수행된다. 예컨대 H₂O, H₂O₂, 및 NH₄OH 가 각각 5:1:1의 비율로 혼합된 식각용액을 사용하여 상기 금속층을 제거할 수 있는 것이다.

본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.

도 1a 부터 1b는 종래의 살리사이드 공정시 웨이퍼 에지영역(EBR 및 WEE 공정영역)에서 실리사이드가 형성되는 과정을 보여주는 공정도이다.

도 2a 부터 2i는 본 발명에 따른 살리사이드 형성공정시 웨이퍼 에지영역에 실리사이드가 형성되지 않도록 개선한 과정을 보여주는 공정도이다.

도 3은 종래 발명과 본 발명의 공정의 차이점을 보여주는 도면이다.

<도면의 주요 부분에 대한 부호의 설명>

100:반도체기판 200:산화막

300:포토레지스트 400:금속층

500:실리사이드 600:보호물질

700:제2산화막 800:실리사이드가 형성될 칩영역

Claims (3)

1. 반도체 기판상에 산화막을 형성하는 단계;

   살리사이드 형성을 위하여 포토레지스트를 도포하고 사진공정을 통하여 패터닝하는 단계;

   EBR 및 WEE 공정을 진행하여 웨이퍼 에지영역부분의 상기 포토레지스트를 제거하는 단계;

   상기 패터닝된 부분을 식각하여 살리사이드 형성부분의 산화막을 제거하는 단계;

   상기 산화막 상의 상기 포토레지스트를 제거하는 단계;

   상기 살리사이드 형성부분의 산화막 패턴을 덮기 위하여 보호물질을 도포하고 EBR 및 WEE 공정을 진행하여 상기 웨이퍼 에지영역의 상기 보호물질을 제거하는 단계;

   상기 보호물질이 제거된 영역에 제2산화막을 형성하는 단계;

   상기 보호물질을 제거하는 단계;

   살리사이드 형성을 위한 금속층을 증착하는 단계; 및

   실리사이드를 형성하기 위하여 상기 금속층을 어닐링한 후 반응하지 않은 상기 금속층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
2. 제 1항에 있어서,

   상기 보호물질는 기판상에 도포되어 산화막 패턴을 보호하고 제거가 용이한 물질로서 포토레지스트인 것을 특징으로 하는 반도체 소자 제조방법.
3. 제 1항에 있어서,

   상기 살리사이드를 형성하기 위한 금속층은 코발트, 니켈, 백금 또는 티타늄 중에서 어느 하나인 것을 특징으로 하는 반도체 소자 제조방법.

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