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WO2013042608A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Publication number
WO2013042608A1
WO2013042608A1 PCT/JP2012/073467 JP2012073467W WO2013042608A1 WO 2013042608 A1 WO2013042608 A1 WO 2013042608A1 JP 2012073467 W JP2012073467 W JP 2012073467W WO 2013042608 A1 WO2013042608 A1 WO 2013042608A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
metal
oxide semiconductor
electrode
channel region
Prior art date
Application number
PCT/JP2012/073467
Other languages
English (en)
French (fr)
Inventor
一秀 冨安
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Publication of WO2013042608A1 publication Critical patent/WO2013042608A1/ja

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    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Definitions

  • the present invention relates to a semiconductor device formed using an oxide semiconductor and a manufacturing method thereof.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area.
  • a source and drain electrodes are usually formed by etching a conductive layer formed on an oxide semiconductor layer (source / drain separation step). At this time, in order to suppress damage to the oxide semiconductor layer due to etching, the conductive layer can be etched with the channel portion of the oxide semiconductor layer covered with a protective film.
  • the TFT thus obtained is referred to as a “channel protection type (or etch stopper type)”.
  • a TFT obtained by etching a conductive layer without covering the channel portion with a protective film is referred to as a “channel etch type”.
  • Patent Document 1 discloses a method for manufacturing an oxide semiconductor TFT having a channel etch type bottom gate structure.
  • the source and drain electrodes are formed from the conductive layer, and part of the oxide semiconductor layer is removed. A recess is formed.
  • a titanium (Ti) layer is provided between a source and drain electrode made of copper (Cu) and an oxide semiconductor layer in an oxide semiconductor TFT having a channel-etched bottom gate structure. Is disclosed. In Patent Document 2, the Ti layer reduces the resistance between the source and drain electrodes and the oxide semiconductor layer, forms a stable junction therebetween, and diffuses copper into the oxide semiconductor layer. It is described as preventing.
  • JP 2010-123923 A US Patent Application Publication No. 2010/0176394
  • the conventional oxide semiconductor TFT has a problem that contact resistance between the source and drain electrodes made of a material different from that of the oxide semiconductor layer and the oxide semiconductor layer are high.
  • the present inventor has made various studies for the purpose of reducing contact resistance.
  • a reaction layer of the metal contained in the source and drain electrodes and the oxide semiconductor layer is formed between the source and drain electrodes and the oxide semiconductor layer, contact resistance between the source and drain electrodes and the oxide semiconductor layer is obtained.
  • the material of the source and drain electrodes may be any metal that can cause a redox reaction with an oxide semiconductor to form a reaction layer, such as titanium (Ti).
  • Ti titanium
  • the contact resistance can be reduced as described above. I found it. Therefore, it is possible to reduce the contact resistance while using an arbitrary wiring material.
  • the Cu / Ti film formed on the oxide semiconductor layer is etched to form source and drain electrodes.
  • the metal (Ti) contained in the lower layer may remain in the channel portion of the oxide semiconductor layer even after the etching.
  • this metal can cause a redox reaction with an oxide semiconductor. Therefore, when such a metal remains on the channel portion, the remaining metal (hereinafter referred to as “metal residue”) is oxidized. There is a possibility that oxygen deficiency may occur in the channel portion. For this reason, the initial characteristics of the TFT vary depending on the amount of metal remaining on the channel portion (hereinafter referred to as “metal residue amount”), which may reduce reliability.
  • the amount of metal residue on the channel portion is likely to be non-uniform depending on the etching conditions, and desired TFT characteristics may not be realized stably.
  • Ti is used as a material for the lower layer, Ti is more likely to cause an oxidation-reduction reaction with an oxide semiconductor than other metals such as Mo, and thus oxygen vacancies are likely to occur in the channel portion of the oxide semiconductor layer. Therefore, there is a possibility that the carrier concentration is increased and the off-leakage characteristic is lowered.
  • the present inventor attaches Cu, which is an upper layer material, to the channel portion of the oxide semiconductor layer after etching, thereby obtaining desired TFT characteristics. Found that there may not be. Specifically, it has been found that the threshold value may increase and the S value may increase.
  • the oxidation is performed.
  • the amount of metal remaining on the channel portion of the physical semiconductor layer can be greatly reduced.
  • the channel portion becomes thin due to overetching, and desired TFT characteristics may not be obtained.
  • oxygen vacancies are likely to be generated in the oxide semiconductor layer by etching, and the resistance of the oxide semiconductor layer may be reduced (off-state current may be increased).
  • wet etching can be performed on the conductive film instead of dry etching, but even in this case, overetching is necessary to sufficiently reduce the amount of metal residue on the channel portion. The shift becomes larger. For this reason, it is difficult to accurately control the channel length.
  • Patent Documents 1 and 2 do not mention or even recognize the problem that an upper layer material adheres to the channel portion when a laminated film is used as the conductive film. Therefore, there is no description about measures for reducing the amount of adhesion.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a metal remaining on an oxide semiconductor layer after etching for forming source and drain electrodes in a channel-etch type oxide semiconductor TFT. This is to suppress the deterioration of TFT characteristics and reliability.
  • a method of manufacturing a semiconductor device includes: (A) a step of forming a gate electrode on a substrate; (B) a step of forming a gate insulating layer so as to cover the gate electrode; Forming an oxide semiconductor layer on the gate insulating layer; and (D) forming a conductive film including a lower layer containing a first metal and an upper layer containing a second metal on the oxide semiconductor layer.
  • the metal remains, and (F) wet etching
  • the grayed process comprises a step of removing at least a portion of at least a portion and a second metal of the first metal that remains on a region to be the channel region.
  • the step (E) includes a step (E1) of removing the upper layer by wet etching under a condition such that the second metal remains on the lower layer, and removing the lower layer by dry etching. Step (E2).
  • ammonia wet water is used as an etchant in the wet etching process of the step (F).
  • the lower layer has a thickness of 10 nm to 70 nm in the conductive film.
  • the lower layer of the conductive film is formed with a sputtering power of 4.5 kW or more using a sputtering method.
  • the third metal has a standard electrode potential higher than the standard electrode potential of the first metal.
  • the first metal may be titanium.
  • the second metal may be copper.
  • the oxide semiconductor layer may be an IGZO layer, and the third metal may be indium.
  • a semiconductor device includes a substrate and a thin film transistor supported by the substrate, wherein the thin film transistor includes a channel region and source contact regions located on both sides of the channel region, respectively. And an oxide semiconductor layer having a drain contact region, a gate electrode disposed between the substrate and the oxide semiconductor layer so as to overlap at least a channel region of the oxide semiconductor layer, and the gate electrode A gate insulating layer formed between the oxide semiconductor layer, a source electrode electrically connected to the source contact region, a drain electrode electrically connected to the drain contact region, and the source contact A source-side reaction layer formed between a region and the source electrode, and the drain contact A drain-side reaction layer formed between the region and the drain electrode, wherein the source electrode and the drain electrode are formed on the lower electrode including the first metal, the lower electrode, and the first electrode And an upper layer electrode containing a second metal different from the first metal, and when viewed from the normal direction of the substrate, the end of the lower layer electrode on the channel region side is located on the channel region side of the upper
  • the source side reaction layer and the drain side reaction layer are positioned on the channel region side of the end portion of the upper layer electrode that is substantially aligned with the end portion on the channel region side of the upper layer electrode.
  • a third metal contained in the oxide semiconductor layer, and a layer having a lower resistance than the oxide semiconductor layer, and the concentration of the first metal on the surface of the channel region is less than 0. large 1 ⁇ 10 15 pieces / cm 2 Is lower, the concentration of the second metal on the surface of the channel region is 1 ⁇ 10 11 / cm 2 or less greater than 0.
  • the thickness of the lower layer electrode is 5 nm or more and 50 nm or less.
  • a conductive film having a lower layer containing a first metal capable of forming a reaction layer with an oxide semiconductor and an upper layer containing a second metal since the source and drain electrodes are formed using the contact resistance, the contact resistance between the source and drain electrodes and the oxide semiconductor layer can be reduced.
  • the amount of the first metal and the second metal present on the channel portion of the oxide semiconductor layer can be reduced after the etching step for separating the source and drain electrodes. Therefore, variations in initial TFT characteristics and degradation of TFT characteristics due to these metals on the channel portion can be suppressed.
  • FIG. 1 is a diagram showing the VI characteristics of a semiconductor device (Example) when wet etching is performed, and (b) is a semiconductor device manufactured without performing wet etching (Comparative Example) It is a figure which shows VI characteristic.
  • (A) to (c) are diagrams showing the VI characteristics of a semiconductor device when the thickness of the lower layer (Ti film) of the conductive film for forming the source and drain electrodes is 10, 35, and 100 nm, respectively. It is. It is a figure which shows the relationship between the thickness of Ti film
  • (A)-(e) is process sectional drawing which shows the manufacturing method of the model for evaluation for evaluating the amount of Ti and Cu which exist in a channel area
  • the semiconductor device of this embodiment includes a channel etch type oxide semiconductor TFT.
  • the semiconductor device of this embodiment should just be provided with the oxide semiconductor TFT, and includes an active matrix substrate, various display apparatuses, an electronic device, etc. widely.
  • a manufacturing method of the oxide semiconductor TFT in this embodiment will be described.
  • FIG. 1 and 2 are process cross-sectional views for explaining an example of a method for manufacturing an oxide semiconductor TFT according to the present embodiment.
  • FIG. 3 is a diagram showing a flow of the method for manufacturing the semiconductor device of the present embodiment.
  • a gate electrode 3 is formed on a substrate 1.
  • the gate electrode 3 can be formed, for example, by forming a conductive film (thickness: 50 nm to 300 nm) on the substrate 1 by sputtering or the like and then processing the conductive film into a desired shape.
  • a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • a plastic substrate a substrate such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic, or polyimide can be used.
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or metal nitriding thereof
  • a film containing an object can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a conductive film (thickness: 300 nm) having a laminated structure in which aluminum (Al) is a lower layer and titanium (Ti) is an upper layer is formed by sputtering, and a photomask is used using a resist mask.
  • the conductive film is processed into a desired shape by lithography to obtain the gate electrode 3.
  • a gate insulating layer 5 is formed so as to cover the gate electrode 3.
  • the gate insulating layer 5 can be formed by a CVD method or the like.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used. it can.
  • the gate insulating layer 5 may have a stacked structure. For example, a silicon nitride layer, a silicon nitride oxide layer, or the like is formed on the substrate side (lower layer) to prevent diffusion of impurities and the like from the substrate 1, and the insulating layer is secured on the upper layer (upper layer).
  • a silicon oxide layer, a silicon oxynitride layer, or the like may be formed. Further, a rare gas element such as argon may be included in the reaction gas and mixed into the gate insulating layer 5 in order to form the dense gate insulating layer 5 with a low gate leakage current at a low film formation temperature.
  • SiH 4 and NH 3 are used as reaction gases, a silicon nitride layer having a thickness of 100 nm to 400 nm is used as a lower layer, and a silicon oxide layer having a thickness of 50 to 100 nm is used as an upper layer. 5 is formed.
  • an oxide semiconductor layer 7 is formed on the gate insulating layer 5. Specifically, an oxide semiconductor film having a thickness of 30 nm to 100 nm, for example, is formed on the gate insulating layer 5 by a sputtering method. Thereafter, the oxide semiconductor film is patterned by photolithography to obtain the oxide semiconductor layer 7. The oxide semiconductor layer 7 is disposed so as to overlap the gate electrode 3 with the gate insulating layer 5 interposed therebetween.
  • the oxide semiconductor layer 7 is formed by patterning an In—Ga—Zn—O-based amorphous oxide semiconductor film (IGZO film) containing In, Ga, and Zn at a ratio of 1: 1: 1. .
  • IGZO film In—Ga—Zn—O-based amorphous oxide semiconductor film
  • the ratio of In, Ga, and Zn is not limited to the above, and can be appropriately selected.
  • the oxide semiconductor layer 7 may be formed using another oxide semiconductor film instead of the IGZO film.
  • Other oxide semiconductor films include InGaO 3 (ZnO) 5 , magnesium zinc oxide (Mg x Z n1 -x O ), cadmium zinc oxide (Cd x Zn 1-x O), cadmium oxide (CdO), and the like. Also good.
  • a ZnO film to which one or more impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element, or Group 17 element are added may be used.
  • Such a ZnO film may be in an amorphous state, a polycrystalline state, or a microcrystalline state in which an amorphous state and a polycrystalline state are mixed.
  • the conductive film 9 includes a lower layer 9A including a metal (referred to as “first metal”) that can cause an oxidation-reduction reaction with the oxide semiconductor layer 7, and a second layer different from the first metal.
  • first metal a metal (eg, Ti, standard electrode potential: ⁇ 1.63 V) having a standard electrode potential lower than that of the metal contained in the oxide semiconductor (eg, In, standard electrode potential: ⁇ 0.34 V) is used. be able to.
  • a reaction layer of the first metal and the oxide semiconductor layer 7 can be formed between the source and drain electrodes and the oxide semiconductor layer 7, and the contact resistance between the two is greatly reduced.
  • the standard electrode potential of the second metal for example, Cu, standard electrode potential: +0.34 V
  • the standard electrode potential of the second metal may be higher than the standard electrode potential of the first metal, or higher than the metal contained in the oxide semiconductor. Also good.
  • the conductive film 9 having a two-layer structure in which the Ti layer is the lower layer 9A and the Cu layer or the Al layer is the upper layer 9B is formed by sputtering.
  • the reaction layer 15 is a layer obtained by an oxidation-reduction reaction between the first metal contained in the lower layer 9A and the oxide semiconductor, and includes at least the first metal and the third metal contained in the oxide semiconductor. .
  • Ti which is the first metal, diffuses from the lower layer 9 ⁇ / b> A of the conductive film 9 to the oxide semiconductor layer 7 side from the interface with the oxide semiconductor layer 7.
  • a redox reaction occurs between the diffused Ti and the IGZO of the oxide semiconductor layer 7, and the reaction layer 15 is formed.
  • the reaction layer 15 is a low resistance layer having a lower resistance than the oxide semiconductor layer 7. Therefore, the contact resistance between the source and drain electrodes formed from the conductive film 9 and the oxide semiconductor layer 7 can be reduced by interposing the reaction layer 15.
  • the lower layer 9A of the conductive film 9 contains Ti, and the oxide semiconductor is IGZO.
  • Ti standard electrode potential: ⁇ 1.63 V
  • In standard electrode potential: ⁇ 0.34 V
  • a reaction layer 15 containing titanium oxide and metal indium is obtained.
  • the lower layer 9A and the upper layer 9B metals such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), or alloys thereof, Alternatively, a film containing the metal nitride can be used as appropriate.
  • the lower layer 9A (a layer in contact with the oxide semiconductor layer 7) is preferably a metal film containing a first metal.
  • a layer other than the lower layer 9A (for example, the upper layer 9B) may be a conductive oxide film.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ITSO indium tin oxide containing silicon oxide
  • ITO indium oxide
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ITO indium tin oxide containing silicon oxide
  • I 2 O 3 indium oxide
  • SnO 2 tin oxide
  • a light-transmitting material such as zinc (ZnO) or titanium nitride, or a combination thereof may be used as appropriate.
  • the conductive film 9 may have a laminated structure including three or more layers.
  • a resist layer 17 having an opening on the portion of the oxide semiconductor layer 7 which becomes a channel is formed on the conductive film 9.
  • the upper layer 9B of the conductive film 9 is patterned using the resist layer 17 as a mask.
  • Either dry etching or wet etching may be employed.
  • nitric acid and hydrogen peroxide solution are used as the etching solution, and the portion of the upper layer 9B exposed from the resist layer 17 is removed by wet etching.
  • wet etching as shown, the ends E B of the upper electrode 11B, 13B opening side of the can will be formed on the inner side than the position R defined by the resist layer 17.
  • acetic acid, phosphoric acid, and nitric acid may be used as an etching solution.
  • the etchant is preferably selected so that the upper layer 9B is etched and the lower layer 9A is not etched. Thereby, the upper layer electrodes 11B and 13B are obtained.
  • the part 18 of the second metal contained in the upper layer 9B is not removed by etching and adheres to the surface of the lower layer 9A (here, the Ti surface).
  • portions of the lower layer 9A and the reaction layer 15 exposed from the resist layer 17 are removed by dry etching using the resist layer 17 as a mask. Thereby, lower layer electrodes 11A and 13A are obtained from the lower layer 9A.
  • the dry etching is performed under such a condition that a part 19 of the first metal (here, Ti) remains on the surface of the channel portion (channel region) 7c of the oxide semiconductor layer 7. In other words, it is performed under conditions that do not cause over-etching. Therefore, the surface portion of the oxide semiconductor layer 7 is hardly etched.
  • the first metal 19 remaining on the surface of the channel region 7 c is, for example, a part of the lower layer 9 ⁇ / b> A or a part of the reaction layer 15.
  • part of the second metal (Cu) 18 adhering to the surface of the lower layer 9A remains on the channel portion even after the lower layer 9A is removed by etching.
  • the second metal 18 is left attached to the surface of the first metal 19 existing as a residue. It is thought that there is.
  • fluorine gas such as CF 4 , NF 3 , SF 6 , CHF 3 , chlorine gas typified by Cl 2 , BCl 3 , SiCl 4, CCl 4, etc., or O 2 gas is used as the etching gas.
  • An inert gas such as He or Ar may be appropriately added to these gases.
  • the etching of the lower layer 9A is performed by dry etching, the horizontal etching does not occur unlike the wet etching. Accordingly, when viewed from above the substrate 1, the end portion EA on the opening side of the lower layer electrodes 11 ⁇ / b> A and 13 ⁇ / b> A substantially matches the end portion R on the opening portion side of the resist layer 17.
  • the lower layer electrode 11 ⁇ / b> A and the upper layer electrode 11 ⁇ / b> B constitute the source electrode 11
  • the lower layer electrode 13 ⁇ / b> A and the upper layer electrode 13 ⁇ / b> B constitute the drain electrode 13.
  • the source electrode 11 and the drain electrode 13 are electrically connected to the oxide semiconductor layer 7 through the reaction layer 15.
  • a region of the oxide semiconductor layer 7 that is not covered by any of the lower layer electrodes 11A and 13A and overlaps with the gate electrode 3 is a channel region 7c.
  • the concentration (Ti residue concentration) of the first metal 19 on the surface of the channel region 7c is, for example, about 1 ⁇ 10 14 pieces / cm 2 to 1 ⁇ 10 16 pieces / cm 2 .
  • the Ti residue concentration after dry etching is too higher than the above range, the Ti residue concentration may not be sufficiently reduced by subsequent wet etching.
  • the Ti residue concentration can be measured by, for example, total reflection fluorescent X-ray. It is also possible to analyze the Ti ratio on the surface of the channel region 7c by AES (Auger electron spectroscopy) or XPS (X-ray photoelectron spectroscopy).
  • the concentration of the second metal 18 (Cu adhesion concentration) can also be measured by the same method as Ti.
  • the Cu concentration on the surface of the channel region 7c after dry etching is, for example, 1 ⁇ 10 9 pieces / cm 2 or more and 1 ⁇ 10 13 pieces / cm 2 or less.
  • the first metal 19 existing on the channel region 7c is removed by wet etching.
  • the amount of the second metal (Cu) 18 remaining on the channel portion is also reduced.
  • the reaction layer 15 is separated into the source side and the drain side, and becomes the source side reaction layer 15s and the drain side reaction layer 15d, respectively. In this way, the oxide semiconductor TFT 100 is obtained.
  • a liquid that can etch the first metal 19 in particular without etching the oxide semiconductor layer 7 may be selected.
  • the surface treatment of the channel region 7c is performed using ammonia perwater (NH 4 OH + H 2 O 2 ) and the etching time of, for example, 60 sec.
  • the Ti residue concentration is, for example, 1 ⁇ 10 14 pieces / cm 2 or less, preferably 5 ⁇ 10 14 pieces / cm 2 or less, more preferably 1 ⁇ 10 13 pieces / cm 2 or less.
  • the Cu adhesion concentration is, for example, 1 ⁇ 10 12 pieces / cm 2 or less, more preferably 1 ⁇ 10 11 pieces / cm 2 or less.
  • the in-plane distribution of the first and second metals 19 and 18 is also uniform.
  • the atomic ratio of Ti and Cu on the surface of the channel region 7c is, for example, 5% or less, preferably 2% or less, respectively.
  • the “atomic ratio of titanium on the surface of the channel region” here means the ratio (atomic ratio) of the number of titanium atoms to the total number of atoms existing in the channel region 7 c in the vicinity of the surface of the channel region 7 c.
  • this step it is preferable to perform wet etching on the amount of the first metal 19 under conditions that do not cause over-etching. Thereby, the dimensional shift of lower layer electrode 11A, 13A by wet etching can be suppressed. In addition, since wet etching is performed on the first metal 19 after the lower layer 9A is removed by dry etching, the amount of the first metal 19 can be sufficiently reduced even if etching is performed under such conditions.
  • over-etching can also be performed in this step in order to more reliably remove the metals 18 and 19 existing on the channel region.
  • the overetching rate is preferably 20% or less, for example.
  • the end portions E A ′ of the lower layer electrodes 11A and 13A and the reaction layers 15s and 15d are formed slightly inside the end portions E B of the upper layer electrodes 11B and 13B.
  • the distance t between the end E A ′ in the substrate surface and the end E B of the upper layer electrodes 11B and 13B is preferably, for example, not less than 0 ⁇ m and not more than 0.2 ⁇ m.
  • the resist layer 17 is removed, and an interlayer insulating layer 21 is formed so as to cover the oxide semiconductor TFT 100 as shown in FIG.
  • the amount of the metals 18 and 19 may be further reduced by the stripping solution.
  • a first interlayer insulating layer (passivation film) 21A is formed as the interlayer insulating layer 21, and a second interlayer insulating layer 21B is further formed thereon.
  • a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like is formed by CVD. Can be used as appropriate.
  • the first interlayer insulating layer 21A may be formed using an insulating material having another film quality.
  • the second interlayer insulating layer 21B is preferably a layer made of an organic material, and may be, for example, a positive photosensitive resin film.
  • the first interlayer insulating layer 21A and before forming the second interlayer insulating layer 21B it is preferable to perform a heat treatment (annealing process) on the entire substrate at a temperature of about 350 ° C., for example. The reason for this will be described below.
  • the surface portion of the channel region 7c of the oxide semiconductor layer 7 is in contact with the conductive film 9, so that the oxide semiconductor in the channel region 7c is covered by the first metal. Due to partial reduction, oxygen vacancies are generated in the channel region 7c. For this reason, the conductivity of the channel region 7c is high. If the TFT is completed in this state, the off-leakage current is large, and desired characteristics may not be realized. On the other hand, when heat treatment is performed, the channel region 7c of the oxide semiconductor layer 7 is oxidized, so that oxygen vacancies in the channel region 7c can be reduced, and desired TFT characteristics can be realized.
  • the reaction between the source electrode 11 and the drain electrode 13 and the oxide semiconductor layer 7 further proceeds, and the reaction layers 15 s and 15 d formed therebetween become thick. Therefore, the resistance between the source electrode 11 and the drain electrode 13 and the oxide semiconductor layer 7 can be further reduced.
  • the temperature of the heat treatment is not particularly limited, but is, for example, 200 ° C. or higher and 400 ° C. or lower, preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heat treatment time is not particularly limited, but is, for example, 30 minutes or longer and 120 minutes or shorter.
  • the heat treatment may be performed after forming the second interlayer insulating layer 21B.
  • a source upper wiring may be formed on the interlayer insulating layer 21 so as to be connected to the source electrode 11 in the opening.
  • a pixel electrode may be formed on the interlayer insulating layer 21 so as to be connected to the drain electrode 13 in the opening.
  • the oxide semiconductor TFT 100 of the present embodiment is manufactured by the above method, there are the following advantages.
  • a wet etching process is performed.
  • the amount of the first metal 19 (Ti residue amount) and the amount of the second metal 18 (Cu adhesion amount) on the channel region 7c can be reduced. For this reason, it is possible to suppress degradation and variations in TFT characteristics caused by these metals 18 and 19.
  • FIG. 5A is a diagram illustrating the VI characteristic of the semiconductor device (Example) manufactured by the above method.
  • FIG. 5B illustrates VI characteristics of a semiconductor device (comparative example) manufactured by the same method as described above except that the wet etching process is not performed.
  • FIG. 5 shows that the threshold voltage is greatly shifted to the high voltage side in the comparative example. This is considered to be due to the influence of metal (Cu) deposited on the channel region.
  • the amount of metal (Cu) adhering to the channel region is reduced, a desired threshold voltage can be realized more reliably.
  • etching for separating the source electrode and the drain electrode has been performed by either dry etching or wet etching.
  • the conventional method when the conductive film is dry-etched under conditions of over-etching, the amount of metal present on the channel region can be reduced.
  • dry etching is performed under conditions that cause over-etching, the metal residue can be reduced, but the surface portion of the channel region 7c is removed, and desired TFT characteristics may not be obtained.
  • wet etching is performed under conditions that can sufficiently reduce metal residues, a dimensional shift increases. For example, the distance t shown in FIG. 4 is more than 0.2 ⁇ m.
  • the above method it is possible to reduce the residual amount of the first metal 19 on the channel region 7c while avoiding the above problems. Further, by reducing the amount of the first metal 19 residue, the amount of the second metal 18 deposited on the channel region 7c can also be reduced.
  • the first metal is preferably Ti. Since Ti easily reacts with the oxide semiconductor, the reaction layer 15 having a low resistance can be reliably formed at the interface between the oxide semiconductor layer 7 and the electrodes 11 and 13. On the other hand, the above method can reduce the Ti residue that easily causes oxygen vacancies in the channel region 7c, so that a more remarkable effect can be obtained.
  • the second metal may be molybdenum, tantalum, or tungsten.
  • the thickness of the lower layer 9A during film formation is preferably 50 nm or less, more preferably 35 nm or less.
  • the amount of the first metal (for example, Ti) 19 remaining after the etching of the lower layer 9A can be reduced as will be described later.
  • the thickness of the lower layer 9A is preferably 10 nm or more. Thereby, since the reaction layer 15 having a predetermined thickness (thickness after heat treatment: for example, 5 nm to 20 nm) can be formed, the on-resistance of the oxide semiconductor TFT can be more reliably reduced.
  • the oxide semiconductor TFT 100 includes a gate electrode 3 provided on the substrate 1, a gate insulating layer 5 covering the gate electrode 3, and an oxide semiconductor layer 7 formed on the gate insulating layer 5.
  • the oxide semiconductor layer 7 in this embodiment is, for example, an In—Ga—Zn—O-based semiconductor (IGZO) layer.
  • the oxide semiconductor layer 7 includes a channel region 7c and a source contact region 7s and a drain contact region 7d that are disposed on both sides of the channel region 7c.
  • the channel region 7 c overlaps with the gate electrode 3 through the gate insulating layer 5.
  • a source electrode 11 is provided on the source contact region 7 s of the oxide semiconductor layer 7.
  • a source side reaction layer 15 s is formed between the source contact region 7 s and the source electrode 11.
  • the source electrode 11 is electrically connected to the source contact region 7s through the source side reaction layer 15s.
  • a drain electrode 13 is provided on the drain contact region 7 d of the oxide semiconductor layer 7.
  • a drain side reaction layer 15 d is formed between the drain contact region 7 d and the drain electrode 13.
  • the drain electrode 13 is electrically connected to the drain contact region 7d through the drain side reaction layer 15d.
  • the source side reaction layer 15s and the drain side reaction layer 15d are separated.
  • the channel region 7c is not covered with the reaction layer.
  • the source electrode 11 and the drain electrode 13 have a laminated structure of two or more layers including the lower layer electrodes 11A and 13A and the upper layer electrodes 11B and 13B.
  • the lower layer electrodes 11A and 13A are layers including a first metal (for example, a Ti layer). These layers 11 ⁇ / b> A and 13 ⁇ / b> A are the lowest layers of the source electrode 11 and the drain electrode 13 and are in contact with the oxide semiconductor layer 7.
  • the upper layer electrodes 11B and 13B are layers (for example, Cu layers) containing a second metal other than the first metal. These layers 11B and 13B are formed in contact with the lower layers 11A and 13A.
  • the concentration of the first metal on the surface of the channel region 7c of the oxide semiconductor layer 7 is, for example, greater than 0 and 1 ⁇ 10 14 pieces / cm 2 or less, preferably 1 ⁇ 10 13 pieces / cm 2 .
  • the concentration of the second metal on the surface of the channel region 7c is, for example, greater than 0 and 1 ⁇ 10 12 / cm 2 or less, preferably 1 ⁇ 10 11 / cm 2 or less.
  • the end portions E A ′ of the lower and upper electrodes 11 A and 13 A of the source and drain electrodes 11 and 13 are channeled more than the end portions EB of the upper layer electrodes 11 B and 13 B. It is located on the region 7c side. This is because the upper layer electrodes 11B and 13B are patterned by wet etching, and most of the lower layer electrodes 11A and 13A are patterned by dry etching. Depending on the conditions of the wet etching in the step shown in FIG. 2 (c), there is a case where the upper electrode 11B, the end portion E B and the lower electrode 11A of 13B, and the 13A end E A 'substantially aligned.
  • the ends of the upper electrode and the ends of the lower electrode are substantially aligned means that the distance t between these ends is within 0.2 ⁇ m.
  • the upper electrode 11B, the end portion E B is the lower electrode 11A of 13B, even if than 13A ends E A of the 'located in the channel region 7c side, the distance t between the ends 0 It is possible to keep it within 2 ⁇ m.
  • the oxide semiconductor TFT 100 is covered with an interlayer insulating layer 21.
  • the structure and material of the interlayer insulating layer 21 are not particularly limited.
  • the interlayer insulating layer 21 in the present embodiment includes a first interlayer insulating layer (passivation film) 21A and a second interlayer insulating layer 21B formed on the first interlayer insulating layer 21A.
  • the oxide semiconductor TFT 100 of this embodiment is a channel etch type and not a channel protection type (etch stopper type)
  • an insulating film is formed between the source and drain electrodes 11 and 13 and the oxide semiconductor layer 7. Does not have. Therefore, the channel region 7 c is in contact with the insulating layer formed above the source and drain electrodes 11 and 13. In the illustrated example, the channel region 7c is in contact with the first interlayer insulating layer 21A.
  • the thickness of the channel region 7c is equal to or greater than the thickness of the source contact region 7s and the drain contact region 7d. This is because the surface portion of the channel region 7c is not removed in the etching process for forming the source and drain electrodes.
  • reaction layers 15s and 15d are formed on the surface portions of the source contact region 7s and the drain contact region 7d, the thicknesses of these regions are slightly reduced. For this reason, in the cross-sectional structure shown in the drawing, the surface of the channel region 7c is above the interface between the source contact region 7s and drain contact region 7d and the reaction layers 15s and 15d. Further, when viewed from the normal direction of the substrate 1, the end portions of the reaction layers 15s and 15d are substantially aligned with the end portions of the lower layers.
  • composition of reaction layer 15 in the present embodiment will be described.
  • Ti was used as the material (metal material) of the lower layer 9A of the conductive film 9
  • IGZO was used as the oxide semiconductor.
  • the heat treatment temperature after the formation of the interlayer insulating layer 21 was set to 350 ° C.
  • the composition of the obtained reaction layer 15 was examined by Auger electron spectroscopy.
  • FIG. 6 is a diagram showing the result of analyzing the bonding state of Ti and indium (In) in the reaction layer 15 by Auger electron spectroscopy.
  • the horizontal axis in FIG. 6 represents the depth from the upper surface of the lower layer (Ti layer) 9A, and the vertical axis represents the detected intensity.
  • reaction layer 15 Ti is in an oxide bonding state and In is in a metallic bonding state.
  • This is a reaction layer formed when the reaction layer 15 undergoes a redox reaction between Ti as a wiring material and IGZO as an oxide semiconductor, and oxidation of Ti and reduction of In occur simultaneously. It is shown that.
  • the composition of the reaction layer 15 generated by this reaction is, for example, Ti 39%, In 7%, Ga 6%, Zn 1%, O 47%.
  • the ratio of metal indium (metal-bonding second metal) in the total amount of In (second metal) is higher than the ratio in the oxide semiconductor layer 7.
  • the ratio of oxide titanium (first metal constituting the oxide) to the total amount of Ti (first metal) is higher than the ratio in the conductive film 9.
  • FIG. 7A to 7C show the oxide semiconductor TFT 100 when the thickness (thickness at the time of film formation) 9A of the lower layer (Ti film) 9A of the conductive film 9 is 10 nm, 35 nm, and 100 nm, respectively. It is a graph which shows the result of having calculated
  • the thickness of the upper layer (Cu film) 9B was 280 nm.
  • the S value is not particularly deteriorated as compared with the case where the thickness of the lower layer 9A is 10 nm or 35 nm. Was found to be larger. This is presumably because if the lower layer 9A is too thick, the Ti residue may not be sufficiently reduced even by wet etching.
  • the thickness of the lower layer 9A is, for example, 50 nm or less, preferably 35 nm or less, the TFT characteristics and in-plane variations are substantially the same regardless of the thickness of the lower layer 9A. Therefore, it was confirmed that desired TFT characteristics can be obtained more reliably by suppressing the thickness of the lower layer 9A (for example, 35 nm or less).
  • FIG. 8 is a graph showing the relationship between the thickness of the Ti film and the Ti concentration (Ti residue amount) on the surface of the oxide semiconductor channel region when the power when forming the Ti film by sputtering is changed. .
  • the Ti concentration is measured at the central portion and the peripheral portion of the substrate.
  • Ti residue amount the amount of Ti remaining on the channel region 7c after dry etching
  • the present inventor examined the relationship between the Ti film deposition power (sputtering power) and the reaction layer formed between the Ti film and the oxide semiconductor layer during the deposition of the Ti film. As a result, it was found that when the deposition power of the Ti film is low (for example, 2 kW), a reaction layer is easily formed, and when the deposition power is high (for example, 7.5 kW), it is difficult to form the reaction layer. That is, as the deposition power is lower, Ti diffuses and a thick reaction layer is formed. When a thick reaction layer is formed, Ti is not sufficiently removed in the dry etching process for the Ti film and the reaction layer, and the amount of Ti residue increases.
  • the deposition power of the Ti film is preferably 4.5 kW or more, more preferably 7.5 kW or more, although it depends on the thickness of the Ti film.
  • the amount of Ti residue can be more effectively reduced.
  • the thickness of the Ti film is set to 50 nm or less, and more preferably 30 nm or less, the amount of Ti residue can be suppressed even in the central portion of the substrate.
  • the deposition power of the Ti film is preferably set to 10 kW or less.
  • the thickness of the lower layer electrodes 11A and 13A in the completed oxide semiconductor TFT 100 is smaller than the thickness at the time of forming the Ti film 9A. This is because a part of the Ti film becomes a contact region (reaction layer).
  • the preferred thickness of the lower layer electrodes 11A and 13A is, for example, 5 nm or more and 50 nm or less.
  • FIGS. 9A to 9E are cross-sectional views showing respective steps when manufacturing a model (evaluation model) X of a semiconductor device used for evaluation.
  • the evaluation model X 3 ⁇ 4 cells are formed on the substrate, but the cross-sectional view shown in FIG. 9 shows the cross-sectional structure of a single cell.
  • FIG. 10 is a diagram showing a flow of the manufacturing process of the model X shown in FIG. 9 and the measurement process of the Ti residue amount and the Cu adhesion amount. The measurement of the amount of Ti residue and the amount of Cu adhesion are both performed using a total reflection X-ray fluorescence analyzer.
  • an IGZO film 107 is deposited as an oxide semiconductor film on a substrate (not shown) (step (i) in FIG. 10).
  • a Ti film 109A and a Cu film 109B are deposited in this order on the IGZO film 107 as a lower layer and an upper layer, respectively (steps (ii) and (iii) in FIG. 10).
  • the thickness of the Ti film 109A is 30 nm
  • the thickness of the Cu film 109B is 280 nm.
  • the sputtering power for forming the Ti film 109A is set to 7.5 kW.
  • a resist layer 117 having an opening is formed on the Cu film 109B. In this state, the amount of Cu on the IGZO film 107 is measured (TREX measurement I in FIG. 10).
  • etching solution a solution in which a predetermined amount of Cu is previously contained as an impurity in a mixed solution of nitric acid and hydrogen peroxide is used.
  • an amount of Cu that can be measured by TREX can be deposited on the Ti film.
  • a chemical solution after etching Cu films (thickness: 280 nm) formed on two substrates (320 ⁇ 400 mm) with a mixed solution of nitric acid and hydrogen peroxide is used as an etching solution.
  • the etching time is 120 seconds.
  • the amount of Cu 118 remaining on the Ti film 109A in the opening of the resist layer 117 is measured (TREX measurement II in FIG. 10).
  • the Ti film 109A is removed by dry etching using the resist layer 117 as a mask (step (v) in FIG. 10). After the etching of the Ti film 109A, the amount of Ti 119 and the amount of Cu 118 remaining on the IGZO film 107 are measured (TREX measurement III in FIG. 10).
  • a TMAH (Tetra Methyl Ammonium Hydroxide) developer (0.1%) or ammonia overwater (NH 4 ) is applied to the surface of the IGZO film 107 in the opening of the resist layer 117.
  • a wet etching process is performed using OH + H 2 O 2 ) as an etchant (step (vi) in FIG. 10).
  • the amount of Ti119 and Cu118 remaining on the IGZO film 107 is measured (TREX measurement IV in FIG. 10).
  • the resist layer 117 is peeled from the substrate by a stripping solution treatment (treatment time: 5 minutes) (step (vii) in FIG. 10). After peeling, the amounts of Ti and Cu remaining on the IGZO film 107 are measured (TREX measurement V in FIG. 10).
  • evaluation models X are manufactured, two of which use ammonia-hydrogen peroxide as an etchant for the wet etching process (step (iv)), and the other two use TMAH developer.
  • Other manufacturing methods and manufacturing conditions are the same.
  • FIG. 12 is a diagram showing a relationship between Ti residue amount and Cu adhesion amount in each process of the evaluation model.
  • the amount of Ti residue and the amount of Cu adhesion shown in FIG. 12 are average values of values measured in two cells (A1, B2, and C4 (see FIG. 11)) having different positions in the evaluation models X and Y.
  • the amounts of Ti X1 (Ti) to X4 (Ti) remaining on the IGZO film 107 after the etching of the Ti film 109A are: About 1000 ⁇ 10 10 atoms / cm 2 .
  • wet etching treatment step (vi)
  • the Ti amounts X 1a (Ti) and X 2a (Ti) are reduced to 1/10 or less.
  • wet etching process step (v)
  • the wet etching process is performed with the TMAH developer, it can be seen that the amounts of Ti X 3a (Ti) and X 4a (Ti) are almost the same as before the process.
  • the amount of Cu X 1 (Cu) 1 to X 4 (Cu) remaining on the IGZO film 107 after the etching of the Ti film 109A (step (v) ) is about 0.1 to 5 ⁇ 10 10 atoms / cm 2 .
  • wet etching treatment step (vi)
  • the amounts of Cu X 1a (Cu) and X 2a (Cu) are greatly reduced and fall below the measurement limit (measured value: 0 ⁇ 10 10 atoms / cm 2 ).
  • the amounts of Cu X 3a (Cu) and X 4a (Cu) may be slightly decreased or increased from before the process. .
  • the reason why the amount of Cu has increased from that before the processing is considered to be that Cu has adhered to the IGZO film 107 from the end face of the Cu film 109B in the processing step.
  • the amount of Ti Y 1 (Ti) to Y 4 (Ti) remaining on the IGZO film 107 after the etching of the Ti film 109A is about 10,000 ⁇ 10 10 atoms / cm 2 .
  • wet etching treatment step (vi)
  • the Ti amounts Y 1a (Ti) and Y 2a (Ti) are significantly reduced.
  • step (vi) when the wet etching process (step (vi)) is performed with the TMAH developer, the amounts of Ti Y 3a (Ti) and Y 4a (Ti) are almost the same as those before the process or slightly increase from those before the process. I understand that. The reason for the increase is thought to be that Ti adhered to the IGZO film 107 from the end face of the Ti film 109A in the processing step.
  • the amount of Cu Y 1 (Cu) to Y 4 (Cu) remaining on the IGZO film 107 after the etching (step (v)) of the Ti film 109A is about 100 ⁇ 10 10 atoms / cm. 2 .
  • wet etching treatment step (vi)
  • the amounts of Cu Y 1a (Cu) and Y 2a (Cu) are reduced to 10 ⁇ 10 10 atoms / cm 2 or less.
  • the wet etching process (step (vi)) is performed with the TMAH developer, the amounts of Cu Y 3a (Cu) and Y 4a (Cu) are only slightly decreased from those before the process.
  • the greater the amount of Ti residue the greater the amount of Cu deposited. Therefore, it was confirmed that the adhesion amount of Cu can be reduced by reducing the amount of Ti residue.
  • step (vi) it was found that when ammonia overwater was used as the etchant in the wet etching process (step (vi)), the amount of Ti residue could be reduced, and the amount of Cu adhesion could be reduced accordingly.
  • the TMAH developer is used as the etching solution, the amount of Ti residue cannot be reduced, so that the amount of Cu deposited cannot be reduced. Therefore, it was confirmed that the TMAH developer does not have an effect of removing Cu.
  • evaluation model X Ti film thickness: 30 nm
  • evaluation model Y Ti film thickness: 100 nm
  • FIG. 13 is a diagram showing the relationship between the amount of Cu deposited and the amount of Ti residue before the wet etching process after etching the Ti film in the above three cells of each evaluation model.
  • the Ti residue amount is about 1000 ⁇ 10 10 atoms / cm 2 or less and the Cu adhesion amount is as small as 10 ⁇ 10 10 atoms / cm 2 or less regardless of the in-plane position.
  • the evaluation model Y it was found that the variation in Ti residue amount was considerably large depending on the in-plane position, and the characteristics were likely to vary.
  • Cu adheres more easily than the peripheral portion at the central portion (B2 cell) of the substrate.
  • Ti is used as the first metal and Cu is used as the second metal, but the same tendency is observed even when other metals are used.
  • the formation method and configuration of the oxide semiconductor TFT in the present embodiment are not limited to the method and configuration described above with reference to FIGS.
  • FIG. 14 is a diagram illustrating a cross-sectional structure of another oxide semiconductor TFT 200 in this embodiment.
  • a part of the first metal here, titanium
  • the end of the source side reaction layer 15s on the channel region side extends a distance u closer to the drain electrode 13 than the end of the lower layer electrode 11A on the channel region side.
  • the end of the drain side reaction layer 15d on the channel region side extends a distance v closer to the source electrode 11 than the end of the lower layer electrode 13A on the channel region side.
  • the distances u and v vary depending on the annealing conditions (annealing temperature and time).
  • the channel region is a portion 7c 'located between the reaction layers 15s and 15d.
  • the concentration of the first metal on the surface of the channel region indicates the concentration of the first metal on the surface of the channel region 7c ′ in the illustrated example.
  • the first metal contained in the reaction layers 15s and 15d that extend to the channel region side is not included in the metal residue.
  • Embodiments of the present invention can be widely applied to various semiconductor devices having an oxide semiconductor TFT and an oxide semiconductor TFT.
  • circuit boards such as active matrix substrates, liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as image sensor devices, image input devices, fingerprint readers, etc. It can also be applied to other electronic devices.
  • circuit boards such as active matrix substrates, liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as image sensor devices, image input devices, fingerprint readers, etc. It can also be applied to other electronic devices.
  • EL organic electroluminescence
  • imaging devices such as image sensor devices, image input devices, fingerprint readers, etc. It can also be applied to other electronic devices.
  • Gate electrode 5 Gate insulating layer 7 Oxide semiconductor layer (active layer) 7s source contact region 7d drain contact region 7c channel region 9A lower layer 9B upper layer 9 conductive film 11 source electrode 13 drain electrode 11A, 13A lower layer electrode 11B, 13B upper layer electrode 15 reaction layer 15s source side reaction layer 15d drain side reaction layer 21 interlayer insulation Layer 21A First interlayer insulating layer (passivation film) 21B Second interlayer insulating layer 100, 200 Oxide semiconductor TFT

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Abstract

　半導体装置の製造方法は、酸化物半導体層（７）の上に、第１の金属を含む下層（９Ａ）と第２の金属を含む上層（９Ｂ）とを含む導電膜（９）を形成するとともに、下層（９Ａ）と酸化物半導体層（７）との界面に、第１の金属と酸化物半導体層（７）に含まれる第３の金属とを含む反応層（１５）を形成する工程と、導電膜（９）および反応層（１５）のうち酸化物半導体層（７）のチャネル領域（７ｃ）となる領域上に位置する部分を除去する工程であって、除去した後のチャネル領域となる領域上には第１および第２の金属が残る、工程と、ウェットエッチング処理により、チャネル領域となる領域上に残る第１の金属の少なくとも一部および第２の金属の少なくとも一部を除去する工程とを包含する。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
　ボトムゲート構造を有する酸化物半導体ＴＦＴでは、通常、酸化物半導体層上に形成された導電層をエッチングすることにより、ソースおよびドレイン電極を形成する（ソース・ドレイン分離工程）。このとき、エッチングによる酸化物半導体層へのダメージを抑制するために、酸化物半導体層のチャネル部分を保護膜で覆った状態で、導電層のエッチングを行うこともできる。このようにして得られるＴＦＴを「チャネル保護型（またはエッチストッパ型）」と称する。これに対し、チャネル部分を保護膜で覆わずに導電層のエッチングを行うことによって得られるＴＦＴを「チャネルエッチ型」と称する。
　特許文献１には、チャネルエッチ型のボトムゲート構造を有する酸化物半導体ＴＦＴの製造方法が開示されている。特許文献１に開示された方法では、導電層および酸化物半導体層に対してドライエッチングを行うことにより、導電層からソースおよびドレイン電極を形成するとともに、酸化物半導体層の一部を除去して凹部を形成する。
　また、特許文献２は、チャネルエッチ型のボトムゲート構造を有する酸化物半導体ＴＦＴにおいて、銅（Ｃｕ）からなるソースおよびドレイン電極と酸化物半導体層との間に、チタン（Ｔｉ）層を設けることを開示している。特許文献２には、Ｔｉ層は、ソースおよびドレイン電極と酸化物半導体層との間の抵抗を低減し、これらの間に安定した接合を形成し、かつ、酸化物半導体層への銅の拡散を妨げると記載されている。
特開２０１０－１２３９２３号公報 米国特許出願公開第２０１０／０１７６３９４号明細書
　従来の酸化物半導体ＴＦＴでは、酸化物半導体層とは異なる材料からなるソースおよびドレイン電極と酸化物半導体層とを接触させることから、これらの間のコンタクト抵抗が高いという問題がある。
　これに対し、本発明者は、コンタクト抵抗を低減する目的で種々の検討を行った。その結果、ソースおよびドレイン電極と酸化物半導体層との間に、ソースおよびドレイン電極に含まれる金属と酸化物半導体との反応層を形成すると、ソースおよびドレイン電極と酸化物半導体層とのコンタクト抵抗を従来よりも低く抑えることが可能になることを見出した。ソースおよびドレイン電極の材料（配線材料）は、酸化物半導体と酸化還元反応を生じて反応層を形成し得る金属であればよく、例えばチタン（Ｔｉ）である。また、ソースおよびドレイン電極を、反応層を形成する金属（例えばＴｉ）と他の金属（例えばＣｕ）とを含む積層膜を用いて形成した場合でも、上記と同様に、コンタクト抵抗を低減できることを見出した。従って、任意の配線材料を用いつつ、コンタクト抵抗を低減することが可能になる。
　しかしながら、本発明者がさらに検討を重ねたところ、チャネルエッチ型のＴＦＴに上記のコンタクト構造を適用すると、以下のような問題があることが分かった。以下、ソースおよびドレイン電極を形成するための導電膜として、Ｔｉ膜上にＣｕ膜が形成された積層膜（Ｃｕ／Ｔｉ膜）を用いる場合を例に説明する。
　チャネルエッチ型では、酸化物半導体層上に形成したＣｕ／Ｔｉ膜をエッチングして、ソースおよびドレイン電極を形成する。このとき、エッチング後も酸化物半導体層のチャネル部分に、下層に含まれる金属（Ｔｉ）が残る場合がある。上述したように、この金属は酸化物半導体と酸化還元反応を生じ得ることから、チャネル部分上にそのような金属が残ると、残った金属（以下、「金属残渣」という。）が酸化されて、チャネル部分に酸素欠損を生じるおそれがある。このため、チャネル部分上に残った金属の量（以下、「金属残渣量」という。）により、ＴＦＴの初期特性にばらつきが生じ、信頼性が低下するおそれがある。また、導電膜のエッチングをドライエッチングで行うと、エッチング条件により、チャネル部分上の金属残渣量が不均一となりやすく、所望のＴＦＴ特性を安定して実現できない場合がある。特に、下層の材料としてＴｉを用いると、ＴｉはＭｏなどの他の金属よりも酸化物半導体と酸化還元反応を生じやすいことから、酸化物半導体層のチャネル部分に酸素欠損が発生しやすい。従って、キャリア濃度が増加し、オフリーク特性が低下するおそれがある。
　さらに、本発明者は、上記のような積層膜を用いた場合、エッチング後の酸化物半導体層のチャネル部分に、上層の材料であるＣｕが付着し、これによって、所望のＴＦＴ特性が得られない場合があることを見出した。具体的には、閾値が大きくなったり、Ｓ値が増大することがあることが分かった。
　上記問題に対し、特許文献１に開示された方法のように、導電膜をエッチングしてソースおよびドレイン電極を形成する工程において、酸化物半導体層の表面部分までエッチングすれば（オーバーエッチ）、酸化物半導体層のチャネル部分上に残る金属の量を大幅に低減することが可能である。しかしながら、オーバーエッチによりチャネル部分が薄くなり、所望のＴＦＴ特性が得られない可能性がある。また、エッチングによって酸化物半導体層に酸素欠損が生じやすくなり、酸化物半導体層の抵抗が低くなる（オフ電流が大きくなる）おそれもある。一方、導電膜に対して、ドライエッチングに代わってウェットエッチングを行うこともできるが、この場合でも、チャネル部分上における金属残渣量を十分に低減するためにはオーバーエッチを行う必要があり、寸法シフトが大きくなる。このため、チャネル長を正確に制御することが困難となる。
　なお、特許文献１および２には、導電膜として積層膜を用いる場合に、チャネル部分に上層の材料が付着するという問題について言及されておらず、認識すらされていない。従って、その付着量を減らすための措置について何ら記載されていない。
　本発明は上記事情に鑑みてなされたものであり、その目的は、チャネルエッチ型の酸化物半導体ＴＦＴにおいて、ソースおよびドレイン電極を形成するためのエッチングを行った後に酸化物半導体層上に残る金属の量を低減し、ＴＦＴ特性や信頼性の低下を抑制することにある。
　本発明の実施形態の半導体装置の製造方法は、（Ａ）基板上にゲート電極を形成する工程と、（Ｂ）前記ゲート電極を覆うようにゲート絶縁層を形成する工程と、（Ｃ）前記ゲート絶縁層の上に酸化物半導体層を形成する工程と、（Ｄ）前記酸化物半導体層の上に、第１の金属を含む下層と第２の金属を含む上層とを含む導電膜を形成するとともに、前記下層と前記酸化物半導体層との界面に、前記第１の金属と前記酸化物半導体層に含まれる第３の金属とを含む反応層を形成する工程と、（Ｅ）前記導電膜および前記反応層のうち前記酸化物半導体層のチャネル領域となる領域上に位置する部分を除去する工程であって、除去した後の前記チャネル領域となる領域上には前記第１および第２の金属が残る、工程と、（Ｆ）ウェットエッチング処理により、前記チャネル領域となる領域上に残る第１の金属の少なくとも一部および第２の金属の少なくとも一部を除去する工程とを包含する。
　ある好ましい実施形態において、前記工程（Ｅ）は、前記下層上に前記第２の金属が残るような条件で、前記上層をウェットエッチングによって除去する工程（Ｅ１）と、前記下層をドライエッチングによって除去する工程（Ｅ２）とを含む。
　ある好ましい実施形態において、前記工程（Ｆ）の前記ウェットエッチング処理では、アンモニア過水をエッチング液として用いる。
　ある好ましい実施形態において、前記導電膜における前記下層の厚さは１０ｎｍ以上７０ｎｍ以下である。
　ある好ましい実施形態において、前記導電膜における前記下層は、スパッタ法を用いて、４．５ｋＷ以上のスパッタパワーで形成される。
　ある好ましい実施形態において、前記第３の金属は、前記第１の金属の標準電極電位よりも高い標準電極電位を有する。
　前記第１の金属はチタンであってもよい。
　前記第２の金属は銅であってもよい。
　前記酸化物半導体層はＩＧＺＯ層であり、前記第３の金属はインジウムであってもよい。
　本発明の実施形態の半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、前記薄膜トランジスタは、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソースコンタクト領域およびドレインコンタクト領域とを有する酸化物半導体層と、前記基板と前記酸化物半導体層との間に、前記酸化物半導体層の少なくともチャネル領域と重なるように配置されたゲート電極と、前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁層と、前記ソースコンタクト領域と電気的に接続されたソース電極と、前記ドレインコンタクト領域と電気的に接続されたドレイン電極と、前記ソースコンタクト領域と前記ソース電極との間に形成されたソース側反応層と、前記ドレインコンタクト領域と前記ドレイン電極との間に形成されたドレイン側反応層とを含み、前記ソース電極および前記ドレイン電極は、第１の金属を含む下層電極と、前記下層電極の上に形成され、前記第１の金属とは異なる第２の金属を含む上層電極とを有し、前記基板の法線方向から見たとき、前記下層電極のチャネル領域側の端部は、前記上層電極のチャネル領域側の端部と略整合している、または、前記上層電極のチャネル領域側の端部よりもチャネル領域側に位置しており、前記ソース側反応層および前記ドレイン側反応層は、前記第１の金属と、前記酸化物半導体層に含まれる第３の金属とを含み、かつ、前記酸化物半導体層よりも抵抗の低い層であり、前記チャネル領域の表面における前記第１の金属の濃度は０より大きく１×１０15個／ｃｍ2以下であり、前記チャネル領域の表面における前記第２の金属の濃度は０より大きく１×１０11個／ｃｍ2以下である。
　ある好ましい実施形態において、前記下層電極の厚さは５ｎｍ以上５０ｎｍ以下である。
　本発明の実施形態によると、チャネルエッチ型の酸化物半導体ＴＦＴにおいて、酸化物半導体と反応層を形成し得る第１の金属を含む下層と、第２の金属を含む上層とを有する導電膜を用いてソースおよびドレイン電極を形成するので、ソースおよびドレイン電極と酸化物半導体層とのコンタクト抵抗を低減できる。また、ソースおよびドレイン電極を分離するためのエッチング工程後に、酸化物半導体層のチャネル部分上に存在する第１の金属および第２の金属の量を低減できる。従って、チャネル部分上のこれらの金属に起因するＴＦＴ初期特性のばらつきやＴＦＴ特性の低下を抑制できる。
（ａ）～（ｅ）は、それぞれ、本発明による実施形態の酸化物半導体ＴＦＴ１００の製造方法の一例を説明するための工程断面図である。 （ａ）～（ｄ）は、それぞれ、本発明による実施形態の酸化物半導体ＴＦＴ１００の製造方法の一例を説明するための工程断面図である。 酸化物半導体ＴＦＴ１００の製造プロセスのフローを示す図である。 本発明の実施形態による実施形態の他の半導体装置を例示する断面図である。 （ａ）は、ウェットエッチング処理を行った場合の半導体装置（実施例）のＶ－Ｉ特性を示す図であり、（ｂ）は、ウェットエッチング処理を行わないで製造した半導体装置（比較例）のＶ－Ｉ特性を示す図である。 本発明の実施形態における反応層の組成の一例を示す図である。 （ａ）～（ｃ）は、それぞれ、ソースおよびドレイン電極を形成するための導電膜の下層（Ｔｉ膜）の厚さが１０、３５、１００ｎｍの場合の半導体装置のＶ－Ｉ特性を示す図である。 導電膜の下層であるＴｉ膜の厚さと、Ｔｉ膜のエッチング後のチャネル領域表面におけるＴｉ濃度との関係を示す図である。 （ａ）～（ｅ）は、それぞれ、チャネル領域表面に存在するＴｉおよびＣｕ量を評価するための評価用モデルの製造方法を示す工程断面図である。 図９に示す評価用モデルの製造方法およびその際のＣｕ、Ｔｉ量の測定工程を説明するための図である。 評価用モデルにおける各セルを示す平面図である。 評価用モデルＸ、Ｙにおいて、ウェットエッチング処理前および処理後のチャネル領域に存在するＴｉ量（Ｔｉ残渣量）およびＣｕ量（Ｃｕ付着量）を示す図である。 評価用モデルＸ、ＹのＡ１、Ｃ４、Ｂ２セルにおける、Ｔｉ残渣量とＣｕ付着量との関係を示す図である。 本発明による他の実施形態の酸化物半導体ＴＦＴ２００を例示する断面図である。
　以下、図面を参照しながら、本発明による半導体装置の一実施形態を説明する。本実施形態の半導体装置は、チャネルエッチ型の酸化物半導体ＴＦＴを備えている。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。ここでは、まず、本実施形態における酸化物半導体ＴＦＴの製造方法を説明する。
　図１および図２は、本実施形態における酸化物半導体ＴＦＴの製造方法の一例を説明するための工程断面図である。図３は、本実施形態の半導体装置の製造方法のフローを示す図である。
　まず、図１（ａ）に示すように、基板１にゲート電極３を形成する。ゲート電極３は、例えば、スパッタ法等で基板１上に導電膜（厚さ：５０ｎｍ～３００ｎｍ）を形成した後、導電膜を所望の形状に加工することによって形成できる。
　基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等の基板を用いることができる。導電膜としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。本実施形態では、スパッタ法により、アルミニウム（Ａｌ）を下層とし、チタン（Ｔｉ）を上層とする積層構造を有する導電膜（厚さ：３００ｎｍ）を形成し、レジストからなるマスクを用いて、フォトリソグラフィにより、導電膜を所望の形状に加工してゲート電極３を得る。
　続いて、図１（ｂ）に示すように、ゲート電極３を覆うように、ゲート絶縁層５を形成する。ゲート絶縁層５は、ＣＶＤ法等によって形成され得る。
　ゲート絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。また、低い成膜温度でゲートリーク電流の少ない緻密なゲート絶縁層５を形成するために、アルゴンなどの希ガス元素を反応ガスに含ませてゲート絶縁層５中に混入させてもよい。本実施形態では、ＳｉＨ4およびＮＨ3を反応ガスとして、厚さが１００ｎｍ～４００ｎｍの窒化珪素層を下層とし、厚さが５０～１００ｎｍの酸化珪素層を上層とする２層構造のゲート絶縁層５を形成する。
　次いで、図１（ｃ）に示すように、ゲート絶縁層５上に酸化物半導体層７を形成する。具体的には、スパッタ法を用いて、例えば厚さが３０ｎｍ以上１００ｎｍ以下の酸化物半導体膜をゲート絶縁層５上に形成する。この後、フォトリソグラフィにより、酸化物半導体膜のパターニングを行い、酸化物半導体層７を得る。酸化物半導体層７は、ゲート絶縁層５を介してゲート電極３と重なるように配置される。
　ここでは、酸化物半導体層７として、Ｉｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体膜（ＩＧＺＯ膜）をパターニングすることによって形成する。なお、Ｉｎ、ＧａおよびＺｎの割合は上記に限定されず適宜選択され得る。ＩＧＺＯ膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層７を形成してもよい。他の酸化物半導体膜は、ＩｎＧａＯ3（ＺｎＯ）5、酸化マグネシウム亜鉛（ＭｇxＺn1－ｘO）又は酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）、酸化カドミウム（ＣｄＯ）などであってもよい。また、１族元素、１３族元素、１４族元素、１５族元素又は１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯ膜を用いてもよい。そのようなＺｎＯ膜は非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態であってもよい。
　次いで、図１（ｄ）に示すように、酸化物半導体層７の上に、ソース電極およびドレイン電極となる導電膜９を形成する。本実施形態では、導電膜９として、酸化物半導体層７と酸化還元反応を生じ得る金属（「第１の金属」と称する。）を含む下層９Ａと、第１の金属とは異なる第２の金属を含む上層９Ｂとからなる積層膜を用いる。第１の金属としては酸化物半導体に含まれる金属（例えばＩｎ、標準電極電位：－０．３４Ｖ）よりも低い標準電極電位を有する金属（例えばＴｉ、標準電極電位：－１．６３Ｖ）を用いることができる。これにより、後述するように、ソースおよびドレイン電極と酸化物半導体層７との間に、第１の金属と酸化物半導体層７との反応層を形成でき、両者の接触抵抗を大幅に低減することが可能になる。第２の金属として、例えばＣｕ、Ａｌなどを用いることができる。第２の金属の標準電極電位（例えばＣｕ、標準電極電位：＋０．３４Ｖ）は、第１の金属の標準電極電位よりも高くてもよく、また、酸化物半導体に含まれる金属よりも高くてもよい。
　本実施形態では、スパッタ法により、Ｔｉ層を下層９Ａ、Ｃｕ層またはＡｌ層を上層９Ｂとする２層構造の導電膜９を形成する。
　この工程において、酸化物半導体層７と接するように下層９Ａを形成すると、図示するように、酸化物半導体層７と下層９Ａとの間に反応層１５が形成される。反応層１５は、下層９Ａに含まれる第１の金属と酸化物半導体との酸化還元反応によって得られる層であり、少なくとも第１の金属と、酸化物半導体に含まれる第３の金属とを含む。図示する例では、導電膜９の下層９Ａから第１の金属であるＴｉが、酸化物半導体層７との界面から酸化物半導体層７側に拡散する。この結果、拡散したＴｉと、酸化物半導体層７のＩＧＺＯとの間で酸化還元反応が生じ、反応層１５が形成される。この反応層１５は、酸化物半導体層７よりも抵抗の低い低抵抗層である。従って、反応層１５を介在させることにより、導電膜９から形成されるソースおよびドレイン電極と、酸化物半導体層７との間のコンタクト抵抗を低減できる。
　上述したように、本実施形態では、導電膜９の下層９ＡがＴｉを含み、酸化物半導体がＩＧＺＯである。この場合、第１の金属であるＴｉ（標準電極電位：－１．６３Ｖ）が酸化されて酸化チタンとなると同時に、ＩＧＺＯ中の第３の金属であるＩｎ（標準電極電位：－０．３４Ｖ）が還元されて金属インジウムとなる。この結果、酸化チタンおよび金属インジウムを含む反応層１５が得られる。
　下層９Ａおよび上層９Ｂとして、それぞれ、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。下層９Ａ（酸化物半導体層７と接する層）は第１の金属を含む金属膜であることが好ましい。下層９Ａ以外の層（例えば上層９Ｂ）は導電性酸化物膜であってもよい。導電性材料として、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ2Ｏ3）、酸化錫（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、窒化チタン等の透光性を有する材料、あるいはこれらを適宜組み合わせて用いても良い。なお、導電膜９は３層以上の層からなる積層構造を有していてもよい。
　この後、図１（ｅ）に示すように、導電膜９の上に、酸化物半導体層７のうちチャネルとなる部分上に開口部を有するレジスト層１７を形成する。
　次に、図２（ａ）に示すように、レジスト層１７をマスクとして、導電膜９の上層９Ｂのパターニングを行う。ドライエッチングおよびウェットエッチングのどちらを採用してもよい。ここでは、エッチング液として例えば硝酸および過酸化水素水を用い、上層９Ｂのうちレジスト層１７から露出した部分をウェットエッチングによって除去する。ウェットエッチングを採用すると、図示するように、上層電極１１Ｂ、１３Ｂの開口部側の端部ＥBは、レジスト層１７によって規定される位置Ｒよりも内側に形成されることになる。なお、エッチング液として、酢酸、リン酸および硝酸を用いてもよい。エッチング液は、上層９Ｂがエッチングされ、かつ、下層９Ａがエッチングされないように、選択されることが好ましい。これにより、上層電極１１Ｂ、１３Ｂが得られる。
　このエッチング工程において、上層９Ｂに含まれる第２の金属の一部１８はエッチングで除去されず、下層９Ａの表面（ここではＴｉ表面）に付着する。
　続いて、図２（ｂ）に示すように、レジスト層１７をマスクとして、ドライエッチングにより、下層９Ａおよび反応層１５のうちレジスト層１７から露出している部分を除去する。これにより、下層９Ａから下層電極１１Ａ、１３Ａが得られる。
　ドライエッチングは、酸化物半導体層７のうちチャネルとなる部分（チャネル領域）７ｃの表面上に第１の金属（ここではＴｉ）の一部１９が残るような条件で行う。言い換えると、オーバーエッチングが起こらない条件で行う。従って、酸化物半導体層７の表面部分はほとんどエッチングされない。チャネル領域７ｃの表面に残る第１の金属１９は、例えば下層９Ａの一部や反応層１５の一部である。このとき、図示するように、下層９Ａの表面に付着していた第２の金属（Ｃｕ）１８の一部は、下層９Ａがエッチングによって除去された後もチャネル部分上に残る。なお、後述する第１および第２の金属１９、１８の量の相関関係等を鑑みると、第２の金属１８は、残渣として存在する第１の金属１９の表面に付着した状態で残されていると考えられる。
　本工程では、エッチングガスとして、ＣＦ4、ＮＦ3、ＳＦ6、ＣＨＦ3等のフッ素系又はＣｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4等を代表とする塩素系ガス、あるいはＯ2のガスを用いることができる。これらのガスに、ＨｅやＡｒ等の不活性ガスを適宜加えてもよい。
　下層９Ａのエッチングはドライエッチングによって行われるため、ウェットエッチングのように横方向のエッチングは起こらない。従って、基板１の上方から見たとき、下層電極１１Ａ、１３Ａの開口部側の端部ＥAは、レジスト層１７の開口部側の端部Ｒに略整合する。
　この例では、下層電極１１Ａおよび上層電極１１Ｂはソース電極１１を構成し、下層電極１３Ａおよび上層電極１３Ｂはドレイン電極１３を構成する。ソース電極１１およびドレイン電極１３は、反応層１５を介して酸化物半導体層７と電気的に接続される。酸化物半導体層７のうち下層電極１１Ａ、１３Ａの何れにも覆われておらず、かつ、ゲート電極３と重なっている領域はチャネル領域７ｃとなる。この状態において、チャネル領域７ｃの表面における第１の金属１９の濃度（Ｔｉ残渣濃度）は、例えば１×１０14個／ｃｍ2以上１×１０16個／ｃｍ2以下程度である。ドライエッチング後のＴｉ残渣濃度が上記範囲よりも高すぎると、その後のウェットエッチングで十分にＴｉ残渣濃度を低減できない場合がある。Ｔｉ残渣濃度は、例えば全反射蛍光Ｘ線などによって測定され得る。また、ＡＥＳ（オージェ電子分光法）やＸＰＳ（Ｘ線光電子分光法）により、チャネル領域７ｃの表面におけるＴｉの比率を分析することも可能である。第２の金属１８の濃度（Ｃｕ付着濃度）も、Ｔｉと同様の方法で測定できる。ドライエッチング後のチャネル領域７ｃの表面におけるＣｕ濃度は、例えば１×１０9個／ｃｍ2以上１×１０13個／ｃｍ2以下である。
　続いて、図２（ｃ）に示すように、チャネル領域７ｃ上に存在する第１の金属１９をウェットエッチング処理により除去する。このとき、チャネル部分上に残留していた第２の金属（Ｃｕ）１８の量も低減される。この工程により、反応層１５はソース側とドレイン側とに分離され、それぞれ、ソース側反応層１５ｓおよびドレイン側反応層１５ｄとなる。このようにして、酸化物半導体ＴＦＴ１００を得る。
　ウェットエッチング処理で使用するエッチング液としては、酸化物半導体層７をエッチングせず、特に第１の金属１９をエッチングできるような液を選択すればよい。ここでは、アンモニア過水（ＮＨ4ＯＨ＋Ｈ2Ｏ2）を用い、エッチング時間を例えば６０ｓｅｃとして、チャネル領域７ｃの表面処理を行う。これにより、第１の金属（Ｔｉ）１９の量のみでなく、第２の金属（Ｃｕ）１８の量も大幅に低減される。Ｔｉ残渣濃度は、例えば１×１０14個／ｃｍ2以下、好ましくは５×１０14個／ｃｍ2以下、より好ましくは１×１０13個／ｃｍ2以下となる。Ｃｕ付着濃度は、例えば１×１０12個／ｃｍ2以下、より好ましくは１×１０11個／ｃｍ2以下となる。また、第１および第２の金属１９、１８の面内分布もそれぞれ均一となる。
　また、チャネル領域７ｃの表面におけるＴｉおよびＣｕの原子比は、それぞれ、例えば５％以下、好ましくは２％以下である。ここでいう「チャネル領域の表面におけるチタンの原子比」は、チャネル領域７ｃの表面近傍において、チャネル領域７ｃに存在する総原子数に対するチタン原子数の割合（原子比）を意味する。
　本工程では、第１の金属１９の量に対して、オーバーエッチングが起こらない条件でウェットエッチングを行うことが好ましい。これにより、ウェットエッチングによる下層電極１１Ａ、１３Ａの寸法シフトを抑制できる。また、下層９Ａをドライエッチングで除去した後の第１の金属１９に対してウェットエッチングを行うので、そのような条件でエッチングを行っても第１の金属１９の量を十分に低減できる。
　なお、チャネル領域上に存在する金属１８、１９をより確実に除去するために、本工程でオーバーエッチングを行うこともできる。オーバーエッチング率は例えば２０％以下であることが好ましい。オーバーエッチング率によっては、図４に例示するように、下層電極１１Ａ、１３Ａおよび反応層１５ｓ、１５ｄの端部ＥA’は、上層電極１１Ｂ、１３Ｂの端部ＥBよりも若干内側に形成されることもある。このときでも、基板面内における端部ＥA’と上層電極１１Ｂ、１３Ｂの端部ＥBとの距離ｔは、例えば０μｍ以上０．２μｍ以内であることが好ましい。これにより、これらの金属１８、１９をより確実に除去するとともに、寸法シフトに起因する特性の低下を抑制できる。
　この後、レジスト層１７を除去して、図２（ｄ）に示すように、酸化物半導体ＴＦＴ１００を覆うように層間絶縁層２１を形成する。レジスト層１７を除去する際に、その剥離液で金属１８、１９の量をさらに低減できる可能性がある。
　本実施形態では、層間絶縁層２１として、第１層間絶縁層（パッシベーション膜）２１Ａを形成し、さらに、その上に、第２層間絶縁層２１Ｂを形成する。第１層間絶縁層２１Ａとして、ＣＶＤ法により、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。なお、さらに他の膜質を有する絶縁性材料を用いて第１層間絶縁層２１Ａを形成してもよい。第２層間絶縁層２１Ｂは、有機材料からなる層であることが好ましく、例えばポジ型の感光性樹脂膜であってもよい。
　第１層間絶縁層２１Ａを形成した後、第２層間絶縁層２１Ｂを形成する前に、基板全体に例えば３５０℃程度の温度で熱処理（アニール処理）を行うことが好ましい。この理由を以下に説明する。
　図１（ｄ）を参照しながら前述した工程において、酸化物半導体層７のチャネル領域７ｃの表面部分が導電膜９と接していたので、チャネル領域７ｃの酸化物半導体は第１の金属によって一部還元され、チャネル領域７ｃ内に酸素欠損が生じている。このため、チャネル領域７ｃの導電率が高くなっており、このままの状態でＴＦＴを完成させると、オフリーク電流が大きく、所望の特性を実現できないおそれがある。これに対し、熱処理を行うと、酸化物半導体層７のチャネル領域７ｃが酸化される結果、チャネル領域７ｃ内の酸素欠損を低減でき、所望のＴＦＴ特性を実現できる。なお、同時に、ソース電極１１およびドレイン電極１３と酸化物半導体層７との反応がさらに進み、これらの間に形成されていた反応層１５ｓ、１５ｄが厚くなる。従って、ソース電極１１およびドレイン電極１３と酸化物半導体層７との間の抵抗をさらに低く抑えることができる。
　熱処理の温度は特に限定しないが、例えば２００℃以上４００℃以下、好ましくは３５０℃以上４００℃以下である。熱処理時間も特に限定しないが、例えば３０分以上１２０分以下である。熱処理は、第２層間絶縁層２１Ｂの材料によっては、第２層間絶縁層２１Ｂを形成した後に行われてもよい。
　次いで、図示しないが、フォトリソグラフィにより層間絶縁層２１にソースおよびドレイン電極１１、１３にそれぞれ達する開口部を設ける。この後、層間絶縁層２１の上に、ソース電極１１と開口部内で接続されるようにソース上部配線を形成してもよい。また、本実施形態の半導体装置がアクティブマトリクス基板の場合には、層間絶縁層２１の上に、ドレイン電極１３と開口部内で接続されるように画素電極を形成してもよい。
　本実施形態の酸化物半導体ＴＦＴ１００は上記方法によって製造されるので、以下のような利点がある。
　ソース電極とドレイン電極とを分離する工程において、導電膜９の下層９Ａおよび反応層１５に対してドライエッチングを行った後にウェットエッチング処理を行う。このウェットエッチング処理により、チャネル領域７ｃ上の第１の金属１９の量（Ｔｉ残渣量）および第２の金属１８の量（Ｃｕ付着量）を低減できる。このため、これらの金属１８、１９に起因するＴＦＴ特性の低下やばらつきを抑制できる。
　特に、第２の金属１８の付着量を低減することにより、以下に説明するような効果が得られる。
　図５（ａ）は、上記方法で製造された半導体装置（実施例）のＶ－Ｉ特性を例示する図である。比較のため、ウェットエッチング処理を行わない点以外は上記と同様の方法で製造された半導体装置（比較例）のＶ－Ｉ特性を図５（ｂ）に例示する。図５から、比較例では閾値電圧が高電圧側に大きくシフトすることがわかる。これは、チャネル領域上に付着した金属（Ｃｕ）の影響によるものと考えられる。これに対し、実施例では、チャネル領域上に付着する金属（Ｃｕ）の量が低減されているので、より確実に所望の閾値電圧を実現できる。
　なお、従来は、ソース電極とドレイン電極とを分離するためのエッチングをドライエッチングまたはウェットエッチングのいずれか一方で行っていた。従来の方法において、オーバーエッチングとなる条件で導電膜のドライエッチングを行うと、チャネル領域上に存在する金属の量を低減できる。しかしながら、オーバーエッチングとなる条件でドライエッチングを行うと、金属残渣を少なくできるものの、チャネル領域７ｃの表面部分まで除去され、所望のＴＦＴ特性が得られない可能性があった。また、金属残渣を十分に低減できるような条件でウェットエッチングを行うと、寸法シフトが大きくなる。例えば図４に示す距離ｔが０．２μｍ超となる。これに対し、上記の方法によると、上記のような問題を回避しつつ、チャネル領域７ｃ上の第１の金属１９の残渣量を低減できる。また、第１の金属１９の残渣量を減らすことによって、チャネル領域７ｃ上における第２の金属１８の付着量も低減できる。
　さらに、上記方法によると、酸化物半導体層７のチャネル領域７ｃ上に保護膜（エッチストップ）を設ける必要がないというメリットもある。保護膜を設けなくても、ソース電極１１とドレイン電極１３とを分離するためのエッチング工程において、酸化物半導体層７に対するプロセスダメージを抑えることができる。
　第１の金属はＴｉであることが好ましい。Ｔｉは酸化物半導体と反応しやすいことから、酸化物半導体層７と電極１１、１３との界面により確実に低抵抗な反応層１５を形成できる。一方、上記方法により、チャネル領域７ｃに酸素欠損を生じさせやすいＴｉ残渣を低減できるので、より顕著な効果が得られる。第２の金属は、Ａｌ、Ｃｕの他、モリブデン、タンタル、タングステンであってもよい。
　下層９Ａの成膜時の厚さは、好ましくは５０ｎｍ以下、より好ましくは３５ｎｍ以下である。下層９Ａが薄いほど、後述するように下層９Ａのエッチングを行った後に残る第１の金属（例えばＴｉ）１９の量を少なくできる。また、後述するように、第１の金属１９の残渣量が少ないほど、第２の金属（例えばＣｕ）１８の付着量が少なくなる。従って、チャネル領域７ｃ上に存在する金属１８、１９によるＴＦＴ特性の低下を抑制できる。一方、下層９Ａの厚さは、１０ｎｍ以上であることが好ましい。これにより、所定の厚さ（熱処理後の厚さ：例えば５ｎｍ以上２０ｎｍ以下）の反応層１５を形成できるので、酸化物半導体ＴＦＴのオン抵抗をより確実に低下させることができる。
　＜酸化物半導体ＴＦＴ１００の構成＞
　再び図２（ｄ）を参照しながら、上記方法で得られた酸化物半導体ＴＦＴ１００の構成を説明する。酸化物半導体ＴＦＴ１００は、基板１の上に設けられたゲート電極３と、ゲート電極３を覆うゲート絶縁層５と、ゲート絶縁層５上に形成された酸化物半導体層７とを備えている。本実施形態における酸化物半導体層７は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）層である。酸化物半導体層７は、チャネル領域７ｃと、チャネル領域７ｃの両側にそれぞれ配置されたソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄを有している。チャネル領域７ｃは、ゲート絶縁層５を介してゲート電極３と重なっている。酸化物半導体層７のソースコンタクト領域７ｓの上には、ソース電極１１が設けられている。ソースコンタクト領域７ｓとソース電極１１との間にはソース側反応層１５ｓが形成されている。ソース電極１１はソース側反応層１５ｓを介してソースコンタクト領域７ｓと電気的に接続されている。また、酸化物半導体層７のドレインコンタクト領域７ｄの上にはドレイン電極１３が設けられている。ドレインコンタクト領域７ｄとドレイン電極１３との間にはドレイン側反応層１５ｄが形成されている。ドレイン電極１３はドレイン側反応層１５ｄを介してドレインコンタクト領域７ｄと電気的に接続されている。ソース側反応層１５ｓとドレイン側反応層１５ｄとは分離されている。チャネル領域７ｃは反応層で覆われていない。
　ソース電極１１およびドレイン電極１３は、下層電極１１Ａ、１３Ａと上層電極１１Ｂ、１３Ｂとを含む２層以上の積層構造を有している。下層電極１１Ａ、１３Ａは、第１の金属を含む層（例えばＴｉ層）である。これらの層１１Ａ、１３Ａは、ソース電極１１およびドレイン電極１３の最下層であり、酸化物半導体層７と接している。上層電極１１Ｂ、１３Ｂは、第１の金属以外の第２の金属を含む層（例えばＣｕ層）である。これらの層１１Ｂ、１３Ｂは、下層１１Ａ、１３Ａ上に接して形成されている。
　酸化物半導体層７のチャネル領域７ｃの表面における第１の金属の濃度は、例えば０より大きく１×１０14個／ｃｍ2以下、好ましくは１×１０13個／ｃｍ2である。また、チャネル領域７ｃの表面における第２の金属の濃度は、例えば０より大きく１×１０12個／ｃｍ2以下、好ましくは１×１０11個／ｃｍ2以下である。
　図示する例では、基板１の法線方向から見たとき、ソースおよびドレイン電極１１、１３の下層電極１１Ａ、１３Ａの端部ＥA’は、上層電極１１Ｂ、１３Ｂの端部ＥBよりもチャネル領域７ｃ側に位置している。これは、上層電極１１Ｂ、１３Ｂがウェットエッチング、下層電極１１Ａ、１３Ａの大部分がドライエッチングによってパターニングされたことに起因する。なお、図２（ｃ）に示す工程におけるウェットエッチングの条件によっては、上層電極１１Ｂ、１３Ｂの端部ＥBと下層電極１１Ａ、１３Ａの端部ＥA’とが略整合する場合もある。「上層電極の端部と下層電極の端部とが略整合する」とは、これらの端部間の距離ｔが０．２μｍ以内であることを意味する。本実施形態によると、上層電極１１Ｂ、１３Ｂの端部ＥBが下層電極１１Ａ、１３Ａの端部ＥA’よりもチャネル領域７ｃ側に位置する場合でも、これらの端部間の距離ｔを０．２μｍ以内に抑えることが可能である。
　酸化物半導体ＴＦＴ１００は、層間絶縁層２１で覆われている。層間絶縁層２１の構造および材料は特に限定しない。本実施形態における層間絶縁層２１は、第１層間絶縁層（パッシベーション膜）２１Ａと、第１層間絶縁層２１Ａの上に形成された第２層間絶縁層２１Ｂとを含んでいる。
　本実施形態の酸化物半導体ＴＦＴ１００はチャネルエッチ型であり、チャネル保護型（エッチストッパ型）ではないので、ソースおよびドレイン電極１１、１３と酸化物半導体層７との間に絶縁膜（エッチストッパ）を有していない。このため、チャネル領域７ｃは、ソースおよびドレイン電極１１、１３よりも上に形成された絶縁層と接する。図示する例では、チャネル領域７ｃは第１層間絶縁層２１Ａと接している。
　また、本実施形態では、チャネル領域７ｃの厚さはソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄの厚さ以上である。これは、ソースおよびドレイン電極を形成するためのエッチング工程において、チャネル領域７ｃの表面部分が除去されないからである。一方、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄの表面部分には反応層１５ｓ、１５ｄが形成されることから、これらの領域の厚さは若干小さくなる。このため、図示する断面構造では、チャネル領域７ｃの表面は、ソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄと反応層１５ｓ、１５ｄとの界面よりも上にある。また、基板１の法線方向から見たとき、反応層１５ｓ、１５ｄの端部は下層の端部と略整合している。
　＜反応層１５の組成＞
　次いで、本実施形態における反応層１５の組成の一例を説明する。ここでは、導電膜９の下層９Ａの材料（金属材料）としてＴｉ、酸化物半導体としてＩＧＺＯを用いた。また、層間絶縁層２１の形成後の熱処理温度を３５０℃に設定した。得られた反応層１５の組成をオージェ電子分光法により調べた。
　図６は、オージェ電子分光法により反応層１５中のＴｉおよびインジウム（Ｉｎ）の結合状態を解析した結果を示す図である。図６の横軸は、下層（Ｔｉ層）９Ａの上面からの深さ、縦軸は検出強度を表している。
　解析結果から、反応層１５内では、Ｔｉは酸化物性の結合状態となっており、Ｉｎは金属性の結合状態となっていることが確認できた。これは、反応層１５が、配線材料であるＴｉと酸化物半導体であるＩＧＺＯとの間で酸化還元反応が生じ、Ｔｉの酸化とＩｎの還元とが同時に起こることによって形成された反応層であることを示している。この反応により生じた反応層１５の組成は、例えばＴｉ３９％、Ｉｎ７％、Ｇａ６％、Ｚｎ１％、Ｏ４７％である。
　また、反応層１５において、Ｉｎ（第２の金属）のトータル量に占める金属インジウム（金属結合性の第２の金属）の割合は、酸化物半導体層７における上記割合よりも高い。また、反応層１５において、Ｔｉ（第１の金属）のトータル量に占める酸化物性のチタン（酸化物を構成している第１の金属）の割合は、導電膜９における上記割合よりも高い。
　＜酸化物半導体ＴＦＴ１００の特性＞
　ここで、本実施形態の酸化物半導体ＴＦＴ１００の特性と、下層９Ａの厚さとの関係について検討したので、説明する。
　図７（ａ）～（ｃ）は、それぞれ、導電膜９の下層（Ｔｉ膜）９Ａの厚さ（成膜時の厚さ）が１０ｎｍ、３５ｎｍ、および１００ｎｍのときの、酸化物半導体ＴＦＴ１００のＶ―Ｉ特性を求めた結果を示すグラフである。上層（Ｃｕ膜）９Ｂの厚さは何れも２８０ｎｍとした。
　この結果から、下層９Ａの厚さが１００ｎｍ以上であれば、下層９Ａの厚さが１０ｎｍや３５ｎｍの場合と比べて、Ｓ値の悪化は特に見られなかったが、閾値Ｖｔｈが高くなり、ヒステリシスが大きくなることがわかった。これは、下層９Ａが厚すぎると、ウェットエッチング処理でもＴｉ残渣を十分に減少できない場合があるからと考えられる。一方、下層９Ａの厚さが例えば５０ｎｍ以下、好ましくは３５ｎｍ以下であれば、下層９Ａの厚さにかかわらず、ＴＦＴ特性や面内ばらつきは略同じであった。従って、下層９Ａの厚さを抑える（例えば３５ｎｍ以下）ことにより、より確実に所望のＴＦＴ特性が得られることが確認された。
　＜下層９Ａの成膜条件＞
　次いで、下層（ここではＴｉ膜）９Ａの成膜条件とＴｉ残渣量との関係を調べたので、その結果を説明する。
　図８は、それぞれ、Ｔｉ膜をスパッタ法で形成する際のパワーを変えたときのＴｉ膜の厚さと酸化物半導体のチャネル領域表面におけるＴｉ濃度（Ｔｉ残渣量）との関係を示すグラフである。Ｔｉ濃度の測定は、基板の中央部および周縁部で行っている。
　この結果から、Ｔｉ膜の厚さ（堆積時）が小さいほど、また、Ｔｉ膜を形成する際のパワーが高いほど、ドライエッチング後にチャネル領域７ｃ上に残るＴｉの量（Ｔｉ残渣量）を低減できることが分かった。また、基板の中央部では、周縁部よりもＴｉ膜が厚くなり、Ｔｉ残渣量が多くなることもわかった。
　本発明者は、Ｔｉ膜の成膜パワー（スパッタパワー）と、Ｔｉ膜の堆積時にＴｉ膜と酸化物半導体層との間に形成される反応層との関係を調べた。この結果、Ｔｉ膜の成膜パワーが低いと（例えば２ｋＷ）、反応層が形成されやすく、成膜パワーが高くなると（例えば７．５ｋＷ）、反応層が形成され難くなることが分かった。すなわち、成膜パワーが低いほど、Ｔｉが拡散して厚い反応層が形成される。厚い反応層が形成されていると、Ｔｉ膜および反応層に対するドライエッチング工程において、Ｔｉが十分に除去され難く、Ｔｉ残渣量が多くなる。これに対し、高いパワーで酸化物半導体層上にＴｉ膜を堆積させると、より薄い反応層が形成されるので、ドライエッチングによるＴｉ残渣量を少なくできる。この結果、ドライエッチング後のウェットエッチング処理において、より確実にチタン残渣量を十分に低減できるので、より顕著な効果を得ることができる。なお、ここでは、第１の金属としてＴｉを用いる場合を例に説明したが、酸化物半導体と反応層を形成し得る他の金属を用いても同様の効果が得られる。
　Ｔｉ膜の成膜パワーは、Ｔｉ膜の厚さにもよるが、４．５ｋＷ以上であることが好ましく、より好ましくは７．５ｋＷ以上である。特に、４．５ｋＷ以上のハイパワーで、厚さが例えば１０ｎｍ以上７０ｎｍ以下のＴｉ膜を形成すると、Ｔｉ残渣量をより効果的に低減できる。より好ましくはＴｉ膜の厚さを５０ｎｍ以下、さらに好ましくは３０ｎｍ以下に設定すると、基板の中央部においてもＴｉ残渣量を小さく抑えることができる。一方、Ｔｉ膜の成膜パワーは、１０ｋＷ以下に設定されることが好ましい。
　なお、完成後の酸化物半導体ＴＦＴ１００における下層電極１１Ａ、１３Ａの厚さは、Ｔｉ膜９Ａの成膜時の厚さよりも小さくなる。これは、Ｔｉ膜の一部がコンタクト領域（反応層）となるからである。下層電極１１Ａ、１３Ａの好ましい厚さは、例えば５ｎｍ以上５０ｎｍ以下である。
　＜Ｃｕの付着量の評価＞
　次いで、本実施形態の半導体装置の各製造工程におけるＴｉ残渣量およびＣｕ付着量を測定し、プロセスパラメータによるＣｕ除去効果の評価を行ったので、その方法および結果を説明する。
　・評価用モデルの製造および評価方法
　図９（ａ）～（ｅ）は、評価に用いた半導体装置のモデル（評価用モデル）Ｘを製造する際の各工程を示す断面図である。評価用モデルＸでは、基板上に３×４個のセルが形成されるが、図９に示す断面図は、単一のセルの断面構造を示している。図１０は、図９に示すモデルＸの製造工程およびＴｉ残渣量およびＣｕ付着量の測定工程のフローを示す図である。Ｔｉ残渣量およびＣｕ付着量の測定は、何れも全反射蛍光Ｘ線分析装置を用いて行う。
　まず、図９（ａ）に示すように、図示しない基板上に、酸化物半導体膜としてＩＧＺＯ膜１０７を堆積する（図１０のステップ（ｉ））。次いで、ＩＧＺＯ膜１０７上に、下層および上層として、それぞれ、Ｔｉ膜１０９ＡおよびＣｕ膜１０９Ｂをこの順で堆積する（図１０のステップ（ｉｉ）、（ｉｉｉ））。Ｔｉ膜１０９Ａの厚さは３０ｎｍ、Ｃｕ膜１０９Ｂの厚さは２８０ｎｍである。また、Ｔｉ膜１０９Ａを形成する際のスパッタパワーを７．５ｋＷに設定する。この後、Ｃｕ膜１０９Ｂの上に、開口部を有するレジスト層１１７を形成する。この状態で、ＩＧＺＯ膜１０７上のＣｕの量を測定する（図１０のＴＲＥＸ測定Ｉ）。
　次に、図９（ｂ）に示すように、レジスト層１１７をマスクとして、Ｃｕ膜１０９Ｂのウェットエッチングを行う（図１０のステップ（ｉｖ））。エッチング液として、硝酸と過酸化水素水との混合液に、所定の量のＣｕを不純物として予め含有させた液を用いる。これにより、エッチング後に、ＴＲＥＸによる測定が可能なＣｕ量をＴｉ膜上に付着させることができる。ここでは、２枚の基板（３２０×４００ｍｍ）上にそれぞれ形成されたＣｕ膜（厚さ：２８０ｎｍ）を硝酸と過酸化水素水との混合液でエッチングした後の薬液をエッチング液とする。エッチング時間は１２０秒間である。Ｃｕ膜１０９Ｂのエッチング後、レジスト層１１７の開口部においてＴｉ膜１０９Ａ上に残るＣｕ１１８の量を測定する（図１０のＴＲＥＸ測定ＩＩ）。
　この後、図９（ｃ）に示すように、レジスト層１１７をマスクとして、Ｔｉ膜１０９Ａをドライエッチングで除去する（図１０のステップ（ｖ））。Ｔｉ膜１０９Ａのエッチング後、ＩＧＺＯ膜１０７上に残るＴｉ１１９の量およびＣｕ１１８の量を測定する（図１０のＴＲＥＸ測定ＩＩＩ）。
　続いて、図９（ｄ）に示すように、レジスト層１１７の開口部におけるＩＧＺＯ膜１０７の表面に対し、ＴＭＡＨ（Ｔｅｔｒａ　Ｍｅｔｈｙｌ　Ａｍｍｏｎｉｕｍ　Ｈｙｄｒｏｘｉｄｅ）現像液（０．１％）またはアンモニア過水（ＮＨ4ＯＨ＋Ｈ2Ｏ2）をエッチング液としてウェットエッチング処理を行う（図１０のステップ（ｖｉ））。ここでは、アンモニア過水として、アンモニアと過酸化水素水との混合液（重量比ＮＨ3／Ｈ2Ｏ2／Ｈ2Ｏ＝１／１／５～１／２／７）を用いる。この後、このウェットエッチング処理によるＴｉおよびＣｕの除去効果を調べるために、ＩＧＺＯ膜１０７上に残るＴｉ１１９およびＣｕ１１８の量を測定する（図１０のＴＲＥＸ測定ＩＶ）。
　次いで、図９（ｅ）に示すように、剥離液処理（処理時間：５分間）によってレジスト層１１７を基板から剥離する（図１０のステップ（ｖｉｉ））。剥離後、ＩＧＺＯ膜１０７上に残るＴｉおよびＣｕの量を測定する（図１０のＴＲＥＸ測定Ｖ）。
　前述したように、得られた評価用モデルＸには、図１１に示すように１２個のセルＡ１～Ｃ４が形成される。上記の各ＴＲＥＸ測定は、それぞれのセルに対して行われる。
　ここでは、上記評価用モデルＸを４個製造し、このうち２個にはウェットエッチング処理（ステップ（ｉｖ））のエッチング液としてアンモニア過水、他の２個にはＴＭＡＨ現像液を用いる。他の製造方法および製造条件は同様である。
　さらに、Ｔｉ膜１０９Ａの厚さとＣｕ付着量との関係を調べるために、Ｔｉ膜１０９Ａの厚さを１００ｎｍにする以外は、上記と同様の方法で他の評価用モデルＹの製造および評価を行う。
　・ＩＧＺＯ膜１０７上におけるＴｉ残渣量とＣｕ付着量との相関関係
　図１２は、評価用モデルの各プロセスにおけるＴｉ残渣量とＣｕ付着量との関係を示す図である。図１２に示すＴｉ残渣量およびＣｕ付着量は、評価用モデルＸ、Ｙにおける位置の異なる２つのセル（Ａ１、Ｂ２、Ｃ４（図１１参照））で測定した値の平均値である。
　Ｔｉ膜１０９Ａの厚さが３０ｎｍの評価用モデルＸでは、Ｔｉ膜１０９Ａのエッチング（ステップ（ｖ））後のＩＧＺＯ膜１０７上に残るＴｉの量Ｘ1(Ti)～Ｘ4(Ti)は、約１０００×１０10ａｔｏｍｓ／ｃｍ2である。この後、アンモニア過水でウェットエッチング処理（ステップ（ｖｉ））を行うと、Ｔｉの量Ｘ1a(Ti)、Ｘ2a(Ti)は１／１０以下に減少する。一方、ＴＭＡＨ現像液でウェットエッチング処理（ステップ（ｖ））を行った場合、Ｔｉの量Ｘ3a(Ti)、Ｘ4a(Ti)は処理前とほとんど変わらないことが分かる。
　また、評価用モデルＸにおいて、Ｔｉ膜１０９Ａのエッチング（ステップ（ｖ））後のＩＧＺＯ膜１０７上に残るＣｕの量Ｘ1(Cu)～Ｘ4(Cu)は約０．１～５×１０10ａｔｏｍｓ／ｃｍ2である。この後、アンモニア過水でウェットエッチング処理（ステップ（ｖｉ））を行うと、Ｃｕの量Ｘ1a(Cu)、Ｘ2a(Cu)は大幅に減少し、測定限界を下回る（測定値：０×１０10ａｔｏｍｓ／ｃｍ2）。一方、ＴＭＡＨ現像液でウェットエッチング処理（ステップ（ｖｉ））を行った場合、Ｃｕの量Ｘ3a(Cu)、Ｘ4a(Cu)は処理前よりも若干減少するか、あるいは増加する場合もある。Ｃｕの量が処理前よりも増加した理由として、処理工程において、Ｃｕ膜１０９Ｂの端面からＩＧＺＯ膜１０７へＣｕが付着したからと考えられる。
　Ｔｉ膜１０９Ａの厚さが１００ｎｍの評価用モデルＹでも、上記評価用モデルＸと同様の結果が得られた。Ｔｉ膜１０９Ａのエッチング（ステップ（ｖ））後のＩＧＺＯ膜１０７上に残るＴｉの量Ｙ1(Ti)～Ｙ4(Ti)は、約１００００×１０10ａｔｏｍｓ／ｃｍ2である。この後、アンモニア過水でウェットエッチング処理（ステップ（ｖｉ））を行うと、Ｔｉの量Ｙ1a(Ti)、Ｙ2a(Ti)は大幅に減少する。一方、ＴＭＡＨ現像液でウェットエッチング処理（ステップ（ｖｉ））を行った場合、Ｔｉの量Ｙ3a(Ti)、Ｙ4a(Ti)は処理前とほとんど変わらないか、処理前よりも若干増加することが分かる。増加した理由としては、処理工程において、Ｔｉ膜１０９Ａの端面からＩＧＺＯ膜１０７へＴｉが付着したからと考えられる。
　また、評価用モデルＹにおいて、Ｔｉ膜１０９Ａのエッチング（ステップ（ｖ））後のＩＧＺＯ膜１０７上に残るＣｕの量Ｙ1(Cu)～Ｙ4(Cu)は約１００×１０10ａｔｏｍｓ／ｃｍ2である。この後、アンモニア過水でウェットエッチング処理（ステップ（ｖｉ））を行うと、Ｃｕの量Ｙ1a(Cu)、Ｙ2a(Cu)は１０×１０10ａｔｏｍｓ／ｃｍ2以下に減少する。一方、ＴＭＡＨ現像液でウェットエッチング処理（ステップ（ｖｉ））を行った場合、Ｃｕの量Ｙ3a(Cu)、Ｙ4a(Cu)は処理前よりもわずかに減少するのみである。
　図１２に示す結果から、以下のことがわかる。
　Ｔｉ膜１０９Ａの厚さが大きいほど、Ｔｉ膜１０９Ａのエッチング（ステップ（ｖ））を行った後にＩＧＺＯ膜１０７上に残るＴｉの量（Ｔｉ残渣量）が多くなる（Ｙ1(Ti)～Ｙ4(Ti)＞Ｘ1(Ti)～Ｘ4(Ti)）。また、ウェットエッチング処理の前後に関わらず、Ｔｉ残渣量が多いほど、Ｃｕの付着量が多い。従って、Ｔｉ残渣量を低減することにより、Ｃｕの付着量を低減できることが確認された。
　また、ウェットエッチング処理（ステップ（ｖｉ））において、エッチング液としてアンモニア過水を用いると、Ｔｉ残渣量を低減でき、これに伴ってＣｕ付着量も低減できることが分かった。これに対し、エッチング液としてＴＭＡＨ現像液を用いると、Ｔｉ残渣量を低減できないので、Ｃｕの付着量を減らすことができなかった。従って、ＴＭＡＨ現像液にはＣｕを除去する効果がみられないことが確認された。
・評価用モデルにおける面内位置、Ｔｉ残渣量およびＣｕ付着量の関係
　次いで、評価用モデルＸ（Ｔｉ膜の厚さ：３０ｎｍ）および評価用モデルＹ（Ｔｉ膜の厚さ：１００ｎｍ）において、基板面内の位置の異なる３つのセルのＴｉ残渣量およびＣｕ付着量の測定値を比較したので、その結果を説明する。ここでは、図１１に示すセルＡ１、Ｂ２、Ｃ４の測定値を比較した。
　図１３は、各評価用モデルの上記３つのセルにおいて、Ｔｉ膜をエッチングした後、ウェットエッチング処理を行う前のＣｕ付着量とＴｉ残渣量との関係を示す図である。
　図示するように、評価用モデルＸでは、面内位置にかかわらず、Ｔｉ残渣量は１０００×１０10ａｔｏｍｓ／ｃｍ2程度以下であり、Ｃｕ付着量も１０×１０10ａｔｏｍｓ／ｃｍ2以下と少ない。一方、評価用モデルＹでは、面内位置によってＴｉ残渣量のばらつきがかなり大きく、特性にばらつきが生じやすいことが分かった。また、基板の中央部（Ｂ２セル）では、周縁部よりもＣｕが付着しやすい。
　これらの結果から、Ｔｉ膜の厚さが大きいほど、Ｔｉ残渣量が多くなることが確認できる。また、Ｃｕ付着量のばらつきはあるものの、Ｔｉ残渣量が多いほどＣｕの付着量も多くなることが分かる。
　図９～図１３に示す評価実験では、第１の金属としてＴｉ、第２の金属としてＣｕを用いたが、他の金属を用いても同様の傾向が見られる。
　本実施形態における酸化物半導体ＴＦＴの形成方法および構成は、図１および図２を参照しながら前述した方法および構成に限定されない。
　図１４は、本実施形態における他の酸化物半導体ＴＦＴ２００の断面構造を例示する図である。層間絶縁層２１を形成した後の熱処理工程において、第１の金属（ここではチタン）の一部が酸化物半導体層７内を厚さ方向のみでなく横方向（基板１に平行な方向）にも拡散する場合がある。この場合、ソース側反応層１５ｓのチャネル領域側の端部は、下層電極１１Ａのチャネル領域側の端部よりもドレイン電極１３側に距離ｕだけ延びる。同様に、ドレイン側反応層１５ｄのチャネル領域側の端部は、下層電極１３Ａのチャネル領域側の端部よりもソース電極１１側に距離ｖだけ延びる。距離ｕ、ｖは、アニール条件（アニール温度および時間）によって変わる。この場合のチャネル領域は、反応層１５ｓ、１５ｄの間に位置する部分７ｃ’となる。なお、本明細書における「チャネル領域の表面における第１の金属の濃度」（すなわち金属残渣濃度）は、図示する例では、チャネル領域７ｃ’の表面における第１の金属の濃度を指す。反応層１５ｓ、１５ｄのうちチャネル領域側に延びた部分に含まれる第１の金属は金属残渣には含まれない。
　本発明の実施形態は、酸化物半導体ＴＦＴおよび酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などにも適用できる。
　１　　　基板
　３　　ゲート電極
　５　　　ゲート絶縁層
　７　　　酸化物半導体層（活性層）
　７ｓ　　ソースコンタクト領域
　７ｄ　　ドレインコンタクト領域
　７ｃ　　チャネル領域
　９Ａ　　下層
　９Ｂ　　上層
　９　　　導電膜
　１１　　ソース電極
　１３　　ドレイン電極
　１１Ａ、１３Ａ　下層電極
　１１Ｂ、１３Ｂ　上層電極
　１５　　反応層
　１５ｓ　ソース側反応層
　１５ｄ　ドレイン側反応層
　２１　　層間絶縁層
　２１Ａ　第１層間絶縁層（パッシベーション膜）
　２１Ｂ　第２層間絶縁層
　１００、２００　　酸化物半導体ＴＦＴ

Claims (11)

  1. 　（Ａ）基板上にゲート電極を形成する工程と、
    　（Ｂ）前記ゲート電極を覆うようにゲート絶縁層を形成する工程と、
    　（Ｃ）前記ゲート絶縁層の上に酸化物半導体層を形成する工程と、
    　（Ｄ）前記酸化物半導体層の上に、第１の金属を含む下層と第２の金属を含む上層とを含む導電膜を形成するとともに、前記下層と前記酸化物半導体層との界面に、前記第１の金属と前記酸化物半導体層に含まれる第３の金属とを含む反応層を形成する工程と、
    　（Ｅ）前記導電膜および前記反応層のうち前記酸化物半導体層のチャネル領域となる領域上に位置する部分を除去する工程であって、除去した後の前記チャネル領域となる領域上には前記第１および第２の金属が残る、工程と、
    　（Ｆ）ウェットエッチング処理により、前記チャネル領域となる領域上に残る第１の金属の少なくとも一部および第２の金属の少なくとも一部を除去する工程と
    を包含する半導体装置の製造方法。
  2. 　前記工程（Ｅ）は、
    　　前記下層上に前記第２の金属が残るような条件で、前記上層をウェットエッチングによって除去する工程（Ｅ１）と、
    　　前記下層をドライエッチングによって除去する工程（Ｅ２）と
    を含む請求項１に記載の半導体装置の製造方法。
  3. 　前記工程（Ｆ）の前記ウェットエッチング処理では、アンモニア過水をエッチング液として用いる請求項１または２に記載の半導体装置の製造方法。
  4. 　前記導電膜における前記下層の厚さは１０ｎｍ以上７０ｎｍ以下である請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 　前記導電膜における前記下層は、スパッタ法を用いて、４．５ｋＷ以上のスパッタパワーで形成される請求項１から４のいずれかに記載の半導体装置の製造方法。
  6. 　前記第３の金属は、前記第１の金属の標準電極電位よりも高い標準電極電位を有する請求項１から５のいずれかに記載の半導体装置の製造方法。
  7. 　前記第１の金属はチタンである請求項１から６のいずれかに記載の半導体装置の製造方法。
  8. 　前記第２の金属は銅である請求項１から７のいずれかに記載の半導体装置の製造方法。
  9. 　前記酸化物半導体層はＩＧＺＯ層であり、前記第３の金属はインジウムである請求項１から８のいずれかに記載の半導体装置の製造方法。
  10. 　基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、
    　前記薄膜トランジスタは、
    　　チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソースコンタクト領域およびドレインコンタクト領域とを有する酸化物半導体層と、
    　　前記基板と前記酸化物半導体層との間に、前記酸化物半導体層の少なくともチャネル領域と重なるように配置されたゲート電極と、
    　　前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁層と、
    　　前記ソースコンタクト領域と電気的に接続されたソース電極と、
    　　前記ドレインコンタクト領域と電気的に接続されたドレイン電極と、
    　　前記ソースコンタクト領域と前記ソース電極との間に形成されたソース側反応層と、
    　　前記ドレインコンタクト領域と前記ドレイン電極との間に形成されたドレイン側反応層と
    を含み、
    　前記ソース電極および前記ドレイン電極は、第１の金属を含む下層電極と、前記下層電極の上に形成され、前記第１の金属とは異なる第２の金属を含む上層電極とを有し、前記基板の法線方向から見たとき、前記下層電極のチャネル領域側の端部は、前記上層電極のチャネル領域側の端部と略整合している、または、前記上層電極のチャネル領域側の端部よりもチャネル領域側に位置しており、
    　前記ソース側反応層および前記ドレイン側反応層は、前記第１の金属と、前記酸化物半導体層に含まれる第３の金属とを含み、かつ、前記酸化物半導体層よりも抵抗の低い層であり、
    　前記チャネル領域の表面における前記第１の金属の濃度は０より大きく１×１０15個／ｃｍ2以下であり、前記チャネル領域の表面における前記第２の金属の濃度は０より大きく１×１０11個／ｃｍ2以下である半導体装置。
  11. 　前記下層電極の厚さは５ｎｍ以上５０ｎｍ以下である請求項１０に記載の半導体装置。
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