JP2007257813A - シフトレジスタ回路およびそれを備える画像表示装置 - Google Patents

Abstract

【課題】シフトレジスタ回路において、動作の高速化に伴う駆動能力の低下を抑制する。
【解決手段】シフトレジスタ回路は、出力端子ＯＵＴとクロック端子ＣＫとの間のトランジスタＱ１、出力端子ＯＵＴと第１電源端子ｓ１との間のトランジスタＱ２、トランジスタＱ１のゲートと第２電源端子ｓ２との間のトランジスタＱ３を備える。そして、第１入力端子ＩＮ１に入力される信号に基づいて、トランジスタＱ３のゲートノードを充電するトランジスタＱ８と、第２入力端子ＩＮ２に入力される信号に基づいて、充電されたトランジスタＱ３のゲートノードを昇圧する容量素子Ｃ２とを備える。
【選択図】図３

Description

本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。

液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行なわれる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行なうシフトレジスタを用いることができる。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。

特開２００４−７８１７２号公報

ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ回路」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタ回路の出力端子は、その次段あるいは後段の単位シフトレジスタ回路の入力端子に接続される。

特許文献１の図７に従来の単位シフトレジスタ回路の構成が示されている。同図に示されているように、従来の単位シフトレジスタ回路は、出力端子（ＧＯＵＴ［Ｎ］）とクロック端子（ＣＫＶ）との間に接続する第１トランジスタ（Ｍ１）と、出力端子と第１電源端子（ＶＯＦＦ）との間に接続する第２トランジスタ（Ｍ２）とを備えている。単位シフトレジスタ回路の出力信号は、第１トランジスタがオン、第２トランジスタがオフとなった状態で、クロック端子に入力されるクロック信号が出力端子に伝達されることによって出力される。

特に、ゲート線駆動回路はその出力信号を用いてゲート線を高速に充電して活性化させる必要があるため、それを構成する個々の単位シフトレジスタ回路において、第１トランジスタに高い駆動能力（電流を流す能力）が要求される。そのため、第１トランジスタがオンになる間は、そのゲート・ソース間電圧が高い状態で維持されることが望ましい。

第１トランジスタのゲートが接続する第１ノード（Ｎ１）には、当該第１ノードを充電するための第３トランジスタ（Ｍ３）が接続する。従来の単位シフトレジスタ回路では、第３トランジスタは第１ノードと第２電源端子（ＶＯＮ）との間に接続し、そのゲートは当該単位シフトレジスタ回路の入力端子（すなわち前段の単位シフトレジスタ回路の出力端子（ＧＯＵＴ［Ｎ−１］））に接続していた。つまり第３トランジスタは前段の単位シフトレジスタ回路の出力信号が活性化されたときにオンし、第２電源端子に接続した電源から第１ノードへ電荷を供給して第１ノードを充電（プリチャージ）する。それによって第１トランジスタがオンになり、その後にクロック信号がＨレベルになるとそれが出力端子に伝達され、出力信号が出力される。

特許文献１のシフトレジスタ回路においては、出力端子すなわち第１トランジスタのソースと第１ノードとの間に容量素子（Ｃ）が設けられている。そのため、第１ノードのプリチャージにより第１トランジスタがオンし、その後クロック信号に応じて出力端子がＨレベルになったときには、その容量素子を介した結合によって第１ノードが昇圧され、第１トランジスタのゲート・ソース間電圧は高く維持される。その結果、第１トランジスタは高い駆動能力を有することになる。

但し、第１ノードが昇圧されている間における第１トランジスタのゲート・ソース間電圧は、昇圧前の状態から増大するわけではなく、ほぼ同じに保たれるに過ぎない。つまり、単位シフトレジスタ回路における第１トランジスタの駆動能力は、第３トランジスタによるプリチャージの際に与えられるゲート・ソース間電圧により決定される。つまり、第１トランジスタの駆動能力を高くするためには、プリチャージの段階で第１ノードを充分高いレベルに充電することが必要である。

第２電源端子の電位をＶＤＤ、第３トランジスタのしきい値電圧をＶｔｈとすると、理論上、第１ノードの電位はプリチャージによってＶＤＤ−Ｖｔｈまで上昇する。しかし、クロック信号の周波数が高くなり、入力信号（前段の単位シフトレジスタ回路の出力信号）のパルス幅が狭くなると、第１ノードを最大のプリチャージレベル（ＶＤＤ−Ｖｔｈ）にまで到達させることが困難になる。第１ノードのプリチャージ時には第３トランジスタ（Ｍ３）はソースフォロアモードで動作することがその原因として挙げられる。つまり、第１ノードのレベルが上昇すると第３トランジスタのゲート・ソース間電圧が小さくなるので、第１ノードの充電が進むに従い第３トランジスタの駆動能力が小さくなって、そのレベル上昇の速度が大きく低下するためである。

即ち、従来の単位シフトレジスタ回路ではソースフォロアモードで動作する第３トランジスタによって第１トランジスタのゲート（第１ノード）がプリチャージされてるため、第１ノードを最大のプリチャージレベルにまで充電するのに比較的長い時間を要していた。そのためクロック信号の周波数が高くなると、第１ノードを充分にプリチャージすることができなくなり、第１トランジスタの駆動能力の低下を招いていた。特に、ゲート線駆動回路では、単位シフトレジスタ回路の出力信号を用いてゲート線を高速に充電して活性化させる必要があり、第１トランジスタに高い駆動能力が必要とされるため問題となる。つまり、クロック信号の周波数を上げてゲート線駆動回路の動作の高速化を図ることが困難であるために、表示装置の高解像度化の妨げとなるという問題が生じる。

本発明は以上のような課題を解決するためになされたものであり、クロック信号の周波数が高くなった場合における駆動能力の低下を抑制可能なシフトレジスタ回路を提供することを目的とする。

本発明に係る第１の局面に係るシフトレジスタ回路は、クロック端子に入力されるクロック信号を出力端子に供給する第１トランジスタと、第１電源端子の電位を前記出力端子に供給する第２トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードに第２電源端子の電位を供給する第３トランジスタと、所定の第１入力端子に入力される信号に基づいて、前記第３トランジスタの制御電極が接続する第２ノードを充電する第１充電回路と、所定の第２入力端子に入力される信号に基づいて、充電された前記第２ノードを昇圧する第１昇圧回路とを備えるものである。

本発明に係る第２の局面に係るシフトレジスタ回路は、クロック端子に入力されるクロック信号を出力端子に供給する第１トランジスタと、第１電源端子の電位を前記出力端子に供給する第２トランジスタと、所定の第１入力端子に入力される信号に基づいて、前記第１トランジスタの制御電極が接続する第１ノードを充電する充電回路と、所定の第２入力端子に入力される信号に基づいて、充電された前記第１ノードを昇圧する昇圧回路とを備えるものである。

本発明の第１の局面に係るシフトレジスタ回路によれば、充電回路が第２ノードを充電し、それをさらに昇圧回路が昇圧するため、第３トランジスタの制御電極のレベルを高くした状態で第１ノードの充電（プリチャージ）が行われる。このとき第３トランジスタは非飽和動作するので第１ノードのレベルは高速に上昇する。よって、クロック信号の周波数が高くなり第１および第２入力端子入力される信号のパルス幅が狭くなった場合であっても第１ノードを充分にプリチャージすることができる。即ち、第１トランジスタの駆動能力の低下を防止することができる。また、第３トランジスタが非飽和動作するためそのしきい値電圧分の損失が生じず、従来よりも第１ノードを高いレベルにプリチャージすることができるので、従来よりも第１トランジスタの駆動能力は高くなる。

本発明の第２の局面に係るシフトレジスタ回路によれば、充電回路が第１ノードを充電し、それをさらに昇圧回路が昇圧するため、クロック信号の周波数が高くなり第１および第２入力端子に入力される信号のパルス幅が狭くなった場合であっても第１ノードを充分に高いレベルにプリチャージすることができる。即ち、第１トランジスタの駆動能力の低下を防止することができる。また昇圧回路によって従来よりも第１ノードを高いレベルにプリチャージすることができるので、従来よりも第１トランジスタの駆動能力は高くなる。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。

液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。

液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ１，ＧＬ２・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ１，ＤＬ２・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。

各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。

表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取込を指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ１，Ｎｄ２・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ１，Ｎｄ２・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ１，ＤＬ２・・・に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ１，ＧＬ２・・・を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。

なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。

図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４・・・で構成されるシフトレジスタから成っている（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ１，ＳＲ２・・・を「単位シフトレジスタ回路ＳＲ」と総称する）。各単位シフトレジスタ回路ＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。

また図２に示すクロック発生器３１は、各々位相が異なる３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタ回路ＳＲに入力するものである。クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで、この順番で活性化するよう制御されている。

各単位シフトレジスタ回路ＳＲは、クロック端子ＣＫ、リセット端子ＲＳＴおよび出力端子ＯＵＴ、第１入力端子ＩＮ１および第２入力端子ＩＮ２を有している。図２のように、各単位シフトレジスタ回路ＳＲのクロック端子ＣＫには、クロック発生器３１が出力するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうち所定の１つが供給される。具体的には、クロック信号ＣＬＫ１は［３ｎ−２］段目の単位シフトレジスタ回路ＳＲ１，ＳＲ４，ＳＲ７・・・に供給され、クロック信号ＣＬＫ２は［３ｎ−１］段目の単位シフトレジスタ回路ＳＲ２，ＳＲ５，ＳＲ８・・・に供給され、クロック信号ＣＬＫ３は［３ｎ］段目の単位シフトレジスタ回路ＳＲ３，ＳＲ６，ＳＲ９・・・に供給される。上記のようにクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３はこの順番で活性化するので、シフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３・・・のクロック端子ＣＫはその順番で活性化されることとなる。また、各単位シフトレジスタ回路ＳＲのリセット端子ＲＳＴには、その次段の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴが接続されている。

第１段目（第１ステージ）の単位シフトレジスタ回路ＳＲ１の第１および第２入力端子ＩＮ１，ＩＮ２には、それぞれ第１および第２スタートパルスＳＰ１，ＳＰ２が入力信号として入力される。本実施の形態において、第１および第２スタートパルスＳＰ１，ＳＰ２は共に画像信号の各フレーム期間の先頭に対応するタイミングでＨレベルになる信号であるが、両者は位相がずれている。即ち、第１スタートパルスＳＰ１は第２スタートパルスＳＰ２よりも早いタイミングでＨレベルになり、第２スタートパルスＳＰ２は第１スタートパルスＳＰ１がＬレベルに戻った後にＨレベルに遷移するよう制御される。

また第２段目の単位シフトレジスタ回路ＳＲ２においては、第１入力端子ＩＮ１に上記の第２スタートパルスＳＰ２が入力され、第２入力端子ＩＮ２は第１段目の単位シフトレジスタ回路ＳＲ１の出力端子ＯＵＴに接続する。第３段目以降の単位シフトレジスタ回路ＳＲにおいては、第１入力端子ＩＮ１はその前段の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴに接続し、第２入力端子ＩＮ２はその２段前（前々段）の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴに接続する。そして各単位シフトレジスタ回路ＳＲの出力端子ＯＵＴに出力される出力信号は、水平（又は垂直）走査パルスとしてそれぞれ対応するゲート線ＧＬへと出力される。

図２に示す本実施の形態のゲート線駆動回路３０においては、各単位シフトレジスタ回路ＳＲは、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期して、第１および第２入力端子ＩＮ１，ＩＮ２に入力される信号（スタートパルスあるいは自身よりも前段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身よりも後段の単位シフトレジスタ回路ＳＲへと伝達する（単位シフトレジスタ回路ＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタ回路ＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

図３は、本発明の実施の形態１に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタ回路ＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタ回路ＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタ回路ＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、以下に示す実施の形態においては全てＮ型ＴＦＴであるものとする。

図３の如く、当該単位シフトレジスタ回路ＳＲは、図２にも示した第１および第２入力端子ＩＮ１，ＩＮ２入力端子ＩＮ、クロック端子ＣＫ、リセット端子ＲＳＴおよび出力端子ＯＵＴの他に、低電位側電源電位ＶＳＳが供給される第１電源端子ｓ１、高電位側電源電位ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２電源端子ｓ２および第３電源端子ｓ３を有している。高電位側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルであってもよい。また、以下の説明では低電位側電源電位ＶＳＳが回路の基準電位となるが、実使用では画素に書込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位ＶＤＤ１、ＶＤＤ２は１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。

単位シフトレジスタ回路ＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子ｓ１との間に接続するトランジスタＱ２とにより構成されている。即ち、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給するための第１トランジスタであり、トランジスタＱ２は、第１電源端子ｓ１の電位を出力端子ＯＵＴに供給するための第２トランジスタである。ここで図３に示すように、トランジスタＱ１のゲート（制御電極）が接続するノードをノードＮ１（第１ノード）、トランジスタＱ２のゲートが接続するノードをノードＮ２と定義する。

トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には昇圧用の容量素子Ｃ１（昇圧容量）が設けられている。ノードＮ１と第２電源端子ｓ２との間には、第２電源端子ｓ２の電位をノードＮ１に供給するためのトランジスタＱ３（第３トランジスタ）が接続する。またノードＮ１と第１電源端子ｓ１との間にはトランジスタＱ４が接続する。トランジスタＱ４のゲートはノードＮ２に接続する。ここで、トランジスタＱ３のゲートノードをノードＮ３（第２ノード）と定義する。

ノードＮ３と第２電源端子ｓ２との間には、ゲートが第１入力端子ＩＮ１に接続したトランジスタＱ８が接続する。またノードＮ３と第２入力端子ＩＮ２との間には容量素子Ｃ２が接続する。また、ノードＮ３と第１電源端子ｓ１との間には、トランジスタＱ５並びにトランジスタＱ９が接続する。トランジスタＱ５のゲートはリセット端子ＲＳＴに接続し、トランジスタＱ９のゲートはノードＮ２に接続する。

ノードＮ２と第３電源端子ｓ３との間には、ダイオード接続されたトランジスタＱ６が接続し、ノードＮ２と第１電源端子ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ７のゲートはノードＮ３に接続する。

トランジスタＱ７はトランジスタＱ６よりも駆動能力（電流を流す能力）が充分大きく設定されている。即ち、トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも充分小さい。よって、トランジスタＱ７のゲート電位が上昇するとノードＮ２の電位は下降し、トランジスタＱ７のゲート電位が下降するとノードＮ２の電位は上昇する。即ちトランジスタＱ６およびトランジスタＱ７は、両者のオン抵抗値の比によってその動作が規定されるレシオ型インバータを構成している。当該インバータは、ノードＮ３を入力端としノードＮ２を出力端としており、出力端子ＯＵＴをプルダウンさせるためのトランジスタＱ２を駆動する「プルダウン駆動回路」を構成している。

図４は実施の形態１に係る単位シフトレジスタ回路の動作を示すタイミング図である。以下図４を参照し、本実施の形態に係る単位シフトレジスタ回路ＳＲの具体的な動作を説明する。ここでも、ゲート線駆動回路３０を構成する各単位シフトレジスタ回路ＳＲの動作は実質的にどれも同じであるので、１つの単位シフトレジスタ回路ＳＲの動作を代表的に説明する。簡単のため、単位シフトレジスタ回路ＳＲのクロック端子ＣＫにクロック信号ＣＬＫ１が入力されるものとして説明を行う（例えば図２における単位シフトレジスタ回路ＳＲ１，ＳＲ４などがこれに該当する）。

ここで、当該単位シフトレジスタ回路ＳＲが出力するゲート線駆動信号をＧ_n、その前段および２段前の単位シフトレジスタ回路ＳＲの出力信号をそれぞれＧ_n-1およびＧ_n-2、次段の単位シフトレジスタ回路ＳＲが出力するゲート線駆動信号をＧ_n+1と定義する。また説明の簡単のため、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３、第１スタートパルスＳＰ１および第２スタートパルスＳＰ２のＨレベルは全て等しいものと仮定し、そのレベルをＶＤＤと表すことにする。さらにこのレベルＶＤＤは高電位側電源電位ＶＤＤ１のレベルと等しいものとする（即ち、ＶＤＤ＝ＶＤＤ１）。

まず初期状態として、ノードＮ１およびノードＮ３がＬ（Low）レベル（ＶＳＳ）、ノードＮ２がＨ（High）レベル（ＶＤＤ２−Ｖｔｈ（Ｖｔｈ：トランジスタのしきい値電圧））であると仮定する（以下、この状態を「リセット状態」と称す）。また、クロック端子ＣＫ（クロック信号ＣＬＫ１）、リセット端子ＲＳＴ（次段の出力信号Ｇ_n+1）、第１入力端子ＩＮ１（２段前の出力信号Ｇ_n-2）、入力端子ＩＮ２（前段の出力信号Ｇ_n-1）は何れもＬレベルであるとする。リセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、クロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なく、出力端子ＯＵＴ（ゲート線駆動信号Ｇ_n）はＬレベルに保たれる。即ち、この単位シフトレジスタ回路ＳＲが接続するゲート線は非選択状態にある。

その状態から、時刻ｔ１で２段前の出力信号Ｇ_n-2（第１段目の単位シフトレジスタ回路ＳＲ１の場合には第１スタートパルスＳＰ１）がＨレベルになると、それが当該単位シフトレジスタ回路ＳＲの第１入力端子ＩＮ１に入力されトランジスタＱ８がオンになる。このときノードＮ２はＬレベルなのでトランジスタＱ９もオンしているが、トランジスタＱ８はトランジスタＱ９よりも駆動能力が十分大きく設定されており、トランジスタＱ８のオン抵抗はトランジスタＱ９のオン抵抗に比べ十分低いため、ノードＮ３はトランジスタＱ８を介して供給される電荷により充電され、そのレベルが上昇する。つまりトランジスタＱ８は、第１入力端子ＩＮ１に入力される信号に基づいて、トランジスタＱ３のゲートが接続するノードＮ３を充電する充電回路として機能する。

ノードＮ３のレベルが上昇するとトランジスタＱ７が導通し始めノードＮ２のレベルは下降する。そうなるとトランジスタＱ９の抵抗が高くなり、ノードＮ３のレベルが急速に上昇する。それに応じてトランジスタＱ７が充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ９がオフになってノードＮ３がＨレベルになる。

ノードＮ３のレベルを上昇させるには、それに接続した容量素子Ｃ２およびトランジスタＱ３のゲート・チャネル間容量（ゲート容量）を充電する必要があるが、それらの容量値は出力段のトランジスタＱ１および容量素子Ｃ１の約１／５〜１／１０程度と小さいため、ノードＮ３は高速に充電可能である。そのため、トランジスタＱ８が高速充電の不得手なソースフォロアモードで動作するにも関わらず、ノードＮ３のレベルは高速に理論値にまで上昇する。即ち、トランジスタＱ８による充電後のノードＮ３のレベルＶ３ａは、
Ｖ３ａ≒ＶＤＤ−Ｖｔｈ ・・・（１）
となる。

ノードＮ３がＨレベルになると、それに応じてトランジスタＱ３がオンする。このときノードＮ２はＬレベルになっているのでトランジスタＱ２はオフしており、ノードＮ１のレベルが上昇する。

ノードＮ１のレベルを上昇させるためには、容量素子Ｃ１およびトランジスタＱ１のゲート容量を充電する必要があるが、上記のようにそれらの容量値は比較的大きいため、ノードＮ１の高速充電は困難である。さらにトランジスタＱ３がソースフォロアモードで動作するため、短時間でノードＮ１のレベルを理論値（ＶＤＤ−２×Ｖｔｈ）まで上昇させることは難しい。従って、２段前の出力信号Ｇ_n-2のパルス幅が充分広くなければ、このときのノードＮ１のレベルは、理論値よりも小さい一定のレベルまでしか上昇しない。

時刻ｔ２で、２段前の出力信号Ｇ_n-2がＬレベルに戻るとトランジスタＱ８はオフするが、その後はノードＮ１およびノードＮ３はフローティング状態になり、またトランジスタＱ７，Ｑ９がフリップフロップの働きをするので、それらのレベルは維持される。

そして時刻ｔ３で前段の出力信号Ｇ_n-1（第１段目の単位シフトレジスタ回路ＳＲ１の場合には第２スタートパルスＳＰ２）がＨレベルになると、当該単位シフトレジスタ回路ＳＲの第２入力端子ＩＮ２がＨレベルになり、容量素子Ｃ２を介する容量結合によりノードＮ３が昇圧される。即ち、容量素子Ｃ２は、第２入力端子ＩＮ２に入力される信号に基づいて、充電されたノードＮ３を昇圧する昇圧回路として機能する。

容量素子Ｃ２による昇圧後のノードＮ３のレベルは昇圧前に対して、前段の出力信号Ｇ_n-1の振幅ＶＤＤだけ上昇する。即ち、このときのノードＮ３のレベルＶ３ｂは、
Ｖ３ｂ≒２×ＶＤＤ−Ｖｔｈ ・・・（２）
となる。

この状態ではトランジスタＱ３のゲート（ノードＮ３）・ソース（ノードＮ１）間の電圧が十分高くなるので、トランジスタＱ３はソースフォロワモードではなく非飽和領域での動作（非飽和動作）をもってノードＮ１を充電する。よってノードＮ１は高速に充電されてＨレベルになり、且つ、しきい値電圧Ｖｔｈの損失もなくノードＮ１レベルはＶＤＤ１に到達する。このようなノードＮ１およびノードＮ３がＨレベル、ノードＮ２がＬレベルの状態（以下、この状態を「セット状態」称す）にでは、トランジスタＱ１がオン、トランジスタＱ２がオフになる。

その後時刻ｔ４で前段の出力信号Ｇ_n-1がＬレベルに戻ると、第２入力端子ＩＮ２がＬレベルになり、ノードＮ３のレベルはそれに追随して下降し、昇圧前のＶＤＤ−Ｖｔｈに戻る。このときノードＮ１のレベルはＶＤＤ１（＝ＶＤＤ）であるのでトランジスタＱ３はオフになるが、ノードＮ１はフローティングになるため、その後もノードＮ１のレベルはＶＤＤ１に維持される（従ってセット状態も維持される）。

従来の単位シフトレジスタ回路におけるノードＮ１の充電時には、それを充電するためのトランジスタ（例えば特許文献１のトランジスタＭ３）のしきい値電圧の損失を伴うため、クロック信号のパルス幅が充分長かったとしてもノードＮ１はＶＤＤ１−Ｖｔｈまでしか上昇しなかった。つまり本実施の形態では、ノードＮ１を従来よりもＶｔｈ以上高いレベルにまで充電することができる。

セット状態になった単位シフトレジスタ回路ＳＲでは、トランジスタＱ１がオン、トランジスタＱ２がオフであるので、時刻ｔ５でクロック端子ＣＫのクロック信号ＣＬＫ１がＨレベルになると、出力端子ＯＵＴの出力信号Ｇ_nのレベルが上昇する。すると容量素子Ｃ１およびトランジスタＱ１のゲート容量を介する容量結合により、ノードＮ１のレベルが特定の電圧だけ昇圧される（このためノードＮ１は「昇圧ノード」と称されることもある）。

トランジスタＱ１のゲート容量と容量素子Ｃ１との容量値の和に比べ、ノードＮ１の寄生容量値が十分小さいと仮定すると、出力信号Ｇ_nに応じて昇圧されたノードＮ１のレベルは、ＶＤＤ１＋ＶＤＤ（＝２×ＶＤＤ）になる。その結果トランジスタＱ１のゲート・ソース間電圧が大きく保たれ、出力端子ＯＵＴのレベルすなわち出力信号Ｇ_nはクロック信号ＣＬＫ１に追随して高速に立上る。またこのときトランジスタＱ１は非飽和動作を行うためしきい値電圧Ｖｔｈ分の損失も伴わず、出力信号Ｇ_nのＨレベルは、クロック信号ＣＬＫ１のＨレベルと同じＶＤＤとなる。

時刻ｔ５でＨレベルになった出力信号Ｇ_nは、クロック信号ＣＬＫ１がＨレベルの間はＨレベルを維持してゲート線を活性化する。そして時刻ｔ６でクロック信号ＣＬＫ１がＬレベルに戻ると、ゲート線駆動信号Ｇ_nもＬレベルになりゲート線の非選択状態に戻る。このときノードＮ１のレベルも昇圧前のＶＤＤ１に下降する。

その後、クロック信号ＣＬＫ２がＨレベルになる時刻ｔ７で次段のゲート線駆動信号Ｇ_n+1がＨレベルになり、それがリセット端子ＲＳＴに入力されてトランジスタＱ５がオンする。それによりノードＮ３のレベルが下降し、トランジスタＱ７がオフになるためノードＮ２はＨレベルになる。応じてトランジスタＱ４，Ｑ９がオンになり、ノードＮ１，Ｎ３はＬレベルになる。その結果、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。

以上の動作をまとめると、本実施の形態に係る単位シフトレジスタ回路ＳＲにおいては、第１入力端子ＩＮ１および第２入力端子ＩＮ２に信号が入力されない間はノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ２−Ｖｔｈ）のリセット状態にあり、その間はトランジスタＱ１がオフ、トランジスタＱ２がオンしているので、出力端子ＯＵＴは低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして第１入力端子ＩＮ１および第２入力端子ＩＮ２の順にパルス信号が入力されると、ノードＮ２がＬレベル（ＶＳＳ）、ノードＮ１がＨレベル（ＶＤＤ１）のセット状態になる。セット状態ではトランジスタＱがオン、トランジスタＱ２がオフであるので、クロック端子ＣＫの信号（クロック信号ＣＬＫ１）がＨレベルである間、ゲート線用出力端子ＯＵＴがＨレベルになってゲート線を活性化する。その後、リセット端子ＲＳＴの信号（次段のゲート線駆動信号Ｇ_n+1）が入力されると、ノードＮ１およびノードＮ３がＬレベル、ノードＮ２がＨレベルのリセット状態に戻る。

このように動作する複数の単位シフトレジスタ回路ＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成したときの動作を、図５のタイミング図に示す。同図の如く、第１段目の単位シフトレジスタ回路ＳＲ１の第１および第２入力端子ＩＮ１，ＩＮ２に入力信号（スタートパルス）が入力されると、その後は第１段目の単位シフトレジスタ回路ＳＲ１の出力信号Ｇ₁が、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期したタイミングでシフトされながら、ゲート線駆動信号Ｇ₁，Ｇ₂，Ｇ₃・・・としてゲート線ＧＬ１，ＧＬ２，ＧＬ３・・・に順番に出力されると共に、単位シフトレジスタ回路ＳＲ２，ＳＲ３・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ１，ＧＬ２，ＧＬ３・・・を順に駆動することができる。

但し、図２の構成のゲート線駆動回路３０では、各単位シフトレジスタ回路ＳＲのリセット端子ＲＳＴには、その次段のゲート線駆動信号Ｇ_n+1が入力されるので、当該単位シフトレジスタ回路ＳＲはその次段が少なくとも一度動作した後でなければリセット状態（すなわち上記の初期状態）にならない。各単位シフトレジスタ回路ＳＲは、リセット状態を経なければ図３に示したような通常動作を行うことができないので、通常動作に先立ってダミーの入力信号を単位シフトレジスタ回路ＳＲの第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタ回路ＳＲのノードＮ２と第３電源端子ｓ３（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行なってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。

以上のように、本実施の形態に係る単位シフトレジスタ回路ＳＲによれば、充電回路としてのトランジスタＱ８がトランジスタＱ３のゲート（ノードＮ３）を充電し、次いで昇圧回路である容量素子Ｃ２が充電後のノードＮ３を昇圧するため、トランジスタＱ３のゲート・ソース間電圧を高くした状態でノードＮ１の充電（プリチャージ）が行われる。つまりノードＮ３の昇圧時のトランジスタＱ３はソースフォロアモードではなく、非飽和動作してノードＮ１を充電するので、当該ノードＮ１のレベルは高速に上昇する。よって、クロック信号の周波数が高くなり第１および第２入力端子ＩＮ１，ＩＮ２に入力される信号のパルス幅が狭くなった場合であってもノードＮ１を充分にプリチャージすることができ、トランジスタＱ１の駆動能力の低下を防止することができる。また、トランジスタＱ３が非飽和動作するためそのしきい値電圧分の損失が生じず、従来よりもノードＮ１を高いレベルにプリチャージすることができるので、従来よりもトランジスタＱ１の駆動能力は高くなる。従って、単位シフトレジスタ回路ＳＲが縦続接続して成るシフトレジスタ回路を高速化することができ、それにより構成されるゲート線駆動回路を用いた表示装置の高解像度化に寄与できる。

＜実施の形態２＞
ＴＦＴを含む電界効果トランジスタは、ゲート電極にしきい値電圧以上の電圧が印加されたときに、半導体基板内におけるゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲート−チャネル間に一定の静電容量（ゲート容量）を有することとなる。即ち、半導体基板内のチャネルおよびゲート電極を両電極とし、ゲート絶縁膜を誘電体層とする容量素子としても機能することができる。このような容量素子は「ＭＯＳ（Metal-Oxide Semiconductor）容量素子」と呼ばれる。

図６は実施の形態２に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。実施の形態１では、充電されたノードＮ３を昇圧する昇圧回路を容量素子Ｃ２で構成していたが、本実施の形態ではそれをトランジスタＱ１０のゲート容量に置き換えている。トランジスタＱ１０のゲートはノードＮ３に接続し、ソースとドレインは共に第２入力端子ＩＮ２に接続される。即ちトランジスタＱ１０は、ＭＯＳ容量素子として機能する。

通常、半導体集積回路内に形成される容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一面積のトランジスタで代替することができる。

本実施の形態に係る単位シフトレジスタ回路ＳＲによれば、その回路構成は実施の形態１の容量素子Ｃ２をＭＯＳ容量素子（トランジスタＱ１０のゲート容量）に置き換えているだけなので、実施の形態１の単位シフトレジスタ回路ＳＲと同様に動作する。よって実施の形態１と同様の効果が得られる。

トランジスタＱ１０は、ゲート・ソース間がしきい値電圧以上にバイアスされたときのみ、即ちノードＮ３がＨレベルに充電されているときのみに容量素子として働く。上記のように、トランジスタＱ１０は充電されたノードＮ３を昇圧するためのものであるので、ノードＮ３がＨレベルの間だけ容量素子として働けば動作上の問題はない。

また言い換えれば、トランジスタＱ１０はノードＮ３がＬレベルの間は容量素子として機能しないので、その間は第２入力端子ＩＮ２がＨレベルになったとしてもノードＮ３は昇圧されない。そのため、第２入力端子ＩＮ２に入力する信号は前段の出力信号Ｇ_n-1に限られず、前段の単位シフトレジスタ回路ＳＲに入力されるクロック信号を用いることができる。例えば図３のように、当該単位シフトレジスタ回路ＳＲのクロック端子ＣＫにクロック信号ＣＬＫ１が入力されるのであれば、その第２入力端子ＩＮ２にはクロック信号ＣＬＫ３を入力してもよい。

実施の形態１の図３の回路構成の場合、例えばクロック端子ＣＫにクロック信号ＣＬＫ１が入力され、第２入力端子ＩＮ２にクロック信号ＣＬＫ３が入力されたとすると、ノードＮ３がＬレベルであるべきリセット状態の間でも、ノードＮ３はクロック信号ＣＬＫ３によって不要に昇圧され、誤動作が生じる恐れがあり問題になる。本実施の形態では、ノードＮ３がＬレベルの間はトランジスタＱ１０が容量素子として機能しないのでその問題を伴わない。

また通常、クロック信号の立上がり速度は単位シフトレジスタ回路ＳＲの出力信号の立上がり速度よりも高速であるので、第２入力端子ＩＮ２にクロック信号が入力されると、ノードＮ３の昇圧速度が速くなる。その結果ノードＮ１の充電（プリチャージ）はさらに高速化される。加えて、各単位シフトレジスタ回路ＳＲの出力端子ＯＵＴにかかる負荷が低減され、出力信号Ｇ_nの信号遅延が抑制される。従って、本実施の形態の単位シフトレジスタ回路ＳＲの第２入力端子ＩＮ２にクロック信号が入力すれば、実施の形態１よりもさらに出力信号の高速化に寄与できる。

なお、図６の回路においては、トランジスタＱ１０のソースおよびドレインの両方を第２入力端子ＩＮ２に接続した構成を示したが、いずれもＭＯＳ容量素子の同じ側の電極として機能するため、両者のうちいずれか一方のみが第２入力端子ＩＮ２に接続するよう構成してもよい。

＜実施の形態３＞
上記のように実施の形態１の単位シフトレジスタ回路ＳＲでは、ノードＮ１を充電するためのトランジスタＱ３のゲート（ノードＮ３）に、充電回路（トランジスタＱ８）および昇圧回路（容量素子Ｃ２）を設けることにより、当該ノードＮ３を２×ＶＤＤ−Ｖｔｈのレベルにまで昇圧していた。それによって、トランジスタＱ３が非飽和動作するのでノードＮ１が高速に充電（プリチャージ）されるという効果が得られる。

本実施の形態では、この技術をノードＮ３を充電するトランジスタＱ８のゲートにも応用し、当該トランジスタＱ８のゲートにも同様の充電回路と昇圧回路とを設けることにより、実施の形態１よりもさらにノードＮ３が高いレベルにまで昇圧されるようにする。

図７は、実施の形態３に係る単位シフトレジスタ回路の構成を示す回路図である。本実施の形態においても、単位シフトレジスタ回路ＳＲは、第１入力端子ＩＮ１に入力される信号に基づいてノードＮ３を充電する充電回路（第１充電回路）と、第２入力端子ＩＮ２に入力される信号にと基づいて、充電されたノードＮ３を昇圧する昇圧回路（第１昇圧回路）を備えている。本実施の形態において、第１昇圧回路は、ノードＮ３と第２電源端子ｓ２との間に接続するトランジスタＱ８に加え、当該トランジスタＱ８のゲートが接続するノードＮ４と第１入力端子ＩＮ１との間に接続するトランジスタＱ１１、およびノードＮ４と第３入力端子ＩＮ３との間に接続した容量素子Ｃ３とを備えている。一方、第１昇圧回路は、実施の形態１と同様に容量素子Ｃ２により構成されている。

ノードＮ４と第１電源端子ｓ１との間には、ノードＮ２に接続したゲートを有するトランジスタＱ１３が接続している。本実施の形態では、トランジスタＱ６およびトランジスタＱ７から成るインバータ（プルダウン駆動回路）は、ノードＮ４を入力端とし、ノードＮ２を出力端としている。

複数の単位シフトレジスタ回路ＳＲは縦続接続してゲート線駆動回路を構成する。但し本実施の形態では、第１入力端子ＩＮ１には３段前（前々々段）の出力信号（「Ｇ_n-3」と定義する）が入力され、第３入力端子ＩＮ３に２段前の出力信号Ｇ_n-2が入力され、第２入力端子ＩＮ２には前段の出力信号Ｇ_n-1が入力されるように接続される。

また本実施の形態では、縦続接続した単位シフトレジスタ回路ＳＲは、各々位相が異なる４相のクロック信号で駆動される。すなわち各単位シフトレジスタ回路ＳＲのクロック端子ＣＫには４相クロックのうち所定の１相が供給され、シフトレジスタ回路ＳＲ１，ＳＲ２，ＳＲ３・・・のリセット端子ＲＳＴがその順番で活性化される。

また、第１段目（第１ステージ）の単位シフトレジスタ回路ＳＲ１の第１乃至第３入力端子ＩＮ１〜ＩＮ３には３相のスタートパルスが入力され、当該スタートパルスは第１入力端子ＩＮ１、第３入力端子ＩＮ３、第２入力端子ＩＮ２の順に活性化される。

実施の形態１で説明したように、図３の単位シフトレジスタ回路ＳＲでは、２段前の出力信号Ｇ_n-2によりノードＮ３（トランジスタＱ３のゲート）をＶＤＤ−Ｖｔｈのレベルまで充電し（式（１））、その後、前段の出力信号Ｇ_n-1によりさらにノードＮ３を２×ＶＤＤ−Ｖｔｈのレベルにまで昇圧することで（式（２））、トランジスタＱ３を非飽和動作させてノードＮ１をＶＤＤ１のレベルにまで充電（プリチャージ）していた。

それに対し、本実施の形態に係る図７の単位シフトレジスタ回路ＳＲでは、第１入力端子ＩＮ１に入力される３段前の出力信号Ｇ_n-3によってノードＮ４（トランジスタＱ８のゲート）がＶＤＤ−Ｖｔｈのレベルに充電される。それによりトランジスタＱ８がオンするが、このときノードＮ３のレベルはＶＤＤ−２×Ｖｔｈまでしか上昇しない。しかしその後、第３入力端子ＩＮ３に入力される２段前の出力信号Ｇ_n-2によって、ノードＮ４はさらに２×ＶＤＤ−Ｖｔｈのレベルにまで昇圧される。それによりトランジスタＱ８は非飽和動作し、ノードＮ３のレベルは高速にＶＤＤ１（＝ＶＤＤ）のレベルまで充電される。従って、第１入力端子ＩＮ１に入力される前段の出力信号Ｇ_n-1がＨレベル（ＶＤＤ）になると、容量素子Ｃ２を介するよう容量結合によりノードＮ３のレベルは２×ＶＤＤのレベルにまで上昇し、ノードＮ１はトランジスタＱ１を通じて高速にＶＤＤ１のレベルにまで充電（プリチャージ）される。

このように、第１充電回路に含まれるトランジスタＱ１１は、第１入力端子ＩＮ１に入力される信号に基づいてノードＮ４を充電する第２充電回路として機能し、また、容量素子Ｃ３は、第３入力端子ＩＮ３に入力される信号に基づいて、充電されたノードＮ４を昇圧する第２昇圧回路として機能する。

以上のように本実施の形態によれば、トランジスタＱ１１および容量素子Ｃ３の働きにより、実施の形態１よりもノードＮ３のレベルをしきい値電圧Ｖｔｈだけ高いレベル（２×ＶＤＤ）にまで昇圧することができ、それだけノードＮ１を高速に充電することが可能になる。よって、クロック信号の周波数を高くしてそのパルス幅がさらに狭くなった場合においても、駆動能力の低下は抑制される。従って、単位シフトレジスタ回路ＳＲが縦続接続して成るシフトレジスタ回路を高速化することができ、それにより構成されるゲート線駆動回路を用いた表示装置の高解像度化に寄与できる。

なお、図７の単位シフトレジスタ回路ＳＲの具体的な動作は、ノードＮ３の充電・昇圧が第１乃至第３入力端子ＩＮ１〜ＩＮ３に入力される３つの信号に応じて行われることを除いて、ほぼ実施の形態１と同様である。よって、図７の単位シフトレジスタ回路ＳＲを複数個縦続接続し、ゲート線駆動回路を構成したときの動作は、図８のタイミング図のようになる。つまり、第１段目の単位シフトレジスタ回路ＳＲ１の第１乃至第３入力端子ＩＮ１〜ＩＮ３に入力信号（スタートパルス）が入力されると、その後は第１段目の単位シフトレジスタ回路ＳＲ１の出力信号Ｇ₁が、クロック信号ＣＬＫ１〜ＣＬＫ４に同期したタイミングでシフトされながら、ゲート線駆動信号Ｇ₁，Ｇ₂，Ｇ₃・・・としてゲート線ＧＬ１，ＧＬ２，ＧＬ３・・・に順番に出力されると共に、単位シフトレジスタ回路ＳＲ２，ＳＲ３・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ１，ＧＬ２，ＧＬ３・・・を順に駆動することができる。

なお、本実施の形態においては、第１および第２昇圧回路をそれぞれ容量素子Ｃ２、容量素子Ｃ３により構成したが、実施の形態２を適用し、それぞれＭＯＳ容量素子に置き換えてもよい（図示は省略する）。

その場合には、第３入力端子ＩＮ３には２段前の単位シフトレジスタ回路ＳＲに入力されるクロック信号が入力され、第２電源端子ｓ２には前段の単位シフトレジスタ回路ＳＲに入力されるクロック信号が入力されるよう構成してもよい。即ち、例えば当該単位シフトレジスタ回路ＳＲのクロック端子ＣＫにクロック信号ＣＬＫ１が入力されるのであれば、その第３入力端子ＩＮ３にはクロック信号ＣＬＫ３を入力し、第２入力端子ＩＮ２にはクロック信号ＣＬＫ４を入力すればよい。先に述べたように、通常、クロック信号の立上がり速度は単位シフトレジスタ回路ＳＲの出力信号の立上がり速度よりも高速であるので、クロック信号を用いることによってノードＮ３およびノードＮ４の昇圧速度が速くなり、結果としてノードＮ１の充電（プリチャージ）がさらに高速化される。加えて、各単位シフトレジスタ回路ＳＲの出力端子ＯＵＴにかかる負荷が低減され、出力信号Ｇ_nの信号遅延が抑制される。従って、出力信号の高速化にさらに寄与できる。

＜実施の形態４＞
先に述べたように、それぞれの実施の形態に示した高電位側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルであってもよい。そこで本実施の形態においては、高電位側電源電位ＶＤＤ１が供給される第２電源端子ｓ２と、高電位側電源電位ＶＤＤ２が供給される第３電源端子ｓ３とを同一の端子で構成する。

図９は、本実施の形態の単位シフトレジスタ回路ＳＲの回路図であり、実施の形態１（図３）の単位シフトレジスタ回路ＳＲにおいて、第２電源端子ｓ２と第３電源端子ｓ３とが同一の端子で構成した例である。また図示は省略するが、本実施の形態は、実施の形態２（図６）および実施の形態３（図７）の回路に対しても適用することも可能である。

本実施の形態によれば、電源供給のための配線の占有面積が削減されるので、ゲート線駆動回路の高集積化、ひいては表示装置の小型化に寄与できる。

＜実施の形態５＞
実施の形態２でも説明したように、ＴＦＴを含む電界効果トランジスタは、導通状態に半導体基板に形成されるチャネルとゲート電極とを両電極とし、ゲート絶縁膜を誘電体層とするＭＯＳ容量素子としても機能することができる。

図１０は実施の形態５に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。実施の形態１ではトランジスタＱ１のドレイン・ソース間にノードＮ１の昇圧用の容量素子Ｃ１（昇圧容量）を設けていたが、本実施の形態ではそれをトランジスタＱ１のゲート容量に置き換えている。その場合、図１０の回路図の如く容量素子Ｃ１は不要になる。

通常、半導体集積回路内に形成される容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一面積のトランジスタで代替することができる。即ち、図１０においてトランジスタＱ１のゲート幅を相当分広くすることで、実施の形態１に係る図３の回路と同等の昇圧動作を実現できる。

またトランジスタＱ１のゲート幅を広くすることによりその駆動能力が高くなるので、結果として出力信号Ｇ_nの立上りおよび立下り速度が速くなり、動作の高速化を図ることができるという本発明の効果をさらに高くできるという利点がある。

＜実施の形態６＞
図１１は、本発明の実施の形態６に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。

単位シフトレジスタ回路ＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１（第１トランジスタ）と、出力端子ＯＵＴと第１電源端子ｓ１との間に接続するトランジスタＱ２（第２トランジスタ）とにより構成されている。ここでもトランジスタＱ１のゲート（制御電極）が接続するノードをノードＮ１（第１ノード）、トランジスタＱ２のゲートが接続するノードをノードＮ２と定義する。

トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。またノードＮ１と第２電源端子ｓ２との間にはトランジスタＱ３（第３トランジスタ）が接続しており、当該トランジスタＱ３のゲートは第１入力端子ＩＮ１に接続している。ノードＮ１と第１電源端子ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ４が接続する。

本実施の形態に係る単位シフトレジスタ回路ＳＲは、ノードＮ１と第２入力端子ＩＮ２との間に、直列に接続したトランジスタＱ１３および容量素子Ｃ４を備えている。即ちトランジスタＱ１３のソースはノードＮ１に、ドレインは容量素子Ｃ４の一端にそれぞれ接続しており、また容量素子Ｃ４の他端は第２入力端子ＩＮ２に接続している。また、トランジスタＱ１３はそのゲートとドレインとが互いに接続されており、いわゆるダイオード接続を成している。つまり、容量素子Ｃ４とトランジスタＱ１３との接続ノード（即ちトランジスタＱ１３のゲートおよびドレインのノード）をノードＮ５（第２ノード）と定義すると、トランジスタＱ１３は、ノードＮ５からノードＮ１への向きを導通方向とする一方向性のスイッチング素子として機能する。

上で定義したノードＮ５と第２電源端子ｓ２との間にはトランジスタＱ１４（第４トランジスタ）が接続しており、そのゲートは第１入力端子ＩＮ１に接続している。またノードＮ５と第１電源端子ｓ１との間には、トランジスタＱ１５が接続し、そのゲートはノードＮ２に接続する。

ノードＮ２と第３電源端子ｓ３との間には、ダイオード接続されたトランジスタＱ６が接続し、ノードＮ２と第１電源端子ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ７のゲートはノードＮ５に接続する。

トランジスタＱ７はトランジスタＱ６よりも駆動能力（電流を流す能力）が充分大きく設定されており、当該トランジスタＱ６およびトランジスタＱ７は、両者のオン抵抗値の比によってその動作が規定されるレシオ型インバータを構成している。当該インバータは、ノードＮ５を入力端としノードＮ２を出力端としており、出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２を駆動する「プルダウン駆動回路」を構成している。

また図１１に示すように、本実施の形態の単位シフトレジスタ回路ＳＲでは、ノードＮ２と第１電源端子ｓ１と間に接続し、出力端子ＯＵＴに接続したゲートを有するトランジスタＱ１６が設けられている。このトランジスタＱ１６は単位シフトレジスタ回路ＳＲの論理動作に影響するものではないが、その詳細は後述する。

本実施の形態に係る単位シフトレジスタ回路ＳＲも、図２のように縦続接続することによってゲート線駆動回路３０を構成する。即ち、各単位シフトレジスタ回路ＳＲにおいて、クロック端子ＣＫには３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうち所定の１つが供給され、リセット端子ＲＳＴには次段の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴが接続される。

また、第１段目（第１ステージ）の単位シフトレジスタ回路ＳＲ１においては、第１および第２入力端子ＩＮ１，ＩＮ２に、それぞれ第１および第２スタートパルスＳＰ１，ＳＰ２が入力信号として入力される。第２段目の単位シフトレジスタ回路ＳＲ２においては、第１入力端子ＩＮ１には上記の第２スタートパルスＳＰ２が入力され、第２入力端子ＩＮ２は第１段目の単位シフトレジスタ回路ＳＲ１の出力端子ＯＵＴに接続する。第３段目以降の単位シフトレジスタ回路ＳＲにおいては、第１入力端子ＩＮ１にはその前段の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴに接続し、第２入力端子ＩＮ２にはその２段前（前々段）の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴに接続する。そして各単位シフトレジスタ回路ＳＲの出力端子ＯＵＴに出力される出力信号は、水平（又は垂直）走査パルスとしてゲート線ＧＬへと出力される。

図１２は実施の形態６に係る単位シフトレジスタ回路の動作を示すタイミング図である。以下、図１２を参照して、本実施の形態に係る単位シフトレジスタ回路ＳＲの具体的な動作を説明する。ここでも、ゲート線駆動回路３０を構成する各単位シフトレジスタ回路ＳＲの動作は実質的にどれも同じであるので、１つの単位シフトレジスタ回路ＳＲの動作を代表的に説明する。簡単のため、単位シフトレジスタ回路ＳＲのクロック端子ＣＫにクロック信号ＣＬＫ１が入力されるものとして説明を行う（例えば図２における単位シフトレジスタ回路ＳＲ１，ＳＲ４などがこれに該当する）。

ここでも、当該単位シフトレジスタ回路ＳＲが出力するゲート線駆動信号をＧ_n、その前段および２段前の単位シフトレジスタ回路ＳＲの出力信号をそれぞれＧ_n-1およびＧ_n-2、次段の単位シフトレジスタ回路ＳＲが出力するゲート線駆動信号をＧ_n+1と定義する。また説明の簡単のため、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３、第１スタートパルスＳＰ１および第２スタートパルスＳＰ２のＨレベルは全て等しいものと仮定し、そのレベルをＶＤＤと表すことにする。さらにこのレベルＶＤＤは高電位側電源電位ＶＤＤ１のレベルと等しいものとする（即ち、ＶＤＤ＝ＶＤＤ１）。

まず初期状態として、ノードＮ１およびノードＮ５がＬ（Low）レベル（ＶＳＳ）、ノードＮ２がＨ（High）レベル（ＶＤＤ２−Ｖｔｈ（Ｖｔｈ：トランジスタのしきい値電圧））であるリセット状態を想定する。また、クロック端子ＣＫ（クロック信号ＣＬＫ１）、リセット端子ＲＳＴ（次段の出力信号Ｇ_n+1）、第１入力端子ＩＮ１（２段前の出力信号Ｇ_n-2）、入力端子ＩＮ２（前段の出力信号Ｇ_n-1）は何れもＬレベルであるとする。リセット状態では、この単位シフトレジスタ回路ＳＲが接続するゲート線は非選択状態にある。

その状態から、時刻ｔ１で２段前の出力信号Ｇ_n-2（第１段目の単位シフトレジスタ回路ＳＲ１の場合には第１スタートパルスＳＰ１）がＨレベルになると、それが当該単位シフトレジスタ回路ＳＲの第１入力端子ＩＮ１に入力されトランジスタＱ３並びにトランジスタＱ１４がオンになる。このときノードＮ２はＬレベルなのでトランジスタＱ４，Ｑ１５もオンしているが、トランジスタＱ３，Ｑ１４はそれぞれトランジスタＱ４，Ｑ１５よりも駆動能力が十分大きく設定されており、トランジスタＱ３，Ｑ１４のオン抵抗はそれぞれトランジスタＱ４，Ｑ１５のオン抵抗に比べ十分低い。そのため、ノードＮ１，Ｎ５はそれぞれトランジスタＱ３，Ｑ１４を介して充電され、当該ノードＮ１，Ｎ５のレベルが上昇する。つまりトランジスタＱ３は、第１入力端子ＩＮ１に入力される信号に基づいて、トランジスタＱ１のゲートが接続するノードＮ１を充電する充電回路として機能する。

ノードＮ５のレベルが上昇するとトランジスタＱ７が導通し始めノードＮ２のレベルは下降する。そうなるとトランジスタＱ１５の抵抗が高くなり、ノードＮ５のレベルが急速に上昇する。それに応じてトランジスタＱ７が充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ４，Ｑ１５がオフになってノードＮ１，Ｎ５がＨレベルになる。

ここで、ノードＮ５のレベルを上昇させるには、それに接続した容量素子Ｃ４およびトランジスタＱ１３のゲート容量を充電する必要があるが、それらの容量値は出力段のトランジスタＱ１および容量素子Ｃ１の約１／５〜１／１０程度でよいため、ノードＮ５は比較的高速に充電可能である。そのため、トランジスタＱ１４が、比較的高速充電の不得手なソースフォロアモードで動作するにも関わらず、ノードＮ５のレベルを高速に上昇させることができ、ノードＮ５はＶＤＤ−Ｖｔｈのレベルに充電される。

一方、ノードＮ１のレベルを上昇させるためには、容量素子Ｃ１およびトランジスタＱ１のゲート容量を充電する必要があるが、上記のようにそれらの容量値はかなり大きいため、ノードＮ１の高速充電は困難である。またノードＮ１の充電時には、トランジスタＱ３がソースフォロアモードで動作するため、短時間でノードＮ１のレベルを理論値（ＶＤＤ−Ｖｔｈ）まで上昇させることは難しい。従って２段前の出力信号Ｇ_n-2のパルス幅が充分広くなければ、このときのノードＮ１のレベルは理論値よりも小さい一定のレベルＶ１ａまでしか上昇しない。

時刻ｔ２で、２段前の出力信号Ｇ_n-2がＬレベルに戻るとトランジスタＱ３，Ｑ１４はオフするが、その後はノードＮ１およびノードＮ５はフローティング状態になり、またトランジスタＱ７，Ｑ１５がフリップフロップの働きをするので、それらのレベルは維持される。

そして時刻ｔ３で前段の出力信号Ｇ_n-1（第１段目の単位シフトレジスタ回路ＳＲ１の場合には第２スタートパルスＳＰ２）がＨレベルになると、当該単位シフトレジスタ回路ＳＲの第２入力端子ＩＮ２がＨレベルになる。すると容量素子Ｃ４を介した容量結合により、充電されたノードＮ５のレベルが昇圧される。

トランジスタＱ１３はノードＮ５からノードＮ１への向きを導通方向とするダイオードとして働くため、ノードＮ５が昇圧されたとき当該トランジスタＱ１３を通してノードＮ５からノードＮ１へと電荷が流れ、ノードＮ１のレベルが昇圧される。

具体的には、ノードＮ５の電荷がトランジスタＱ１のゲート容量、容量素子Ｃ１、Ｃ４に分配されるようになるので、ノードＮ１のレベル上昇量△Ｖ１は、
△Ｖ１＝ＶＤＤ・Ｃ４／（Ｃ４＋Ｃ１＋ＣＱ１）−Ｖｔｈ ・・・（３）
となる。式（３）におけるＣ２は容量素子Ｃ４の容量値、Ｃ１は容量素子Ｃ１の容量値、ＣＱ１はトランジスタＱ１のゲート容量値、ＶｔｈはトランジスタＱ１３のしきい値電圧である。このように、トランジスタＱ１３，Ｑ１４，容量素子Ｃ４は一種のチャージポンプ回路を構成しており、トランジスタＱ３による充電後のノードＮ１を、チャージポンプ動作によって昇圧する昇圧回路として機能している。

なお、図１１の単位シフトレジスタ回路ＳＲでは、容量素子Ｃ１の容量値（Ｃ１）およびトランジスタＱ１のゲート容量値（ＱＣ１）は比較的大きいため、上昇量△Ｖ１の値を大きくすることは難しいが、容量素子Ｃ４による昇圧後のノードＮ１のレベルを、ＶＤＤ１以上にする程度であれば容易に可能である。即ち、上記チャージポンプ動作による昇圧後のノードＮ１のレベルをＶ１ｂとすると、
Ｖ１ｂ＝Ｖ１ａ＋△Ｖ１≧ＶＤＤ１ ・・・（４）
とすることができる。

この動作により、当該単位シフトレジスタ回路ＳＲは、ノードＮ１およびノードＮ５がＨレベル、ノードＮ２がＬレベルのセット状態になる。セット状態では、トランジスタＱ１がオン、トランジスタＱ２がオフになる。

先に述べたように、従来の単位シフトレジスタ回路におけるノードＮ１の充電時には、当該ノードＮ１はＶＤＤ１−Ｖｔｈのレベルまでしか上昇しなかったが、本実施の形態では、上記の式（４）に示したようにノードＮ１を従来よりもＶｔｈ以上高いレベルにまで充電することができる。

その後時刻ｔ４で前段の出力信号Ｇ_n-1がＨレベルからＬレベルに変化すると、第２入力端子ＩＮ２がＬレベルになる。するとノードＮ５のレベルはそれに追随して下降するが、トランジスタＱ１３がダイオードとして働くため、ノードＮ１のレベルは変化しない（セット状態も維持される）。そのためノードＮ５のレベルは、上記のチャージポンプ動作によりノードＮ５からノードＮ１に流れた電荷量に相当する電圧ΔＶ５だけ低下する（図５参照）。

このノードＮ５のレベル低下量ΔＶ５が大きい場合、トランジスタＱ７の抵抗値が上昇するので、ＬレベルであるノードＮ２の電位が高くなることが懸念される。そうなると、その後（時刻ｔ５）で出力端子ＯＵＴ（出力信号Ｇ_n）のレベルが上昇し、トランジスタＱ２のゲート・ドレイン間のオーバラップ容量によってノードＮ２のレベルがさらに上がったとき、トランジスタＱ２が導通して出力信号Ｇ_nのレベルが低下してしまうという問題が生じる。トランジスタＱ１６はこの問題を防止するためのものである。即ちこのトランジスタＱ１６は、出力信号Ｇ_nがＨレベルになったときにオンしてノードＮ２を低電位側電源電位ＶＳＳに固定することにより、トランジスタＱ２が不要にオンするのを防止している。もちろんノードＮ５のレベル低下量ΔＶ５が小さく、上記の問題が生じる恐れがない場合には、トランジスタＱ１６は設けなくてもよい。

セット状態にある単位シフトレジスタ回路ＳＲでは、トランジスタＱ１がオン、トランジスタＱ２がオフであるので、時刻ｔ５でクロック端子ＣＫのクロック信号ＣＬＫ１がＨレベルになると、出力端子ＯＵＴの出力信号Ｇ_nのレベルが上昇する。すると容量素子Ｃ１およびトランジスタＱ１のゲート容量を介する容量結合により、ノードＮ１のレベルが特定の電圧だけ昇圧される。

トランジスタＱ１のゲート容量と容量素子Ｃ１との容量値の和に比べ、ノードＮ１の寄生容量値が十分小さいと仮定すると、出力信号Ｇ_nに応じて昇圧されたノードＮ１のレベルＶ１ｃは、
Ｖ１ｃ＝Ｖ１ｂ＋ＶＤＤ≧２×ＶＤＤ ・・・（５）
となる。式（５）から分かるように、出力信号Ｇ_nに応じてノードＮ１が昇圧された後にはトランジスタＱ１のゲート・ソース間電圧が実施の形態１よりもさらに大きくなり、出力端子ＯＵＴのレベルすなわち出力信号Ｇ_nはクロック信号ＣＬＫ１に追随して、より高速に立上る。またトランジスタＱ１は非飽和動作を行うのでしきい値電圧Ｖｔｈ分の損失もなく、出力信号Ｇ_nのＨレベルはクロック信号ＣＬＫ１のＨレベルと同じくＶＤＤとなる。

時刻ｔ５でＨレベルになった出力信号Ｇ_nは、クロック信号ＣＬＫ１がＨレベルの間はＨレベルを維持してゲート線を活性化する。そして時刻ｔ６でクロック信号ＣＬＫ１がＬレベルに戻ると、ゲート線駆動信号Ｇ_nもＬレベルになりゲート線の非選択状態に戻る。このときノードＮ１のレベルも下降して昇圧前のレベルになる。

その後時刻ｔ７でクロック信号ＣＬＫ２がＨレベルになると、そのタイミングで次段のゲート線駆動信号Ｇ_n+1がＨレベルになるので、それがリセット端子ＲＳＴに入力されてトランジスタＱ５がオンになる。それによりノードＮ５のレベルが下降し、トランジスタＱ７がオフになるためノードＮ２はＨレベルになる。応じてトランジスタＱ４がオンになり、ノードＮ１をＬレベルにする。その結果、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。

以上の動作をまとめると、本実施の形態に係る単位シフトレジスタ回路ＳＲにおいては、第１入力端子ＩＮ１および第２入力端子ＩＮ２に信号が入力されない間はノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ２−Ｖｔｈ）のリセット状態にあり、その間はトランジスタＱ１がオフ、トランジスタＱ２がオンしているので、出力端子ＯＵＴは低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして第１入力端子ＩＮ１および第２入力端子ＩＮ２の順にパルス信号が入力されると、ノードＮ２がＬレベル（ＶＳＳ）、ノードＮ１が高電位側電源電位ＶＤＤ１よりもさらに高いＨレベルのセット状態になる。セット状態ではトランジスタＱがオン、トランジスタＱ２がオフであるので、クロック端子ＣＫの信号（クロック信号ＣＬＫ１）がＨレベルである間、ゲート線用出力端子ＯＵＴがＨレベルになってゲート線を活性化する。その後リセット端子ＲＳＴに信号（次段のゲート線駆動信号Ｇ_n+1）が入力されると、ノードＮ１およびノードＮ５がＬレベル、ノードＮ２がＨレベルのリセット状態に戻る。

このように動作する複数の単位シフトレジスタ回路ＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成した場合、その動作は上で示した図５のタイミング図と同様になる。

以上のように、本実施の形態に係る単位シフトレジスタ回路ＳＲによれば、充電回路としてのトランジスタＱ３がトランジスタＱ１のゲート（ノードＮ１）を充電し、次いでトランジスタＱ１３，Ｑ１４および容量素子Ｃ４から成る昇圧回路（チャージポンプ回路）が充電後のノードＮ１を昇圧するため、クロック信号の周波数が高くなり第１および第２入力端子ＩＮ１，ＩＮ２に入力される信号のパルス幅が狭くなった場合であってもノードＮ１を充分にプリチャージすることができ、トランジスタＱ１の駆動能力の低下を防止することができる。また、昇圧回路のチャージポンプ動作により、従来よりもノードＮ１を高いレベルにプリチャージすることができるので、従来よりもトランジスタＱ１の駆動能力は高くなる。従って、単位シフトレジスタ回路ＳＲが縦続接続して成るシフトレジスタ回路を高速化することができ、それにより構成されるゲート線駆動回路を用いた表示装置の高解像度化に寄与できる。

＜実施の形態７＞
図１３は実施の形態７に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。同図の如く本実施の形態では、昇圧回路を構成する容量素子を、トランジスタＱ１７によるＭＯＳ容量素子としている。即ち、トランジスタＱ１７のゲートはノードＮ５に接続し、ソースとドレインは共に第２入力端子ＩＮ２に接続される。

本実施の形態に係る単位シフトレジスタ回路ＳＲによれば、その回路構成は実施の形態６の容量素子Ｃ２をＭＯＳ容量素子（トランジスタＱ１７のゲート容量）に置き換えているだけなので、実施の形態６の単位シフトレジスタ回路ＳＲと同様に動作する。よって実施の形態６と同様の効果が得られる。

トランジスタＱ１７は、ゲート・ソース間がしきい値電圧以上にバイアスされたときのみ、即ちノードＮ５がＨレベルに充電されているときのみに容量素子として働く。トランジスタＱ１７は、ノードＮ１に電荷が供給されるように、充電された後のノードＮ５を昇圧できればよいので、ノードＮ５がＨレベルの間だけ容量素子として働けば動作上の問題はない。

また言い換えれば、トランジスタＱ１７はノードＮ５がＬレベルの間は容量素子として機能しないので、その間は第２入力端子ＩＮ２がＨレベルになったとしてもノードＮ５は昇圧されない。そのため、第２入力端子ＩＮ２に入力する信号は前段の出力信号Ｇ_n-1に限られず、前段の単位シフトレジスタ回路ＳＲに入力されるクロック信号を用いることができる。例えば図１１のように当該単位シフトレジスタ回路ＳＲのクロック端子ＣＫにクロック信号ＣＬＫ１が入力されるのであれば、その第２入力端子ＩＮ２にはクロック信号ＣＬＫ３を入力してもよい。

実施の形態６の図１１の回路構成の場合、例えばクロック端子ＣＫにクロック信号ＣＬＫ１が入力され、第２入力端子ＩＮ２にクロック信号ＣＬＫ３が入力されたとすると、ノードＮ５がＬレベルであるべきリセット状態の間でも、ノードＮ５はクロック信号ＣＬＫ３によって不要に昇圧され、誤動作が生じる恐れがあり問題になる。本実施の形態では、ノードＮ５がＬレベルの間はトランジスタＱ１７が容量素子として機能しないのでその問題を伴わない。

また通常、クロック信号の立上がり速度は単位シフトレジスタ回路ＳＲの出力信号の立上がり速度よりも高速であるので、第２入力端子ＩＮ２にクロック信号が入力されると、ノードＮ５の昇圧速度が速くなる。その結果ノードＮ１の充電（プリチャージ）はさらに高速化される。加えて、各単位シフトレジスタ回路ＳＲの出力端子ＯＵＴにかかる負荷が低減され、出力信号Ｇ_nの信号遅延が抑制される。従って、本実施の形態の単位シフトレジスタ回路ＳＲの第２入力端子ＩＮ２にクロック信号が入力すれば、実施の形態６よりもさらに出力信号の高速化に寄与できる。

なお、図１３の回路においては、トランジスタＱ１７のソースおよびドレインの両方を第２入力端子ＩＮ２に接続した構成を示したが、いずれもＭＯＳ容量素子の同じ側の電極として機能するため、両者のうちいずれか一方のみが第２入力端子ＩＮ２に接続するよう構成してもよい。

＜実施の形態８＞
実施の形態６，７においても、高電位側電源電位ＶＤＤ１，ＶＤＤ２は互いに同一レベルであってもよい。そこで本実施の形態においては、実施の形態３と同様に高電位側電源電位ＶＤＤ１が供給される第２電源端子ｓ２と、高電位側電源電位ＶＤＤ２が供給される第３電源端子ｓ３とを同一の端子で構成する。

図１４は、本実施の形態の単位シフトレジスタ回路ＳＲの回路図であり、実施の形態６（図１１）の単位シフトレジスタ回路ＳＲにおいて、第２電源端子ｓ２と第３電源端子ｓ３とが同一の端子で構成した例である。

本実施の形態によれば、電源供給のための配線の占有面積が削減されるので、ゲート線駆動回路の高集積化、ひいては表示装置の小型化に寄与できる。

＜実施の形態９＞
図１５は実施の形態９に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。実施の形態６ではトランジスタＱ１のドレイン・ソース間にノードＮ１の昇圧用の容量素子Ｃ１（昇圧容量）を設けていたが、本実施の形態ではそれをトランジスタＱ１のゲート容量に置き換えている。その場合、図１５の回路図の如く容量素子Ｃ１は不要になる。

通常、半導体集積回路内に形成される容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一面積のトランジスタで代替することができる。即ち、図１５においてトランジスタＱ１のゲート幅を相当分広くすることで、実施の形態６に係る図１１の回路と同等の昇圧動作を実現できる。

またトランジスタＱ１のゲート幅を広くすることによりその駆動能力が高くなるので、結果として出力信号Ｇ_nの立上りおよび立下り速度が速くなり、動作の高速化を図ることができるという本発明の効果をさらに高くできるという利点がある。

＜実施の形態１０＞
図１６は実施の形態１０に係る単位シフトレジスタ回路の構成を示す回路図である。同図のように、本実施の形態では、実施の形態１の単位シフトレジスタ回路ＳＲ（図３）に対し、トランジスタＱ３のドレインに所定の電位ＶＤＤ４を供給する電圧発生回路３２を接続させたものである。

この電圧発生回路３２は、高電位側電源電位ＶＤＤ３が供給される第４電源端子ｓ４と、電位ＶＤＤ４を出力するための電圧出力端子ＶＴと、所定のクロック信号が入力される少なくとも１つのクロック入力端子を有している（図１６にはクロック信号ＣＬＫ１が代表的に示されている）。本実施の形態では、そのクロック入力端子に入力されるクロック信号として、縦続接続した複数の単位シフトレジスタ回路ＳＲ（即ちゲート線駆動回路３０）を駆動する多相クロック信号のうちのいずれかが用いられる（図１６にはクロック信号ＣＬＫ１が代表的に示されている）。

電圧発生回路３２は、第４電源端子ｓ４に供給される電位ＶＤＤ３、クロック入力端子に入力されるクロック信号を基にして、電源電位ＶＤＤ３よりも高い出力電位ＶＤＤ４を生成するものである。また、この電位ＶＤＤ４は、低電位側電源電位ＶＳＳを基準として、各クロック信号の振幅（Ｈレベルの電位）よりも高いものである。

図１７は電圧発生回路３２の具体的な回路構成の一例を示している。この電圧発生回路３２は、高電位出力を得るために、チャージポンプ回路ＣＰが用いられている。当該チャージポンプ回路ＣＰは、トランジスタＱ２０，Ｑ２１および容量素子Ｃ５により構成されている。また当該チャージポンプ回路ＣＰの出力端、すなわち電圧出力端子ＶＴには容量素子Ｃ６が設けられている。

本実施の形態では、この電圧発生回路３２（チャージポンプ回路ＣＰおよび安定化容量Ｃ６）を、シフトレジスタ回路と同じ絶縁基板上に形成する。基本的にチャージポンプ回路は、少なくとも２つの整流素子（ダイオード素子）と少なくとも１つの容量素子とから構成される。本実施の形態では、ダイオード素子として、シフトレジスタ回路に使用されるものと同じ構造を有するトランジスタＱ２０，Ｑ２１がダイオード接続されたものを使用する。また容量素子としては、画素容量（図１に示したキャパシタ２７）と同じ構造の容量素子Ｃ５を使用する。容量素子Ｃ６は、チャージポンプ回路ＣＰの出力を安定させるためのものであり、これも画素容量と同じ構造のものが使用される。そうすることにより、電圧発生回路３２をシフトレジスタや画素回路の形成と並行して行うことができるようになるので、製造工程の増加を伴わず、また製造コストの増加も抑えられる。

図１７に示すように、ダイオード素子としてのトランジスタＱ２０，Ｑ２１（以下それぞれ「ダイオード素子Ｑ２０」、「ダイオード素子Ｑ２１」と称す）は、高電位側電源電位ＶＤＤ３が供給される第４電源端子ｓ４と出力電位ＶＤＤ４を出力するための電圧出力端子ＶＴとの間に直列に接続される。ダイオード素子Ｑ２０，Ｑ２１は共に第４電源端子ｓ４側をアノード、電圧出力端子ＶＴがカソードとなるように接続される。

容量素子Ｃ５はダイオード素子Ｑ２０，Ｑ２１間の接続ノード（以下、ノードＮ６）とクロック入力端子ＣＫ１との間に接続される。この容量素子Ｃ５は、ノードＮ６を繰り返し昇圧するチャージポンプ動作を行うためのものであるので、クロック入力端子ＣＫ１には任意のクロック信号が入力されればよい。そのクロック信号としては、各単位シフトレジスタ回路ＳＲを駆動するクロック信号ＣＬＫ１〜ＣＬＫ３の何れかを利用することができる。そうすれば、チャージポンプ回路ＣＰを駆動するためのクロック信号の発生回路を別途設ける必要がなく、回路規模の増大が抑えられる。本実施の形態では、図１７の回路のクロック入力端子ＣＫ１には、クロック信号ＣＬＫ１が入力されるものとする。以下、容量素子Ｃ５を「チャージポンプ容量」と称する。

一方、容量素子Ｃ６は、電圧出力端子ＶＴから負荷（単位シフトレジスタ回路ＳＲのノードＮ１）に向けて電流が流れたときに、出力電位ＶＤＤ４を安定化するためのものであり、電圧出力端子ＶＴと低電位側電源電位ＶＳＳが供給される第１電源端子ｓ１との間に接続されている。以下、容量素子Ｃ６を「安定化容量」と称する。なお、安定化容量Ｃ６の一端の接続先は第１電源端子ｓ１に限定されず、一定電圧が供給される低インピーダンスのノードであればよく、その接続先は問わない。

以下、図１７の回路の動作を説明する。電圧発生回路３２を構成する各トランジスタのしきい値電圧をＶｔｈとする。

第４電源端子ｓ４に電位ＶＤＤ３が供給されるとダイオード素子Ｑ２０がオンするため、ノードＮ６の電位はＶＤＤ３−Ｖｔｈとなる。さらにこのノードＮ６の電位により、ダイオード素子Ｑ２１がオンして電圧出力端子ＶＴの電位はＶＤＤ３−２×Ｖｔｈになる。

その後、クロック信号ＣＬＫ１（振幅ＶＤＤ）が立ち上がると、チャージポンプ容量Ｃ５を介する結合によってノードＮ６が昇圧される。ノードＮ６の寄生容量を無視すると、ノードＮ６の電位はＶＤＤ３−Ｖｔｈ＋ＶＤＤにまで上昇する。このノードＮ６の電位上昇により、ダイオード素子Ｑ２１がオンしてノードＮ６から電圧出力端子ＶＴへ電流が流れる。それにより、電圧出力端子ＶＴのレベルは一定量上昇し、逆にノードＮ６は電荷が流出した分だけレベルが低下する。

その後、クロック信号ＣＬＫ１が立ち下がると、チャージポンプ容量Ｃ５を介する結合によりノードＮ６の電位は引き下げられる。先ほどノードＮ６が昇圧されたとき、当該ノードＮ６からは電圧出力端子ＶＴへ電荷が流出しているので、電位が引き下げられた後のノードＮ６のレベルは、その昇圧前（クロック信号ＣＬＫ１が立ち上がる前）のＶＤＤ３−Ｖｔｈよりも低くなる。しかしノードＮ６の電位が低下するとダイオード素子Ｑ２０がオンするので、ノードＮ６はすぐに充電されてＶＤＤ３−Ｖｔｈに戻る。

なお、先ほどノードＮ６が昇圧されたときに電圧出力端子ＶＴの電位は上昇しているので、電圧出力端子ＶＴよりもノードＮ６の方が電位が低くなるが、ダイオード素子Ｑ２１は電圧出力端子ＶＴからノードＮ６への向きの電流を阻止するため、電圧出力端子ＶＴの電位は上昇されたまま維持される。

その後もクロック信号ＣＬＫ１が入力される度に以上の動作が繰り返され、最終的に電圧出力端子ＶＴの電位ＶＤＤ４は、ＶＤＤ３−２×Ｖｔｈ＋ＶＤＤとなる。

ここで、上記の電位ＶＤＤ１〜ＶＤＤ３の値は全て等しく、その値をクロック信号ＣＬＫ１〜ＣＬＫ３のＨレベルと同じくＶＤＤであると仮定すると、最終的な電圧発生回路３２の出力電位ＶＤＤ４は２×ＶＤＤ−２×Ｖｔｈとなり、それがトランジスタＱ３のドレイン電位となる。同じ仮定の下では、例えば実施の形態１の単位シフトレジスタ回路ＳＲのトランジスタＱ３のドレイン電位はＶＤＤ（＝ＶＤＤ２）である。つまり本実施の形態の単位シフトレジスタ回路ＳＲによれば、高電位側電源電位のそれぞれがクロック信号ＣＬＫ１〜ＣＬＫ３のＨレベルと同じ電位ＶＤＤである場合であっても、電圧発生回路３２によって、トランジスタＱ３のドレインにはより高い電位ＶＤＤ４（＝２×ＶＤＤ−２×Ｖｔｈ）が供給される。

従って本実施の形態では、トランジスタＱ３が、トランジスタＱ１のゲート（ノードＮ１）を実施の形態１の場合よりも高い電位に充電（プリチャージ）することができるようになる。その結果、出力信号Ｇ_nの出力時におけるトランジスタＱ１のオン抵抗は小さくなり、出力信号Ｇ_nの立ち上がり及び立ち下がりが高速化され、シフトレジスタ回路の動作の高速化が可能になるという効果が得られる。また逆に言えば、トランジスタＱ１のチャネル幅を小さくしても、出力信号Ｇ_nの立ち上がり及び立ち下がりの速度の低下が抑制されるので、シフトレジスタ回路の占有面積を小さくすることができる。

以下、本実施の形態の効果をより具体的に説明する。ここでもクロック信号ＣＬＫ１〜ＣＬＫ３のそれぞれの振幅（Ｈレベルの電位）をＶＤＤとすると、図１６の回路では、トランジスタＱ３のゲート（ノードＮ３）が２段前の出力信号Ｇ_n-2に応じてトランジスタＱ８により充電されたときの当該ノードＮ３の電位は、当該出力信号Ｇ_n-2のＨレベルの電位により決まる。実施の形態１で説明したように、クロック信号ＣＬＫ１〜ＣＬＫ３の振幅がＶＤＤであれば、各単位シフトレジスタ回路ＳＲの出力信号のＨレベルもＶＤＤである。

ノードＮ３の充電は、トランジスタＱ８が飽和領域で動作することによって行われるので、充電後のノードＮ３の電位は、トランジスタＱ８のしきい値電圧（Ｖｔｈ）分の損失を伴い、ＶＤＤ−Ｖｔｈとなる。よってその後にノードＮ３が前段の出力信号Ｇ_n-1（振幅ＶＤＤ）に応じて容量素子Ｃ２により昇圧されたときの当該ノードＮ３の電位は、ノードＮ３の寄生容量を無視すると、２×ＶＤＤ−Ｖｔｈとなる。

従って、その時点でトランジスタＱ３のドレイン電位（即ち電圧発生回路３２の出力電位ＶＤＤ４）が、２×ＶＤＤ−２×Ｖｔｈ以上であれば、トランジスタＱ３はノードＮ１を２×ＶＤＤ−２×Ｖｔｈの電位にまで充電（プリチャージ）することができる。先に述べたように、電圧発生回路３２の出力電位ＶＤＤ４は、ＶＤＤ３−２×Ｖｔｈ＋ＶＤＤと表されるので、電圧発生回路３２に供給される電源電位ＶＤＤ３がＶＤＤ以上であれば、その条件を満たす。その場合、トランジスタＱ１のゲート・ソース間電圧は２×ＶＤＤ−２×Ｖｔｈになる。その後に出力信号Ｇ_nの出力時のトランジスタＱ１のオン抵抗は、そのときのトランジスタＱ１のゲート・ソース間電圧で決まる。

通常、シフトレジスタに供給される高電位側電源電位は、クロック信号のＨレベルの電位に等しく設定されるのが一般的である。例えば従来例として上記の特許文献１の図７の回路を例に挙げると、高電位側電源電位（ＶＯＮ）およびクロック信号のＨレベルの電位が共にＶＤＤであれば、ノードＮ１が充電されたときの電位はＶＤＤ−Ｖｔｈとなる。トランジスタＱ１（特許文献１のトランジスタＭ１に相当）のオン抵抗はそのゲート・ソース間電圧に比例するので、本実施の形態ではこの従来例に対して、トランジスタＱ１のオン抵抗値を、（ＶＤＤ−Ｖｔｈ）／（２×ＶＤＤ−２×Ｖｔｈ）＝１／２倍、すなわち半分にできる。

なお図１６の回路では、トランジスタＱ８のドレインは一定の電位ＶＤＤ１が供給されていたが、それをゲートと共に第１入力端子ＩＮ１に接続させてもよい。即ちトランジスタＱ８を、第１入力端子ＩＮ１とノードＮ３との間にダイオード接続させてもよい。以下に示す実施の形態においても同様である。その場合、第１入力端子ＩＮ１に入力される２段前の出力信号Ｇ_n-2が、ノードＮ３を充電するための電源としても機能するので、第２電源端子ｓ２およびそれに電位ＶＤＤ１を供給する電源を省略することができ回路の縮小化に寄与できる。

また本実施の形態では、電圧発生回路３２（チャージポンプ回路ＣＰおよび安定化容量Ｃ６）をシフトレジスタ回路と同じ基板内に形成するものとして説明したが、その構成要素の全部、あるいは一部を基板の外部に形成して接続させてもよい。その場合、当該基板の面積の増大を抑制することができるが、基板内の回路と電圧発生回路３２（あるいはその一部）とを接続するための外部接続端子を基板上に設ける必要が生じるので、その分端子数が増加する。

例えば、電圧発生回路３２のチャージポンプ回路ＣＰのダイオード素子をシフトレジスタ回路と同じ基板内に形成し、容量素子（チャージポンプ容量および安定化容量）を外付けにすることが考えられる。その場合、ダイオード素子としてシフトレジスタ回路のものと同じ構造のトランジスタを用いることで製造工程を簡略化することができると共に、容量素子の大容量化が容易になる。また例えば、ダイオード素子および安定化容量を外付けにし、チャージポンプ容量を基板内に形成すれば、回路の寄生容量を小さくできるという利点が得られる。

＜実施の形態１１＞
図１７に示した電圧発生回路３２では、クロック信号ＣＬＫ１の立ち上がり時にチャージポンプ容量Ｃ５を通して電圧出力端子ＶＴに電荷が供給されるが、それが立ち下がると電圧出力端子ＶＴへの電荷の供給は無くなる。よってクロック信号ＣＬＫ１がＬレベルの間は、電圧発生回路３２は電圧安定化容量Ｃ６に蓄積されている電荷によって負荷（単位シフトレジスタ回路ＳＲのノードＮ１）へ電流を供給する。つまりクロック信号ＣＬＫ１がＬレベルの間は、安定化容量Ｃ６の電荷は放電されるのみであるので、電圧出力端子ＶＴの電位（電位ＶＤＤ４）が低下する。

図１８は実施の形態１１に係る電圧発生回路３２の構成を示す回路図である。当該電圧発生回路３２は、互いに並列に接続された３つのチャージポンプ回路ＣＰ１〜ＣＰ３を有している。

チャージポンプ回路ＣＰ１は、ダイオード接続されたトランジスタ（ダイオード素子）Ｑ２０ａ，Ｑ２１ａおよび、その間のノードＮ６ａとクロック入力端子ＣＫ１ａとの間に接続したチャージポンプ容量Ｃ５ａから成っている。同様に、チャージポンプ回路ＣＰ１は、ダイオード素子Ｑ２０ｂ，Ｑ２１ｂおよび、その間のノードＮ６ｂとクロック入力端子ＣＫ１ｂとの間に接続したチャージポンプ容量Ｃ５ｂから成る。チャージポンプ回路ＣＰ３は、ダイオード素子Ｑ２０ｃ，Ｑ２１ｃおよび、その間のノードＮ６ｃとクロック入力端子ＣＫ１ｃとの間に接続したチャージポンプ容量Ｃ５ｃから成る。即ち、図１８のチャージポンプ回路ＣＰ１〜ＣＰ３のそれぞれは、図１７に示したチャージポンプ回路ＣＰと同じ構造のものである。

それらチャージポンプ回路ＣＰ１〜ＣＰ３それぞれのクロック入力端子ＣＫ１ａ〜ＣＫ１ｃには、各々位相の異なるクロック信号が入力される。本実施の形態においては、それらのクロック信号として、シフトレジスタ回路（ゲート線駆動回路３０）を駆動しているクロック信号ＣＬＫ１〜ＣＬＫ３を用いる。即ち図１８のように、クロック入力端子ＣＫ１ａにはクロック信号ＣＬＫ１、クロック入力端子ＣＫ１ｂにはクロック信号ＣＬＫ２、クロック入力端子ＣＫ１ｃにはクロック信号ＣＬＫ３が、それぞれ入力される。

従って、図１８の電圧発生回路３２では電圧出力端子ＶＴに、クロック信号ＣＬＫ１の立ち上がり時にチャージポンプ回路ＣＰ１から電荷が供給され、クロック信号ＣＬＫ２の立ち上がり時にチャージポンプ回路ＣＰ２から電荷が供給され、クロック信号ＣＬＫ３の立ち上がり時にチャージポンプ回路ＣＰ３から電荷が供給される。つまり電圧出力端子ＶＴには、クロック信号ＣＬＫ１〜ＣＬＫ３よって順次、電荷が供給されることとなり、上記した電圧出力端子ＶＴの電位低下の問題は解決される。

本実施の形態では３つのチャージポンプ回路を用いて電圧発生回路３２を構成したが、電圧出力端子ＶＴのレベル低下がある程度許容される場合には、電圧発生回路３２が備えるチャージポンプ回路は１つ（即ち実施の形態１と同じ）あるいは２つであってもよい。例えばチャージポンプ回路は２つ用いた場合であっても、実施の形態１０と比較すると電圧出力端子ＶＴに電荷が供給される頻度は倍になるので、電圧出力端子ＶＴの電位低下は抑制される。

＜実施の形態１２＞
実施の形態１２では、実施の形態１０よりも出力電位ＶＤＤ４を高くできる電圧発生回路３２を提案する。

図１９は実施の形態１２に係る電圧発生回路３２の構成を示す回路図である。本実施の形態においても電圧発生回路３２は、チャージポンプ回路ＣＰと安定化容量Ｃ６とから成るが、チャージポンプ回路ＣＰの構成が図１７とは異なっている。

図１９に示すように本実施の形態のチャージポンプ回路ＣＰは、図１７のトランジスタＱ２０を、トランジスタＱ２２，Ｑ２３および容量素子Ｃ７から成る回路に置き換えたものである。

トランジスタＱ２２は、ダイオード素子Ｑ２１のアノードであるノードＮ６と第４電源端子ｓ４との間に接続される。トランジスタＱ２３は、第４電源端子ｓ４とトランジスタＱ２２のゲートノード（ノードＮ７）との間に接続され、そのゲートはノードＮ６に接続される。容量素子Ｃ７は、ノードＮ７とクロック入力端子ＣＫ２との間に接続している。

クロック入力端子ＣＫ１，ＣＫ２のそれぞれには、互いに位相の異なる（Ｈレベルをとる活性期間が重複しない）クロック信号が入力される。それらのクロック信号としては、シフトレジスタ回路（ゲート線駆動回路３０）を駆動しているクロック信号ＣＬＫ１〜ＣＬＫ３のうちの２つを用いることができる。本実施の形態においては、図１９のように、クロック入力端子ＣＫ１にはクロック信号ＣＬＫ１、クロック入力端子ＣＫ２にはクロック信号ＣＬＫ２が入力されるものとする。

次に本実施の形態に係る電圧発生回路３２のチャージポンプ回路ＣＰの動作について説明する。ここでもクロック信号ＣＬＫ１〜ＣＬＫ３の振幅をＶＤＤとし、電圧発生回路３２の各トランジスタのしきい値電圧はＶｔｈとする。

実施の形態１０で説明したように、図１７の回路のノードＮ６にはトランジスタＱ２０によりＶＤＤ３−Ｖｔｈのレベルに充電されるが、それに対し図１９のチャージポンプ回路ＣＰのノードＮ６は、トランジスタＱ２２，Ｑ２３および容量素子Ｃ７から成る回路によってＶＤＤ３のレベルに充電される。その理由は、クロック信号ＣＬＫ２の立ち上がり時にトランジスタＱ２２のゲートノード（ノードＮ７）が昇圧され、このときトランジスタＱ２２が非飽和動作してノードＮ６を充電するためである。

従って、本実施の形態のチャージポンプ回路ＣＰでは、クロック信号ＣＬＫ１が立ち上がってノードＮ６が昇圧されると、当該ノードＮ６の電位はＶＤＤ３＋ＶＤＤにまで上昇する。このノードＮ６の電位上昇により、ダイオード素子Ｑ２１がオンしてノードＮ６から電圧出力端子ＶＴへ電流が流れる。それにより、電圧出力端子ＶＴのレベルは一定量上昇し、逆にノードＮ６は電荷が流出した分だけレベルが低下する。

なおノードＮ６の昇圧時には、トランジスタＱ２３が非飽和動作するので、ノードＮ７は第４電源端子ｓ４と同じＶＤＤ３に充電される。このときノードＮ６が昇圧されているため、電位関係からトランジスタＱ２２は、第４電源端子ｓ４側がソース、ノードＮ６側がドレインとなるが、そのゲート（ノードＮ７）とソース（第４電源端子ｓ４）の電位が等しいのでノードＮ６から第４電源端子ｓ４への電流は流れない。つまり、トランジスタＱ２２は、第４電源端子ｓ４からノードＮ４への充電を行うが、その逆方向の電流は阻止する整流素子として機能している。

また、先ほどノードＮ６が昇圧されたときに電圧出力端子ＶＴの電位は上昇しているので、電圧出力端子ＶＴよりもノードＮ６の方が電位が低くなるが、ダイオード素子Ｑ２１は電圧出力端子ＶＴからノードＮ６への向きの電流を阻止するため、電圧出力端子ＶＴの電位は上昇されたまま維持される。

その後、クロック信号ＣＬＫ１が立ち下がると、チャージポンプ容量Ｃ５を介する結合によりノードＮ６の電位は引き下げられる。このときノードＮ６のレベルは、その昇圧前（クロック信号ＣＬＫ１が立ち上がる前）のＶＤＤ３よりも低くなる。しかし次にクロック信号ＣＬＫ２が立ち上がると、トランジスタＱ２２が再び非飽和動作してノードＮ６を充電するので、当該ノードＮ６のレベルはＶＤＤ３に戻る。

その後もクロック信号ＣＬＫ１，ＣＬＫ２が入力される度に以上の動作が繰り返され、最終的に電圧出力端子ＶＴの電位ＶＤＤ４は、ＶＤＤ３−Ｖｔｈ＋ＶＤＤとなる。ここで、上記の電位ＶＤＤ１〜ＶＤＤ３の値は全て等しく、その値をクロック信号ＣＬＫ１〜ＣＬＫ３のＨレベルと同じくＶＤＤであると仮定すると、最終的な電圧発生回路３２の出力電位ＶＤＤ４は２×ＶＤＤ−Ｖｔｈとなる。

このように本実施の形態のチャージポンプ回路ＣＰでは、トランジスタＱ２２が非飽和動作でノードＮ６を充電するので、ノードＮ６のノードが実施の形態１０の場合よりもトランジスタのしきい値電圧Ｖｔｈ分だけ高く充電される。応じて、クロック信号ＣＬＫ１によるノードＮ６の昇圧時のレベルもＶｔｈだけ高くなり、その結果、最終的な電圧出力端子ＶＴの電位も実施の形態１０の場合よりもＶｔｈ分だけ高くすることができる。

なお本実施の形態では、電圧発生回路３２のクロック入力端子ＣＫ１，ＣＫ２にそれぞれクロック信号ＣＬＫ１，ＣＬＫ２が入力される例を示したが、先に述べたようにクロック入力端子ＣＫ１，ＣＫ２に入力される信号は、互いに位相が異なる（活性期間が重ならない）クロック信号であればよい。よって、例えばクロック信号ＣＬＫ１，ＣＬＫ３の組み合わせ、あるいはクロック信号ＣＬＫ２，ＣＬＫ３の組み合わせであってもよい。

また図１９のチャージポンプ回路ＣＰでは、容量素子Ｃ７はトランジスタＱ２２のゲートのみを昇圧すればよいので、容量素子Ｃ７の容量値はチャージポンプ容量Ｃ５に比べ小さくてもよい。同様に、トランジスタＱ２３もトランジスタＱ２２のゲートを充電するのみであるので、そのオン抵抗はトランジスタＱ２２よりも高くてよい。

＜実施の形態１３＞
図２０は実施の形態１３に係る電圧発生回路３２の構成を示す回路図である。当該電圧発生回路３２は、実施の形態１１と同様に、互いに並列に接続された３つのチャージポンプ回路ＣＰ１〜ＣＰ３を有している。但し本実施の形態では、チャージポンプ回路ＣＰ１〜ＣＰ３のそれぞれは、図１９に示したチャージポンプ回路ＣＰと同じ構造のものである。

チャージポンプ回路ＣＰ１〜ＣＰ３それぞれのクロック入力端子ＣＫ１ａ〜ＣＫ１ｃ（図１９のクロック入力端子ＣＫ１に対応）には、各々位相の異なるクロック信号が入力される。本実施の形態においては、それらのクロック信号として、シフトレジスタ回路（ゲート線駆動回路３０）を駆動しているクロック信号ＣＬＫ１〜ＣＬＫ３を用いる。即ち図２０のように、チャージポンプ回路ＣＰ１のクロック入力端子ＣＫ１ａにはクロック信号ＣＬＫ１、チャージポンプ回路ＣＰ２のクロック入力端子ＣＫ１ｂにはクロック信号ＣＬＫ２、チャージポンプ回路ＣＰ３のクロック入力端子ＣＫ１ｃにはクロック信号ＣＬＫ３が、それぞれ入力される。

そして、チャージポンプ回路ＣＰ１のクロック入力端子ＣＫ２ａには、クロック入力端子ＣＫ１ａのクロック信号ＣＬＫ１とは位相の異なるクロック信号ＣＬＫ２が入力される。同様に、チャージポンプ回路ＣＰ２のクロック入力端子ＣＫ２ｂには、クロック入力端子ＣＫ１ｂのクロック信号ＣＬＫ２とは位相の異なるクロック信号ＣＬＫ３が入力される。チャージポンプ回路ＣＰ３のクロック入力端子ＣＫ２ｃには、クロック入力端子ＣＫ１ｃのクロック信号ＣＬＫ３とは位相の異なるクロック信号ＣＬＫ１が入力される。

従って、図２０の電圧発生回路３２では電圧出力端子ＶＴに、クロック信号ＣＬＫ１の立ち上がり時にチャージポンプ回路ＣＰ１から電荷が供給され、クロック信号ＣＬＫ２の立ち上がり時にチャージポンプ回路ＣＰ２から電荷が供給され、クロック信号ＣＬＫ３の立ち上がり時にチャージポンプ回路ＣＰ３から電荷が供給される。つまり電圧出力端子ＶＴには、クロック信号ＣＬＫ１〜ＣＬＫ３のいずれかによって殆どの期間、電荷が供給されることとなり、電圧出力端子ＶＴの電位低下の問題は解決される。

本実施の形態においても、電圧出力端子ＶＴのレベル低下がある程度許容される場合には、電圧発生回路３２が備えるチャージポンプ回路は１つ（即ち実施の形態１２と同じ）あるいは２つであってもよい。

＜実施の形態１４＞
図２１は実施の形態１４に係る単位シフトレジスタ回路の構成を示す回路図である。同図のように、本実施の形態に係る単位シフトレジスタ回路ＳＲは、４相のクロック信号ＣＬＫ１〜ＣＬＫ４で駆動される実施の形態３の単位シフトレジスタ回路ＳＲ（図７）に対し、トランジスタＱ３のドレインに所定の電位ＶＤＤ４を供給する電圧発生回路３２を接続させたものである。

電圧発生回路３２は、第４電源端子ｓ４に供給される電位ＶＤＤ３、クロック入力端子に入力されるクロック信号をもとにして、電位ＶＤＤ３よりも高い電位ＶＤＤ４を生成するものである。また、この電位ＶＤＤ４は、各クロック信号のＨレベルの電位や、単位シフトレジスタ回路ＳＲに供給される他の高電位側電源電位ＶＤＤ１，ＶＤＤ２よりも高いものである。

図２２は本実施の形態に係る電圧発生回路３２の具体的な回路構成の一例を示している。この電圧発生回路３２も、図１７と同様にチャージポンプ回路ＣＰおよび安定化容量Ｃ６により構成されているが、チャージポンプ回路ＣＰの構成が図１７とは異なっている。即ち本実施の形態では、図１７のチャージポンプ回路ＣＰに対し、ダイオード素子Ｑ２１と電圧出力端子ＶＴとの間にさらにダイオード接続させたトランジスタＱ２４（ダイオード素子）を介在させると共に、ダイオード素子Ｑ２１，Ｑ２４間のトランジスタＱ８とクロック信号ＣＬＫ２との間に接続した容量素子Ｃ８（チャージポンプ容量）を設けている。

クロック入力端子ＣＫ１，ＣＫ２のそれぞれには、互いに位相の異なる（Ｈレベルをとる活性期間が重複しない）クロック信号が入力される。それらのクロック信号としては、シフトレジスタ回路（ゲート線駆動回路３０）を駆動しているクロック信号ＣＬＫ１〜ＣＬＫ４のうちの２つを用いることができる。本実施の形態においては、図２２のように、クロック入力端子ＣＫ１にはクロック信号ＣＬＫ１、クロック入力端子ＣＫ２にはクロック信号ＣＬＫ２が入力されるものとする。

高電位側電源電位ＶＤＤ１〜ＶＤＤ３がクロック信号ＣＬＫ１〜ＣＬＫ４のＨレベルと等しいとすると、ダイオード素子Ｑ２０，Ｑ２１およびチャージポンプ容量Ｃ５から成る回路は図１７と同様の構成であるので、チャージポンプ動作によってノードＮ８の電位は２×ＶＤＤ−２×Ｖｔｈにまで上昇する。図２２の回路では、さらにチャージポンプ容量Ｃ８およびダイオード素子Ｑ２４がチャージポンプ動作を行うことにより、電圧出力端子ＶＴの電位（ＶＤＤ４）をノードＮ８よりもさらにＶＤＤ−Ｖｔｈだけ高い電位（３×ＶＤＤ−３×Ｖｔｈ）にすることができる。

つまり、本実施の形態の電圧発生回路３２のチャージポンプ回路ＣＰは２段のチャージポンプ回路を含んでおり、従来（特許文献１の図７）に比べ、単位シフトレジスタ回路ＳＲのノードＮ１を３倍の高さの電位に充電することができる。従って、単位シフトレジスタ回路ＳＲの出力信号Ｇ_nの出力時におけるトランジスタＱ１のゲート・ソース間の電圧を３倍にすることができる。言い換えれば、そのときのオン抵抗を３分の１にすることができ、出力信号Ｇ_nの立ち上がり／立ち下がりがさらに高速化される。

実施の形態１０，１４から分かるように本発明によれば、図１６のように３相クロック信号を用いたシフトレジスタ回路では、図１７の如く２つのダイオード素子と１つのチャージポンプ容量で構成される１段のチャージポンプ回路により電圧発生回路３２を構成し、トランジスタＱ１のゲート・ソース間の電圧を従来技術の２倍にできる。また、図２１のように４相クロック信号を用いたシフトレジスタ回路では、図２２の如く３つのダイオード素子と２つのチャージポンプ容量で構成される２段のチャージポンプ回路により電圧発生回路３２を構成して、トランジスタＱ１のゲート・ソース間電圧を従来技術の３倍にできる。つまりｎ相クロック信号を用いたシフトレジスタ回路では、直列接続したｎ個のダイオード素子とそれらの間のｎ−２個の接続ノードの各々に接続するｎ−２個のチャージポンプ容量とで構成されるｎ−２段のチャージポンプ回路により電圧発生回路３２を構成して、トランジスタＱ１のゲート・ソース間電圧を従来技術のｎ−１倍にできる。ただし、各トランジスタの耐圧限界の範囲内で電圧を設定する必要がある。

＜実施の形態１５＞
本実施の形態では、実施の形態１４のように、シフトレジスタ回路が４相のクロック信号ＣＬＫ１〜ＣＬＫ４を用いて駆動される場合において、電圧出力端子ＶＴの電位（ＶＤＤ４）の低下を防止する技術を示す。

図２３は実施の形態１５に係る電圧発生回路３２の構成を示す回路図である。当該電圧発生回路３２では、実施の形態１１を応用し、互いに並列に接続された４つのチャージポンプ回路ＣＰ１〜ＣＰ４が設けられている。本実施の形態では、チャージポンプ回路ＣＰ１〜ＣＰ４のそれぞれは、図２２に示したチャージポンプ回路ＣＰと同じ構造のものである。

それらチャージポンプ回路ＣＰ１〜ＣＰ４それぞれのクロック入力端子ＣＫ２ａ〜ＣＫ２ｄ（図２２のクロック入力端子ＣＫ２に対応）には、シフトレジスタ回路（ゲート線駆動回路３０）を駆動しているクロック信号ＣＬＫ１〜ＣＬＫ４の何れかが入力される。即ち図２３のように、チャージポンプ回路ＣＰ１のクロック入力端子ＣＫ２ａにはクロック信号ＣＬＫ２、チャージポンプ回路ＣＰ２のクロック入力端子ＣＫ２ｂにはクロック信号ＣＬＫ３、チャージポンプ回路ＣＰ３のクロック入力端子ＣＫ２ｃにはクロック信号ＣＬＫ４、チャージポンプ回路ＣＰ４３のクロック入力端子ＣＫ２ｄにはクロック信号ＣＬＫ１が、それぞれ入力される。

そして、チャージポンプ回路ＣＰ１のクロック入力端子ＣＫ１ａには、クロック入力端子ＣＫ２ａのクロック信号ＣＬＫ２とは位相の異なるクロック信号ＣＬＫ１が入力される。チャージポンプ回路ＣＰ２のクロック入力端子ＣＫ１ｂには、クロック入力端子ＣＫ２ａのクロック信号ＣＬＫ３とは位相の異なるクロック信号ＣＬＫ２が入力される。チャージポンプ回路ＣＰ３のクロック入力端子ＣＫ１ｃには、クロック入力端子ＣＫ２ｃのクロック信号ＣＬＫ４とは位相の異なるクロック信号ＣＬＫ３が入力される。チャージポンプ回路ＣＰ４のクロック入力端子ＣＫ１ｄには、クロック入力端子ＣＫ２ｄのクロック信号ＣＬＫ１とは位相の異なるクロック信号ＣＬＫ４が入力される。

従って、図２３の電圧発生回路３２では電圧出力端子ＶＴに、クロック信号ＣＬＫ１の立ち上がり時にチャージポンプ回路ＣＰ４から電荷が供給され、クロック信号ＣＬＫ２の立ち上がり時にチャージポンプ回路ＣＰ１から電荷が供給され、クロック信号ＣＬＫ３の立ち上がり時にチャージポンプ回路ＣＰ２から電荷が供給され、クロック信号ＣＬＫ４の立ち上がり時にチャージポンプ回路ＣＰ３から電荷が供給される。つまり電圧出力端子ＶＴには、クロック信号ＣＬＫ１〜ＣＬＫ４によって順次、電荷が供給されることとなり、電圧出力端子ＶＴの電位低下の問題は解決される。

＜実施の形態１６＞
本実施の形態においても、実施の形態１４のように、シフトレジスタ回路が４相のクロック信号ＣＬＫ１〜ＣＬＫ４を用いて駆動される場合において、電圧出力端子ＶＴの電位（ＶＤＤ４）の低下を防止する技術を示す。

図２４は実施の形態１６に係る電圧発生回路３２の構成を示す回路図である。当該電圧発生回路３２も、実施の形態１５と同様に互いに並列に接続された４つのチャージポンプ回路ＣＰ１〜ＣＰ４が設けられている。本実施の形態では、チャージポンプ回路ＣＰ１〜ＣＰ３のそれぞれは、図１９に示したチャージポンプ回路ＣＰと同じ構造のものである。

それらチャージポンプ回路ＣＰ１〜ＣＰ４それぞれのクロック入力端子ＣＫ１ａ〜ＣＫ１ｄ（図１９のクロック入力端子ＣＫ１に対応）には、シフトレジスタ回路（ゲート線駆動回路３０）を駆動しているクロック信号ＣＬＫ１〜ＣＬＫ４のいずれかが入力される。即ち図２３のように、チャージポンプ回路ＣＰ１のクロック入力端子ＣＫ１ａにはクロック信号ＣＬＫ１、チャージポンプ回路ＣＰ２のクロック入力端子ＣＫ１ｂにはクロック信号ＣＬＫ２、チャージポンプ回路ＣＰ３のクロック入力端子ＣＫ１ｃにはクロック信号ＣＬＫ３、チャージポンプ回路ＣＰ４３のクロック入力端子ＣＫ１ｄにはクロック信号ＣＬＫ４が、それぞれ入力される。

そして、チャージポンプ回路ＣＰ１のクロック入力端子ＣＫ２ａには、クロック入力端子ＣＫ１ａのクロック信号ＣＬＫ１とは位相の異なるクロック信号ＣＬＫ４が入力される。チャージポンプ回路ＣＰ２のクロック入力端子ＣＫ２ｂには、クロック入力端子ＣＫ２ｂのクロック信号ＣＬＫ２とは位相の異なるクロック信号ＣＬＫ３が入力される。チャージポンプ回路ＣＰ３のクロック入力端子ＣＫ２ｃには、クロック入力端子ＣＫ１ｃのクロック信号ＣＬＫ３とは位相の異なるクロック信号ＣＬＫ２が入力される。チャージポンプ回路ＣＰ４のクロック入力端子ＣＫ１ｄには、クロック入力端子ＣＫ１ｄのクロック信号ＣＬＫ４とは位相の異なるクロック信号ＣＬＫ１が入力される。

従って、図２３の電圧発生回路３２では電圧出力端子ＶＴに、クロック信号ＣＬＫ１の立ち上がり時にチャージポンプ回路ＣＰ４から電荷が供給され、クロック信号ＣＬＫ２の立ち上がり時にチャージポンプ回路ＣＰ１から電荷が供給され、クロック信号ＣＬＫ３の立ち上がり時にチャージポンプ回路ＣＰ２から電荷が供給され、クロック信号ＣＬＫ４の立ち上がり時にチャージポンプ回路ＣＰ３から電荷が供給される。つまり電圧出力端子ＶＴには、クロック信号ＣＬＫ１〜ＣＬＫ４によって順次、電荷が供給されることとなり、電圧出力端子ＶＴの電位低下の問題は解決される。

なお、以上の実施の形態１０〜１６においては、実施の形態１，３の単位シフトレジスタ回路ＳＲ（図３，図７）に対して電圧発生回路３２を接続させた構成（図１６，図２１）を示したが、当該電圧発生回路３２の適用はそれに限られるものではない。充電後のトランジスタＱ３のゲート（ノードＮ３）を昇圧する昇圧回路を備える実施の形態２，４，５の単位シフトレジスタ回路ＳＲ（図６，図８，図１０）に対しても適用可能である。その場合にも実施の形態１０〜１６と同様に、トランジスタＱ１のゲート（ノードＮ１）を高い電位に充電することができるという効果が得られる。

＜実施の形態１７＞
実施の形態１７では、上記の各実施の形態に示した単位シフトレジスタ回路ＳＲの変形例を示す。

例えば図３の単位シフトレジスタ回路ＳＲにおいては、ノードＮ３を充電するトランジスタＱ８のドレインを、一定の電源電位（高電位側電源電位ＶＤＤ１）が供給される第２電源端子ｓ２に接続させていたが、図２５に示すようにそれを第１入力端子ＩＮ１に接続させてもよい。ノードＮ３の充電に用いられる電荷が２段前の出力信号Ｇ_n-2より供給されることとなるが、この構成の場合でも図３の回路と同様の動作を行うことができ、実施の形態１と同様の効果を得ることができる。なお図示は省略するが、図６、図１０並びに図１６のトランジスタＱ８のドレインも同様に、第１入力端子ＩＮ１に接続させてもよい。

また例えば図７の単位シフトレジスタ回路ＳＲに対し、ノードＮ４を充電するトランジスタＱ１１のドレインを、図２６のように第１入力端子ＩＮ１に接続させてもよい。ノードＮ４の充電に用いられる電荷が３段前の出力信号Ｇ_n-3より供給されることとなるが、この構成の場合でも図７の回路と同様の動作を行うことができ、実施の形態３と同様の効果を得ることができる。なお図示は省略するが、図２１のトランジスタＱ１１のドレインも同様に、第１入力端子ＩＮ１に接続させてもよい。

さらに、例えば図１１の単位シフトレジスタ回路ＳＲに対し、ノードＮ５を充電するトランジスタＱ１４のドレインを、図２７のように第１入力端子ＩＮ１に接続させてもよい。ノードＮ５の充電に用いられる電荷が２段前の出力信号Ｇ_n-2より供給されることとなるが、この構成の場合でも図１１の回路と同様の動作を行うことができ、実施の形態６と同様の効果を得ることができる。なお図示は省略するが、図１３並びに図１５のトランジスタＱ１４のドレインも同様に、第１入力端子ＩＮ１に接続させてもよい。

本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。 実施の形態１に係るゲート線駆動回路の構成を示すブロック図である。 実施の形態１に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１に係る単位シフトレジスタ回路の動作を示すタイミング図である。 実施の形態１に係るゲート線駆動回路の動作を示すタイミング図である。 実施の形態２に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態３に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態３に係るゲート線駆動回路の動作を示すタイミング図である。 実施の形態４に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態５に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態６に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態６に係る単位シフトレジスタ回路の動作を示すタイミング図である。 実施の形態７に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態８に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態９に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１０に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１０に係る電圧発生回路の構成を示す回路図である。 実施の形態１１に係る電圧発生回路の構成を示す回路図である。 実施の形態１２に係る電圧発生回路の構成を示す回路図である。 実施の形態１３に係る電圧発生回路の構成を示す回路図である。 実施の形態１４に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１４に係る電圧発生回路の構成を示す回路図である。 実施の形態１５に係る電圧発生回路の構成を示す回路図である。 実施の形態１６に係る電圧発生回路の構成を示す回路図である。 実施の形態１７に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１７に係る単位シフトレジスタ回路の構成を示す回路図である。 実施の形態１７に係る単位シフトレジスタ回路の構成を示す回路図である。

符号の説明

３０ ゲート線駆動回路、ＳＲ 単位シフトレジスタ回路、Ｑ１〜Ｑ１７ トランジスタ、Ｃ１〜Ｃ４ 容量素子、Ｎ１〜Ｎ５ ノード、ＣＫ クロック端子、ＲＳＴ リセット端子、ＩＮ 入力端子、ＯＵＴ 出力端子。

Claims (28)

1. クロック端子に入力される第１クロック信号を出力端子に供給する第１トランジスタと、
   前記出力端子を放電する第２トランジスタと、
   前記第１トランジスタの制御電極が接続する第１ノードに第１電源端子の電位を供給する第３トランジスタと、
   所定の第１入力端子に入力される信号に基づいて、前記第３トランジスタの制御電極が接続する第２ノードを充電する第１充電回路と、
   所定の第２入力端子に入力される信号に基づいて、充電された前記第２ノードを昇圧する第１昇圧回路とを備える
   ことを特徴とするシフトレジスタ回路。
2. 請求項１記載のシフトレジスタ回路であって、
   前記第１充電回路は、
   前記第２ノードと前記第１電源端子との間に接続し、前記第１入力端子に接続した制御電極を有する第４トランジスタであり、
   前記第１昇圧回路は、
   前記第２ノードと前記第２入力端子との間に接続する第１容量素子である
   ことを特徴とするシフトレジスタ回路。
3. 請求項１記載のシフトレジスタ回路であって、
   前記第１充電回路は、
   前記第２ノードと前記第１入力端子との間に接続し、当該第１入力端子に接続した制御電極を有する第４トランジスタであり、
   前記第１昇圧回路は、
   前記第２ノードと前記第２入力端子との間に接続する第１容量素子である
   ことを特徴とするシフトレジスタ回路。
4. 請求項２または請求項３記載のシフトレジスタ回路であって、
   前記第１容量素子は、ＭＯＳ（Metal Oxide Semiconductor）容量素子である
   ことを特徴とするシフトレジスタ回路。
5. 請求項１記載のシフトレジスタ回路であって、
   前記第１充電回路は、
   前記第２ノードと前記第１電源端子との間に接続する第４トランジスタと、
   前記第１入力端子に入力される信号に基づいて、前記第４トランジスタの制御電極が接続する第３ノードを充電する第２充電回路と、
   所定の第３入力端子に入力される信号に基づいて、充電された前記第３ノードを昇圧する第２昇圧回路とを含み、
   前記第１昇圧回路は、
   前記第２ノードと前記第２入力端子との間に接続する第１容量素子である
   ことを特徴とするシフトレジスタ回路。
6. 請求項５記載のシフトレジスタ回路であって、
   前記第１容量素子は、ＭＯＳ容量素子である
   ことを特徴とするシフトレジスタ回路。
7. 請求項５または請求項６記載のシフトレジスタ回路であって、
   前記第２充電回路は、
   前記第３ノードと前記第１電源端子との間に接続し、前記第１入力端子に接続した制御電極を有する第５トランジスタであり、
   前記第２昇圧回路は、
   前記第３ノードと前記第３入力端子との間に接続する第２容量素子である
   ことを特徴とするシフトレジスタ回路。
8. 請求項５または請求項６記載のシフトレジスタ回路であって、
   前記第２充電回路は、
   前記第３ノードと前記第１入力端子との間に接続し、当該第１入力端子に接続した制御電極を有する第５トランジスタであり、
   前記第２昇圧回路は、
   前記第３ノードと前記第３入力端子との間に接続する第２容量素子である
   ことを特徴とするシフトレジスタ回路。
9. 請求項７または請求項８記載のシフトレジスタ回路であって、
   前記第２容量素子は、ＭＯＳ容量素子である
   ことを特徴とするシフトレジスタ回路。
10. 請求項１から請求項９のいずれか記載のシフトレジスタ回路であって、
    前記出力端子と前記第１ノードとの間に接続する第３容量素子をさらに備える
    ことを特徴とするシフトレジスタ回路。
11. 請求項１から請求項１０のいずれか記載のシフトレジスタ回路であって、
    前記第１電源端子には、前記第１クロック信号の振幅よりも大きな電圧が供給されている
    ことを特徴とするシフトレジスタ回路。
12. 複数のシフトレジスタ回路が縦続接続して成る多段のシフトレジスタ回路であって、
    前記多段の各段が、請求項１から請求項１１のいずれか記載のシフトレジスタ回路である
    ことを特徴とするシフトレジスタ回路。
13. 請求項１２記載のシフトレジスタ回路であって、
    前記各段のシフトレジスタの前記第１電源端子に、前記第１クロック信号の振幅よりも大きな電圧を供給する電圧発生回路をさらに備える
    ことを特徴とするシフトレジスタ回路。
14. 請求項１３記載のシフトレジスタ回路であって、
    前記電圧発生回路は、
    所定の電位が供給される第２電源端子と前記シフトレジスタ回路の前記第１電源端子との間に直列接続した第１および第２の整流素子と、
    前記第１および第２の整流素子の間の接続ノードと所定の第２クロック信号が入力されるクロック入力端子との間に接続した第４容量素子とを含んでいる
    ことを特徴とするシフトレジスタ回路。
15. 請求項１４記載のシフトレジスタ回路であって、
    前記第２クロック信号は、
    前記各段のシフトレジスタ回路の前記クロック端子に供給される多相クロック信号のうちの一相である
    ことを特徴とするシフトレジスタ回路。
16. 請求項１３から請求項１５のいずれか記載のシフトレジスタ回路であって、
    前記電圧発生回路は、
    前記各段のシフトレジスタ回路が形成された基板内に形成されている
    ことを特徴とするシフトレジスタ回路。
17. 請求項１３から請求項１５のいずれか記載のシフトレジスタ回路であって、
    前記電圧発生回路は、
    前記各段のシフトレジスタ回路が形成された基板に外付けされている
    ことを特徴とするシフトレジスタ回路。
18. 請求項１４または請求項１５記載のシフトレジスタ回路であって、
    前記電圧発生回路において、
    前記第１および第２の整流素子は、前記各段のシフトレジスタ回路が形成された基板内に形成され、
    前記第４容量素子は、前記基板に外付けされている
    ことを特徴とするシフトレジスタ回路。
19. 請求項１４または請求項１５記載のシフトレジスタ回路であって、
    前記電圧発生回路において、
    前記第４容量素子は、前記各段のシフトレジスタ回路が形成された基板内に形成され、
    前記第１および第２の整流素子は、前記基板に外付けされている
    ことを特徴とするシフトレジスタ回路。
20. 請求項１３から請求項１９のいずれか記載のシフトレジスタ回路であって、
    前記電圧発生回路を複数個有し、
    当該電圧発生回路は、互いに並列に接続されている
    ことを特徴とするシフトレジスタ回路。
21. 請求項１２から請求項２０のいずれか記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置。
22. クロック端子に入力されるクロック信号を出力端子に供給する第１トランジスタと、
    前記出力端子を放電する第２トランジスタと、
    所定の第１入力端子に入力される信号に基づいて、前記第１トランジスタの制御電極が接続する第１ノードを充電する充電回路と、
    所定の第２入力端子に入力される信号に基づいて、充電された前記第１ノードを昇圧する昇圧回路とを備える
    ことを特徴とするシフトレジスタ回路。
23. 請求項２２記載のシフトレジスタ回路であって、
    前記充電回路は、
    前記第１ノードと第１電源端子との間に接続し、前記第１入力端子に接続した制御電極を有する第３トランジスタであり、
    前記昇圧回路は、
    前記第１ノードと所定の第２ノードとの間に接続し当該第２ノードから前記第１ノードへの向きを導通方向とする一方向性のスイッチング素子と、
    前記第２ノードと前記第２入力端子との間に接続する第１容量素子と、
    前記第２ノードと前記第１電源端子との間に接続し、前記第１入力端子に接続した制御電極を有する第４トランジスタを含む
    ことを特徴とするシフトレジスタ回路。
24. 請求項２２記載のシフトレジスタ回路であって、
    前記充電回路は、
    前記第１ノードと第１電源端子との間に接続し、前記第１入力端子に接続した制御電極を有する第３トランジスタであり、
    前記昇圧回路は、
    前記第１ノードと所定の第２ノードとの間に接続し当該第２ノードから前記第１ノードへの向きを導通方向とする一方向性のスイッチング素子と、
    前記第２ノードと前記第２入力端子との間に接続する第１容量素子と、
    前記第２ノードと前記第１入力端子との間に接続し、当該第１入力端子に接続した制御電極を有する第４トランジスタを含む
    ことを特徴とするシフトレジスタ回路。
25. 請求項２３または請求項２４記載のシフトレジスタ回路であって、
    前記第１容量素子は、ＭＯＳ容量素子である
    ことを特徴とするシフトレジスタ回路。
26. 請求項２２から請求項２５のいずれか記載のシフトレジスタ回路であって、
    前記出力端子と前記第１ノードとの間に接続する第２容量素子をさらに備える
    ことを特徴とするシフトレジスタ回路。
27. 請求項２２から請求項２６のいずれか記載のシフトレジスタ回路が複数個縦続接続して成るシフトレジスタ回路。
28. 請求項２７記載のシフトレジスタ回路をゲート線駆動回路とする画像表示装置。

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