JP5165777B2

JP5165777B2 - シフトレジスタ回路およびそれを備える画像表示装置

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Publication number: JP5165777B2
Application number: JP2011085053A
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Inventors: 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-04-07
Filing date: 2011-04-07
Publication date: 2013-03-21
Anticipated expiration: 2026-03-15
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Description

本発明は、シフトレジスタ回路に関するものであり、特に、例えば画像表示装置の走査線駆動回路などに使用される、同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものである。

液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行なわれる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行なうシフトレジスタを用いることができる。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば非特許文献１）。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。

また、ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ回路」と称する。

特開２００４−２４６３５８号公報特開２００１−３５０４３８号公報

Soon Young Yoon 他「Highly Stable Integrated Gate Driver Circuit using a-Si TFT with Dual Pull-down Structure」SID 05 DIGEST p.348-351

一般的な単位シフトレジスタ回路は、その出力段に、出力端子とクロック端子との間に接続する出力プルアップトランジスタと、出力端子と基準電圧端子との間に接続する出力プルダウントランジスタとを備えている。そのような単位シフトレジスタ回路では、所定の入力信号に応じて出力プルアップトランジスタがオン、出力プルダウントランジスタがオフにされ、その状態でクロック端子に入力されるクロック信号が出力端子に伝達されることによって、出力信号が出力される。逆に、上記の入力信号が入力されない期間は、出力プルアップトランジスタがオフ、出力プルダウントランジスタがオンにされ、出力端子の電圧レベル（以下、単に「レベル」）はＬ（Low）レベルに保持される。

ゲート線駆動回路のシフトレジスタを非晶質シリコンＴＦＴ（ａ−ＳｉＴＦＴ）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。

その反面、ａ−ＳｉＴＦＴはゲート電極が継続的（直流的）に正バイアスされた場合に、しきい値電圧が正方向にシフトして駆動能力（電流を流す能力）が小さくなる傾向がある。特にゲート線駆動回路の単位シフトレジスタ回路では、出力プルダウントランジスタのゲートが約１フレーム期間（約１６ｍｓ）直流的に正バイアスされる動作が連続的に行われるため、次第に出力プルダウントランジスタの駆動能力が低下してしまう。そうなると、ノイズ等に起因して出力端子に不要に電荷が供給されたときそれを出力プルダウントランジスタが放電することができず、ゲート線が誤って活性化されてしまうという誤動作が生じる。

上記の非特許文献１ではその対策として、単位シフトレジスタ回路の出力端子に対して出力プルダウントランジスタを並列に２つ設け、両者をフレーム毎に交互に動作／休止させることによって、一つの出力プルダウントランジスタのゲート電極が継続的にバイアスされないようにしたゲート線駆動回路が提案されている。

しかし、単位シフトレジスタ回路ＳＲが出力プルダウントランジスタを２つ備える場合には、単位シフトレジスタ回路内にそれを駆動する回路（プルダウン駆動回路）も２つ必要になるため、それに伴う消費電力の上昇が懸念される。

本発明は以上の問題を解決するためになされたものであり、消費電力の上昇を抑制しつつ、シフトレジスタ回路の誤動作を防止して動作信頼性を向上させることを目的とする。

本発明に係るシフトレジスタ回路は、クロック端子および出力端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、それぞれが前記出力端子を放電する第２および第３トランジスタとを備えるシフトレジスタ回路であって、前記第１、第２および第３トランジスタの制御電極が接続するノードをそれぞれ第１、第２および第３ノードとし、所定の第１および第２制御信号に基づいて、前記第２および第３トランジスタを交互に駆動する駆動回路と、前記駆動回路が前記第２トランジスタを駆動している間、前記第３トランジスタをオフに固定する手段と、前記駆動回路が前記第３トランジスタを駆動している間、前記第２トランジスタをオフに固定する手段とを備え、前記駆動回路は、前記第２および第３トランジスタを駆動するための一の信号を生成する手段と、前記第２および第３トランジスタを駆動するための一の信号を前記第２および第３ノードへ交互に供給する切替回路を備え、前記第２トランジスタをオフに固定する手段は、前記第１制御信号が入力される第１制御端子と前記第２ノードとの間に接続する第４トランジスタであり、前記第３トランジスタをオフに固定する手段は、前記第２制御信号が入力される第２制御端子と前記第３ノードとの間に接続する第５トランジスタであり、前記第４および第５トランジスタは、その片方の主電極がたすき掛けに互いの制御電極に接続されている。

本発明に係るシフトレジスタ回路によれば、駆動回路が第１制御信号および第２制御信号に基づいて第２および第３トランジスタを交互に駆動する際に、休止状態になる方はオフに固定される。従って、第２および第３トランジスタのしきい値電圧のシフトを抑制でき、動作の信頼性が向上する。また駆動回路が生成した信号は、切替回路によって第２および第３ノードへ交互に供給されるため、駆動回路は一の信号を生成すればよく、消費電力の増大を抑えることができる。

本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。単位シフトレジスタ回路を用いたゲート線駆動回路の構成例を示すブロック図である。従来の単位シフトレジスタ回路の構成を示す回路図である。ゲート線駆動回路の動作を示すタイミング図である。単位シフトレジスタ回路を用いたゲート線駆動回路の構成例を示すブロック図である。ゲート線駆動回路の動作を示すタイミング図である。実施の形態１に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態１に係る単位シフトレジスタ回路の動作を示すタイミング図である。実施の形態１に係る単位シフトレジスタ回路の動作を説明するための図である。実施の形態２に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態３に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態４に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態５に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態５に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態６に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態６に係る単位シフトレジスタ回路の動作を説明するための図である。実施の形態７に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態７に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態８に係る単位シフトレジスタ回路の構成を示す回路図である。実施の形態８に係る単位シフトレジスタ回路の構成を示す回路図である。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。

液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。

液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ₁，ＧＬ₂・・・（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ１，ＤＬ２・・・（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ₁およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。

各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。

表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取込を指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ₁，Ｎｄ₂・・・（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ₁，Ｎｄ₂が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ₁，Ｎｄ₂・・・に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ１，ＤＬ２・・・に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ₁，ＧＬ₂・・・を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。

なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。

図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタ回路ＳＲ₁，ＳＲ₂，ＳＲ₃，ＳＲ₄・・・で構成されるシフトレジスタから成っている。（以下、単位シフトレジスタ回路ＳＲ₁，ＳＲ₂・・・を「単位シフトレジスタ回路ＳＲ」と総称する）。単位シフトレジスタ回路ＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。

また図２に示すクロック発生器３１は、各々位相が異なる３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタ回路ＳＲに入力するものである。これらクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。

それぞれの単位シフトレジスタ回路ＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタ回路ＳＲのクロック端子ＣＫおよびリセット端子ＲＳＴには、クロック発生器３１が出力するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうちのいずれか供給される。単位シフトレジスタ回路ＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴに出力される信号（出力信号）は、ゲート線ＧＬを活性化するための水平（又は垂直）走査パルスとなる。

第１段目（第１ステージ）の単位シフトレジスタ回路ＳＲ₁の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスが入力される。第２段以降の単位シフトレジスタ回路ＳＲの入力端子ＩＮにはその前段の出力信号が入力される。即ち、第２段以降の単位シフトレジスタ回路ＳＲの入力端子ＩＮは、自身の前段の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴに接続されている。

この構成のゲート線駆動回路３０においては、各単位シフトレジスタ回路ＳＲは、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期して、前段から入力される入力信号（前段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタ回路ＳＲへと伝達する（単位シフトレジスタ回路ＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタ回路ＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

ここで、本発明の説明を容易にするために、従来の単位シフトレジスタについて説明する。図３は、従来の単位シフトレジスタ回路ＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタ回路ＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタ回路ＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタ回路ＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、本実施の形態においては全てＮ型ＴＦＴであるものとする。

図３の如く、従来の単位シフトレジスタ回路ＳＲは、既に図２で示した入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１、共に高電位側電源電位ＶＤＤが供給される第２電源端子Ｓ２および第３電源端子Ｓ３を有している。ここでは第２電源端子Ｓ２および第３電源端子Ｓ３に、共に同じ電位（ＶＤＤ）が供給される例を示すが、それぞれトランジスタＱ１およびトランジスタＱ２を駆動するために充分な電位が供給されていればよく、互いに異なる電位が供給されていてもよい。以下の説明では、低電位側電源電位ＶＳＳが回路の基準電位（＝０Ｖ）とするが、実使用では画素に書込まれるデータの電圧を基準にして基準電位が設定され、例えば高電位側電源電位ＶＤＤは１７Ｖ、低電位側電源電位ＶＳＳは−１２Ｖなどと設定される。

単位シフトレジスタ回路ＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。即ち、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給する出力プルアップトランジスタであり、トランジスタＱ２は、第１電源端子Ｓ１の電位を出力端子ＯＵＴに供給する出力プルダウントランジスタである。以下、単位シフトレジスタ回路ＳＲの出力段を構成するトランジスタＱ１のゲート（制御電極）が接続するノードをノードＮ１（第１ノード）、トランジスタＱ２のゲートノードをノードＮ２（第２ノード）と定義する。

トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃが設けられている。またノードＮ１と第２電源端子Ｓ２との間にはトランジスタＱ３が接続しており、そのゲートは入力端子ＩＮに接続している。ノードＮ１と第１電源端子Ｓ１との間には、トランジスタＱ４並びにトランジスタＱ５が接続する。トランジスタＱ４のゲートはリセット端子ＲＳＴに接続し、トランジスタＱ５のゲートはノードＮ２に接続する。

ノードＮ２と第３電源端子Ｓ３との間には、ダイオード接続されたトランジスタＱ６が接続し、ノードＮ２と第１電源端子Ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ７のゲートはノードＮ１に接続する。トランジスタＱ７は、トランジスタＱ６よりも駆動能力（電流を流す能力）が十分大きく設定されている。即ち、トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも小さい。よってトランジスタＱ７のゲート電位が上昇するとノードＮ２の電位は下降し、反対にトランジスタＱ７のゲート電位が下降するとノードＮ２の電位は上昇する。即ちトランジスタＱ６およびトランジスタＱ７は、ノードＮ１を入力端としノードＮ２を出力端とするインバータを構成している。当該インバータは、トランジスタＱ６およびトランジスタＱ７のオン抵抗値の比によってその動作が規定されるものであり、「レシオ型インバータ」と呼ばれる。また当該インバータは、出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２を駆動する「プルダウン駆動回路」として機能している。

図３の単位シフトレジスタ回路ＳＲの具体的な動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタ回路ＳＲの動作は実質的にどれも同じであるので、ここでは第ｎ段目の単位シフトレジスタ回路ＳＲ_nの動作を代表的に説明する。

簡単のため、当該単位シフトレジスタ回路ＳＲ_nのクロック端子ＣＫにクロック信号ＣＬＫ１が入力され、リセット端子ＲＳＴにクロック信号ＣＬＫ３が入力されるものとして説明を行う（例えば図２における、単位シフトレジスタ回路ＳＲ₁，ＳＲ₄などがこれに該当する）。また、当該単位シフトレジスタ回路ＳＲ_nの出力信号をＧ_n、その前段（第ｎ−１段）の単位シフトレジスタ回路ＳＲの出力信号をＧ_n-1と定義する。また単位シフトレジスタ回路ＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。

まず初期状態として、ノードＮ１がＬ（Low）レベル（ＶＳＳ）、ノードＮ２がＨ（High）レベル（ＶＤＤ−Ｖｔｈ）であるとする（以下、この状態を「リセット状態」と称す）。また、クロック端子ＣＫ（クロック信号ＣＬＫ１）、リセット端子ＲＳＴ（クロック信号ＣＬＫ３）、入力端子ＩＮ（前段の出力信号Ｇ_n-1）は何れもＬレベルであるとする。このリセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、出力端子ＯＵＴ（出力信号Ｇ_n）は、クロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる。即ち、この単位シフトレジスタ回路ＳＲ_nが接続するゲート線ＧＬ_nは非選択状態にある。

その状態から、前段の単位シフトレジスタ回路ＳＲ_n-1の出力信号Ｇ_n-1がＨレベルになると、それが当該単位シフトレジスタ回路ＳＲ_nの入力端子ＩＮに入力されトランジスタＱ３がオンになる。このときノードＮ２はＬレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりも駆動能力が十分大きく設定されており、トランジスタＱ３のオン抵抗はトランジスタＱ５のオン抵抗に比べ十分低いため、ノードＮ１のレベルは上昇する。

それによりトランジスタＱ７が導通し始めノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ−Ｖｔｈ）になる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルの状態（以下、この状態を「セット状態」称す）では、トランジスタＱ１がオン、トランジスタＱ２がオフになる。その後、前段の出力信号Ｇ_n-1はＬレベルに戻り、トランジスタＱ３はオフするが、ノードＮ１はフローティング状態になるのでこのセット状態は維持される。

セット状態では、トランジスタＱ１がオン、トランジスタＱ２がオフであるため、次いでクロック端子ＣＫのクロック信号ＣＬＫ１がＨレベルになると、出力端子ＯＵＴのレベルが上昇する。このとき容量素子ＣおよびトランジスタＱ１のゲート・チャネル間容量を介した結合により、ノードＮ１のレベルは特定の電圧だけ昇圧される（このためノードＮ１は「昇圧ノード」と称されることもある）。従って出力端子ＯＵＴのレベルが上昇してもトランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持されるので、出力信号Ｇ_nのレベルはクロック端子ＣＫのレベルに追随して素早く変化する。特に、トランジスタＱ１のゲート・ソース間電圧が充分大きい場合にはトランジスタＱ１は非飽和領域での動作（非飽和動作）を行うので、しきい値電圧分の損失はなく出力端子ＯＵＴはクロック信号ＣＬＫ１と同レベルにまで上昇する。よって、クロック信号ＣＬＫ１がＨレベルの期間だけ、出力信号Ｇ_nがＨレベルになり、ゲート線ＧＬ_nを活性化して選択状態にする。そして、クロック信号ＣＬＫ１がＬレベルに戻ると、それに追随して出力信号Ｇ_nも素早くＬレベルになり、ゲート線ＧＬ_nは放電され非選択状態に戻る。

その後、リセット端子ＲＳＴのクロック信号ＣＬＫ３がＨレベルになると、トランジスタＱ４がオンになるためノードＮ１がＬレベルになり、それに伴ってトランジスタＱ７がオフになるためノードＮ２はＨレベルになる。即ち、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る（このためノードＮ２は「リセットノード」と称されることもある）。

以上の動作をまとめると、単位シフトレジスタ回路ＳＲは、入力端子ＩＮに信号（スタートパルスまたは前段の出力信号Ｇ_n-1）が入力されない間はリセット状態にあり、トランジスタＱ１がオフ、トランジスタＱ２がオンに保たれるため、出力端子ＯＵＴ（ゲート線ＧＬ_n）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして入力端子ＩＮに信号が入力されると、単位シフトレジスタ回路ＳＲはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるため、クロック端子ＣＫの信号（クロック信号ＣＬＫ１）がＨレベルになる期間、出力端子ＯＵＴ（出力信号Ｇｎ）がＨレベルになる。そしてその後、リセット端子ＲＳＴに信号（クロック信号ＣＬＫ３）が入力されると、元のリセット状態に戻る。

このように動作する複数の単位シフトレジスタ回路ＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、第１段目の単位シフトレジスタ回路ＳＲ₁の入力端子ＩＮに入力された入力信号（スタートパルス）は、図４に示すタイミング図のように、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期したタイミングでシフトされながら、単位シフトレジスタ回路ＳＲ₂，ＳＲ₃・・・と順番に伝達される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃・・・を順に駆動することができる。

上の例では、複数の単位シフトレジスタ回路ＳＲが３相クロックに基づいて動作する例を示したが、２相クロック信号を使用して動作させることも可能である。図５はその場合におけるゲート線駆動回路３０の構成を示す図である。

この場合も、ゲート線駆動回路３０は、縦続接続した複数の単位シフトレジスタ回路ＳＲにより構成される。即ち、各単位シフトレジスタ回路ＳＲの入力端子ＩＮには、その前段の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴが接続する。但し、第１段目の単位シフトレジスタ回路ＳＲ１の入力端子ＩＮには、スタートパルスが入力信号として入力される。

この場合におけるクロック発生器３１は、互いに逆相の２相クロックであるクロック信号ＣＬＫ，／ＣＬＫを出力するものである。それぞれの単位シフトレジスタ回路ＳＲのクロック端子ＣＫには、前後に隣接する単位シフトレジスタ回路ＳＲに互いに逆相のクロック信号が入力されるよう、そのクロック信号ＣＬＫ，／ＣＬＫの片方が入力される。また図５に示すように、各単位シフトレジスタ回路ＳＲのリセット端子ＲＳＴには、その後段（この例では次段）の単位シフトレジスタ回路ＳＲの出力端子ＯＵＴが接続される。

図５のように構成されたゲート線駆動回路３０における単位シフトレジスタ回路ＳＲの動作を説明する。ここでも、第ｎ段目の単位シフトレジスタ回路ＳＲ_nの動作を代表的に説明する。簡単のため、当該単位シフトレジスタ回路ＳＲ_nのクロック端子ＣＫにクロック信号ＣＬＫが入力されるものとして説明を行う（例えば、図５における単位シフトレジスタ回路ＳＲ₁，ＳＲ₃などがこれに該当する）。また、当該単位シフトレジスタ回路ＳＲ_nの出力信号をＧ_n、その前段（第ｎ−１段目）の単位シフトレジスタ回路ＳＲ_n-1および次段（第ｎ＋１段目）の単位シフトレジスタ回路ＳＲ_n+1の出力信号をそれぞれＧ_n-1およびＧ_n+1と定義する。

まず初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）のリセット状態を仮定する。また、クロック端子ＣＫ（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇ_n+1）、入力端子ＩＮ（前段の出力信号Ｇ_n-1）は何れもＬレベルであるとする。

その状態から、前段の出力信号Ｇ_n-1がＨレベルになると、それが当該単位シフトレジスタ回路ＳＲ_nの入力端子ＩＮに入力されトランジスタＱ３がオンになり、ノードＮ１のレベルは上昇する。それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルは下降する。そうなるとトランジスタＱ５の抵抗が高くなり、ノードＮ１のレベルが急速に上昇してトランジスタＱ７を充分にオンにする。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ５がオフになってノードＮ１がＨレベル（ＶＤＤ−Ｖｔｈ）になる。その結果、トランジスタＱ１がオン、トランジスタＱ２がオフとなるセット状態になる。

そして、クロック信号ＣＬＫがＨレベルになり出力端子ＯＵＴのレベルが上昇すると、容量素子ＣおよびトランジスタＱ１のゲート・チャネル間容量による結合によりノードＮ１のレベルは特定の電圧だけ昇圧される。従って、出力信号Ｇ_nのレベルはクロック端子ＣＫのレベルに追随して変化し、クロック信号ＣＬＫがＨレベルである間は出力信号Ｇ_nもＨレベルになってゲート線ＧＬ_nが活性化される（選択状態になる）。その後、クロック信号ＣＬＫがＬレベルに戻ると出力信号Ｇ_nもＬレベルに戻り、ゲート線ＧＬ_nは非選択状態に戻る。

出力信号Ｇ_nが単位シフトレジスタ回路ＳＲ_n+1に伝達された後、次段の出力信号Ｇ_n+1がＨレベルになると、それがリセット端子ＲＳＴに入力されてトランジスタＱ４がオンになりノードＮ１がＬレベルになる。それに伴ってトランジスタＱ７がオフになるのでノードＮ２はＨレベルになる。即ち、当該単位シフトレジスタ回路ＳＲ_nはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンになる。

このように、ゲート線駆動回路３０が図５のように構成されている場合においても、それぞれの単位シフトレジスタ回路ＳＲの動作は、リセット端子ＲＳＴに入力される信号が前段の出力信号Ｇ_n-1であることを除けば図２のように構成した場合とほぼ同じである。

以上の動作を、図５のように縦続接続された単位シフトレジスタ回路ＳＲ₁，ＳＲ₂，・・・が順に行う。それによって、第１段目の単位シフトレジスタ回路ＳＲ₁の入力端子ＩＮに入力された入力信号（スタートパルス）が、クロック信号ＣＬＫ，／ＣＬＫに同期してシフトされながら、単位シフトレジスタ回路ＳＲ₂，ＳＲ₃，・・・と順番に伝達される。その結果、ゲート線駆動回路３０は図６に示すタイミング図の如く、クロック信号ＣＬＫ，／ＣＬＫに同期して、ゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃，・・・を順に駆動することができる。

但し、図５の構成では、各単位シフトレジスタ回路ＳＲは、リセット端子ＲＳＴに次段の単位シフトレジスタ回路ＳＲの出力信号Ｇ_n+1が入力されるので、次段の単位シフトレジスタ回路ＳＲが少なくとも一度動作した後でなければリセット状態（すなわち上記の初期状態）にならない。各単位シフトレジスタ回路ＳＲは、リセット状態を経なければ図６に示したような通常動作を行うことができない。従って図５の構成の場合には、通常動作に先立って、ダミーの入力信号を単位シフトレジスタ回路ＳＲの第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタ回路ＳＲのノードＮ２と第３電源端子Ｓ３（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行なってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。

ここで、先に述べた従来の単位シフトレジスタ回路ＳＲにおける誤動作の問題を詳細に説明する。以下では、単位シフトレジスタ回路ＳＲを構成する各トランジスタはａ−ＳｉＴＦＴであるとする。

図６の最下段に、図５のゲート線駆動回路３０における単位シフトレジスタ回路ＳＲ₁のノードＮ２の電圧波形を示す。上記のように、入力端子ＩＮの信号（スタートパルスあるいは前段の出力信号Ｇ_n-1）がＨレベルに成ると、ノードＮ２はＬレベルに遷移するが、すぐにリセット端子ＲＳＴの信号（次段の出力信号Ｇ_n+1）によってＨレベルに戻され、その後約１フレーム期間（約１６ｍｓ）Ｈレベルに維持される（図示は省略するが、この振る舞いは図２のケースでも同様である）。つまりトランジスタＱ２およびトランジスタＱ５のゲートは約１フレーム期間継続的（直流的）に正バイアスされ、それが各フレームで繰り返し行われる。よって単位シフトレジスタ回路ＳＲがａ−ＳｉＴＦＴにより構成されている場合には、トランジスタＱ２，Ｑ５はしきい値電圧が正方向にシフトして駆動能力が低下する問題が生じる。

リセット状態におけるトランジスタＱ５の駆動能力が低下すると、例えばトランジスタＱ１のゲートとソース／ドレイン間のオーバラップ容量に起因してノードＮ１に生じたノイズ等による電荷を素早く放電することができず、ノードＮ１のレベルが上昇する恐れがある。そうなるとオフ状態にあるトランジスタＱ１の抵抗値が下がり、クロック信号ＣＬＫがＨレベルになったときに不要に出力端子ＯＵＴに電荷が供給されるようになる。さらにこのときトランジスタＱ２の駆動能力が低下していると、ノイズにより生じた出力端子ＯＵＴの電荷を素早く放電できず、出力端子ＯＵＴのレベルが上昇してしまう。つまり、非選択状態にあるべきゲート線が選択状態になってしまうという誤動作が生じ、液晶表示装置１０の表示不具合が発生する。

先に述べたように、非特許文献１では単位シフトレジスタ回路に出力プルダウントランジスタを２つの設け、その両者をフレーム毎に交互に動作／休止させることによって、一つの出力プルダウントランジスタのゲート電極が継続的にバイアスされないようにており、それによりこの不具合を回避することが可能である。しかし、単位シフトレジスタ回路内にそれを駆動する回路（プルダウン駆動回路）も２つ必要になるため、それに伴う消費電力の上昇が懸念される。以下、消費電力の上昇を抑制しつつ、上記の不具合を解決可能であることを特徴とする、本発明に係るシフトレジスタ回路について説明する。

図７は、実施の形態１に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。同図のように、当該単位シフトレジスタ回路ＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、共に出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２Ａ，Ｑ２Ｂとにより構成されている。即ち、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給する第１トランジスタであり、トランジスタＱ２Ａ，Ｑ２Ｂは、それぞれが第１電源端子Ｓ１の電位を出力端子ＯＵＴに供給する第２および第３トランジスタである。ここで図７に示すように、トランジスタＱ１のゲート（制御電極）が接続するノードをノードＮ１、トランジスタＱ２Ａのゲートが接続するノードをノードＮ２Ａ、トランジスタＱ２Ｂのゲートが接続するノードをノードＮ２Ｂと定義する。

トランジスタＱ１のゲートとソースとの間すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃが設けられている。ノードＮ１と第２電源端子Ｓ２との間には、ゲートが入力端子ＩＮに接続するトランジスタＱ３が接続しており、ノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４、ゲートがノードＮ２Ａに接続したトランジスタＱ５Ａ、並びに、ゲートがノードＮ２Ｂに接続したトランジスタＱ５Ｂが接続している。

本実施の形態に係る単位シフトレジスタ回路ＳＲは、所定の第１制御信号ＶＦＲが入力される第１制御端子ＣＴＡおよび、第２制御信号／ＶＦＲが入力される第２制御端子ＣＴＢを有している。第１制御信号ＶＦＲと第２制御信号／ＶＦＲとは互いに相補の信号であり、ゲート線駆動回路３０を駆動するための駆動制御装置（不図示）により生成される。この第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲは、表示画像のフレーム間のブランキング期間にレベルが切り替わる（交番する）よう制御されることが望ましく、例えば、表示画像の１フレーム毎にレベルが切り替わるよう制御される。

第１制御端子ＣＴＡとノードＮ２Ａの間にはトランジスタＱ８Ａが接続し、第２制御端子ＣＴＢとノードＮ２Ｂとの間にはトランジスタＱ８Ｂが接続する。トランジスタＱ８ＡのゲートはトランジスタＱ８Ｂのドレイン（ノードＮ２Ｂ）に接続し、トランジスタＱ８ＢのゲートはトランジスタＱ８Ａのドレイン（ノードＮ２Ａ）に接続する。即ち、トランジスタＱ８ＡおよびトランジスタＱ８Ｂは、その片方の主電極（ここではドレイン）がたすき掛けに互いの制御電極（ゲート）に接続されており、いわゆるフリップフロップ回路を構成している。

トランジスタＱ６Ａはダイオード接続しており、ノードＮ２Ａと第１制御端子ＣＴＡとの間に接続している。トランジスタＱ７Ａは、ノードＮ２Ａと第１電源端子Ｓ１との間に接続し、ゲートがノードＮ１に接続している。これらトランジスタＱ６Ａ，Ｑ７Ａは、ノードＮ１を入力端、ノードＮ２Ａを出力端とするレシオ型インバータを構成しているが、通常のインバータと異なり、その電源としては第１制御信号ＶＦＲが供給されている。

またトランジスタＱ６Ｂはダイオード接続しており、ノードＮ２Ｂと第２制御端子ＣＴＢとの間に接続している。トランジスタＱ７Ｂは、ノードＮ２Ｂと第１電源端子Ｓ１との間に接続し、ゲートがノードＮ１に接続している。これらトランジスタＱ６Ｂ，Ｑ７Ｂは、ノードＮ１を入力端、ノードＮ２Ｂを出力端とするレシオ型インバータを構成しているが、通常のインバータと異なり、その電源として第２制御信号／ＶＦＲが供給されている。以下、トランジスタＱ６Ａ，Ｑ７Ａより成るインバータを「第１インバータ」と称し、トランジスタＱ６Ｂ，Ｑ７Ｂより成るインバータを「第２インバータ」と称する。

図８は実施の形態１に係る単位シフトレジスタ回路ＳＲの動作を示すタイミング図である。以下、図８を参照して、図７に示した本実施の形態に係る単位シフトレジスタ回路ＳＲの動作の説明を行う。図７の単位シフトレジスタ回路ＳＲも、上に示した図２および図５のどちらの構成のゲート線駆動回路３０にも適用可能であるが、ここでは図５のように縦続接続してゲート線駆動回路３０を構成している場合の動作を示す。なお、第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲは、縦続接続した全ての単位シフトレジスタ回路ＳＲに入力される。

ここでも第ｎ段目の単位シフトレジスタ回路ＳＲ_nの動作を代表的に説明し、当該単位シフトレジスタ回路ＳＲ_nのクロック端子ＣＫにクロック信号ＣＬＫが入力されるものとして説明を行う。また当該単位シフトレジスタ回路ＳＲ_nの出力信号をＧ_n、その前段（第ｎ−１段目）の単位シフトレジスタ回路ＳＲ_n-1および次段（第ｎ＋１段目）の単位シフトレジスタ回路ＳＲ_n+1の出力信号をそれぞれＧ_n-1およびＧ_n+1とする。

また説明の簡単のため、クロック信号ＣＬＫ，／ＣＬＫのＨレベルおよび第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲのＨレベルは、全て高電位側電源電位ＶＤＤに等しいものとする。また、第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲは、表示画像の１フレーム毎にレベルが切り替わるよう制御されているものとする。さらに、単位シフトレジスタ回路ＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。

図８のように、フレーム期間とフレーム期間との間のブランキング期間（図示は省略）の時刻ｔ１で、第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルになる。第１制御信号ＶＦＲは単位シフトレジスタ回路ＳＲ_nの第１制御端子ＣＴＡに入力されているので、トランジスタＱ６Ａのドレインおよびゲートの電位がＶＳＳからＶＤＤへ変化し、当該トランジスタＱ６Ａがオンになる。即ち、トランジスタＱ６Ａ，Ｑ７Ａより成る第１インバータに電源が供給され、当該第１インバータが活性化される。この時点ではトランジスタＱ５Ｂがオンしており、ノードＮ１がＬレベルの状態（即ちゲート線ＧＬ_nの非選択状態）であるので、トランジスタＱ７ＡはオフしておりノードＮ２Ａのレベルが上昇する。

他方、第２制御信号／ＶＦＲは第２制御端子ＣＴＢに入力されているので、トランジスタＱ６Ｂのドレインおよびゲートの電位はＶＤＤからＶＳＳへ変化する。即ち、トランジスタＱ６Ｂ，Ｑ７Ｂより成る第２インバータには電源が供給されない。トランジスタＱ６Ｂは第２制御端子ＣＴＢからノードＮ２Ｂへの方向を順方向とするダイオードとして機能するため、ノードＮ２Ｂの電荷はトランジスタＱ６を通しては放電されない。しかし上記のようにノードＮ２Ａのレベルが上昇しており、且つトランジスタＱ８Ｂのソース（第２制御端子ＣＴＢ）がＶＳＳになっているので、トランジスタＱ８ＢがオンしてノードＮ２ＢをＬレベル（ＶＳＳ）にする。応じてトランジスタＱ８Ａがオフとなり、ノードＮ２ＡはＨレベル（ＶＤＤ−Ｖｔｈ）となる。即ち、時刻ｔ１の後は、トランジスタＱ８Ａ，Ｑ８Ｂより成るフリップフロップ回路における電位分布は図９（ａ）のようになる。

このように第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルである期間は、第２インバータが活性化しないため、ノードＮ２ＢがＬレベルに固定される。よってその間のトランジスタＱ２ＢおよびトランジスタＱ５Ｂは、ゲートがバイアスされず休止状態になる。つまりその期間、この単位シフトレジスタ回路ＳＲにおいて、トランジスタＱ１，Ｑ２Ａ，Ｑ３，Ｑ４，Ｑ５Ａ，Ｑ６Ａ，Ｑ７Ａの組み合わせにより、図３に示した単位シフトレジスタ回路ＳＲと等価な回路が構成され、それと同様の動作が可能である。

即ち、時刻ｔ２で前段の出力信号Ｇ_n-1がＨレベルになると、それが入力端子ＩＮに入力されてトランジスタＱ３がオンする。このときトランジスタＱ５Ａもオンしているが、トランジスタＱ３のオン抵抗はトランジスタＱ５Ａのオン抵抗に比べ十分低く設定されており、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）となり、トランジスタＱ１がオンになる。

トランジスタＱ６Ａ，Ｑ７Ａより成る第１インバータはノードＮ１を入力端、ノードＮ２Ａを出力端としているため、ノードＮ１がＨレベルになるとノードＮ２ＡはＬレベルになる。応じて、トランジスタＱ２Ａ，Ｑ５Ａがオフになる。ここで、当該第１インバータはレシオ型インバータであるので、Ｌレベル出力の電位はトランジスタＱ６Ａ，Ｑ７Ａのオン抵抗の比で決まる値となる。即ち、ノードＮ２ＡをＬレベルにする間は、トランジスタＱ６Ａ，Ｑ７Ａの両方がオンするため、トランジスタＱ６Ａ，Ｑ７Ａを通して第１制御端子ＣＴＡから第１電源端子Ｓ１へ貫通電流が流れ、一定の電力が消費されることとなる。

その後、前段の出力信号Ｇ_n-1がＬレベルに戻るとトランジスタＱ３はオフするが、ノードＮ１はフローティング状態になるのでノードＮ１のＨレベルは維持される。そして時刻ｔ３でクロック信号ＣＬＫがＨレベルになると、トランジスタＱ１がオンしているため当該クロック信号ＣＬＫのＨレベルが出力端子ＯＵＴに供給され、出力信号Ｇ_nがＨレベルになる。このとき、容量素子ＣおよびトランジスタＱ１のゲート・チャネル間容量を介した結合により、出力信号Ｇｎのレベル上昇に応じてノードＮ１のレベルが特定の電圧だけ昇圧される。従ってトランジスタＱ１のソース・ゲート間電圧は高く保たれ、当該トランジスタＱ１が低インピーダンスに維持されるので、出力信号Ｇ_nのレベルはクロック信号ＣＬＫのレベルに素早く追随する。従って、その後クロック信号ＣＬＫがＬレベルに戻ると、出力信号Ｇ_nも素早くＬレベルに戻る。

そして時刻ｔ４で次段のシフトレジスタの出力信号Ｇ_n+1がＨレベルになると、それがリセット端子ＲＳＴに入力され、トランジスタＱ４がオンとなる。この結果ノードＮ１がＬレベルになり、トランジスタＱ７Ａがオフし、ノードＮ２ＡがＨ（ＶＤＤ−Ｖｔｈ）の状態に戻る。その後、次のブランキング期間の時刻ｔ５で第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲのレベルが反転するまでは、この状態が維持される。

そして、時刻ｔ５で第１制御信号ＶＦＲがＬレベル、第２制御信号／ＶＦＲがＨレベルになると、それまでとは逆に、トランジスタＱ６Ｂ，Ｑ７Ｂより成る第２インバータが活性化され、ノードＮ２ＢがＨレベルになる。応じてトランジスタＱ８Ａがオンになり、且つトランジスタＱ６Ａのドレイン（第１制御端子ＣＴＡ）の電位がＶＳＳであり第１インバータが活性化しないため、ノードＮ２ＡはＬレベル（ＶＳＳ）になる。

即ち、時刻ｔ５の後の第１制御信号ＶＦＲがＬレベル、第２制御信号／ＶＦＲがＨレベルである期間では、トランジスタＱ８Ａ，Ｑ８Ｂより成るフリップフロップ回路における電位分布は図９（ｂ）のようになる。よってその期間、トランジスタＱ２Ａ，Ｑ５Ａのゲートはバイアスされず、当該トランジスタＱ２Ａ，Ｑ５Ａが休止状態になる。また、第１インバータも電源が供給されないため動作しないので、当該単位シフトレジスタ回路ＳＲにおいて、トランジスタＱ１，Ｑ２Ｂ，Ｑ３，Ｑ４，Ｑ５Ｂ，Ｑ６Ｂ，Ｑ７Ｂの組み合わせによって、図３に示した単位シフトレジスタ回路ＳＲと等価な回路が構成され、それによって上記の時刻ｔ１〜ｔ５と同様の動作が行われる。

このように、図７の単位シフトレジスタ回路ＳＲは、図３に示した従来のものと同様の動作を行うことができる。なお且つ、第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲが反転する毎に、トランジスタＱ２Ａ，Ｑ５ＡのペアとトランジスタＱ２Ｂ，Ｑ５Ｂのペアとが交互に休止状態になるので、それらのゲートが直流的にバイアスされることが防止される。従って、ａ−ＳｉＴＦＴのしきい値シフトによる誤動作を防止でき、動作の信頼性が向上する。

また本実施の形態に係る単位シフトレジスタ回路ＳＲは、トランジスタＱ６Ａ，Ｑ７Ａより成る第１インバータと、トランジスタＱ６Ｂ，Ｑ７Ｂより成る第２インバータとの２つのインバータを有しているが、当該第１および第２インバータは、互いに相補の信号である第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲが反転する毎に、交互に活性化される。つまり、第１および第２インバータは、第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲに基づいて、トランジスタＱ２Ａ，Ｑ２Ｂを交互に駆動する駆動回路として機能する。第１および第２インバータの両方が同時に活性化されることが無いため、消費される電力はインバータが１つの場合と同等であり、消費電力の上昇が抑制されている。

また本実施の形態に係る単位シフトレジスタ回路ＳＲにおいては、トランジスタＱ８Ａ，Ｑ８Ｂはフリップフロップ回路を構成しているが、通常のフリップフロップ回路とは異なり、トランジスタＱ８Ａ，Ｑ８Ｂのソースにはそれぞれ第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲが入力される。例えば上記の時刻ｔ２においては、トランジスタＱ７Ａ，Ｑ８Ａより成るインバータの出力によりトランジスタＱ８Ｂをオンにする必要があるが、そのときトランジスタＱ８Ａのソース電位（第１制御信号ＶＦＲ）がＶＤＤになっている。そのため、トランジスタＱ６Ａ，Ｑ７Ａより成るインバータから流れる電流が小さくてもノードＮ１Ａの電位は充分に上昇してトランジスタＱ８Ｂをオンさせることができるので消費電力の増加は抑制される。

仮に、通常のフリップフロップ回路のようにトランジスタＱ８Ａ，Ｑ８Ｂのソース電位がＶＳＳに固定されていたとすると、ノードＮ１Ａのレベルを充分に上昇させるためには、トランジスタＱ６Ａの駆動能力をトランジスタＱ８Ａのそれよりも充分大きくしなければならず、消費電力が大きくなる。また、レシオ型インバータの動作は２つのトランジスタのオン抵抗の比により規定されるため、トランジスタＱ６Ａの駆動能力が大きくするとトランジスタＱ７Ａの駆動能力も大きくする必要があり、当該インバータの消費電力も大きくなる。図７の単位シフトレジスタ回路ＳＲでは、この問題も解決されているのである。

トランジスタＱ８Ａ，Ｑ８Ｂのソースにはそれぞれ第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲが入力されることによる利点は他にもある。即ち、第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルの期間では、ゲート線ＧＬの選択期間を除いて、トランジスタＱ８Ａ，Ｑ８Ｂの電位分布は図９（ａ）のようになり、トランジスタＱ８Ａのゲートがソースに対して負にバイアスされる。逆に、第１制御信号ＶＦＲがＬレベル、第２制御信号／ＶＦＲがＨレベルの期間では、ゲート線ＧＬの選択期間を除いて、トランジスタＱ８Ａ，Ｑ８Ｂの電位分布は図９（ｂ）のようになり、トランジスタＱ８Ｂのゲートがソースに対して負にバイアスされる。

このようにトランジスタＱ８Ａ，Ｑ８Ｂのゲートがソースに対して定期的に負にバイアスされるので、当該トランジスタＱ８Ａ，Ｑ８Ｂのしきい値電圧の正方向へのシフトを効果的に抑制することができる。よって、トランジスタＱ８Ａ，Ｑ８Ｂの駆動能力の低下を抑制でき、ノードＮ２ＡおよびノードＮ２Ｂを低インピーダンスでＬレベルの電位（ＶＳＳ）を供給することができる。その結果、トランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ５Ａ，Ｑ５Ｂのしきい値電圧のシフトの抑制に高い効果が得られる。

なお、以上の説明においては、第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲは、１フレーム毎のブランキング期間内にレベルが切り替わる（交番する）ものとしたが、その周期は任意でよく、例えば２フレーム以上の周期をもって切り替わってもよい。但し、その周期が長すぎると、その間にトランジスタＱ２Ａ，Ｑ２Ａ，Ｑ５Ａ，Ｑ５Ｂのしきい値電圧が大きくシフトしてしまい、本発明の効果が充分に得られない可能性があるので、本実施の形態ように１フレーム程度の周期であることが望ましい。また交番のタイミングも必ずしもブランキング期間内である必要はないが、単位シフトレジスタ回路ＳＲの動作中の切り替えは、回路内に電圧変化を生じさせ、寄生容量に起因する動作速度の遅延等の不具合が生じる可能性がある。従って、上記の例のようにブランキング期間に行われることが望ましい。

＜実施の形態２＞
実施の形態１の単位シフトレジスタ回路ＳＲでは、第１インバータを構成するトランジスタＱ６Ａおよび第２インバータを構成するトランジスタＱ６Ｂは、それぞれダイオード接続していた。即ち、トランジスタＱ６Ａのゲートとドレインの両方が、第１制御信号ＶＦＲが入力される第１制御端子ＣＴＡに接続し、ランジスタＱ６Ｂのゲートとドレインの両方が、第２制御信号／ＶＦＲが入力される第２制御端子ＣＴＢに接続する構成であった。

図１０は、実施の形態２に係る単位シフトレジスタ回路ＳＲの回路図である。同図の如く、トランジスタＱ６Ａのゲートは第１制御端子ＣＴＡに接続するが、そのドレインは高電位側電源電位ＶＤＤが供給される第３電源端子Ｓ３に接続される。同様に、トランジスタＱ６Ａのゲートは第２制御端子ＣＴＢに接続するが、そのドレインは第３電源端子Ｓ３に接続される。

即ち本実施の形態では、第１インバータは、ノードＮ２Ａと第３電源端子Ｓ３との間に接続し、第１制御信号ＶＦＲが入力されるゲートを有するトランジスタＱ６Ａと、ノードＮ２Ａと第１電源端子との間に接続し、ノードＮ１に接続したゲートを有するトランジスタＱ７Ａとにより構成される。また第２インバータは、ノードＮ２Ｂと第３電源端子Ｓ３との間に接続し、第２制御信号が入力されるゲートを有するトランジスタＱ６Ｂと、ノードＮ２Ｂと第１電源端子との間に接続し、ノードＮ１に接続したゲートを有するトランジスタＱ７Ｂとにより構成される。

実施の形態１の単位シフトレジスタ回路ＳＲ（図７）とは、トランジスタＱ６Ａ，Ｑ６Ｂのドレインに高電位側電源電位ＶＤＤが供給される点で異なるが、その動作はほぼ同じである。従って、本実施の形態によてっても実施の形態１と同様の効果が得れる。

また図１０の構成によれば、図３と比較して、第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲの負荷容量が減少するので、消費電力がさらに減少するという利点がある。

＜実施の形態３＞
図１１は、本発明の実施の形態３に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。本実施の形態では、トランジスタＱ３のドレインを電源ではなく入力端子ＩＮに接続させる。それにより電源供給のための配線の占有面積を削減できる。但し、入力端子ＩＮにはその前段の出力端子ＯＵＴが接続するため、各単位シフトレジスタ回路ＳＲの出力段への負荷が大きくなるので、回路動作の速度が劣化する場合もあることに留意すべきである。

なお、図１１においては、本実施の形態を実施の形態１（図７）の回路に適用した例を示したが、実施の形態２（図１０）の回路に対しても適用可能である。

＜実施の形態４＞
ＴＦＴを含む電界効果トランジスタは、ゲート電極にしきい値電圧以上の電圧が印加されたときに、半導体基板内におけるゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲート−チャネル間に一定の静電容量（ゲート容量）を有することとなる。即ち、半導体基板内のチャネルおよびゲート電極を両電極とし、ゲート絶縁膜を誘電体層とする容量素子としても機能することができる。このような容量素子は「ＭＯＳ（Metal-Oxide Semiconductor）容量素子」と呼ばれる。

図１２は実施の形態４に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。以上の実施の形態では、ノードＮ１の昇圧を効率よく行うためにトランジスタＱ１のドレイン・ソース間に容量素子Ｃを設けていたが、本実施の形態ではそれをトランジスタＱ１のゲート容量に置き換えている。その場合、図１２の回路図の如く容量素子Ｃは不要になる。

通常、半導体集積回路内に形成される容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一面積のトランジスタで代替することができる。即ち、図１２においてトランジスタＱ１のゲート幅を相当分広くすることで、以上の実施の形態と同様の動作を実現できる。またトランジスタＱ１のゲート幅を広くすることによりその駆動能力が高くなるので、結果として出力信号の立上りおよび立下り速度が速くなり、動作の高速化を図ることができるという利点もある。

なお、図１２においては、本実施の形態を実施の形態１（図７）の回路に適用した例を示したが、実施の形態２，３（図１０，図１１）などの回路に対しても適用可能である。

＜実施の形態５＞
本実施の形態では、上記の実施の形態の単位シフトレジスタ回路ＳＲの動作を高速化するための構成を示す。図１３は実施の形態５に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。同図の如く、ノードＮ２Ａと第１制御端子ＣＴＡとの間に（トランジスタＱ６Ａに並列に）、リセット端子ＲＳＴに接続したゲートを有するトランジスタＱ１１Ａが設けられ、ノードＮ２Ａと第１電源端子Ｓ１との間に（トランジスタＱ７Ａに並列に）、入力端子ＩＮに接続したゲートを有するトランジスタＱ１２Ａが設けられる。また、ノードＮ２Ｂと第２制御端子ＣＴＢとの間に（トランジスタＱ６Ｂに並列に）、リセット端子ＲＳＴに接続したゲートを有するトランジスタＱ１１Ｂが設けられ、ノードＮ２Ｂと第１電源端子Ｓ１との間に（トランジスタＱ７Ｂに並列に）、入力端子ＩＮに接続したゲートを有するトランジスタＱ１２Ｂが設けられる。それを除いては、実施の形態１（図７）と同様である。

例えば第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルの場合を考える。この場合、前段の出力信号Ｇ_n-1がＨレベルになると、トランジスタＱ１２Ａがオンするため、第１インバータの出力端であるノードＮ２Ａは高速にＬレベルに遷移する。それによりトランジスタＱ５ＡがオフするためノードＮ１Ａが高速にＨレベルに遷移する。また、次段の出力信号Ｇ_n+1がＨレベルになると、トランジスタＱ１１Ａがオンするため、第１インバータの出力端であるノードＮ２Ａは高速にＨレベルに遷移する。それによりトランジスタＱ５ＡがオンするためノードＮ１Ａが高速にＬレベルに遷移する。

このように、トランジスタＱ１１Ａ，Ｑ１２Ａの作用により、ノードＮ１およびノードＮ２Ａのレベルの遷移が高速に行われるようになる。同様に、トランジスタＱ１１Ｂ，Ｑ１２Ｂは、ノードＮ１およびノードＮ２Ｂのレベルの遷移を高速にする。従って、本実施の形態によれば、実施の形態１よりも高速な動作が可能になる。

また、上の技術は実施の形態２（図１０）の単位シフトレジスタ回路ＳＲに対しても適用可能である。その場合図１４の如く、ノードＮ１と第３電源端子Ｓ３との間に（トランジスタＱ６Ａに並列に）、直列接続したトランジスタＱ１１Ａ，Ｑ１３Ａを設ける。トランジスタＱ１１Ａのゲートはリセット端子ＲＳＴに接続させ、トランジスタＱ１３Ａのゲートは第１制御端子ＣＴＡに接続させる。同様に、ノードＮ１と第３電源端子Ｓ３との間に（トランジスタＱ６Ｂに並列に）、直列接続したトランジスタＱ１１Ｂ，Ｑ１３Ｂを設ける。トランジスタＱ１１Ｂのゲートはリセット端子ＲＳＴに接続させ、トランジスタＱ１３Ｂのゲートは第２制御端子ＣＴＢに接続させる。

図１３の場合と同様に、トランジスタＱ１１Ａ，Ｑ１２Ａ，Ｑ１３Ａの作用により、ノードＮ１およびノードＮ２Ａのレベルの遷移が高速に行われるようになる。同様に、トランジスタＱ１１Ｂ，Ｑ１２Ｂ，Ｑ１３Ｂは、ノードＮ１およびノードＮ２Ｂのレベルの遷移を高速にする。従って、本実施の形態によれば、実施の形態１よりも高速な動作が可能になる。なお、トランジスタＱ１３Ａは、第１制御信号ＶＦＲがＬレベルの間、Ｌレベルに維持されるべきノードＮ２ＡがトランジスタＱ１１Ａによって充電されるのを防止している。同様に、Ｑ１３Ｂは第２制御信号／ＶＦＲがＬレベルの間、Ｌレベルに維持されるべきノードＮ２ＢがトランジスタＱ１１Ｂによって充電されるのを防止する役割をしている。

なお、本実施の形態においては、トランジスタＱ１１Ａ、Ｑ１２Ａ，Ｑ１３Ａ，Ｑ１１Ｂ，Ｑ１２Ｂ，Ｑ１３Ｂの駆動能力が大きいほど、動作の高速化の効果は大きくなる。トランジスタＱ１１Ａ、Ｑ１２Ａ，Ｑ１１Ｂ，Ｑ１２Ｂには貫通電流は流れないため、ゲート幅を広くしても消費電力の増加は僅かである。従って、消費電力の増加を抑制しつつ、動作の高速化を図ることができる。

なお、上記の実施の形態３，４は、本実施の形態に対しても適用可能である。

＜実施の形態６＞
図１５は、実施の形態６に係る単位シフトレジスタ回路ＳＲの回路図である。本実施の形態では、実施の形態１（図７）に対して、トランジスタＱ８Ａ，Ｑ８Ｂの互いのゲートに接続する主電極をソースに変更したものである。つまり、図７の回路ではトランジスタＱ８Ａ，Ｑ８Ｂのオン／オフの切替が、それぞれ第１および第２インバータの出力により行われていたが、本実施の形態では第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲによって行われる。そのことを除いて、回路の動作は図７のものと同様である。従って、本実施の形態によっても、実施の形態１と同様の効果が得られる。

図１５の単位シフトレジスタ回路ＳＲにおいて、第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルの期間では、ゲート線ＧＬの選択期間を除いて、トランジスタＱ８Ａ，Ｑ８Ｂの電位分布は図１６（ａ）のようになり、トランジスタＱ８Ａのゲートがソースに対して負にバイアスされる。逆に、第１制御信号ＶＦＲがＬレベル、第２制御信号／ＶＦＲがＨレベルの期間では、ゲート線ＧＬの選択期間を除いて、トランジスタＱ８Ａ，Ｑ８Ｂの電位分布は図１６（ｂ）のようになり、トランジスタＱ８Ｂのゲートがソースに対して負にバイアスされる。

このように本実施の形態においても、トランジスタＱ８Ａ，Ｑ８Ｂのゲートがソースに対して定期的に負にバイアスされるので、当該トランジスタＱ８Ａ，Ｑ８Ｂのしきい値電圧の正方向へのシフトを効果的に抑制することができる。よって、トランジスタＱ８Ａ，Ｑ８Ｂの駆動能力の低下を抑制でき、ノードＮ２ＡおよびノードＮ２Ｂを低インピーダンスでＬレベルの電位（ＶＳＳ）を供給することができる。その結果、トランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ５Ａ，Ｑ５Ｂのしきい値電圧のシフトの抑制に高い効果が得られる。

なお、本実施の形態に対しても、上記の実施の形態３〜５を適用してもよい。

＜実施の形態７＞
以上の実施の形態では、トランジスタＱ２Ａ，Ｑ２Ｂの交互の駆動を、２つのインバータを用いて行っていたが、本実施の形態では同様の動作を１つのインバータを用いて行う。

図１７は実施の形態７に係る単位シフトレジスタ回路ＳＲの構成を示す回路図である。当該単位シフトレジスタ回路ＳＲにおいて、トランジスタＱ２Ａ，Ｑ２Ｂを駆動する駆動回路は、トランジスタＱ６，Ｑ７とから成るインバータと、当該インバータの出力端とノードＮ２Ａとの間に接続するトランジスタＱ９Ａと、当該インバータの出力端（「ノードＮ３」と定義する）とノードＮ２Ｂとの間に接続するトランジスタＱ９Ｂとにより構成される。トランジスタＱ９Ａのゲートは、第１制御信号ＶＦＲが入力される第１制御端子ＣＴＡに接続し、トランジスタＱ９Ｂのゲートは第２制御信号／ＶＦＲが入力される第２制御端子ＣＴＢに接続する。また上記インバータにおいては、トランジスタＱ６はダイオード接続され、ノードＮ３と第３電源端子Ｓ３との間に接続しており、トランジスタＱ７はノードＮ３と第１電源端子Ｓ１との間に設けられ、そのゲートはノードＮ１に接続している。

本実施の形態において、第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルの期間は、トランジスタＱ９Ａがオン、トランジスタＱ９Ｂがオフになるので、インバータの出力端すなわちノードＮ３はノードＮ２Ａに電気的に接続される。つまりその間は、トランジスタＱ２Ａが駆動され、トランジスタＱ２Ｂは休止状態になる。逆に、第１制御信号ＶＦＲがＬレベル、第２制御信号／ＶＦＲがＨレベルの期間は、トランジスタＱ９Ａがオフ、トランジスタＱ９Ｂがオンになるので、ノードＮ３はノードＮ２Ｂに電気的に接続される。つまりその間は、トランジスタＱ２Ｂが駆動され、トランジスタＱ２Ａは休止状態になる。このように、トランジスタＱ９Ａ，Ｑ９Ｂは、第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲに基づいて、トランジスタＱ６，Ｑ７より成るインバータの出力端（ノードＮ３）を、ノードＮ２ＡおよびノードＮ２Ｂへと交互に接続させる切替回路として機能する。

本実施の形態においても、第１制御信号ＶＦＲおよび第２制御信号／ＶＦＲが反転する毎に、トランジスタＱ２Ａ，Ｑ５ＡのペアとトランジスタＱ２Ｂ，Ｑ５Ｂのペアとが交互に休止状態になるので、それらのゲートが直流的にバイアスされることが防止される。従って、ａ−ＳｉＴＦＴのしきい値シフトによる誤動作を防止でき、動作の信頼性が向上する。また本実施の形態では、トランジスタＱ２Ａ，Ｑ２Ｂを１つのインバータを用いて駆動しているため、消費電力の上昇が抑制されている。

また、例えば実施の形態１と比較して、ゲートがノードＮ１に接続したトランジスタが少なく、ノードＮ１に接続されるトランジスタのゲート容量が小さくなる。よって、ノードＮ１の寄生容量が低減され、クロック端子ＣＫによるノードＮ１の昇圧量を高くすることができる。この結果、出力信号Ｇ_n出力時のトランジスタＱ１の駆動能力が向上し、動作の高速化が可能になるという利点がある。

さらに、トランジスタＱ６，Ｑ７から成るインバータに対して、実施の形態５を適用してもよい。その場合の回路図を図１８に示す。同図の如く、ノードＮ３と第３電源端子Ｓ３との間に（トランジスタＱ６に並列に）、リセット端子ＲＳＴに接続したゲートを有するトランジスタＱ１１が設けられ、ノードＮ３と第１電源端子Ｓ１との間に（トランジスタＱ７に並列に）、入力端子ＩＮに接続したゲートを有するトランジスタＱ１２が設けられる。それにより、動作の更なる高速化が可能になる。

なお、実施の形態５に限らず、上記の実施の形態３，４，６も本実施の形態に適用可能である。

＜実施の形態８＞
実施の形態１（図７）の回路においては、出力端子ＯＵＴ（出力信号Ｇ_n）がＨレベルになるとき、ノードＮ１がＨレベルとなっているので、トランジスタＱ７Ａ，Ｑ７Ｂは共にオンとなっている。よってそのときのノードＮ２Ａ，Ｎ２Ｂは共に低インピーダンスでＬレベルとなる。ところが、実施の形態７の回路（図１７）では、例えば第１制御信号ＶＦＲがＨレベル、第２制御信号／ＶＦＲがＬレベルのとき、ノードＮ２Ｂは高インピーダンスでＬレベルの状態となっている。その状態で出力信号Ｇ_nがＬレベルからＨレベルに遷移するとトランジスタＱ２Ｂのドレイン・ゲート間のオーバラップ容量を介した結合によりノードＮ２Ｂのレベルが上昇してしまう。そうなるとトランジスタＱ２Ｂが導通して、出力信号Ｇ_nのＨレベルの電位が低下する可能性があり問題となる。

図１９は、実施の形態８に係る単位シフトレジスタ回路の構成を示す回路図である。堂図の如く、当該単位シフトレジスタ回路ＳＲは、実施の形態７の回路（図１７）に対し、ノードＮ２Ａと第１電源端子Ｓ１との間に接続したトランジスタＱ１０ＡおよびノードＮ２Ｂと第２電源端子Ｓ２との間に接続したトランジスタＱ１０Ｂとをさらに設けた構成となっている。トランジスタＱ１０Ａ，Ｑ１０Ｂのゲートは、共に出力端子ＯＵＴに接続している。

本実施の形態に係る単位シフトレジスタ回路ＳＲによれば、出力信号Ｇ_nがＨレベルになっている間、トランジスタＱ１０Ａ、トランジスタＱ１０Ｂが共にオンになるので、ノードＮ２Ａ，Ｎ２Ｂは低インピーダンスでＬレベルになる。よってその間はトランジスタＱ２Ａ，Ｑ２Ｂが確実にオフを維持することができ、上記の問題を解決できる。

また図１９においては図１７の回路に対してトランジスタＱ１０Ａ，Ｑ１０Ｂを設けた構成を示したが、図２０の如く図１８の回路に対して設けてもよい。それにより図１８の回路と同様に、単位シフトレジスタ回路ＳＲの動作の高速化が可能になるという効果が得られる。

また本実施の形態においても、上記の実施の形態３，４，６を適用してもよい。

３０ゲート線駆動回路、ＳＲ単位シフトレジスタ回路、Ｑ１〜Ｑ１２，Ｑ２Ａ，Ｑ５Ａ〜Ｑ１３Ａ，Ｑ２Ｂ，Ｑ５Ｂ〜Ｑ１３Ｂトランジスタ、Ｃ容量素子、ＣＫクロック端子、ＲＳＴリセット端子、ＩＮ入力端子、ＯＵＴ出力端子、ｓ１〜ｓ３電源端子、ＣＴＡ第１制御端子、ＣＴＢ第２制御端子。

Claims

クロック端子および出力端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
それぞれが前記出力端子を放電する第２および第３トランジスタとを備えるシフトレジスタ回路であって、
前記第１、第２および第３トランジスタの制御電極が接続するノードをそれぞれ第１、第２および第３ノードとし、
所定の第１および第２制御信号に基づいて、前記第２および第３トランジスタを交互に駆動する駆動回路と、
前記駆動回路が前記第２トランジスタを駆動している間、前記第３トランジスタをオフに固定する手段と、
前記駆動回路が前記第３トランジスタを駆動している間、前記第２トランジスタをオフに固定する手段とを備え、
前記駆動回路は、
前記第２および第３トランジスタを駆動するための一の信号を生成する手段と、
前記第２および第３トランジスタを駆動するための一の信号を前記第２および第３ノードへ交互に供給する切替回路を備え、
前記第２トランジスタをオフに固定する手段は、
前記第１制御信号が入力される第１制御端子と前記第２ノードとの間に接続する第４トランジスタであり、
前記第３トランジスタをオフに固定する手段は、
前記第２制御信号が入力される第２制御端子と前記第３ノードとの間に接続する第５トランジスタであり、
前記第４および第５トランジスタは、
その片方の主電極がたすき掛けに互いの制御電極に接続されている
ことを特徴とするシフトレジスタ回路。
シフトレジスタ回路が複数個縦続接続して成る複数段のシフトレジスタ回路をゲート線駆動回路として備える画像表示装置であって、
前記複数段のシフトレジスタ回路の各段が、
クロック端子および出力端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
それぞれが前記出力端子を放電する第２および第３トランジスタとを備えるシフトレジスタ回路であって、
前記第１、第２および第３トランジスタの制御電極が接続するノードをそれぞれ第１、第２および第３ノードとし、
表示画像のフレーム間のブランキング期間にレベルが切り替わるよう制御された第１および第２制御信号に基づいて、前記第２および第３トランジスタを交互に駆動する駆動回路と、
前記駆動回路が前記第２トランジスタを駆動している間、前記第３トランジスタをオフに固定する手段と、
前記駆動回路が前記第３トランジスタを駆動している間、前記第２トランジスタをオフに固定する手段とを備え、
前記駆動回路は、
前記第２および第３トランジスタを駆動するための一の信号を生成する手段と、
前記第２および第３トランジスタを駆動するための一の信号を前記第２および第３ノードへ交互に供給する切替回路を備える
ことを特徴とする画像表示装置。
請求項２記載の画像表示装置であって、
前記第１および第２制御信号が、
表示画像の１フレーム毎にレベルが切り替わるよう制御されている
ことを特徴とする画像表示装置。