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WO2013098899A1 - シフトレジスタ - Google Patents

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Publication number
WO2013098899A1
WO2013098899A1 PCT/JP2011/007355 JP2011007355W WO2013098899A1 WO 2013098899 A1 WO2013098899 A1 WO 2013098899A1 JP 2011007355 W JP2011007355 W JP 2011007355W WO 2013098899 A1 WO2013098899 A1 WO 2013098899A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
signal
conduction
voltage
gate electrode
Prior art date
Application number
PCT/JP2011/007355
Other languages
English (en)
French (fr)
Inventor
雅史 松井
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to JP2012532808A priority Critical patent/JP5774011B2/ja
Priority to PCT/JP2011/007355 priority patent/WO2013098899A1/ja
Priority to CN201180027363.9A priority patent/CN103299546B/zh
Priority to KR1020127026987A priority patent/KR101764452B1/ko
Priority to US13/717,797 priority patent/US8699656B2/en
Publication of WO2013098899A1 publication Critical patent/WO2013098899A1/ja

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only

Definitions

  • the present invention relates to a shift register, and more particularly to a shift register capable of securing an output period equal to or higher than a horizontal period.
  • a thin film transistor (TFT) for pixel selection using amorphous silicon as a material is used.
  • TFT thin film transistor
  • a driver circuit is disposed in the peripheral area of the display. This driver circuit is composed of a logic device for outputting a drive pulse for turning on and off the selection TFT.
  • the selection TFT is arranged at the intersection of a plurality of scanning lines and a plurality of data lines.
  • the driver circuit writes a data signal from the signal line to each pixel or causes the pixel to emit light by turning on the selection TFT of the pixel row selected through the scanning line.
  • a shift register is an example of a driver circuit that outputs a selection signal for each pixel row with respect to the selected pixel row.
  • Patent Document 1 discloses a specific circuit configuration of a shift register including only unipolar TFTs.
  • FIG. 11A is a block configuration diagram of the shift register described in Patent Document 1.
  • FIG. The conventional shift register shown in the figure is used as a scanning line selector for a liquid crystal display.
  • the shift register a plurality of stages having substantially the same circuit configuration are cascade-connected, and an upper output signal is used as an input signal, and an output signal is used as a lower input signal. Further, three clock signal lines are connected to the clock signal generator 522, and two of the three signal lines are connected to each stage.
  • FIG. 11B is a specific circuit configuration diagram of a stage included in the shift register described in Patent Document 1.
  • the stage 510 shown in the figure includes TFTs 516 to 521.
  • the TFTs are all configured with the same conductivity type.
  • FIG. 12A is an example of a drive timing chart when the shift register described in Patent Document 1 uses two horizontal periods as output periods.
  • the stage 510 converts the input signal and outputs an output signal from the output 1 by a bootstrap operation using the clock signal C1.
  • the start timing for outputting an ON voltage as a selection signal from the output 1 is a timing when the input signal and the clock signal C1 are ON, and the end timing is a timing when the clock signal C1 is OFF and the clock signal C3 is ON.
  • the start timing for outputting the ON voltage from the output 2 is the timing when the output 1 signal and the clock signal C2 are ON, and the end timing is the clock signal C1 when the clock signal C2 is OFF. Is the timing when is on. That is, in the shift register described in Patent Document 1, three clock signals having the same two horizontal period on periods as the input signal on period and having one horizontal period shift amount are used. The transfer shift amount in one horizontal period and the scanning line selection in two horizontal periods can be selected.
  • the scanning line selection period is set to the on period of the clock signal.
  • a clock signal that outputs an on-voltage in the same period as the selection period is necessary, and an additional clock signal is necessary to secure a transfer shift amount in one horizontal period.
  • FIG. 12B is an example of a drive timing chart when the shift register described in Patent Document 1 uses four horizontal periods as output periods. As shown in the figure, for example, in order to secure four horizontal periods for the scanning line selection period while maintaining the transfer shift amount for one horizontal period, an on-voltage is output in the same period as the four horizontal periods, and Five clock signals having a shift amount of one horizontal period are required.
  • the present invention has been made in view of the above problems, and can ensure an output period that is equal to or greater than the horizontal period of the scanning line without increasing the number of clock signal lines, thereby avoiding an increase in the frame area due to the securing of the output period.
  • An object of the present invention is to provide a shift register that can be used.
  • a shift register is a shift register in which unit circuits are connected in multiple stages, and the unit circuit includes an output terminal and a first voltage that supplies a first voltage to the output terminal. And an output unit including a second transistor that supplies a second voltage to the output terminal, an input signal that is a signal output from the output terminal of the unit circuit in the previous stage, and a clock signal A first signal generator for supplying a first signal for switching between conduction and non-conduction of the first transistor to the gate electrode of the first transistor, and the second signal based on the input signal and the clock signal.
  • a second signal generator for supplying a second signal for switching between conduction and non-conduction of the second transistor to the gate electrode of the second transistor, wherein the first signal generation unit comprises: The first capacitor element and the gate electrode are connected to a clock signal line to which a clock signal is input, and conduction and non-conduction between the gate electrode of the first transistor and one electrode of the first capacitor element are established.
  • a third transistor for switching and a gate electrode are connected to an input line to which the input signal is input, and a fourth transistor for switching between conduction and non-conduction between the other electrode of the first capacitor and the clock signal line.
  • a transistor and a gate electrode are connected to a reference power supply line, and include a fifth transistor that switches between conduction and non-conduction between one electrode of the first capacitor and the input line.
  • the shift register of the present invention it is possible to adjust the output period without adding a clock signal line, and it is possible to avoid an increase in the area of the frame region in which the shift register is arranged.
  • FIG. 1 is a block configuration diagram of a shift register and peripheral circuits according to Embodiment 1 of the present invention.
  • FIG. 2 is a circuit configuration diagram showing an example of a unit circuit according to Embodiment 1 of the present invention.
  • FIG. 3 is a drive timing chart of the shift register according to the first embodiment of the present invention.
  • FIG. 4A is a circuit state transition diagram in period 1 of the unit circuit according to Embodiment 1 of the present invention.
  • FIG. 4B is a circuit state transition diagram in period 2 of the unit circuit according to Embodiment 1 of the present invention.
  • FIG. 4C is a circuit state transition diagram in period 3 of the unit circuit according to Embodiment 1 of the present invention.
  • FIG. 4D is a circuit state transition diagram in period 4 of the unit circuit according to Embodiment 1 of the present invention.
  • FIG. 4E is a circuit state transition diagram in period 5 of the unit circuit according to Embodiment 1 of the present invention.
  • FIG. 4F is a circuit state transition diagram in period 6 of the unit circuit according to Embodiment 1 of the present invention.
  • FIG. 5A is an example of a circuit configuration diagram of the shift register according to Embodiment 2 of the present invention.
  • FIG. 5B is a diagram showing input / output waveforms of the level shifter according to Embodiment 2 of the present invention.
  • FIG. 6A is an example of a circuit configuration diagram of a level shifter included in the shift register according to Embodiment 2 of the present invention.
  • FIG. 6B is a drive timing chart of the level shifter according to Embodiment 2 of the present invention.
  • FIG. 7 is an example of a circuit configuration diagram of the shift register according to Embodiment 3 of the present invention.
  • FIG. 8A is a diagram for explaining the effect of the shift register according to the third embodiment of the present invention.
  • FIG. 8B is a diagram for explaining the effect of the shift register according to Embodiment 1 of the present invention.
  • FIG. 9 is a circuit configuration diagram showing a modification of the shift register according to Embodiment 1 of the present invention.
  • FIG. 10 is a drive timing chart showing a modification of the level shifter according to Embodiment 1 of the present invention.
  • FIG. 11A is a block configuration diagram of the shift register described in Patent Document 1.
  • FIG. 11A is a block configuration diagram of the shift register described in Patent Document 1.
  • FIG. 11B is a specific circuit configuration diagram of a stage included in the shift register described in Patent Document 1.
  • FIG. 12A is an example of a drive timing chart when the shift register described in Patent Document 1 uses two horizontal periods as output periods.
  • FIG. 12B is an example of a drive timing chart in the case where the shift register described in Patent Document 1 uses four horizontal periods as output periods.
  • a shift register is a shift register in which unit circuits are connected in multiple stages, and the unit circuit includes an output terminal, a first transistor that supplies a first voltage to the output terminal, and the Based on an output unit including a second transistor that supplies a second voltage to the output terminal, an input signal that is a signal output from the output terminal of the previous unit circuit, and a clock signal, the first A first signal generator for supplying a first signal for switching between conduction and non-conduction of the first transistor to a gate electrode of the transistor; and a gate electrode of the second transistor based on the input signal and the clock signal And a second signal generation unit for supplying a second signal for switching between conduction and non-conduction of the second transistor, and the first signal generation unit includes a first capacitive element.
  • a gate electrode connected to a clock signal line to which a clock signal is input, and a third transistor that switches between conduction and non-conduction between the gate electrode of the first transistor and one electrode of the first capacitor;
  • a gate transistor connected to an input line to which the input signal is input, a fourth transistor for switching conduction and non-conduction between the other electrode of the first capacitor and the clock signal line, and a gate electrode And a fifth transistor that is connected to a reference power supply line and switches between conduction and non-conduction between one electrode of the first capacitor and the input line.
  • the signal is conventionally output using the bootstrap operation from the clock signal line, but the signal output using the fixed voltage from the reference power supply line is changed to the input signal and the clock.
  • the signal voltage periodically boosted by the first signal generation unit is supplied to the gate electrode of the first transistor, and the signal voltage generated by the second signal generation unit is supplied to the gate electrode of the second transistor. It is possible to secure an output period that is equal to or greater than the horizontal period. Therefore, since a desired output period can be adjusted without adding a clock signal line, it is possible to avoid an increase in the area of the frame region in which the shift register of the present invention is arranged.
  • the first signal generator does not have a configuration in which transistors are connected in series between the reference power supply line and a power supply line having a potential different from that of the reference power supply line. Even if the is a depletion type, it is possible to avoid a through current from flowing from the reference power supply line.
  • the first capacitor holds a potential difference between the clock signal and the input signal when the fourth transistor and the fifth transistor are in a conductive state.
  • One electrode of the first capacitive element rises in potential when the clock signal changes in potential while the fourth transistor is in a conductive state, and the first signal generation unit converts the input signal into the potential difference and The first signal boosted in accordance with the potential change may be supplied to the first transistor.
  • the second signal generation unit includes a first fixed power supply line that supplies a first fixed voltage corresponding to the first voltage, and a second transistor.
  • a sixth transistor that switches between conduction and non-conduction with the gate electrode; a gate electrode connected to the clock signal line; and conduction and non-conduction between the first fixed power line and the gate electrode of the sixth transistor.
  • a tenth transistor that switches between conduction and non-conduction, and the second signal generation unit is a period in which the first transistor is in a conduction state by at least the first signal supplied by the first signal generation unit Then, the second signal that makes the second transistor non-conductive may be supplied to the gate electrode of the second transistor.
  • the signal boosted by the first signal generation unit is sampled and held by the capacity of the second signal generation unit, so that an output period longer than the horizontal period can be secured.
  • the first to tenth transistors are preferably n-type thin film transistors.
  • the first to tenth transistors may be p-type thin film transistors.
  • the transistor is configured with only a single polarity, the manufacturing process of the shift register is simplified, and the manufacturing yield is improved.
  • the shift register is further disposed between the gate electrode of the third transistor and the clock signal line, and the signal voltage of the clock signal is level-shifted.
  • a level shifter circuit that outputs to the gate electrode of the transistor may be provided.
  • the signal voltage level transferred from the first signal generation unit depends on the gate voltage of the third transistor, the gate voltage of the third transistor at the time of transfer is boosted by the level shifter circuit. As a result, the transferred signal voltage level increases, and the on-resistance of the first transistor, which is a buffer TFT, can be lowered. Therefore, the transient characteristic of the output signal is improved, and the signal transfer efficiency is improved.
  • the level shifter circuit is connected to the clock signal line, to which an input pulse voltage of the clock signal is applied, a third capacitor, and a source electrode
  • An eleventh transistor having a gate electrode connected to the other electrode of the third capacitor, a source electrode, and a drain electrode disposed between the input terminal and one electrode of the third capacitor
  • a twelfth transistor in which a drain electrode is disposed between the input terminal and the other electrode of the third capacitor, and the twelfth transistor in a period in which the input pulse voltage is input to the input terminal.
  • the eleventh and twelfth transistors are preferably n-type thin film transistors.
  • the eleventh and twelfth transistors may be p-type thin film transistors.
  • the transistor is configured with only a single polarity, the manufacturing process of the shift register is simplified, and the manufacturing yield is improved.
  • the reference power supply line may supply a first fixed voltage corresponding to the first voltage.
  • the reference power supply line may supply a fixed voltage whose absolute value is smaller than the first voltage.
  • the source-drain voltage of the third and fifth transistors can be set smaller than the gate amplitude at the time of boosting and transferring the input signal, the load on the third and fifth transistors can be reduced and shifted. The reliability of the register is improved.
  • FIG. 1 is a block configuration diagram of a shift register and peripheral circuits according to Embodiment 1 of the present invention.
  • the shift register 1 includes m unit circuits 10 corresponding to m scanning lines arranged for every m pixel rows of the display panel and connected in multiple stages (cascade connection). Incorporated.
  • the gate driver circuit is arranged in a frame region which is a peripheral portion of the display panel.
  • the unit circuit 10 in the first row receives the clock signal CLK output from the clock signal generator 2 and the input signal IN1 at a predetermined timing.
  • An output signal OUT1 having the same output period as the ON voltage output period of the signal IN1 (hereinafter referred to as an output period) is output.
  • the unit circuit 10 in the second row is delayed by a half clock period with respect to the output signal OUT1 when the clock signal CLK and the input signal IN2 that is the same signal as the output signal OUT1 are input at a predetermined timing.
  • An output signal OUT2 having the same output period as the output period of the input signal IN1 is output.
  • the unit circuit 10 in the k-th row receives the input signal INk, which is the same signal as the clock signal CLK and the output signal OUT (k ⁇ 1), at a predetermined timing, so that the output signal OUT (k ⁇ 1) ), And an output signal OUTk having the same output period as the output period of the input signal IN1 is output.
  • the shift register 1 of the present invention does not need to increase the number of clock signal lines even when the scanning line selection period is set to one horizontal period or more, and the frame area by securing the output period is reduced. Increase can be avoided.
  • the circuit configuration and operation of the unit circuit 10 will be described.
  • an input signal whose output period is longer than a half cycle of the clock signal can be obtained by inputting the clock signal to a conversion circuit including a counter and a frequency divider, for example.
  • FIG. 2 is a circuit configuration diagram showing an example of a unit circuit according to Embodiment 1 of the present invention.
  • the unit circuit 10 in the figure includes an A signal generation unit 20, a B signal generation unit 30, and a final buffer unit 40.
  • the fixed power supply line 17 is a reference power supply line set to the power supply voltage VDD corresponding to the voltage applied to the scan line when the scan line is selected.
  • the reference power supply line 11 is set to a reference voltage VSS corresponding to a voltage applied to the scan line when the scan line is not selected.
  • the input line 13 is connected to the output line 16 of the unit circuit 10 in the previous stage, and the output signal OUT of the unit circuit 10 in the previous stage is supplied to the input line 13 as the input signal IN.
  • the final buffer unit 40 is an output unit including an output terminal and output transistors 41 and 42.
  • the output transistor 41 has a drain electrode connected to the fixed power supply line 17, a source electrode connected to the output terminal via the output line 16, and a gate electrode connected to the A signal generation unit 20 via the wiring A. Transistor. As a result, the output transistor 41 becomes conductive according to the voltage of the wiring A and supplies the first voltage corresponding to the power supply voltage VDD to the output terminal.
  • the output transistor 42 has a drain electrode connected to the output terminal via the output line 16, a source electrode connected to the reference power supply line 11, and a gate electrode connected to the B signal generation unit 30 via the wiring B. Transistor. As a result, the output transistor 42 becomes conductive in accordance with the voltage of the wiring B, and supplies the second voltage corresponding to the reference voltage VSS to the output terminal.
  • the A signal generation unit 20 is a first signal generation unit including transistors 21, 22, and 23 and a capacitor 24.
  • the transistor 23 has a gate electrode connected to the clock signal line 12, a drain electrode connected to one electrode of the capacitor 24, and a source electrode connected to the gate electrode of the output transistor 41 via the wiring A. It is.
  • the transistor 21 is a fourth transistor in which the gate electrode is connected to the fixed power supply line 17, the drain electrode is connected to the input line 13, and the source electrode is connected to one electrode of the capacitor 24.
  • the transistor 22 is a fifth transistor having a gate electrode connected to the input line 13, a drain electrode connected to the clock signal line 12, and a source electrode connected to the other electrode of the capacitor 24.
  • the capacitor 24 has a charge pump function that holds the potential difference between the clock signal CLK and the input signal IN by the conduction of the transistors 21 and 22 and boosts the signal voltage to be supplied to the wiring A according to the potential difference. It is a capacitive element.
  • the A signal generation unit 20 performs the step-up operation of the input signal IN in order to avoid attenuation of the input signal IN due to the multistage connection of the unit circuits 10, and based on the input signal IN, the conduction of the output transistor 41 and A first signal for switching non-conduction is supplied to the gate electrode of the output transistor 41.
  • the transistor connected in series is not arranged between the fixed power supply line 17 and the reference power supply line 11, even if the transistors 21 to 23 are a depletion type, the reference power supply line 17 is connected to the reference power supply line 17. It is possible to avoid a through current flowing toward the power line 11.
  • the B signal generation unit 30 is a second signal generation unit including transistors 31 to 35 and a capacitor 36.
  • the transistor 31 has a gate electrode connected to the clock signal line 12, a drain electrode connected to the fixed power supply line 17, a source electrode connected to the gate electrode of the transistor 33, and the conduction of the transistor 33 corresponding to the clock signal CLK. And a seventh transistor for switching non-conduction.
  • the gate electrode is connected to the input line 13
  • the drain electrode is connected to the gate electrode of the transistor 33
  • the source electrode is connected to the reference power supply line 11
  • the transistor 33 is turned on and off in response to the input signal IN.
  • the transistor 33 has a drain electrode connected to the fixed power supply line 17, a source electrode connected to the gate electrode of the output transistor 42 via the wiring B, and the conduction of the output transistor 42 according to the conduction state of the transistors 31 and 32. It is the 6th transistor which switches non-conduction.
  • the transistor 34 has a gate electrode connected to the input line 13, a drain electrode connected to the gate electrode of the output transistor 42 via the wiring B, a source electrode connected to the reference power supply line 11, and according to the input signal IN.
  • This is a ninth transistor that switches between conduction and non-conduction of the output transistor 42.
  • the transistor 35 has a gate electrode connected to the output terminal via the output line 16, a drain electrode connected to the gate electrode of the output transistor 42 via the wiring B, a source electrode connected to the reference power supply line 11, and an output signal.
  • This is a tenth transistor that switches between conduction and non-conduction of the output transistor 42 according to OUT.
  • the capacitor 36 is a second capacitive element in which one electrode is connected to the gate electrode of the output transistor 41 via the wiring A and the other electrode is connected to the output terminal via the output line 16.
  • the B signal generation unit 30 supplies the second signal for switching between conduction and non-conduction of the output transistor 42 to the gate electrode of the output transistor 42 based on the input signal IN, and the wiring A and the output transistor 41. The voltage of the gate electrode is held.
  • the transistors 21 to 23, 31 to 35, and the output transistors 41 and 42 are preferably composed of n-type TFTs. This simplifies the manufacturing process of the shift register and improves the manufacturing yield.
  • a signal is conventionally output using a bootstrap operation from a clock signal line, but is changed to a signal output using the power supply voltage VDD, and an A signal generation unit While the signal voltage periodically boosted at 20 is periodically sampled and held by the capacitor 36, the output transistor is turned on during the period when the signal voltage boosted at least by the A signal generator 20 is output by the B signal generator 30.
  • the output transistor is turned on during the period when the signal voltage boosted at least by the A signal generator 20 is output by the B signal generator 30.
  • FIG. 3 is a drive timing chart of the shift register according to the first embodiment of the present invention.
  • voltage levels of the clock signal CLK, the input signal IN, the wiring A, the wiring B, and the output signal OUT for driving the unit circuit 10 included in the shift register 1 are shown.
  • the circuit operation will be described particularly focusing on the periods 1 to 6.
  • period 1 the clock signal CLK is set to the LOW level, and the input signal IN is set to the HIGH level.
  • FIG. 4A is a circuit state transition diagram in period 1 of the unit circuit according to Embodiment 1 of the present invention.
  • the input signal IN becomes HIGH, so that the transistor 22 becomes conductive. Since this conduction state and the clock signal CLK are LOW, the other electrode of the capacitor 24 is at the LOW level. Further, since the conduction state of the transistor 21 and the input signal IN are HIGH, one electrode of the capacitor 24 becomes HIGH level. As a result, the capacitor 24 is charged with a voltage corresponding to the power supply voltage (VDD ⁇ VSS). Thereby, the preparation for boosting the input signal IN is completed.
  • FIG. 4B is a circuit state transition diagram in period 2 of the unit circuit according to Embodiment 1 of the present invention.
  • period 2 when the clock signal CLK becomes HIGH, the transistors 32 and 34 become conductive, the voltage of the gate electrode of the transistor 33 becomes L, and the transistor 33 becomes non-conductive. Since the transistor 34 is in a conductive state and the transistor 33 is in a nonconductive state, the voltage of the wiring B is determined to be L, and the output transistor 42 is in a nonconductive state.
  • the output transistor 41 is turned on and the output transistor 42 is turned off. Therefore, when the threshold voltage of the output transistor 41 is Vth41, the voltage of the output signal OUT is the first voltage. The voltage changes to (H ⁇ Vth23 ⁇ Vth41).
  • the voltage transferred from the transistor 23 to the wiring A can be maintained at a constant value between the unit circuits 10 by performing the boosting operation in the A signal generation unit 20.
  • the shift register 1 causes the capacitor 24 to hold the potential difference between the clock signal CLK and the input signal IN when the transistors 21 and 22 are in a conductive state, and one electrode of the capacitor 24 is connected to the clock when the transistor 22 is in a conductive state.
  • the potential is increased by changing the potential of the signal CLK. Accordingly, the A signal generation unit 20 supplies the output transistor 41 with the first signal obtained by boosting the input signal IN according to the potential difference and the potential change.
  • period 3 the clock signal CLK changes to the LOW level.
  • FIG. 4C is a circuit state transition diagram in period 3 of the unit circuit according to Embodiment 1 of the present invention.
  • the B signal generation unit 30 only changes the transistor 31 to the non-conductive state when the clock signal CLK becomes LOW, and the other circuit states do not change. Therefore, in the period 3, the voltage level of the output signal OUT in the period 2 is maintained by the sample and hold function to the capacitor 36 of the B signal generation unit 30.
  • period 4 the clock signal CLK is set to the LOW level, and the input signal IN is set to the LOW level.
  • FIG. 4D is a circuit state transition diagram in period 4 of the unit circuit according to Embodiment 1 of the present invention.
  • the input signal IN becomes LOW, so that the transistor 22 is turned off.
  • the conduction state of the transistor 21 and the input signal IN are LOW, one electrode of the capacitor 24 is at the LOW level.
  • the clock signal CLK becomes LOW, the transistor 23 is turned off. Therefore, the voltage of the wiring A in the period 4 is not updated from the immediately preceding period.
  • the B signal generation unit 30 only changes the transistors 32 and 34 to the non-conductive state when the input signal IN becomes LOW.
  • the HIGH voltage of the wiring A is applied to the gate electrode of the transistor 35 and the transistor 35 is in a conductive state, the gate voltage of the output transistor 42 is maintained at L and the output transistor 42 is maintained in a non-conductive state. Therefore, in the period 4, the voltage level of the output signal OUT in the immediately preceding period is maintained by the sample and hold function to the capacitor 36 of the B signal generation unit 30.
  • FIG. 4E is a circuit state transition diagram in period 5 of the unit circuit according to Embodiment 1 of the present invention.
  • the transistors 32 and 34 are kept non-conductive. Further, since L of the wiring A is applied to the gate electrode of the transistor 35, the transistor 35 is also turned off. H is applied to the wiring B from the conduction state of the transistor 33 and the non-conduction state of the transistors 34 and 35. Therefore, the output transistor 42 becomes conductive.
  • the output transistor 41 is turned off and the output transistor 42 is turned on, so that the voltage of the output signal OUT changes to L.
  • the clock signal CLK changes to the LOW level.
  • FIG. 4F is a circuit state transition diagram in period 6 of the unit circuit according to Embodiment 1 of the present invention.
  • period 6 the clock signal CLK becomes LOW, so that the transistor 23 is turned off. Therefore, the voltage of the wiring A in the period 6 is not updated from the period 5. Therefore, the output transistor 41 maintains a non-conduction state.
  • the transistors 34 and 35 are kept non-conductive.
  • the output transistor 42 maintains a conductive state. Therefore, in the period 6, the voltage level of the output signal OUT in the period 5 is maintained.
  • the shift register 1 As described above, according to the shift register 1 according to the first embodiment of the present invention, by inputting one type of clock signal CLK and the input signal IN that generates the on-voltage in the same period as the desired output period, A charge pump operation in the A signal generation unit 20 and a sample hold operation in the B signal generation unit 30 are executed. As a result, the shift register 1 can avoid a transfer failure without decreasing the signal voltage each time the output signal OUT is transferred, and can output a desired output period. Further, it is not necessary to add a clock signal line corresponding to the output period, and an increase in the area of the frame area where the shift register is arranged can be avoided.
  • FIG. 5A is an example of a circuit configuration diagram of the shift register according to Embodiment 2 of the present invention.
  • the unit circuit 50 shown in the figure includes an A signal generation unit 60, a B signal generation unit 30, and a final buffer unit 40.
  • the unit circuit 50 included in the shift register according to the present embodiment is different from the unit circuit 10 included in the shift register 1 according to the first embodiment only in the configuration of the A signal generation unit 60.
  • the A signal generation unit 60 includes transistors 21, 22, and 23, a capacitor 24, and a level shifter 65.
  • the A signal generation unit 60 according to the present embodiment is different from the A signal generation unit 20 according to the first embodiment only in that a level shifter 65 is added.
  • description of the same points as in the first embodiment will be omitted, and only different points will be described.
  • An inverted clock signal xCLK obtained by inverting the clock signal CLK is input to the inverted clock signal line 18.
  • the level shifter 65 is connected to the fixed power supply line 17, the reference power supply line 11, the inverted clock signal line 18, the clock signal line 12, and the gate electrode of the transistor 23, and the output signal Os obtained by boosting the clock signal CLK to the gate electrode of the transistor 23. Output.
  • FIG. 5B is a diagram illustrating an input / output waveform of the level shifter according to the second embodiment.
  • the level shifter 65 boosts the amplitude (VDD ⁇ VSS) of the clock signal CLK, which is an input signal, to generate an output signal Os having an amplitude (VDD ⁇ VSS + ⁇ V).
  • the signal voltage generated by the A signal generator 60 is applied to the wiring A and the gate electrode of the output transistor 41 by the transfer operation of the transistor 23.
  • the transferred signal voltage level depends on the voltage level of the input signal IN.
  • the signal voltage level is also applied to the gate voltage of the transistor 23. Dependent. If the gate voltage of the transistor 23 at the time of transfer is boosted, the level of the transferred signal voltage increases, and the on-resistance of the output transistor 41 that is a buffer TFT can be lowered. As a result, the transient characteristics of the output signal OUT can be improved.
  • a specific circuit configuration of the level shifter 65 will be exemplified.
  • FIG. 6A is an example of a circuit configuration diagram of a level shifter provided in the shift register according to Embodiment 2 of the present invention.
  • the level shifter 65 in the figure includes a first transistor 211, a second transistor 212, a capacitor 213, and a signal generation unit 220.
  • the level shifter 65 receives the inverted clock signal xCLK from the inverted clock signal line 18, thereby level-shifting the clock signal CLK and outputting the output signal Os to the gate electrode of the transistor 23.
  • the capacitor 213 has one electrode connected to the source terminal of the first transistor 211, and the other electrode connected to the drain terminal of the second transistor 212, the gate terminal of the first transistor 211, and the gate electrode of the transistor 223. 3 capacitive element. Thereby, the output level of the level shifter 65 is determined by the potential of the other electrode of the capacitor 213.
  • the first transistor 211 has an eleventh gate terminal connected to the other electrode of the capacitor 213, a drain terminal connected to the clock signal line 12, and a source terminal connected to one electrode of the capacitor 213 and the signal generator 220. Transistor.
  • the second transistor 212 has a gate terminal connected to the signal generation unit 220, a drain terminal connected to the clock signal line 12, and a source terminal connected to the other electrode of the capacitor 213 and the gate electrode of the transistor 23. It is a transistor.
  • the signal generation unit 220 includes, for example, transistors 221, 222, and 223 and a capacitor 224, and outputs a predetermined voltage to the gate terminal of the second transistor 212 according to the inverted clock signal xCLK and the clock signal CLK.
  • the potential of the other electrode of the capacitor 213 that determines the output level of the level shifter 65 changes depending on the output from the signal generator 220, the input signal IN, and the conduction state of the first transistor 211 and the second transistor 212. .
  • the signal generation unit 220 generates a signal for turning on the second transistor 212 during the period 11 in which the clock signal CLK is at the LOW level (the inverted clock signal xCLK is at the HIGH level), and the signal is supplied to the gate of the second transistor 212.
  • the period 12 in which the clock signal CLK is at a HIGH level a signal for switching the second transistor 212 from the conductive state to the non-conductive state is generated and the signal is supplied to the gate electrode of the second transistor 212.
  • the voltage of the other electrode of the capacitor 213 whose level is shifted after the second transistor 212 is turned off in the period 12 is output to the gate electrode of the transistor 23 as the output voltage of the output signal Os.
  • the transistor 221 has a gate terminal connected to the inverted clock signal line 18, a drain terminal connected to the fixed power supply line 17, and a source terminal connected to the gate terminal of the second transistor 212.
  • the transistor 222 has a gate terminal connected to the source terminal of the first transistor 211 and one electrode of the capacitor 213, a drain terminal connected to the source terminal of the transistor 221, and a source terminal connected to the ground terminal.
  • the transistor 223 has a gate terminal connected to the inverted clock signal line 18, a drain terminal connected to the gate terminal of the transistor 222, and a source terminal connected to the reference power supply line 11.
  • the capacitor 224 has one electrode connected to the gate terminal of the second transistor 212, the source terminal of the transistor 221 and the drain terminal of the transistor 222, the other electrode connected to the source terminal of the first transistor 211, one electrode of the capacitor 213, The gate terminal of the transistor 222 and the drain terminal of the transistor 223 are connected.
  • the first transistor 211, the second transistor 212, the transistor 221, the transistor 222, and the transistor 223 are preferably formed of n-type TFTs. Thereby, the manufacturing process of the level shifter is simplified and the manufacturing yield is improved.
  • the signal generation unit 220 turns on the second transistor 212 during the initialization period and changes the second transistor 212 from the conduction state to the non-conduction state during the boosting period.
  • a specific operation in each period will be described with reference to FIG. 6B.
  • FIG. 6B is a drive timing chart of the level shifter according to Embodiment 2 of the present invention.
  • voltage levels of an inverted clock signal xCLK, a clock signal CLK, and an output signal Os, which are control signals for driving the level shifter 65, are shown.
  • circuit operation in the periods 11 to 13 will be described.
  • the voltage of the inverted clock signal xCLK is set to HIGH.
  • the inverted clock signal xCLK becomes HIGH, so that the transistor 221 is turned on. From this conductive state, one electrode of the capacitor 224 becomes HIGH level. Further, when the inverted clock signal xCLK becomes HIGH, the transistor 223 is turned on. Since this conduction state and the source terminal of the transistor 223 are connected to the reference power supply line 11, the other electrode of the capacitor 224 is at a LOW level. Thus, the capacitor 224 is charged with a voltage corresponding to a fixed power supply voltage (potential difference between HIGH level and LOW level). Then, since the HIGH voltage is applied to the gate terminal of the second transistor 212, the second transistor 212 becomes conductive.
  • the second transistor 212 is kept in a conductive state until the start of the boosting operation by charging the capacitor 224 with a voltage corresponding to the power supply voltage. At this time, since the LOW voltage of the clock signal CLK is applied to the output terminal via the second transistor 212, the output signal Os is at the LOW level.
  • period 12 a HIGH voltage is applied from the clock signal CLK. Since the conduction state of the second transistor 212 has been maintained since the period 11, the output signal Os gradually changes from the LOW level to the HIGH level due to the clock signal CLK becoming the HIGH voltage. Correspondingly, the gate voltage of the first transistor 211 gradually increases, so that the conductance between the drain and source of the first transistor 211 also gradually increases. As a result, current gradually starts to flow from the input terminal side to one electrode side of the capacitor 213 via the first transistor 211.
  • the HIGH voltage of the clock signal CLK becomes one of the capacitors 213 when the period 12 is steady due to the current from the input terminal side to the one electrode side of the capacitor 213 that starts to flow through the first transistor 211.
  • the potential of the electrode becomes HIGH level.
  • the HIGH voltage is applied to the gate terminal of the transistor 222 connected to one electrode of the capacitor 213, so that the transistor 222 becomes conductive.
  • a discharge current flows from one electrode of the capacitor 224 to the ground terminal via the transistor 222, and the potential of one electrode of the capacitor 224 and the gate terminal of the second transistor 212 falls from a HIGH level to a LOW level. .
  • the second transistor 212 is turned off.
  • the HIGH voltage of the clock signal CLK is supplied to the capacitor 213 during the period from when the clock signal CLK becomes HIGH at the start of the period 12 when the second transistor 212 is in a conductive state to when the second transistor 212 becomes non-conductive.
  • the charging voltage of the capacitor 213 in the above period is ⁇ V
  • one electrode of the capacitor 213 rises to a HIGH level (voltage H) when the second transistor 212 becomes non-conductive. Therefore, the voltage of the other electrode of the capacitor 213 and the output terminal is (H + ⁇ V). That is, in the period 12, the first transistor 211 is turned on, so that the boosting operation by the capacitor 213 is performed.
  • the transistor 222 is turned on, and the second transistor 212 is turned off during the step-up operation.
  • the boosting operation is completed.
  • the voltage H of the clock signal CLK is boosted to the voltage (H + ⁇ V) of the output signal Os.
  • the input signal IN has already changed to the LOW voltage. Due to the potential change of the clock signal CLK, the potential of the source terminal and the drain terminal of the first transistor 211 is reversed from the end of the period 12, and in the period 13, from the one electrode side of the capacitor 213 through the first transistor 211. Current flows to the input terminal side. Since the current is flowing and the gate terminal of the first transistor 211 is in a non-conductive state of the second transistor 212 and is electrically disconnected by the capacitor 213, the gate voltage of the first transistor 211 is As a result, the voltage of the output signal Os becomes LOW level.
  • the level shifter 65 includes the capacitor 213 having a charging function, the first transistor 211 and the second transistor 212 that determine the potentials of both electrodes of the capacitor 213, and the conduction of the second transistor 212.
  • the signal generation unit 220 that controls the state is provided, and the inverted clock signal xCLK is supplied at a predetermined timing, whereby the clock signal CLK can be boosted. Since the level shifter 65 has the above-described configuration, a dedicated power supply line for level shift operation is unnecessary, and it is possible to reduce wiring space and burden on an external circuit.
  • the circuit configuration is such that the second transistor 212 can be sufficiently reverse-biased without using a diode-connected TFT, the second transistor 212 can reliably be in the boosting process even if the second transistor 212 has a depletion characteristic. Since the two transistors 212 can be made non-conductive, it is possible to suppress the deterioration of the boosting characteristics.
  • one type of clock signal CLK and the input signal IN that generates the on-voltage in the same period as the desired output period are input.
  • the charge pump operation in the signal generator 60 and the sample and hold operation in the B signal generator 30 are executed. As a result, it is possible to avoid a transfer failure without decreasing the voltage each time the output signal OUT is transferred, and it is possible to output a desired output period. Further, it is not necessary to add a clock signal line corresponding to the output period, and an increase in the area of the frame area where the shift register is arranged can be avoided.
  • the level shifter 65 boosts the gate voltage of the transistor 23 at the time of transfer.
  • the transferred signal voltage level increases, and the on-resistance of the output transistor 41, which is a buffer TFT, can be lowered. Therefore, the transient characteristic of the output signal OUT is improved, and the signal transfer efficiency is improved.
  • FIG. 7 is an example of a circuit configuration diagram of the shift register according to the third embodiment of the present invention.
  • the unit circuit 70 shown in the figure includes an A signal generation unit 20, a B signal generation unit 30, and a final buffer unit 40.
  • the unit circuit 70 according to the present embodiment has a fixed voltage whose absolute value is smaller than the first voltage, not the fixed power supply line 17, at the gate electrode of the transistor 21. The only difference is that the reference power supply line 19 for supplying is connected.
  • description of the same points as in the first embodiment will be omitted, and only different points will be described.
  • FIG. 8A is a diagram for explaining the effect of the shift register according to the third embodiment of the present invention.
  • FIG. 8B is a diagram for explaining the effect of the shift register according to Embodiment 1 of the present invention.
  • H (VDD) is applied to the gate electrode of the transistor 21.
  • a voltage of H (VDD) is applied to the drain electrode and (H + ⁇ V) is applied to the source electrode.
  • Vds21 Since ⁇ V is (VDD ⁇ VSS) at the maximum, a large voltage having a gate amplitude (VDD ⁇ VSS) is generated in Vds21.
  • VDD ⁇ VSS a large voltage of about the gate amplitude (VDD ⁇ VSS) is also generated in Vds23. Therefore, the transistors 21 and 23 receive a large load, and there is a concern that the threshold voltage shifts and the reliability decreases.
  • the power supply voltage VDD is applied to the gate electrode of the transistor 21.
  • a reference power supply line 19 that supplies a smaller reference voltage Vref is connected.
  • the Vds of the transistor 21 can be obtained even when the A signal generation unit 20 performs the boosting operation. Can be set smaller than the gate amplitude, the load on the transistor 21 can be reduced. As a result, a shift in threshold voltage and a decrease in reliability are suppressed.
  • one type of clock signal CLK and the input signal IN that generates the ON voltage in the same period as the desired output period are input.
  • the charge pump operation in the A signal generation unit 60 and the sample hold operation in the B signal generation unit 30 are executed.
  • it is not necessary to add a clock signal line corresponding to the output period and an increase in the area of the frame area where the shift register is arranged can be avoided. Further, the load on the transistor can be reduced, and the reliability is improved.
  • the shift register of the present invention has been described based on the embodiment.
  • the shift register according to the present invention is not limited to the above embodiment.
  • FIG. 9 is a circuit configuration diagram showing a modification of the shift register according to the first embodiment of the present invention.
  • the unit circuit 100 in the figure includes an A signal generation unit 120, a B signal generation unit 130, and a final buffer unit 140.
  • the circuit configuration of the unit circuit 100 included in the shift register in FIG. 9 is that the conductivity type of all the transistors is p-type as compared with the unit circuit 10 included in the shift register 1 in FIG.
  • the connection relationship between VDD and the ground voltage VSS as the reference voltage is reversed.
  • the reference power line 117 is set to the reference voltage VSS corresponding to the voltage applied to the scanning line when the scanning line is selected.
  • the fixed power supply line 111 is set to a fixed power supply voltage VDD corresponding to the voltage applied to the scan line when the scan line is not selected.
  • the input line 113 is connected to the output line 116 of the previous unit circuit 100, and the output signal OUT of the previous unit circuit 100 is supplied to the input line 113 as the input signal IN.
  • the final buffer unit 140 is an output unit including output transistors 141 and 142.
  • the output transistor 141 has a source electrode connected to the reference power supply line 117, a drain electrode connected to the output terminal via the output line 116, and a gate electrode connected to the A signal generation unit 120 via the wiring A. Transistor.
  • the output transistor 142 has a source electrode connected to the output terminal via the output line 116, a drain electrode connected to the fixed power supply line 111, and a gate electrode connected to the B signal generation unit 130 via the wiring B. Transistor.
  • the A signal generation unit 120 is a first signal generation unit that includes transistors 121, 122, and 123 and a capacitor 124.
  • the transistor 123 has a gate electrode connected to the clock signal line 112, a source electrode connected to one electrode of the capacitor 124, and a drain electrode connected to the gate electrode of the output transistor 141 via the wiring A. It is.
  • the transistor 121 is a fourth transistor in which the gate electrode is connected to the reference power supply line 117, the source electrode is connected to the input line 113, and the drain electrode is connected to one electrode of the capacitor 124.
  • the transistor 122 is a fifth transistor having a gate electrode connected to the input line 113, a source electrode connected to the clock signal line 112, and a drain electrode connected to the other electrode of the capacitor 124.
  • the capacitor 124 has a charge pump function that holds the potential difference between the clock signal CLK and the input signal IN by the conduction of the transistors 121 and 122 and boosts the signal voltage to be supplied to the wiring A according to the potential difference. It is a capacitive element.
  • the A signal generation unit 120 performs the step-up operation of the input signal IN in order to avoid attenuation of the input signal IN due to the multistage connection of the unit circuits 100, and based on the input signal IN, the conduction of the output transistor 141 and A first signal for switching non-conduction is supplied to the gate electrode of the output transistor 141.
  • the reference power supply line 111 is connected to the reference power supply line 111. It is possible to avoid a through current flowing toward the power supply line 117.
  • the B signal generation unit 130 is a second signal generation unit including transistors 131 to 135 and a capacitor 136.
  • the transistor 131 has a gate electrode connected to the clock signal line 112, a source electrode connected to the reference power supply line 117, a drain electrode connected to the gate electrode of the transistor 133, and the conduction of the transistor 133 corresponding to the clock signal CLK. And a seventh transistor for switching non-conduction.
  • the gate electrode is connected to the input line 113
  • the source electrode is connected to the gate electrode of the transistor 133
  • the drain electrode is connected to the fixed power supply line 111
  • the transistor 133 is turned on and off in response to the input signal IN.
  • the transistor 133 has a source electrode connected to the reference power supply line 117, a drain electrode connected to the gate electrode of the output transistor 142 via the wiring B, and the output transistor 142 is turned on and off according to the conduction state of the transistors 131 and 132. It is the 6th transistor which switches non-conduction.
  • the transistor 134 has a gate electrode connected to the input line 113, a source electrode connected to the gate electrode of the output transistor 142 via the wiring B, a drain electrode connected to the fixed power supply line 111, and in accordance with the input signal IN.
  • This is a ninth transistor that switches between conduction and non-conduction of the output transistor 142.
  • the transistor 135 has a gate electrode connected to the output terminal via the output line 116, a source electrode connected to the gate electrode of the output transistor 142 via the wiring B, a drain electrode connected to the fixed power supply line 111, and an output signal.
  • This is a tenth transistor that switches between conduction and non-conduction of the output transistor 142 in accordance with OUT.
  • the capacitor 136 is a second capacitor element in which one electrode is connected to the gate electrode of the output transistor 141 via the wiring A and the other electrode is connected to the output terminal via the output line 116.
  • the B signal generation unit 130 supplies the second signal for switching between conduction and non-conduction of the output transistor 142 to the gate electrode of the output transistor 142 based on the input signal IN, and also includes the wiring A and the output transistor 141. The voltage of the gate electrode is held.
  • the shift register including the unit circuit 100 has the same effect as the shift register 1 including the unit circuit 10.
  • FIG. 10 is a drive timing chart showing a modification of the shift register according to Embodiment 1 of the present invention.
  • the drive timing in FIG. 10 is only that the voltage level of each signal is inverted compared to the drive timing in FIG. 3, and the circuit operation by each signal is the same as that of the shift register 1 according to the first embodiment.
  • the circuit operation is the same.
  • the transistors 121 to 123, 131 to 135, and the output transistors 141 and 142 are composed of p-type TFTs, so that the manufacturing process of the shift register is simplified and the manufacturing yield is improved. To do.
  • the shift register of the present invention is useful in technical fields such as flat-screen TVs and personal computer displays that require a large screen and high resolution.

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Abstract

　本発明のシフトレジスタ（１）は、多段接続された単位回路（１０）を備え、単位回路（１０）は、出力トランジスタ（４１）及び出力トランジスタ（４２）を備えた最終バッファ部（４０）と、出力トランジスタ（４１）のゲートに第１の信号を供給するＡ信号生成部（２０）と、出力トランジスタ（４２）のゲートに第２の信号を供給するＢ信号生成部（３０）とを具備し、Ａ信号生成部（２０）は、コンデンサ（２４）と、クロック信号線（１２）電圧により出力トランジスタ（４１）のゲートとコンデンサ（２４）の一方の電極との導通及び非導通を切り換えるトランジスタ（２３）と、入力線（１３）電圧によりコンデンサ（２４）の他方の電極とクロック信号線（１２）との導通状態を切り換えるトランジスタ（２２）と、ゲートが固定電源線（１７）に接続されコンデンサ（２４）の一方の電極と入力線（１３）との導通状態を切り換えるトランジスタ（２１）とを備える。

Description

シフトレジスタ
　本発明は、シフトレジスタに関し、特に水平期間以上の出力期間を確保することが可能なシフトレジスタに関する。
　アクティブマトリクス型の液晶ディスプレイや有機ＥＬディスプレイの画素回路には、アモルファスシリコンを材料とする画素選択用の薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が使用される。この選択用ＴＦＴを駆動するため、上記ディスプレイの周縁領域にはドライバ回路が配置されている。このドライバ回路は、選択用ＴＦＴをオンオフさせる駆動パルスを出力するための論理デバイスで構成されている。
　選択用ＴＦＴは、複数の走査線と複数のデータ線との交点に配置されている。ドライバ回路は、走査線を通じて選択した画素行の選択用ＴＦＴをオン状態とすることにより、信号線からデータ信号を各画素に書き込み、または、画素発光させる。選択画素行に対し、画素行ごとに選択信号を出力するドライバ回路として、シフトレジスタが挙げられる。特許文献１には、単極性のＴＦＴのみから構成されるシフトレジスタの具体的な回路構成が開示されている。
　図１１Ａは、特許文献１に記載されたシフトレジスタのブロック構成図である。同図に記載された従来のシフトレジスタは、液晶ディスプレイ用の走査線選択器として使用される。上記シフトレジスタは、ほぼ同一の回路構成からなる複数の段がカスケード接続されており、上段の出力信号を入力信号とし、出力信号を下段の入力信号としている。また、クロック信号発生器５２２には３本のクロック信号線が接続され、各段には、当該３本の信号線のうちの２本のクロック信号線が接続されている。
　図１１Ｂは、特許文献１に記載されたシフトレジスタが有する段の具体的回路構成図である。同図に記載された段５１０は、ＴＦＴ５１６～５２１を備える。上記ＴＦＴは、全て同じ導電型で構成されている。また、図１２Ａは、特許文献１に記載されたシフトレジスタが２水平期間を出力期間とする場合の駆動タイミングチャートの一例である。段５１０は、クロック信号Ｃ１を用いたブートストラップ動作により、入力信号を変換して出力１から出力信号を出力する。出力１から選択信号であるオン電圧を出力する開始タイミングは、入力信号及びクロック信号Ｃ１がオンであるタイミングとなり、終了タイミングは、クロック信号Ｃ１がオフでクロック信号Ｃ３がオンであるタイミングとなる。同様に、２行目の段５１０では、出力２からオン電圧を出力する開始タイミングは、出力１信号及びクロック信号Ｃ２がオンであるタイミングとなり、終了タイミングは、クロック信号Ｃ２がオフでクロック信号Ｃ１がオンであるタイミングとなる。つまり、特許文献１に記載されたシフトレジスタでは、入力信号のオン期間と同じ２水平期間のオン期間を有し、かつ、１水平期間のシフト量を有する３つのクロック信号が用いられることにより、１水平期間の転送シフト量かつ２水平期間における走査線選択が可能となる。
特表平６－５０５６０５号公報
　しかしながら、特許文献１に開示された従来のシフトレジスタにおいて、１水平期間の転送シフト量を維持しつつ走査線の選択期間をさらに長くするには、走査線の選択期間がクロック信号のオン期間に限定されるために、当該選択期間と同じ期間においてオン電圧を出力するクロック信号が必要であり、また、１水平期間の転送シフト量を確保するために、クロック信号の追加が必要となる。
　図１２Ｂは、特許文献１に記載されたシフトレジスタが４水平期間を出力期間とする場合の駆動タイミングチャートの一例である。同図に示されたように、例えば、１水平期間の転送シフト量を維持しつつ走査線の選択期間を４水平期間確保するには、４水平期間と同じ期間においてオン電圧を出力し、かつ、１水平期間のシフト量を有する５つのクロック信号が必要となる。
　一般的に、表示パネルが大型化した場合、走査線の配線負荷が増大する為、水平期間より長い選択ＴＦＴのオン期間を設定することがある。これに対し、特許文献１に開示された従来のシフトレジスタにおいて、走査線を選択するための出力期間を長く確保する場合は、当該出力期間を有するクロック信号の設定と転送シフト量を確保する為のクロック信号の追加が必要となる。これにより、配線数が増加しドライバ回路が配置される額縁面積が増大してしまうという課題がある。
　本発明は、上記の課題に鑑みてなされたものであり、クロック信号線を増加させることなく、走査線の水平期間以上の出力期間を確保でき、当該出力期間の確保による額縁面積の増大を回避できるシフトレジスタを提供することを目的とする。
　上記の課題を解決するために、本発明のシフトレジスタは、単位回路が多段接続されたシフトレジスタであって、前記単位回路は、出力端子、第１の電圧を前記出力端子に供給する第１のトランジスタ、及び前記出力端子に第２の電圧を供給する第２のトランジスタを備えた出力部と、前段の単位回路の出力端子から出力された信号である入力信号、及び、クロック信号に基づいて、前記第１のトランジスタのゲート電極に前記第１のトランジスタの導通及び非導通を切り換える第１の信号を供給する第１信号生成部と、前記入力信号及び前記クロック信号に基づいて、前記第２のトランジスタのゲート電極に前記第２のトランジスタの導通及び非導通を切り換える第２の信号を供給する第２信号生成部とを具備し、前記第１信号生成部は、第１の容量素子と、ゲート電極が、クロック信号が入力されるクロック信号線に接続され、前記第１のトランジスタのゲート電極と前記第１の容量素子の一方の電極との導通及び非導通を切り換える第３のトランジスタと、ゲート電極が、前記入力信号が入力される入力線に接続され、前記第１の容量素子の他方の電極と前記クロック信号線との導通及び非導通を切り換える第４のトランジスタと、ゲート電極が、参照電源線に接続され、前記第１の容量素子の一方の電極と前記入力線との導通及び非導通を切り換える第５のトランジスタとを備えることを特徴とする。
　本発明のシフトレジスタによれば、クロック信号線の追加を伴わず、出力期間の調整が可能となり、当該シフトレジスタが配置される額縁領域の面積増大を回避することが可能となる。
図１は、本発明の実施の形態１に係るシフトレジスタ及び周辺回路のブロック構成図である。 図２は、本発明の実施の形態１に係る単位回路の一例を示す回路構成図である。 図３は、本発明の実施の形態１に係るシフトレジスタの駆動タイミングチャートである。 図４Ａは、本発明の実施の形態１に係る単位回路の期間１における回路状態遷移図である。 図４Ｂは、本発明の実施の形態１に係る単位回路の期間２における回路状態遷移図である。 図４Ｃは、本発明の実施の形態１に係る単位回路の期間３における回路状態遷移図である。 図４Ｄは、本発明の実施の形態１に係る単位回路の期間４における回路状態遷移図である。 図４Ｅは、本発明の実施の形態１に係る単位回路の期間５における回路状態遷移図である。 図４Ｆは、本発明の実施の形態１に係る単位回路の期間６における回路状態遷移図である。 図５Ａは、本発明の実施の形態２に係るシフトレジスタの回路構成図の一例である。 図５Ｂは、本発明の実施の形態２に係るレベルシフタの入出力波形を表す図である。 図６Ａは、本発明の実施の形態２に係るシフトレジスタが備えるレベルシフタの回路構成図の一例である。 図６Ｂは、本発明の実施の形態２に係るレベルシフタの駆動タイミングチャートである。 図７は、本発明の実施の形態３に係るシフトレジスタの回路構成図の一例である。 図８Ａは、本発明の実施の形態３に係るシフトレジスタの効果を説明する図である。 図８Ｂは、本発明の実施の形態１に係るシフトレジスタの効果を説明する図である。 図９は、本発明の実施の形態１に係るシフトレジスタの変形例を示す回路構成図である。 図１０は、本発明の実施の形態１に係るレベルシフタの変形例を示す駆動タイミングチャートである。 図１１Ａは、特許文献１に記載されたシフトレジスタのブロック構成図である。 図１１Ｂは、特許文献１に記載されたシフトレジスタが有する段の具体的回路構成図である。 図１２Ａは、特許文献１に記載されたシフトレジスタが２水平期間を出力期間とする場合の駆動タイミングチャートの一例である。 図１２Ｂは、特許文献１に記載されたシフトレジスタが４水平期間を出力期間とする場合の駆動タイミングチャートの一例である。
　本発明の一態様に係るシフトレジスタは、単位回路が多段接続されたシフトレジスタであって、前記単位回路は、出力端子、第１の電圧を前記出力端子に供給する第１のトランジスタ、及び前記出力端子に第２の電圧を供給する第２のトランジスタを備えた出力部と、前段の単位回路の出力端子から出力された信号である入力信号、及び、クロック信号に基づいて、前記第１のトランジスタのゲート電極に前記第１のトランジスタの導通及び非導通を切り換える第１の信号を供給する第１信号生成部と、前記入力信号及び前記クロック信号に基づいて、前記第２のトランジスタのゲート電極に前記第２のトランジスタの導通及び非導通を切り換える第２の信号を供給する第２信号生成部とを具備し、前記第１信号生成部は、第１の容量素子と、ゲート電極が、クロック信号が入力されるクロック信号線に接続され、前記第１のトランジスタのゲート電極と前記第１の容量素子の一方の電極との導通及び非導通を切り換える第３のトランジスタと、ゲート電極が、前記入力信号が入力される入力線に接続され、前記第１の容量素子の他方の電極と前記クロック信号線との導通及び非導通を切り換える第４のトランジスタと、ゲート電極が、参照電源線に接続され、前記第１の容量素子の一方の電極と前記入力線との導通及び非導通を切り換える第５のトランジスタとを備えることを特徴とする。
　上記構成によれば、従来ではクロック信号線からのブートストラップ動作を用いて信号を出力していたのに対して、参照電源線からの固定電圧を用いた信号出力に変更し、入力信号及びクロック信号に基づいて、第１信号生成部で定期的に昇圧された信号電圧を第１のトランジスタのゲート電極に供給し、第２信号生成部で生成された信号電圧を第２のトランジスタのゲート電極に供給することにより、水平期間以上の出力期間を確保することが可能となる。よって、クロック信号線の追加なく所望の出力期間を調整できるので、本発明のシフトレジスタが配置される額縁領域の面積増大を回避することが可能となる。また、第１信号生成部では、参照電源線と、参照電源線とは異なる電位を持つ電源線との間に、トランジスタが直列に接続された構成をとらないので、第３～第５のトランジスタがデプレッション型であっても、参照電源線から貫通電流が流れることを回避できる。
　また、本発明の一態様に係るシフトレジスタにおいて、前記第１の容量素子は、前記第４のトランジスタと前記第５のトランジスタとが導通状態で前記クロック信号と前記入力信号との電位差を保持し、前記第１の容量素子の一方の電極は、前記第４のトランジスタが導通状態で前記クロック信号が電位変化することにより電位上昇し、前記第１信号生成部は、前記入力信号を前記電位差及び前記電位変化に応じて昇圧した前記第１の信号を前記第１のトランジスタに供給してもよい。
　また、本発明の一態様に係るシフトレジスタにおいて、前記第２信号生成部は、前記第１の電圧に対応した第１の固定電圧を供給する第１の固定電源線と前記第２のトランジスタのゲート電極との導通及び非導通を切り換える第６のトランジスタと、ゲート電極が前記クロック信号線に接続され、前記第１の固定電源線と前記第６のトランジスタのゲート電極との導通及び非導通を切り換える第７のトランジスタと、ゲート電極が前記入力線に接続され、前記第６のトランジスタのゲート電極と前記第２の電圧に対応した第２の固定電圧を供給する第２の固定電源線との導通及び非導通を切り換える第８のトランジスタと、ゲート電極が前記入力線に接続され、前記第２のトランジスタのゲート電極と前記第２の固定電源線との導通及び非導通を切り換える第９のトランジスタと、ゲート電極が第２の容量素子を介して前記第１のトランジスタのゲート電極に接続され、前記第２のトランジスタのゲート電極と前記第２の固定電源線との導通及び非導通を切り換える第１０のトランジスタとを備え、前記第２信号生成部は、少なくとも、前記第１信号生成部が供給する前記第１の信号により前記第１のトランジスタが導通状態である期間では、前記第２のトランジスタが非導通状態となるような前記第２の信号を前記第２のトランジスタのゲート電極に供給してもよい。
　これにより、第１信号生成部で昇圧された信号を、第２信号生成部の容量でサンプルホールドすることで水平期間以上の出力期間が確保することが可能となる。
　また、本発明の一態様に係るシフトレジスタにおいて、前記第１～第１０のトランジスタは、ｎ型の薄膜トランジスタであることが好ましい。
　また、本発明の一態様に係るシフトレジスタにおいて、前記第１～第１０のトランジスタは、ｐ型の薄膜トランジスタであってもよい。
　これらにより、トランジスタが単極性のみで構成されるため、シフトレジスタの製造工程が簡略化され、また、製造歩留まりが向上する。
　また、本発明の一態様に係るシフトレジスタにおいて、さらに、前記第３のトランジスタのゲート電極と、前記クロック信号線との間に配置され、前記クロック信号の信号電圧をレベルシフトさせて前記第３のトランジスタのゲート電極に出力するレベルシフタ回路を備えてもよい。
　第１信号生成部から転送された信号電圧レベルが、第３のトランジスタのゲート電圧に依存することから、転送時の第３のトランジスタのゲート電圧をレベルシフタ回路により昇圧する。これにより、転送された信号電圧レベルが高くなり、バッファＴＦＴである第１のトランジスタのオン抵抗を下げることが可能となる。よって出力信号の過渡特性が改善され、信号の転送効率が向上する。
　また、本発明の一態様に係るシフトレジスタにおいて、前記レベルシフタ回路は、前記クロック信号線に接続され、前記クロック信号の入力パルス電圧が印加される入力端子と、第３の容量素子と、ソース電極及びドレイン電極が前記入力端子と前記第３の容量素子の一方の電極との間に配置され、ゲート電極が前記第３の容量素子の他方の電極に接続された第１１のトランジスタと、ソース電極及びドレイン電極が前記入力端子と前記第３の容量素子の他方の電極との間に配置された第１２のトランジスタと、前記入力端子に前記入力パルス電圧が入力されている期間に、前記第１２のトランジスタを導通状態から非導通状態へと切り換える信号を生成して当該信号を前記第１２のトランジスタのゲート電極に供給する信号生成部と、前記第１１のトランジスタのゲート電極に接続され、前記期間中に前記第１２のトランジスタが非導通状態となることにより変換された前記第３の容量素子の他方の電極の電圧を出力パルス電圧として出力する出力端子とを備えてもよい。
　これにより、レベルシフト動作のための専用電源線は不要であるので、配線スペースの削減と外部回路への負担を軽減することが可能となる。
　また、本発明の一態様に係るシフトレジスタにおいて、前記第１１及び第１２のトランジスタは、ｎ型の薄膜トランジスタであることが好ましい。
　また、本発明の一態様に係るシフトレジスタにおいて、前記第１１及び第１２のトランジスタは、ｐ型の薄膜トランジスタであってもよい。
　これらにより、トランジスタが単極性のみで構成されるため、シフトレジスタの製造工程が簡略化され、また、製造歩留まりが向上する。
　また、本発明の一態様に係るシフトレジスタにおいて、前記参照電源線は、前記第１の電圧に対応した第１の固定電圧を供給してもよい。
　また、本発明の一態様に係るシフトレジスタにおいて、前記参照電源線は、絶対値が前記第１の電圧より小さい固定電圧を供給してもよい。
　これにより、入力信号の昇圧時及び転送時において、第３及び第５のトランジスタのソース－ドレイン間電圧を、ゲート振幅より小さく設定できるので、第３及び第５のトランジスタの負荷を低減でき、シフトレジスタの信頼性が向上する。
　以下、本発明を実施するための形態について、図面を参照しながら説明する。
　（実施の形態１）
　図１は、本発明の実施の形態１に係るシフトレジスタ及び周辺回路のブロック構成図である。同図には、シフトレジスタ１とクロック信号発生器２とが記載されている。シフトレジスタ１は、表示パネルのｍ行の画素行ごとに配置されたｍ本の走査線に対応した、多段接続（カスケード接続）されたｍ個の単位回路１０を備え、通常、ゲートドライバ回路に組み込まれる。ゲートドライバ回路は、例えば、表示パネルの周縁部である額縁領域に配置される。
　１行目の単位回路１０は、クロック信号発生器２から出力されたクロック信号ＣＬＫと入力信号ＩＮ１とが所定のタイミングで入力されることにより、入力信号ＩＮ１に対して半クロック周期分遅れ、入力信号ＩＮ１のオン電圧出力期間（以後、出力期間と記す）と同じ出力期間を有する出力信号ＯＵＴ１を出力する。また、２行目の単位回路１０は、クロック信号ＣＬＫと出力信号ＯＵＴ１と同じ信号である入力信号ＩＮ２とが所定のタイミングで入力されることにより、出力信号ＯＵＴ１に対して半クロック周期分遅れ、入力信号ＩＮ１の出力期間と同じ出力期間を有する出力信号ＯＵＴ２を出力する。つまり、ｋ行目の単位回路１０は、クロック信号ＣＬＫと出力信号ＯＵＴ（ｋ－１）と同じ信号である入力信号ＩＮｋとが所定のタイミングで入力されることにより、出力信号ＯＵＴ（ｋ－１）に対して半クロック周期分遅れ、入力信号ＩＮ１の出力期間と同じ出力期間を有する出力信号ＯＵＴｋを出力する。
　上記構成により、本発明のシフトレジスタ１は、走査線の選択期間を１水平期間以上に設定する場合であっても、クロック信号線を増加させる必要がなく、上記出力期間の確保による額縁面積の増大を回避できる。以下、単位回路１０の回路構成及び動作について説明する。
　なお、出力期間がクロック信号の半周期よりも長い入力信号は、例えば、カウンタ及び分周器などで構成された変換回路に、当該クロック信号を入力することにより得られる。
　図２は、本発明の実施の形態１に係る単位回路の一例を示す回路構成図である。同図における単位回路１０は、Ａ信号生成部２０と、Ｂ信号生成部３０と、最終バッファ部４０とを備える。
　固定電源線１７は、走査線選択時に当該走査線に印加される電圧に対応した電源電圧ＶＤＤに設定された参照電源線である。基準電源線１１は、走査線非選択時に当該走査線に印加される電圧に対応した基準電圧ＶＳＳに設定されている。入力線１３は、前段の単位回路１０の出力線１６と接続されており、入力線１３には、前段の単位回路１０の出力信号ＯＵＴが入力信号ＩＮとして供給される。
　最終バッファ部４０は、出力端子と、出力トランジスタ４１及び４２とを備えた出力部である。
　出力トランジスタ４１は、ドレイン電極が固定電源線１７に接続され、ソース電極が出力線１６を介して出力端子に接続され、ゲート電極が配線Ａを介してＡ信号生成部２０に接続された第１のトランジスタである。これにより、出力トランジスタ４１は、配線Ａの電圧に応じて導通状態となり電源電圧ＶＤＤに対応した第１の電圧を出力端子に供給する。
　出力トランジスタ４２は、ドレイン電極が出力線１６を介して出力端子に接続され、ソース電極が基準電源線１１に接続され、ゲート電極が配線Ｂを介してＢ信号生成部３０に接続された第２のトランジスタである。これにより、出力トランジスタ４２は、配線Ｂの電圧に応じて導通状態となり基準電圧ＶＳＳに対応した第２の電圧を出力端子に供給する。
　Ａ信号生成部２０は、トランジスタ２１、２２及び２３と、コンデンサ２４とを備えた第１信号生成部である。
　トランジスタ２３は、ゲート電極がクロック信号線１２に接続され、ドレイン電極がコンデンサ２４の一方の電極に接続され、ソース電極が配線Ａを介して出力トランジスタ４１のゲート電極に接続された第３のトランジスタである。
　トランジスタ２１は、ゲート電極が固定電源線１７に接続され、ドレイン電極が入力線１３に接続され、ソース電極がコンデンサ２４の一方の電極に接続された第４のトランジスタである。
　トランジスタ２２は、ゲート電極が入力線１３に接続され、ドレイン電極がクロック信号線１２に接続され、ソース電極がコンデンサ２４の他方の電極に接続された第５のトランジスタである。
　コンデンサ２４は、トランジスタ２１及び２２の導通により、クロック信号ＣＬＫと入力信号ＩＮとの電位差を保持し、配線Ａに供給すべき信号電圧を当該電位差に応じて昇圧させるチャージポンプ機能を有する第１の容量素子である。
　上記構成により、Ａ信号生成部２０は、単位回路１０の多段接続による入力信号ＩＮの減衰を回避すべく入力信号ＩＮの昇圧動作を実行し、入力信号ＩＮに基づいて、出力トランジスタ４１の導通及び非導通を切り換える第１の信号を出力トランジスタ４１のゲート電極に供給する。また、固定電源線１７と基準電源線１１との間に、直列に接続されたトランジスタが配置された構成をとらないので、トランジスタ２１～２３がデプレッション型であっても、固定電源線１７から基準電源線１１に向けて貫通電流が流れることを回避できる。
　Ｂ信号生成部３０は、トランジスタ３１～３５と、コンデンサ３６とを備えた第２信号生成部である。
　トランジスタ３１は、ゲート電極がクロック信号線１２に接続され、ドレイン電極が固定電源線１７に接続され、ソース電極がトランジスタ３３のゲート電極に接続され、クロック信号ＣＬＫに対応して、トランジスタ３３の導通及び非導通を切り換える第７のトランジスタである。
　トランジスタ３２は、ゲート電極が入力線１３に接続され、ドレイン電極がトランジスタ３３のゲート電極に接続され、ソース電極が基準電源線１１に接続され、入力信号ＩＮに対応して、トランジスタ３３の導通及び非導通を切り換える第８のトランジスタである。
　トランジスタ３３は、ドレイン電極が固定電源線１７に接続され、ソース電極が配線Ｂを介して出力トランジスタ４２のゲート電極に接続され、トランジスタ３１及び３２の導通状態に応じて、出力トランジスタ４２の導通及び非導通を切り換える第６のトランジスタである。
　トランジスタ３４は、ゲート電極が入力線１３に接続され、ドレイン電極が配線Ｂを介して出力トランジスタ４２のゲート電極に接続され、ソース電極が基準電源線１１に接続され、入力信号ＩＮに応じて、出力トランジスタ４２の導通及び非導通を切り換える第９のトランジスタである。
　トランジスタ３５は、ゲート電極が出力線１６を介して出力端子に接続され、ドレイン電極が配線Ｂを介して出力トランジスタ４２のゲート電極に接続され、ソース電極が基準電源線１１に接続され、出力信号ＯＵＴに応じて、出力トランジスタ４２の導通及び非導通を切り換える第１０のトランジスタである。
　コンデンサ３６は、一方の電極が配線Ａを介して出力トランジスタ４１のゲート電極に接続され、他方の電極が出力線１６を介して出力端子に接続された第２の容量素子である。
　上記構成により、Ｂ信号生成部３０は、入力信号ＩＮに基づいて、出力トランジスタ４２の導通及び非導通を切り換える第２の信号を出力トランジスタ４２のゲート電極に供給するとともに、配線Ａ及び出力トランジスタ４１のゲート電極の電圧を保持する。
　なお、トランジスタ２１～２３、３１～３５、ならびに、出力トランジスタ４１及び４２は、ｎ型ＴＦＴで構成されていることが好ましい。これにより、シフトレジスタの製造工程が簡略化され、また、製造歩留まりが向上する。
　以上の単位回路１０の回路構成により、従来ではクロック信号線からのブートストラップ動作を用いて信号を出力していたのに対して、電源電圧ＶＤＤを用いた信号出力に変更し、Ａ信号生成部２０で定期的に昇圧された信号電圧をコンデンサ３６に定期的にサンプルホールドさせながら、Ｂ信号生成部３０で少なくともＡ信号生成部２０で昇圧された信号電圧が出力されている期間は出力トランジスタを非導通にさせることで、水平期間以上の出力期間を確保することが可能となる。よって、クロック信号線の追加なく所望の出力期間を調整できるので、シフトレジスタ１が配置される額縁領域の面積増大を回避することが可能となる。
　以下、単位回路１０の具体的動作について、図３及び図４Ａ～図４Ｆを用いて説明する。
　図３は、本発明の実施の形態１に係るシフトレジスタの駆動タイミングチャートである。同図には、シフトレジスタ１が有する単位回路１０を駆動するためのクロック信号ＣＬＫ、入力信号ＩＮ、配線Ａ、配線Ｂ及び出力信号ＯＵＴの各電圧レベルが表されている。以下、特に、期間１～期間６を中心に、回路動作を説明する。
　まず、期間１において、クロック信号ＣＬＫがＬＯＷレベルに設定され、入力信号ＩＮがＨＩＧＨレベルに設定される。
　図４Ａは、本発明の実施の形態１に係る単位回路の期間１における回路状態遷移図である。
　期間１において、入力信号ＩＮがＨＩＧＨとなることにより、トランジスタ２２が導通状態となる。この導通状態と、クロック信号ＣＬＫがＬＯＷとなっていることから、コンデンサ２４の他方の電極はＬＯＷレベルとなる。また、トランジスタ２１の導通状態と入力信号ＩＮがＨＩＧＨであることから、コンデンサ２４の一方の電極はＨＩＧＨレベルとなる。以上により、コンデンサ２４には電源電圧（ＶＤＤ－ＶＳＳ）相当の電圧が充電される。これにより、入力信号ＩＮの昇圧準備が完了する。
　次に、期間２において、クロック信号ＣＬＫがＨＩＧＨレベルに変化する。
　図４Ｂは、本発明の実施の形態１に係る単位回路の期間２における回路状態遷移図である。
　期間２において、クロック信号ＣＬＫがＨＩＧＨとなることにより、コンデンサ２４の他方の電極及び一方の電極の電位が上昇する。これに伴い、トランジスタ２１のゲート－ソース間電圧（Ｖｇｓ）が減少し、やがて、トランジスタ２１は非導通状態となる。上記回路動作により、コンデンサ２４の一方の電極の電位は、ＨＩＧＨレベル（以降、Ｈと記す）からさらに昇圧され、（Ｈ＋ΔＶ）となる。つまり、Ａ信号生成部２０は、期間２において、昇圧動作を実行している。一方、期間２において、クロック信号ＣＬＫがＨＩＧＨとなることにより、トランジスタ２３が導通状態となる。このとき、トランジスタ２３のゲート電極の電圧はＨであり、ドレイン電極は（Ｈ＋ΔＶ）である。この関係から、トランジスタ２３の閾値電圧をＶｔｈ２３とすると、トランジスタ２３のソース電極の電圧は（Ｈ－Ｖｔｈ２３）となる。これにより、配線Ａ及び出力トランジスタ４１のゲート電圧が（Ｈ－Ｖｔｈ２３）となり、出力トランジスタ４１が導通状態となる。
　また、期間２において、クロック信号ＣＬＫがＨＩＧＨとなることにより、トランジスタ３２及び３４が導通状態となり、トランジスタ３３のゲート電極の電圧はＬとなりトランジスタ３３が非導通となる。トランジスタ３４が導通状態かつトランジスタ３３が非導通状態であることにより、配線Ｂの電圧がＬに確定され、出力トランジスタ４２が非導通状態となる。
　期間２における上記回路動作では、出力トランジスタ４１が導通状態となり、かつ、出力トランジスタ４２が非導通状態となることから、出力トランジスタ４１の閾値電圧をＶｔｈ４１とすると、出力信号ＯＵＴの電圧は第１の電圧である（Ｈ－Ｖｔｈ２３－Ｖｔｈ４１）へと変化する。
　ここで、期間２におけるＡ信号生成部２０の昇圧動作の効果について説明する。期間２において、出力信号ＯＵＴの電圧は（Ｈ－Ｖｔｈ２３－Ｖｔｈ４１）へと変化する。この出力信号ＯＵＴは、次段の単位回路１０の入力信号ＩＮとなるため、次段の単位回路１０における入力信号ＩＮのＨＩＧＨレベルの電圧は（Ｈ－Ｖｔｈ２３－Ｖｔｈ４１）となる。ここで、上記昇圧動作がない場合には、トランジスタ２３のドレイン電極には（Ｈ－Ｖｔｈ２３－Ｖｔｈ４１）が印加される結果、配線Ａには（Ｈ－Ｖｔｈ２３）よりも小さい電圧が印加されてしまう場合がある。トランジスタ２３における上記電圧転送が各単位回路１０で繰り返されることにより、下段の単位回路１０ほど出力信号ＯＵＴが所定の電圧レベルに満たない場合が発生し誤動作を発生させてしまう。これに対して、Ａ信号生成部２０における上記昇圧動作が実行されることにより、トランジスタ２３から配線Ａへと転送される電圧は単位回路１０間で一定値を維持することが可能となる。
　つまり、シフトレジスタ１は、コンデンサ２４に対して、トランジスタ２１及び２２が導通状態でクロック信号ＣＬＫと入力信号ＩＮとの電位差を保持させ、コンデンサ２４の一方の電極を、トランジスタ２２が導通状態でクロック信号ＣＬＫが電位変化することにより電位上昇させる。これにより、Ａ信号生成部２０は、入力信号ＩＮを上記電位差及び上記電位変化に応じて昇圧した第１の信号を出力トランジスタ４１に供給する。
　次に、期間３において、クロック信号ＣＬＫがＬＯＷレベルに変化する。
　図４Ｃは、本発明の実施の形態１に係る単位回路の期間３における回路状態遷移図である。
　期間３において、入力信号ＩＮがＨＩＧＨとなることにより、トランジスタ２２が導通状態となる。この導通状態と、クロック信号ＣＬＫがＬＯＷとなっていることから、コンデンサ２４の他方の電極はＬＯＷレベルとなる。また、トランジスタ２１の導通状態と入力信号ＩＮがＨＩＧＨであることから、コンデンサ２４の一方の電極はＨＩＧＨレベルとなる。以上により、コンデンサ２４には電源電圧（ＶＤＤ－ＶＳＳ）相当の電圧が充電される。これに対し、クロック信号ＣＬＫがＬＯＷとなることにより、トランジスタ２３は非導通状態となる。よって、配線Ａの電圧はＡ信号生成部２０により更新されない。
　一方、期間３において、Ｂ信号生成部３０では、クロック信号ＣＬＫがＬＯＷとなることによりトランジスタ３１が非導通状態へと変化するのみであり、その他の回路状態は変化しない。よって、期間３では、Ｂ信号生成部３０のコンデンサ３６へのサンプルホールド機能により、期間２における出力信号ＯＵＴの電圧レベルを維持する。
　次に、期間４において、クロック信号ＣＬＫがＬＯＷレベルに設定され、入力信号ＩＮがＬＯＷレベルに設定される。
　図４Ｄは、本発明の実施の形態１に係る単位回路の期間４における回路状態遷移図である。期間４において、入力信号ＩＮがＬＯＷとなることにより、トランジスタ２２が非導通状態となる。また、トランジスタ２１の導通状態と入力信号ＩＮがＬＯＷであることから、コンデンサ２４の一方の電極はＬＯＷレベルとなる。これに対し、クロック信号ＣＬＫがＬＯＷとなることにより、トランジスタ２３は非導通状態となる。よって、期間４における配線Ａの電圧は、直前期間から更新されない。
　一方、期間４において、Ｂ信号生成部３０では、入力信号ＩＮがＬＯＷとなることによりトランジスタ３２及び３４が非導通状態へと変化するのみである。しかし、配線ＡのＨＩＧＨ電圧がトランジスタ３５のゲート電極に印加されトランジスタ３５が導通状態となっていることから、出力トランジスタ４２のゲート電圧はＬを維持し出力トランジスタ４２は非導通状態を維持する。よって、期間４では、Ｂ信号生成部３０のコンデンサ３６へのサンプルホールド機能により、直前期間における出力信号ＯＵＴの電圧レベルを維持する。
　次に、期間５において、クロック信号ＣＬＫがＨＩＧＨレベルに変化する。
　図４Ｅは、本発明の実施の形態１に係る単位回路の期間５における回路状態遷移図である。
　期間５において、クロック信号ＣＬＫがＨＩＧＨとなることにより、トランジスタ２３が導通状態となる。ここで、トランジスタ２２が非導通状態であることからコンデンサ２４による昇圧動作はなく、これによりトランジスタ２１が導通状態を維持することから、入力信号ＩＮ電圧のＬが配線Ａに印加される。よって、出力トランジスタ４１は非導通状態となる。
　また、期間５において、入力信号ＩＮがＬＯＷを維持していることから、トランジスタ３２及び３４は非導通状態を維持している。さらに、トランジスタ３５のゲート電極には配線ＡのＬが印加されることからトランジスタ３５も非導通状態となる。トランジスタ３３の導通状態、ならびに、トランジスタ３４及び３５の非導通状態より、配線ＢにはＨが印加される。よって、出力トランジスタ４２は導通状態となる。
　期間５における上記回路動作では、出力トランジスタ４１が非導通状態となり、かつ、出力トランジスタ４２が導通状態となることから、出力信号ＯＵＴの電圧はＬへと変化する。
　次に、期間６において、クロック信号ＣＬＫがＬＯＷレベルに変化する。
　図４Ｆは、本発明の実施の形態１に係る単位回路の期間６における回路状態遷移図である。
　期間６において、クロック信号ＣＬＫがＬＯＷとなることにより、トランジスタ２３は非導通状態となる。よって、期間６における配線Ａの電圧は、期間５から更新されない。よって、出力トランジスタ４１は非導通状態を維持している。
　また、期間６において、入力信号ＩＮがＬＯＷを維持していること、及び、配線Ａの電圧がＬを維持していることから、トランジスタ３４及び３５は非導通状態を維持している。
　よって、出力トランジスタ４２は導通状態を維持している。よって、期間６では期間５における出力信号ＯＵＴの電圧レベルを維持する。
　以上、本発明の実施の形態１に係るシフトレジスタ１によれば、１種類のクロック信号ＣＬＫと、所望の出力期間と同じ期間においてオン電圧を発生させる入力信号ＩＮとが入力されることにより、Ａ信号生成部２０でのチャージポンプ動作及びＢ信号生成部３０でのサンプルホールド動作が実行される。これにより、シフトレジスタ１は、出力信号ＯＵＴの転送シフトの度に信号電圧を減少させることなく転送不良を回避でき、所望の出力期間を出力することが可能となる。また、上記出力期間に応じたクロック信号線の追加が不要となり、当該シフトレジスタが配置される額縁領域の面積増大を回避することが可能となる。
　（実施の形態２）
　本実施の形態では、クロック信号ＣＬＫを昇圧するためのレベルシフタを組み込んだシフトレジスタについて説明する。
　図５Ａは、本発明の実施の形態２に係るシフトレジスタの回路構成図の一例である。同図に記載された単位回路５０は、Ａ信号生成部６０と、Ｂ信号生成部３０と、最終バッファ部４０とを備える。本実施の形態に係るシフトレジスタが有する単位回路５０は、実施の形態１に係るシフトレジスタ１が有する単位回路１０と比較して、Ａ信号生成部６０の構成のみが異なる。
　Ａ信号生成部６０は、トランジスタ２１、２２及び２３と、コンデンサ２４と、レベルシフタ６５とを備える。本実施の形態に係るＡ信号生成部６０は、実施の形態１に係るＡ信号生成部２０と比較して、レベルシフタ６５が付加されたことのみが異なる。以下、実施の形態１と同じ点は説明を省略し、異なる点のみ説明する。
　反転クロック信号線１８には、クロック信号ＣＬＫを反転させた反転クロック信号ｘＣＬＫが入力される。
　レベルシフタ６５は、固定電源線１７、基準電源線１１、反転クロック信号線１８、クロック信号線１２及びトランジスタ２３のゲート電極に接続され、クロック信号ＣＬＫを昇圧した出力信号Ｏｓをトランジスタ２３のゲート電極へ出力する。
　図５Ｂは、実施の形態２に係るレベルシフタの入出力波形を表す図である。同図に示されるように、レベルシフタ６５は、入力信号であるクロック信号ＣＬＫの振幅（ＶＤＤ－ＶＳＳ）を昇圧して振幅（ＶＤＤ－ＶＳＳ＋ΔＶ）を有する出力信号Ｏｓを生成する。
　図５Ａに示された単位回路５０において、Ａ信号生成部６０で生成された信号電圧は、トランジスタ２３の転送動作により配線Ａ及び出力トランジスタ４１のゲート電極へ印加される。この場合、転送された信号電圧レベルは、入力信号ＩＮの電圧レベルに依存することは、実施の形態１で述べたが、これに加えて、当該信号電圧レベルは、トランジスタ２３のゲート電圧にも依存する。転送時のトランジスタ２３のゲート電圧を昇圧すれば、転送された信号電圧レベルが高くなり、バッファＴＦＴである出力トランジスタ４１のオン抵抗を下げることが可能となる。その結果、出力信号ＯＵＴの過渡特性を改善できる。以下、レベルシフタ６５の、具体的回路構成を例示する。
　図６Ａは、本発明の実施の形態２に係るシフトレジスタが備えるレベルシフタの回路構成図の一例である。同図におけるレベルシフタ６５は、第１トランジスタ２１１と、第２トランジスタ２１２と、コンデンサ２１３と、信号生成部２２０とを備える。レベルシフタ６５は、反転クロック信号ｘＣＬＫを反転クロック信号線１８から入力されることにより、クロック信号ＣＬＫをレベルシフトして出力信号Ｏｓをトランジスタ２３のゲート電極へ出力する。
　コンデンサ２１３は、一方の電極が第１トランジスタ２１１のソース端子に接続され、他方の電極が第２トランジスタ２１２のドレイン端子、第１トランジスタ２１１のゲート端子、及びトランジスタ２２３のゲート電極に接続された第３の容量素子である。これにより、レベルシフタ６５の出力レベルは、コンデンサ２１３の他方の電極の電位により決定される。
　第１トランジスタ２１１は、ゲート端子がコンデンサ２１３の他方の電極に接続され、ドレイン端子がクロック信号線１２に接続され、ソース端子がコンデンサ２１３の一方の電極及び信号生成部２２０に接続された第１１のトランジスタである。
　第２トランジスタ２１２は、ゲート端子が信号生成部２２０に接続され、ドレイン端子がクロック信号線１２に接続され、ソース端子がコンデンサ２１３の他方の電極及びトランジスタ２３のゲート電極に接続された第１２のトランジスタである。
　信号生成部２２０は、例えば、トランジスタ２２１、２２２及び２２３と、コンデンサ２２４とを備え、反転クロック信号ｘＣＬＫ及びクロック信号ＣＬＫに応じて、第２トランジスタ２１２のゲート端子に所定の電圧を出力する。これにより、レベルシフタ６５の出力レベルを決定するコンデンサ２１３の他方の電極の電位は、信号生成部２２０からの出力、入力信号ＩＮ、ならびに、第１トランジスタ２１１及び第２トランジスタ２１２の導通状態により変化する。信号生成部２２０は、クロック信号ＣＬＫがＬＯＷレベル（反転クロック信号ｘＣＬＫがＨＩＧＨレベル）である期間１１に、第２トランジスタ２１２を導通状態とする信号を生成して当該信号を第２トランジスタ２１２のゲート電極に供給し、クロック信号ＣＬＫがＨＩＧＨレベルである期間１２に、第２トランジスタ２１２を導通状態から非導通状態へと切り換える信号を生成して当該信号を第２トランジスタ２１２のゲート電極に供給する。これにより、トランジスタ２３のゲート電極には、上記期間１２において、第２トランジスタ２１２が非導通状態となった後に、レベルシフトされたコンデンサ２１３の他方の電極の電圧を出力信号Ｏｓの出力電圧として出力する。以下、信号生成部２２０の構成要素の接続関係の一例について説明する。
　トランジスタ２２１は、ゲート端子が反転クロック信号線１８に接続され、ドレイン端子が固定電源線１７に接続され、ソース端子が第２トランジスタ２１２のゲート端子に接続されている。
　トランジスタ２２２は、ゲート端子が第１トランジスタ２１１のソース端子及びコンデンサ２１３の一方の電極に接続され、ドレイン端子がトランジスタ２２１のソース端子に接続され、ソース端子が接地端子に接続されている。
　トランジスタ２２３は、ゲート端子が反転クロック信号線１８に接続され、ドレイン端子がトランジスタ２２２のゲート端子に接続され、ソース端子が基準電源線１１に接続されている。
　コンデンサ２２４は、一方の電極が第２トランジスタ２１２のゲート端子、トランジスタ２２１のソース端子及びトランジスタ２２２のドレイン端子に接続され、他方の電極が第１トランジスタ２１１のソース端子、コンデンサ２１３の一方の電極、トランジスタ２２２のゲート端子及びトランジスタ２２３のドレイン端子に接続されている。
　なお、第１トランジスタ２１１、第２トランジスタ２１２、トランジスタ２２１、トランジスタ２２２、及びトランジスタ２２３は、ｎ型ＴＦＴで構成されていることが好ましい。これにより、レベルシフタの製造工程が簡略化され、また、製造歩留まりが向上する。
　信号生成部２２０の上記回路構成により、信号生成部２２０は、初期化期間には第２トランジスタ２１２を導通状態とし、昇圧期間には第２トランジスタ２１２を導通状態から非導通状態へと変化させる。以下、各期間の具体的動作について、図６Ｂを用いて説明する。
　図６Ｂは、本発明の実施の形態２に係るレベルシフタの駆動タイミングチャートである。同図には、レベルシフタ６５を駆動するための制御信号である反転クロック信号ｘＣＬＫ、クロック信号ＣＬＫ及び出力信号Ｏｓの各電圧レベルが表されている。以下、期間１１～期間１３について、回路動作を説明する。
　期間１１において、反転クロック信号ｘＣＬＫの電圧がＨＩＧＨに設定される。期間１において、反転クロック信号ｘＣＬＫがＨＩＧＨとなることにより、トランジスタ２２１が導通状態となる。この導通状態より、コンデンサ２２４の一方の電極はＨＩＧＨレベルとなる。また、反転クロック信号ｘＣＬＫがＨＩＧＨとなることにより、トランジスタ２２３が導通状態となる。この導通状態と、トランジスタ２２３のソース端子が基準電源線１１に接続されていることから、コンデンサ２２４の他方の電極はＬＯＷレベルとなる。以上により、コンデンサ２２４には固定電源電圧（ＨＩＧＨレベルとＬＯＷレベルとの電位差）相当の電圧が充電される。そうすると、第２トランジスタ２１２のゲート端子にはＨＩＧＨ電圧が印加されるので、第２トランジスタ２１２は導通状態となる。つまり、期間１１では、コンデンサ２２４に電源電圧相当の電圧を充電させることにより、昇圧動作の開始時まで第２トランジスタ２１２を導通状態に維持させる。このとき、出力端子には、第２トランジスタ２１２を介して、クロック信号ＣＬＫのＬＯＷ電圧が印加されるので、出力信号ＯｓはＬＯＷレベルとなっている。
　次に、期間１２において、クロック信号ＣＬＫからＨＩＧＨ電圧が印加される。期間１１以来、第２トランジスタ２１２の導通状態が維持されているので、クロック信号ＣＬＫがＨＩＧＨ電圧となったことにより、出力信号Ｏｓは徐々にＬＯＷレベルからＨＩＧＨレベルへと変化する。これに対応して、第１トランジスタ２１１のゲート電圧も徐々に上昇するので、第１トランジスタ２１１のドレイン－ソース間のコンダクタンスも徐々に上昇する。これにより、第１トランジスタ２１１を介して、入力端子側からコンデンサ２１３の一方の電極側へと徐々に電流が流れ始める。
　期間１２開始時において、第１トランジスタ２１１を介して流れ始めた、入力端子側からコンデンサ２１３の一方の電極側への電流により、期間１２の定常時には、クロック信号ＣＬＫのＨＩＧＨ電圧がコンデンサ２１３の一方の電極に伝わり、当該電極の電位がＨＩＧＨレベルとなる。そうすると、コンデンサ２１３の一方の電極に接続されているトランジスタ２２２のゲート端子にもＨＩＧＨ電圧が印加されることにより、トランジスタ２２２が導通状態となる。このとき、コンデンサ２２４の一方の電極からトランジスタ２２２を介して接地端子へと放電電流が流れ、コンデンサ２２４の一方の電極及び第２トランジスタ２１２のゲート端子の電位はＨＩＧＨレベルからＬＯＷレベルへと降下する。これにより、第２トランジスタ２１２は非導通状態となる。
　ここで、第２トランジスタ２１２が導通状態で期間１２開始時にクロック信号ＣＬＫがＨＩＧＨとなってから、第２トランジスタ２１２が非導通状態となるまでの期間に、コンデンサ２１３にはクロック信号ＣＬＫのＨＩＧＨ電圧に依存して充電されている。ここで、上記期間におけるコンデンサ２１３の充電電圧をΔＶとすると、第２トランジスタ２１２が非導通状態となった時点では、コンデンサ２１３の一方の電極は、ＨＩＧＨレベル（電圧Ｈとする）に上昇しているので、コンデンサ２１３の他方の電極及び出力端子の電圧は（Ｈ＋ΔＶ）となっている。つまり、期間１２において、第１トランジスタ２１１が導通状態となることにより、コンデンサ２１３による昇圧動作が実行される。また同時に、トランジスタ２２２が導通状態となり、上記昇圧動作の過程において、第２トランジスタ２１２が非導通状態となる。この段階で、昇圧動作が完了する。この結果、クロック信号ＣＬＫの電圧Ｈが、出力信号Ｏｓの電圧（Ｈ＋ΔＶ）へと昇圧される。
　次に、期間１３では、既に、入力信号ＩＮがＬＯＷ電圧へと変化している。クロック信号ＣＬＫの電位変化により、期間１２の終了時から第１トランジスタ２１１のソース端子及びドレイン端子の電位が逆転し、期間１３では、第１トランジスタ２１１を介して、コンデンサ２１３の一方の電極側から入力端子側へと電流が流れる。この電流が流れている状態と、第１トランジスタ２１１のゲート端子が、第２トランジスタ２１２の非導通状態及びコンデンサ２１３により電気的に遮断された状態であることにより、第１トランジスタ２１１のゲート電圧は入力端子側へと放電され、結果的に出力信号Ｏｓの電圧はＬＯＷレベルとなる。
　以上のように、本実施の形態に係るレベルシフタ６５は、充電機能を有するコンデンサ２１３、コンデンサ２１３の両電極の電位を決定する第１トランジスタ２１１及び第２トランジスタ２１２、ならびに、第２トランジスタ２１２の導通状態を制御する信号生成部２２０を備え、反転クロック信号ｘＣＬＫが所定のタイミングで供給されることにより、クロック信号ＣＬＫを昇圧することが可能となる。レベルシフタ６５が上記構成をとることにより、レベルシフト動作のための専用電源線は不要であり、配線スペースの削減と外部回路への負担を軽減することが可能となる。また、ダイオード接続のＴＦＴを使用せず、第２トランジスタ２１２を十分な逆バイアス状態とすることができる回路構成であることから、第２トランジスタ２１２がデプレッション特性であっても昇圧過程において確実に第２トランジスタ２１２を非導通とすることができるので、昇圧特性の劣化を抑制することが可能となる。
　以上のように、本実施の形態に係るシフトレジスタによれば、１種類のクロック信号ＣＬＫと、所望の出力期間と同じ期間においてオン電圧を発生させる入力信号ＩＮとが入力されることにより、Ａ信号生成部６０でのチャージポンプ動作及びＢ信号生成部３０でのサンプルホールド動作が実行される。これにより、出力信号ＯＵＴの転送シフトの度に電圧減少することなく転送不良を回避でき、所望の出力期間を出力することが可能となる。また、上記出力期間に応じたクロック信号線の追加が不要となり、当該シフトレジスタが配置される額縁領域の面積増大を回避することが可能となる。
　さらに、Ａ信号生成部６０から転送された信号電圧レベルが、トランジスタ２３のゲート電圧に依存することから、転送時のトランジスタ２３のゲート電圧をレベルシフタ６５により昇圧する。これにより、転送された信号電圧レベルが高くなり、バッファＴＦＴである出力トランジスタ４１のオン抵抗を下げることが可能となる。よって出力信号ＯＵＴの過渡特性が改善され、信号の転送効率が向上する。
　（実施の形態３）
　本実施の形態では、実施の形態１に係るシフトレジスタ１が備えるトランジスタ２１の負荷を緩和したシフトレジスタを説明する。
　図７は、本発明の実施の形態３に係るシフトレジスタの回路構成図の一例である。同図に記載された単位回路７０は、Ａ信号生成部２０と、Ｂ信号生成部３０と、最終バッファ部４０とを備える。本実施の形態に係る単位回路７０は、実施の形態１に係る単位回路１０と比較して、トランジスタ２１のゲート電極に、固定電源線１７ではなく、絶対値が第１の電圧より小さい固定電圧を供給する参照電源線１９が接続されている点のみが異なる。以下、実施の形態１と同じ点は説明を省略し、異なる点のみ説明する。
　図８Ａは、本発明の実施の形態３に係るシフトレジスタの効果を説明する図である。また、図８Ｂは、本発明の実施の形態１に係るシフトレジスタの効果を説明する図である。図８Ｂに記載された、実施の形態１に係るシフトレジスタ１が有する単位回路１０において、期間２にＡ信号生成部２０が昇圧動作を実行した場合、トランジスタ２１のゲート電極にはＨ（ＶＤＤ）、ドレイン電極にはＨ（ＶＤＤ）、ソース電極には（Ｈ＋ΔＶ）の電圧が印加される。この場合、トランジスタ２１のドレイン－ソース間電圧Ｖｄｓ２１は、ΔＶ（＝（Ｈ＋ΔＶ）－Ｈ）となる。ΔＶは最大で（ＶＤＤ－ＶＳＳ）となるので、Ｖｄｓ２１にはゲート振幅（ＶＤＤ－ＶＳＳ）程度の大きな電圧が発生する。また、トランジスタ２３において、トランジスタ２３の閾値電圧をＶｔｈ２３とすると、ドレイン電極には（Ｈ＋ΔＶ）の電圧が印加され、ソース電極には（Ｈ－Ｖｔｈ２３）の電圧が印加される。これより、Ｖｄｓ２３は（ΔＶ＋Ｖｔｈ２３）（＝（Ｈ＋ΔＶ）－（Ｈ－Ｖｔｈ２３））となる。これにより、Ｖｄｓ２３にもゲート振幅（ＶＤＤ－ＶＳＳ）程度の大きな電圧が発生する。よって、トランジスタ２１及び２３は大きな負荷を受けることになり、閾値電圧のシフト、及び、信頼性低下が懸念される。
　これに対して、図８Ａに記載された、本実施の形態に係る単位回路７０において、期間２にＡ信号生成部２０が昇圧動作を実行した場合、トランジスタ２１のゲート電極には、電源電圧ＶＤＤよりも小さい参照電圧Ｖｒｅｆを供給する参照電源線１９が接続されている。そうすると、トランジスタ２１のＶｄｓはΔＶ（＝（Ｈ＋ΔＶ）－Ｈ）となるが、ΔＶは最大で（Ｖｒｅｆ－Ｖｔｈ２１－ＶＳＳ）となるので、Ｖｄｓ２１にはゲート振幅（ＶＤＤ－ＶＳＳ）より小さい電圧が発生する。また、トランジスタ２３のＶｄｓ２３は、ドレイン電極には（Ｈ＋ΔＶ）の電圧が印加され、ソース電極には（Ｈ－Ｖｔｈ２３）の電圧が印加される。これより、Ｖｄｓ２３は（ΔＶ＋Ｖｔｈ２３）（＝（Ｈ＋ΔＶ）－（Ｈ－Ｖｔｈ２３））となる。これにより、Ｖｄｓ２３にもゲート振幅（ＶＤＤ－ＶＳＳ）より小さい電圧が発生する。
　以上のように、参照電源線１９が供給する参照電圧Ｖｒｅｆを電源電圧ＶＤＤよりも小さく設定しておくことにより、Ａ信号生成部２０が昇圧動作を実行した場合であっても、トランジスタ２１のＶｄｓをゲート振幅よりも小さく設定できるので、トランジスタ２１の負荷を低減できる。その結果、閾値電圧のシフト、及び、信頼性低下が抑制される。
　以上のように、本実施の形態に係る単位回路７０によれば、１種類のクロック信号ＣＬＫと、所望の出力期間と同じ期間においてオン電圧を発生させる入力信号ＩＮとが入力されることにより、Ａ信号生成部６０でのチャージポンプ動作及びＢ信号生成部３０でのサンプルホールド動作が実行される。これにより、出力信号ＯＵＴの転送シフトの度に電圧減少することなく転送不良を回避でき、所望の出力期間を出力することが可能となる。また、上記出力期間に応じたクロック信号線の追加が不要となり、当該シフトレジスタが配置される額縁領域の面積増大を回避することが可能となる。さらに、トランジスタの負荷を低減でき、信頼性が向上する。
　以上、本発明のシフトレジスタについて、実施の形態に基づいて説明してきたが、本発明に係るシフトレジスタは、上記実施の形態に限定されるものではない。実施の形態１～３における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１～３に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るシフトレジスタを内蔵した各種機器も本発明に含まれる。
　なお、実施の形態１～３では、シフトレジスタを構成するトランジスタは全てｎ型ＴＦＴであることを想定したが、本発明のシフトレジスタを構成するトランジスタは、全てｐ型ＴＦＴであっても同様の効果が奏される。以下、この場合の回路構成及び駆動タイミングについて説明する。
　図９は、本発明の実施の形態１に係るシフトレジスタの変形例を示す回路構成図である。　同図における単位回路１００は、Ａ信号生成部１２０と、Ｂ信号生成部１３０と、最終バッファ部１４０とを備える。
　図９におけるシフトレジスタが備える単位回路１００の回路構成は、図２におけるシフトレジスタ１が備える単位回路１０と比較して、全てのトランジスタの導電型がｐ型となっていること、及び、電源電圧ＶＤＤと基準電圧である接地電圧ＶＳＳの接続関係が逆となっていることである。
　基準電源線１１７は、走査線選択時に当該走査線に印加される電圧に対応した基準電圧ＶＳＳに設定されている。固定電源線１１１は、走査線非選択時に当該走査線に印加される電圧に対応した固定の電源電圧ＶＤＤに設定されている。入力線１１３は、前段の単位回路１００の出力線１１６と接続されており、入力線１１３には、前段の単位回路１００の出力信号ＯＵＴが入力信号ＩＮとして供給される。
　最終バッファ部１４０は、出力トランジスタ１４１及び１４２を備えた出力部である。
　出力トランジスタ１４１は、ソース電極が基準電源線１１７に接続され、ドレイン電極が出力線１１６を介して出力端子に接続され、ゲート電極が配線Ａを介してＡ信号生成部１２０に接続された第１のトランジスタである。
　出力トランジスタ１４２は、ソース電極が出力線１１６を介して出力端子に接続され、ドレイン電極が固定電源線１１１に接続され、ゲート電極が配線Ｂを介してＢ信号生成部１３０に接続された第２のトランジスタである。
　Ａ信号生成部１２０は、トランジスタ１２１、１２２及び１２３と、コンデンサ１２４とを備えた第１信号生成部である。
　トランジスタ１２３は、ゲート電極がクロック信号線１１２に接続され、ソース電極がコンデンサ１２４の一方の電極に接続され、ドレイン電極が配線Ａを介して出力トランジスタ１４１のゲート電極に接続された第３のトランジスタである。
　トランジスタ１２１は、ゲート電極が基準電源線１１７に接続され、ソース電極が入力線１１３に接続され、ドレイン電極がコンデンサ１２４の一方の電極に接続された第４のトランジスタである。
　トランジスタ１２２は、ゲート電極が入力線１１３に接続され、ソース電極がクロック信号線１１２に接続され、ドレイン電極がコンデンサ１２４の他方の電極に接続された第５のトランジスタである。
　コンデンサ１２４は、トランジスタ１２１及び１２２の導通により、クロック信号ＣＬＫと入力信号ＩＮとの電位差を保持し、配線Ａに供給すべき信号電圧を当該電位差に応じて昇圧させるチャージポンプ機能を有する第１の容量素子である。
　上記構成により、Ａ信号生成部１２０は、単位回路１００の多段接続による入力信号ＩＮの減衰を回避すべく入力信号ＩＮの昇圧動作を実行し、入力信号ＩＮに基づいて、出力トランジスタ１４１の導通及び非導通を切り換える第１の信号を出力トランジスタ１４１のゲート電極に供給する。また、基準電源線１１７と固定電源線１１１との間に、直列に接続されたトランジスタが配置された構成をとらないので、トランジスタ１２１～１２３がデプレッション型であっても、固定電源線１１１から基準電源線１１７に向けて貫通電流が流れることを回避できる。
　Ｂ信号生成部１３０は、トランジスタ１３１～１３５と、コンデンサ１３６とを備えた第２信号生成部である。
　トランジスタ１３１は、ゲート電極がクロック信号線１１２に接続され、ソース電極が基準電源線１１７に接続され、ドレイン電極がトランジスタ１３３のゲート電極に接続され、クロック信号ＣＬＫに対応して、トランジスタ１３３の導通及び非導通を切り換える第７のトランジスタである。
　トランジスタ１３２は、ゲート電極が入力線１１３に接続され、ソース電極がトランジスタ１３３のゲート電極に接続され、ドレイン電極が固定電源線１１１に接続され、入力信号ＩＮに対応して、トランジスタ１３３の導通及び非導通を切り換える第８のトランジスタである。
　トランジスタ１３３は、ソース電極が基準電源線１１７に接続され、ドレイン電極が配線Ｂを介して出力トランジスタ１４２のゲート電極に接続され、トランジスタ１３１及び１３２の導通状態に応じて、出力トランジスタ１４２の導通及び非導通を切り換える第６のトランジスタである。
　トランジスタ１３４は、ゲート電極が入力線１１３に接続され、ソース電極が配線Ｂを介して出力トランジスタ１４２のゲート電極に接続され、ドレイン電極が固定電源線１１１に接続され、入力信号ＩＮに応じて、出力トランジスタ１４２の導通及び非導通を切り換える第９のトランジスタである。
　トランジスタ１３５は、ゲート電極が出力線１１６を介して出力端子に接続され、ソース電極が配線Ｂを介して出力トランジスタ１４２のゲート電極に接続され、ドレイン電極が固定電源線１１１に接続され、出力信号ＯＵＴに応じて、出力トランジスタ１４２の導通及び非導通を切り換える第１０のトランジスタである。
　コンデンサ１３６は、一方の電極が配線Ａを介して出力トランジスタ１４１のゲート電極に接続され、他方の電極が出力線１１６を介して出力端子に接続された第２の容量素子である。
　上記構成により、Ｂ信号生成部１３０は、入力信号ＩＮに基づいて、出力トランジスタ１４２の導通及び非導通を切り換える第２の信号を出力トランジスタ１４２のゲート電極に供給するとともに、配線Ａ及び出力トランジスタ１４１のゲート電極の電圧を保持する。
　以上の単位回路１００を備えるシフトレジスタは、単位回路１０を備えるシフトレジスタ１と同様の効果が奏される。
　図１０は、本発明の実施の形態１に係るシフトレジスタの変形例を示す駆動タイミングチャートである。図１０における駆動タイミングは、図３における駆動タイミングと比較して、各信号の電圧レベルが反転していることのみであり、当該各信号による回路動作は、実施の形態１に係るシフトレジスタ１の回路動作と同じである。
　単位回路１００は、トランジスタ１２１～１２３、１３１～１３５、ならびに、出力トランジスタ１４１及び１４２は、ｐ型ＴＦＴで構成されていることから、シフトレジスタの製造工程が簡略化され、また、製造歩留まりが向上する。
　本発明のシフトレジスタは、大画面及び高解像度が要望される、薄型テレビ、パーソナルコンピュータのディスプレイなどの技術分野に有用である。
　１　　シフトレジスタ
　２、５２２　　クロック信号発生器　　　　　
　１０、５０、７０、１００　　単位回路
　１１、１１７　　基準電源線
　１２、１１２　　クロック信号線
　１３、１１３　　入力線
　１６、１１６　　出力線
　１７、１１１　　固定電源線
　１８　　反転クロック信号線
　１９　　参照電源線　　　　　
　２０、６０、１２０　　Ａ信号生成部
　２１、２２、２３、３１、３２、３３、３４、３５、１２１、１２２、１２３、１３１、１３２、１３３、１３４、１３５、２２１、２２２、２２３　　トランジスタ
　２４、３６、１２４、１３６、２１３、２２４　　コンデンサ
　３０、１３０　　Ｂ信号生成部
　４０、１４０　　最終バッファ部
　４１、４２、１４１、１４２　　出力トランジスタ
　６５　　レベルシフタ
　２１１　　第１トランジスタ
　２１２　　第２トランジスタ
　２２０　　信号生成部
　５１０　　段
　５１６、５１７、５１８、５１９、５２０、５２１　　ＴＦＴ
 

Claims (11)

  1. 　単位回路が多段接続されたシフトレジスタであって、
    　前記単位回路は、
    　出力端子、第１の電圧を前記出力端子に供給する第１のトランジスタ、及び前記出力端子に第２の電圧を供給する第２のトランジスタを備えた出力部と、
    　前段の単位回路の出力端子から出力された信号である入力信号、及び、クロック信号に基づいて、前記第１のトランジスタのゲート電極に前記第１のトランジスタの導通及び非導通を切り換える第１の信号を供給する第１信号生成部と、
    　前記入力信号及び前記クロック信号に基づいて、前記第２のトランジスタのゲート電極に前記第２のトランジスタの導通及び非導通を切り換える第２の信号を供給する第２信号生成部とを具備し、
    　前記第１信号生成部は、
    　第１の容量素子と、
    　ゲート電極が、クロック信号が入力されるクロック信号線に接続され、前記第１のトランジスタのゲート電極と前記第１の容量素子の一方の電極との導通及び非導通を切り換える第３のトランジスタと、
    　ゲート電極が、前記入力信号が入力される入力線に接続され、前記第１の容量素子の他方の電極と前記クロック信号線との導通及び非導通を切り換える第４のトランジスタと、
    　ゲート電極が、参照電源線に接続され、前記第１の容量素子の一方の電極と前記入力線との導通及び非導通を切り換える第５のトランジスタとを備える
    　シフトレジスタ。
  2. 　前記第１の容量素子は、前記第４のトランジスタと前記第５のトランジスタとが導通状態で前記クロック信号と前記入力信号との電位差を保持し、
    　前記第１の容量素子の一方の電極は、前記第４のトランジスタが導通状態で前記クロック信号が電位変化することにより電位上昇し、
    　前記第１信号生成部は、前記入力信号を前記電位差及び前記電位変化に応じて昇圧した前記第１の信号を前記第１のトランジスタに供給する
    　請求項１に記載のシフトレジスタ。
  3. 　前記第２信号生成部は、
    　前記第１の電圧に対応した第１の固定電圧を供給する第１の固定電源線と前記第２のトランジスタのゲート電極との導通及び非導通を切り換える第６のトランジスタと、
    　ゲート電極が前記クロック信号線に接続され、前記第１の固定電源線と前記第６のトランジスタのゲート電極との導通及び非導通を切り換える第７のトランジスタと、
    　ゲート電極が前記入力線に接続され、前記第６のトランジスタのゲート電極と前記第２の電圧に対応した第２の固定電圧を供給する第２の固定電源線との導通及び非導通を切り換える第８のトランジスタと、
    　ゲート電極が前記入力線に接続され、前記第２のトランジスタのゲート電極と前記第２の固定電源線との導通及び非導通を切り換える第９のトランジスタと、
    　ゲート電極が第２の容量素子を介して前記第１のトランジスタのゲート電極に接続され、前記第２のトランジスタのゲート電極と前記第２の固定電源線との導通及び非導通を切り換える第１０のトランジスタとを備え、
    　前記第２信号生成部は、少なくとも、前記第１信号生成部が供給する前記第１の信号により前記第１のトランジスタが導通状態である期間では、前記第２のトランジスタが非導通状態となるような前記第２の信号を前記第２のトランジスタのゲート電極に供給する
    　請求項１または２に記載のシフトレジスタ。
  4. 　前記第１～第１０のトランジスタは、ｎ型の薄膜トランジスタである
    　請求項３に記載のシフトレジスタ。
  5. 　前記第１～第１０のトランジスタは、ｐ型の薄膜トランジスタである
    　請求項３に記載のシフトレジスタ。
  6. 　さらに、
    　前記第３のトランジスタのゲート電極と、前記クロック信号線との間に配置され、前記クロック信号の信号電圧をレベルシフトさせて前記第３のトランジスタのゲート電極に出力するレベルシフタ回路を備える
    　請求項１～５のいずれか１項に記載のシフトレジスタ。
  7. 　前記レベルシフタ回路は、
    　前記クロック信号線に接続され、前記クロック信号の入力パルス電圧が印加される入力端子と、
    　第３の容量素子と、
    　ソース電極及びドレイン電極が前記入力端子と前記第３の容量素子の一方の電極との間に配置され、ゲート電極が前記第３の容量素子の他方の電極に接続された第１１のトランジスタと、
    　ソース電極及びドレイン電極が前記入力端子と前記第３の容量素子の他方の電極との間に配置された第１２のトランジスタと、
    　前記入力端子に前記入力パルス電圧が入力されている期間に、前記第１２のトランジスタを導通状態から非導通状態へと切り換える信号を生成して当該信号を前記第１２のトランジスタのゲート電極に供給する信号生成部と、
    　前記第１１のトランジスタのゲート電極に接続され、前記期間中に前記第１２のトランジスタが非導通状態となることにより変換された前記第３の容量素子の他方の電極の電圧を出力パルス電圧として出力する出力端子とを備える
    　請求項６に記載のシフトレジスタ。
  8. 　前記第１１及び第１２のトランジスタは、ｎ型の薄膜トランジスタである
    　請求項７に記載のシフトレジスタ。
  9. 　前記第１１及び第１２のトランジスタは、ｐ型の薄膜トランジスタである
    　請求項７に記載のシフトレジスタ。
  10. 　前記参照電源線は、前記第１の電圧に対応した第１の固定電圧を供給する
    　請求項１～９のいずれか１項に記載のシフトレジスタ。
  11. 　前記参照電源線は、絶対値が前記第１の電圧より小さい固定電圧を供給する
    　請求項１～９のいずれか１項に記載のシフトレジスタ。
     
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