CN101026012A

CN101026012A - 移位寄存器电路及设有该电路的图像显示装置

Info

Publication number: CN101026012A
Application number: CNA2007100858559A
Authority: CN
Inventors: 飞田洋一
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-02-23
Filing date: 2007-02-25
Publication date: 2007-08-29
Anticipated expiration: 2027-02-25
Also published as: TW200733033A; CN101026012B; KR20070087520A; KR100838650B1; JP4912121B2; US7627076B2; JP2007257813A; US20070195920A1

Abstract

在移位寄存器电路中，抑制伴随于动作的高速化的驱动能力的下降。移位寄存器电路中设有：在输出端子(OUT)与时钟端子(CK)之间的晶体管(Q1)、在输出端子(OUT)与第1电源端子(s1)之间的晶体管(Q2)、在晶体管(Q1)的栅与第2电源端子(s2)之间的晶体管(Q3)。而且设有：基于输入至第1输入端子(IN1)的信号，将晶体管(Q3)的栅极节点充电的晶体管(Q8)；基于输入至第2输入端子(IN2)的信号，将充电后的晶体管(Q3)的栅极节点升压的电容元件(C2)。

Description

移位寄存器电路及设有该电路的图像显示装置

技术领域

[0001]

本发明涉及移位寄存器电路，特别涉及用于例如图像显示装置的扫描线驱动电路等的、仅由同一导电型的场效应晶体管构成的移位寄存器电路。

背景技术

[0002]

在液晶显示装置等的图像显示装置(以下称「显示装置」)中，在多个像素行列状配置的显示屏的每一像素行(像素线)上设置栅线(扫描线)，通过在显示信号的1个水平扫描期间的周期依次选择其栅线来进行驱动，进行显示图像的更新。这样一来，作为用以依次选择像素行、即栅线并进行驱动的栅线驱动电路(扫描线驱动电路)，可以使用在显示信号的1帧期间进行一遍移位动作的移位寄存器。

[0003]

为了减少显示装置的制造工序数，用于栅线驱动电路的移位寄存器最好仅由同一导电型的场效应晶体管构成。因此，有种种提案涉及仅用N型或P型场效应晶体管构成的移位寄存器以及装有该寄存器的显示装置(例如专利文献1)。作为场效应晶体管，可以使用MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管或薄膜晶体管(TFT：Thin Film Transistor)等。

[0004]

[专利文献1]：特开2004-78172号公报

发明内容

[0005]

作为栅线驱动电路的移位寄存器，由每1像素行即每1栅线上设置的多个移位寄存器电路进行级联连接而构成。在本说明书中，为方便说明，将构成栅线驱动电路的多个移位寄存器电路的各电路称为「单位移位寄存器电路」。亦即，构成栅线驱动电路的各单位移位寄存器电路的输出端子被连接在其下一级或后级的单位移位寄存器电路的输入端子上。

[0006]

在专利文献1的图7中示出了传统的单位移位寄存器电路的结构。如同图所示，传统的单位移位寄存器电路设有：连接在输出端子(GOUT[N])与时钟端子(CKV)之间的第1晶体管(M1)；连接在输出端子与第1电源端子(VOFF)之间的第2晶体管(M2)。单位移位寄存器电路的输出信号在第1晶体管导通、第2晶体管截止的状态下，通过输入至时钟端子的时钟信号被传输至输出端子而输出。

[0007]

特别是，由于栅线驱动电路需用其输出信号来对栅线高速充电而将其激活，在构成它的各单位移位寄存器电路中，对第1晶体管要求高的驱动能力(电流流过能力)。因此，最好在第1晶体管成导通的期间，其栅·源极间电压被维持在高电平状态。

[0008]

在与第1晶体管的栅极连接的第1节点(N1)上，连接用以对该第1节点充电的第3晶体管(M3)。在传统的单位移位寄存器电路中，第3晶体管连接在第1节点与第2电源端子(VON)之间，其栅连接在该单位移位寄存器电路的输入端子(即前级的单位移位寄存器电路的输出端子(GOUT[N-1]))上。也就是在第3晶体管在前级的单位移位寄存器电路的输出信号被激活时成为导通，从连接在第2电源端子的电源向第1节点供给电荷并对第1节点充电(预充电)。因此，第1晶体管成为导通，之后时钟信号一成为H电平，它就被传送至输出端子，并输出输出信号。

[0009]

在专利文献1的移位寄存器电路中，在输出端子即第1晶体管的源极与第1节点之间设置电容元件(C)。因此，由于第1节点的预充电，第1晶体管成为导通，其后，随着时钟信号，在输出端子成为H电平时，由于通过该电容元件的耦合，第1节点升压，第1晶体管的栅·源极间电压被维持在高电压。其结果，第1晶体管具有高驱动能力。

[0010]

但是，第1节点升压期间的第1晶体管的栅·源极间电压不是从升压前的状态增大，而只不过保持大致相同。也就是，单位移位寄存器电路的第1晶体管的驱动能力由第3晶体管在预充电时所给予的栅·源极间电压决定。即，为了提高第1晶体管的驱动能力，在预充电的阶段，必需将第1节点充电至充分高的电平。

[0011]

将第2电源端子的电位设为VDD、第3晶体管的阈值电压设为Vth，则在理论上，第1节点的电位由于预充电上升至VDD-Vth，但是，如果时钟信号的频率变高，输入信号(前级的单位移位寄存器电路的输出信号)的脉冲宽度变窄，则会使第1节点到达至最大的预充电电平(VDD-Vth)变得困难。其原因例如是，在第1节点预充电时，第3晶体管(M3)以源极跟随器动作。这是因为，由于第1节点的电平上升时第3晶体管的栅·源极间电压变小，随着第1节点充电的进展，第3晶体管的驱动能力变小，其电平上升的速度大幅度降低。

[0012]

亦即，在传统的单位移位寄存器电路中，采用以源极跟随方式动作的第3晶体管，由于第1晶体管的栅(第1节点)被预充电，将第1节点充电至最大的预充电电平需要较长的时间。因此，一旦时钟信号的频率升高，就不能充分地预充电第1节点，导致第1晶体管的驱动能力下降。特别是，在栅线驱动电路中，需用单位移位寄存器电路的输出信号高速地对栅线充电而将其激活，存在须使第1晶体管具有高驱动能力的问题。即，通过提高时钟信号的频率来谋求栅线驱动电路的动作的高速化是困难的，产生了所谓防碍显示装置的高分辨率化的问题。

[0013]

本发明是为了解决上述的课题而作的发明，其目的在于，提供在时钟信号的频率变高时，可以抑制驱动能力下降的移位寄存器电路。

[0014]

本发明的第1形态的移位寄存器电路是设有下列部件的电路，这些部件是：将输入到时钟端子的时钟信号提供给输出端子的第1晶体管；将第1电源端子的电位提供给上述输出端子的第2晶体管；在上述第1晶体管的控制电极连接的第1节点上提供给第2电源端子的电位的第3晶体管；基于预定的输入至第1输入端子信号，将与上述第3晶体管的控制电极连接的第2节点充电的第1充电电路；基于预定的输入至第2输入端子的信号，将被充电的上述第2节点升压的第1升压电路。

[0015]

本发明的第2形态的移位寄存器电路是设有下列部件的电路，这些部件是：将输入至时钟端子的时钟信号提供给输出端子的第1晶体管；将第1电源端子的电位提供给上述输出端子的第2晶体管；基于预定的输入至第1输入端子的信号，将与上述第1晶体管的控制电极连接的第1节点充电的充电电路；基于预定的输入至第2输入端子的信号，将被充电后的上述第1节点升压的升压电路。

[0016]

依据本发明的第1形态的移位寄存器电路，由于充电电路将第2节点充电并再用升压电路升压，在第3晶体管的控制电极的电平已被提高的状态下，进行第1节点的充电(预充电)。这时，由于第3晶体管非饱和动作，第1节点的电平高速地上升。因此，即使在时钟信号的频率增高，第1及第2输入端子所输入的信号的脉冲宽度变窄的情况下，也可以充分地预充电第1节点。亦即，能够防止第1晶体管的驱动能力的下降。另外，由于第3晶体管非饱和动作，不会产生其阈值电压部分的损失，由于可以将第1节点预充电至比传统技术更高的电平，第1晶体管的驱动能力可变得比传统技术高。

[0017]

依据本发明的第2形态的移位寄存器电路，由于充电电路将第1节点充电并再通过升压电路升压，即使在时钟信号的频率增高，被输入至第1及第2输入端子的信号的脉冲宽度变窄的情况下，也可以将第1节点预充电至充分高的电平上。亦即，可以防止第1晶体管的驱动能力的下降。另外，由于用升压电路可以将第1节点预充电至比传统技术更高的电平上，第1晶体管的驱动能力可变得比传统技术高。

附图说明

[0217]

图1是表示本发明的实施例的显示装置的结构的概略框图。

图2是表示实施例1的栅线驱动电路的结构的流程图。

图3是表示实施例1的单位移位寄存器电路的结构的电路图。

图4是表示实施例1的单位移位寄存器电路的动作的时序图。

图5是表示实施例1的栅线驱动电路的动作的时序图。

图6是表示实施例2的单位移位寄存器电路的结构的电路图。

图7是表示实施例3的单位移位寄存器电路的结构的电路图。

图8是表示实施例3的栅线驱动电路的动作的时序图。

图9是表示实施例4的单位移位寄存器电路的结构的电路图。

图10是表示实施例5的单位移位寄存器电路的结构的电路图。

图11是表示实施例6的单位移位寄存器电路的结构的电路图。

图12是表示实施例6的单位移位寄存器电路的动作的时序图。

图13是表示实施例7的单位移位寄存器电路的结构的电路图。

图14是表示实施例8的单位移位寄存器电路的结构的电路图。

图15是表示实施例9的单位移位寄存器电路的结构的电路图。

图16是表示实施例10的单位移位寄存器电路的结构的电路图。

图17是表示实施例10的电压发生电路的结构的电路图。

图18是表示实施例11的电压发生电路的结构的电路图。

图19是表示实施例12的电压发生电路的结构的电路图。

图20是表示实施例13的电压发生电路的结构的电路图。

图21是表示实施例14的单位移位寄存器电路的结构的电路图。

图22是表示实施例14的电压发生电路的结构的电路图。

图23是表示实施例15的电压发生电路的结构的电路图。

图24是表示实施例16的电压发生电路的结构的电路图。

图25是表示实施例17的单位移位寄存器电路的结构的电路图。

图26是表示实施例17的单位移位寄存器电路的结构的电路图。

图27是表示实施例17的单位移位寄存器电路的结构的电路图。

[标记说明]

[0218]

30栅线驱动电路、SR单位移位寄存器电路、Q1～Q17晶体管、

C1～C4电容元件、N1～N5节点、CK时钟端子、RST复位端子、IN输入端子、OUT输出端子。

具体实施方式

[0018]

以下，参照附图说明本发明的实施例。再者，为避免说明变得重复及冗长，各图中具有相同或相当功能的部件均带有相同的标记。

[0019]

<实施例1>

图1是表示本发明的实施例1的显示装置的结构的概略框图，作为显示装置的代表例，示出了液晶显示装置10的整体结构。

[0020]

液晶显示装置10设有：液晶阵列部20、栅线驱动电路(扫描线驱动电路)30、源极驱动器40。由后述的说明可知，本发明的实施例的移位寄存器搭载于栅线驱动电路30上。

[0021]

液晶阵列部20包含被配设成行列状的多个像素25。在像素的行(以下都称为「像素行」)的各行上分别配设栅线GL1、GL2...(总称为「栅线GL」)，在像素的列(以下都称为「像素列」)的各列上分别设置各自的数据线DL1、DL2(总称为「数据线DL」)。图1中，代表性地示出第1行的第1列及第2列的像素25，以及对应于它们的栅线GL1及数据线DL1、DL2。

[0022]

各像素25具有：设置在对应的数据线DL与像素节点Np之间的像素开关元件26；并联连接在像素节点Np和共同电极节点NC之间的的电容器27及液晶显示元件28。根据像素节点Np与共同电极节点NC之间的电压差，液晶显示元件28中的液晶的配向性发生变化，响应此变化，液晶显示元件28的显示亮度变化。因此，可通过数据线DL及像素开关元件26向显示节点Np传输的显示电压，控制各像素的亮度。亦即，通过将对应于最大亮度的电压差与对应于最小亮度的电压差之间的中间的电压差加在像素节点Np与共同电极节点NC之间，可以得到中间的亮度。因而，通过分等级地设定上述显示电压，可以得到具有灰度等级的亮度。

[0023]

栅线驱动电路30以预定的扫描周期依次选择栅线GL并进行驱动。像素开关元件26的栅电极与各自对应的栅线GL连接。在选择了特定的栅线GL的期间，在与它连接的各像素中，像素开关元件26成为导通状态，像素节点Np与对应的数据线DL连接。而且，向像素节点Np传输的显示电压由电容器27保持。通常，像素开关元件26由与液晶显示元件28在同一绝缘基板(玻璃基板、树脂基板等)上形成的TFT构成。

[0024]

源极驱动器40是用以将由N位的数字信号的显示信号SIG分等级设定的显示电压向数据线DL输出的驱动器。这里，作为一例，显示信号SIG是6位信号，即由显示信号位DB0～DB5构成的信号。若按6位的显示信号，则在各像素中，可以构成2⁶＝64级的灰度等级显示。如果再用R(红)、G(绿)及B(蓝)的3个像素形成1个彩色显示单位，则可以构成约26万色的彩色显示。

[0025]

另外，如图1所示，源极驱动器40由以下部件构成，即：移位寄存器50；数据锁存电路52、54；灰度电压生成电路60；译码器电路70；模拟放大器80。

[0026]

在显示信号SIG中，串行地生成对应于各个像素25的显示亮度的显示信号位DB0～DB5。亦即，各定时的显示信号位DB0～DB5表示液晶阵列部20中的任意1个像素25的显示亮度。

[0027]

移位寄存器50以同步于显示信号SIG的设定转换的周期的定时，指示数据锁存电路52执行显示信号位DB0～DB5的读入。数据锁存电路52依次读入串行地生成的显示信号SIG，并保持1个像素行的显示信号SIG。

[0028]

输入至数据锁存电路54的锁存信号LT，以在数据锁存电路52中以读入1个像素行的显示信号SIG的定时进行激活。数据锁存电路54响应该激活，读入该时保持在锁存器电路52中的1个像素行的显示信号SIG。

[0029]

灰度电压生成电路50由串联连接在高电压VDH和低电压VDL之间的63个分压电阻构成，分别生成64级的灰度电压V1～V64。

[0030]

译码电路70将保持在锁存器电路54中的显示信号SIG译码，并根据译码结果从灰度电压V1～V64中选择并输出向各译码输出节点Nd1、Nd2、...(总称为「译码输出节点Nd」)输出的电压灰度电压。

[0031]

其结果，在译码输出节点上Nd上，同时地(并行地)输出对应于保持在数据锁存电路54上的1个像素行的显示信号SIG的显示电压(灰度电压V1～V64中的1个)。再者，图1中代表性地示出对应于第1列及第2列的数据线DL1、DL2的译码输出节点Nd1、Nd2。

[0032]

模拟放大器80将与从译码电路70向译码输出节点Nd1、Nd2...输出的各显示电压对应的模拟电压分别输出到数据线DL1、DL2...。

[0033]

源极驱动器40以预定的扫描周期，将对应于一连串的显示电压SIG的显示电压向每1像素行的数据线DL重复输出，由于栅线驱动电路30同步于其扫描周期并依次驱动栅线GL1、GL2...，在液晶显示部20上构成基于显示信号SIG的图像显示。

[0034]

再者，在图1中，例示了栅线驱动电路30及源极驱动器40与液晶阵列部20一体形成的液晶显示装置10的结构，而有关栅线驱动电路30及源极驱动器40，也可以作为液晶显示部20的外部电路来设置。

[0035]

图2是表示栅线驱动电路30的结构的图。该栅线驱动电路30由联连(cacade连接)的多个单位移位寄存器电路SR1、SR2、SR3、SR4...构成的移位寄存器构成(为说明的方便，将极联连接的移位寄存器电路SR1、SR2...总称为「单位移位寄存器电路SR」)。各单位移位寄存器电路SR被设置在每1个像素行，即每1个栅线GL上。

[0036]

另外，图2所示的时钟发生器31是将各自相位不同的3相时钟信号CLK1、CLK2、CLK3输入至栅线驱动电路30的单位移位寄存器电路SR上的装置。时钟信号CLK1、CLK2、CLK3被控制成以同步于显示装置的扫描周期的定时，按顺序激活。

[0037]

各单位移位寄存器电路SR具有：时钟端子CK、复位端子RST及输出端子OUT、第1输入端子IN1及第2输入端子IN2。如图2所示，在各单位移位寄存器电路SR的时钟端子CK上被供给时钟发生器31输出的时钟信号CLK1、CLK2、CLK3中预定的1个。具体地说，时钟信号CLK1提供给第[3n-2]级的单位移位寄存器电路SR1、SR4、SR7...，时钟信号CLK2提供给第[3n-1]级的单位移位寄存器电路SR2、SR5、SR8...，时钟信号CLK3提供给第[3n]级的单位移位寄存器电路SR3、SR6、SR9...。如上所述，时钟信号CLK1、CLK2、CLK3以此顺序激活，因此移位寄存器电路SR1、SR2、SR3...的时钟端子CK以此顺序激活。另外，在各单位移位寄存器电路SR的复位端子RST上，连接其下一级的单位移位寄存器电路SR的输出端子OUT。

[0038]

在第1级(第1段)的单位移位寄存器电路SR1的第1及第2输入端子IN1、IN2上，作为输入信号，分别输入第1及第2起动脉冲SP1、SP2。在本实施例中，第1及第2起动脉冲SP1、SP2均为在对应于图像信号的各帧期间的最前面的定时成为H电平的信号，但两者的相位偏移。亦即，第1起动脉冲SP1以比第2起动脉冲SP2更早的定时成为H电平，具体控制情况是，在第1起动脉冲SP1返回至L电平后，第2起动脉冲SP2过渡到H电平。

[0039]

另外，在第2级的单位移位寄存器电路SR2中，在第1输入端子IN1上输入上述的第2起动脉冲SP2，第2输入端子IN2连接在第1级的单位移位寄存器电路SR1的输出端子OUT上。在第3级以后的单位移位寄存器电路SR中，第1输入端子IN1连接在其2级前(前前级)的单位移位寄存器电路SR的输出端子OUT上，第2输入端子IN2连接在其前级的单位移位寄存器电路SR的输出端子OUT上。而且，各单位移位寄存器电路SR的输出端子OUT所输出的输出信号作为水平(或垂直)扫描脉冲向各自对应的栅线GL输出。

[0040]

在示于图2的本实施例的栅线驱动电路30中，各单位移位寄存器电路SR一边使同步于时钟信号CLK1、CLK2、CLK3输入至第1及第2输入端子IN1、IN2的信号(起动脉冲或比自身更前一级的输出信号)移位，一边向对应的栅线GL及比自身更后一级的单位移位寄存器电路SR传输(单位移位寄存器电路SR的动作的详情后述)。其结果，一连串的单位移位寄存器电路SR以基于预定的扫描周期的定时依次使栅线GL激活，作为所谓栅线驱动装置起作用。

[0041]

图3是表示本发明的实施例1的单位移位寄存器电路SR的结构的电路图。还有，在栅线驱动电路30中，由于被级联连接的各单位移位寄存器电路SR的结构，基本上都是相同的，下面，仅就1个单位移位寄存器电路SR的结构代表性地进行说明。另外，构成该单位移位寄存器电路SR的晶体管均为同一导电型的场效应晶体管，而在以下所示的实施例中，全部是N型TFT晶体管。

[0042]

如图3所示，该单位移位寄存器电路SR具有：除图2已示出的第1及第2输入端子IN1、IN2、时钟端子CK、复位端子RST及输出端子OUT以外，还有提供低电位侧电源电位VSS的第1电源端子s1，分别提供高电位侧电源电位VDD1、VDD2的第2电源端子s2及第3电源端子s3。高电位侧电源电位VDD1、VDD2也可以是彼此相同的电平。另外，在以下的说明中，低电位侧电源电位VSS构成电路的基准电位，而在实际使用中，将被写入像素的数据的电压作为基准来设定基准电位，例如，高电位侧电源电位VDD1、VDD2设定为17V，低电位侧电源电位VSS设定为-12V等。

[0043]

单位移位寄存器电路SR的输出级用连接在输出端子OUT与时钟端子CK之间的晶体管Q1以及连接在输出端子OUT与第1电源端子s1之间的晶体管Q2构成。亦即，晶体管Q1是用以将输入至时钟端子CK上的时钟信号提供给输出端子OUT的第1晶体管，晶体管Q2是用以将第1电源端子s1的电位提供给输出端子OUT的第2晶体管，这里，如图3所示，与晶体管Q1的栅(控制电极)连接的节点定义为节点N1(第1节点)、与晶体管Q2的栅连接的节点定义为节点N2。

[0044]

在晶体管Q1的栅·源极间(即输出端子OUT与节点N1之间)，设有升压用电容元件C1(升压电容)。在节点N1与第2电源端子s2之间，连接用以将第2电源端子s2的电位提供给节点N1的晶体管Q3(第3晶体管)。另外，在节点N1与第1电源端子s1之间连接晶体管Q4。晶体管Q4的栅连接至节点N2。这里，将晶体管Q3的栅节点定义为节点N3(第2节点)。

[0045]

在节点N3与第2电源端子s2之间，连接其栅极连接在第1输入端子IN1上的晶体管Q8。另外，在节点N3与第2输入端子之间连接电容元件C2。还有，在节点N3与第1电源端子s1之间，连接晶体管Q5及晶体管Q9。晶体管Q5的栅极连接在复位端子RST上，晶体管Q9的栅极连接在节点N2上。

[0046]

在节点N2与第3电源端子s3之间连接与二极管连接的晶体管Q6，在节点N2与第1电源端子s1之间连接晶体管Q7。晶体管Q7的栅极连接在节点N3上。

[0047]

晶体管Q7被设定成其驱动能力(流过电源的能力)比晶体管Q6充分大。即，晶体管Q7的导通电阻比晶体管Q6的导通电阻充分小。因此，如果晶体管Q7的栅电位上升，则节点N2的电位下降，若晶体管Q7的栅电位下降，则节点N2的电位上升。亦即，晶体管Q6和晶体管Q7构成按两者的导通电阻值的比规定其动作的比率型变换器。该变换器将节点N3作为输入端，将节点N2作为输出端，构成驱动用以使输出端子OUT下拉的晶体管Q2的「下拉驱动电路」。

[0048]

图4是表示实施例1的单位移位寄存器电路的动作的时序图。以下参照图4，说明本实施例的单位移位寄存器电路SR的具体动作。即使在这里，由于构成栅线驱动电路30的各单位移位寄存器电路SR的动作基本上都是相同的，仅代表性地说明1个单位移位寄存器电路SR的动作。为了简单起见，就在单位移位寄存器电路SR的时钟端子CK上输入时钟信号CLK1的情况进行说明(例如，图2中的单位移位寄存器电路SR1、SR4等就相当于这种情况)。

[0049]

这里，将该单位移位寄存器电路SR输出的栅线驱动信号设为G_n、将其前级和2级前的单位移位寄存器电路SR的输出信号分别设为G_n-1、G_n-2，将下一级的单位移位寄存器电路SR输出的栅线驱动信号设为G_n+1。另外，为简化说明，假定时钟信号CLK1、CLK2、CLK3、第1起动脉冲SP1和第2起动脉冲SP2的H电平全部相等，将该电平表示为VDD。再者，该电平VDD与高电位侧电源电位VDD1的电平设为相等(即，VDD＝VDD1)。

[0050]

首先，作为初始状态，假定节点N1及节点N3是L(Low：低)电平(VSS)、节点N2是H(High：高)电平(VDD2-Vth(Vth：晶体管的阈值电压))(以下，将该状态称为「复位状态」)。另外，时钟端子CK(时钟信号CLK1)、复位端子RST(下一级的输出信号G_n+1)、第1输入端子IN1(2级前的输出信号G_n-2)、输入端子IN2(前级的输出信号G_n-1)都是L电平。在复位状态，由于晶体管Q1是截止状态(断开状态)、晶体管Q2导通状态(导通状态)，与时钟端子CK(时钟信号CLK1)的电平无关，输出端子OUT(栅线驱动信号G_n)被保持在L电平。亦即，该单位移位寄存器电路SR连接的栅线处于非选择状态。

[0051]

从该状态起，在时刻t1，2级前的输出信号G_n-2(若为第1级的单位移位寄存器电路SR1，则为第1起动脉冲SP1)成为H电平时，该单位移位寄存器电路SR的第1输入端子IN1上被输入这个电平，晶体管Q8变导通。这时，因为节点N2为H电平，晶体管Q9也成为导通，而晶体管Q8被设定在其驱动能力比Q9更充分大，由于晶体管Q8的导通电阻比晶体管Q9的导通电阻充分地低，节点N3由通过晶体管Q8提供的电荷充电，其电平上升。也就是，晶体管Q8基于被输入至第1输入端子IN1的信号，作为对与晶体管Q3的栅极连接的节点N3充电的充电电路起作用。

[0052]

一旦节点N3的电平上升，晶体管Q7就开始导通，节点N2的电平下降。若如此，则晶体管Q9的电阻变高，节点N3的电平急速上升。据此，晶体管Q7达到充分导通。其结果，节点N2成为L电平(VSS)，晶体管Q9成为截止，节点N3变成H电平。

[0053]

为了使节点N3的电平上升，需对连接在它上面的电容元件C2及晶体管Q3的栅·沟道间电容(栅电容)充电，而由于它们的电容值小至输出级的晶体管Q1和电容元件C1的约1/5～1/10的程度，节点N3可以高速地充电。因此，尽管晶体管Q8以并不适合高速充电的源极跟随方式动作，节点N3的电平还是高速地上升至理论值。即，由晶体管Q8充电后的节点N3的电平V3a为V3a≈VDD-Vth...(1)

[0054]

节点N3一旦成为H电平，晶体管Q3就随之成为导通。这时，由于节点N2成为L电平，晶体管Q2成为截止，节点N1的电平上升。

[0055]

为了使节点N1的电平上升，需对电容元件C1及晶体管Q1的栅电容充电，但如上所述，由于它们的电容值比较大，节点N1的高速充电是困难的。再者，由于晶体管Q3以源极跟随方式动作，在短时间内，难于使节点N1的电平上升至理论值(VDD-2×Vth)。因而，如果2级前的输出信号G_n-2的脉冲宽度不是充分宽，则该时的节点N1的电平仅上升至比理论值小的一定电平。

[0056]

在时刻t2，如果2级前的输出信号G_n-2返回至L电平，则晶体管Q8成为截止，而其后，节点N1及节点N3构成浮置状态，另外，由于晶体管Q7、Q9起到触发器的作用，它们的电平被维持。

[0057]

然后，在时刻t3，前级的输出信号G_n-1(若是第1级的单位移位寄存器电路SR1，则为第2起动脉冲SP2)一旦成为H电平，该单位移位寄存器电路SR的第2输入端子IN2就成为H电平，由于通过电容元件C2而电容耦合，节点N3被升压。即，基于输入至第2输入端子IN2的信号，电容元件C2作为将被充电后的节点N3升压的升压电路起作用。

[0058]

由电容元件C2升压后的节点N3的电平，相对于升压前上升前极的输出信号G_n-1的振幅VDD。即，此时的节点N3的电平V3b为：V3b≈2×VDD-Vth...(2)

[0059]

在该状态下，由于晶体管Q3的栅极(节点N3)·源极(节点N1)之间的电压变得足够高，晶体管Q3不在源极跟随方式，而以在非饱和区域的动作(非饱和工作)对节点N1充电。因此，节点N1被高速充电并成为H电平，而且，也无阈值电压Vth的损失，节点N1电平达到VDD1。在这样的节点N1及节点N3处于H电平、节点N2处于L电平的状态(以下，将这个状态称为「设置状态」)下，晶体管Q1成为导通，晶体管Q2成为截止。

[0060]

在其后的时刻t4，前级的输出信号G_n-1返回至L电平时，第2输入端子IN2成为L电平，节点N3的电平随之下降，返回至升压前的VDD-Vth。这时，由于节点N1的电平是VDD1(＝VDD)，晶体管Q3成为截止，但由于节点N1成为浮置，其后节点N1的电平被维持在VDD1(因而设置状态也被维持)。

[0061]

在传统的单位移位寄存器电路的节点N1充电时，由于伴随用以对它充电的晶体管(例如专利文献1的晶体管M3)的阈值电压的损失，即使时钟信号的脉冲宽度设定为充分宽，节点N1也只能上升至VDD1-Vth。即，在本实施例中，节点N1可以充电至比传统技术高的Vth以上的高电平。

[0062]

在成为设置状态的单位移位寄存器电路SR中，晶体管Q1导通，晶体管Q2截止，因此，在时刻t5，时钟端子CK的时钟信号CLK1一旦成为H电平，输出端子OUT的输出信号G_n的电平就上升。这样一来，由于通过电容元件C1及晶体管Q1的栅电容的电容耦合，节点N1的电平上升特定的电压(因此，节点N1有时也被称为「升压节点」)。

[0063]

假定节点N1的寄生电容值比起晶体管Q1的栅电容与电容元件C1的电容值之和来充分小，则根据输出信号G_n而升压的节点N1的电平成为VDD1+VDD(＝2×VDD)。其结果，晶体管Q1的栅·源极间电压被保持在大的值上，输出端子OUT的电平即输出信号G_n追随时钟信号CLK1而高速上升。另外，这时，由于晶体管Q1进行非饱和动作而不伴随阈值电压Vth的那部分损失，输出信号G_n的H电平与时钟信号CLK1的H电平相同，成为VDD。

[0064]

在时刻t5，成为H电平的输出信号G_n在时钟信号CLK1为H电平的期间维持H电平并激活栅线。然后，在时刻t6，时钟信号CLK1返回至L电平时，栅线驱动信号G_n也成为L电平，返回至栅线的非选择状态。这时，节点N1的电平也下降至升压前的VDD1。

[0065]

之后，在时钟信号CLK2成为H电平的时刻t7，下一级的栅线驱动信号G_n+1成为H电平，被输入至复位端子RST，晶体管Q5成为导通。于是，节点N3的电平下降，由于晶体管Q7成为截止，节点N2成为H电平。相应地，晶体管Q4、Q9成为导通，节点N1、N3成为L电平。其结果，晶体管Q1返回至截止状态，晶体管Q2返回至导通的复位状态。

[0066]

汇总以上的动作，在本实施例的单位移位寄存器电路SR中，在第1输入端子IN1及第2输入端子IN2上不被输入信号的期间，处于节点N1为L电平(VSS)、节点N2为H电平(VDD2-Vth)的复位状态，在该期间，由于晶体管Q1截止，晶体管Q2导通，输出端子OUT被维持在低阻抗的L电平(VSS)。而且，按第1输入端子IN1和第2输入端子IN2的顺序输入脉冲信号时，构成节点N2为L电平(VSS)、节点N1为H电平(VDD1)的设置状态。在设置状态下，晶体管Q1导通，晶体管Q2截止，因此，在时钟端子CK的信号(时钟信号CLK1)为H电平的期间，栅线用输出端子OUT成为L电平并激活栅线。之后，输入复位端子RST的信号(下一极的栅线驱动信号G_n+1)时，节点N1及节点N3返回至L电平，节点N2返回至H电平的复位状态。

[0067]

将这样动作的多个单位移位寄存器电路SR进行如图2所示的级联连接，构成了栅线驱动电路30时的动作示于图5的时序图。如该图所示，如果在第1极的单位移位寄存器电路SR1的第1及第2输入端子IN1、IN2上输入了输入信号(起动脉冲)，则其后第1级的单位移位寄存器电路SR1的输出信号G₁一边以同步于时钟信号CLK1、CLK2、CLK3的定时移位，一边作为栅线驱动信号G₁、G₂、G₃…按栅线GL1、GL2、GL3...顺序输出，同时顺序传输至单位移位寄存器电路SR2、SR3...。因此，栅线驱动电路30可以用预定的扫描周期依次驱动栅线GL1、GL2、GL3...。

[0068]

但是，在如图2构成的栅线驱动电路30中，在各单位移位寄存器电路SR的复位端子RST上，由于其下一级的栅线驱动信号G_n+1被输入，该单位移位寄存器电路SR只有在其下一级至少一次动作后才能构成复位状态(即上述的初始状态)。由于各单位移位寄存器电路SR只有经过复位状态才能进行图3所示的通常动作，在通常动作之前，必需进行让伪输入信号从单位移位寄存器电路SR的第1级传输至最终级的伪动作。或者，也可以在各单位移位寄存器电路SR的节点N2与第3电源端子s3(高电位侧电源)之间另设复位用的晶体管，在通常动作前进行强制性充电节点N2的复位动作。但是，在该情况下，需要另外的复位用信号线。

[0069]

如以上所述，依据本实施例的单位移位寄存器电路SR，由于作为充电电路的晶体管Q8对晶体管Q3的栅(节点N3)充电，然后，由于作为升压电路的电容元件C2将充电后的节点N3升压，因此，在提高了晶体管Q3的栅·源极间电压的状态下，进行节点N1的充电(预充电)。也就是，节点N3的升压时的晶体管Q3不是源极跟随方式而是非饱和动作地对节点N1充电，该节点N1的电平高速上升。因而，即使在时钟信号的频率增高，输入至第1及第2输入端子IN1、IN2的信号的脉冲宽度变窄的情况下，也能够对节点N1充分地预充电，防止晶体管Q1的驱动能力下降。另外，由于晶体管Q3进行非饱和工作，不会产生阈值电压部分的损失，可以将节点N1预充电至比传统技术更高的电平，因此，晶体管Q1的驱动能力变得比传统技术更高。因而，可以将单位移位寄存器电路SR级联连接成的移位寄存器电路高速化，从而能够有助于采用所构成的栅线驱动电路的显示装置的高分辨率化。

[0070]

<实施例2>

包含TFT的场效应晶体管是在栅电极上加了阈值电压以上的电压时，通过在半导体基板内隔着栅绝缘膜在栅电极的正下方形成的导电性沟道将漏·源极间电气连接而导通的元件。因而，导通状态的场效应晶体管在栅-沟道间具有一定的静电电容(栅电容)。亦即，可以将半导体基板内的沟道和栅电极作为两电极，将栅绝缘膜作为电介质层的电容元件起作用。这样的电容元件被称为「MOS(Meta1-Oxide Semiconductor)电容元件」。

[0071]

图6是表示实施例2的单位移位寄存器电路SR的结构的电路图。在实施例1中，用电容元件C2构成将被充电后的节点3升压的升压电路，而在本实施例中，将它置换成晶体管Q10的栅电容。晶体管Q10的栅极连接在节点N3上，源极和漏电极共同连接至第2输入端子IN2上。亦即，晶体管Q10作为MOS电容元件起作用。

[0072]

通常，构成形成在半导体集成电路内的电容元件的电介质层的绝缘膜的厚度，由于与晶体管的栅绝缘膜的厚度相同，将电容元件置换成晶体管的栅电容时，可以用与该电容元件相同面积的晶体管代替。

[0073]

依据本实施例的单位移位寄存器电路SR，该电路结构中因为仅将实施例1的电容元件C2置换成MOS电容元件(晶体管Q10的栅电容)，所以与实施例1的单位移位寄存器电路SR同样地动作。因此，可以得到与实施例1同样的效果。

[0074]

晶体管Q10仅在栅·源极间被偏置在阈值电压以上时，即仅在节点N3被充电至H电平时，作为电容元件起作用。如上所述，由于晶体管Q10是用以升压被充电后的节点N3的元件，因此，如果节点N3仅在H电平期间作为电容元件工作，则不存在动作上的问题。

[0075]

换言之，由于在节点N3处于L电平期间，晶体管Q10没有作为电容元件工作，在该期间，即使第2输入端子IN2成为H电平，节点N3也不被升压。因此，输入至第2输入端子IN2的信号不限于前级的输出信号G_n-1，可以使用输入至前级的单位移位寄存器电路SR的时钟信号。例如图3那样，如果在该单位移位寄存器电路SR的时钟端子CK上输入时钟信号CLK1，则其第2输入端子IN2上也可输入时钟信号CLK3。

[0076]

在实施例1的图3的电路结构的场合，例如在时钟端子CK上输入时钟信号CLK1，如果在第2输入端子IN2上输入时钟信号CLK3，则即使节点N3在应该是L电平的复位状态期间，节点N3也被不必要用时钟信号CLK3升压，存在有产生误动作的危险的问题。在本实施例中，在节点N3处于L电平的期间，由于晶体管Q10没有作为电容元件起作用，不会伴随该问题。

[0077]

通常，由于时钟信号的上升速度比单位移位寄存器电路SR的输出信号的上升速度更快，一旦在第2输入端子IN2上输入时钟信号，则节点N3的升压速度变快。其结果，节点N1的充电(预充电)更加被高速化。加之，加到各单位移位寄存器电路SR的输出端子OUT上的负载降低，可抑制输出信号G_n的信号延迟。因而，如果在本实施例的单位移位寄存器电路SR的第2输入端子IN2上输入时钟信号，则可以比实施例1更有助于输出信号的高速化。

[0078]

再者，在图6的电路中，示出了将晶体管Q10的源极和漏极都连接到第2输入端子IN2的结构，但由于都是作为MOS电容元件的同一侧的电极起作用，也可以构成为仅将两者中的任意一方连接到第2输入端子IN2。

[0079]

<实施例3>

如上所述，在实施例1的单位移位寄存器电路SR中，通过在用以对节点N1充电的晶体管Q3的栅极(节点N3)上设置充电电路(晶体管Q8)及升压电路(电容元件C2)，将该节点N3升压至2×VDD-Vth的电平。因此，由于晶体管Q3非饱和工作，可以得到对节点N1高速充电(预充电)的效果。

[0080]

在本实施例中，将该技术也应用到对节点N3充电的晶体管Q8的栅极上，通过在该晶体管Q8的栅极上也设置同样的充电电路和升压电路，将节点N3升压至比实施例1更高的电平。

[0081]

图7是表示实施例3的单位移位寄存器电路的结构的电路图。在本实施例中，单位移位寄存器电路SR中同样设有：基于输入至第1输入端子的信号对节点N3充电的充电电路(第1充电电路)；以及基于输入至第2输入端子IN2的信号将充电后的节点N3升压的升压电路(第1升压电路)。在本实施例中，除了连接在节点N3与第2电源端子s2之间的晶体管Q8之外，第1充电电路还设有连接在与该晶体管Q8的栅极连接的节点N4和第2电源端子s2之间的晶体管Q11；以及连接在节点N4与第3输入端子IN3之间的电容元件C3。另一方面，与实施例1一样第1升压电路用电容元件C2构成。

[0082]

在节点N4与第1电源端子s1之间，连接了具有连接于节点N2的栅极的晶体管Q12。在本实施例中，由晶体管Q6和晶体管Q7构成的变换器(下拉驱动电路)将节点N4作为输入端，将节点N2作为输出端。

[0083]

多个单位移位寄存器电路SR级联连接而构成栅线驱动电路。但是，本实施例中，被连接成：使在第1输入端子IN1上输入3级前(前前前级)的输出信号(设为「G_n-3」)，在第3输入端子IN3上输入2级前的输出信号G_n-2，在第2输入端子IN2上，输入前级的输出信号G_n-1。

[0084]

另外，在本实施例中，级联连接的单位移位寄存器电路SR用各自相位不同的4相的时钟信号驱动。亦即，在各单位移位寄存器电路SR的时钟端子CK上提供4相时钟中预定的1相，移位寄存器电路SR1、SR2、SR3...的复位端子RST按该顺序被激活。

[0085]

又，在第1级(第1段)的单位移位寄存器电路SR1的第1至第3输入端子IN1～IN3上输入3相的起动脉冲，该起动脉冲按第1输入端子IN1、第3输入端子IN3、第2输入端子IN2的顺序被激活。

[0086]

如实施例1所说明过的情况，在图3的单位移位寄存器电路SR中，用2级前的输出信号G_n-2将节点N3(晶体管Q3的栅)充电至VDD-Vth的电平(式1)，其后，用前级的输出信号G_n-1进而将节点N3升压至2×VDD-Vth的电平(式(2))，使晶体管Q3非饱和工作并将节点N1充电(预充电)至VDD1的电平。

[0087]

对此，在本实施例的图7的单位移位寄存器电路SR中，用输入至第1输入端子IN1的3级前的输出信号G_n-3将节点N4(晶体管Q8的栅)充电至VDD-Vth的电平。于是，晶体管Q8成为导通，而这时节点N3的电平仅上升至VDD-2×Vth。但之后，由于输入至第3输入端子IN3的2级前的输出信号G_n-2,节点N4进而被升压至2×VDD-Vth的电平。于是，晶体管Q8非饱和工作，节点N3的电平被高速充电至VDD1(＝VDD)的电平。因而，如果输入至第2输入端子IN2的前级的输出信号G_n-1成为H电平(VDD)，则由于电容元件C2的电容耦合，节点N3的电平上升至2×VDD的电平，节点N1通过晶体管Q3被高速地充电至VDD1的电平。

[0088]

这样，包含在第1充电电路中的晶体管Q11基于输入至第1输入端子IN1的信号，起到对节点N4充电的第2充电电路的作用，另外，电容元件C3基于输入至第3输入端子IN3的信号，起到将充电后的节点N4升压的第2升压电路的作用。

[0089]

依据以上所述的本实施例，由于晶体管Q11及电容元件C3的作用，可以将节点N3的电平升压至比实施例1高出阈值电压Vth的电平(2×VDD)，就可以将节点N1高速充电到该程度。因此，即使在时钟信号的频率提高、其脉冲宽度变得更窄的情况下，也可以抑制驱动能力的下降。因而，可以将单位移位寄存器电路SR级联连接而构成的移位寄存器电路高速化，于是，可以有助于采用了所构成的栅线驱动电路的显示装置的高分辨率化。

[0090]

再者，图7的单位移位寄存器电路SR的具体动作除了节点N3的充电·升压按照被输入至第1至第3输入端子IN1～IN3的3个信号进行以外，其余与实施例1大致相同。因此，将图7的单位移位寄存器电路SR多个级联连接，构成栅线驱动电路后的动作成为如图8的时序图。亦即，如果在第1级的单位移位寄存器电路SR的第1至第3输入端子IN1～IN3上被输入输入信号(起动脉冲)，则其后，第1级的单位移位寄存器电路SR1的输出信号G₁一边以同步于时钟信号CLK1～CLK4的定时被移位，一边作为栅线驱动信号G₁、G₂、G₃、...按栅线GL1、GL2、GL3...顺序被输出，并被依次传输至单位移位寄存器电路SR2、SR3...。从而，栅线驱动电路30可用预定的扫描周期依次驱动栅线GL1、GL2、GL3...。

[0091]

再者，在本实施例中，第1及第2升压电路分别由电容元件C2、电容元件C3构成，若采用用实施例2，则可分别置换成MOS电容元件(图示省略)。

[0092]

在该场合，第3输入端子IN3上输入被输入至2级前的单位移位寄存器电路SR的时钟信号，也可以在第2输入端子IN2上输入被输入至前级的单位移位寄存器电路SR的时钟信号。亦即，例如，如果在该单位移位寄存器电路SR的时钟端子CK上输入时钟信号CLK1，则可在其第3输入端子IN3上输入时钟信号CLK3、在第2输入端子IN2上输入时钟信号CLK4。如前面所述，通常，由于时钟信号的上升速度比单位移位寄存器电路SR的输出信号的上升速度更快，由于使用时钟信号，节点N3及节点N4的升压速度变快，其结果，节点N1的充电(预充电)被进一步高速化。加之，加在各单位移位寄存器电路SR的输出端子OUT上的负载减小，可以抑制输出信号G_n的信号延迟。因而，可以更有助于输出信号的高速化。

[0093]

<实施例4>

如前面所述，各实施例所示的高电位侧电源电位VDD1、VDD2也可以是彼此相同的电平。因此，在本实施例中，将提供高电位侧电源电位VDD1的第2电源端子S2和提供高电位侧电源电位VDD2的第3电源端子用同一端子构成。

[0094]

图9是本实施例的单位移位寄存器电路SR的电路图，实施例1(图3)的单位移位寄存器电路SR是第2电源端子s2和第3电源端子s3用同一端子构成的例子。另外，本实施例对于实施例2(图6)及实施例3(图7)的电路也适用，图示省略。

[0095]

依据本实施例，由于削减了用于电源供给的布线的占有面积，可以有助于栅线驱动电路的高集成化，进而有助于显示装置的小型化。

[0096]

实施例5

如在实施例2中已说明过的那样，包含TFT的场效应晶体管，也可以作为将在导通状态下形成在半导体基板上的沟道和栅电极作为两个电极、将栅绝缘膜作为电介质层的MOS电容元件起作用。

[0097]

图10是表示实施例5的单位移位寄存器电路SR的结构的电路图。在实施例1中，在晶体管Q1的栅·源极间设置节点N1的升压用电容元件C1(升压电容)，而在本实施例中，将它置换成晶体管Q1的栅电容。此时，如图10的电路图所示，就不需要电容元件C1。

[0098]

通常，由于构成在半导体集成电路内形成的电容元件的电介质层的绝缘膜的厚度与晶体管的栅绝缘膜的厚度相同，在将电容元件置换成晶体管的栅电容时，可以用与该电容元件同样面积的晶体管代替。亦即，在图10中，通过将晶体管Q1的栅宽以相当程度的扩展，就可以实现与实施例1的图3的电路等效的升压动作。

[0099]

另外，由于通过扩展晶体管Q1的栅宽使其驱动能力增高，其结果，输出信号G_n的上升及下降速度变快，具有可将本发明的谋求动作的高速化的效果进一步提高的优点。

[0100]

<实施例6>

图11是表示本发明的实施例6的单位移位寄存器电路SR的结构的电路图。

[0101]

单位移位寄存器电路SR的输出级用连接在输出端子OUT与时钟端子CK之间的晶体管Q1(第1晶体管)和连接在输出端子OUT与第1电源端子s1之间的晶体管Q2(第2晶体管)构成。这里，将晶体管Q1的栅极(控制电极)所连接的栅设为节点N1(第1节点)，将晶体管Q2的栅极所连接的节点设为节点N2。

[0102]

在晶体管Q1的栅·源极间(即输出端子OUT与节点N1之间)设置电容元件C1。另外，在节点N1与第2电源端子s2之间，连接晶体管Q3(第3晶体管)，该晶体管Q3的栅极连接在第1输入端子IN1上。在节点N1与第1电源端子s1之间，连接其栅极连接在节点N2上的晶体管Q4。

[0103]

本实施例的单位移位寄存器电路SR，在节点N1与第2输入端子IN2之间设有串联连接的晶体管Q13和电容元件C4。即，晶体管Q13的源极连接在节点N1，漏极连接在电容元件C4的一端，另外，电容元件C4的另一端连接在第2输入端子IN2上。还有，晶体管Q13的栅和漏极相互连接，构成所谓的二极管连接。即，将电容元件C4与晶体管Q13的连接节点(即晶体管Q13的栅和漏极的节点)设为节点N5(第2节点)，则晶体管Q13具有将从节点N5向节点N1的方向作为导通方向的单向性开关元件的功能。

[0104]

在上面定义的节点N5与第2电源端子s2之间连接晶体管Q14(第4晶体管)，其栅极连接在第1输入端子IN1上。另外，在节点N5与第1电源端子s1之间，连接晶体管Q15，其栅极连接在节点N2上。

[0105]

在节点N2与第3电源端子s3之间连接被二极管连接的晶体管Q6，在节点N2与第1电源端子s1之间连接晶体管Q7。晶体管Q7的栅极连接在节点N5上。

[0106]

晶体管Q7被设定成驱动能力(流过电流的能力)比晶体管Q6充分大，该晶体管Q6及晶体管Q7构成用两者的导通电阻值之比规定其动作的比率型变换器。该变换器将节点N5作为输入端，将节点N2作为输出端，构成驱动使输出端子OUT下拉的晶体管Q2的「下拉驱动电路」。

[0107]

另外，如图11所示，在本实施例的单位移位寄存器电路SR中，设置连接在节点N2与第1电源端子s1之间、具有连接至输出端子OUT的栅极的晶体管Q16。该晶体管Q16不会影响到单位移位寄存器电路SR的逻辑动作，其详情后述。

[0108]

本实施例的单位移位寄存器电路SR也用如图2所示的级联连接构成栅线驱动电路30。亦即，在各单位移位寄存器电路SR中，在时钟端子CK上提供3相的时钟信号CLK1、CLK2、CLK3中预定的1个，在复位端子RST上连接下一级的单位移位寄存器电路SR的输出端子OUT。

[0109]

另外，在第1级(第1段)的单位移位寄存器电路SR中，在第1及第2输入端子IN1、IN2上，作为输入信号分别输入第1和第2起动脉冲SP1、SP2。在第2级的单位移位寄存器电路SR中，在第1输入端子IN1上输入上述第2起动脉冲SP2，第2输入端子IN2连接在第1级的单位移位寄存器电路SR1的输出端子OUT上。在第3级以后的单位移位寄存器电路SR中，在第1输入端子上连接其2级前(前前级)的单位移位寄存器电路SR的输出端子OUT，在第2输入端子IN2上，连接其前级的单位移位寄存器电路SR的输出端子OUT。而且，被输出至各单位移位寄存器电路SR的输出端子OUT上的输出信号，作为水平(或垂直)扫描脉冲对栅线GL输出。

[0110]

图12是表示本实施例6的单位移位寄存器电路的动作的时序图。以下，参照图12，说明本实施例的单位移位寄存器电路SR的具体动作。由于构成栅线驱动电路30的各单位移位寄存器电路SR的动作实质上哪一个都是相同的，这里，代表性地说明1个单位移位寄存器电路SR的动作。为了简单，就在单位移位寄存器电路SR的时钟端子CK上输入时钟信号CLK1的情况进行说明(例如，图2的单位移位寄存器电路SR1、SR4等与此对应)。

[0111]

这里，也将该单位移位寄存器电路SR输出的栅线驱动信号设为G_n，将其前级及2级前的单位移位寄存器电路SR的输出信号分别设为G_n-1及G_n-2，将下一级的单位移位寄存器电路SR输出的栅线驱动信号设为G_n+1。另外，为了说明的简单，假定时钟信号CLK1、CLK2、CLK3、第1起动脉冲SP1及第2起动脉冲SP2的H电平全部相等，将其电平表示为VDD。还有，设该电平VDD与高电位侧电源电位VDD1的电平相等(即VDD＝VDD1)。

[0112]

首先，作为初始状态，设想节点N1及节点N5是L(低)电平(VSS)、节点N2是H(高)电平(VDD2-Vth(Vth：晶体管的阈值电压))的复位状态。另外，设时钟端子CK(时钟信号CLK1)、复位端子RST(下一级的输出信号G_n+1)、第1输入端子IN1(2级前的输出信号G_n-2)、第2输入端子IN2(前级的输出信号G_n-1)都是L电平。在复位状态下，该单位移位寄存器电路SR所连接的栅线处于非选择状态。

[0113]

从该状态开始，在时刻t1，2级前的输出信号G_n-2(第1级的单位移位寄存器电路SR1的第1起动脉冲SP1)成为H电平时，该信号被输入至该单位移位寄存器电路SR的第1输入端子IN1，晶体管Q3及晶体管Q14成为导通。这时，由于节点N2为H电平，晶体管Q4、Q15也成为导通，而晶体管Q3、Q14分别设定成比晶体管Q4、Q15充分大的驱动能力，晶体管Q3、Q14的导通电阻分别比Q4、Q15的导通电阻充分低。因此，节点N1、N5分别通过各自的晶体管Q3、Q14被充电，该节点N1、N5的电平上升。即，晶体管Q3基于被输入至第1输入端子IN1的信号，作为对晶体管Q1的栅极所连接的节点N1充电的充电电路起作用。

[0114]

一旦节点N5的电平上升，晶体管Q7就开始导通，节点N2的电平下降。若如此，则晶体管Q15的电阻增高，节点N5的电平急速上升。与此相应，晶体管Q7充分地成导通。其结果，节点N2成为L电平(VSS)，晶体管Q4、Q15成为截止，节点N1、N5成为H电平。

[0115]

这里，为了使节点N5的电平上升，需要将连接在它上的电容元件C4及晶体管Q13的栅电容充电，而由于这些电容值是输出级的晶体管Q1及电容元件C1的约1/5～1/10的程度，节点N5可以比较高速地充电。因此，尽管晶体管14以比较不适于高速充电的源极跟随方式动作，也可以使节点N5的电平高速上升，节点N5被充电至VDD-Vth的电平。

[0116]

另一方面，为了使节点N1的电平上升，需要将电容元件C1及晶体管Q1的栅电容充电，而如上述由于它们的电容值相当大，节点N1的高速充电存在困难。另外，在节点N1充电时，由于晶体管Q3以源极跟随方式动作，在短时间内难以使节点N1的电平上升至理论值(VDD-Vth)。因而，如果2级前的输出信号G_n-2的脉冲宽度不是充分宽，这时的节点N1的电平只上升至比理论值小的一定电平V1a为止。

[0117]

在时刻t2，2级前的输出信号G_n-2返回至L电平时，晶体管Q3、Q14成为截止，其后，节点N1及节点N5成为浮置状态，另外，由于晶体管Q7、Q15执行触发器的动作，它们的电平被维持。

[0118]

然后，在时刻t3，前级的输出信号G_n-1(对于第1级的单位移位寄存器电路SR1是第2起动脉冲SP2)成为H电平时，单位移位寄存器电路SR的第2输入端子IN2成为H电平。于是，由于电容元件C4的电容耦合，充电后的节点N5被升压。

[0119]

由于晶体管Q13作为以从节点N5向节点N1的方向为导通方向的二极管动作，节点N5升压后，通过该晶体管Q13从节点N5向节点N1流过电荷，节点N1的电平被升压。

[0120]

具体地说，由于节点N5的电荷被分配在晶体管Q1的栅电容、电容元件C1、C4上，节点N1的电平上升量ΔV1成为：

ΔV1＝VDD·C4/(C4+C1+CQ1)-Vth...(3)

式(3)的C4是电容元件C4的电容值，C1是电容元件C1的电容值，CQ1是晶体管Q1的栅电容值，Vth是晶体管Q13的阈值电压。这样，晶体管Q13、Q14、电容元件C4构成一种电荷泵电路，作为用电荷泵动作将经晶体管Q3的充电后的节点N1升压的升压电路起作用。

[0121]

再者，在图1 1的单位移位寄存器电路SR中，由于电容元件C1的电容值(C1)及晶体管Q1的栅电容值(QC1)较大，难于将上升量ΔV1的值增大，但如果是将由电容元件C4升压后的节点N1的电平设为达到VDD1以上的程度，则能够容易地实现。即，若将经上述电荷泵动作升压后的节点N1的电平设为V1b，则可以有：

V1b＝V1a+ΔV1≥VDD1...(4)

[0122]

由于该动作，该单位移位寄存器电路SR成为节点N1及节点N5为H电平、节点N2为L电平的设置状态。在设置状态下，晶体管Q1成导通，晶体管Q2成为截止。

[0123]

如先前所述，在传统的单位移位寄存器电路中的节点N1的充电时，该节点N1只上升至VDD-Vth的电平，而在本实施例中，如上式(4)所示，可以将节点N1充电至比传统技术高Vth以上的电平。

[0124]

在其后的时刻t4，前级的输出信号G_n-1从H电平变成L电平时，第2输入端子IN2成为L电平。这样一来，节点N5的电平随之下降，但由于晶体管Q13作为二极管起作用，节点N1的电平不变(设置状态也被维持)。因此，由于上述电荷泵动作，节点N5的电平仅下降相当于从节点N5流向节点N1的电荷量的电压ΔV5(参照图12)。

[0125]

节点N5的电平降低量ΔV5大时，由于晶体管Q7的电阻值上升，则有L电平的节点N2的电位变高之虞。若如此，在其后(时刻t5)，输出端子OUT(输出信号G_n)的电平上升，由于晶体管Q2的栅·漏极间的叠加电容，节点N2的电平再上升时，晶体管Q2导通，产生了所谓输出信号G_n的电平下降的问题。晶体管Q16是用以防止该问题发生的装置。即，通过将晶体管Q16在输出信号G_n成为H电平时设导通并将节点N2固定在低电位侧电源电位VSS，防止晶体管Q2不必要地成导通。当然，在节点N5的电平下降量ΔV5小，不担心产生上述问题发生的情况下，也可以不设置晶体管Q16。

[0126]

在处于设置状态的单位移位寄存器电路SR中，由于晶体管Q1导通，晶体管Q2截止，在时刻t5，时钟端子CK的时钟信号CLK1成为H电平时，输出端子OUT的输出信号G_n的电平上升。于是，通过电容元件C1和晶体管Q1的栅电容的电容耦合，节点N1的电平上升特定的电压。

[0127]

若假定节点N1的寄生电容值比起晶体管Q1的栅电容和电容元件C1的电容值之和充分小，则根据输出信号G_n经升压的节点N1的电平V1c成为：

V1c＝V1b+VDD≥2×VDD...(5)

从式(5)可知，在节点N1按照输出信号G_n升压后，晶体管Q1的栅·源极间电压比实施例1进一步增大，输出端子OUT的电平即输出信号G_n追随于时钟信号CLK1，更高速地上升。另外，由于晶体管Q1非饱和工作，没有阈值电压Vth部分的损失，输出信号G_n的H电平跟时钟信号CLK1的H电平一样成为VDD。

[0128]

在时刻t5，成为H电平的输出信号G_n在时钟信号CLK1为H电平期间，维持H电平并激活栅线。然后，在时刻t6，时钟信号CLK1返回至L电平时，栅线驱动信号G_n也成为L电平，返回至栅线的非选择状态。这时，节点N1的电平也下降而成为升压前的电平。

[0129]

在之后的时刻t7时钟信号CLK2成为H电平，在该定时下一级的栅线驱动信号G_n+1就成为H电平，因此，它被输入至复位端子RST，晶体管Q5成导通。从而，节点N5的电平下降，晶体管Q7成为截止，因此，节点N2成为H电平。相应地，晶体管Q4成导通，将节点N1置于L电平。其结果，返回到晶体管Q1截止、晶体管Q2导通的复位状态。

[0130]

汇总以上的动作，在本实施例的单位移位寄存器电路SR中，在第1输入端子IN1和第2输入端子IN2上没有输入信号的期间，处于节点N1是L电平(VSS)、节点N2是H电平(VDD2-Vth)的复位状态，在此期间，由于晶体管Q1处于截止状态，晶体管Q2处于导通状态，输出端子OUT被维持在低阻抗的L电平(VSS)。而且，若按第1输入端子IN1及第2输入端子IN2的顺序输入脉冲信号，则节点N2成为L电平(VSS)，节点N1成为比高电位侧电源电位VDD1更高的H电平的设置状态。在设置状态下，由于晶体管Q1导通、晶体管Q2截止，在时钟端子CK的信号(时钟信号CLK1)是H电平的期间，栅线用输出端子OUT成为H电平并激活栅线。其后，在复位端子RST上输入信号(下一级的栅线驱动信号G_n+1)时，返回至节点N1及节点N5为L电平、节点N2为H电平的复位状态。

[0131]

如果将这样动作的多个单位移位寄存器电路SR进行图2所示的级联连接而构成栅线驱动电路30，则其动作与上面所示的图5的时序图所示的相同。

[0132]

如以上所述，依据本实施例的单位移位寄存器电路SR，作为充电电路的晶体管Q3对晶体管Q1的栅极(节点N1)充电，接着，由晶体管Q13、Q14及电容元件C4构成的升压电路(电荷泵电路)将充电后的节点N1升压，因此，即使在时钟信号的频率增高，输入至第1及第2输入端子IN1、IN2的信号的脉冲宽度变窄的情况下，也能够将节点N1充分地预充电，可防止晶体管Q1的驱动能力的低下。另外，由于升压电路的电荷泵动作，可以将节点N1预充电至比传统技术高的电平，因此，晶体管Q1的驱动能力变得比传统技术更高。因而，可以将单位移位寄存器电路SR级联连接而构成的移位寄存器电路高速化，从而，能够有助于采用所构成的栅线驱动电路的显示装置的高分辨率化。

[0133]

<实施例7>

图13是表示实施例7的单位移位寄存器电路SR的结构的电路图。如该图所示，在本实施例中，将构成升压电路的电容元置换成由晶体管Q17产生的MOS电容元件。即，晶体管Q17的栅极连接在节点N5，源极和漏极一同连接在第2输入端子IN2上。

[0134]

依据本实施例的单位移位寄存器电路SR，由于其电路结构仅是将实施例6的电容元件C4置换成MOS电容元件(晶体管Q17的栅电容)，因此与实施例6的单位移位寄存器电路SR同样动作。从而，可以得到与实施例6同样的效果。

[0135]

仅在栅·源极间被偏置在阈值电压以上时，即仅在节点N5被充电至H电平时，晶体管Q17才作为电容元件起作用。如向节点N1提供电荷那样，晶体管Q17也可将被充电后的节点N5升压，因此，如果它仅在节点N5处于H电平期间作为电容元件起作用，则没有动作上的问题。

[0136]

换言之，由于晶体管Q17在节点N5处于L电平期间没有作为电容元件起作用，在该期间，即使第2输入端子IN2成了H电平，节点N5也不会被升压。因此，在第2输入端子IN2上输入的信号不限于前级的输出信号G_n-1，可以使用被输入至前级的单位移位寄存器电路SR的时钟信号。例如，如图11所示，如果在该单位移位寄存器电路SR的时钟端子CK上输入时钟信号CLK1，则在其第2输入端子IN2上也可以输入时钟信号CLK3。

[0137]

在实施例6的图11的电路结构情况下，例如，如果在时钟端子CK上输入时钟信号CLK1，在第2输入端子IN2上输入时钟信号CLK3，则即使在节点N5应为L电平的复位状态期间，也没有节点N5由时钟信号CLK3不必要地升压而产生误动作的危险。在本实施例中，节点N5在L电平期间，晶体管Q17不作为电容元件起作用，因此不会伴随该问题。

[0138]

通常，由于时钟信号的上升速度比单位移位寄存器电路SR的输出信号的上升速度快，若在第2输入端子IN2上输入时钟信号，则节点N5的升压速度变快。其结果，节点N1的充电(预充电)被进一步高速化。此外，加在各单位移位寄存器电路SR的输出端子OUT上的负载减小，可以抑制输出信号G_n的信号延迟。因而，如果在本实施例的单位移位寄存器电路SR的第2输入端子IN2上输入时钟信号，则可以更加有助于输出信号比实施例6更高速化。

[0139]

再者，在图13的电路中，示出了将晶体管Q17的源极和漏极都连接于第2输入端子IN2的结构，但由于都是作为MOS电容元件的同一侧的电极起作用，也可构成为仅是两者中的任意一方连接至第2输入端子IN2。

[0140]

<实施例8>

在实施例6、7中，高电位侧电源电位VDD1、VDD2也可为相同的电平。因此，在本实施例中，将与实施例4同样提供高电位侧电源电位VDD1的第2电源端子s2，和提供高电位侧电源电位VDD2的第3电源端子s3用同一个端子构成。

[0141]

图14是本实施例的单位移位寄存器电路SR的电路图，是在实施例6(图11)的单位移位寄存器电路SR中将第2电源端子s2和第3电源端子s3用同一个端子构成的例子。

[0142]

依据本实施例，由于削减了用以电源供给的布线的占有面积，可以有助于栅线驱动电路的高集成化，进而有助于显示装置的小型化。

[0143]

<实施例9>

图15是表示实施例9的单位移位寄存器电路SR的结构的电路图。在实施例6中，在晶体管Q1栅·源极间设有节点N1升压用的电容元件C1(升压电容)，而在本实施例中，将它置换成晶体管Q1的栅电容。这时，如图15的电路图所示，不再需要电容元件C1。

[0144]

通常，由于构成在半导体集成电路内形成的电容元件的电介质层的绝缘膜的厚度与晶体管栅绝缘膜的厚度相同，在将电容元件置换成晶体管的栅电容时，可用与该电容元件同样面积的晶体管代替。即，在图15中，采用将晶体管Q1的栅宽进行相当程度的扩展，可以实现与实施例6的图11的电路等同的升压动作。

[0145]

另外，通过将晶体管Q1的栅宽度加宽，其驱动能力增高，其结果，输出信号G_n的上升及下降速度变快，具有可进一步提高本发明的实现动作高速化的效果的优点。

[0146]

<实施例10>

图16是表示实施例10的单位移位寄存器电路的结构的电路图。如该图所示，本实施例是在实施例1的单位移位寄存器电路SR(图3)上连接了向晶体管Q3的漏极提供预定的电位VDD4的电压发生电路32的电路。

[0147]

该电压发生电路32具有：被供给高电位侧电源电位VDD3的第4电源端子s4；用以输出电位VDD4的电压输出端子VT；被输入预定的时钟信号的至少1个时钟输入端子(图16中，代表性地示出时钟信号CLK1)。在本实施例中，作为输入至该时钟输入端子上的时钟信号，使用驱动级联连接的多个单位移位寄存器电路SR(即，栅线驱动电路30)的多相时钟信号中的任意一个(图16中，代表性地示出时钟信号CLK1)。

[0148]

电压发生电路32是基于加到第4电源端子s4的电位VDD3和输入至时钟输入端子的时钟信号来生成比电源电位VDD3高的输出电位VDD4的电路。另外，该电位VDD4是将低电位侧电源电位VSS作为基准的、比各时钟信号的振幅(H电平的电位)更高的电位。

[0149]

图17表示一例电压发生电路32的具体电路结构。为了得到高电位输出，该电压发生电路32使用了电荷泵电路CP。该电荷泵电路CP由晶体管Q20、Q21及电容元件C5构成。另外，在该电荷泵电路CP的输出端即电压输出端子VT上，设有电容元件C6。

[0150]

在本实施例中，将该电压发生电路32(电荷泵电路及稳定化电容C6)与移位寄存器电路形成在同一基板上。电荷泵电路基本上由至少2个整流元件(二极管元件)和至少1个电容元件构成。在本实施例中，作为二极管元件，使用作了二极管连接的、与用于移位寄存器电路结构相同的晶体管Q20、Q21。另外，作为电容元件，使用与像素电容(图1示出的电容27)相同结构的电容元件C5。电容元件C6用以使电荷泵电路CP的输出稳定。它也可以使用与像素电容相同结构的电容。这样一来，可以将电压发生电路与移位寄存器和像素电路并行地形成，因此，不会伴随制造工序的增加，并可抑制制造成本的增加。

[0151]

如图17所示，作为二极管元件的晶体管Q20、Q21(以下分别称为「二极管元件Q20」、「二极管元件Q21」)被串联连接在提供高电位侧电源电位VDD3的第4电源端子s4与用以输出输出电位VDD4的电压输出端子VT之间。二极管元件Q20、Q21共同连接成第4电源端子s4一侧构成阳极、电压输出端子VT构成阴极。

[0152]

电容元件C5连接在二极管元件Q20、Q21之间的连接节点(以下称为节点N6)与时钟输入端子CK1之间。由于该电容元件C5是用以重复进行将节点N6升压的电荷泵动作的元件，在时钟输入端子CK1上输入任意的时钟信号即可。作为该时钟信号，可以利用驱动各单位移位寄存器电路SR的时钟信号CLK1～CLK3中的任意一个。若如此，没有必要另行设置用以驱动电荷泵电路CP的时钟信号发生电路，可以抑制电路规模的增大。在本实施例中，在图17的电路的时钟输入端子CK1上输入时钟信号CLK1。以下，将电容元件C5称为「电荷泵电容」。

[0153]

另一方面，电容元件C6是在从电压输出端子VT向负载(单位移位寄存器电路SR的节点N1)流过电流时，用以稳定输出电位VDD4的电容，被连接在电压输出端子VT与提供低电位侧电源电位VSS的第1电源端子s1之间。以下，将电容元件C6称为「稳定化电容」。再者，稳定化电容C6的一端的连接端不限于第1电源端子s1，只要是供给一定电压的低阻抗节点即可，不论其连接端如何。

[0154]

以下，说明图17的电路的动作。将构成电压发生电路32的各晶体管的阈值电压设为Vth。

[0155]

由于第4电源端子s4被提供电位VDD3时二极管Q20处于导通状态，节点N6的电位成为VDD3-Vth。并且，由于该节点N6的电位，二极管Q21成为导通，电压输出端子VT的电位成为VDD3-2×Vth。

[0156]

其后，时钟信号CLK1(振幅VDD)上升时，由于电荷泵电容C5的耦合，节点N6被升压。如果忽略节点N6的寄生电容，则节点N6的电位上升至VDD3-Vth+VDD。由于该节点N6的电位上升，二极管Q21处在导通状态，从节点N6向电压输出端子VT流过电流。于是，电压输出端子VT的电平上升一定量，相反地，节点N6的电平降低电荷流出的部分。

[0157]

其后，若时钟信号CLK1下降，由于电荷泵的电容C5的耦合，节点N6的电位被降低。由于刚才节点N6被升压时，电荷从该节点N6向电压输出端子VT流出，电位降低后的节点N6的电平比升压前(时钟信号CLK1上升前)的VDD3-Vth更低。但是，由于节点N6的电位一降低二极管Q20就处于导通状态，节点N6立刻被充电，返回至VDD3-Vth。

[0158]

再者，由于刚才节点N6被升压时，电压输出端子VT的电位上升，当节点N6的电位变得比电压输出端子VT更低，但是由于二极管Q21阻止从电压输出端子VT向节点N6方向的电流，电压输出端子VT的电位上升后的状态被维持。

[0159]

之后，每当输入时钟信号CLK1，就重复以上的动作，最终，电压输出端子VT的电位VDD4达到VDD3-2×Vth+VDD。

[0160]

这里，假定上述的电位VDD1～VDD3的值全部相等，其值与时钟信号CLK1～CLK3的H电平相同为VDD，则最终的电压发生电路32的输出电位VDD4成为2×VDD-2×Vth，它构成晶体管Q3的漏极电位。在同样的假定下，例如，实施例1的单位移位寄存器电路SR的晶体管Q3的漏极电位是VDD(＝VDD2)。即，依据本实施例的单位移位寄存器电路SR，即使在高电位侧电源电位的各电位与时钟信号CLK1～CLK3的H电平是同样电位VDD的情况下，也可用电压发生电路32在晶体管Q3的漏极上提供更高的电位VDD4(＝2×VDD-2×Vth)。

[0161]

因而，在本实施例中，晶体管Q3可以将晶体管Q1的栅极(节点N1)充电(预充电)至比实施例1时更高的电位。其结果，输出信号G_n的输出时的晶体管Q1的导通电阻变小，输出信号G_n的上升及下降被高速化，可以得到所谓能够使晶体管电路动作的高速化的效果。另外，反过来说，尽管减小了晶体管Q1的沟道宽度，但还是可以抑制输出信号G_n的上升及下降速度的降低，因此能够减小移位寄存器电路的占有面积。

[0162]

下面，具体地说明本实施例的效果。这里也将时钟信号CLK1～CLK3各自的振幅(H电平的电位)设为VDD，在图1 6的电路中，晶体管Q3的栅极(节点N3)根据2级前的输出信号G_n-2由晶体管Q8充电时该节点N3的电位，由该输出信号G_n-2的H电平的电位决定。如实施例1的说明那样，如果时钟信号CLK1～CLK3的振幅是VDD，则各单位移位寄存器电路SR的输出信号的H电平也是VDD。

[0163]

节点N3的充电由晶体管Q8在饱和区域的动作来执行，充电后节点N3的电位伴随着晶体管Q8的阈值电压(Vth)部分的损失，成为VDD-Vth。因此，其后，节点N3随着前级的输出信号G_n-1(振幅VDD)用电容C2被升压时的该节点N3的电位，如果忽略节点N3的寄生电容，则成为2×VDD-Vth。

[0164]

因而，在该时刻，如果晶体管Q3的漏极电位(即电压发生电路32的输出电位VDD4)为2×VDD-2×Vth以上，则晶体管Q3可以将节点N1充电(预充电)至2×VDD-2×Vth的电位。如前面所述，由于电压发生电路32的输出电位VDD4被表示为VDD3-2×Vth+VDD，如果提供给电压发生电路32的电源电位VDD3为VDD以上，则满足条件。此时，晶体管Q1的栅·源极间电压成为2×VDD-2×Vth。其后，输出信号G_n的输出时的晶体管Q1的导通电阻由该时晶体管Q1的栅·源极间电压决定。

[0165]

通常，提供给移位寄存器的高电位侧电源电位一般被设定成等于时钟信号的H电平。例如，作为传统例，可举出如上述专利文献1图7的电路，如果高电位侧电源电位(VON)及时钟信号的H电平的电位均为VDD，则节点N1被充电时的电位成为VDD-Vth。由于晶体管Q1(相当于专利文献1的晶体管M1)的导通电阻正比于其栅·源极间电压，在本实施例中，对于该传统例，可以将晶体Q1的导通电阻值取为(VDD-Vth)/(2×VDD-2×Vth)＝1/2倍，即一半。

[0166]

再者，在图16的电路中，晶体管Q8的漏极被供给一定的电位VDD1，但也可将它与栅一同连接到第1输入端子IN1。即，也可以将晶体管Q8二极管连接到第1输入端子IN1与节点N3之间。以下所示的实施例也一样。此时，由于输入至第1输入端子IN1的2极前的输出信号G_n-2也作为用以充电节点N3的电源起作用，可以省略第2电源端子s2及向它供给电位VDD1的电源，有助于电路的缩小。

[0167]

另外，在本实施例中，作为将电压发生电路32(电荷泵电路CP及稳定化电容C6)与移位寄存器电路形成在同一基板内的情况作了说明，但也可以将其构成要素的全部或一部分形成在基板的外部并加以连接。这种情况下，可以抑制该基板面积的增大，但由于需要将用以连接基板内的电路与电压发生电路32(或其一部分)的外部连接端子设置在基板上，增加了该部分的端子数。

[0168]

例如，考虑将电压发生电路32的电荷泵电路CP的二极管元件与移位寄存器电路形成在同一基板上，将电容元件(电荷泵电容及稳定化电容)置于外部。这种情况下，通过使用与移位寄存器电路的元件相同结构的晶体管作为二极管元件，可以简化制造工序，且容易实现电容元件的大容量化。另外，例如，如果将二极管元件及稳定化电容外置，将电荷泵电容形成在基板内，则可以得到能够减小电路的寄生电容的优点。

[0169]

<实施例11>

在图17所示的电压发生电路32中，时钟信号CLK1的上升时通过电荷泵电容C5向电压输出端子VT供给电荷，但一旦它下降，向电压输出端子VT的电荷供给就消失。因此，时钟信号CLK1在L电平期间，电压发生电路用蓄积在电压稳定化电容C6中的电荷向负载(单位移位寄存器电路SR的节点N1)提供电流。即，时钟信号CLK1在L电平期间仅是稳定化电容C6的电荷被放电，因此，电压输出端子VT的电位(电位VDD4)下降。

[0170]

图18是表示实施例11的电压发生电路32的结构的电路图。该电压发生电路32具有相互并联连接的3个电荷泵电路CP1～CP3。

[0171]

电荷泵电路CP1由被二极管连接的晶体管(二极管元件)Q20a、Q21a以及连接在其间的节点N6a和时钟输入端子CK1a之间的电荷泵电容C5a构成。同样，电荷泵电路CP2由二极管元件Q20b、Q21b以及连接在其间的节点N6b和时钟输入端子CK1b之间的电荷泵电容C5b构成。电荷泵电路CP3由二极管元件Q20c、Q21c以及连接在其间的节点N6c和时钟输入端子CK1c之间的电荷泵电容C5c构成。亦即，图18的电荷泵电路CP1～CP3各为与图17所示的电荷泵电路CP相同结构的电路。

[0172]

在这些电荷泵电路CP1～CP3各自的时钟输入端子CK1a～CK1c上输入相位各不相同的时钟信号。本实施例中，作为这些时钟信号，使用驱动移位寄存器电路(栅线驱动电路30)的时钟信号CLK1～CLK3。即如图18所示，分别在时钟输入端子CK1a上输入时钟信号CLK1、在时钟输入端子CK1b上输入时钟信号CLK2、在时钟输入端子CK1c上输入时钟信号CLK3。

[0173]

因而，在图18的电压发生电路32中，在电压输出端子VT上，在时钟信号CLK1的上升时，从电荷泵电路CP1供给电荷，在时钟信号CLK2的上升时，从电荷泵电路CP2供给电荷，在时钟信号CLK3的上升时，从电荷泵CP3供给电荷。即，在电压输出端子VT上依次用时钟信号CLK1～CLK3供给电荷，解决了上述的电压输出端子VT的电位降低的问题。

[0174]

在本实施例中，用3个电荷泵电路构成电压发生电路32，但在电压输出端子VT的电平容许某种程度降低的情况下，电压发生电路32设置的电荷泵电路也可以是1个(即与实施例10相同)或2个。例如，即使在使用2个电荷泵电路时，与实施例10比较，由于向电压输出端子VT供给电荷的频度加倍，可以抑制电压输出端子VT的电位降低。

[0175]

<实施例12>

实施例12中，提出了可比实施例10更加提高输出电位VDD4的电压发生电路32。

[0176]

图19是表示实施例12的电压发生电路32的结构的电路图。在本实施例中，电压发生电路32也由电荷泵电路CP和稳定化电容C6构成，但电荷泵电路CP的结构与图17的不同。

[0177]

如图19所示，本实施例的电荷泵电路CP是将图17的晶体管Q20置换成由晶体管Q22、Q23及电容元件C7构成的电路的电荷泵电路。

[0178]

晶体管Q22连接在作为二极管元件Q21的阳极的节点N6与第4电源端子s4之间。晶体管Q23连接在第4电源端子s4与晶体管Q22的栅节点(节点N7)之间，其栅连接在节点N6上。电容元件C7连接在节点N7与时钟输入端子CK2之间。

[0179]

在时钟输入端子CK1、CK2各端子上，输入彼此相位不同的(取H电平的活性期间不重复)时钟信号。作为这些时钟信号，可以使用驱动晶体管电路(栅线驱动电路30)的时钟信号CLK1～CLK3中的2个。在本实施例中，如图19所示，假定在时钟输入端子CK1上输入时钟信号CLK1，在时钟输入端子CLK2上输入时钟信号CLK2。

[0180]

下面，就本实施例的电压发生电路32的电荷泵电路CP的动作进行说明。这里，也将时钟信号CLK1～CLK3的振幅设为VDD，将电压发生电路32的各晶体管的阈值电压设为Vth。

[0181]

如实施例10中说明过的那样，在图17的电路的节点N6上，用晶体管Q20充电至VDD3-Vth的电平，与之相对比，在图19的电荷泵电路CP的节点N6用由晶体管Q22、Q23及电容元件C7构成的电路充电至VDD3的电平。其理由是，由于在时钟信号CLK2上升时，晶体管Q22的栅节点(节点N7)被升压，这时，晶体管Q22进行非饱和动作并将节点N6充电。

[0182]

因而，在本实施例的电荷泵电路CP中，如果时钟信号CLK1上升且节点N6升压，该节点N6的电位上升至VDD3+VDD。由于该节点N6的电位上升，二极管元件Q21成为导通，从节点N6向电压输出端子VT流过电流。于是，电压输出端子VT的电平上升一定的量，反过来，节点N6的电平仅降低电荷流出的部分。

[0183]

再者，在节点N6升压时，晶体管Q23进行非饱和动作，因此，节点N7被充电至与第4电源端子s4相同的VDD3。这时，由于节点N6已被升压，从电位关系看，晶体管Q22的第4电源端子s4一侧构成源极，节点N6一侧构成漏极，而由于其栅极(节点N7)与源极(第4电源端子s4)的电位相等，从节点N6向第4电源端子s4不流过电流，即，晶体管Q22从第4电源端子s4向节点N6进行充电，而作为阻止其反方向的电流的整流元件起作用。

[0184]

另外，刚才节点N6被升压时，电压输出端子VT的电位上升，因此节点N6一方的电位比电压输出端子VT低，但由于二极管元件Q21阻止从电压输出端子VT向节点N6的方向的电流，电压输出端子VT的电位被维持在已上升的状态。

[0185]

其后，时钟信号CLK1下降时，通过电荷泵电容C5的耦合，节点N6的电位被拉下。这时，节点N6的电平比其升压前(时钟信号CLK1上升前)的VDD3低。但是，接着时钟信号CLK2上升时，由于晶体管Q22再次进行非饱和动作并将节点N6充电，该节点N6的电平返回至VDD3。

[0186]

其后，每当时钟信号CLK1、CLK2被输入，就重复以上的动作，最终，电压输出端子VT的电位成为VDD3-Vth+VDD。这里，上述的电位VDD1～VDD3的值全部相等，如果假定将该值与时钟信号CLK1～CLK3的H电平同为VDD，则最终的电压发生电路32的输出电位VDD4成为2×VDD-Vth。

[0187]

这样，在本实施例的电荷泵电路CP中，由于晶体管Q22以非饱和动作将节点N6充电，节点N6的节点被充电至比实施例10高出晶体管阈值电压Vth的部分。相应地，由时钟信号CLK1产生的节点N6的升压时的电平也高出Vth，其结果，最终的电压输出端子VT的电位也可以比实施例10高出Vth的部分。

[0188]

再者，在本实施例中，示出了在电压发生电路32的时钟输入端子CK1、CK2上输入各时钟信号CLK1、CLK2的例子，而如前所述，在时钟输入端子CK1、CK2上输入的信号也可以是彼此相位不同(活性期间不相重叠)的时钟信号。因此，也可以是例如时钟信号CLK1、CLK3的组合，或者时钟信号CLK2、CLK3的组合。

[0189]

另外，在图19的电荷泵电路CP中，由于电容元件C7也可以仅升压晶体管Q22的栅极，电容元件C7的电容值也可以比电荷泵电容C5小。同样，由于晶体管Q23也仅充电晶体管Q22的栅极，其导通电阻也可以比晶体管Q22高。

[0190]

<实施例13>

图20是表示实施例13的电压发生电路32的结构的电路图。该电压发生电路32与实施例11一样，具有相互并联连接的3个电荷泵电路CP1～CP3。但是，在本实施例中，电荷泵电路CP1～CP3的各电路具有与示于图19的电荷泵电路CP相同的结构。

[0191]

在电荷泵电路CP1～CP3各自的时钟输入端子CK1a～CK1c(对应于图19的时钟输入端子CK1)上，输入各个相位不同的时钟信号。在本实施例中，作为这些时钟信号，使用驱动移位寄存器电路(栅线驱动电路30)的时钟信号CLK1～CLK3。即如图20所示，分别在电荷泵电路CP1的时钟输入端子CK1a上输入时钟信号CLK1，在电荷泵电路CP2的时钟输入端子CK1b上输入时钟信号CLK2，在电荷泵电路CP3的时钟输入端子CK1c上输入时钟信号CLK3。

[0192]

而且，在电荷泵电路CP1的时钟输入端子CK2a上输入与时钟输入端子CK1a的时钟信号CLK1相位不同的时钟信号CLK2。同样，在电荷泵电路CP2的时钟输入端子CK2b上输入与时钟输入端子CK1b的时钟信号CLK2相位不同的时钟信号CLK3。在电荷泵电路CP3的时钟输入端子CK2c上输入与时钟输入端子CK1c的时钟信号CLK3相位不同的信号CLK1。

[0193]

因而，在图20的电压发生电路32中，在时钟信号CLK1上升时，从电荷泵电路CP1向电压输出端子VT供给电荷，在时钟信号CLK2上升时，从电荷泵电路CP2向电压输出端子VT供给电荷，在时钟信号CLK3上升时，从电荷泵电路CP3向电压输出端子VT供给电荷。亦即，在电压输入端子VT上，用时钟信号CLK1～CLK3的任意一个在大部分期间供给电荷，从而电压输出端子VT的电位降低的问题得以解决。

[0194]

在本实施例中，也就在电压输出端子VT的电平容许有某种程度降低的情况下，电压发生电路32设置的电荷泵电路也可为1个(即与实施例12相同)或2个。

[0195]

<实施例14>

图21是表示实施例14的单位移位寄存器电路的结构的电路图。如该图所示，本实施例的单位移位寄存器电路SR是在用4相的时钟信号CLK1～CLK4驱动的实施例3的单位移位寄存器电路SR(图7)上连接了向在晶体管Q3的漏极供给预定电位VDD4的电压发生电路32的单位移位寄存器电路。

[0196]

电压发生电路32是基于加到第4电源端子s4上的电位VDD3、输入至时钟输入端子的时钟信号而生成比电位VDD3高的电位VDD4的电路。另外，该电位VDD4比各时钟信号的H电平的电位或供给单位移位寄存器电路SR的其它高电位侧电源电位VDD1、VDD2高的电位。

[0197]

图22表示一例本实施例的电压发生电路32的具体电路结构。该电压发生电路32与图17一样，用电荷泵电路CP及稳定化电容C6构成，但电荷泵电路CP的结构与图17不同。亦即，在本实施例中，在图17的电荷泵电路CP上，在二极管元件Q21与电压输出端子VT之间夹入被二极管连接的晶体管Q24(二极管元件)，并设置连接在二极管元件Q21、Q24之间的节点N8与时钟输入端子CLK2之间的电容元件C8(电荷泵电容)。

[0198]

在时钟输入端子CK1、CK2的各端子上，输入彼此相位不同的(取H电平的活性期间不重复的)时钟信号。作为这些信号，可以使用驱动移位寄存器电路(栅线驱动电路30)的时钟信号CLK1～CLK4中的2个。在本实施例中，如图22所示，在时钟输入端子CK1上输入时钟信号CLK1，在时钟输入端子CK2上输入时钟信号CLK2。

[0199]

如果假定高电位侧电源电位VDD1～VDD4与时钟信号CLK1～CLK4的H电平相等，则因为由二极管元件Q20、Q21及电荷泵电容C5构成的电路具有与图17相同的结构，电荷泵动作使节点N8的电位上升至2×VDD-2×Vth。在图22的电路中，通过电荷泵电容C8及二极管元件Q24进行电荷泵动作，可以将电压输出端子VT的电位(VDD4)置于比节点N8更高出VDD-Vth的电位(3×VDD-3×Vth)。

[0200]

也就是说，本实施例的电压发生电路32的电荷泵电路CP包含2级电荷泵电路，比起传统技术(专利文献1的图7)来，可以将单位移位寄存器电路SR的节点N1充电至3倍高的电位。因而，可以使单位移位寄存器电路SR的输出信号G_n输出时的晶体管Q1的栅·源极间的电压变成3倍。换言之，可以将此时的导通电阻变为3分之1，输出信号G_n的上升/下降被再次高速化。

[0201]

从实施例10、14可知，依据本发明，在使用图16所示的3相时钟信号的移位寄存器电路中，用由图17所示的2个二极管元件和1个电荷泵电容构成的1级电荷泵电路构成电压发生电路32，能够使晶体管Q1的栅·源极间的电压达到传统技术的2倍。另外，在使用图21所示的4相时钟信号的移位寄存器电路中，用由如图22的3个二极管元件和2个电荷泵电容构成的2级电荷泵电路构成电压发生电路32，可以使晶体管Q1的栅·源极间电压达到传统技术的3倍。亦即，在使用n相时钟信号的移位寄存器电路中，使用由串联连接的n-1个二极管元件和连接在它们之间的n-2个的连接节点的各个节点上的n-2个电荷泵电容所构成的n-2级的电荷泵电路构成电压发生电路32，可以将晶体管Q1的栅·源极电压达到传统技术的n-1倍。但是，需要在各晶体管的耐压的限度范围内设定电压。

[0202]

<实施例15>

在本实施例中，如实施例14所示，示出了在移位寄存器电路使用4相的时钟信号CLK1～CLK4驱动的情况下，防止电压输出端子VT的电位(VDD4)下降的技术。

[0203]

图23是表示实施例15的电压发生电路32的结构的电路图。在该电压发生电路32中，设有用于实施例11的相互并联连接的4个电荷泵电路CP1～CP4。在本实施例中，电荷泵电路CP1～CP4的每个电路具有与图22所示的电荷泵电路CP相同的结构。

[0204]

在这些电荷泵电路CP1～CP4各自的时钟输入端子CK2a～CK2d(对应于图22的时钟输入端子CK2)上，输入驱动移位寄存器电路(栅线驱动电路30)的时钟信号CLK1～CLK4中的任意一个。即，如图23所示，分别在电荷泵电路CP1的时钟输入端子CK2a上输入时钟信号CLK2，在电荷泵电路CP2的时钟输入端子CK2b上输入时钟信号CLK3，在电荷泵电路CP3的时钟输入端子CK2c上输入时钟信号CLK4，在电荷泵电路CP4的时钟输入端子CK2d上输入时钟信号CLK1。

[0205]

然后，在电荷泵电路CP1的时钟输入端子CK1a上，输入与时钟输入端子CK2a的时钟信号CLK2相位不同的时钟信号CLK1。在电荷泵电路CP2的时钟输入端子CK1b上，输入与时钟输入端子CK2b的时钟信号CLK3相位不同的时钟信号CLK2。在电荷泵电路CP3的时钟输入端子CK1c上，输入与时钟输入端子CK2c的时钟信号CLK4相位不同的时钟信号CLK3。在电荷泵电路CP4的时钟输入端子CK1d上，输入与时钟输入端子CK2d的时钟信号CLK1相位不同的时钟信号CLK3。

[0206]

因而，在图23的电压发生电路32中，在电压输出端子上，在时钟信号CLK1的上升时从电荷泵电路CP4供给电荷，在时钟信号CLK2的上升时从电荷泵电路CP1供给电荷，在时钟信号CLK3的上升时从电荷泵电路CP2供给电荷，在时钟信号CLK4的上升时从电荷泵电路CP3供给电荷。亦即，在电压输出端子VT上，构成由时钟信号CLK1～CLK4依次供给电荷。这解决了电压输出端子VT的电位降低的问题。

[0207]

<实施例16>

在本实施例中，也如实施例14一样，示出了在移位寄存器电路用4相的时钟信号CLK1～CLK4驱动的情况下，防止电压输出端子VT的电位(VDD4)下降的技术。

[0208]

图24是表示实施例16的电压发生电路32的结构的电路图。该电压发生电路32也与实施例15同样设置相互并联连接的的4个电荷泵电路CP1～CP4。在本实施例中，电荷泵电路CP1～CP4的每一个具有与图19示出的电荷泵电路CP相同的结构。

[0209]

在这些电荷泵电路CP1～CP4各自的时钟输入端子CK1a～CK1d(对应于图19的时钟输入端子CK1)上，被输入驱动移位寄存器电路(栅线驱动电路30)的时钟信号CLK1～CLK4中的任意一个。即如图24所示，分别在电荷泵电路CP1的时钟输入端子CK1a上输入时钟信号CLK1，在电荷泵电路CP2时钟输入端子CK1b上输入时钟信号CLK2，在电荷泵电路CP3的时钟输入端子CK1c上输入时钟信号CLK3，在电荷泵电路CP4的时钟输入端子CK1d上输入时钟信号CLK4。

[0210]

然后，在电荷泵电路CP1的时钟输入端子CK2a上，输入与时钟输入端子CK1a的时钟信号CLK1相位不同的时钟信号CLK4。在电荷泵电路CP2的时钟输入端子CK2b上，输入与时钟输入端子CK1b的时钟信号CLK2相位不同的时钟信号CLK3。在电荷泵电路CP3的时钟输入端子CK2c上，输入与时钟输入端子CK1c的时钟信号CLK3相位不同的时钟信号CLK2。在电荷泵电路CP4的时钟输入端子CK2d上，输入与时钟输入端子CK1d的时钟信号CLK4相位不同的时钟信号CLK1。

[0211]

因而，在图24的电压发生电路中，在电压输出端子VT上，在时钟信号CLK1上升时从电荷泵电路CP1供给电荷，在时钟信号CLK2上升时从电荷泵电路CP2供给电荷，在时钟信号CLK3上升时从电荷泵电路CP3供给电荷，在时钟信号CLK4上升时从电荷泵电路CP4供给电荷。亦即，在电压输出端子VT上，通过由时钟信号CLK1～CLK4依次供给电荷，可以解决电压输出端子VT的电位下降的问题。

[0212]

再者，在以上的实施例10～16中，示出了将电压发生电路32连接于实施例1、3的单位移位寄存器电路SR(图3、图7)的结构(图16、图21)，但是，该电压发生电路32的应用不受限于此。也可适用于设有将充电后的晶体管Q3的栅极(节点N3)升压的升压电路的实施例2、4、5的单位移位寄存器电路SR(图6、图9、图10)。在该情况下与实施例10～16一样，也可得到将晶体管Q1的栅极(节点N1)充电至高电位的效果。

[0213]

<实施例17>

在实施例17中，示出了上述各实施例中的单位移位寄存器电路SR的变形例。

[0214]

例如，在图3的单位移位寄存器电路SR中，将节点N3充电的晶体管Q8的漏极被连接在供给一定的电源电位(高电位侧电源电位VDD1)的第2电源端子s2上，但也可以如图25所示，将它连接在第1输入端子IN1上。用于节点N3的充电的电荷由2级前的输出信号G_n-2提供，而在此结构成中，也可以进行与图3的电路同样的动作，得到与实施例1同样的效果。再者，图6、图10以及图16的晶体管Q8的漏极也一样，也可以连接到第1输入端子IN1上，其图示略。

[0215]

另外，例如对应于图7的单位移位寄存器电路SR，也可以如图26所示把将节点N4充电的晶体管Q11的漏极连接到第1输入端子IN1上。用于节点N4的充电的电荷由3级前的输出信号G_n-3提供，但在该结构的情况下也可进行与图7的电路同样的动作，可以得到与实施例3同样的效果。再者，图21的晶体管Q11的漏极也一样，可以连接在第1输入端子IN1上，其图示略。

[0216]

而且，例如对应于图11的单位移位寄存器电路SR，也可如图27所示把将节点N5充电的晶体管Q14的漏极连接至第1输入端子IN1上。用于节点N5的充电的电荷由2级前的输出信号G_n-2提供，但在该结构的情况下，也可进行与图11的电路同样的动作，可以得到与实施例6同样的效果。再者，图13及图15的晶体管Q14的漏极也同样，可以连接在第1输入端子IN1上，其图示略。

Claims

1.一种移位寄存器电路，其特征在于，设有：

时钟端子及输出端子；

将输入至所述时钟端子的第1时钟信号供给所述输出端子的第1晶体管；

将所述输出端子放电的第2晶体管；

在所述第1晶体管的控制电极连接的第1节点上供给第1电源端子的电位的第3晶体管；

基于输入至预定的第1输入端子上的信号，将所述第3晶体管的控制电极连接的第2节点充电的第1充电电路；以及

基于输入至预定的第2输入端子上的信号，将充电后的所述第2节点升压的第1升压电路。

2.如权利要求1所述的移位寄存器电路，其特征在于，

所述第1充电电路是连接在所述第2节点与所述第1电源端子之间的、具有连接于所述第1输入端子的控制电极的第4晶体管，

所述第1升压电路是连接在所述第2节点与所述第2输入端子之间的第1电容元件。

3.如权利要求1所述的移位寄存器电路，其特征在于，

所述第1充电电路是连接在所述第2节点与所述第1输入端子之间的、具有连接于该第1输入端子的控制电极的第4晶体管，

4.如权利要求2或权利要求3所述的移位寄存器电路，其特征在于，所述第1电容元件是MOS电容元件。

5.如权利要求1所述的移位寄存器电路，其特征在于，

所述第1充电电路包含：

连接在所述第2节点与所述第1电源端子之间的第4晶体管；

基于输入至所述第1输入端子的信号，将所述第4晶体管的控制电极连接的第3节点充电的第2充电电路；以及

基于输入至预定的第3输入端子的信号，将充电后的所述第3节点升压的第2升压电路，

6.如权利要求5所述的移位寄存器电路，其特征在于，所述第1电容元件是MOS电容元件。

7.如权利要求5所述的移位寄存器电路，其特征在于，

所述第2充电电路是连接在所述第3节点与所述第1电源端子之间的、具有连接于所述第1输入端子的控制电极的第5晶体管，

所述第2升压电路是连接在所述第3节点与所述第3输入端子之间的第2电容元件。

8.如权利要求5所述的移位寄存器电路，其特征在于，

所述第2充电电路是连接在所述第3节点与所述第1输入端子之间的、具有连接于该第1输入端子的控制电极的第5晶体管，

9.如权利要求7或权利要求8所述的移位寄存器电路，其特征在于，所述第2电容元件是MOS电容元件。

10.如权利要求1所述的移位寄存器电路，其特征在于，还设有连接在所述输出端子与所述第1节点之间的第3电容元件。

11.如权利要求1所述的移位寄存器电路，其特征在于，在所述第1电源端子上，提供比所述第1时钟信号的振幅大的电压。

12.一种移位寄存器电路，它是由多个移位寄存器电路级联连接而成的多级移位寄存器电路，其特征在于，

所述多级的各级是权利要求1所述的移位寄存器电路。

13.如权利要求12所述的移位寄存器电路，其特征在于，

在所述各级的移位寄存器的所述第1电源端子上，还设有提供比所述第1时钟信号的振幅大的电压的电压发生电路。

14.如权利要求13所述的移位寄存器电路，其特征在于，所述电压发生电路包含：

串联连接在被供给预定的电位的第2电源端子与所述移位寄存器电路的所述第1电源端子之间的第1及第2整流元件；以及

连接在所述第1及第2整流元件之间的连接节点与输入预定的第2时钟信号的时钟输入端子之间的第4电容元件。

15.如权利要求14所述的移位寄存器电路，其特征在于，所述第2时钟信号是提供给所述各级移位寄存器电路的所述时钟端子上的多相时钟信号中的一相。

16.如权利要求13所述的移位寄存器电路，其特征在于，所述电压发生电路在形成有所述各级移位寄存器电路的基板内形成。

17.如权利要求13所述的移位寄存器电路，其特征在于，所述电压发生电路外附在形成有所述各级移位寄存器电路的基板上。

18.如权利要求14或权利要求15所述的移位寄存器电路，其特征在于，

在所述电压发生电路中，所述第1及第2整流元件在形成有所述各级移位寄存器电路的基板内形成，

所述第4电容元件外附在所述基板上。

19.如权利要求14或权利要求15所述的移位寄存器电路，其特征在于，

在所述电压发生电路中，所述电容元件在形成有所述各级移位寄存器电路的基板内形成，

所述第1及第2整流元件外附在所述基板上。

20.如权利要求13至权利要求17中任一项所述的移位寄存器电路，其特征在于，

有多个所述电压发生电路，

所述电压发生电路相互并联连接。

21.一种图像显示装置，它是将多个移位寄存器电路级联连接而成的多级移位寄存器电路作为栅线驱动电路的图像显示装置，其特征在于，

所述多级的各级是设有下列部件的移位寄存器电路，这些部件是：

时钟端子及输出端子；

将被输入至所述时钟端子上的第1时钟信号供给所述输出端子的第1晶体管；

将所述输出端子放电的第2晶体管；

基于输入至预定的第1输入端子的信号，将所述第3晶体管的控制电极连接的第2节点充电的第1充电电路；以及

基于输入至预定的第2输入端子的信号，将充电后的所述第2节点升压的第1升压电路。

22.一种移位寄存器电路，其特征在于，设有：

时钟端子及输出端子；

将输入至所述时钟端子的时钟信号供给所述输出端子的第1晶体管；

将所述输出端子放电的第2晶体管；

基于输入至预定的第1输入端子的信号，将所述第1晶体管的控制电极连接的第1节点充电的充电电路；以及

基于输入至预定的第2输入端子的信号，将充电后的所述第1节点升压的升压电路。

23.如权利要求22所述的移位寄存器电路，其特征在于，

所述充电电路是连接在所述第1节点与第1电源端子之间的、具有连接于所述第1输入端子的控制电极的第3晶体管，

所述升压电路包含：

连接在所述第1节点与预定的第2节点之间的、将从该第2节点向所述第1节点的方向作为导通方向的单向性开关元件；

连接在所述第2节点与所述第2输入端子之间的第1电容元件；以及

连接在所述第2节点与所述第1电源端子之间的、具有连接于所述第1输入端子的控制电极的第4晶体管。

24.如权利要求22所述的移位寄存器电路，其特征在于，

所述升压电路包含：

连接在所述第2节点与所述第1输入端子之间的、具有连接于该第1输入端子的控制电极的第4晶体管。

25.如权利要求23或权利要求24所述的移位寄存器电路，其特征在于，所述第1电容元件是MOS电容元件。

26.如权利要求22至权利要求24中任一项所述的移位寄存器电路，其特征在于，还设有连接在所述输出端子与所述第1节点之间的第2电容元件。

27.一种移位寄存器电路，由权利要求22至权利要求24中任一项所述的多个移位寄存器电路级联连接而成。

28.一种图像显示装置，它是将多个移位寄存器电路级联连接而成的多级移位寄存器电路作为栅线驱动电路的图像显示装置，其特征在于，

时钟端子及输出端子；

将所述输出端子放电的第2晶体管；