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KR20070087520A - 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치 - Google Patents

시프트 레지스터 회로 및 그것을 구비하는 화상표시장치 Download PDF

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KR20070087520A
KR20070087520A KR1020070018195A KR20070018195A KR20070087520A KR 20070087520 A KR20070087520 A KR 20070087520A KR 1020070018195 A KR1020070018195 A KR 1020070018195A KR 20070018195 A KR20070018195 A KR 20070018195A KR 20070087520 A KR20070087520 A KR 20070087520A
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KR
South Korea
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node
transistor
circuit
shift register
terminal
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KR1020070018195A
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Inventor
유이치 도비타
Original Assignee
미쓰비시덴키 가부시키가이샤
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Publication date
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Abstract

시프트 레지스터 회로에 있어서, 동작의 고속화에 따르는 구동능력의 저하를 억제한다. 시프트 레지스터 회로는, 출력 단자 OUT와 클록 단자 CK 사이의 트랜지스터 Q1, 출력 단자 OUT와 제1전원단자 s1 사이의 트랜지스터 Q2, 트랜지스터 Q1의 게이트와 제2전원단자 s2 사이의 트랜지스터 Q3을 구비한다. 그리고, 제1입력 단자 IN1에 입력되는 신호에 의거하여 트랜지스터 Q3의 게이트 노드를 충전하는 트랜지스터 Q8과, 제2입력 단자 IN2에 입력되는 신호에 의거하여 충전된 트랜지스터 Q3의 게이트 노드를 승압하는 용량소자 C2를 구비한다.
출력 단자, 클록 단자, 트랜지스터, 용량소자, 입력 단자

Description

시프트 레지스터 회로 및 그것을 구비하는 화상표시장치{SHIFT REGISTER CIRCUIT AND IMAGE DISPLAY DEVICE COMPRISING THE SAME}
도 1은 본 발명의 실시예에 따른 표시장치의 구성을 나타내는 개략 블럭도이다.
도 2는 실시예 1에 따른 게이트선 구동회로의 구성을 나타내는 블럭도이다.
도 3은 실시예 1에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
도 4는 실시예 1에 따른 단위 시프트 레지스터 회로의 동작을 나타내는 타이밍 도이다.
도 5는 실시예 1에 따른 게이트선 구동회로의 동작을 나타내는 타이밍 도이다.
도 6은 실시예 2에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
도 7은 실시예 3에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
도 8은 실시예 3에 따른 게이트선 구동회로의 구성을 나타내는 타이밍도이 다.
도 9는 실시예 4에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
도 10은 실시예 5에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
도 11은 실시예 6에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
도 12는 실시예 6에 따른 단위 시프트 레지스터 회로의 동작을 나타내는 타이밍 도이다.
도 13은 실시예 7에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
도 14는 실시예 8에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
도 15는 실시예 9에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
도 16은 실시예 10에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
도 17은 실시예 10에 따른 전압발생 회로의 구성을 나타내는 회로도이다.
도 18은 실시예 11에 따른 전압발생 회로의 구성을 나타내는 회로도이다.
도 19는 실시예 12에 따른 전압발생 회로의 구성을 나타내는 회로도이다.
도 20은 실시예 13에 따른 전압발생 회로의 구성을 나타내는 회로도이다.
도 21은 실시예 14에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
도 22는 실시예 14에 따른 전압발생 회로의 구성을 나타내는 회로도이다.
도 23은 실시예 15에 따른 전압발생 회로의 구성을 나타내는 회로도이다.
도 24는 실시예 16에 따른 전압발생 회로의 구성을 나타내는 회로도이다.
도 25는 실시예 17에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
도 26은 실시예 17에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
도 27은 실시예 17에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
[도면의 주요부분에 대한 부호의 설명]
30 : 게이트선 구동회로 SR : 단위 시프트 레지스터 회로
Q1∼ Q17 : 트랜지스터 C1∼ C4 : 용량소자
N1∼N5 : 노드 CK : 클록 단자
RST : 리셋 단자 IN : 입력 단자
OUT : 출력 단자
본 발명은, 시프트 레지스터 회로에 관한 것으로, 특히, 예를 들면 화상표시장치의 주사선 구동회로 등에 사용되는, 동일 도전형의 전계효과 트랜지스터에 의해서만 구성되는 시프트 레지스터 회로에 관한 것이다.
액정표시장치 등의 화상표시장치(이하「표시장치」)에서는, 복수의 화소가 행렬모양으로 배열된 표시패널의 화소행(화소라인)마다 게이트선(주사선)이 설치되고, 표시신호의 1수평기간의 주기로 그 게이트선을 순차 선택하여 구동함으로써 표시화상의 갱신이 행해진다. 그와 같이 화소 라인 즉 게이트선을 순차 선택하여 구동하기 위한 게이트선 구동회로(주사선 구동회로)로서는, 표시 신호의 1프레임 기간으로 일순하는 시프트 동작을 행하는 시프트 레지스터를 사용할 수 있다.
게이트선 구동회로에 사용되는 시프트 레지스터는, 표시장치의 제조 프로세스에 있어서의 공정수를 적게 하기 위해, 동일 도전형의 전계효과 트랜지스터만으로 구성되는 것이 바람직하다. 이 때문에, N형 또는 P형의 전계효과 트랜지스터만으로 구성된 시프트 레지스터 및 그것을 탑재하는 표시장치가 여러가지 제안되고 있다(예를 들면 특허문헌 1). 전계효과 트랜지스터로서는, MOS(Metal Oxide Semiconductor)트랜지스터나 박막트랜지스터(TFT:Thin Film Transistor)등이 사용된다.
[특허문헌 1] 일본국 공개특허공보 특개2004-78172호
게이트선 구동회로로서의 시프트 레지스터는, 하나의 화소라인 즉 하나의 게이트선마다 설치된 복수의 시프트 레지스터 회로가 종속접속(캐스케이드 접속)하여 구성된다. 본 명세서에서는 설명의 편의상, 게이트선 구동회로를 구성하는 복수의 시프트 레지스터 회로의 각각을 「단위 시프트 레지스터 회로」라고 칭한다. 즉, 게이트선 구동회로를 구성하는 개개의 단위 시프트 레지스터 회로의 출력 단자는, 그 다음 단 혹은 후단의 단위 시프트 레지스터 회로의 입력단자에 접속된다.
특허문헌 1의 도 7에 종래의 단위 시프트 레지스터 회로의 구성이 도시되고 있다. 동 도면에 도시되는 바와 같이, 종래의 단위 시프트 레지스터 회로는, 출력 단자(GOUT[N])와 클록 단자(CKV) 사이에 접속하는 제1트랜지스터(M1)와, 출력 단자와 제1전원단자(VOFF) 사이에 접속하는 제2트랜지스터(M2)를 구비하고 있다. 단위 시프트 레지스터 회로의 출력 신호는, 제1트랜지스터가 온, 제2트랜지스터가 오프가 된 상태에서, 클록 단자에 입력되는 클록 신호가 출력 단자에 전달됨으로써 출력된다.
특히, 게이트선 구동회로는 그 출력 신호를 사용해서 게이트선을 고속으로 충전하여 활성화시킬 필요가 있기 때문에, 그것을 구성하는 개개의 단위 시프트 레지스터 회로에 있어서, 제1트랜지스터에 높은 구동능력(전류를 흐르게 하는 능력)이 요구된다. 그 때문에 제1트랜지스터가 온이 되는 동안은, 그 게이트·소스간 전압이 높은 상태로 유지되는 것이 바람직하다.
제1트랜지스터의 게이트가 접속하는 제1노드(Nl)에는, 이 제1노드를 충전하 기 위한 제3트랜지스터(M3)가 접속한다. 종래의 단위 시프트 레지스터 회로에서는, 제3트랜지스터는 제1노드와 제2전원단자(VON) 사이에 접속하고, 그 게이트는 이 단위 시프트 레지스터 회로의 입력 단자(즉 앞단의 단위 시프트 레지스터 회로의 출력 단자(GOUT[N-1]))에 접속하고 있었다. 즉 제3트랜지스터는 앞단의 단위 시프트 레지스터 회로의 출력 신호가 활성화되었을 때에 온 하고, 제2전원단자에 접속한 전원으로부터 제1노드에 전하를 공급하여 제1노드를 충전(프리챠지)한다. 그것에 의해서 제1트랜지스터가 온이 되고, 그 후에 클록 신호가 H레벨이 되면 그것이 출력 단자에 전달되어, 출력 신호가 출력된다.
특허문헌 1의 시프트 레지스터 회로에 있어서는, 출력 단자 즉 제1트랜지스터의 소스와 제1노드 사이에 용량소자(C)가 설치된다. 그 때문에 제1노드의 프리챠지에 의해 제1트랜지스터가 온 하고, 그 후 클록 신호에 따라 출력 단자가 H레벨이 되었을 때에는, 그 용량소자를 통한 결합에 의해 제1노드가 승압되어, 제1트랜지스터의 게이트·소스간 전압은 높게 유지된다. 그 결과, 제1트랜지스터는 높은 구동능력을 가지게 된다.
단, 제1노드가 승압되고 있는 동안에 있어서의 제1트랜지스터의 게이트·소스간 전압은, 승압전의 상태로부터 증대하는 것은 아니고, 거의 같게 유지되는 데 지나지 않는다. 즉, 단위 시프트 레지스터 회로에 있어서의 제1트랜지스터의 구동능력은, 제3트랜지스터에 의한 프리챠지시에 주어지는 게이트·소스간 전압에 의해 결정된다. 즉, 제1트랜지스터의 구동능력을 높이기 위해서는, 프리챠지의 단계에서 제1노드를 충분히 높은 레벨로 충전할 필요가 있다.
제2전원단자의 전위를 VDD, 제3트랜지스터의 임계값 전압을 Vth로 하면, 이론상, 제1노드의 전위는 프리챠지에 의해 VDD-Vth까지 상승한다. 그러나, 클록 신호의 주파수가 높아지고, 입력 신호(앞단의 단위 시프트 레지스터 회로의 출력 신호)의 펄스폭이 좁아지면, 제1노드를 최대의 프리챠지 레벨(VDD-Vth)까지 도달시키는 것이 곤란하게 된다. 제1노드의 프리챠지시에는 제3트랜지스터(M3)는 소스 폴로어 모드로 동작하는 것이 그 원인으로서 들 수 있다. 즉, 제1노드의 레벨이 상승하면 제3트랜지스터의 게이트·소스간 전압이 작아지므로, 제1노드의 충전이 진행함에 따라 제3트랜지스터의 구동능력이 작아져, 그 레벨 상승의 속도가 크게 저하하기 때문이다.
즉, 종래의 단위 시프트 레지스터 회로에서는 소스 폴로어 모드로 동작하는 제3트랜지스터에 의해 제1트랜지스터의 게이트(제1노드)가 프리챠지되고 있기 때문에, 제1노드를 최대의 프리챠지 레벨까지 충전하는데 비교적 긴 시간을 필요로 하였다. 그 때문에 클록 신호의 주파수가 높아지면, 제1노드를 충분히 프리챠지 할 수 없게 되어, 제1트랜지스터의 구동능력의 저하를 초래하였다. 특히, 게이트선 구동회로에서는, 단위 시프트 레지스터 회로의 출력 신호를 사용해서 게이트선을 고속으로 충전하여 활성화시킬 필요가 있어, 제1트랜지스터에 높은 구동능력이 필요하게 되므로 문제가 된다. 즉, 클록 신호의 주파수를 높여 게이트선 구동회로의 동작의 고속화를 도모하는 것이 곤란하게 되므로, 표시장치의 고해상도화를 방해하게 된다는 문제가 생긴다.
본 발명은 이상과 같은 과제를 해결하기 위해 행해진 것으로, 클록 신호의 주파수가 높아진 경우에 있어서의 구동능력의 저하를 억제할 수 있는 시프트 레지스터 회로를 제공하는 것을 목적으로 한다.
본 발명에 따른 제1의 국면에 따른 시프트 레지스터 회로는, 클록 단자에 입력되는 클록 신호를 출력 단자에 공급하는 제1트랜지스터와, 제1전원단자의 전위를 상기 출력 단자에 공급하는 제2트랜지스터와, 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 제2전원단자의 전위를 공급하는 제3트랜지스터와, 소정의 제1입력 단자에 입력되는 신호에 의거하여, 상기 제3트랜지스터의 제어 전극이 접속하는 제2노드를 충전하는 제1충전 회로와, 소정의 제2입력 단자에 입력되는 신호에 의거하여 충전된 상기 제2노드를 승압하는 제1승압회로를 구비하는 것이다.
본 발명에 따른 제2의 국면에 따른 시프트 레지스터 회로는, 클록 단자에 입력되는 클록 신호를 출력 단자에 공급하는 제1트랜지스터와, 제1전원단자의 전위를 상기 출력 단자에 공급하는 제2트랜지스터와, 소정의 제1입력 단자에 입력되는 신호에 의거하여 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드를 충전하는 충전 회로와, 소정의 제2입력 단자에 입력되는 신호에 의거하여 충전된 상기 제1노드를 승압하는 승압회로를 구비하는 것이다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다. 또한, 설명이 중복하여 장황하게 되는 것을 피하기 위해, 각도에 있어서 동일 또는 상당하는 기능을 가지는 요소에는 동일한 부호를 붙이고 있다.
<실시예 1>
도 1은, 본 발명의 실시예 1에 따른 표시장치의 구성을 나타내는 개략 블럭도이며, 표시장치의 대표예로서 액정표시장치(10)의 전체구성을 나타내고 있다.
액정표시장치(10)는, 액정 어레이부(20)와, 게이트선 구동회로(주사선 구동회로)(30)와, 소스 드라이버(40)를 구비한다. 뒤의 설명에 의해 명백하게 되지만, 본 발명의 실시예에 따른 시프트 레지스터는, 게이트선 구동회로(30)에 탑재된다.
액정 어레이부(20)는, 행렬 모양으로 배치된 복수의 화소(25)를 포함한다. 화소의 행(이하 「화소 라인」이라고도 칭한다)의 각각에는 각각 게이트선 GL1, GL2‥·(총칭 「게이트선 GL」)이 배치되고, 또한 화소의 열(이하 「화소열」이라고도 칭한다)의 각각에는 각각 데이터 선 DL1, DL2‥·(총칭 「데이터 선 DL」)이 각각 설치된다. 도 1에는, 제1행의 제1열 및 제2열의 화소(25) 및 이것에 대응하는 게이트선 GL1 및 데이터 선 DL1, DL2가 대표적으로 나타나고 있다.
각 화소(25)는, 대응하는 데이터선 DL과 화소 노드 Np 사이에 설치되는 화소스위치 소자(26)와, 화소 노드 Np 및 공통 전극 노드 NC 사이에 병렬로 접속되는 커패시터(27) 및 액정표시 소자(28)를 가지고 있다. 화소 노드 Np와 공통 전극 노드 NC 사이의 전압차에 따라, 액정표시 소자(28)안의 액정의 배향성이 변화되고, 이에 응답하여 액정표시 소자(28)의 표시 휘도가 변화된다. 이에 따라 데이터선 DL 및 화소스위치 소자(26)를 통해 화소 노드 Np에 전달되는 표시 전압에 의해, 각 화소의 휘도를 제어하는 것이 가능하게 된다. 다시 말해, 최대휘도에 대응하는 전압 차와 최소 휘도에 대응하는 전압차 사이의 중간적인 전압차를, 화소 노드 Np와 공통 전극 노드 NC 사이에 인가함으로써, 중간적인 휘도를 얻을 수 있다. 따라서, 상기 표시 전압을 단계적으로 설정함으로써, 계조적인 휘도를 얻는 것이 가능하게 된다.
게이트선 구동회로(30)는, 소정의 주사 주기에 근거하여, 게이트선 GL을 순차로 선택하여 구동한다. 화소스위치 소자(26)의 게이트 전극은, 각각 대응하는 게이트선 GL과 접속된다. 특정한 게이트선 GL이 선택되고 있는 동안은, 거기에 접속하는 각 화소에 있어서, 화소스위치 소자(26)가 전도상태가 되어 화소 노드 Np가 대응하는 데이터 선 DL과 접속된다. 그리고, 화소 노드 Np에 전달된 표시 전압이 커패시터(27)에 의해 유지된다. 일반적으로, 화소스위치 소자(26)는, 액정표시 소자(28)와 동일한 절연체 기판(유리 기판, 수지기판 등)위에 형성되는 TFT로 구성된다.
소스드라이버(40)는, N비트의 디지털 신호인 표시 신호 SIG에 의해 단계적 로 설정되는 표시 전압을, 데이터 선 DL에 출력하기 위한 것이다. 여기에서는 일례로서, 표시 신호 SIG는 6비트의 신호이며, 표시 신호 비트 DBO∼DB5로 구성되는 것으로 한다. 6비트의 표시 신호 SIG에 근거하면, 각 화소에 있어서, 26=64단계의 계조표시가 가능하게 된다. 또한, R(Red), G(Green) 및 B(Blue)의 3개의 화소에 의해 하나의 컬러 표시 단위를 형성하면, 약 26만색의 컬러표시가 가능하게 된다.
또한 도 1에 나타나 있는 바와 같이 소스 드라이버(40)는, 시프트 레지스 터(50)와, 데이터 래치회로(52,54)와, 계조전압 생성회로(60)와, 디코드 회로(70)와, 아날로그 앰프(80)로 구성되어 있다.
표시 신호 SIG에 있어서는, 각각의 화소(25)의 표시 휘도에 대응하는 표시 신호 비트 DB0∼DB5가 시리얼하게 생성된다. 즉, 각 타이밍에 있어서의 표시 신호 비트 DBO∼DB5는, 액정 어레이부(20)안의 어느 하나의 화소(25)에 있어서의 표시 휘도를 나타내고 있다.
시프트 레지스터(50)는, 표시 신호 SIG의 설정이 전환되는 주기에 동기한 타이밍에서, 데이터 래치회로(52)에 대하여, 표시 신호 비트 DBO∼DB5의 받아들임을 지시한다. 데이터 래치회로(52)는, 시리얼하게 생성되는 표시 신호 SIG를 순서대로 받아들여, 하나의 화소 라인 분의 표시 신호 SIG를 유지한다.
데이터 래치회로(54)에 입력되는 래치 신호 LT는, 데이터 래치회로(52)에 하나의 화소 라인 분의 표시 신호 SIG가 받아들여지는 타이밍에서 활성화한다. 데이터 래치회로(54)는 거기에 응답하여, 그 때 데이터 래치회로(52)에 유지되어 있는 하나의 화소 라인 분의 표시 신호 SIG를 받아들인다.
계조전압 생성회로(60)는, 고전압 VDH 및 저전압 VDL 사이에 직렬로 접속된 63개의 분압 저항으로 구성되어, 64단계의 계조전압 V1∼V64를 각각 생성한다.
디코드 회로(70)는, 데이터 래치회로(54)에 유지되어 있는 표시 신호 SIG를 디코드 하고, 이 디코드 결과에 의거하여 각 디코드 출력 노드 Nd1, Nd2‥·(총칭 「디코드 출력 노드 Nd」)에 출력하는 전압을, 계조전압 V1∼V64 중에서 선택하여 출력한다.
그 결과, 디코드 출력 노드 Nd에는, 데이터 래치회로(54)에 유지된 하나의 화소라인분의 표시 신호 SIG에 대응한 표시 전압(계조전압 V1∼V64중 하나)이 동시에(패럴렐로) 출력된다. 또한, 도 1에 있어서는, 제1열째 및 제2열째의 데이터선 DL1, DL2에 대응하는 디코드 출력 노드 Nd1, Nd2가 대표적으로 도시되고 있다.
아날로그 앰프(80)는, 디코드 회로(70)로부터 디코드 출력 노드 Nd1, Nd2‥·에 출력된 각 표시 전압에 대응한 아날로그 전압을, 각각 데이터 선 DL1, DL2‥·에 출력한다.
소스 드라이버(40)는 소정의 주사 주기에 의거하여 일련의 표시 신호 SIG에 대응하는 표시 전압을 1화소 라인분 씩 데이터 선 DL에 반복하여 출력하고, 게이트선 구동회로(30)가 그 주사 주기에 동기하여 게이트선 GL1, GL2‥·를 순차로 구동함으로써, 액정 어레이부(20)에 표시 신호 SIG에 근거한 화상의 표시가 행해진다.
또한, 도 1에는, 게이트선 구동회로(30) 및 소스 드라이버(40)가 액정 어레이부(20)와 일체로 형성된 액정표시장치(10)의 구성을 예시했지만, 게이트선 구동회로(30) 및 소스 드라이버(40)에 대해서는, 액정 어레이부(20)의 외부회로로서 설치하는 것도 가능하다.
도 2는, 게이트선 구동회로(30)의 구성을 도시한 도면이다. 이 게이트선 구동회로(30)는, 종속접속(캐스케이드 접속)한 복수의 시프트 레지스터 회로 SR1, SR2, SR3, SR4‥·로 구성되는 시프트 레지스터로 이루어져 있다(설명의 편의상, 종속접속하는 시프트 레지스터 회로 SR1, SR2‥·를 「단위 시프트 레지스터 회로 SR」이라고 칭하기로 한다). 각 단위 시프트 레지스터 SR은, 하나의 화소 라인 즉 하나의 게이트선 GL 마다 설치된다.
또 도 2에 나타내는 클록 발생기(31)는, 각각 위상이 다른 3상의 클록 신호 CLK1, CLK2, CLK3을 게이트선 구동회로(30)의 단위 시프트 레지스터 회로 SR에 입력하는 것이다. 클록 신호 CLK1, CLK2, CLK3은, 표시장치의 주사 주기에 동기한 타이밍으로, 이 순서로 활성화하도록 제어되어 있다.
각 단위 시프트 레지스터 회로 SR은, 클록 단자 CK, 리셋단자 RST 및 출력 단자 OUT, 제1입력 단자 IN1 및 제2입력 단자 IN2를 가지고 있다. 도 2와 같이, 각 단위 시프트 레지스터 회로 SR의 클록 단자 CK에는, 클록 발생기(31)가 출력하는 클록 신호 CLK1, CLK2, CLK3 중 소정의 하나가 공급된다. 구체적으로는, 클록 신호 CLK1은 [3n-2]단째의 단위 시프트 레지스터 회로 SR1, SR4, SR7‥·에 공급되고, 클록 신호 CLK2는 [3n-1]단째의 단위 시프트 레지스터 회로 SR2, SR5, SR8‥·에 공급되고, 클록 신호 CLK3은 [3n]단째의 단위 시프트 레지스터 회로 SR3, SR6, SR9‥·에 공급된다. 상기한 바와 같이 클록 신호 CLK1, CLK2, CLK3은 이 순서로 활성화하므로, 시프트 레지스터 회로 SR1, SR2, SR3‥·의 클록 단자 CK는 그 순서로 활성화되게 된다. 또한 각 단위 시프트 레지스터 회로 SR의 리셋 단자 RST에는, 그 다음 단의 단위 시프트 레지스터 회로 SR의 출력 단자 OUT가 접속되고 있다.
제1단째(제1스테이지)의 단위 시프트 레지스터 회로 SR1의 제1 및 제2입력 단자 IN1, IN2에는, 각각 제1 및 제2 스타트 펄스 SP1, SP2가 입력 신호로서 입력된다. 본 실시예에 있어서, 제1 및 제2 스타트 펄스 SP1, SP2는 모두 화상신호의 각 프레임 기간의 선두에 대응하는 타이밍에서 H레벨이 되는 신호이지만, 양자는 위상이 어긋나 있다. 즉, 제1스타트 펄스 SP1은 제2스타트 펄스 SP2보다도 빠른 타이밍에서 H레벨이 되고, 제2스타트 펄스 SP2는 제1스타트 펄스 SP1이 L레벨로 되돌아온 후에 H레벨로 천이하도록 제어된다.
또 제2단째의 단위 시프트 레지스터 회로 SR2에 있어서는, 제1입력 단자 IN1에 상기의 제2스타트 펄스 SP2가 입력되고, 제2입력 단자 IN2는 제1단째의 단위 시프트 레지스터 회로 SR1의 출력 단자 OUT에 접속한다. 제3단째 이후의 단위 시프트 레지스터 회로 SR에 있어서는, 제1입력 단자 IN1은 그 2단 앞(앞앞 단)의 단위 시프트 레지스터 회로 SR의 출력 단자 OUT에 접속하고, 제2입력 단자 IN2는 그 앞단의 단위 시프트 레지스터 회로 SR의 출력 단자 OUT에 접속한다. 그리고 각 단위 시프트 레지스터 회로 SR의 출력 단자 OUT에 출력되는 출력 신호는, 수평(또는 수직)주사 펄스로서 각각 대응하는 게이트선 GL에 출력된다.
도 2에 나타내는 본 실시예의 게이트선 구동회로(30)에 있어서는, 각 단위 시프트 레지스터 회로 SR은, 클록 신호 CLK1, CLK2, CLK3에 동기하여, 제1 및 제2입력 단자 IN1, IN2에 입력되는 신호(스타트 펄스 혹은 자신보다도 앞단의 출력 신호)를 시프트시키면서, 대응하는 게이트선 GL 및 자신보다도 후단의 단위 시프트 레지스터 회로 SR에 전달한다(단위 시프트 레지스터 회로 SR의 동작의 상세는 후술한다). 그 결과, 일련의 단위 시프트 레지스터 회로 SR은, 소정의 주사 주기에 근거한 타이밍에서 게이트선 GL를 순차적으로 활성화시키는, 소위 게이트선 구동 유닛으로서 기능한다.
도 3은, 본 발명의 실시예 1에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 또한 게이트선 구동회로(30)에 있어서는, 종속접속된 각 단위 시프트 레지스터 회로 SR의 구성은 실질적으로 모두 동일하므로, 이하에서는 하나의 단위 시프트 레지스터 회로 SR의 구성에 대해서만 대표적으로 설명한다. 또한 이 단위 시프트 레지스터 회로 SR을 구성하는 트랜지스터는, 모두 동일 도전형의 전계효과 트랜지스터이지만, 이하에 나타내는 실시예에 있어서는 모두 N형 TFT인 것으로 한다.
도 3과 같이, 이 단위 시프트 레지스터 회로 SR은, 도 2에도 나타낸 제1 및 제2입력 단자 IN1, IN2, 클록 단자 CK, 리셋단자 RST 및 출력 단자 OUT 외에, 저전위측 전원전위 VSS가 공급되는 제1전원단자 s1, 고전위측 전원전위 VDD1, VDD2가 각각 공급되는 제2전원단자 s2 및 제3전원단자 s3을 가지고 있다. 고전위측 전원전위 VDD1, VDD2는, 서로 동일 레벨이어도 된다. 또한 이하의 설명에서는 저전위측 전원전위 VSS가 회로의 기준전위가 되지만, 실사용에서는 화소에 기입되는 데이터의 전압을 기준으로 하여 기준전위가 설정되며, 예를 들면 고전위측 전원전위 VDD1, VDD2는 17V, 저전위측 전원전위 VSS는 -12V등으로 설정된다.
단위 시프트 레지스터 회로 SR의 출력단은, 출력 단자 OUT와 클록 단자 CK 사이에 접속하는 트랜지스터 Q1과, 출력 단자 OUT와 제1전원단자 s1 사이에 접속하는 트랜지스터 Q2로 구성되어 있다. 즉, 트랜지스터 Q1은, 클록 단자 CK에 입력되는 클록 신호를 출력 단자 OUT에 공급하기 위한 제1트랜지스터이며, 트랜지스터 Q2는, 제1전원단자 s1의 전위를 출력 단자 OUT에 공급하기 위한 제2트랜지스터이다. 여기에서 도 3에 나타나 있는 바와 같이 트랜지스터 Q1의 게이트(제어 전극)가 접 속하는 노드를 노드 N1(제1노드), 트랜지스터 Q2의 게이트가 접속하는 노드를 노드 N2로 정의한다.
트랜지스터 Q1의 게이트·소스간(즉 출력단자 OUT와 노드 N1과의 사이)에는 승압용의 용량소자 C1(승압용량)이 설치된다. 노드 N1과 제2전원단자 s2 사이에는, 제2전원단자 s2의 전위를 노드 N1에 공급하기 위한 트랜지스터 Q3(제3트랜지스터)이 접속한다. 또 노드 N1과 제1전원단자 s1 사이에는 트랜지스터 Q4가 접속한다. 트랜지스터 Q4의 게이트는 노드 N2에 접속한다. 여기에서, 트랜지스터 Q3의 게이트 노드를 노드 N3(제2노드)으로 정의한다.
노드 N3과 제2전원단자 s2 사이에는, 게이트가 제1입력 단자 IN1에 접속한 트랜지스터 Q8이 접속한다. 또 노드 N3과 제2입력 단자 IN2 사이에는 용량소자 C2가 접속한다. 또한 노드 N3과 제1전원단자 s1 사이에는, 트랜지스터 Q5 및 트랜지스터 Q9가 접속한다. 트랜지스터 Q5의 게이트는 리셋단자 RST에 접속하고, 트랜지스터 Q9의 게이트는 노드 N2에 접속한다.
노드 N2와 제3전원단자 s3 사이에는, 다이오드 접속된 트랜지스터 Q6이 접속하고, 노드 N2와 제1전원단자 s1 사이에는 트랜지스터 Q7이 접속한다. 트랜지스터 Q7의 게이트는 노드 N3에 접속한다.
트랜지스터 Q7은 트랜지스터 Q6보다도 구동능력(전류를 흐르게 하는 능력)이 충분히 크게 설정되어 있다. 다시 말해, 트랜지스터 Q7의 온 저항은 트랜지스터 Q6의 온 저항보다도 충분히 작다. 따라서, 트랜지스터 Q7의 게이트 전위가 상승하면 노드 N2의 전위는 하강하고, 트랜지스터 Q7의 게이트 전위가 하강하면 노드 N2의 전위는 상승한다. 즉 트랜지스터 Q6 및 트랜지스터 Q7은, 양자의 온 저항값의 비에 의해 그 동작이 규정되는 레시오형 인버터를 구성하고 있다. 이 인버터는, 노드 N3을 입력단으로 하고 노드 N2를 출력단으로 하고 있으며, 출력 단자 OUT를 풀 다운시키기 위한 트랜지스터 Q2를 구동하는 「풀 다운 구동회로」를 구성하고 있다.
도 4는 실시예 1에 따른 단위 시프트 레지스터 회로의 동작을 나타내는 타이밍 도이다. 이하 도 4를 참조하여, 본 실시예에 따른 단위 시프트 레지스터 회로 SR의 구체적인 동작을 설명한다. 여기에서도, 게이트선 구동회로(30)를 구성하는 각 단위 시프트 레지스터 회로 SR의 동작은 실질적으로 모두 동일하므로, 하나의 단위 시프트 레지스터 회로 SR의 동작을 대표적으로 설명한다. 간단히 하기 위해, 단위 시프트 레지스터 회로 SR의 클록 단자 CK에 클록 신호 CLK1이 입력되는 것으로서 설명을 행한다(예를 들면 도 2에 있어서의 단위 시프트 레지스터 회로 SR1, SR4등이 여기에 해당한다).
여기에서, 이 단위 시프트 레지스터 회로 SR이 출력하는 게이트선 구동신호를 Gn, 그 앞단 및 2단 앞의 단위 시프트 레지스터 회로 SR의 출력 신호를 각각 Gn -1 및 Gn -2, 다음 단의 단위 시프트 레지스터 회로 SR이 출력하는 게이트선 구동신호를 Gn+1로 정의한다. 또 설명을 간단히 하기 위해, 클록 신호 CLK1, CLK2, CLK3, 제1스타트 펄스 SP1 및 제2스타트 펄스 SP2의 H레벨은 모두 같은 것으로 가정하고, 그 레벨을 VDD로 나타내기로 한다. 또한 이 레벨 VDD는 고전위측 전원전위 VDD1의 레벨과 같은 것으로 한다(즉, VDD=VDD1).
우선 초기 상태로서, 노드 N1 및 노드 N3이 L(Low)레벨(VSS), 노드 N2가 H(High)레벨(VDD2-Vth(Vth:트랜지스터의 임계값 전압))이라고 가정한다(이하, 이 상태를 「리셋 상태」라고 칭한다). 또한 클록 단자 CK(클록 신호 CLK1), 리셋단자 RST(다음 단의 출력 신호 Gn +1), 제1입력 단자 IN1(2단 앞의 출력 신호 Gn -2), 입력 단자 IN2(앞단의 출력 신호 Gn -1)은 모두 L레벨이라고 하자. 리셋상태에서는, 트랜지스터 Q1이 오프(차단상태), 트랜지스터 Q2가 온(전도상태)이므로, 클록 단자 CK(클록 신호 CLK1)의 레벨에 관계없이, 출력 단자 OUT(게이트선 구동신호 Gn)는 L레벨로 유지된다. 즉, 이 단위 시프트 레지스터 회로 SR이 접속하는 게이트선은 비선택 상태에 있다.
그 상태로부터, 시각 t1에서 2단 앞의 출력 신호 Gn -2(제1단째의 단위 시프트 레지스터 회로 SR1의 경우에는 제1스타트 펄스 SP1)가 H레벨이 되면, 그것이 이 단위 시프트 레지스터 회로 SR의 제1입력 단자 IN1에 입력되어 트랜지스터 Q8이 온이 된다. 이 때 노드 N2는 H레벨이므로 트랜지스터 Q9도 온 하고 있지만, 트랜지스터Q8은 트랜지스터 Q9보다도 구동능력이 충분히 크게 설정되고 있고, 트랜지스터 Q8의 온 저항은 트랜지스터 Q9의 온 저항에 비하여 충분히 낮기 때문에, 노드 N3은 트랜지스터 Q8을 통해 공급되는 전하에 의해 충전되고, 그 레벨이 상승한다. 즉 트랜지스터 Q8은, 제1입력 단자 IN1에 입력되는 신호에 의거하여 트랜지스터 Q3의 게이트가 접속하는 노드 N3을 충전하는 충전 회로로서 기능한다.
노드 N3의 레벨이 상승하면 트랜지스터 Q7이 전도하기 시작하여 노드 N2의 레벨은 하강한다. 그렇게 되면 트랜지스터 Q9의 저항이 높아지고, 노드 N3의 레벨이 급속히 상승한다. 그것에 따라 트랜지스터 Q7이 충분히 온이 된다. 그 결과 노드 N2는 L레벨(VSS)이 되고, 트랜지스터 Q9가 오프가 되어서 노드 N3이 H레벨이 된다.
노드 N3의 레벨을 상승시키기 위해서는, 거기에 접속한 용량소자 C2 및 트랜지스터 Q3의 게이트·채널간 용량(게이트 용량)을 충전할 필요가 있지만, 그것들의 용량값은 출력단의 트랜지스터 Q1 및 용량소자 C1의 약 1/5∼1/10정도로 작기 때문에, 노드 N3은 고속으로 충전가능하다. 그 때문에 트랜지스터 Q8이 고속충전에 익숙하지 않은 소스 폴로어 모드로 동작함에도 불구하고, 노드 N3의 레벨은 고속으로 이론값까지 상승한다. 즉, 트랜지스터 Q8에 의한 충전후의 노드 N3의 레벨 V3a는,
V3a≒VDD-Vth ·‥ (1)이 된다.
노드 N3이 H레벨이 되면, 그것에 따라 트랜지스터 Q3이 온 한다. 이 때 노드 N2는 L레벨로 되어있으므로 트랜지스터 Q2는 오프하고 있고, 노드 N1의 레벨이 상승한다.
노드 N1의 레벨을 상승시키기 위해서는, 용량소자 C1 및 트랜지스터 Q1의 게이트 용량을 충전할 필요가 있지만, 상기한 바와 같이 그것들의 용량값은 비교적 크기 때문에, 노드 N1의 고속충전은 곤란하다. 또한 트랜지스터 Q3이 소스 폴로어 모드로 동작하므로, 단시간에 노드 N1의 레벨을 이론값(VDD-2×Vth)까지 상승시키는 것은 곤란하다. 따라서, 2단 앞의 출력 신호 Gn -2의 펄스폭이 충분히 넓지 않으 면, 이 때의 노드 N1의 레벨은, 이론값보다도 작은 일정한 레벨까지만 상승한다.
시각 t2에서, 2단 앞의 출력 신호 Gn -2가 L레벨로 되돌아 가면 트랜지스터 Q8은 오프하지만, 그 후는 노드 N1 및 노드 N3은 플로팅 상태가 되고, 또 트랜지스터 Q7, Q9가 플립플롭의 작동을 하므로, 그것들의 레벨은 유지된다.
즉 시각 t3에서 앞단의 출력 신호 Gn -1(제1단째의 단위 시프트 레지스터 회로 SR1의 경우에는 제2스타트 펄스 SP2)이 H레벨이 되면, 이 단위 시프트 레지스터 회로 SR의 제2입력 단자 IN2가 H레벨이 되어, 용량소자 C2를 통하는 용량결합에 의해 노드 N3이 승압된다. 즉, 용량소자 C2는, 제2입력 단자 IN2에 입력되는 신호에 의거하여 충전된 노드 N3을 승압하는 승압회로로서 기능한다.
용량소자 C2에 의한 승압후의 노드 N3의 레벨은 승압전에 대하여, 앞단의 출력 신호 Gn -1의 진폭 VDD만큼 상승한다. 즉, 이 때의 노드 N3의 레벨 V3b는,
V3b≒2×VDD-Vth ‥·（2)가 된다.
이 상태에서는 트랜지스터 Q3의 게이트(노드 N3)·소스(노드 N1)간의 전압이 충분히 높아지므로, 트랜지스터 Q3은 소스 폴로어 모드가 아닌 비포화 영역에서의 동작(비포화 동작)으로써 노드 N1을 충전한다. 따라서 노드 N1은 고속으로 충전되어서 H레벨이 되고, 또한, 임계값 전압 Vth의 손실도 없이 노드 N1레벨은 VDD1에 도달한다. 이러한 노드 N1 및 노드 N3이 H레벨, 노드 N2가 L레벨의 상태(이하, 이 상태를 「세트 상태」로 칭한다)에서는 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프가 된다.
그 후 시각 t4에서 앞단의 출력 신호 Gn -1이 L레벨로 되돌아오면, 제2입력 단자 IN2가 L레벨이 되어, 노드 N3의 레벨은 그에 따라 하강하고, 승압전의 VDD-Vth로 되돌아온다. 이 때 노드 N1의 레벨은 VDD1(=VDD)이므로 트랜지스터 Q3은 오프가 되지만, 노드 N1은 플로팅이 되므로, 그 후도 노드 N1의 레벨은 VDD1로 유지된다(따라서 세트 상태도 유지된다).
종래의 단위 시프트 레지스터 회로에 있어서의 노드 N1의 충전시에는, 그것을 충전하기 위한 트랜지스터(예를 들면 특허문헌 1의 트랜지스터 M3)의 임계값 전압의 손실을 수반하므로, 클록 신호의 펄스폭이 충분히 길었다고 해도 노드 N1은 VDD1-Vth까지만 상승한다. 즉 본 실시예에서는, 노드 N1을 종래보다도 Vth이상 높은 레벨까지 충전할 수 있다.
세트 상태가 된 단위 시프트 레지스터 회로 SR에서는, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프이므로, 시각 t5에서 클록 단자 CK의 클록 신호 CLK1이 H레벨이 되면, 출력 단자 OUT의 출력 신호 Gn의 레벨이 상승한다. 그러면 용량소자 C1 및 트랜지스터 Q1의 게이트 용량을 통하는 용량결합에 의해, 노드 N1의 레벨이 특정한 전압만큼 승압된다(이 때문에 노드 N1은 「승압 노드」라고 칭하는 경우도 있다).
트랜지스터 Q1의 게이트 용량과 용량소자 C1의 용량값의 합에 비하여, 노드 N1의 기생 용량값이 충분히 작다고 가정하면, 출력 신호 Gn에 따라 승압된 노드 N1의 레벨은, VDD1+VDD(=2×VDD)가 된다. 그 결과 트랜지스터 Q1의 게이트·소스간 전압이 크게 유지되고, 출력 단자 OUT의 레벨 즉 출력 신호 Gn은 클록 신호 CLK1에 따라 고속으로 상승한다. 또 이 때 트랜지스터 Q1은 비포화 동작을 행하므로 임계값 전압 Vth분의 손실도 수반하지 않고, 출력 신호 Gn의 H레벨은, 클록 신호 CLK1의 H레벨과 같은 VDD가 된다.
시각 t5에서 H레벨이 된 출력 신호 Gn은, 클록 신호 CLK1이 H레벨 동안은, H레벨을 유지하여 게이트선을 활성화한다. 그리고 시각 t6에서 클록 신호 CLK1이 L레벨로 되돌아오면, 게이트선 구동신호 Gn도 L레벨이 되어 게이트선의 비선택 상태로 되돌아간다. 이 때 노드 N1의 레벨도 승압전의 VDD1로 하강한다.
그 후에 클록 신호 CLK2가 H레벨이 되는 시각 t7에서 다음 단의 게이트선 구동신호 Gn +1이 H레벨이 되고, 그것이 리셋단자 RST에 입력되어서 트랜지스터 Q5가 온 한다. 그것에 의해 노드 N3의 레벨이 하강하고, 트랜지스터 Q7이 오프가 되므로 노드 N2는 H레벨이 된다. 따라서 트랜지스터 Q4, Q9가 온이 되어, 노드 N1, N3은 L레벨이 된다. 그 결과, 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온의 리셋상태로 되돌아간다.
이상의 동작을 정리하면, 본 실시예에 따른 단위 시프트 레지스터 회로 SR에 있어서는, 제1입력 단자 IN1 및 제2입력 단자 IN2에 신호가 입력되지 않는 동안은 노드 N1이 L레벨(VSS), 노드 N2가 H레벨(VDD2-Vth)의 리셋상태에 있으며, 그 동안은 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온 하고 있으므로, 출력 단자 OUT는 저임피던스의 L레벨(VSS)로 유지된다. 그리고 제1입력 단자 IN1 및 제2입력 단자 IN2의 순으로 펄스 신호가 입력되면, 노드 N2가 L레벨(VSS), 노드 N1이 H레벨(VDD1)의 세트 상태가 된다. 세트 상태에서는 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프이므로, 클록 단자 CK의 신호(클록 신호 CLK1)가 H레벨인 동안, 게이트선용 출력 단자 OUT가 H레벨이 되어 게이트선을 활성화한다. 그 후에 리셋단자 RST의 신호(다음 단의 게이트선 구동신호 Gn +1)가 입력되면, 노드 N1 및 노드 N3이 L레벨, 노드 N2가 H레벨의 리셋상태로 되돌아간다.
이와 같이 동작하는 복수의 단위 시프트 레지스터 회로 SR을 도 2와 같이 종속접속하고, 게이트선 구동회로(30)를 구성했을 때의 동작을, 도 5의 타이밍 도면에 나타낸다. 동 도면과 같이, 제1단째의 단위 시프트 레지스터 회로 SR1의 제1 및 제2입력 단자 IN1, IN2에 입력 신호(스타트 펄스)가 입력되면, 그 후는 제1단째의 단위 시프트 레지스터 회로 SR1의 출력 신호 G1이, 클록 신호 CLK1, CLK2, CLK3에 동기한 타이밍으로 시프트되면서, 게이트선 구동신호 G1, G2, G3 ···으로서 게이트선 GL1, GL2, GL3‥·에 순서대로 출력됨과 동시에, 단위 시프트 레지스터 회로 SR2, SR3‥·으로 순서대로 전달된다. 그것에 의하여, 게이트선 구동회로(30)는, 소정의 주사 주기로 게이트선 GL1, GL2, GL3 ···을 순차적으로 구동할 수 있다.
단, 도 2의 구성의 게이트선 구동회로(30)에서는, 각 단위 시프트 레지스터 회로 SR의 리셋단자 RST에는, 그 다음 단의 게이트선 구동신호 Gn +1이 입력되므로, 이 단위 시프트 레지스터 회로 SR은 그 다음 단이 적어도 한번 동작한 후가 아니면 리셋상태(즉 상기의 초기 상태)가 되지 않는다. 각 단위 시프트 레지스터 회로 SR은, 리셋상태를 거치지 않으면 도 3에 나타나 있는 바와 같은 통상 동작을 행할 수 없으므로, 통상 동작에 앞서 더미의 입력 신호를 단위 시프트 레지스터 회로 SR의 제1단째부터 최종단까지 전달시키는 더미 동작을 행할 필요가 있다. 또는, 각 단위 시프트 레지스터 회로 SR의 노드 N2와 제3전원단자 s3(고전위측 전원) 사이에 리셋트용의 트랜지스터를 별도로 배치하여, 통상 동작 전에 강제적으로 노드 N2를 충전하는 리셋동작을 행해도 좋다. 단, 그 경우는 리셋트용의 신호 라인이 별도 필요하게 된다.
이상과 같이, 본 실시예에 따른 단위 시프트 레지스터 회로 SR에 의하면, 충전 회로로서의 트랜지스터 Q8이 트랜지스터 Q3의 게이트(노드 N3)를 충전하고, 이어서 승압회로인 용량소자 C2가 충전후의 노드 N3을 승압하므로, 트랜지스터 Q3의 게이트·소스간 전압을 높게 한 상태에서 노드 N1의 충전(프리챠지)이 행해진다. 즉 노드 N3의 승압시의 트랜지스터 Q3은 소스 폴로어 모드가 아닌, 비포화 동작하여 노드 N1을 충전하므로, 이 노드 N1의 레벨은 고속으로 상승한다. 따라서, 클록 신호의 주파수가 높아지고 제1 및 제2입력 단자 IN1, IN2에 입력되는 신호의 펄스폭이 좁아진 경우라도 노드 N1을 충분히 프리챠지 할 수 있고, 트랜지스터 Q1의 구동능력의 저하를 방지할 수 있다. 또한 트랜지스터 Q3이 비포화 동작하므로 그 임계값 전압분의 손실이 생기지 않고, 종래보다도 노드 N1을 높은 레벨로 프리챠지할 수 있기 때문에, 종래보다도 트랜지스터 Q1의 구동능력은 높아진다. 따라서, 단위 시프트 레지스터 회로 SR이 종속접속하여 이루어지는 시프트 레지스터 회로를 고속화할 수 있고, 그것에 의해 구성되는 게이트선 구동회로를 사용한 표시장치의 고해상도화에 기여할 수 있다.
<실시예 2>
TFT를 포함하는 전계효과 트랜지스터는, 게이트 전극에 임계값 전압이상의 전압이 인가되었을 때, 반도체 기판 내에 있어서의 게이트 절연막을 통한 게이트 전극의 바로 아래에 형성되는 도전성 채널에 의해 드레인·소스간이 전기적으로 접속됨으로써 전도하는 소자이다. 따라서, 전도상태의 전계효과 트랜지스터는, 게이트·채널간에 일정한 정전용량(게이트 용량)을 가지게 된다. 즉, 반도체 기판 내의 채널 및 게이트 전극을 양 전극으로 하고, 게이트 절연막을 유전체층으로 하는 용량소자로서도 기능할 수 있다. 이러한 용량소자는「MOS(Metal-Oxide Semiconductor)용량소자」라고 불린다.
도 6은 실시예 2에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 실시예 1에서는, 충전된 노드 N3을 승압하는 승압회로를 용량소자 C2로 구성했지만, 본 실시예에서는 그것을 트랜지스터 Q1O의 게이트 용량으로 치환하고 있다. 트랜지스터 Q1O의 게이트는 노드 N3에 접속하고, 소스와 드레인은 모두 제2입력 단자 IN2에 접속된다. 즉 트랜지스터 Q1O은, MOS용량소자로서 기능한다.
통상, 반도체 집적회로 내에 형성되는 용량소자의 유전체층이 되는 절연막의 두께는, 트랜지스터의 게이트 절연막의 두께와 같아지므로, 용량소자를 트랜지스터의 게이트 용량으로 치환할 경우에는, 그 용량소자와 동일면적의 트랜지스터로 대체 할 수 있다.
본 실시예에 따른 단위 시프트 레지스터 회로 SR에 의하면, 그 회로 구성은 실시예 1의 용량소자 C2를 MOS용량소자(트랜지스터 Q1O의 게이트 용량)로 치환할 뿐이므로, 실시예 1의 단위 시프트 레지스터 회로 SR과 마찬가지로 동작한다. 따라서 실시예 1과 동일한 효과를 얻을 수 있다.
트랜지스터 Q1O은, 게이트·소스간이 임계값 전압이상으로 바이어스 되었을때만, 즉 노드 N3이 H레벨로 충전되고 있을 때에만 용량소자로서 작용한다. 상기한 바와 같이, 트랜지스터 Q1O은 충전된 노드 N3을 승압하기 위한 것이므로, 노드 N3이 H레벨인 동안만 용량소자로서 작동하면 동작상의 문제는 없다.
또 바꿔 말하면, 트랜지스터 Q1O은 노드 N3이 L레벨인 동안은 용량소자로서 기능하지 않으므로, 그 동안은 제2입력 단자 IN2가 H레벨이 되었다고 해도 노드 N3은 승압되지 않는다. 그 때문에 제2입력 단자 IN2에 입력하는 신호는 앞단의 출력 신호 Gn -1에 한정되지 않고, 앞단의 단위 시프트 레지스터 회로 SR에 입력되는 클록 신호를 사용할 수 있다. 예를 들면 도 3과 같이, 이 단위 시프트 레지스터 회로 SR의 클록 단자 CK에 클록 신호 CLK1이 입력되는 것이면, 그 제2입력 단자 IN2에는 클록 신호 CLK3을 입력해도 좋다.
실시예 1의 도 3의 회로 구성의 경우, 예를 들면 클록 단자 CK에 클록 신호 CLK1이 입력되고, 제2입력 단자 IN2에 클록 신호 CLK3이 입력되었다고 하면, 노드 N3이 L레벨이어야 할 리셋상태 동안에도, 노드 N3은 클록 신호 CLK3에 의해 불필요에 승압되어, 오동작이 생길 우려가 있어 문제가 된다. 본 실시예에서는, 노드 N3이 L레벨 동안은 트랜지스터 Q1O이 용량소자로서 기능하지 않으므로 그 문제를 수반하지 않는다.
또 통상, 클록 신호의 상승 속도는 단위 시프트 레지스터 회로 SR의 출력 신호의 상승 속도보다도 고속이므로, 제2입력 단자 IN2에 클록 신호가 입력되면, 노드 N3의 승압속도가 빨라진다. 그 결과 노드 N1의 충전(프리챠지)은 더욱 고속화된다. 덧붙여, 각 단위 시프트 레지스터 회로 SR의 출력 단자 OUT에 걸리는 부하가 저감되어, 출력 신호 Gn의 신호 지연이 억제된다. 따라서, 본 실시예의 단위 시프트 레지스터 회로 SR의 제2입력 단자 IN2에 클록 신호가 입력하면, 실시예 1보다도 더욱 출력 신호의 고속화에 기여할 수 있다.
또한, 도 6의 회로에 있어서는, 트랜지스터 Q1O의 소스 및 드레인의 양쪽을 제2입력 단자 IN2에 접속한 구성을 나타냈지만, 모두 MOS용량소자의 같은 측의 전극으로서 기능하므로, 양자 중 어느 한쪽만이 제2입력 단자 IN2에 접속하도록 구성해도 좋다.
<실시예 3>
상기한 바와 같이 실시예 1의 단위 시프트 레지스터 회로 SR에서는, 노드 N1을 충전하기 위한 트랜지스터 Q3의 게이트(노드 N3)에, 충전 회로(트랜지스터 Q8) 및 승압회로(용량소자 C2)를 설치함으로써, 이 노드 N3을 2×VDD-Vth의 레벨까지 승압하고 있었다. 그것에 의하여 트랜지스터 Q3이 비포화 동작하므로 노드 N1이 고속으로 충전(프리챠지)된다는 효과를 얻을 수 있다.
본 실시예에서는, 이 기술을 노드 N3을 충전하는 트랜지스터 Q8의 게이트에도 응용하고, 이 트랜지스터 Q8의 게이트에도 같은 충전 회로와 승압회로를 설치함 으로써, 실시예 1보다도 더욱 노드 N3이 높은 레벨까지 승압되도록 한다.
도 7은, 실시예 3에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다. 본 실시예에 있어서도, 단위 시프트 레지스터 회로 SR은, 제1입력 단자 IN1에 입력되는 신호에 의거하여 노드 N3을 충전하는 충전 회로(제1충전 회로)와, 제2입력 단자 IN2에 입력되는 신호에 근거하여, 충전된 노드 N3을 승압하는 승압회로(제1승압회로)를 구비하고 있다. 본 실시예에 있어서, 제1충전 회로는, 노드 N3과 제2전원단자 s2 사이에 접속하는 트랜지스터 Q8에 더해, 이 트랜지스터 Q8의 게이트가 접속하는 노드 N4와 제2전원 단자 s2 사이에 접속하는 트랜지스터 Q11 및 노드 N4와 제3입력 단자 IN3 사이에 접속한 용량소자 C3을 구비하고 있다. 한편, 제1승압회로는, 실시예 1과 마찬가지로 용량소자 C2에 의해 구성되어 있다.
노드 N4와 제1전원단자 s1 사이에는, 노드 N2에 접속한 게이트를 가지는 트랜지스터 Q12가 접속하고 있다. 본 실시예에서는, 트랜지스터 Q6 및 트랜지스터 Q7로 이루어지는 인버터(풀 다운 구동회로)는, 노드 N4를 입력단으로 하고, 노드 N2를 출력단으로 하고 있다.
복수의 단위 시프트 레지스터 회로 SR은 종속접속하여 게이트선 구동회로를 구성한다. 단 본 실시예에서는, 제1입력 단자 IN1에는 3단 앞(앞앞앞 단)의 출력 신호(「Gn -3」으로 정의한다)가 입력되고, 제3입력 단자 IN3에 2단 앞의 출력 신호 Gn -2가 입력되고, 제2입력 단자 IN2에는 앞단의 출력 신호 Gn -1이 입력되도록 접속된다.
또 본 실시예에서는, 종속접속한 단위 시프트 레지스터 회로 SR은, 각각 위상이 다른 4상의 클록 신호로 구동된다. 즉 각 단위 시프트 레지스터 회로 SR의 클록 단자 CK에는 4상 클록 중 소정의 1상이 공급되어, 시프트 레지스터 회로 SR1, SR2, SR3‥·의 리셋단자 RST가 그 순서로 활성화된다.
또한 제1단째(제1스테이지)의 단위 시프트 레지스터 회로 SR1의 제1 내지 제3입력 단자 IN1 ∼ IN3에는 3상의 스타트 펄스가 입력되고, 이 스타트 펄스는 제1입력 단자 IN1, 제3입력 단자 IN3, 제2입력 단자 IN2의 순으로 활성화된다.
실시예 1에서 설명한 바와 같이, 도 3의 단위 시프트 레지스터 회로 SR에서는, 2단 앞의 출력 신호 Gn -2에 의해 노드 N3(트랜지스터 Q3의 게이트)을 VDD-Vth의 레벨까지 충전하고(식 (1)), 그 후 앞단의 출력 신호 Gn -1에 의해 더욱 노드 N3을 2×VDD-Vth의 레벨까지 승압하는 것으로(식 (2)), 트랜지스터 Q3을 비포화 동작시켜서 노드 N1을 VDD1의 레벨까지 충전(프리챠지)하고 있었다.
그것에 대하여, 본 실시예에 따른 도 7의 단위 시프트 레지스터 회로 SR에서는, 제1입력 단자 IN1에 입력되는 3단 앞의 출력 신호 Gn -3에 의해 노드 N4(트랜지스터 Q8의 게이트)가 VDD-Vth의 레벨로 충전된다. 그것에 의해 트랜지스터 Q8이 온 하지만, 이 때 노드 N3의 레벨은 VDD-2×Vth까지밖에 상승하지 않는다. 그러나 그 후에 제3입력 단자 IN3에 입력되는 2단 앞의 출력 신호 Gn -2에 의해, 노드 N4는 더욱 2×VDD-Vth의 레벨까지 승압된다. 그것에 의해 트랜지스터 Q8은 비포화 동작하고, 노드 N3의 레벨은 고속으로 VDD1(=VDD)의 레벨까지 충전된다. 따라서, 제2입력 단자 IN2에 입력되는 앞단의 출력 신호 Gn -1이 H레벨(VDD)이 되면, 용량소자 C2를 통하도록 용량결합에 의해 노드 N3의 레벨은 2×VDD의 레벨까지 상승하고, 노드 N1은 트랜지스터 Q3을 통해 고속으로 VDD1의 레벨까지 충전(프리챠지)된다.
이와 같이, 제1충전 회로에 포함되는 트랜지스터 Q11은, 제1입력 단자 IN1에 입력되는 신호에 의거하여 노드 N4를 충전하는 제2충전 회로로서 기능하고, 또한 용량소자 C3은, 제3입력 단자 IN3에 입력되는 신호에 의거하여 충전된 노드 N4를 승압하는 제2승압회로로서 기능한다.
이상과 같이 본 실시예에 의하면, 트랜지스터 Q11 및 용량소자 C3의 동작에 의해, 실시예 1보다도 노드 N3의 레벨을 임계값 전압 Vth만큼 높은 레벨(2×VDD)까지 승압할 수 있고, 그만큼 노드 N1을 고속으로 충전하는 것이 가능하게 된다. 따라서, 클록 신호의 주파수를 높게 해서 그 펄스폭이 더욱 좁아진 경우에 있어서도, 구동능력의 저하는 억제된다. 따라서, 단위 시프트 레지스터 회로 SR이 종속접속하여 이루어지는 시프트 레지스터 회로를 고속화할 수 있고, 그것에 의해 구성되는 게이트선 구동회로를 사용한 표시장치의 고해상도화에 기여할 수 있다.
또한, 도 7의 단위 시프트 레지스터 회로 SR의 구체적인 동작은, 노드 N3의 충전·승압이 제1내지 제3입력 단자 IN1∼IN3에 입력되는 3개의 신호에 따라 행해지는 것을 제외하고, 거의 실시예 1과 같다. 따라서, 도 7의 단위 시프트 레지스터 회로 SR을 여러개 종속접속하고, 게이트선 구동회로를 구성했을 때의 동작은, 도 8의 타이밍 도와 같아진다. 즉, 제1단째의 단위 시프트 레지스터 회로 SR1의 제1내 지 제3입력 단자 IN1∼IN3에 입력 신호(스타트 펄스)가 입력되면, 그 후는 제1단째의 단위 시프트 레지스터 회로 SR1의 출력 신호 G1이, 클록 신호 CLK1∼CLK4에 동기한 타이밍에서 시프트되면서, 게이트선 구동신호 G1, G2, G3 ···으로서 게이트선 GL1, GL2, GL3‥·에 순서대로 출력됨과 동시에, 단위 시프트 레지스터 회로 SR2, SR3‥·으로 순서대로 전달된다. 그것에 의하여, 게이트선 구동회로(30)는, 소정의 주사 주기로 게이트선 GL1, GL2, GL3‥·을 순차로 구동할 수 있다.
또한, 본 실시예에 있어서는, 제1 및 제2승압회로를 각각 용량소자 C2, 용량소자 C3에 의해 구성했지만, 실시예 2를 적용하여, 각각 MOS용량소자로 치환해도 된다(도시는 생략한다).
그 경우에는, 제3입력 단자 IN3에는 2단 앞의 단위 시프트 레지스터 회로 SR에 입력되는 클록 신호가 입력되고, 제2입력 단자 IN2에는 앞단의 단위 시프트 레지스터 회로 SR에 입력되는 클록 신호가 입력되도록 구성해도 좋다. 즉, 예를 들면 이 단위 시프트 레지스터 회로 SR의 클록 단자 CK에 클록 신호 CLK1이 입력되는 것이면, 그 제3입력 단자 IN3에는 클록 신호 CLK3을 입력하고, 제2입력 단자 IN2에는 클록 신호 CLK4를 입력하면 된다. 앞에 설명한 바와 같이, 통상, 클록 신호의 상승 속도는 단위 시프트 레지스터 회로 SR의 출력 신호의 상승 속도보다도 고속이므로, 클록 신호를 사용함으로써 노드 N3 및 노드 N4의 승압속도가 빨라져, 결과적으로 노드 N1의 충전(프리챠지)이 더욱 고속화된다. 덧붙여, 각 단위 시프트 레지스터 회로 SR의 출력 단자 OUT에 걸리는 부하가 저감되어, 출력 신호 Gn의 신호 지연이 억제된다. 따라서, 출력 신호의 고속화에 더욱 기여할 수 있다.
<실시예 4>
앞에 설명한 바와 같이, 각각의 실시예에 나타낸 고전위측 전원전위 VDD1, VDD2는, 서로 동일 레벨이어도 된다. 거기에서 본 실시예에 있어서는, 고전위측 전원전위 VDD1이 공급되는 제2전원단자 s2와, 고전위측 전원전위 VDD2가 공급되는 제3전원단자 s3을 동일 단자로 구성한다.
도 9는, 본 실시예의 단위 시프트 레지스터 회로 SR의 회로도이며, 실시예 1(도 3)의 단위 시프트 레지스터 회로 SR에 있어서, 제2전원단자 s2와 제3전원단자 s3이 동일한 단자로 구성한 예이다. 또 도시는 생략하지만, 본 실시예는, 실시예 2(도 6) 및 실시예 3(도 7)의 회로에 대해서도 적용하는 것도 가능하다.
본 실시예에 의하면, 전원공급을 위한 배선의 점유 면적이 삭감되므로, 게이트선 구동회로의 고집적화, 나아가서는 표시장치의 소형화에 기여할 수 있다.
<실시예 5>
실시예 2에서도 설명한 바와 같이, TFT를 포함하는 전계효과 트랜지스터는, 전도상태로 반도체기판에 형성되는 채널과 게이트 전극을 양쪽 전극으로 하고, 게이트 절연막을 유전체층으로 하는 MOS용량소자로서도 기능 할 수 있다.
도 10은 실시예 5에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 실시예 1에서는 트랜지스터 Q1의 게이트·소스간에 노드 N1의 승압용의 용량소자 C1(승압용량)을 설치하고 있었지만, 본 실시예에서는 그것을 트랜지스터 Q1의 게이트 용량으로 치환하고 있다. 그 경우, 도 10의 회로도와 같이 용량소 자 C1은 불필요하다.
통상, 반도체 집적회로 내에 형성되는 용량소자의 유전체층이 되는 절연막의 두께는, 트랜지스터의 게이트 절연막의 두께와 같아지므로, 용량소자를 트랜지스터의 게이트 용량으로 치환할 경우에는, 그 용량소자와 동일면적의 트랜지스터로 대체할 수 있다. 즉, 도 10에 있어서 트랜지스터 Q1의 게이트 폭을 상당분 넓게 하는 것으로, 실시예 1에 따른 도 3의 회로와 동등한 승압동작을 실현할 수 있다.
또 트랜지스터 Q1의 게이트 폭을 넓게 함으로써 그 구동능력이 높아지므로, 결과적으로 출력 신호 Gn의 상승 및 하강 속도가 빨라져, 동작의 고속화를 도모할 수 있는 본 발명의 효과를 더욱 높게 할 수 있다는 이점이 있다.
<실시예 6>
도 11은, 본 발명의 실시예 6에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다.
단위 시프트 레지스터 회로 SR의 출력단은, 출력 단자 OUT와 클록 단자 CK 사이에 접속하는 트랜지스터 Q1(제1트랜지스터)과, 출력 단자 OUT와 제1전원단자 s1 사이에 접속하는 트랜지스터 Q2(제2트랜지스터)로 구성되어 있다. 여기에서도 트랜지스터 Q1의 게이트(제어 전극)가 접속하는 노드를 노드 N1(제1노드), 트랜지스터 Q2의 게이트가 접속하는 노드를 노드 N2로 정의한다.
트랜지스터 Q1의 게이트·소스간(즉 출력 단자 OUT와 노드 N1 사이)에는 용량소자 C1이 설치된다. 또 노드 N1과 제2전원단자 s2 사이에는 트랜지스터 Q3(제3 트랜지스터)이 접속하고 있고, 이 트랜지스터 Q3의 게이트는 제1입력 단자 IN1에 접속하고 있다. 노드 N1과 제1전원단자 s1 사이에는, 게이트가 노드 N2에 접속한 트랜지스터 Q4가 접속한다.
본 실시예에 따른 단위 시프트 레지스터 회로 SR은, 노드 N1과 제2입력 단자 IN2 사이에, 직렬로 접속한 트랜지스터 Q13 및 용량소자 C4를 구비하고 있다. 즉 트랜지스터 Q13의 소스는 노드 N1에, 드레인은 용량소자 C4의 일단에 각각 접속하고 있고, 또 용량소자 C4의 타단은 제2입력 단자 IN2에 접속하고 있다. 또한 트랜지스터 Q13은 그 게이트와 드레인이 서로 접속되고 있으며, 소위 다이오드 접속을 행하고 있다. 즉, 용량소자 C4와 트랜지스터 Q13과의 접속 노드(즉 트랜지스터 G13 의 게이트 및 드레인의 노드)를 노드 N5(제2노드)로 정의하면, 트랜지스터 Q13은, 노드 N5에서 노드 N1로의 방향을 전도방향으로 하는 일방향성의 스위칭소자로서 기능한다.
위에서 정의한 노드 N5와 제2전원단자 s2 사이에는 트랜지스터 Q14(제4트랜지스터)가 접속하고 있고, 그 게이트는 제1입력 단자 IN1에 접속하고 있다. 또 노드 N5와 제1전원단자 s1 사이에는 트랜지스터 Q15가 접속하고, 그 게이트는 노드 N2에 접속한다.
노드 N2와 제3전원단자 s3 사이에는, 다이오드 접속된 트랜지스터 Q6이 접속하고, 노드 N2와 제1전원단자 s1 사이에는 트랜지스터 Q7이 접속한다. 트랜지스터 Q7의 게이트는 노드 N5에 접속한다.
트랜지스터 Q7은 트랜지스터 Q6보다도 구동능력(전류를 흐르게 하는 능력)이 충분히 크게 설정되고 있으며, 이 트랜지스터 Q6 및 트랜지스터 Q7은, 양자의 온 저항값의 비에 의해 그 동작이 규정되는 레시오형 인버터를 구성하고 있다. 이 인버터는, 노드 N5를 입력단으로 하고 노드 N2를 출력단으로 하고 있으며, 출력 단자 OUT를 풀 다운시키기 위해 트랜지스터 Q2를 구동하는 「풀 다운 구동회로」를 구성하고 있다.
또 도 11에 나타나 있는 바와 같이, 본 실시예의 단위 시프트 레지스터 회로 SR에서는, 노드 N2와 제1전원단자 s1 사이에 접속하고, 출력 단자 OUT에 접속한 게이트를 가지는 트랜지스터 Q16이 설치된다. 이 트랜지스터 Q16은 단위 시프트 레지스터 회로 SR의 논리동작에 영향을 주는 것은 아니지만, 그 상세한 것은 후술한다.
본 실시예에 따른 단위 시프트 레지스터 회로 SR도, 도 2와 같이 종속접속 함으로써 게이트선 구동회로(30)를 구성한다. 즉, 각 단위 시프트 레지스터 회로 SR에 있어서, 클록 단자 CK에는 3상의 클록 신호 CLK1, CLK2, CLK3 중 소정의 하나가 공급되고, 리셋단자 RST에는 다음 단의 단위 시프트 레지스터 회로 SR의 출력 단자 OUT가 접속된다.
또한 제1단째(제1스테이지)의 단위 시프트 레지스터 회로 SR1에 있어서는, 제1 및 제2입력 단자 IN1, IN2에, 각각 제1 및 제2스타트 펄스 SP1, SP2가 입력 신호로서 입력된다. 제2단째의 단위 시프트 레지스터 회로 SR2에 있어서는, 제1입력 단자 IN1에는 상기의 제2스타트 펄스 SP2가 입력되고, 제2입력 단자 IN2는 제1단째의 단위 시프트 레지스터 회로 SR1의 출력 단자 OUT에 접속한다. 제3단째 이후의 단위 시프트 레지스터 회로 SR에 있어서는, 제1입력 단자 IN1은 그 2단 앞(앞앞 단)의 단위 시프트 레지스터 회로 SR의 출력 단자 OUT에 접속하고, 제2입력 단자 IN2는 그 앞단의 단위 시프트 레지스터 회로 SR의 출력 단자 OUT에 접속한다. 그리고 각 단위 시프트 레지스터 회로 SR의 출력 단자 OUT에 출력되는 출력 신호는, 수평(또는 수직)주사 펄스로서 게이트선 GL에 출력된다.
도 12는 실시예 6에 따른 단위 시프트 레지스터 회로의 동작을 나타내는 타이밍 도이다. 이하, 도 12를 참조하여, 본 실시예에 따른 단위 시프트 레지스터 회로 SR의 구체적인 동작을 설명한다. 여기에서도, 게이트선 구동회로(30)를 구성하는 각 단위 시프트 레지스터 회로 SR의 동작은, 실질적으로 모두 동일하므로, 하나의 단위 시프트 레지스터 회로 SR의 동작을 대표적으로 설명한다. 간단히 하기 위해, 단위 시프트 레지스터 회로 SR의 클록 단자 CK에 클록 신호 CLK1이 입력되는 것으로서 설명을 행한다(예를 들면 도 2에 있어서의 단위 시프트 레지스터 회로 SR1, SR4등이 여기에 해당한다).
여기에서도, 이 단위 시프트 레지스터 회로 SR이 출력하는 게이트선 구동신호를 Gn, 그 앞단 및 2단 앞의 단위 시프트 레지스터 회로 SR의 출력 신호를 각각 Gn-1 및 Gn -2, 다음 단의 단위 시프트 레지스터 회로 SR이 출력하는 게이트선 구동신호를 Gn +1로 정의한다. 또 설명의 간단화를 위해, 클록 신호 CLK1, CLK2, CLK3, 제1스타트 펄스 SP1 및 제2스타트 펄스 SP2의 H레벨은 모두 같은 것으로 가정하고, 그 레벨을 VDD로 나타내기로 한다. 또한 이 레벨 VDD는 고전위측 전원전위 VDD1의 레벨과 같은 것으로 한다(즉, VDD=VDD1).
우선 초기 상태로서, 노드 N1 및 노드 N5가 L(Low)레벨(VSS), 노드 N2가 H (High)레벨(VDD2-Vth(Vth:트랜지스터의 임계값 전압))인 리셋상태를 상정한다. 또한 클록 단자 CK(클록 신호 CLK1), 리셋단자 RST(다음 단의 출력 신호 Gn +1), 제1입력 단자 IN1(2단 앞의 출력 신호 Gn -2), 제2입력 단자 IN2(앞단의 출력 신호 Gn -1)는 모두 L레벨이라고 하자. 리셋상태에서는, 이 단위 시프트 레지스터 회로 SR이 접속하는 게이트선은 비선택 상태에 있다.
그 상태로부터, 시각 t1에서 2단 앞의 출력 신호 Gn -2(제1단째의 단위 시프트 레지스터 회로 SR1의 경우에는 제1스타트 펄스 SP1)가 H레벨이 되면, 그것이 이 단위 시프트 레지스터 회로 SR의 제1입력 단자 IN1에 입력되어 트랜지스터 Q3 및 트랜지스터 Q14가 온이 된다. 이 때 노드 N2는 H레벨이므로 트랜지스터 Q4, Q15도 온 하고 있지만, 트랜지스터 Q3, Q14는 각각 트랜지스터 Q4, Q15보다도 구동능력이 충분히 크게 설정되고 있어, 트랜지스터 Q3, Q14의 온 저항은 각각 트랜지스터 Q4, Q15의 온 저항에 비해 충분히 낮다. 그 때문에 노드 N1, N5는 각각 트랜지스터 Q3, Q14를 통해 충전되고, 이 노드 N1, N5의 레벨이 상승한다. 즉 트랜지스터 Q3은, 제1입력 단자 IN1에 입력되는 신호에 의거하여 트랜지스터 Q1의 게이트가 접속하는 노드 N1을 충전하는 충전 회로로서 기능한다.
노드 N5의 레벨이 상승하면 트랜지스터 Q7이 전도하기 시작하여 노드 N2의 레벨은 하강한다. 그렇게 되면 트랜지스터 Q15의 저항이 높아지고, 노드 N5의 레벨이 급속히 상승한다. 그것에 따라 트랜지스터 Q7이 충분히 온이 된다. 그 결과 노 드 N2는 L레벨(VSS)이 되고, 트랜지스터 Q4, Q15가 오프가 되어서 노드 N1, N5가 H레벨이 된다.
여기에서, 노드 N5의 레벨을 상승시키기 위해서는, 거기에 접속한 용량소자 C4 및 트랜지스터 Q13의 게이트 용량을 충전할 필요가 있지만, 그것들의 용량값은 출력단의 트랜지스터 Q1 및 용량소자 C1의 약 1/5∼1/10정도이면 되므로, 노드 N5는 비교적 고속으로 충전가능하다. 그 때문에 트랜지스터 Q14가, 비교적 고속충전에 익숙하지 않은 소스 폴로어 모드로 동작함에도 불구하고, 노드 N5의 레벨을 고속으로 상승시킬 수 있고, 노드 N5는 VDD-Vth의 레벨로 충전된다.
한편, 노드 N1의 레벨을 상승시키기 위해서는, 용량소자 C1 및 트랜지스터 Q1의 게이트 용량을 충전할 필요가 있지만, 상기한 바와 같이 그것들의 용량값은 상당히 크기 때문에, 노드 N1의 고속충전은 곤란하다. 또 노드 N1의 충전시에는, 트랜지스터 Q3이 소스 폴로어 모드로 동작하므로, 단시간에 노드 N1의 레벨을 이론값(VDD-Vth)까지 상승시키는 것은 어렵다. 따라서 2단 앞의 출력 신호 Gn -2의 펄스폭이 충분히 넓지 않으면, 이 때의 노드 N1의 레벨은 이론값보다도 작은 일정한 레벨 V1a까지밖에 상승하지 않는다.
시각 t2에서, 2단 앞의 출력 신호 Gn -2가 L레벨로 되돌아오면 트랜지스터 Q3, Q14는 오프하지만, 그 후는 노드 N1 및 노드 N5는 플로팅 상태가 되고, 또 트랜지스터 Q7, Q15가 플립플롭의 작동을 하므로, 그것들의 레벨은 유지된다.
그리고 시각 t3에서 앞단의 출력 신호 Gn -1(제1단째의 단위 시프트 레지스터 회로 SR1의 경우에는 제2스타트 펄스 SP2)이 H레벨이 되면, 이 단위 시프트 레지스터 회로 SR의 제2입력 단자 IN2가 H레벨이 된다. 그러면 용량소자 C4를 통한 용량결합에 의해, 충전된 노드 N5의 레벨이 승압된다.
트랜지스터 Q13은 노드 N5에서 노드 N1로의 방향을 전도방향으로 하는 다이오드로서 작동하므로, 노드 N5가 승압되었을 때 이 트랜지스터 Q13을 통해 노드 N5에서 노드 N1로 전하가 흘러, 노드 N1의 레벨이 승압된다.
구체적으로는, 노드 N5의 전하가 트랜지스터 Q1의 게이트 용량, 용량소자 C1, C4에 분배되므로, 노드 N1의 레벨 상승량△V1은,
△V1=VDD·C4/(C4+C1+CQ1)-Vth ‥·（3)이 된다. 식(3)에 있어서의 C4는 용량소자 C4의 용량값, C1은 용량소자 C1의 용량값, CQ1은 트랜지스터 Q1의 게이트 용량값, Vth는 트랜지스터 Q13의 임계값 전압이다. 이와 같이, 트랜지스터 Q13, Q14, 용량소자 C4는 일종의 챠지 펌프 회로를 구성하고 있으며, 트랜지스터 Q3에 의한 충전후의 노드 N1을, 챠지 펌프 동작에 의해 승압하는 승압회로로서 기능하고 있다.
또한, 도 11의 단위 시프트 레지스터 회로 SR에서는, 용량소자 C1의 용량값(C1) 및 트랜지스터 Q1의 게이트 용량값(QC1)은 비교적 크기 때문에, 상승량△V1의 값을 크게 하는 것은 곤란하지만, 용량소자 C4에 의한 승압후의 노드 N1의 레벨을, VDD1이상으로 하는 정도이면 용이하게 가능하다. 즉, 상기 챠지 펌프 동작에 의한 승압후의 노드 N1의 레벨을 V1b로 하면,
V1b=V1a+△V1≥VDD1 ‥·（4)로 할 수 있다.
이 동작에 의해, 이 단위 시프트 레지스터 회로 SR은, 노드 N1 및 노드 N5가 H레벨, 노드 N2가 L레벨의 세트 상태가 된다. 세트 상태에서는, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프가 된다.
앞에 설명한 바와 같이, 종래의 단위 시프트 레지스터 회로에 있어서의 노드 N1의 충전시에는, 이 노드 N1은 VDD1-Vth의 레벨까지밖에 상승하지 않았지만, 본 실시예에서는, 상기의 식(4)에 나타내는 바와 같이 노드 N1을 종래보다도 Vth이상 높은 레벨까지 충전할 수 있다.
그 후 시각 t4에서 앞단의 출력 신호 Gn -1이 H레벨에서 L레벨로 변화되면, 제2입력 단자 IN2가 L레벨이 된다. 그러면 노드 N5의 레벨은 그에 따라 하강하지만, 트랜지스터 Q13이 다이오드로서 작동하므로, 노드 N1의 레벨은 변화되지 않는다 (세트 상태도 유지된다). 그 때문에 노드 N5의 레벨은, 상기의 챠지 펌프 동작에 의해 노드 N5에서 노드 N1로 흐른 전하량에 상당하는 전압△V5만큼 저하한다(도 12참조).
이 노드 N5의 레벨 저하량△V5이 클 경우, 트랜지스터 Q7의 저항값이 상승하므로, L레벨인 노드 N2의 전위가 높아지는 것이 염려된다. 그렇게 되면, 그 후 (시각 t5)에서 출력 단자 OUT(출력 신호 Gn)의 레벨이 상승하여, 트랜지스터 Q2의 게이트·드레인간의 오버랩 용량에 의해 노드 N2의 레벨이 더욱 높아졌을 때, 트랜지스터 Q2가 전도하여 출력 신호 Gn의 레벨이 저하된다는 문제가 생긴다. 트랜지스터 Q16은 이 문제를 방지하기 위한 것이다. 즉 이 트랜지스터 Q16은, 출력 신호 Gn이 H 레벨이 되었을 때 온 하여 노드 N2를 저전위측 전원전위 VSS에 고정함으로써, 트랜지스터 Q2가 불필요하게 온 되는 것을 방지하고 있다. 물론 노드 N5의 레벨 저하량△V5가 작아, 상기의 문제가 생길 우려가 없을 경우에는, 트랜지스터 Q16은 설치하지 않아도 된다.
세트 상태에 있는 단위 시프트 레지스터 회로 SR에서는, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프이므로, 시각 t5에서 클록 단자 CK의 클록 신호 CLK1이 H레벨이 되면, 출력 단자 OUT의 출력 신호 Gn의 레벨이 상승한다. 그러면 용량소자 C1 및 트랜지스터 Q1의 게이트 용량을 통하는 용량결합에 의해, 노드 N1의 레벨이 특정한 전압만큼 승압된다.
트랜지스터 Q1의 게이트 용량과 용량소자 C1과의 용량값의 합에 비하여, 노드 N1의 기생 용량값이 충분히 작다고 가정하면, 출력 신호 Gn에 따라 승압된 노드 N1의 레벨 V1c는,
V1c=V1b+VDD≥2×VDD ···（5)가 된다. 식(5)에서 알 수 있는 바와 같이, 출력 신호 Gn에 따라 노드 N1이 승압된 후에는 트랜지스터 Q1의 게이트·소스간 전압이 실시예 1보다도 더욱 커지고, 출력 단자 OUT의 레벨 즉 출력 신호 Gn은 클록 신호 CLK1에 따라, 보다 고속으로 상승한다. 또 트랜지스터 Q1은 비포화 동작을 행하므로 임계값 전압 Vth분의 손실도 없고, 출력 신호 Gn의 H레벨은 클록 신호 CLK1의 H레벨과 같이 VDD가 된다.
시각 t5에서 H레벨이 된 출력 신호 Gn은, 클록 신호 CLK1이 H레벨 동안은, H레벨을 유지하여 게이트선을 활성화한다. 그리고 시각 t6에서 클록 신호 CLK1이 L레벨로 되돌아오면, 게이트선 구동신호 Gn도 L레벨이 되어 게이트선의 비선택 상태로 되돌아온다. 이 때 노드 N1의 레벨도 하강하여 승압전의 레벨이 된다.
그 후 시각 t7에서 클록 신호 CLK2가 H레벨이 되면, 그 타이밍에서 다음 단의 게이트선 구동신호 Gn +1이 H레벨이 되므로, 그것이 리셋단자 RST에 입력되어서 트랜지스터 Q5가 온이 된다. 그것에 의해 노드 N5의 레벨이 하강하고, 트랜지스터 Q7이 오프가 되므로 노드 N2는 H레벨이 된다. 따라서 트랜지스터 Q4가 온이 되어, 노드 N1을 L레벨로 한다. 그 결과, 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온의 리셋상태로 되돌아간다.
이상의 동작을 정리하면, 본 실시예에 따른 단위 시프트 레지스터 회로 SR에 있어서는, 제1입력 단자 IN1 및 제2입력 단자 IN2에 신호가 입력되지 않는 동안은 노드 N1이 L레벨(VSS), 노드 N2가 H레벨(VDD2-Vth)의 리셋상태에 있고, 그 동안은 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온 하고 있으므로, 출력 단자 OUT는 저임피던스의 L레벨(VSS)로 유지된다. 그리고 제1입력 단자 IN1 및 제2입력 단자 IN2의 순으로 펄스 신호가 입력되면, 노드 N2가 L레벨(VSS), 노드 N1이 고전위측 전원전위 VDD1보다도 더욱 높은 H레벨의 세트 상태가 된다. 세트 상태에서는 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프이므로, 클록 단자 CK의 신호(클록 신호 CLK1)가 H레벨인 동안, 게이트선용 출력 단자 OUT가 H레벨이 되어서 게이트선을 활성화한다. 그 후 리셋단자 RST에 신호(다음 단의 게이트선 구동신호 Gn +1)가 입력되면, 노드 N1 및 노드 N5가 L레벨, 노드 N2가 H레벨의 리셋상태로 되돌아온다.
이와 같이 동작하는 복수의 단위 시프트 레지스터 회로 SR을 도 2와 같이 종속접속하여, 게이트선 구동회로(30)를 구성했을 경우, 그 동작은 위에서 나타낸 도 5의 타이밍도와 동일하게 된다.
이상과 같이, 본 실시예에 따른 단위 시프트 레지스터 회로 SR에 의하면, 충전회로로서의 트랜지스터 Q3이 트랜지스터 Q1의 게이트(노드 N1)를 충전하고, 이어서 트랜지스터 G13, Q14 및 용량소자 C4로 이루어지는 승압회로(챠지 펌프 회로)가 충전후의 노드 N1을 승압하므로, 클록 신호의 주파수가 높아지고 제1 및 제2입력 단자 IN1, IN2에 입력되는 신호의 펄스폭이 좁아진 경우라도 노드 N1을 충분히 프리챠지 할 수 있고, 트랜지스터 Q1의 구동능력의 저하를 방지할 수 있다. 또한 승압회로의 챠지 펌프 동작에 의해, 종래보다도 노드 N1을 높은 레벨로 프리챠지할 수 있기 때문에, 종래보다도 트랜지스터 Q1의 구동능력은 높아진다. 따라서, 단위 시프트 레지스터 회로 SR이 종속접속 하여 이루어지는 시프트 레지스터 회로를 고속화할 수 있고, 그것에 의해 구성되는 게이트선 구동회로를 사용한 표시장치의 고해상도화에 기여할 수 있다.
<실시예 7>
도 13은 실시예 7에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 동 도면과 같이 본 실시예에서는, 승압회로를 구성하는 용량소자를, 트랜지스터 Q17에 의한 MOS용량소자로 하고 있다. 즉, 트랜지스터 Q17의 게이트는 노드 N5에 접속하고, 소스와 드레인은 모두 제2입력 단자 IN2에 접속된다.
본 실시예에 따른 단위 시프트 레지스터 회로 SR에 의하면, 그 회로 구성은 실시예 6의 용량소자 C4를 MOS용량소자(트랜지스터 Q17의 게이트 용량)로 치환하고 있을 뿐이므로, 실시예 6의 단위 시프트 레지스터 회로 SR과 마찬가지로 동작한다. 따라서 실시예 6과 동일한 효과를 얻을 수 있다.
트랜지스터 Q17은, 게이트·소스간이 임계값 전압이상으로 바이어스되었을 때에만, 즉 노드 N5가 H레벨로 충전되고 있을 때에만 용량소자로서 작동한다. 트랜지스터 Q17은, 노드 N1에 전하가 공급되도록, 충전된 후의 노드 N5를 승압할 수 있으면 되므로, 노드 N5가 H레벨 동안만 용량소자로서 작동하면 동작상의 문제는 없다.
또한 바꿔 말하면, 트랜지스터 Q17은 노드 N5가 L레벨 동안은 용량소자로서 기능하지 않으므로, 그 동안은 제2입력 단자 IN2가 H레벨이 되었다고 해도 노드 N5는 승압되지 않는다. 그 때문에 제2입력 단자 IN2에 입력하는 신호는 앞단의 출력 신호 Gn -1에 한정되지 않고, 앞단의 단위 시프트 레지스터 회로 SR에 입력되는 클록 신호를 사용할 수 있다. 예를 들면 도 11과 같이 이 단위 시프트 레지스터 회로 SR의 클록 단자 CK에 클록 신호 CLK1이 입력되는 것이면, 그 제2입력 단자 IN2에는 클록 신호 CLK3을 입력해도 된다.
실시예 6의 도 11의 회로 구성의 경우, 예를 들면 클록 단자 CK에 클록 신호 CLK1이 입력되고, 제2입력 단자 IN2에 클록 신호 CLK3이 입력되었다고 하면, 노드 N5가 L레벨이어야 할 리셋상태 중에도, 노드 N5는 클록 신호 CLK3에 의해 불필요하게 승압되어, 오동작이 생길 우려가 있어 문제가 된다. 본 실시예에서는, 노드 N5가 L레벨 동안은 트랜지스터 Q17이 용량소자로서 기능하지 않으므로 그 문제를 수반하지 않는다.
또 통상, 클록 신호의 상승 속도는 단위 시프트 레지스터 회로 SR의 출력 신호의 상승 속도보다도 고속이므로, 제2입력 단자 IN2에 클록 신호가 입력되면, 노드 N5의 승압속도가 빨라진다. 그 결과 노드 N1의 충전(프리챠지)은 더욱 고속화된다. 덧붙여, 각 단위 시프트 레지스터 회로 SR의 출력 단자 OUT에 걸리는 부하가 저감되어, 출력 신호 Gn의 신호 지연이 억제된다. 따라서, 본 실시예의 단위 시프트 레지스터 회로 SR의 제2입력 단자 IN2에 클록 신호가 입력하면, 실시예 6보다도 더욱 출력 신호의 고속화에 기여할 수 있다.
또한, 도 13의 회로에 있어서는, 트랜지스터 Q17의 소스 및 드레인의 양쪽을 제2입력 단자 IN2에 접속한 구성을 나타냈지만, 모두 MOS용량소자의 같은 측의 전극으로서 기능하므로, 양자 중 어느 한쪽만이 제2입력 단자 IN2에 접속하도록 구성해도 좋다.
<실시예 8>
실시예 6, 7에 있어서도, 고전위측 전원전위 VDD1, VDD2는 서로 동일 레벨이어도 된다. 그래서 본 실시예에 있어서는, 실시예 4와 마찬가지로, 고전위측 전원 전위 VDD1이 공급되는 제2전원단자 s2와, 고전위측 전원전위 VDD2가 공급되는 제3전원단자 s3을 동일한 단자로 구성한다.
도 14는, 본 실시예의 단위 시프트 레지스터 회로 SR의 회로도이며, 실시예 6(도 11)의 단위 시프트 레지스터 회로 SR에 있어서, 제2전원단자 s2와 제3전원단자 s3가 동일한 단자로 구성한 예이다.
본 실시예에 의하면, 전원공급을 위한 배선의 점유 면적이 삭감되므로, 게이트선 구동회로의 고집적화, 나아가서는 표시장치의 소형화에 기여할 수 있다.
<실시예 9>
도 15는 실시예 9에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 실시예 6에서는 트랜지스터 Q1의 게이트·소스간에 노드 N1의 승압용의 용량소자 C1(승압용량)을 설치하고 있었지만, 본 실시예에서는 그것을 트랜지스터 Q1의 게이트 용량으로 치환하고 있다. 그 경우, 도 15의 회로도와 같이 용량소자 C1은 불필요하게 된다.
통상, 반도체 집적회로 내에 형성되는 용량소자의 유전체층이 되는 절연막의 두께는, 트랜지스터의 게이트 절연막의 두께와 같아지므로, 용량소자를 트랜지스터의 게이트 용량으로 치환할 경우에는, 그 용량소자와 동일면적의 트랜지스터로 대체 할 수 있다. 즉, 도 15에 있어서 트랜지스터 Q1의 게이트 폭을 상당분 넓게 하는 것으로 실시예 6에 따른 도 11의 회로와 동등한 승압동작을 실현할 수 있다.
또 트랜지스터 Q1의 게이트 폭을 넓게 함으로써 그 구동능력이 높아지므로, 결과적으로 출력 신호 Gn의 상승 및 하강속도가 빨라져, 동작의 고속화를 도모할 수 있다는 본 발명의 효과를 더욱 높게 할 수 있다는 이점이 있다.
<실시예 10>
도 16은 실시예 10에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다. 동 도면과 같이, 본 실시예에서는, 실시예 1의 단위 시프트 레지스터 회로 SR(도 3)에 대하여, 트랜지스터 Q3의 드레인에 소정의 전위 VDD4를 공급하는 전압발생 회로(32)를 접속시킨 것이다.
이 전압발생 회로(32)는, 고전위측 전원전위 VDD3이 공급되는 제4전원단자 s4와, 전위 VDD4를 출력하기 위한 전압출력 단자 VT와, 소정의 클록 신호가 입력되는 적어도 하나의 클록 입력 단자를 가지고 있다(도 16에는 클록 신호 CLK1이 대표적으로 도시되고 있다). 본 실시예에서는, 그 클록 입력 단자에 입력되는 클록 신호로서, 종속접속한 복수의 단위 시프트 레지스터 회로 SR(즉 게이트선 구동회로(30))을 구동하는 다상 클록 신호 중 어느 하나가 사용된다(도 16에는 클록 신호 CLK1이 대표적으로 도시되고 있다).
전압발생 회로(32)는, 제4전원단자 s4에 공급되는 전위 VDD3, 클록 입력 단자에 입력되는 클록 신호를 기초로, 전원전위 VDD3보다도 높은 출력전위 VDD4를 생성하는 것이다. 또한 이 전위 VDD4는, 저전위측 전원전위 VSS를 기준으로 하여, 각 클록 신호의 진폭(H레벨의 전위)보다도 높은 것이다.
도 17은 전압발생 회로(32)의 구체적인 회로 구성의 일례를 도시하고 있다. 이 전압발생 회로(32)는, 고전위 출력을 얻기 위해, 챠지 펌프 회로 CP가 이용되고 있다. 이 챠지 펌프 회로 CP는, 트랜지스터 Q20, Q21 및 용량소자 C5에 의해 구성되고 있다. 또 이 챠지 펌프 회로 CP의 출력단, 즉 전압출력 단자 VT에는 용량소자 C6이 설치되어 있다.
본 실시예에서는, 이 전압발생 회로(32)(챠지 펌프 회로 CP 및 안정화 용량C6)를, 시프트 레지스터 회로와 같은 절연 기판 위에 형성한다. 기본적으로 챠지 펌프 회로는, 적어도 2개의 정류소자(다이오드 소자)와 적어도 하나의 용량소자로 구성된다. 본 실시예에서는, 다이오드 소자로서, 시프트 레지스터 회로에 사용되는 것과 같은 구조를 가지는 트랜지스터 Q20, Q21이 다이오드 접속된 것을 사용한다. 또 용량소자로서는, 화소용량(도 1에 나타낸 커패시터(27))과 같은 구조의 용량소자 C5를 사용한다. 용량소자 C6은, 챠지 펌프 회로 CP의 출력을 안정시키기 위한 것으로, 이것도 화소용량과 같은 구조의 것이 사용된다. 그렇게 함으로써, 전압발생 회로(32)를 시프트 레지스터나 화소회로의 형성과 병행하여 행할 수 있게 되므로, 제조 공정의 증가를 수반하지 않고, 또 제조 비용의 증가도 억제된다.
도 17에 나타나 있는 바와 같이 다이오드 소자로서의 트랜지스터 Q20, Q21(이하 각각 「다이오드 소자 Q20」,「다이오드 소자 Q21」이라고 칭한다)은, 고전위측 전원전위 VDD3이 공급되는 제4전원단자 s4와 출력 전위 VDD4를 출력하기 위한 전압출력 단자 VT 사이에 직렬로 접속된다. 다이오드 소자 Q20, Q21은 모두 제4전원단자 s4측을 애노드, 전압출력 단자 VT가 캐소드가 되도록 접속된다.
용량소자 C5는 다이오드 소자 Q20, Q21간의 접속 노드(이하, 노드 N6)와 클 록 입력 단자 CK1 사이에 접속된다. 이 용량소자 C5는, 노드 N6을 반복하여 승압하는 챠지 펌프 동작을 행하기 위한 것이므로, 클록 입력 단자 CK1에는 임의의 클록 신호가 입력되면 된다. 그 클록 신호로서는, 각 단위 시프트 레지스터 회로 SR을 구동하는 클록 신호 CLK1∼CLK3중 어느 하나를 이용할 수 있다. 그렇게 하면, 챠지 펌프 회로 CP를 구동하기 위한 클록 신호의 발생 회로를 별도로 설치할 필요가 없어, 회로 규모의 증대를 억제할 수 있다. 본 실시예에서는, 도 17의 회로의 클록 입력 단자 CK1에는, 클록 신호 CLK1이 입력되는 것으로 한다. 이하, 용량소자 C5를 「챠지 펌프 용량」으로 칭한다.
한편, 용량소자 C6은, 전압출력 단자 VT로부터 부하(단위 시프트 레지스터 회로 SR의 노드 N1)를 향해서 전류가 흘렀을 때, 출력 전위 VDD4를 안정화하기 위한 것으로, 전압출력 단자 VT와 저전위측 전원전위 VSS가 공급되는 제1전원단자 s1 사이에 접속되어 있다. 이하, 용량소자 C6을 「안정화 용량」이라고 칭한다. 또한, 안정화 용량 C6의 일단의 접속처는 제1전원단자 s1에 한정되지 않고, 일정 전압이 공급되는 저임피던스의 노드이면 되며, 그 접속처는 상관없다.
이하, 도 17의 회로의 동작을 설명한다. 전압발생 회로(32)를 구성하는 각 트랜지스터의 임계값 전압을 Vth로 한다.
제4전원단자 s4에 전위 VDD3이 공급되면 다이오드 소자 Q20이 온 하므로, 노드 N6의 전위는 VDD3-Vth가 된다. 또한 이 노드 N6의 전위에 의해, 다이오드 소자Q21이 온하여 전압출력 단자 VT의 전위는 VDD3-2×Vth가 된다.
그 후에 클록 신호 CLK1(진폭 VDD)이 상승하면, 챠지 펌프 용량 C5를 통하는 결합에 의해 노드 N6이 승압된다. 노드 N6의 기생 용량을 무시하면, 노드 N6의 전위는 VDD3-Vth+VDD까지 상승한다. 이 노드 N6의 전위상승에 의해, 다이오드 소자Q21이 온 하여 노드 N6으로부터 전압출력 단자 VT로 전류가 흐른다. 그것에 의하여, 전압출력 단자 VT의 레벨은 일정량 상승하고, 반대로 노드 N6은 전하가 유출한 분만큼 레벨이 저하한다.
그 후에 클록 신호 CLK1이 하강하면, 챠지 펌프 용량 C5를 통하는 결합에 의해 노드 N6의 전위는 내려간다. 조금전에 노드 N6이 승압되었을 때, 이 노드 N6으로부터는 전압출력 단자 VT로 전하가 유출하고 있기 때문에, 전위가 내려간 후의 노드 N6의 레벨은, 그 승압전(클록 신호 CLK1이 상승하기 전)의 VDD3-Vth보다도 낮아진다. 그러나 노드 N6의 전위가 저하하면 다이오드 소자 Q20이 온 하므로, 노드 N6은 바로 충전되어 VDD3-Vth로 되돌아온다.
또한, 조금전에 노드 N6이 승압되었을 때에 전압출력 단자 VT의 전위는 상승하고 있으므로, 전압출력 단자 VT보다도 노드 N6쪽이 전위가 낮아지지만, 다이오드 소자 Q21은 전압출력 단자 VT로부터 노드 N6로의 방향의 전류를 저지하므로, 전압출력 단자 VT의 전위는 상승 된 채 유지된다.
그 후도 클록 신호 CLK1이 입력될 때마다 이상의 동작이 반복되어, 최종적으로 전압출력 단자 VT의 전위 VDD4는, VDD3-2×Vth+VDD가 된다.
여기에서, 상기의 전위 VDD1∼VDD3의 값은 모두 같고, 그 값을 클록 신호 CLK1∼CLK3의 H레벨과 마찬가지로 VDD라고 가정하면, 최종적인 전압발생 회로(32)의 출력 전위 VDD4는 2×VDD-2×Vth가 되고, 그것이 트랜지스터 Q3의 드레인 전위 가 된다. 같은 가정하에서는, 예를 들면 실시예 1의 단위 시프트 레지스터 회로 SR의 트랜지스터 Q3의 드레인 전위는 VDD(= VDD2)이다. 즉 본 실시예의 단위 시프트 레지스터 회로 SR에 의하면, 고전위측 전원전위의 각각이 클록 신호 CLK1∼CLK3의 H레벨과 같은 전위 VDD인 경우라도, 전압발생 회로(32)에 의해, 트랜지스터 Q3의 드레인에는 보다 높은 전위 VDD4(=2×VDD-2×Vth)가 공급된다.
따라서 본 실시예에서는 트랜지스터 Q3이, 트랜지스터 Q1의 게이트(노드 N1)를 실시예 1의 경우보다도 높은 전위로 충전(프리챠지)할 수 있게 된다. 그 결과, 출력 신호 Gn의 출력시에 있어서의 트랜지스터 Q1의 온 저항은 작아져, 출력 신호 Gn의 상승 및 하강이 고속화되어, 시프트 레지스터 회로의 동작의 고속화가 가능하게 된다는 효과를 얻을 수 있다. 또한 반대로 말하면, 트랜지스터 Q1의 채널 폭을 작게 해도, 출력 신호 Gn의 상승 및 하강 속도의 저하가 억제되므로, 시프트 레지스터 회로의 점유 면적을 작게 할 수 있다.
이하, 본 실시예의 효과를 더 구체적으로 설명한다. 여기에서도 클록 신호 CLK1∼CLK3의 각각의 진폭(H레벨의 전위)을 VDD로 하면, 도 16의 회로에서는, 트랜지스터 Q3의 게이트(노드 N3)가 2단 앞의 출력 신호 Gn -2에 따라 트랜지스터 Q8에 의해 충전되었을 때의 이 노드 N3의 전위는, 이 출력 신호 Gn -2의 H레벨의 전위에 의해 결정된다. 실시예 1에서 설명한 바와 같이, 클록 신호 CLK1∼CLK3의 진폭이 VDD이면, 각 단위 시프트 레지스터 회로 SR의 출력 신호의 H레벨도 VDD이다.
노드 N3의 충전은, 트랜지스터 Q8이 포화 영역에서 동작함으로써 행해지므로, 충전후의 노드 N3의 전위는, 트랜지스터 Q8의 임계값 전압(Vth)분의 손실을 수반하고, VDD-Vth가 된다. 따라서 그 후에 노드 N3이 앞단의 출력 신호 Gn -1(진폭 VDD)에 따라 용량소자 C2에 의해 승압되었을 때의 이 노드 N3의 전위는, 노드 N3의 기생 용량을 무시하면, 2×VDD-Vth가 된다.
따라서, 그 시점에서 트랜지스터 Q3의 드레인 전위(즉 전압발생 회로(32)의 출력 전위 VDD4)가, 2×VDD-2×Vth이상이면, 트랜지스터 Q3은 노드 N1을 2×VDD-2×Vth의 전위까지 충전(프리챠지) 할 수 있다. 앞에 설명한 바와 같이, 전압발생 회로(32)의 출력 전위 VDD4는, VDD3-2×Vth+VDD로 나타내므로, 전압발생 회로(32)에 공급되는 전원전위 VDD3이 VDD이상이면, 그 조건을 충족시킨다. 그 경우, 트랜지스터 Q1의 게이트·소스간 전압은 2×VDD-2×Vth가 된다. 그 후에 출력 신호 Gn의 출력시의 트랜지스터 Q1의 온 저항은, 그 때의 트랜지스터 Q1의 게이트·소스간 전압으로 결정된다.
통상, 시프트 레지스터에 공급되는 고전위측 전원전위는, 클록 신호의 H레벨의 전위와 마찬가지로 설정되는 것이 일반적이다. 예를 들면 종래예로서 상기의 특허문헌 1의 도 7의 회로를 예로 들면, 고전위측 전원전위(VON) 및 클록 신호의 H레벨의 전위가 모두 VDD이면, 노드 N1이 충전되었을 때의 전위는 VDD-Vth가 된다. 트랜지스터 Q1(특허문헌 1의 트랜지스터 M1에 상당)의 온 저항은 그 게이트·소스간 전압에 비례하므로, 본 실시예에서는 이 종래예에 대하여, 트랜지스터 Q1의 온 저 항값을, (VDD-Vth)/ (2×VDD-2×Vth)=1/2배, 즉 절반으로 할 수 있다.
또한 도 16의 회로에서는, 트랜지스터 Q8의 드레인은 일정한 전위 VDD1이 공급되고 있었지만, 그것을 게이트와 함께 제1입력 단자 IN1에 접속시켜도 된다. 즉 트랜지스터 Q8을, 제1입력 단자 IN1과 노드 N3 사이에 다이오드 접속시켜도 좋다. 이하에 나타내는 실시예에 있어서도 마찬가지이다. 그 경우, 제1입력 단자 IN1에 입력되는 2단 앞의 출력 신호 Gn -2가, 노드 N3을 충전하기 위한 전원으로서도 기능하므로, 제2전원단자 s2 및 그것에 전위 VDD1을 공급하는 전원을 생략할 수 있어 회로의 축소화에 기여할 수 있다.
또 본 실시예에서는, 전압발생 회로(32)(챠지 펌프 회로 CP 및 안정화 용량 C6)를 시프트 레지스터 회로와 같은 기판 내에 형성하는 것으로서 설명했지만, 그 구성요소의 전부, 혹은 일부를 기판의 외부에 형성하여 접속시켜도 좋다. 그 경우, 이 기판의 면적이 증대하는 것을 억제할 수 있지만, 기판내의 회로와 전압발생 회로(32)(혹은 그 일부)를 접속하기 위한 외부접속 단자를 기판위에 설치할 필요가 생기므로, 그 만큼 단자수가 증가한다.
예를 들면 전압발생 회로(32)의 챠지 펌프 회로 CP의 다이오드 소자를 시프트 레지스터 회로와 같은 기판 내에 형성하고, 용량소자(챠지 펌프 용량 및 안정화 용량)를 외부에 형성하는 것을 생각할 수 있다. 그 경우, 다이오드 소자로서 시프트 레지스터 회로와 같은 구조의 트랜지스터를 사용하는 것으로, 제조 공정을 간략화할 수 있음과 동시에, 용량소자의 대용량화가 용이하게 된다. 또 예를 들면 다이 오드 소자 및 안정화 용량을 외부에 형성하고, 챠지 펌프 용량을 기판 내에 형성하면, 회로의 기생 용량을 작게할 수 있다는 이점을 얻을 수 있다.
<실시예 11>
도 17에 나타낸 전압발생 회로(32)에서는, 클록 신호 CLK1의 상승시에 챠지 펌프 용량 C5를 통해서 전압출력 단자 VT에 전하가 공급되지만, 그것이 하강하면 전압출력 단자 VT로의 전하의 공급은 없어진다. 따라서 클록 신호 CLK1이 L레벨 동안은, 전압발생 회로(32)는 전압안정화 용량 C6에 축적되어 있는 전하에 의해 부하(단위 시프트 레지스터 회로 SR의 노드 N1)에 전류를 공급한다. 즉 클록 신호 CLK1이 L레벨 동안은, 안정화 용량 C6의 전하는 방전될 뿐이므로, 전압출력 단자 VT의 전위(전위 VDD4)가 저하한다.
도 18은 실시예 11에 따른 전압발생 회로(32)의 구성을 나타내는 회로도이다. 이 전압발생 회로(32)는, 서로 병렬로 접속된 3개의 챠지 펌프 회로 CP1∼CP3을 가지고 있다.
챠지 펌프 회로 CP1은, 다이오드 접속된 트랜지스터(다이오드 소자)Q20a, Q21a 및 그 사이의 노드 N6a와 클록 입력 단자 CK1a 사이에 접속한 챠지 펌프 용량C5a로 이루어져 있다. 마찬가지로, 챠지 펌프 회로 CP2는, 다이오드 소자 Q20b, Q21b 및 그 사이의 노드 N6b와 클록 입력 단자 CK1b 사이에 접속한 챠지 펌프 용량C5b로 이루어진다. 챠지 펌프 회로 CP3은, 다이오드 소자 Q20c, Q21c 및 그 사이의 노드 N6c와 클록 입력 단자 CK1c 사이에 접속한 챠지 펌프 용량 C5c로 이루어진다. 즉, 도 18의 챠지 펌프 회로 CP1∼CP3의 각각은, 도 17에 나타낸 챠지 펌프 회로 CP와 같은 구조의 것이다.
그것들 챠지 펌프 회로 CP1∼CP3 각각의 클록 입력 단자 CK1a∼CK1c에는 각각 위상이 다른 클록 신호가 입력된다. 본 실시예에 있어서는, 그것들의 클록 신호로서, 시프트 레지스터 회로(게이트선 구동회로(30))를 구동하고 있는 클록 신호 CLK1∼CLK3을 사용한다. 즉 도 18과 같이, 클록 입력 단자 CK1a에는 클록 신호 CLK1, 클록 입력 단자 CK1b에는 클록 신호 CLK2, 클록 입력 단자 CK1c에는 클록 신호 CLK3이, 각각 입력된다.
따라서, 도 18의 전압발생 회로(32)에서는 전압출력 단자 VT에, 클록 신호 CLK1의 상승시에 챠지 펌프 회로 CP1로부터 전하가 공급되고, 클록 신호 CLK2의 상승시에 챠지 펌프 회로 CP2로부터 전하가 공급되고, 클록 신호 CLK3의 상승시에 챠지 펌프 회로 CP3로부터 전하가 공급된다. 즉 전압출력 단자 VT에는 클록 신호 CLK1∼CLK3에 의해 순차로, 전하가 공급되게 되어, 상기한 전압출력 단자 VT의 전위저하의 문제는 해결된다.
본 실시예에서는 3개의 챠지 펌프 회로를 사용하여 전압발생 회로(32)를 구성했지만, 전압출력 단자 VT의 레벨 저하가 어느 정도 허용될 경우에는, 전압발생 회로(32)가 구비하는 챠지 펌프 회로는 하나(즉 실시예 10과 동일) 또는 2개여도 된다. 예를 들면 챠지 펌프 회로는 2개 사용한 경우라도, 실시예 10과 비교하면 전압출력 단자 VT에 전하가 공급되는 빈도는 배가 되므로, 전압출력 단자 VT의 전위저하는 억제된다.
<실시예 12>
실시예 12에서는, 실시예 10보다도 출력 전위 VDD4를 높게 할 수 있는 전압발생 회로(32)를 제안한다.
도 19는 실시예 12에 따른 전압발생 회로(32)의 구성을 나타내는 회로도이다. 본 실시예에 있어서도 전압발생 회로(32)는, 챠지 펌프 회로 CP와 안정화 용량C6으로 이루어지지만, 챠지 펌프 회로 CP의 구성이 도 17과는 다르다.
도 19에 나타나 있는 바와 같이 본 실시예의 챠지 펌프 회로 CP는, 도 17의 트랜지스터 Q20을, 트랜지스터 Q22, Q23 및 용량소자 C7로 이루어지는 회로로 치환한 것이다.
트랜지스터 Q22는, 다이오드 소자 Q21의 애노드인 노드 N6과 제4전원단자 s4 사이에 접속된다. 트랜지스터 Q23은, 제4전원단자 s4와 트랜지스터 Q22의 게이트 노드(노드 N7) 사이에 접속되고, 그 게이트는 노드 N6에 접속된다. 용량소자 C7은, 노드 N7과 클록 입력 단자 CK2 사이에 접속하고 있다.
클록 입력 단자 CK1, CK2의 각각에는, 서로 위상이 다른 (H레벨을 취하는 활성기간이 중복하지 않는다) 클록 신호가 입력된다. 그것들의 클록 신호로서는, 시프트 레지스터 회로(게이트선 구동회로(30))를 구동하고 있는 클록 신호 CLK1∼CLK3중 2개를 사용할 수 있다. 본 실시예에 있어서는, 도 19와 같이, 클록 입력 단자 CK1에는 클록 신호 CLK1, 클록 입력 단자 CK2에는 클록 신호 CLK2가 입력되는 것으로 한다.
다음에 본 실시예에 따른 전압발생 회로(32)의 챠지 펌프 회로 CP의 동작에 관하여 설명한다. 여기에서도 클록 신호 CLK1∼CLK3의 진폭을 VDD로 하고, 전압발 생 회로(32)의 각 트랜지스터의 임계값 전압은 Vth로 한다.
실시예 10에서 설명한 바와 같이, 도 17의 회로의 노드 N6에는 트랜지스터 Q20에 의해 VDD3-Vth의 레벨로 충전되지만, 그것에 대해 도 19의 챠지 펌프 회로 CP의 노드 N6은, 트랜지스터 Q22, Q23 및 용량소자 C7로 이루어지는 회로에 의해 VDD3의 레벨로 충전된다. 그 이유는, 클록 신호 CLK2의 상승시에 트랜지스터 Q22의 게이트 노드(노드 N7)가 승압되고, 이 때 트랜지스터 Q22가 비포화 동작하여 노드 N6을 충전하기 위함이다.
따라서, 본 실시예의 챠지 펌프 회로 CP에서는, 클록 신호 CLK1이 상승하여 노드 N6이 승압되면, 이 노드 N6의 전위는 VDD3+VDD까지 상승한다. 이 노드 N6의 전위상승에 의해, 다이오드 소자 Q21이 온 하여 노드 N6으로부터 전압출력 단자 VT에 전류가 흐른다. 그것에 의하여, 전압출력 단자 VT의 레벨은 일정량 상승하고, 역으로 노드 N6은 전하가 유출한 분만큼 레벨이 저하한다.
또한 노드 N6의 승압시에는, 트랜지스터 Q23이 비포화 동작하므로, 노드 N7은 제4전원단자 s4와 같은 VDD3으로 충전된다. 이 때 노드 N6이 승압되고 있기 때문에, 전위관계로부터 트랜지스터 Q22는, 제4전원단자 s4측이 소스, 노드 N6측이 드레인이 되지만, 그 게이트(노드 N7)와 소스(제4전원단자 s4)의 전위가 같기 때문에 노드 N6으로부터 제4전원단자 s4로의 전류는 흐르지 않는다. 즉, 트랜지스터 Q22는, 제4전원단자 s4로부터 노드 N6으로의 충전을 행하지만, 그 역방향의 전류는 저지하는 정류소자로서 기능하고 있다.
또한 조금전에 노드 N6이 승압되었을 때 전압출력 단자 VT의 전위는 상승하 고 있으므로, 전압출력 단자 VT보다도 노드 N6쪽이 전위가 낮아지지만, 다이오드 소자 Q21은 전압출력 단자 VT로부터 노드 N6으로의 방향의 전류를 저지하므로, 전압출력 단자 VT의 전위는 상승된 채 유지된다.
그 후에 클록 신호 CLK1이 하강하면, 챠지 펌프 용량 C5를 통하는 결합에 의해 노드 N6의 전위는 내려간다. 이 때 노드 N6의 레벨은, 그 승압전(클록 신호 CLK1이 상승하기 전)의 VDD3보다도 낮아진다. 그러나 다음에 클록 신호 CLK2가 상승하면, 트랜지스터 Q22가 다시 비포화 동작하여 노드 N6을 충전하므로, 이 노드 N6의 레벨은 VDD3으로 되돌아온다.
그 후도 클록 신호 CLK1, CLK2가 입력될 때마다 이상의 동작이 반복되어, 최종적으로 전압출력 단자 VT의 전위 VDD4는, VDD3-Vth+VDD가 된다. 여기에서, 상기의 전위 VDD1∼VDD3의 값은 모두 같고, 그 값을 클록 신호 CLK1∼CLK3의 H레벨과 마찬가지로 VDD라고 가정하면, 최종적인 전압발생 회로(32)의 출력 전위 VDD4는 2×VDD-Vth가 된다.
이와 같이 본 실시예의 챠지 펌프 회로 CP에서는, 트랜지스터 Q22가 비포화 동작으로 노드 N6을 충전하므로, 노드 N6의 노드가 실시예 10의 경우보다도 트랜지스터의 임계값 전압 Vth분만큼 높게 충전된다. 따라서, 클록 신호 CLK1에 의한 노드 N6의 승압시의 레벨도 Vth만큼 높아지고, 그 결과, 최종적인 전압출력 단자 VT의 전위도 실시예 10의 경우보다도 Vth분만큼 높게 할 수 있다.
또한 본 실시예에서는, 전압발생 회로(32)의 클록 입력 단자 CK1, CK2에 각각 클록 신호 CLK1, CLK2가 입력되는 예를 도시했지만, 앞에 설명한 바와 같이 클 록 입력 단자 CK1, CK2에 입력되는 신호는, 서로 위상이 다른(활성기간이 겹치지 않는다) 클록 신호로 이면 된다. 따라서, 예를 들면 클록 신호 CLK1, CLK3의 조합 또는 클록 신호 CLK2, CLK3의 조합이어도 된다.
또 도 19의 챠지 펌프 회로 CP에서는, 용량소자 C7은 트랜지스터 Q22의 게이트만을 승압하면 되므로, 용량소자 C7의 용량값은 챠지 펌프 용량 C5에 비해 작아도 된다. 마찬가지로, 트랜지스터 Q23도 트랜지스터 Q22의 게이트를 충전할 뿐이므로, 그 온 저항은 트랜지스터 Q22보다도 높아도 된다.
<실시예 13>
도 20은 실시예 13에 따른 전압발생 회로(32)의 구성을 나타내는 회로도이다. 이 전압발생 회로(32)는, 실시예 11과 마찬가지로, 서로 병렬로 접속된 3개의 챠지 펌프 회로 CP1∼CP3을 가지고 있다. 단 본 실시예에서는, 챠지 펌프 회로 CP1∼CP3의 각각은, 도 19에 나타낸 챠지 펌프 회로 CP와 같은 구조의 것이다.
챠지 펌프 회로 CP1∼CP3 각각의 클록 입력 단자 CK1a∼CK1c(도 19의 클록 입력 단자 CK1에 대응)에는, 각각 위상이 다른 클록 신호가 입력된다. 본 실시예에 있어서는, 그것들의 클록 신호로서, 시프트 레지스터 회로(게이트선 구동회로(30))를 구동하고 있는 클록 신호 CLK1∼CLK3을 사용한다. 즉 도 20과 같이, 챠지 펌프 회로 CP1의 클록 입력 단자 CK1a에는 클록 신호 CLK1, 챠지 펌프 회로 CP2의 클록 입력 단자 CK1b에는 클록 신호 CLK2, 챠지펌프 회로 CP3의 클록 입력 단자 CK1c에는 클록 신호 CLK3이 각각 입력된다.
그리고, 챠지 펌프 회로 CP1의 클록 입력 단자 CK2a에는, 클록 입력 단자 CK1a의 클록 신호 CLK1와는 위상이 다른 클록 신호 CLK2가 입력된다. 마찬가지로, 챠지 펌프 회로 CP2의 클록 입력 단자 CK2b에는, 클록 입력 단자 CK1b의 클록 신호 CLK2와는 위상이 다른 클록 신호 CLK3이 입력된다. 챠지 펌프 회로 CP3의 클록 입력 단자 CK2c에는, 클록 입력 단자 CK1c의 클록 신호 CLK3과는 위상이 다른 클록 신호 CLK1이 입력된다.
따라서, 도 20의 전압발생 회로(32)에서는 전압출력 단자 VT에, 클록 신호 CLK1의 상승시에 챠지 펌프 회로 CP1로부터 전하가 공급되고, 클록 신호 CLK2의 상승시에 챠지 펌프 회로 CP2로부터 전하가 공급되고, 클록 신호 CLK3의 상승시에 챠지 펌프 회로 CP3로부터 전하가 공급된다. 즉 전압출력 단자 VT에는, 클록 신호 CLK1∼CLK3중 어느 것에 의해 대부분의 기간, 전하가 공급되게 되어, 전압출력 단자 VT의 전위저하의 문제는 해결된다.
본 실시예에 있어서도, 전압출력 단자 VT의 레벨 저하가 어느 정도 허용될 경우에는, 전압발생 회로(32)가 구비하는 챠지 펌프 회로는 하나(즉 실시예 12와 동일) 혹은 2개라도 된다.
<실시예 14>
도 21은 실시예 14에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다. 동 도면과 같이, 본 실시예에 따른 단위 시프트 레지스터 회로 SR은, 4상의 클록 신호 CLK1∼CLK4로 구동되는 실시예 3의 단위 시프트 레지스터 회로 SR(도 7)에 대하여, 트랜지스터 Q3의 드레인에 소정의 전위 VDD4를 공급하는 전압발생 회로(32)를 접속시킨 것이다.
전압발생 회로(32)는, 제4전원단자 s4에 공급되는 전위 VDD3, 클록 입력 단자에 입력되는 클록 신호를 기초로 하여, 전위 VDD3보다도 높은 전위 VDD4를 생성하는 것이다. 또한 이 전위 VDD4는, 각 클록 신호의 H레벨의 전위나, 단위 시프트 레지스터 회로 SR에 공급되는 다른 고전위측 전원전위 VDD1, VDD2보다도 높은 것이다.
도 22는 본 실시예에 따른 전압발생 회로(32)의 구체적인 회로 구성의 일례를 도시하고 있다. 이 전압발생 회로(32)도, 도 17과 마찬가지로 챠지 펌프 회로 CP 및 안정화 용량 C6에 의해 구성되고 있지만, 챠지 펌프 회로 CP의 구성이 도 17과는 다르다. 즉 본 실시예에서는, 도 17의 챠지 펌프 회로 CP에 대하여, 다이오드 소자 Q21과 전압출력 단자 VT 사이에 또한 다이오드 접속시킨 트랜지스터 Q24(다이오드 소자)를 개재시킴과 동시에, 다이오드 소자 Q21, Q24사이의 노드 N8과 클록 입력 단자 CK2 사이에 접속한 용량소자 C8(챠지 펌프 용량)을 설치하고 있다.
클록 입력 단자 CK1, CK2의 각각에는, 서로 위상이 다른(H레벨을 취하는 활성기간이 중복하지 않는다) 클록 신호가 입력된다. 그것들의 클록 신호로서는 시프트 레지스터 회로(게이트선 구동회로(30))를 구동하고 있는 클록 신호 CLK1∼CLK4중 2개를 사용할 수 있다. 본 실시예에 있어서는, 도 22와 같이, 클록 입력 단자 CK1에는 클록 신호 CLK1, 클록 입력 단자 CK2에는 클록 신호 CLK2가 입력되는 것으로 한다.
고전위측 전원전위 VDD1∼VDD3이 클록 신호 CLK1∼CLK4의 H레벨과 같게 하면, 다이오드 소자 Q20, Q21 및 챠지 펌프 용량 C5로 이루어지는 회로는 도 17과 동일한 구성이므로, 챠지 펌프 동작에 의해 노드 N8의 전위는 2×VDD-2×Vth까지 상승한다. 도 22의 회로에서는, 또한 챠지 펌프 용량 C8 및 다이오드 소자 Q24가 챠지 펌프 동작을 함으로써, 전압출력 단자 VT의 전위(VDD4)를 노드 N8보다도 더욱 VDD-Vth만큼 높은 전위(3×VDD-3×Vth)로 할 수 있다.
즉, 본 실시예의 전압발생 회로(32)의 챠지 펌프 회로 CP는 2단의 챠지 펌프 회로를 포함하고 있으며, 종래(특허문헌 1의 도 7)에 비하여, 단위 시프트 레지스터 회로 SR의 노드 N1을 3배 높이의 전위로 충전할 수 있다. 따라서, 단위 시프트 레지스터 회로 SR의 출력 신호 Gn의 출력시에 있어서의 트랜지스터 Q1의 게이트·소스간의 전압을 3배로 할 수 있다. 바꿔 말하면, 그 때의 온 저항을 3분의 1로 할 수 있고, 출력 신호 Gn의 상승/하강이 더욱 고속화된다.
실시예 10, 14로부터 알 수 있는 바와 같이 본 발명에 의하면, 도 16과 같이 3상 클록 신호를 사용한 시프트 레지스터 회로에서는, 도 17과 같이 2개의 다이오드 소자와 하나의 챠지 펌프 용량으로 구성되는 1단의 챠지 펌프 회로에 의해 전압발생 회로(32)를 구성하여, 트랜지스터 Q1의 게이트·소스간의 전압을 종래기술의 2배로 할 수 있다. 또한 도 21과 같이 4상 클록 신호를 사용한 시프트 레지스터 회로에서는, 도 22와 같이 3개의 다이오드 소자와 2개의 챠지 펌프 용량으로 구성되는 2단의 챠지 펌프 회로에 의해 전압발생 회로(32)를 구성하여, 트랜지스터 Q1의 게이트·소스간 전압을 종래기술의 3배로 할 수 있다. 즉 n상 클록 신호를 사용한 시프트 레지스터 회로에서는, 직렬접속한 n-1개의 다이오드 소자와 그것들 사이의 n-2개의 접속 노드의 각각에 접속하는 n-2개의 챠지 펌프 용량으로 구성되는 n-2단의 챠지 펌프 회로에 의해 전압발생 회로(32)를 구성하고, 트랜지스터 Q1의 게이트·소스간 전압을 종래기술의 n-1배로 할 수 있다. 단, 각 트랜지스터의 내압한계의 범위내에서 전압을 설정할 필요가 있다.
<실시예 15>
본 실시예에서는, 실시예 14와 같이, 시프트 레지스터 회로가 4상의 클록 신호 CLK1∼CLK4를 사용하여 구동되는 경우에 있어서, 전압출력 단자 VT의 전위(VDD4)의 저하를 방지하는 기술을 나타낸다.
도 23은 실시예 15에 따른 전압발생 회로(32)의 구성을 나타내는 회로도이다. 이 전압발생 회로(32)에서는, 실시예 11을 응용하여, 서로 병렬로 접속된 4개의 챠지 펌프 회로 CP1∼CP4가 설치된다. 본 실시예에서는, 챠지 펌프 회로 CP1∼CP4의 각각은, 도 22에 나타낸 챠지 펌프 회로 CP와 같은 구조의 것이다.
그것들 챠지 펌프 회로 CP1∼CP4 각각의 클록 입력 단자 CK2a∼CK2d(도 22의 클록 입력 단자 CK2에 대응)에는, 시프트 레지스터 회로(게이트선 구동회로(30))를 구동하고 있는 클록 신호 CLK1∼CLK4중 어느 하나가 입력된다. 즉 도 23과 같이, 챠지 펌프 회로 CP1의 클록 입력 단자 CK2a에는 클록 신호 CLK2, 챠지 펌프 회로 CP2의 클록 입력 단자 CK2b에는 클록 신호 CLK3, 챠지 펌프 회로 CP3의 클록 입력 단자 CK2c에는 클록 신호 CLK4, 챠지 펌프 회로 CP4의 클록 입력 단자 CK2d에는 클록 신호 CLK1이, 각각 입력된다.
그리고, 챠지 펌프 회로 CP1의 클록 입력 단자 CK1a에는, 클록 입력 단자 CK2a의 클록 신호 CLK2와는 위상이 다른 클록 신호 CLK1이 입력된다. 챠지 펌프 회로 CP2의 클록 입력 단자 CK1b에는, 클록 입력 단자 CK2b의 클록 신호 CLK3과는 위상이 다른 클록 신호 CLK2가 입력된다. 챠지 펌프 회로 CP3의 클록 입력 단자 CK1c에는, 클록 입력 단자 CK2c의 클록 신호 CLK4와는 위상이 다른 클록 신호 CLK3이 입력된다. 챠지 펌프 회로 CP4의 클록 입력 단자 CK1d에는, 클록 입력 단자 CK2d의 클록 신호 CLK1과는 위상이 다른 클록 신호 CLK4가 입력된다.
따라서, 도 23의 전압발생 회로(32)에서는 전압출력 단자 VT에, 클록 신호 CLK1의 상승시에 챠지 펌프 회로 CP4로부터 전하가 공급되고, 클록 신호 CLK2의 상승시에 챠지 펌프 회로 CP1로부터 전하가 공급되고, 클록 신호 CLK3의 상승시에 챠지 펌프 회로 CP2로부터 전하가 공급되고, 클록 신호 CLK4의 상승시에 챠지 펌프 회로 CP3으로부터 전하가 공급된다. 즉 전압출력 단자 VT에는, 클록 신호 CLK1∼CLK4에 의해 순차로, 전하가 공급되게 되어, 전압출력 단자 VT의 전위저하의 문제는 해결된다.
<실시예 16>
본 실시예에 있어서도, 실시예 14와 같이, 시프트 레지스터 회로가 4상의 클록 신호 CLK1∼CLK4를 사용하여 구동되는 경우에 있어서, 전압출력 단자 VT의 전위(VDD4)의 저하를 방지하는 기술을 나타낸다.
도 24는 실시예 16에 따른 전압발생 회로(32)의 구성을 나타내는 회로도이다. 이 전압발생 회로(32)도, 실시예 15와 마찬가지로 서로 병렬로 접속된 4개의 챠지 펌프 회로 CP1∼CP4가 설치된다. 본 실시예에서는, 챠지 펌프 회로 CP1∼CP4 의 각각은, 도 19에 나타낸 챠지 펌프 회로 CP과 같은 구조의 것이다.
그것들 챠지 펌프 회로 CP1∼CP4 각각의 클록 입력 단자 CK1a∼CK1d(도 19의 클록 입력 단자 CK1에 대응)에는, 시프트 레지스터 회로(게이트선 구동회로(30))를 구동하고 있는 클록 신호 CLK1∼CLK4중 어느 하나가 입력된다. 즉 도 24와 같이, 챠지 펌프 회로 CP1의 클록 입력 단자 CK1a에는 클록 신호 CLK1, 챠지 펌프 회로 CP2의 클록 입력 단자 CK1b에는 클록 신호 CLK2, 챠지 펌프 회로 CP3의 클록 입력 단자 CK1c에는 클록 신호 CLK3, 챠지 펌프 회로 CP4의 클록 입력 단자 CK1d에는 클록 신호 CLK4가, 각각 입력된다.
그리고, 챠지 펌프 회로 CP1의 클록 입력 단자 CK2a에는, 클록 입력 단자 CK1a의 클록 신호 CLK1와는 위상이 다른 클록 신호 CLK4가 입력된다. 챠지 펌프 회로 CP2의 클록 입력 단자 CK2b에는, 클록 입력 단자 CK1b의 클록 신호 CLK2와는 위상이 다른 클록 신호 CLK3이 입력된다. 챠지 펌프 회로 CP3의 클록 입력 단자 CK2c에는, 클록 입력 단자 CK1c의 클록 신호 CLK3과는 위상이 다른 클록 신호 CLK2가 입력된다. 챠지 펌프 회로 CP4의 클록 입력 단자 CK2d에는, 클록 입력 단자 CK1d의 클록 신호 CLK4와는 위상이 다른 클록 신호 CLK1이 입력된다.
따라서, 도 24의 전압발생 회로(32)에서는 전압출력 단자 VT에, 클록 신호 CLK1의 상승시에 챠지 펌프 회로 CP1로부터 전하가 공급되고, 클록 신호 CLK2의 상승시에 챠지 펌프 회로 CP2로부터 전하가 공급되고, 클록 신호 CLK3의 상승시에 챠지 펌프 회로 CP3으로부터 전하가 공급되고, 클록 신호 CLK4의 상승시에 챠지 펌프 회로 CP4로부터 전하가 공급된다. 즉 전압출력 단자 VT에는, 클록 신호 CLK1∼CLK4 에 의해 순차로, 전하가 공급되게 되어, 전압출력 단자 VT의 전위저하의 문제는 해결된다.
또한, 이상의 실시예 10∼16에 있어서는, 실시예 1, 3의 단위 시프트 레지스터 회로 SR(도 3, 도 7)에 대하여 전압발생 회로(32)를 접속시킨 구성(도 16, 도 21)을 나타냈지만, 이 전압발생 회로(32)의 적용은 그것에 한정되는 것은 아니다. 충전후의 트랜지스터 Q3의 게이트(노드 N3)를 승압하는 승압회로를 구비하는 실시예 2, 4, 5의 단위 시프트 레지스터 회로 SR(도 6, 도 9, 도 10)에 대해서도 적용가능하다. 그 경우에도 실시예 10∼16과 마찬가지로, 트랜지스터 Q1의 게이트(노드 N1)를 높은 전위로 충전할 수 있다는 효과를 얻을 수 있다.
<실시예 17>
실시예 17에서는, 상기의 각 실시예에 나타낸 단위 시프트 레지스터 회로 SR의 변형예를 도시한다.
예를 들면 도 3의 단위 시프트 레지스터 회로 SR에 있어서는, 노드 N3을 충전하는 트랜지스터 Q8의 드레인을, 일정한 전원전위(고전위측 전원전위 VDD1)가 공급되는 제2전원단자 s2에 접속시켰지만, 도 25에 나타나 있는 바와 같이 그것을 제1입력 단자 IN1에 접속시켜도 좋다. 노드 N3의 충전에 사용되는 전하가 2단 앞의 출력 신호 Gn -2로부터 공급되게 되지만, 이 구성의 경우에도 도 3의 회로와 동일한 동작을 행할 수 있고, 실시예 1과 동일한 효과를 얻을 수 있다. 또한 도시는 생략하지만, 도 6, 도 10 및 도 16의 트랜지스터 Q8의 드레인도 마찬가지로, 제1입력 단자 IN1에 접속시켜도 된다.
또 예를 들면 도 7의 단위 시프트 레지스터 회로 SR에 대하여, 노드 N4를 충전하는 트랜지스터 Q11의 드레인을, 도 26과 같이 제1입력 단자 IN1에 접속시켜도 좋다. 노드 N4의 충전에 사용되는 전하가 3단 앞의 출력 신호 Gn -3으로부터 공급되게 되지만, 이 구성의 경우에도 도 7의 회로와 동일한 동작을 행할 수 있고, 실시예 3과 동일한 효과를 얻을 수 있다. 또한 도시는 생략하지만, 도 21의 트랜지스터 Q11의 드레인도 마찬가지로, 제1입력 단자 IN1에 접속시켜도 된다.
또한, 예를 들면 도 11의 단위 시프트 레지스터 회로 SR에 대하여, 노드 N5를 충전하는 트랜지스터 Q14의 드레인을, 도 27과 같이 제1입력 단자 IN1에 접속시켜도 좋다. 노드 N5의 충전에 사용되는 전하가 2단 앞의 출력 신호 Gn -2로부터 공급되게 되지만, 이 구성의 경우에도 도 11의 회로와 동일한 동작을 행할 수 있고, 실시예 6과 동일한 효과를 얻을 수 있다. 또한 도시는 생략하지만, 도 13 및 도 15의 트랜지스터 Q14의 드레인도 마찬가지로, 제1입력 단자 IN1에 접속시켜도 된다.
본 발명의 제1의 국면에 따른 시프트 레지스터 회로에 의하면, 충전 회로가 제2노드를 충전하고, 그것을 더욱 승압회로가 승압하므로, 제3트랜지스터의 제어 전극의 레벨을 높게 한 상태에서 제1노드의 충전(프리챠지)이 행해진다. 이 때 제3트랜지스터는 비포화 동작하므로 제1노드의 레벨은 고속으로 상승한다. 따라서, 클 록 신호의 주파수가 높아지고 제1 및 제2입력 단자가 입력되는 신호의 펄스폭이 좁아진 경우라도 제1노드를 충분히 프리챠지 할 수 있다. 즉, 제1트랜지스터의 구동능력의 저하를 방지할 수 있다. 또한 제3트랜지스터가 비포화 동작하므로 그 임계값 전압분의 손실이 발생하지 않고, 종래보다도 제1노드를 높은 레벨로 프리챠지할 수 있기 때문에, 종래보다도 제1트랜지스터의 구동능력은 높아진다.
본 발명의 제2의 국면에 따른 시프트 레지스터 회로에 의하면, 충전 회로가 제1노드를 충전하고, 그것을 더욱 승압회로가 승압하므로, 클록 신호의 주파수가 높아지고 제1 및 제2입력 단자에 입력되는 신호의 펄스폭이 좁아진 경우라도 제1노드를 충분히 높은 레벨로 프리챠지 할 수 있다. 즉, 제1트랜지스터의 구동능력의 저하를 방지할 수 있다. 또 승압회로에 의해 종래보다도 제1노드를 높은 레벨로 프리챠지할 수 있기 때문에, 종래보다도 제1트랜지스터의 구동능력은 높아진다.

Claims (28)

  1. 클록 단자 및 출력 단자와,
    상기 클록 단자에 입력되는 제1클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 제1전원단자의 전위를 공급하는 제3트랜지스터와,
    소정의 제1입력 단자에 입력되는 신호에 의거하여 상기 제3트랜지스터의 제어 전극이 접속하는 제2노드를 충전하는 제1충전 회로와,
    소정의 제2입력 단자에 입력되는 신호에 의거하여 충전된 상기 제2노드를 승압하는 제1승압회로를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  2. 제 1항에 있어서,
    상기 제1충전 회로는,
    상기 제2노드와 상기 제1전원단자 사이에 접속하고, 상기 제1입력 단자에 접속한 제어 전극을 가지는 제4트랜지스터이며,
    상기 제1승압회로는,
    상기 제2노드와 상기 제2입력 단자 사이에 접속하는 제1용량소자인 것을 특 징으로 하는 시프트 레지스터 회로.
  3. 제 1항에 있어서,
    상기 제1충전 회로는,
    상기 제2노드와 상기 제1입력 단자 사이에 접속하고, 이 제1입력 단자에 접속한 제어 전극을 가지는 제4트랜지스터이며,
    상기 제1승압회로는,
    상기 제2노드와 상기 제2입력 단자 사이에 접속하는 제1용량소자인 것을 특징으로 하는 시프트 레지스터 회로.
  4. 제 2항 또는 제 3항에 있어서,
    상기 제1용량소자는, MOS(Metal Oxide Semiconductor)용량소자인 것을 특징으로 하는 시프트 레지스터 회로.
  5. 제 1항에 있어서,
    상기 제1충전 회로는,
    상기 제2노드와 상기 제1전원단자 사이에 접속하는 제4트랜지스터와,
    상기 제1입력 단자에 입력되는 신호에 의거하여 상기 제4트랜지스터의 제어 전극이 접속하는 제3노드를 충전하는 제2충전 회로와,
    소정의 제3입력 단자에 입력되는 신호에 의거하여 충전된 상기 제3노드를 승압하는 제2승압회로를 포함하고,
    상기 제1승압회로는,
    상기 제2노드와 상기 제2입력 단자 사이에 접속하는 제1용량소자인 것을 특징으로 하는 시프트 레지스터 회로.
  6. 제 5항에 있어서,
    상기 제1용량소자는, MOS용량소자인 것을 특징으로 하는 시프트 레지스터 회로.
  7. 제 5항에 있어서,
    상기 제2충전 회로는,
    상기 제3노드와 상기 제1전원단자 사이에 접속하고, 상기 제1입력 단자에 접속한 제어 전극을 가지는 제5트랜지스터이며,
    상기 제2승압회로는,
    상기 제3노드와 상기 제3입력 단자 사이에 접속하는 제2용량소자인 것을 특 징으로 하는 시프트 레지스터 회로.
  8. 제 5항에 있어서,
    상기 제2충전 회로는,
    상기 제3노드와 상기 제1입력 단자 사이에 접속하고, 이 제1입력 단자에 접속한 제어 전극을 가지는 제5트랜지스터이며,
    상기 제2승압회로는,
    상기 제3노드와 상기 제3입력 단자 사이에 접속하는 제2용량소자인 것을 특징으로 하는 시프트 레지스터 회로.
  9. 제 7항 또는 제 8항에 있어서,
    상기 제2용량소자는, MOS용량소자인 것을 특징으로 하는 시프트 레지스터 회로.
  10. 제 1항에 있어서,
    상기 출력 단자와 상기 제1노드 사이에 접속하는 제3용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  11. 제 1항에 있어서,
    상기 제1전원단자에는, 상기 제1클록 신호의 진폭보다도 큰 전압이 공급되고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  12. 복수의 시프트 레지스터 회로가 종속접속하여 이루어지는 다단의 시프트 레지스터 회로이며,
    상기 다단의 각 단이, 청구항 1에 기재한 시프트 레지스터 회로인 것을 특징으로 하는 시프트 레지스터 회로.
  13. 제 12항에 있어서,
    상기 각 단의 시프트 레지스터의 상기 제1전원단자에, 상기 제1클록 신호의 진폭보다도 큰 전압을 공급하는 전압발생 회로를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  14. 제 13항에 있어서,
    상기 전압발생 회로는,
    소정의 전위가 공급되는 제2전원단자와 상기 시프트 레지스터 회로의 상기 제1전원단자 사이에 직렬접속한 제1 및 제2의 정류소자와,
    상기 제1 및 제2의 정류소자 사이의 접속 노드와 소정의 제2클록 신호가 입력되는 클록 입력 단자 사이에 접속한 제4용량소자를 포함하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  15. 제 14항에 있어서,
    상기 제2클록 신호는,
    상기 각 단의 시프트 레지스터 회로의 상기 클록 단자에 공급되는 다상 클록 신호 중 1상인 것을 특징으로 하는 시프트 레지스터 회로.
  16. 제 13항에 있어서,
    상기 전압발생 회로는,
    상기 각 단의 시프트 레지스터 회로가 형성된 기판 내에 형성되어 있는 것을 특징으로 하는 시프트 레지스터 회로.
  17. 제 13항에 있어서,
    상기 전압발생 회로는,
    상기 각 단의 시프트 레지스터 회로가 형성된 기판의 외부에 형성되어 있는 것을 특징으로 하는 시프트 레지스터 회로.
  18. 제 14항 또는 제 15항에 있어서,
    상기 전압발생 회로에서,
    상기 제1 및 제2의 정류소자는, 상기 각 단의 시프트 레지스터 회로가 형성된 기판 내에 형성되고,
    상기 제4용량소자는, 상기 기판의 외부에 형성되어 있는 것을 특징으로 하는 시프트 레지스터 회로.
  19. 제 14항 또는 제 15항에 있어서,
    상기 전압발생 회로에서,
    상기 제4용량소자는, 상기 각 단의 시프트 레지스터 회로가 형성된 기판 내에 형성되고,
    상기 제1 및 제2의 정류소자는, 상기 기판의 외부에 형성되어 있는 것을 특징으로 하는 시프트 레지스터 회로.
  20. 제 13항 내지 제 17항 중 어느 한 항에 있어서,
    상기 전압발생 회로를 여러개 가지고,
    이 전압발생 회로는, 서로 병렬로 접속되어 있는 것을 특징으로 하는 시프트 레지스터 회로.
  21. 복수의 시프트 레지스터 회로가 종속접속하여 이루어지는 다단의 시프트 레지스터 회로를 게이트선 구동회로로 하는 화상표시장치이며,
    상기 다단의 각 단은,
    클록 단자 및 출력 단자와,
    상기 클록 단자에 입력되는 제1클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    상기 제1트랜지스터의 제어 전극이 접속하는 제1노드에 제1전원단자의 전위를 공급하는 제3트랜지스터와,
    소정의 제1입력 단자에 입력되는 신호에 의거하여 상기 제3트랜지스터의 제어 전극이 접속하는 제2노드를 충전하는 제1충전 회로와,
    소정의 제2입력 단자에 입력되는 신호에 의거하여 충전된 상기 제2노드를 승압하는 제1승압회로를 구비하는 시프트 레지스터 회로인 것을 특징으로 하는 화상 표시장치.
  22. 클록 단자 및 출력 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    소정의 제1입력 단자에 입력되는 신호에 의거하여 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드를 충전하는 충전 회로와,
    소정의 제2입력 단자에 입력되는 신호에 의거하여 충전된 상기 제1노드를 승압하는 승압회로를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  23. 제 22항에 있어서,
    상기 충전 회로는,
    상기 제1노드와 제1전원단자 사이에 접속하고, 상기 제1입력 단자에 접속한 제어 전극을 가지는 제3트랜지스터이며,
    상기 승압 회로는,
    상기 제1노드와 소정의 제2노드 사이에 접속하여 이 제2노드로부터 상기 제1노드로의 방향을 전도방향으로 하는 일방향성의 스위칭소자와,
    상기 제2노드와 상기 제2입력 단자 사이에 접속하는 제1용량소자와,
    상기 제2노드와 상기 제1전원단자 사이에 접속하고, 상기 제1입력 단자에 접속한 제어 전극을 가지는 제4트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  24. 제 22항에 있어서,
    상기 충전 회로는,
    상기 제1노드와 제1전원단자 사이에 접속하고, 상기 제1입력 단자에 접속한 제어 전극을 가지는 제3트랜지스터이며,
    상기 승압회로는,
    상기 제1노드와 소정의 제2노드 사이에 접속하여 이 제2노드로부터 상기 제1노드로의 방향을 전도방향으로 하는 일방향성의 스위칭소자와,
    상기 제2노드와 상기 제2입력 단자 사이에 접속하는 제1용량소자와,
    상기 제2노드와 상기 제1입력 단자 사이에 접속하고, 이 제1입력 단자에 접속한 제어 전극을 가지는 제 4트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  25. 제 23항 또는 제 24항에 있어서,
    상기 제1용량소자는, MOS용량소자인 것을 특징으로 하는 시프트 레지스터 회로.
  26. 제 22항 내지 제 24항 중 어느 한 항에 있어서,
    상기 출력 단자와 상기 제1노드 사이에 접속하는 제2용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  27. 제 22항 내지 제 24항 중 어느 한 항에 기재한 시프트 레지스터 회로가 여러개 종속접속하여 이루어지는 것을 특징으로 하는 시프트 레지스터 회로.
  28. 복수의 시프트 레지스터 회로가 종속접속하여 이루어지는 다단의 시프트 레지스터 회로를 게이트선 구동회로로 하는 화상표시장치로서,
    상기 다단의 각 단은,
    클록 단자 및 출력 단자와,
    상기 클록 단자에 입력되는 클록 신호를 상기 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    소정의 제1입력 단자에 입력되는 신호에 의거하여 상기 제1트랜지스터의 제어 전극이 접속하는 제1노드를 충전하는 충전 회로와,
    소정의 제2입력 단자에 입력되는 신호에 의거하여 충전된 상기 제1노드를 승압하는 승압회로를 구비하는 시프트 레지스터 회로인 것을 특징으로 하는 화상표시장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160130076A (ko) * 2015-04-30 2016-11-10 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR20170094558A (ko) * 2008-10-24 2017-08-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR20180077810A (ko) * 2016-12-29 2018-07-09 엘지디스플레이 주식회사 게이트 구동회로와 이를 이용한 표시장치
KR20190093532A (ko) * 2011-09-30 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432737B2 (en) 2005-12-28 2008-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
JP4912121B2 (ja) 2006-02-23 2012-04-11 三菱電機株式会社 シフトレジスタ回路
JP5079301B2 (ja) * 2006-10-26 2012-11-21 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP4970004B2 (ja) * 2006-11-20 2012-07-04 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置、並びに信号生成回路
JP5179849B2 (ja) * 2006-12-28 2013-04-10 株式会社半導体エネルギー研究所 半導体装置
CN100583295C (zh) * 2007-02-09 2010-01-20 群康科技(深圳)有限公司 移位寄存器及液晶显示装置
JP4912186B2 (ja) * 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
TWI347611B (en) * 2007-11-26 2011-08-21 Au Optronics Corp Shift register and pre-charge circuit
CN101878592B (zh) 2007-12-28 2012-11-07 夏普株式会社 半导体装置和显示装置
US8675811B2 (en) 2007-12-28 2014-03-18 Sharp Kabushiki Kaisha Semiconductor device and display device
JP5665299B2 (ja) * 2008-10-31 2015-02-04 三菱電機株式会社 シフトレジスタ回路
TWI394134B (zh) * 2008-12-12 2013-04-21 Au Optronics Corp 預下拉前級突波之移位暫存器
JP5188382B2 (ja) 2008-12-25 2013-04-24 三菱電機株式会社 シフトレジスタ回路
TWI398838B (zh) * 2008-12-31 2013-06-11 Innolux Corp 移位暫存單元、掃描驅動電路、顯示裝置及移位暫存單元之控制方法
JP5484109B2 (ja) 2009-02-09 2014-05-07 三菱電機株式会社 電気光学装置
JP2010281914A (ja) * 2009-06-03 2010-12-16 Sony Corp 表示装置、表示装置の駆動方法および電子機器
JP2010281993A (ja) 2009-06-04 2010-12-16 Sony Corp 表示装置、表示装置の駆動方法および電子機器
TWI426521B (zh) * 2009-07-31 2014-02-11 Wintek Corp 雙向移位暫存器
KR101056213B1 (ko) * 2009-10-07 2011-08-11 삼성모바일디스플레이주식회사 구동부 및 이를 이용한 유기전계발광 표시장치
US8598854B2 (en) * 2009-10-20 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. LDO regulators for integrated applications
JP2011118052A (ja) * 2009-12-01 2011-06-16 Sony Corp 表示装置及び駆動方法
JP5528084B2 (ja) 2009-12-11 2014-06-25 三菱電機株式会社 シフトレジスタ回路
CN102763167B (zh) * 2010-03-19 2013-09-25 夏普株式会社 移位寄存器
JP5457251B2 (ja) * 2010-03-31 2014-04-02 三菱電機株式会社 電気光学装置
CN101944318A (zh) * 2010-08-31 2011-01-12 友达光电股份有限公司 移位寄存装置与有源阵列基板
KR101768541B1 (ko) 2010-10-26 2017-08-16 엘지디스플레이 주식회사 쉬프트 레지스터
KR101777135B1 (ko) * 2011-07-12 2017-09-12 엘지디스플레이 주식회사 쉬프트 레지스터
KR101481675B1 (ko) * 2011-10-04 2015-01-22 엘지디스플레이 주식회사 양 방향 쉬프트 레지스터
KR101764452B1 (ko) 2011-12-28 2017-08-02 가부시키가이샤 제이올레드 시프트 레지스터
CN102646401B (zh) 2011-12-30 2013-10-16 北京京东方光电科技有限公司 移位寄存器、goa面板及栅极驱动方法
TWI505245B (zh) * 2012-10-12 2015-10-21 Au Optronics Corp 移位暫存器
CN103258515B (zh) 2013-05-13 2015-08-05 京东方科技集团股份有限公司 栅极驱动电压供应装置、供应方法及显示装置
US9172369B2 (en) 2013-05-17 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
CN103928001B (zh) 2013-12-31 2016-12-07 上海天马微电子有限公司 一种栅极驱动电路和显示装置
CN103927982B (zh) * 2014-03-24 2016-08-17 京东方科技集团股份有限公司 像素电路及其驱动方法、显示装置
US10199006B2 (en) * 2014-04-24 2019-02-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
CN103985369B (zh) * 2014-05-26 2017-02-15 深圳市华星光电技术有限公司 阵列基板行驱动电路及液晶显示装置
TWI529692B (zh) * 2014-07-10 2016-04-11 友達光電股份有限公司 驅動電路和顯示裝置
KR102397388B1 (ko) * 2014-07-24 2022-05-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 모듈 및 전자 기기
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
CN105741749B (zh) * 2014-12-08 2019-03-12 上海和辉光电有限公司 一种发光控制信号驱动电路以及有源矩阵式显示面板
CN104851402B (zh) * 2015-05-27 2017-03-15 深圳市华星光电技术有限公司 一种多相位时钟产生电路及液晶显示面板
CN105405385B (zh) * 2015-12-31 2019-06-07 京东方科技集团股份有限公司 Goa电路、goa电路扫描方法、显示面板和显示装置
TWI570686B (zh) * 2016-01-20 2017-02-11 友達光電股份有限公司 驅動電路
KR101882435B1 (ko) * 2016-10-05 2018-08-24 실리콘 디스플레이 (주) 시프트 레지스터
KR102607402B1 (ko) * 2016-10-31 2023-11-30 엘지디스플레이 주식회사 게이트 구동 회로와 이를 이용한 표시장치
CN108022560B (zh) * 2016-11-01 2023-10-10 合肥鑫晟光电科技有限公司 栅极驱动电路及其驱动方法、显示基板和显示装置
US10424266B2 (en) * 2016-11-30 2019-09-24 Lg Display Co., Ltd. Gate driving circuit and display device using the same
CN111833805B (zh) * 2019-04-17 2022-02-22 成都辰显光电有限公司 栅极扫描驱动电路和驱动方法、显示装置
US11741880B2 (en) * 2020-09-02 2023-08-29 Hefei Boe Optoelectronics Technology Co., Ltd. Driving method, driving circuitry and display device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517542A (en) * 1995-03-06 1996-05-14 Thomson Consumer Electronics, S.A. Shift register with a transistor operating in a low duty cycle
US5949398A (en) * 1996-04-12 1999-09-07 Thomson Multimedia S.A. Select line driver for a display matrix with toggling backplane
US5859630A (en) * 1996-12-09 1999-01-12 Thomson Multimedia S.A. Bi-directional shift register
KR100752602B1 (ko) * 2001-02-13 2007-08-29 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 액정 표시 장치
JP4761643B2 (ja) * 2001-04-13 2011-08-31 東芝モバイルディスプレイ株式会社 シフトレジスタ、駆動回路、電極基板及び平面表示装置
US6845140B2 (en) 2002-06-15 2005-01-18 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
KR100917009B1 (ko) * 2003-02-10 2009-09-10 삼성전자주식회사 트랜지스터의 구동 방법과 쉬프트 레지스터의 구동 방법및 이를 수행하기 위한 쉬프트 레지스터
CN1567688B (zh) 2003-06-20 2010-04-21 旺宏电子股份有限公司 耦接电荷泵的稳压装置
KR20050121357A (ko) * 2004-06-22 2005-12-27 삼성전자주식회사 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시 장치
GB0417132D0 (en) * 2004-07-31 2004-09-01 Koninkl Philips Electronics Nv A shift register circuit
TW200703195A (en) * 2005-03-22 2007-01-16 Koninkl Philips Electronics Nv A shift register circuit
TW200703224A (en) 2005-03-22 2007-01-16 Koninkl Philips Electronics Nv A shift register circuit
DE602006009401D1 (de) 2005-07-26 2009-11-05 Koninkl Philips Electronics Nv Multi-input-kreis
KR101192777B1 (ko) * 2005-12-02 2012-10-18 엘지디스플레이 주식회사 쉬프트 레지스터
JP4912121B2 (ja) 2006-02-23 2012-04-11 三菱電機株式会社 シフトレジスタ回路
JP5079350B2 (ja) * 2006-04-25 2012-11-21 三菱電機株式会社 シフトレジスタ回路
KR100796137B1 (ko) * 2006-09-12 2008-01-21 삼성에스디아이 주식회사 쉬프트 레지스터 및 이를 이용한 유기전계발광 표시장치
JP5090008B2 (ja) * 2007-02-07 2012-12-05 三菱電機株式会社 半導体装置およびシフトレジスタ回路

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170094558A (ko) * 2008-10-24 2017-08-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US10763372B2 (en) 2008-10-24 2020-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with dual and single gate structure transistors
US11563124B2 (en) 2008-10-24 2023-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including flip-flop circuit which includes transistors
US12009434B2 (en) 2008-10-24 2024-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistors and method for manufacturing the same
KR20190093532A (ko) * 2011-09-30 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10916571B2 (en) 2011-09-30 2021-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11257853B2 (en) 2011-09-30 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11557613B2 (en) 2011-09-30 2023-01-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11901377B2 (en) 2011-09-30 2024-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20160130076A (ko) * 2015-04-30 2016-11-10 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
KR20180077810A (ko) * 2016-12-29 2018-07-09 엘지디스플레이 주식회사 게이트 구동회로와 이를 이용한 표시장치

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