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KR102710414B1 - 게이트 구동회로와 이를 이용한 표시장치 - Google Patents

게이트 구동회로와 이를 이용한 표시장치 Download PDF

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KR102710414B1
KR102710414B1 KR1020160182533A KR20160182533A KR102710414B1 KR 102710414 B1 KR102710414 B1 KR 102710414B1 KR 1020160182533 A KR1020160182533 A KR 1020160182533A KR 20160182533 A KR20160182533 A KR 20160182533A KR 102710414 B1 KR102710414 B1 KR 102710414B1
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South Korea
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transistor
potential
node
control transistor
common node
Prior art date
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장성욱
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엘지디스플레이 주식회사
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Abstract

게이트 구동회로와 이를 이용한 표시장치가 제공된다. 게이트 구동회로는 복수의 스테이지를 포함하는 시프트 레지스터를 포함한다. 복수의 스테이지 중 N번째 스테이지는 고전위전압단의 전위를 Q노드에 충전하는 제 1 트랜지스터 및 제 1 트랜지스터에 연결되는 제어부를 포함한다. 제어부는 고전위전압단 및 전단 스테이지 출력단과 연결되고, 제 1 트랜지스터를 제어하여 Q노드의 전위를 상승시킨다. 이에 따라, Q노드는 제어부가 없는 회로에 비해서 보다 큰 최대 전위를 갖는다.

Description

게이트 구동회로와 이를 이용한 표시장치 {GATE DRIVING CIRCUIT AND DISPLAY DEDVICE USING THE SAME}
본 발명은 시프트 레지스터와 이를 이용한 표시장치에 관한 것으로, 보다 상세하게는 Q노드의 전위가 상승되어 출력신호의 응답속도 및 안정성이 향상된 시프트 레지스터와 이를 이용한 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 모바일폰(mobile phone), 타블렛(tablet), 내비게이션(navigation), 노트북(notebook), 텔레비젼(television), 모니터(monitor) 및 퍼블릭 디스플레이(public display)와 같은 다양한 전자 디바이스가 일상 생활에 깊숙이 자리 잡았으며, 이러한 전자 디바이스에는 표시장치가 기본적으로 탑재되어 있어 표시장치의 수요 또한 나날이 증가하고 있다. 표시장치에는 액정표시장치(Liquid Crystal Display Device) 및 유기발광표시장치(Organic Light Emitting Diode Display) 등이 있다.
이와 같은 표시장치는 영상을 표시하는 복수의 픽셀 및 복수의 픽셀 각각에서 광이 투과되거나 발광되도록 제어하는 구동회로를 포함한다. 구동회로는 시프트 레지스터로 구성된다.
표시장치의 구동회로는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동회로, 데이터 신호에 동기되는 게이트 신호(또는 스캔 신호)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인)에 순차적으로 공급하는 게이트 구동회로(또는 스캔 구동회로) 및 데이터 구동회로와 게이트 구동회로를 제어하는 타이밍 콘트롤러 등을 포함한다.
한편, 최근 들어 표시장치의 해상도가 날로 증가하고 있다. 특히 가상현실(Virtual Reality; VR) 기기 또는 증강현실(Augmented Reality; AR) 기기 등에는 수천 PPI(Pixel Per Inch) 수준의 해상도가 요구되고 있고, 이에 따라 픽셀 구동에 필요한 시간이 점차 줄어들고 있다. 따라서 보다 빠르고 안정적인 스캔 신호의 출력이 필요로 되고 있다.
복수의 픽셀 각각은 게이트 라인을 통해 공급되는 게이트 신호에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 박막 트랜지스터(Thin Film Transistor)를 포함할 수 있다. 게이트 신호는 게이트 하이 전압(Gate High Voltage; VGH)과 게이트 로우 전압(Gate Low Voltage; VGL) 사이에서 스윙(swing)한다. 즉, 게이트 신호는 펄스 형태로 나타난다.
게이트 하이 전압(VGH)은 표시 패널에 형성된 박막 트랜지스터의 문턱 전압보다 높은 전압으로 설정되고, 게이트 로우 전압(VGL)은 박막 트랜지스터의 문턱 전압보다 낮은 전압으로 설정된다. 픽셀들의 박막 트랜지스터는 게이트 하이 전압에 응답하여 턴-온(turn-on) 된다.
최근 표시장치가 박형화됨에 따라 게이트 구동회로를 픽셀 어레이와 함께 표시 패널에 내장하는 기술이 개발되고 있다. 이와 같이 표시 패널에 내장된 게이트 구동회로는 "GIP(Gate-In-Panel) 구동회로”로 알려져 있다. 여기서, 게이트 구동회로는 게이트 신호를 생성하기 위한 시프트 레지스터(shift register)를 포함한다. 그리고 시프트 레지스터는 서로 종속적으로 접속된 복수의 스테이지(stage)를 포함한다. 복수의 스테이지는 스타트신호에 응답하여 출력을 발생시키고 그 출력을 시프트 클록에 따라 다음 스테이지로 이동시킨다. 이에 따라, 게이트 구동회로는 시프트 레지스터의 복수의 스테이지를 순차적으로 구동하여 게이트 신호(또는 스테이지 출력신호)를 생성한다.
상술한 시프트 레지스터는 Q노드를 충전하는 제 1 트랜지스터와, Q노드의 신호에 대응하여 각 스테이지의 게이트 신호를 충전하는 풀업 트랜지스터를 포함한다. 게이트 신호가 안정적으로 출력되기 위해서는, 풀업 트랜지스터의 게이트 전극에는 보다 큰 전위가 인가되는 것이 바람직하다. 한편, Q노드를 충전하는 제 1 트랜지스터는 게이트 하이 전압보다 자신의 임계전압만큼 감소된 전위를 Q노드에 충전한다. 이는 게이트 신호가 안정적으로 출력되는데 방해요소가 될 수 있다.
따라서 각 스테이지의 게이트 신호가 안정적으로 출력될 수 있도록 제어할 필요가 있으며, 이를 위한 다양한 연구 개발이 진행되고 있다.
본 발명의 발명자들은 상술한 바와 같이, 게이트 신호를 안정적으로 출력하기 위하여 Q노드의 전위 레벨을 상승시키는 회로를 포함하는 시프트 레지스터 및 이를 포함하는 표시장치의 새로운 구조를 발명하였다.
이에, 본 발명이 해결하고자 하는 과제는 프리차징 구간 또는 부트스트랩 구간에서의 Q노드의 전위를 상승시킴으로써, 스테이지 출력 신호의 상승엣지 시간이 단축된 시프트 레지스터 및 이를 포함하는 표시장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 시프트 레지스터에 포함된 트랜지스터의 정션 스트레스를 최소화함으로써, 안정성 및 수명을 향상시킬 수 있는 시프트 레지스터 및 이를 포함하는 표시장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 서로 종속적으로 접속된 복수의 스테이지를 갖는 시프트 레지스터가 제공된다. 각 스테이지는 고전위전압단의 전위를 Q노드에 충전하는 제 1 트랜지스터, 및 Q노드의 전위 레벨을 상승시키기 위한 제어부를 포함한다. 제어부는 전단 스테이지 출력단과 제 1 트랜지스터에 접속되어, Q노드의 전위가 상승하도록 제 1 트랜지스터를 제어한다.
본 명세서의 일 실시예에 따른 표시장치가 제공된다. 표시장치는 기판, 기판 상에 복수의 픽셀이 정의된 표시부, 표시부의 적어도 일측에 배치되는 비표시부 및 비표시부 상에 위치하며 복수의 픽셀과 대응되는 회로부를 포함한다. 회로부는 제 1 구간 및 제 2 구간동안 고전위전압단의 전위를 Q노드에 충전하는 제 1 트랜지스터, 및 제 1 구간 및 제 2 구간동안 Q노드의 전위 레벨을 상승시키기 위해 제 1 트랜지스터의 게이트 전극과 연결된 공통노드를 제어하는 제어부를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 제 1 트랜지스터를 제어하는 제어부를 구비함으로써, Q노드의 전위가 상승되는 효과가 있다.
본 발명은 Q노드의 전위가 상승됨에 따라, 게이트 신호가 안정적으로 출력되는 효과가 있다.
본 발명은 제 1 트랜지스터에 고전위전압단의 전위를 인가함으로써, Q노드가 빠르고 안정적으로 충전될 수 있고, 이에 따라 제 1 트랜지스터의 게이트 전극의 전위가 보강될 수 있다.
본 발명은 제어부를 구비함으로써, 부트스트랩 구간에서 제 1 트랜지스터이 턴-온 되는 것을 방지하여 Q노드의 전위가 안정적으로 유지될 수 있다.
본 발명은 제어부를 구비하여 제 1 트랜지스터의 열화를 최소화할 수 있다.
본 발명은 제어부를 구비하여 제 1 트랜지스터의 게이트-소스 전압을 향상시킴으로써, 제 1 트랜지스터의 이동도 저하를 보상할 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 N번째 스테이지의 회로 구성도이다.
도 3은 도 2에 도시된 N번째 스테이지의 개략적인 타이밍도이다.
도 4a는 비교예에 따른 제 1 트랜지스터이다.
도 4b는 도 4a에 도시된 회로의 구동 파형도이다.
도 5a는 본 발명의 일 실시예에 따른 회로 구성도이다.
도 5b는 도 5a에 도시된 회로의 구동 파형도이다.
도 6a는 본 발명의 일 실시예에 따른 회로 구성도이다.
도 6b는 도 6a에 도시된 회로의 구동 파형도이다.
도 7은 본 발명의 일 실시예에 따른 N번째 스테이지의 회로 구성도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 개략적인 블록도이다.
도 1를 참조하면, 표시장치(100)는 표시패널(110), 타이밍 콘트롤러(150), 데이터 구동부(120) 및 스캔 구동부(130, 140)를 포함한다.
표시패널(110)은 상호 교차하는 복수의 데이터 라인(DL) 및 복수의 스캔 라인(GL)에 구분되어, 데이터 라인들(DL) 및 스캔 라인들(GL)에 연결된 복수의 픽셀(PXL)을 포함한다. 표시패널(110)은 복수의 픽셀(PXL)로 정의되는 표시영역(110A)과 표시영역(110A)의 외측으로 각종 신호라인이나 패드 등이 형성되는 비표시영역(110B)을 포함한다. 표시패널(110)은 액정표시장치(LCD), 유기발광표시장치(OLED), 전기영동표시장치(EPD) 등과 같은 다양한 표시장치에서 사용되는 표시패널로 구현될 수 있다.
하나의 픽셀(PXL)에는 스캔 라인(GL) 또는 데이터 라인(DL)에 연결된 트랜지스터와 스캔 신호 및 트랜지스터에 의해 공급된 데이터 신호에 대응하여 동작하는 픽셀회로가 포함된다. 픽셀(PXL)은 픽셀회로의 구성에 따라 액정소자를 포함하는 액정표시패널이나 유기발광소자를 포함하는 유기발광표시패널 등으로 구현된다.
타이밍 콘트롤러(150)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 등의 수신회로를 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클록 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(150)는 입력된 타이밍 신호를 기준으로 데이터 구동부(120)와 스캔 구동부(130, 140)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생시킨다.
데이터 구동부(120)는 복수의 소스 드라이브 IC(Integrated Circuit)를 포함한다. 소스 드라이브 IC는 타이밍 콘트롤러(150)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC는 소스 타이밍 제어신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 표시패널(110)의 데이터 라인(DL)을 통해 공급한다. 소스 드라이브 IC는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시패널(110)의 데이터 라인(DL)과 접속된다. 소스 드라이브 IC는 표시패널(110) 상에 형성되거나, 별도의 PCB 기판에 형성되어 표시패널(110)과 연결되는 형태일 수도 있다.
스캔 구동부(130, 140)는 레벨 시프터(130) 및 시프트 레지스터(140)를 포함한다. 레벨 시프터(130)는 타이밍 콘트롤러(150)로부터 0V 내지 3.3V의 TTL(Transistor-Transistor-Logic) 레벨로 입력되는 클록신호들(CLK)의 레벨을 시프팅한 후 시프트 레지스터(140)에 공급한다. 시프트 레지스터(140)는 게이트인패널(Gate-In-Panel; GIP) 방식에 의해 표시패널(110)의 비표시영역(110B)에 박막 트랜지스터 형태로 형성될 수 있다. 시프트 레지스터(140)는 클록신호들(CLK) 및 스타트신호(Vst)에 대응하여 스캔 신호를 시프트하여 출력하는 스테이지들로 구성된다. 시프트 레지스터(140)에 포함된 스테이지들은 스캔 신호를 순차적으로 출력한다.
스캔 신호는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 스캔 신호가 스테이지 출력단을 통해 게이트 하이 전압(VGH)으로 출력되는 동안, 표시패널(110)의 픽셀은 해당하는 데이터 신호에 대응하여 발광한다. 그리고나서, 발광된 픽셀에 다른 스캔 라인(GL)에 대응하는 데이터 신호가 유입되지 못하도록, 발광된 픽셀에 대응되는 스테이지의 출력단은 게이트 로우 전압(VGL)이 출력된다.
이와 같이, 스테이지 출력단의 스캔 신호는 정해진 시간에 게이트 하이 전압(VGH)으로 상승하였다가, 정해진 시간에 게이트 로우 전압(VGL)으로 하강하는 것을 반복한다. 또한, 스캔 신호는 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 상승하는데 소요되는 시간 또는 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 하강하는데 소요되는 시간이 짧을수록 안정적인 출력특성을 가질 수 있으며, 보다 높은 해상도로 구현되는 표시장치에 적합할 수 있다. 이를 위한 시프트 레지스터에 대하여 도면을 참조하여 설명한다.
시프트 레지스터(140)는 복수의 스테이지를 포함한다. 시프트 레지스터(140)는 종속적으로 접속된 N(N은 양의 정수)개의 스테이지를 포함할 수 있다. 복수의 스테이지 각각은 스타트신호단(VST)에 응답하여 출력신호를 발생시키고, 그 출력신호를 클록신호단(CLK)의 신호에 따라 다음 스테이지로 전달한다. 이에 따라, 게이트 구동회로는 시프트 레지스터(140)의 복수의 스테이지를 순차적으로 구동하여 게이트 신호를 생성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 N번째 스테이지의 회로 구성도이다.
도 2에 도시된 바와 같이, 시프트 레지스터의 N번째 스테이지는 제어부(Control Part; CP), 제 1 내지 제 5 트랜지스터(T1~T5), 및 제 1 커패시터(C1)를 포함한다.
제 1 트랜지스터(T1)는 제어부(CP)의 제어신호에 대응하여 스위칭(턴-온(turn-on) 또는 턴-오프(turn-off)) 되고, 고전위전압단(VDD)의 전위를 Q노드(Nq)에 충전한다. 제 1 트랜지스터(T1)의 게이트, 소스, 및 드레인은 각각 공통노드(Nc), Q노드(Nq), 및 고전위전압단(VDD)에 연결된다. 고전위전압단(VDD)의 전위는 클록신호의 하이 전압 또는 스테이지 출력신호의 게이트 하이 전압(VGH)과 동일할 수 있다.
제 2 트랜지스터(T2)는 후단 스테이지 출력단, 예를 들어, N+2번째 스테이지 출력단(Gout[n+2])의 신호에 대응하여 스위칭 되고, Q노드(Nq)의 전위를 저전위전압단(VGL)으로 방전시킨다. 제 2 트랜지스터(T2)의 게이트, 소스, 및 드레인은 각각 N+2번째 스테이지 출력단(Gout[n+2]), 저전위전압단(VGL), 및 Q노드(Nq)에 연결된다. 이 때, 저전위전압단(VGL)의 전위는 클록신호의 로우 전압 또는 스테이지 출력신호의 게이트 로우 전압과 동일할 수 있다.
제 3 트랜지스터(T3)는 N-1번째 클록신호단(CLK[n-1])의 신호에 대응하여 스위칭 되고, Q노드(Nq)의 전위를 N-1번째 스테이지 출력단(Gout[n-1])으로 방전시키거나, N-1번째 스테이지 출력단(Gout[n-1])의 전위를 Q노드(Nq)로 충전시킨다. 제 3 트랜지스터(T3)의 게이트, 소스, 및 드레인은 각각 N-1번째 클록신호단(CLK[n-1]), N-1번째 스테이지 출력단(Gout[n-1]), 및 Q노드(Nq)에 연결된다.
제 4 트랜지스터(T4)는 Q노드(Nq)의 신호에 대응하여 스위칭 되고, N번째 클록신호단(CLK[n])의 전위를 N번째 스테이지 출력단(Gout[n])으로 충전한다. 제 4 트랜지스터(T4)의 게이트, 소스, 및 드레인은 각각 Q노드(Nq), N번째 스테이지 출력단(Gout[n]), 및 N번째 클록신호단(CLK[n])과 연결된다.
제 5 트랜지스터(T5)는 N+2번째 클록신호단(CLK[n+2])의 신호에 대응하여 스위칭 되고, N번째 스테이지 출력단(Gout[n])을 저전위전압단(VGL)으로 방전시킨다. 제 5 트랜지스터(T5)의 게이트, 소스, 및 드레인은 각각 N+2번째 클록신호단(CLK[n+2]), 저전위전압단(VGL), 및 N번째 스테이지 출력단(Gout[n])에 연결된다.
제어부(CP)는 제 1 제어트랜지스터(Ta), 제 2 제어트랜지스터(Tb)를 포함한다.
제 1 제어트랜지스터(Ta)는 N-2번째 스테이지 출력단(Gout[n-2])의 신호에 대응하여 스위칭 되고, N-2번째 스테이지 출력단(Gout[n-2])의 전위를 공통노드(Nc)에 충전한다. 도 2를 참조하면, 제 1 제어트랜지스터(Ta)는 게이트와 드레인이 서로 연결된 다이오드 연결 구조일 수 있다. 제 1 제어트랜지스터(Ta)의 게이트와 드레인은 N-2번째 스테이지 출력단(Gout[n-2])에 연결되고, 제 1 제어트랜지스터(Ta)의 소스는 공통노드(Nc)에 연결된다.
제 2 제어트랜지스터(Tb)는 N+2번째 스테이지 출력단(Gout[n+2])의 신호에 대응하여 스위칭 되고, 공통노드(Nc)를 방전시킨다. 제 2 제어트랜지스터(Tb)의 게이트, 소스, 및 드레인은 각각 N+2번째 스테이지 출력단(Gout[n+2]), 저전위전압단(VGL), 및 공통노드(Nc)에 연결된다.
제어부(CP)는 제 3 제어트랜지스터(Tc)를 더 포함할 수 있다.
제 3 제어트랜지스터(Tc)는 공통노드(Nc)의 신호에 대응하여 스위칭 되고, 공통노드(Nc)를 방전시킨다. 도 2를 참조하면, 제 3 제어트랜지스터(Tc)는 게이트와 드레인이 서로 연결된 다이오드 연결 구조일 수 있으며, 이 때 제 3 제어트랜지스터(Tc)의 게이트 및 드레인은 공통노드(Nc)와 연결된다. 제 3 제어트랜지스터(Tc)의 소스는 고전위전압단(VDD)에 연결된다.
제 1 커패시터(C1)의 일전극은 Q노드(Nq)에 연결되고, 제 1 커패시터(C1)의 타전극은 N번째 스테이지 출력단(Gout[n])에 연결된다. 제 1 커패시터(C1)는 Q노드(Nq)를 부트스트랩시킨다.
도 3은 도 2에 도시된 N번째 스테이지의 개략적인 타이밍도이다.
도 2 및 도 3을 참조하여, 도 2에 도시된 N번째 스테이지에 대응되는 회로에 대해 상세히 설명한다. 도 3에 도시된 타이밍도는 이해를 돕기 위한 간단한 이미지이며, 파형의 위치 및 폭은 예시일뿐 이에 한정되지 않는다.
도 3에 도시된 클록신호는 4상 신호이며, 제1 내지 제4클록신호(CLK1 ~ CLK4)는 순차적으로 하이 전압에서 로우 전압으로 전환되도록 형성된다. 클록신호의 하이 전압과 로우 전압의 전위는 각각 스테이지 출력신호의 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)과 동일할 수 있다. 제1클록신호(CLK1)는 제2클록신호(CLK2)와 중첩되는 구간을 갖고, 제2클록신호(CLK2)는 제3클록신호(CLK3)와, 제3클록신호(CLK3)는 제4클록신호(CLK4)와 중첩되는 구간을 갖는다. 4상의 클록신호들(CLK1~CLK4)은 각각 하이 전압인 구간의 1/2이 서로 중첩할 수 있으나, 이에 한정하지 않는다. 또한 본 실시예에서는 4상의 클록신호가 적용되었지만, 반드시 이에 한정하는 것은 아니다.
N-2번째 스테이지 출력단(Gout[n-2])의 전위가 게이트 하이 전압(VGH)으로 바뀌면, 제 1 제어트랜지스터(Ta)는 공통노드(Nc)를 게이트 하이 전압(VGH)으로 충전한다. 이 때, 게이트가 공통노드(Nc)에 연결된 제 1 트랜지스터(T1)는 턴-온 되고, 이에 따라 고전위전압단(VDD)의 전위는 Q노드(Nq)로 공급된다. Q노드(Nq)가 제 1 트랜지스터(T1)에 의해 게이트 하이 전압(VGH)으로 유지되는 구간이 Q노드(Nq)의 프리차징(PC) 구간이다.
한편, Q노드(Nq)의 신호에 대응하여 동작하는 제 4 트랜지스터(T4)는 Q노드(Nq)의 프리차징(PC) 구간동안 턴-온 된다. 하지만, 프리차징(PC) 구간 동안 N번째 클록신호(CLK[n])는 게이트 로우 전압(VGL)이므로 N번째 스테이지 출력신호 또한 게이트 로우 전압(VGL)으로 유지된다.
N-2번째 스테이지 출력단(Gout[n-2])의 신호가 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 바뀌면, 제 1 제어트랜지스터(Ta)는 턴-오프 되고 공통노드(Nc)로의 충전은 중단된다. 상세하게는 N-2번째 스테이지 출력단(Gout[n-2])의 신호가 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)으로 바뀌기 직전부터 공통노드(Nc)의 충전은 중단된다. 이는, 제 1 제어트랜지스터(Ta)의 게이트-소스 전압(Vgs)이 제 1 제어트랜지스터(Ta)의 임계전압(Threshold Voltage)과 동일하게 되는 시점부터 제 1 제어트랜지스터(Ta)는 턴-오프 되기 때문이다.
한편, N-1번째 클록신호단(CLK[n-1])과 게이트가 연결된 제 3 트랜지스터(T3)는, N-1번째 클록신호단(CLK[n-1])의 전위가 게이트 하이 전압(VGH)으로 바뀌면서 턴-온 된다. 따라서, 게이트 하이 전압(VGH)으로 출력되는 N-1번째 스테이지 출력단(Gout[n-1])의 신호가 Q노드(Nq)로 공급된다. N-1번째 클록신호단(CLK[n-1])의 신호가 게이트 하이 전압(VGH)으로 유지되는 첫 1/2 구간은 Q노드(Nq)의 프리차징(PC) 구간과 중첩되고, 따라서 제 1 트랜지스터(T1)가 턴-오프 되는 잠깐의 구간에도 Q노드(Nq)는 제 3 트랜지스터(T3)에 의해 안정적으로 게이트 하이 전압(VGH)으로 유지될 수 있다.
이어서, N-2번째 스테이지 출력단(Gout[n-2])의 신호가 게이트 하이 전압(VGH)에서 하강하여 게이트 로우 전압(VGL)으로 유지되는 첫 1/2 구간 동안, 게이트 하이 전압(VGH)으로 유지되는 Q노드(Nq)에 대응하여 제 4 트랜지스터(T4)는 턴-온 상태를 유지한다. 이 때, N번째 클록신호단(CLK[n])의 신호는 게이트 하이 전압(VGH)이므로, N번째 스테이지 출력단(Gout[n])은 게이트 하이 전압(VGH)을 출력한다.
한편, Q노드(Nq)의 전위는 제 1 커패시터(C1)에 의해 상승된다. Q노드(Nq)의 전위가 게이트 하이 전압(VGH)보다 높아지는 구간을 부트스트랩(BS) 구간이라고 한다.
Q노드(Nq)의 부트스트랩(BS) 구간의 전위변화는 전하량 보존의 법칙과 관련하여 설명할 수 있다. 부트스트랩(BS) 구간에 있어서, 아래와 같은 식이 성립한다.
[수학식]
C(ㅿVa - ㅿVb) = CTFT(ㅿVb - ㅿVc)
상기 수학식에서 C 는 제 1 커패시터(C1)의 정전용량, ㅿVa 는 Q노드(Nq)의 전위변화량, ㅿVb 는 N번째 스테이지 출력단(Gout[n])의 전위변화량, CTFT 는 제 4 트랜지스터(T4)의 기생용량, ㅿVc 는 N번째 클록신호의 전위변화량이다. Q노드(Nq)의 부트스트랩(BS) 구간에서 ㅿVb 와 ㅿVc 의 차이값이 0이 되므로, 결과적으로 ㅿVa 와 ㅿVb 는 같은 값이 된다. 따라서, 부트스트랩(BS) 구간에서 Q노드(Nq)의 전위는 도 3과 같이 게이트 하이 전압(VGH) 보다 상승하게 된다. ㅿVa 의 값은 ㅿVb 의 값과 같으므로, Q노드(Nq)의 전위변화량은 N번째 스테이지 출력단(Gout[n])의 전위변화량과 같다. 따라서, 부트스트랩(BS) 구간에서 Q노드(Nq)의 전위는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이만큼 더 상승한다.
트랜지스터의 역할은 드레인의 신호를 소스로 전달하는데 있다. 만일, Q노드(Nq)가 부트스트랩(BS) 되지 않고 게이트 하이 전압(VGH)으로 유지된다면, 제 4 트랜지스터(T4)의 게이트-소스 전압(Vgs)이 임계전압(Vth)보다 같거나 작아지는 구간이 발생하여, 제 4 트랜지스터(T4)는 턴-오프 될 수 있다. 하지만 도 3에서와 같이, Q노드(Nq)가 부트스트랩(BS) 되어 게이트 하이 전압(VGH) 보다 더 높은 전위로 유지된다면, 제 4 트랜지스터(T4)는 보다 긴 시간 동안 턴-온 되어, 이에 따라 제 4 트랜지스터(T4)의 충전 효율은 보다 향상될 수 있다. 또한, 일정 시간 후에 제 4 트랜지스터(T4)가 열화되더라도, 제 4 트랜지스터(T4)의 게이트에는 게이트 하이 전압(VGH) 보다 높은 전압이 인가되기 때문에, 턴-온 구간이 더욱 길게 유지될 수 있다. 따라서, Q노드(Nq)를 부트스트랩 시킴으로써, 제 4 트랜지스터(T4)의 열화는 보상될 수 있다.
이어서, 제 5 트랜지스터(T5)는 N+2번째 클록신호단(CLK[n+2])의 신호에 대응하여 턴-온 되고, N번째 스테이지 출력단(Gout[n])의 전위는 방전된다. 따라서, N번째 스테이지 출력신호는 게이트 로우 전압(VGL)으로 출력된다. 이로써, 부트스트랩(BS) 구간이 종료되고, N번째 스테이지 출력신호는 게이트 로우 전압(VGL)으로 유지된다.
N스테이지의 Q노드(Nq)의 부트스트랩(BS) 구간이 종료된 이후에는, N번째 스테이지 출력신호는 다음 프레임까지 게이트 로우 전압(VGL)으로 유지되어야 한다. 한편, 공통노드(Nc) 혹은 Q노드(Nq)에 외부로부터 노이즈가 혼입될 수 있다. 이에 따라 공통노드(Nc) 혹은 Q노드(Nq)에 리플(Ripple) 신호가 발생하여 제 4 트랜지스터(T4)가 턴-온 될 수 있다. 이에 따라 클록신호의 게이트 하이 전압(VGH)이 N번째 스테이지 출력단(Gout[n])으로 유입되어 멀티 출력이 발생할 수 있다. 여기서 멀티 출력이란, 스테이지 출력신호가 게이트 로우 전압(VGL)으로 유지되어야 하는 구간 동안 게이트 로우 전압(VGL) 외 다른 전위의 전압이 출력되는 현상을 말한다.
상기와 같은 멀티 출력을 방지하기 위하여 다양한 장치가 마련될 수 있다.
제어부(CP)의 제 2 제어트랜지스터(Tb)는 부트스트랩(BS) 구간의 종료 시점과 동기되어 공통노드(Nq)를 방전시킨다. 제 2 제어트랜지스터(Tb)는 N+2번째 스테이지 출력단(Gout[n+2])의 신호가 게이트 로우 전압(VGL)에서 게이트 하이 전압(VGH)으로 바뀌면 공통노드(Nq)의 전위를 저전위전압단(VGL)으로 방전시킨다. 이로써, 제 2 제어트랜지스터(Tb)는 부트스트랩(BS) 구간 이후에 제 1 트랜지스터(T1)가 턴-온 되지 않도록 제어할 수 있다.
제 2 트랜지스터(T2)는 N+2번째 스테이지 출력단(Gout[n+2])의 신호에 동기되어 Q노드(Nq)를 방전시킨다. 이로써, 제 4 트랜지스터(T4)의 동작이 차단될 수 있고, 멀티 출력을 미연에 방지할 수 있다.
한편, 클록신호의 상승엣지(Rising Edge)에 대응하여 Q노드(Nq)에 리플신호가 발생할 수 있다. 이를 방지하기 위하여, 제 3 트랜지스터(T3)는 N-1번째 클록신호에 동기하여 주기적으로 Q노드(Nq)의 전위를 방전시킨다. 이에 따라, Q노드(Nq)의 리플신호 발생이 최소화되고, 스테이지의 멀티 출력도 최소화될 수 있다.
도 2를 참조하면, 제 1 제어트랜지스터(Ta)는 게이트와 드레인이 연결된 다이오드 연결 구조이며, 이로써 리플 신호가 유입되는 것이 최소화될 수 있다. 다이오드 연결 구조인 트랜지스터의 게이트에 리플 신호가 유입될 경우, 다이오드 연결 구조가 아닌 트랜지스터의 경우보다 드레인-소스 전압(Vds)이 더 작으므로 리플 신호가 트랜지스터를 통해 이동하는 것을 최소화할 수 있다.
한편, 트랜지스터가 턴-온 상태일 때, 게이트와 소스 간의 전위 차이가 클수록 트랜지스터에 흐르는 전류는 크다. 즉, 게이트에 높은 전압이 인가될수록 트랜지스터의 효율은 향상될 수 있다. 다시 말해, 도 2에 도시된 제 4 트랜지스터(T4)의 게이트-소스 전압(Vgs)이 클수록 N번째 스테이지 출력단(Gout[n])에 게이트 하이 전압(VGH)이 충전되는 속도는 빠를 수 있다.
상기 수학식을 다시 참조하면, ㅿVa 는 Q노드(Nq)의 전위변화량을 ㅿVb 는 N번째 스테이지 출력단(Gout[n])의 전위변화량을 나타내고, ㅿVa 의 크기는 ㅿVb 의 크기와 동일함을 설명하였다. 상승 폭이 정해져 있는 상황에서, 상승된 후의 최종 전위 크기는 상승되기 전의 전위 크기에 따라 결정된다. 여기서 상승되기 전의 전위 크기는 프리차징(PC) 구간의 최대 전위값이며, 상승 폭은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이값이다. 즉, 부트스트랩(BS) 구간에서 Q노드(Nq)의 전위는 프리차징(PC) 구간의 최대 전위에서 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)의 차이만큼 더 상승하게 된다. 즉, 프리차징(PC) 구간의 최대 전위값에 따라 부트스트랩(BS) 구간의 최대 전위의 크기가 결정될 수 있다.
도 4a 내지 도 5b를 참조하여, 스테이지 출력 특성이 향상된 시프트 레지스터에 대해서 상세히 설명한다.
도 4a는 비교예에 따른 회로 구성도이며, 도 4b는 도 4a에 도시된 회로의 구동 파형도이다. 그리고 도 5a는 본 발명의 일 실시예에 따른 회로 구성도이며, 도 5b는 도 5a에 도시된 회로의 구동 파형도이다.
도 4a는 도 2에 도시된 회로도에서 제어부(CP)를 포함하지 않는 시프트 레지스터의 일부분을 나타낸다. 그리고 도 5a는 제어부(CP')를 포함하는 시프트 레지스터의 일부분을 나타낸다. 다만, 도 5a에 도시된 제어부(CP')는 제 3 제어트랜지스터(Tc)를 포함하지 않는다.
도 4a의 제 1 트랜지스터(T1')는 게이트와 드레인이 N-2번째 스테이지 출력단(Gout[n-2])과 연결되고, 제 1 트랜지스터(T1')의 소스는 Q노드(Nq)에 연결된다. 그리고 도 5a의 제 1 트랜지스터(T1'')는 게이트가 공통노드(Nc)에 연결되고, 소스는 Q노드(Nq)에 연결되고, 드레인은 고전위전압단(VDD)에 연결된다.
도 4a와 도 4b를 참조하면, 제어부(CP)가 생략된 시프트 레지스터 회로의 Q노드(Nq)의 전위는, 프리차징(PC) 구간에서는 최대 Vq1 까지 상승하고, 부트스트랩(BS) 구간에서는 최대 Vq2 까지 상승한다. 즉, 부트스트랩(BS) 구간에서 Q노드(Nq)의 전위는 부트스트랩(BS) 구간의 Q노드(Nq)의 최대 전위값인 Vq1 으로부터 점핑된다. 이 때, Vq1 은 게이트 하이 전압(VGH)에서 제 1 트랜지스터(T1')의 임계전압(Vth)만큼 감소된 전위값이다.
반면, 도 5a와 도 5b를 참조하면, 제어부(CP')를 포함하는 시프트 레지스터 회로의 Q노드(Nq)의 전위는, 프리차징(PC) 구간 동안 최대 Vq1' 까지 상승하고, 부트스트랩(BS) 구간 동안에는 최대 Vq2' 까지 상승한다. 즉, 부트스트랩(BS) 구간에서 Q노드(Nq)의 전위는 부트스트랩(BS) 구간의 Q노드(Nq)의 최대 전위인 Vq1' 으로부터 점핑된다.
한편, 본 발명의 일 실시예에 따른 시프트 레지스터는 제어부를 포함한다. 도 5a에 도시된 회로는 제어부(CP') 및 제 1 트랜지스터(T1)를 포함하는 시프트 레지스터의 일부분을 나타낸다. 도 5a를 참조하면 제어부(CP')를 구비함으로써 제 1 트랜지스터(T1)의 게이트에 공통노드(Nc)가 형성된다. 프리차징(PC) 구간 동안 공통노드(Nc)의 전위는 게이트 하이 전압(VGH)을 향해 상승되며, 제 1 트랜지스터(T1)에 의해 Q노드(Nq)의 전위 또한 게이트 하이 전압(VGH)을 향해 상승한다. 이 때, 제 1 트랜지스터(T1)의 기생 커패시턴스(Cgs)로 인하여 커플링(Coupling) 효과가 발생하고, 공통노드(Nc)의 전위는 Vc1 전위까지 상승할 수 있다. 이 때, Vc1 은 게이트 하이 전압(VGH)과 제 1 제어트랜지스터(Ta)의 임계전압과의 차이보다 크거나, 게이트 하이 전압(VGH)보다 큰 값일 수 있다. 이에 따라, 공통노드(Nc)의 전위는 도 4a 및 도 4b에 도시된 제 1 제어트랜지스터(Ta)의 임계전압(Vth)만큼의 감소가 일부 보상될 수 있다. 이에 따라, 제 1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 상승하게 되고, Q노드(Nq)의 프리차징(PC) 전압은 제어부(CP')가 없는 회로에 비교하여 보다 상승한다.
한편, 도 2, 도 5a, 및 도 6a에 도시된 고전위전압단(VDD)이 정전압인 경우 커플링 효과가 더욱 뚜렷해질 수 있다. 예를 들어, 고전위전압단(VDD)의 신호는 스테이지 출력신호의 게이트 하이 전압(VGH)과 동일한 전위로 유지되는 정전압일수 있다. 제 1 트랜지스터(T1)가 턴-온 되어 Q노드(Nq)가 충전되기 시작할 때, 제 1 트랜지스터(T1)의 드레인에 공급되는 신호가 게이트 하이 전압(VGH)일 경우, 제 1 트랜지스터(T1)의 드레인-소스 전압(Vds)은 제 1 제어트랜지스터(Ta)의 드레인-소스 전압(Vds) 보다 크므로, Q노드(Nq)는 보다 빠르게 충전될 수 있고 충분한 전위까지 상승될 수 있다. 따라서, 공통노드(Nc)의 전위 역시 커플링 효과에 의해 더욱 빠르고 안정적으로 상승할 수 있다. 이에 따라, 스테이지 출력신호가 게이트 하이 전압(VGH)까지 도달하는 시간이 더욱 단축될 수 있고, 시프트 레지스터의 출력특성이 향상될 수 있다.
도 4b와 도 5b를 참조하면, 프리차징(PC) 구간에서 제어부(CP')를 포함하는 시프트 레지스터의 Q노드(Nq)의 전위는 Vq1' 이며, 제어부(CP')를 포함하지 않는 시프트 레지스터의 Q노드(Nq)의 전위인 Vq1 보다 높다. 따라서, 도 5a에 도시된 제 1 트랜지스터(T1'')의 게이트-소스 전압(Vgs)이 도 4a에 도시된 제 1 트랜지스터(T1')에 비하여 더 크고, 따라서 Q노드(Nq)를 보다 빨리 충전할 수 있다. 결과적으로, 부트스트랩(BS)이 시작되는 시작점에서 Q노드(Nq) 신호의 상승엣지(Rising Edge)가 보다 가파르게 형성될 수 있다. Q노드(Nq) 신호가 빠르게 상승하면 스테이지 출력을 담당하는 도 2에 도시된 제 4 트랜지스터(T4) 역시 빠르게 턴-온 되어 시프트 레지스터 출력특성이 보다 향상될 수 있다.
제 1 트랜지스터(T1'')의 기생 커패시턴스에 의해 공통노드(Nc)의 전위는 Vc1 까지 상승한다. 이 때, Vc1 의 크기는 게이트 하이 전압(VGH)보다 높을 수 있고, 제 1 트랜지스터(T1'')의 기생 커패시턴스의 크기에 따라 더욱 상승될 수 있다. 공통노드의 전위인 Vc1 의 크기가 클수록, 공통노드(Nq)의 프리차징(PC) 최대 전위 또는 부트스트랩(BS) 최대 전위는 더욱 커질 수 있다. 한편, 공통노드(Nc)의 전위가 게이트 하이 전압(VGH)과 임계전압(Vth)의 합보다 더 커질 경우, 제 1 트랜지스터(T1'')의 게이트-소스 전압(Vgs)은 임계전압(Vth) 보다 커지게 된다. 따라서, 부트스트랩(BS) 구간동안 제 1 트랜지스터(T1'')가 턴-온 되어 Q노드(Nq)의 전위가 고전위전압단(VDD)으로 방전될 수 있다. 이 경우, 부트스트랩(BS) 구간의 Q노드(Nq)의 전위는 최대 전위(Vq2')에서 점차 하강될 수 있다. 부트스트랩(BS) 구간에서 Q노드(Nq)의 전위가 감소되면 도 2에 도시된 제 4 트랜지스터(T4)의 게이트-소스 전압(Vgs)이 작아지고, 따라서 결과적으로 레지스터의 출력특성이 저하될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 회로 구성도이며, 도 6b는 도 6a에 도시된 회로의 구동 파형도이다.
도 6a에 도시된 제어부(CP)는 도 2에 도시된 제어부(CP)와 동일하다.
제 3 제어트랜지스터(Tc)는 공통노드(Nc)의 전위가 특정 전위를 초과하지 못하도록 제어한다. 상세하게 설명하면, 제 3 제어트랜지스터(Tc)는 공통노드(Nc)의 전위가 게이트 하이 전압(VGH)과 임계전압(Vth)의 합을 초과하면 턴-온 되어 공통노드(Nc)를 방전시킨다. 따라서, 제 3 제어트랜지스터(Tc)는 공통노드(Nc)의 최대 전위가 게이트 하이 전압(VGH)과 임계전압(Vth)의 합을 초과하지 못하도록 제어한다.
제 3 제어트랜지스터(Tc)는 공통노드(Nc)의 전위를 제어하고, 결과적으로는 부트스트랩(BS) 구간동안 도 2 및 도 6a에 도시된 제 1 트랜지스터(T1)가 턴-온 되어 Q노드(Nq)가 방전되지 않도록 제어한다. 도 6b를 참조하면, 공통노드(Nc)의 최대 전위는 프리차징(PC) 구간에서 Vc1' 로 유지된다. 또한, 공통노드(Nc)의 최대 전위는 부트스트랩(BS) 구간에서 Vp2' 로 유지되며, 실질적으로 평탄한 전위로 유지된다. 따라서, Q노드(Nq)의 전위가 안정적으로 출력되어, 시프트 레지스터의 출력특성 또한 안정적일 수 있다.
도 7은 본 발명의 일 실시예에 따른 N번째 스테이지의 회로 구성도이다.
도 7에 도시된 바와 같이, 시프트 레지스터의 N번째 스테이지는 제어부(CP), 제 1 내지 제 7 트랜지스터(T1”, T2~T7), 및 제 1 커패시터(C1)를 포함한다. 제어부(CP'')는 제 1 제어트랜지스터(Ta), 제 2 제어트랜지스터(Tb)를 포함하며, 제 3 제어트랜지스터(Tc) 또는 제 2 커패시터(C2)를 더 포함할 수 있다.
제 1 트랜지스터(T1”)는 제어부(CP”)의 출력신호인 공통노드(Nc)의 전위에 대응하여 스위칭되고, 고전위전압단(VDD)의 전위를 Q노드(Nq)에 충전한다. 제 1 트랜지스터(T1”)의 게이트는 공통노드(Nc)에 연결되고, 소스는 Q노드(Nq)에 연결되고, 드레인은 고전위전압단(VDD)에 연결된다.
제 2 트랜지스터(T2)는 N+2번째 캐리출력단(CRY[n+2])의 신호에 대응하여 스위칭되고, Q노드(Nq)의 전위를 제 2 저전위전압단(VSS)으로 방전시킨다. 제 2 트랜지스터(T2)의 게이트는 N+2번째 캐리출력단(CRY[n+2])에 연결되고, 소스는 제 2 저전위전압단(VSS)과 연결되고, 드레인은 Q노드(Nq)에 연결된다.
제 3 트랜지스터(T3)는 N-1번째 클록신호단(CLK[n-1])의 신호에 대응하여 스위칭되고, Q노드(Nq)의 전위를 N-1번째 캐리출력단(CRY[n-1])으로 방전시키거나, N-1번째 캐리출력단(CRY[n-1])의 전위를 Q노드(Nq)에 충전시킨다. 제 3 트랜지스터(T3)의 게이트는 N-1번째 클록신호단(CLK[n-1])과 연결되고, 소스는 N-1번째 캐리출력단(CRY[n-1])에 연결되고, 드레인은 Q노드(Nq)에 연결된다.
제 4 트랜지스터(T4)는 Q노드(Nq)의 신호에 대응하여 스위칭되고, N번째 클록신호단(CLK[n])의 전위를 N번째 스테이지 출력단(Gout[n])으로 충전한다. 제 4 트랜지스터(T4)의 게이트, 소스, 및 드레인은 각각 Q노드(Nq), N번째 스테이지 출력단(Gout[n]), 및 N번째 클록신호단(CLK[n])과 연결된다.
제 5 트랜지스터(T5)는 N+2번째 클록신호단(CLK[n+2])의 신호에 대응하여 스위칭 되고, N번째 스테이지 출력단(Gout[n])을 제 1 저전위전압단(VGL)으로 방전시킨다. 이 때, 제 1 저전위전압단(VGL)의 전위는 도 2에 도시된 저전위전압단(VGL)의 전위와 동일할 수 있다. 제 5 트랜지스터(T5)의 게이트, 소스, 및 드레인은 각각 N+2번째 클록신호단(CLK[n+2]), 제 1 저전위전압단(VGL), 및 N번째 스테이지 출력단(Gout[n])에 연결된다.
제 6 트랜지스터(T6)는 Q노드(Nq)의 신호에 대응하여 스위칭되고, N번째 클록신호단(CLK[n])의 전위를 N번째 캐리출력단(CRY[n])으로 충전한다. 제 6 트랜지스터(T6)의 게이트, 소스, 및 드레인은 각각 Q노드(Nq), N번째 캐리출력단(CRY[n]), 및 N번째 클록신호단(CLK[n])과 연결된다.
제 7 트랜지스터(T7)는 N+2번째 클록신호단(CLK[n+2])의 신호에 대응하여 스위칭 되고, N번째 캐리출력단(CRY[n])을 제 2 저전위전압단(VSS)으로 방전시킨다. 이 때, 제 2 저전위전압단(VSS)의 전위는 스테이지 출력신호의 게이트 로우 전압보다 낮은 전위일 수 있다. 제 7 트랜지스터(T7)의 게이트, 소스, 및 드레인은 각각 N+2번째 클록신호단(CLK[n+2]), 제 2 저전위전압단(VSS), 및 N번째 캐리출력단(CRY[n])에 연결된다.
제 4 트랜지스터(T4) 및 제 6 트랜지스터(T6)의 게이트, 또는 제 5 트랜지스터(T5) 및 제 7 트랜지스터(T7)의 게이트는 서로 연결될 수 있다.
제 1 커패시터(C1)의 일전극은 Q노드(Nq)에 연결되고, 타전극은 N번째 스테이지 출력단(Gout[n])에 연결된다. 제 1 커패시터(C1)는 부트스트랩(BS) 구간에서 Q노드(Nq)의 전위를 상승시킨다.
Q노드(Nq)의 부트스트랩(BS) 구간에서 N번째 스테이지 출력단(Gout[n]) 및 N번째 캐리출력단(CRY[n])의 최대 전위는 게이트 하이 전압(VGH)이다. 또한, Q노드(Nq)의 프리차징(PC) 구간을 포함하는 부트스트랩(BS) 구간 이외에서, N번째 스테이지 출력단(Gout[n])은 제 1 저전위전압단(VGL)의 신호로 유지되고, N번째 캐리출력단(CRY[n])은 제 2 저전위전압단(VSS)의 신호로 유지된다. 이 때, 최대 전위 또는 전위는 리플신호를 제외하고 평균적으로 유지되는 전위를 말한다.
N번째 스테이지 출력단(Gout[n]) 및 N번째 캐리출력단(CRY[n])의 신호의 상승엣지 시간은 도 7에 도시된 제어부(CP'')에 의해 단축될 수 있다.
제어부(CP'')는 제 1 제어트랜지스터(Ta), 제 2 제어트랜지스터(Tb), 제 3 제어트랜지스터(Tc), 및 제 2 커패시터(C2)를 포함할 수 있다.
제 1 제어트랜지스터(Ta)는 N-2번째 캐리출력단(CRY[n-2])의 신호에 대응하여 스위칭 되고, N-2번째 캐리출력단(CRY[n-2])의 전위를 공통노드(Nc)에 충전한다. 제 1 제어트랜지스터(Ta)는 게이트와 드레인이 서로 연결된 다이오드 연결 구조일 수 있다. 제 1 제어트랜지스터(Ta)의 게이트와 드레인은 N-2번째 캐리출력단(CRY[n-2])에 연결되고, 제 1 제어트랜지스터(Ta)의 소스는 공통노드(Nc)에 연결된다.
제 2 제어트랜지스터(Tb)는 N+2번째 캐리출력단(CRY[n+2])의 신호에 대응하여 스위칭 되고, 공통노드(Nc)를 방전시킨다. 제 2 제어트랜지스터(Tb)의 게이트, 소스, 및 드레인은 각각 N+2번째 캐리출력단(CRY[n+2]), 제 2 저전위전압단(VSS), 및 공통노드(Nc)에 연결된다.
제 3 제어트랜지스터(Tc)는 공통노드(Nc)의 신호에 대응하여 스위칭 되고, 공통노드(Nc)를 방전시킨다. 제 3 제어트랜지스터(Tc)는 게이트와 드레인이 서로 연결된 다이오드 연결 구조일 수 있다. 제 3 제어트랜지스터(Tc)의 게이트 및 드레인은 공통노드(Nc)와 연결되고, 소스는 고전위전압단(VDD)에 연결된다.
제 2 커패시터(C2)의 일전극은 공통노드(Nc)에 연결되고, 타전극은 Q노드(Nq)에 연결된다. 프리자징(PC) 구간에서 공통노드(Nc)의 전위는 제 2 커패시터(C2)에 상승되고, 게이트 하이 전압(VGH)보다 높은 전위일 수 있다.
도 2에 도시된 시프트 레지스터와 비교하여 참조하면, 도 7에 도시된 시프트 레지스터는 스테이지 출력신호 대신 캐리 출력신호를 시프트 레지스터의 입력으로 사용된다. N번째 스테이지 출력단(Gout[n])의 신호는 N번째 라인의 픽셀(PXL)과 연결되어 N번째 픽셀(PXL)에 포함된 트랜지스터를 구동시킨다. 한편, N번째 캐리출력단(CRY[n])의 신호는 픽셀(PXL)과 연결되지 않고 시프트 레지스터의 입력으로 활용된다. 즉, N번째 캐리출력단(CRY[n])의 신호는 시프트 레지스터의 내부에서 활용된다. 상술한 바와 같이, 스테이지 출력신호는 로드(Load)가 큰 표시영역(110A)에 연결되므로 캐리신호에 비하여 신호의 상승엣지 또는 하강엣지의 기울기가 완만하거나 외부 노이즈에 둔감할 수 있다. 반면, 캐리신호는 상대적으로 로드가 작은 시프트 레지스터 내부에 연결되므로, 스테이지 출력신호에 비하여 신호의 상승엣지 또는 하강엣지의 기울기가 가파르거나 외부 노이즈에 민감할 수 있다. 이러한 특성과 시프트 레지스터의 출력 특성을 고려하여, 스테이지 출력단(Gout) 또는 캐리출력단(CRY)이 적용될 수 있다.
한편, 도 7에 도시된 시프트 레지스터는 멀티 저전위전압단을 포함한다. 저전위전압단을 두 종류로 분리하여 도 7에 도시된 바와 같이, 픽셀(PXL)과 대응하는 스테이지 출력단(Gout)은 제 1 저전위전압단(VGL)과 연결되도록 구성하고, 스테이지 출력단(Gout)을 제외한 공통노드(Nc) 또는 Q노드(Nq)는 제 2 저전위전압단(VSS)과 연결되도록 구성할 수 있다. 제 1 저전위전압단(VGL)은 -12V 일 수 있고, 제 2 저전위전압단(VSS)은 제 1 저전위전압단(VGL)의 전위보다 낮은 -16V 일 수 있다.
도 2 또는 도 7에 도시된 시프트 레지스터의 구성은 각각의 예시에 한정되지 않는다. 예를 들어, 도 7에 도시된 멀티 저전위전압단 또는 캐리신호는 도 2에 도시된 시프트 레지스터에도 동일하게 적용될 수 있다. 구체적으로, 도 2에 도시된 제어부(CP)는 스테이지 출력단(Gout) 대신 캐리출력단(CRY)과 연결될 수 있으며, 저전위전압단(VGL) 대신 제 2 저전위전압단(VSS)에 연결될 수 있다. 또한, 도 7에 도시된 제어부(CP'')는 캐리출력단(CRY) 대신 스테이지 출력단(Gout)과 연결될 수 있고, 제 2 저전위전압단(VSS) 대신 제 1 저전위전압단(VGL)과 연결될 수 있다.
또한, 도 2 및 도 7에 도시된 시프트 레지스터에서, 제 1 트랜지스터(T1, T1”) 및 제 3 제어트랜지스터(Tc)는 고전위전압단(VDD)에 연결되었지만, 반드시 이에 한정하는 것은 아니다. 예를 들어, 도 2 및 도 7에 도시된 제 1 트랜지스터(T1, T1”) 또는 제 3 제어트랜지스터(Tc)는 고전위전압단(VDD) 대신 제 1 제어트랜지스터(Ta)에 연결된 N번째 스테이지 출력단(Gout[n]) 또는 N번째 캐리출력단(CRY[n])과 연결될 수도 있다.
제어부도 7를 참조하면, 제어부(CP'')는 제 2 커패시터(C2)를 더 포함할 수 있다. 제 1 트랜지스터(T1”)는 게이트와 소스 또는 게이트와 드레인이 서로 중첩되지 않거나, 유전율이 낮은 물질을 사이에 두고 떨어져 위치할 수 있다. 이에 따라, 제 1 트랜지스터(T1”)의 게이트와 소스 간에는 매우 작은 기생 커패시턴스가 형성될 수 있다. 이러한 경우에는 제 1 트랜지스터(T1”)의 기생 커패시턴스에 의한 커플링 효과가 미미하여 프리자칭(PC) 구간에서 공통노드(Nc)의 전위 상승이 거의 없을 수 있다. 이에, 도 7에 도시된 제어부(CP'')는 제 2 커패시터(C2)를 구비함으로써 프리차징(PC) 구간에서 공통노드(Nc)의 전위를 더욱 상승시킬 수 있다. 한편, 제 2 커패시터(C2)의 용량은 제 1 트랜지스터(T1”)의 설계 및 시프트 레지스터의 출력 특성에 따라 달라질 수 있으며, 수 ~ 수백 fF(Femto Farad) 일 수 있다.
한편, 도 7에 도시된 시프트 레지스터에서, 고전위전압단(VDD)이 정전압인 경우 커플링 효과가 더욱 뚜렷해질 수 있다. 예를 들어, 고전위전압단(VDD)의 신호는 스테이지 출력신호의 게이트 하이 전압(VGH)과 동일한 전위로 유지되는 정전압일수 있다. 제 1 트랜지스터(T1”)가 턴-온 되어 Q노드(Nq)가 충전되기 시작할 때, 제 1 트랜지스터(T1”)의 드레인에 공급되는 신호가 게이트 하이 전압(VGH)일 경우, 제 1 트랜지스터(T1”)의 드레인-소스 전압(Vds)은 제 1 제어트랜지스터(Ta)의 드레인-소스 전압(Vds) 보다 크므로, Q노드(Nq)는 보다 빠르게 충전될 수 있고 충분한 전위까지 상승될 수 있다. 따라서, 공통노드(Nc)의 전위 역시 커플링 효과에 의해 더욱 빠르고 안정적으로 상승할 수 있다. 이에 따라, 스테이지 출력신호가 게이트 하이 전압(VGH)까지 도달하는 시간이 더욱 단축될 수 있고, 시프트 레지스터의 출력특성이 향상될 수 있다.
한편, 본 발명의 실시예에 따른 제어부(CP, CP', CP”)는 제 1 트랜지스터(T1, T1”)의 열화를 최소화시킬 수 있다. 도 4a에 도시된 제어부와 연결되지 않은 제 1 트랜지스터(T1')를 참조하면, 제 1 트랜지스터(T1')가 턴-오프 된 부트스트랩(BS) 구간에서, 소스와 드레인 간 형성되는 전위차(ㅿV1)는 대략 저전위전압단(VGL)의 전위와 Vq2 전위의 차이가 된다. 반면, 제어부(CP, CP', CP'')와 연결된 제 1 트랜지스터(T1, T1”)는 턴-오프 시의 소스와 드레인 간 전위차는 ㅿV1 에 비해 약 절반으로 감소된다. 도 5b 또는 도 6b를 참조하면, 제 1 트랜지스터(T1, T1”)가 턴-오프 된 부트스트랩(BS) 구간에서, 소스와 드레인 간 형성되는 전위차(ㅿV2)는 ㅿV1 의 절반 수준임을 확인할 수 있다. 따라서, 제어부(CP, CP', CP”)는 공통노드(Nc)의 전위를 제어하여 제 1 트랜지스터(T1, T1”)의 정션 스트레스(Junction Stress)를 저감시킬 수 있다.
본 명세서의 실시예에 따른 게이트 구동회로 및 표시장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 서로 종속적으로 접속된 복수의 스테이지를 포함하는 시프트 레지스터에 있어서, N번째 스테이지는 고전위전압단의 전위를 Q노드에 충전하는 제 1 트랜지스터, 및 제 1 트랜지스터와 연결되는 제어부를 포함한다. 제어부는 고전위전압단 및 전단 스테이지 출력단과 연결되고, 제 1 트랜지스터를 제어하여 Q노드의 전위를 상승시킨다.
본 발명의 일 실시예에 따른 시프트 레지스터에 있어서, Q노드는 제 1 구간 및 제 2 구간에서 각각 제 1 최대 전위 및 제 1 최대 전위보다 높은 제 2 최대 전위를 갖는다.
본 발명의 일 실시예에 따른 시프트 레지스터에 있어서, 제어부는 제 1 제어트랜지스터, 및 제 2 제어트랜지스터를 포함한다. 제 1 제어트랜지스터, 제2 제어트랜지스터, 및 제 1 트랜지스터는 공통노드를 공유하여 서로 연결될 수 있다.
본 발명의 일 실시예에 따른 시프트 레지스터에 있어서, 제 1 제어트랜지스터는 전단 스테이지의 출력신호에 대응하여 전단 스테이지의 출력신호를 공통노드에 충전하고, 제 2 제어트랜지스터는 후단 스테이지의 출력신호에 대응하여 공통노드를 방전시킬 수 있다.
본 발명의 일 실시예에 따른 시프트 레지스터에 있어서, 제 1 구간에서 상기 공통노드의 최대 전위는 고전위전압단의 전위와 제 1 제어트랜지스터의 임계전압과의 차이보다 높다.
본 발명의 일 실시예에 따른 시프트 레지스터에 있어서, 제어부는 고전위전압단과 공통노드 사이에 위치하는 제 3 제어트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 시프트 레지스터에 있어서, 제 3 제어트랜지스터는 제 2 구간에서 제 1 트랜지스터가 턴-오프 되도록 공통노드를 제어할 수 있다.
본 발명의 일 실시예에 따른 시프트 레지스터에 있어서, 제어부는 제 1 커패시터를 더 포함하고, 제 1 커패시터의 일 전극은 공통노드에 연결되고, 타 전극은 Q노드에 연결될 수 있다.
본 발명의 일 실시예에 따른 시프트 레지스터에 있어서, 제 2 구간에서 공통노드의 최대 전위는 고전위전압단의 전위와 제 3 제어트랜지스터의 임계전압과의 합 이하일 수 있다.
본 발명의 일 실시예에 따른 시프트 레지스터에 있어서, 제 1 트랜지스터는 제 2 구간동안 턴-오프 되어 제 2 구간동안 Q노드의 방전이 최소화될 수 있다.
본 발명의 일 실시예에 따른 시프트 레지스터에 있어서, 제 1 제어트랜지스터 및 제 3 제어트랜지스터는 다이오드 연결 구조일 수 있다.
본 발명의 일 실시예에 따른 시프트 레지스터는, Q노드의 전위에 대응하여 상기 N번째 스테이지의 출력단을 충전하는 풀업 트랜지스터를 더 포함한다.
본 발명의 일 실시예에 따른 시프트 레지스터는, N번째 스테이지의 출력단과 Q노드 사이에 위치하는 제 2 커패시터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 표시장치는 기판 상에 복수의 픽셀이 정의된 표시부, 표시부의 적어도 일측에 배치되는 비표시부, 및 비표시부 상에 위치하며 복수의 픽셀과 대응되는 회로부를 포함한다. 회로부는, 제 1 구간 및 제 2 구간동안 고전위전압단의 전위를 Q노드에 충전하는 제 1 트랜지스터, 및 고전위전압단과 연결되어 제 1 트랜지스터를 제어하는 제어부를 포함하고, 제 1 구간의 최대 전위는 제 1 구간과 연속하는 제 2 구간의 최대 전위보다 낮고, 제 2 구간에서 Q노드의 최대 전위는 제어부가 없는 회로에 비해서 높다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 제어부는 제 1 구간동안 공통노드를 충전하는 제 1 제어트랜지스터, 및 공통노드를 방전하는 제 2 제어트랜지스터를 포함한다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 제 1 트랜지스터, 제 1 제어트랜지스터, 및 제 2 제어트랜지스터는 공통노드를 통하여 서로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 제 1 제어트랜지스터는 전단 스테이지의 출력신호에 대응하여 제 1 구간동안 전단 스테이지의 출력신호를 상기 공통노드에 충전하고, 제 2 제어트랜지스터는 후단 스테이지의 출력신호에 대응하여 상기 공통노드를 방전시킬 수 있다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 제어부는 고전위전압단과 공통노드 사이에 위치하는 제 3 제어트랜지스터를 더 포함하며, 제 3 제어트랜지스터는 제 2 구간 동안, 제 1 트랜지스터가 턴-온 되지 못하도록 공통노드의 전위를 제어할 수 있다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 제어부는 공통노드와 Q노드 사이에 배치된 커패시터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치에 있어서, 제 1 구간동안 공통노드의 최대 전위는 고전위전압단의 전위와 제 1 제어트랜지스터의 임계전압과의 차이보다 높을 수 있다.
전술한 바와 같이, 본 발명은 제 1 트랜지스터의 게이트를 제어하는 제어부를 배치함으로써 제 1 트랜지스터 게이트의 전위를 극대화하여 Q노드의 전위를 효과적으로 상승시킬 수 있다.
본 발명은 풀업 트랜지스터의 게이트-소스간 전압을 최대화하여 스테이지 출력신호의 상승엣지 구간을 짧게하고, 보다 안정적인 출력특성을 갖는 시프트 레지스터 및 이를 포함하는 표시장치를 제공한다.
본 발명은 제 1 트랜지스터의 게이트와 연결된 공통노드를 제어하는 제어부를 배치함으로써 제 1 트랜지스터의 열화를 최소화시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 표시장치
110 : 표시패널
120 : 데이터 구동부
130,140 : 스캔 구동부
130 : 레벨 시프터
140 : 시프트 레지스터
150 : 타이밍 콘트롤러
CP : 제어부
Ta : 제1 제어트랜지스터
Tb : 제2 제어트랜지스터
Tc : 제3 제어트랜지스터
Nc : 공통노드
Nq : Q노드
PC : 프리차징 구간
BS : 부트스트랩 구간

Claims (20)

  1. 서로 종속적으로 접속된 복수의 스테이지를 갖는 시프트 레지스터에서,
    N(N은 자연수)번째 스테이지는,
    고전위전압단의 전위를 Q노드에 충전하는 제 1 트랜지스터; 및
    상기 제 1 트랜지스터와 연결되는 제어부를 포함하고,
    상기 제어부는 상기 고전위전압단 및 전단 스테이지의 출력단과 연결되고, 상기 제 1 트랜지스터를 제어하여 상기 Q노드의 전위를 상승시키고,
    상기 제어부는,
    상기 제 1 트랜지스터의 게이트에 연결되는 공통노드; 및
    상기 공통노드에 연결되는 제 1 제어트랜지스터, 제 2 제어트랜지스터 및 제 3 제어트랜지스터를 포함하고,
    상기 제 3 제어트랜지스터의 게이트 및 드레인은 상기 공통노드와 연결되고, 상기 제 3 제어트랜지스터의 소스는 상기 고전위전압단에 연결되는, 시프트 레지스터.
  2. 제 1 항에 있어서,
    상기 Q노드는 제 1 구간 및 제 2 구간에서 각각 제 1 최대 전위 및 제 2 최대 전위를 갖고,
    상기 제 2 최대 전위는 상기 제 1 최대 전위보다 높은, 시프트 레지스터.
  3. 제 2 항에 있어서,
    상기 제 1 제어트랜지스터, 상기 제 2 제어트랜지스터, 및 상기 제 1 트랜지스터는 상기 공통노드를 공유하여 서로 연결되는, 시프트 레지스터.
  4. 제 3 항에 있어서,
    상기 제 1 제어트랜지스터는 상기 전단 스테이지의 출력신호에 대응하여, 상기 전단 스테이지의 출력신호를 상기 공통노드에 충전하고,
    상기 제 2 제어트랜지스터는 후단 스테이지의 출력신호에 대응하여, 상기 공통노드를 방전시키는, 시프트 레지스터.
  5. 제 4 항에 있어서,
    상기 제 1 구간에서 상기 공통노드의 최대 전위는 상기 고전위전압단의 전위와 상기 제 1 제어트랜지스터의 임계전압의 차이보다 높은, 시프트 레지스터.
  6. 제 4 항에 있어서,
    상기 제 3 제어트랜지스터는 상기 고전위전압단과 상기 공통노드 사이에 위치하는, 시프트 레지스터.
  7. 제 6 항에 있어서,
    상기 제 3 제어트랜지스터는, 상기 제 2 구간에서 상기 제 1 트랜지스터가 턴-오프 되도록 상기 공통노드를 제어하는, 시프트 레지스터.
  8. 제 7 항에 있어서,
    상기 제어부는 제 1 커패시터를 더 포함하고,
    상기 제 1 커패시터의 일 전극은 상기 공통노드에 연결되고, 타 전극은 상기 Q노드에 연결되는, 시프트 레지스터.
  9. 제 7 항에 있어서,
    상기 제 2 구간에서 상기 공통노드의 최대 전위는 상기 고전위전압단의 전위와 상기 제 3 제어트랜지스터의 임계전압의 합 이하인, 시프트 레지스터.
  10. 제 7 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 2 구간동안 턴-오프 되어, 상기 제 2 구간동안 상기 Q노드의 방전이 최소화되는, 시프트 레지스터.
  11. 제 6 항에 있어서,
    상기 제 1 제어트랜지스터 및 상기 제 3 제어트랜지스터는 다이오드 연결 구조인, 시프트 레지스터.
  12. 제 6 항에 있어서,
    상기 Q노드의 전위에 대응하여 상기 N번째 스테이지의 출력단을 충전하는 풀업 트랜지스터를 더 포함하는, 시프트 레지스터.
  13. 제 12 항에 있어서,
    상기 N번째 스테이지의 출력단과 상기 Q노드 사이에 위치하는 제 2 커패시터를 더 포함하는, 시프트 레지스터.
  14. 기판 상에 복수의 픽셀이 정의된 표시부;
    상기 표시부의 적어도 일측에 배치되는 비표시부; 및
    상기 비표시부 상에 위치하며 상기 복수의 픽셀과 대응되는 회로부를 포함하고,
    상기 회로부는,
    제 1 구간 및 제 2 구간동안 고전위전압단(VDD)의 전위를 Q노드에 충전하는 제 1 트랜지스터; 및
    상기 고전위전압단과 연결되어 상기 제 1 트랜지스터를 제어하는 제어부를 포함하고,
    상기 제 1 구간에서 상기 Q노드의 최대 전위는 상기 제 1 구간과 연속하는 상기 제 2 구간에서 상기 Q노드의 최대 전위보다 낮고,
    상기 제어부는,
    상기 제 1 트랜지스터의 게이트에 연결되는 공통노드; 및
    상기 공통노드에 연결되는 제 1 제어트랜지스터, 제 2 제어트랜지스터 및 제 3 제어트랜지스터를 포함하고,
    상기 제 3 제어트랜지스터의 게이트 및 드레인은 상기 공통노드와 연결되고, 상기 제 3 제어트랜지스터의 소스는 상기 고전위전압단에 연결되는, 표시장치.
  15. 제 14 항에 있어서,
    상기 제 1 제어트랜지스터는 상기 제 1 구간동안 상기 공통노드를 충전하고, 상기 제 2 제어트랜지스터는 상기 공통노드를 방전하는, 표시장치.
  16. 제 15 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 1 제어트랜지스터, 및 상기 제 2 제어트랜지스터는 상기 공통노드를 통하여 서로 연결된, 표시장치.
  17. 제 15 항에 있어서,
    상기 제 1 제어트랜지스터는 전단 스테이지의 출력신호에 대응하여, 상기 제 1 구간동안 상기 전단 스테이지의 출력신호를 상기 공통노드에 충전하고,
    상기 제 2 제어트랜지스터는 후단 스테이지의 출력신호에 대응하여, 상기 공통노드를 방전시키는, 표시장치.
  18. 제 15 항에 있어서,
    상기 제어부는 상기 고전위전압단과 상기 공통노드 사이에 위치하는 제 3 제어트랜지스터를 더 포함하며,
    상기 제 3 제어트랜지스터는 상기 제 2 구간 동안, 상기 제 1 트랜지스터가 턴-오프 되도록 상기 공통노드의 전위를 제어하는, 표시장치.
  19. 제 18 항에 있어서,
    상기 제어부는 상기 공통노드와 상기 Q노드 사이에 배치된 커패시터를 더 포함하는, 표시장치.
  20. 제 19 항에 있어서,
    상기 제 1 구간동안, 상기 공통노드의 최대 전위는 상기 고전위전압단의 전위와 상기 제 1 제어트랜지스터의 임계전압의 차이보다 높은, 표시장치.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4912121B2 (ja) * 2006-02-23 2012-04-11 三菱電機株式会社 シフトレジスタ回路
KR102225185B1 (ko) * 2014-11-14 2021-03-09 엘지디스플레이 주식회사 게이트구동부 및 이를 포함하는 터치표시장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100201666A1 (en) 2009-02-09 2010-08-12 Mitsubishi Electric Corporation Electro-optical device, shift register circuit, and semiconductor device

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