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KR100849479B1 - 시프트 레지스터 회로 및 그것을 구비하는 화상표시장치 - Google Patents

시프트 레지스터 회로 및 그것을 구비하는 화상표시장치 Download PDF

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KR100849479B1
KR100849479B1 KR1020060134593A KR20060134593A KR100849479B1 KR 100849479 B1 KR100849479 B1 KR 100849479B1 KR 1020060134593 A KR1020060134593 A KR 1020060134593A KR 20060134593 A KR20060134593 A KR 20060134593A KR 100849479 B1 KR100849479 B1 KR 100849479B1
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KR
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node
transistor
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circuit
gate
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유이치 도비타
히로유키 무라이
Original Assignee
미쓰비시덴키 가부시키가이샤
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Publication date
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Abstract

시프트 레지스터 회로의 구동능력의 향상을 도모한다. 시프트 레지스터 회로는 출력단에, 출력 단자 OUT와 제1클록 단자 A와의 사이에 트랜지스터 Q1과, 출력 단자 OUT와 제1전원단자 s1 사이의 트랜지스터 Q2를 가지고 있다. 트랜지스터 Q6, Q7은 인버터를 구성하고 있고, 트랜지스터 Q2의 게이트의 레벨을 반전하여 트랜지스터 Q1의 게이트에 출력한다. 트랜지스터 Q1의 게이트와 트랜지스터 Q7의 게이트와의 사이에는, 트랜지스터 Q8, Q9로 이루어지는 분리회로가 설치된다. 트랜지스터 Q8은 다이오드 접속되고 있으며, 트랜지스터 Q1의 게이트가 트랜지스터 Q7의 게이트보다도 고전위가 되면, 양자간은 전기적으로 분리된다.
구동능력, 출력단, 인버터, 트랜지스터, 게이트

Description

시프트 레지스터 회로 및 그것을 구비하는 화상표시장치{SHIFT REGISTER AND IMAGE DISPLAY APPARATUS CONTAINING THE SAME}
도 1은 본 발명에 따른 표시장치의 구성을 나타내는 개략 블럭도,
도 2는 본 발명에 따른 시프트 레지스터 회로를 사용한 게이트선 구동회로의 구성예를 나타내는 블록도,
도 3은 종래의 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 4는 게이트선 구동회로의 동작을 나타내는 타이밍 도,
도 5는 단위 시프트 레지스터 회로를 사용한 게이트선 구동회로의 구성예를 나타내는 블럭도,
도 6은 게이트선 구동회로의 동작을 나타내는 타이밍 도,
도 7은 실시예 1에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 8은 실시예 2에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 9는 실시예 3에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 10은 실시예 4에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 11은 종래의 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 12는 실시예 5에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 13은 실시예 5에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
[도면의 주요부분에 대한 부호의 설명]
30 : 게이트선 구동회로 SR : 단위 시프트 레지스터 회로
Q1∼Q12 : 트랜지스터 C : 승압용량
N1∼N3 : 노드 A : 제1클록 단자
B : 제2클록 단자 IN : 입력 단자
OUT : 출력 단자 s1∼s8 : 전원단자
본 발명은, 시프트 레지스터 회로에 관한 것으로, 특히, 예를 들면 화상표시장치의 주사선 구동회로 등에 사용되는, 동일 도전형의 전계효과 트랜지스터에 의해서만 구성되는 시프트 레지스터 회로에 관한 것이다.
액정표시장치 등의 화상표시장치 (이하 「표시장치」)에서는, 복수의 화소가 행렬 모양으로 배열된 표시 패널의 화소행(화소 라인) 마다 게이트 선(주사선)이 설치되고, 표시 신호의 1수평 기간에서 일순하는 주기로 그 게이트 선을 순차적으로 선택하여 구동함으로써 표시 화상의 갱신이 행해진다. 그와 같이 화소 라인 즉 게이트 선을 순차적으로 선택하고 구동하기 위한 게이트 선 구동회로(주사선 구동회로)로서는, 표시 신호의 1프레임 기간에서 일순하는 시프트 동작을 행하는 시프트 레지스터를 이용할 수 있다.
게이트 선 구동회로에 사용되는 시프트 레지스터는, 표시장치의 제조 프로세스에 있어서의 공정수를 줄이기 위해, 동일 도전형의 전계효과 트랜지스터만으로 구성되는 것이 바람직하다. 이 때문에, N형 또는 P형의 전계효과 트랜지스터만으로 구성된 시프트 레지스터 및 그것을 탑재하는 표시장치가 여러가지로 제안되고 있다(예를 들면 특허문헌 1,2). 전계효과 트랜지스터로서는, MOS(Metal Oxide Semiconductor)트랜지스터나 박막트랜지스터(TFT:Thin Film Transistor)등이 이용된다.
[특허문헌 1] 일본국 공개특허공보 특개 2004-246358호
[특허문헌 2] 일본국 공개특허공보 특개 2004-103226호
예를 들면 특허문헌 1의 도 7에 대표되는 시프트 레지스터 회로는, 그 출력단에, 출력 단자(특허문헌 1에 있어서의 제1게이트 전압신호 단자 GOUT)와 클록 단 자(제1파워 클록 CKV) 사이에 접속하는 제1트랜지스터(풀업용 MOS트랜지스터 Q1)와, 출력 단자와 기준전압단자(게이트 오프 전압단자 VOFF) 사이에 접속하는 제2트랜지스터(풀 다운 MOS트랜지스터 Q2)를 구비하고 있다. 시프트 레지스터 회로의 출력 신호는, 제1트랜지스터가 온, 제2트랜지스터가 오프가 된 상태에서, 클록 단자에 입력되는 클록 신호가 출력 단자에 전달됨으로써 출력된다.
특히, 게이트선 구동회로를 구성하는 시프트 레지스터 회로는, 그 출력 신호를 사용하여 게이트 선을 고속으로 충전하여 활성화시킬 필요가 있기 때문에, 제1트랜지스터에 높은 구동능력(전류를 흐르게 하는 능력)이 요구된다. 따라서, 출력 단자 즉 제1트랜지스터의 소스가 H(High)레벨이 되는 동안에도, 제1트랜지스터의 게이트·소스간 전압은 크게 유지되는 것이 바람직하다. 그 때문에 특허문헌 1의 시프트 레지스터 회로에는, 제1트랜지스터의 게이트·소스간에 승압용량(커패시터C)이 설치되어 있고, 출력 단자가 H레벨이 되었을 때, 제1트랜지스터의 게이트도 승압되도록 구성되어 있다.
그 승압의 정도가 큰 만큼, 제1트랜지스터의 게이트·소스간 전압이 커지므로 제1트랜지스터의 구동능력은 커진다. 반대로 말하면, 시프트 레지스터 회로가 게이트 선을 고속으로 충전할 수 있도록 하기 위해서는, 제1트랜지스터가 보다 크게 승압될 필요가 있다.
본 발명은 상기의 과제를 해결하기 위한 것이고, 시프트 레지스터 회로의 구동능력의 향상을 도모하는 것을 목적으로 한다.
본 발명의 제1의 국면으로서의 시프트 레지스터 회로는, 출력 단자와 클록 단자와의 사이에 접속하는 제1트랜지스터와, 상기 출력 단자와 전원단자와의 사이에 접속하는 제2트랜지스터를 구비하고, 상기 제1트랜지스터의 제어 전극이 접속하는 노드를 제1노드로 하고, 상기 제2트랜지스터의 제어 전극이 접속하는 노드를 제2노드로 하며, 그 제어 전극이 소정의 분리회로를 통해 상기 제1노드에 접속하는 적어도 하나의 제3트랜지스터를 더 구비하고, 상기 제3트랜지스터의 제어 전극이 접속하는 노드를 제3노드로 하며, 상기 분리회로는, 상기 제1노드가 상기 제3노드보다도 고전위가 될 때, 상기 제3노드와 상기 제1노드 사이를 전기적으로 분리하는 것이다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다. 또, 설명이 중복하여 장황하게 되는 것을 피하기 위해서, 각 도면에 있어서 동일 또는 상당하는 기능을 가지는 요소에는 동일한 부호를 붙이고 있다.
[실시예 1]
도 1은, 본 발명의 실시예 1에 따른 표시장치의 구성을 나타내는 블럭도이고, 표시장치의 대표예로서 액정표시장치(10)의 전체 구성을 나타내고 있다.
액정표시장치(10)는, 액정 어레이부(20)와, 게이트 선 구동회로(주사선 구동회로)(30)와, 소스 드라이버(40)를 구비한다. 뒤의 설명에 의해 명백하게 되지만, 본 발명의 실시예에 따른 시프트 레지스터는, 게이트 선 구동회로(30)에 탑재된다.
액정 어레이부(20)는, 행렬 모양으로 배치된 복수의 화소(25)를 포함한다. 화소의 행(이하 「화소 라인 」이라고도 칭한다)의 각각에는 각각 게이트 선 GL1, GL2‥·(총칭 「게이트 선 GL」)이 배치되고, 또한 화소의 열 (이하 「화소열」이라고도 칭한다)의 각각에는 각각 데이터 선 DL1, DL2‥·(총칭「데이터 선 DL」)이 각각 배치된다. 도 1에는, 제1 행의 제1 열 및 제2 열의 화소(25) 및 이것에 대응하는 게이트 선 GL1 및 데이터 선 DL1, DL2이 대표적으로 나타나고 있다.
각 화소(25)는, 대응하는 데이터 선 DL과 화소 노드 Np와의 사이에 설치되는 화소 스위치 소자(26)와, 화소 노드 Np 및 공통 전극 노드 NC 사이에 병렬로 접속되는 캐퍼시터(27) 및 액정표시소자(28)를 가지고 있다. 화소 노드 Np 및 공통 전극 노드 NC 사이의 전압차에 따라, 액정표시소자(28) 안의 액정의 배향성이 변화되고, 이것에 응답하여 액정표시소자(28)의 표시휘도가 변화된다. 이에 따라 데이터선 DL 및 화소 스위치 소자(26)를 통해 화소노드 Np로 전달되는 표시전압에 의해 각 화소(25)의 휘도를 컨트롤하는 것이 가능하게 된다. 즉 최대휘도에 대응하는 전압차와 최소 휘도에 대응하는 전압차와의 사이의 중간적인 전압차를, 화소 노드 Np와 공통 전극 노드 NC 사이에 인가함으로써, 중간적인 휘도를 얻을 수 있다. 따라서, 상기 표시 전압을 단계적으로 설정함으로써, 계조적인 휘도를 얻는 것이 가능하게 된다.
게이트 선 구동회로(30)는, 소정의 주사 주기에 근거하여, 게이트 선 GL을 순차적으로 선택하여 구동한다. 화소 스위치 소자(26)의 게이트 전극은, 각각 대응하는 게이트 선 GL과 접속된다. 특정 게이트 선 GL이 선택되고 있는 동안에는 그것에 접속하는 각 화소(25)에 있어서, 화소 스위치 소자(26)가 전도상태가 되어 화소 노드 Np가 대응하는 데이터 선 DL과 접속된다. 그리고, 화소 노드 Np에 전달된 표시 전압이 캐퍼시터(27)에 의해 유지된다. 일반적으로, 화소 스위치 소자(26)는, 액정표시소자(28)와 동일한 절연체 기판(글래스 기판, 수지기판 등)위에 형성되는 TFT로 구성된다.
소스 드라이버(40)는, N비트의 디지털 신호인 표시 신호 SIG에 의해 단계적으로 설정되는 표시 전압을, 데이터 선 DL에 출력하기 위한 것이다. 여기에서는 일례로서, 표시신호 SIG는 6비트의 신호로, 표시 신호 비트 DB0~DB5로 구성되는 것으로 한다. 6비트의 표시신호 SIG에 근거하면, 각 화소(25)에 있어서, 26 = 64단계의 계조표시가 가능하게 된다. 또한, R(Red), G(Green) 및 B(Blue)의 3개의 화소에 의해 하나의 컬러 표시 단위를 형성하면, 약 26만색의 컬러 표시가 가능하게 된다.
또한 도 1에 나타나 있는 바와 같이 소스 드라이버(40)는, 시프트 레지스터(50)와, 데이터 래치회로(52,54)와, 계조전압 생성회로(60)와, 디코더 회로(70)와, 아날로그 앰프(80)로 구성되어 있다.
표시 신호 SIG에 있어서는, 각각의 화소(25)의 표시 휘도에 대응하는 표시 신호 비트 DO∼D5가 시리얼하게 생성된다. 즉, 각 타이밍에 있어서의 표시 신호 비트 DBO∼DB5는, 액정 어레이부(20)중 어느 하나의 화소(25)에 있어서의 표시 휘도를 나타내고 있다.
시프트 레지스터(50)는, 표시 신호 SIG의 설정이 전환되는 주기에 동기한 타 이밍에서, 데이터 래치회로(52)에 대하여, 표시 신호 비트 DBO∼DB5의 받아들임을 지시한다. 데이터 래치회로(52)는, 시리얼하게 생성되는 표시 신호 SIG를 순차적으로 받아들여, 하나의 화소 라인 분의 표시 신호 SIG를 유지한다.
데이터 래치회로(54)에 입력되는 래치 신호 LT는, 데이터 래치회로(52)에 하나의 화소 라인 분의 표시 신호 SIG가 받아들여지는 타이밍에서 활성화한다. 데이터 래치회로(54)는 그것에 응답하여, 그때 데이터 래치회로(52)에 유지되고 있는 하나의 화소 라인분의 표시 신호 SIG를 받아들인다.
계조전압 생성회로(60)는, 고전압 VDH 및 저전압 VDL 사이에 직렬로 접속된 63개의 분압 저항으로 구성되어, 64단계의 계조전압 V1∼V64를 각각 생성한다.
디코드 회로(70)는, 데이터 래치회로(54)에 유지되어 있는 표시 신호 SIG를 디코드하고, 이 디코드 결과에 의거하여 각 디코드 출력 노드 Nd1, Nd2‥·(총칭 「디코드 출력 노드 Nd」)에 출력하는 전압을, 계조전압 V1∼V64중에서 선택하여 출력한다.
그 결과, 디코드 출력 노드 Nd에는, 데이터 래치회로(54)에 유지된 하나의 화소 라인분의 표시 신호 SIG에 대응한 표시 전압(계조전압 V1∼V64중 하나)이 동시에(패러렐로)출력된다. 또, 도 1에 있어서는, 제1 열째 및 제2 열째의 데이터 선 DL1, DL2에 대응하는 디코드 출력 노드 Nd1, Nd2가 대표적으로 도시되고 있다.
아날로그 앰프(80)는, 디코드 회로(70)로부터 디코드 출력 노드 Nd1, Nd2‥·에 출력된 각 표시 전압에 대응한 아날로그 전압을, 각각 데이터 선 DL1, DL2 ···에 출력한다.
소스 드라이버(40)가, 소정의 주사 주기에 의거하여 일련의 표시 신호 SIG에 대응하는 표시 전압을 1화소 라인분씩 데이터 선 DL에 반복 출력하고, 게이트 선 구동회로(30)가 그 주사 주기에 동기하여 게이트 선 GL1, GL2‥·을 순차적으로 구동함으로써, 액정 어레이부(20)에 표시 신호 SIG에 근거한 화상의 표시가 이루어지고 있다.
또, 도 1에는, 게이트 선 구동회로(30) 및 소스 드라이버(40)가 액정 어레이부(20)와 일체로 형성된 액정표시장치(10)의 구성을 예시했지만, 게이트 선 구동회로(30) 및 소스 드라이버(40)에 대해서는, 액정 어레이부(20)의 외부회로로서 설치하는 것도 가능하다.
도 2는, 게이트 선 구동회로(30)의 구성을 나타내는 도면이다. 이 게이트 선 구동회로(30)는, 종속 접속(캐스케이드 접속)한 복수의 시프트 레지스터 회로 SR1, SR2, SR3, SR4 ···로 구성되는 시프트 레지스터로 이루어지고 있다(설명의 편의상, 종속접속하는 시프트 레지스터 회로 SR1, SR2 ···의 각각을 「단위 시프트 레지스터 회로」라고 칭하기로 하고, 이들을 「단위 시프트 레지스터 회로 SR」이라고 총칭한다). 각 단위 시프트 레지스터 회로 SR은, 하나의 화소 라인 즉 게이트 선 GL 마다 설치된다.
또 도 2에 나타내는 클록 발생기(31)는, 각각 위상이 다른 3상의 클록 신호 CLK1, CLK2, CLK3를 게이트 선 구동회로(30)의 단위 시프트 레지스터 회로 SR에 입력하는 것이며, 이 클록 신호 CLK1, CLK2, CLK3은, 표시장치의 주사 주기에 동기한 타이밍에서 순서대로 활성화하도록 제어되고 있다.
각 단위 시프트 레지스터 회로 SR은, 입력 단자 IN, 출력 단자 OUT, 제1 및 제2 클록 단자 A,B를 가지고 있다. 도 2와 같이, 각 단위 시프트 레지스터 회로 SR의 클록 단자 A, B에는, 클록 발생기(31)가 출력하는 클록 신호 CLK1, CLK2, CLK3중 2개가 공급된다. 단위 시프트 레지스터 회로 SR의 출력단자 OUT에는, 각각 게이트 선 GL이 접속된다. 또한 제1 단째(제1 스테이지)의 단위 시프트 레지스터 회로 SR1의 입력 단자 IN에는, 화상 신호의 각 프레임 기간의 선두에 대응하는 스타트 펄스가 입력신호로서 입력되고, 제2 단 이후의 단위 시프트 레지스터 회로 SR의 입력 단자 IN에는, 그 전단의 출력 단자 OUT에 출력되는 출력 신호가, 입력신호로서 입력된다. 각 단위 시프트 레지스터 회로 SR의 출력 신호는, 수평(또는 수직)주사 펄스로서 게이트 선 GL에 출력된다.
이 구성의 게이트 선 구동회로(30)에 의하면, 각 단위 시프트 레지스터 회로 SR은, 클록 신호 CLK1, CLK2, CLK3에 동기하여, 전단부터 입력되는 입력 신호(전단의 출력 신호)를 시프트시키면서, 대응하는 게이트 선 GL 및 자체의 다음단의 단위 시프트 레지스터 회로 SR에 출력한다(단위 시프트 레지스터 회로 SR의 동작의 상세는 후술한다). 그 결과, 일련의 단위 시프트 레지스터 회로 SR은, 소정의 주사 주기에 근거한 타이밍에서 게이트 선 GL을 순차적으로 활성화시키는, 소위 게이트 선 구동 유닛으로서 기능한다.
여기서 본 발명의 설명을 용이하게 하기 위해 종래의 단위 시프트 레지스터에 대해 설명한다. 도 3은, 종래의 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다. 또, 게이트선 구동회로(30)에 있어서는, 종속 접속된 각 단위 시프트 레지스터 회로 SR의 구성은 실질적으로 모두 동일하므로, 이하에서는 하나의 단위 시프트 레지스터 회로 SR의 구성에 대해서만 대표적으로 설명한다. 또한 단위 시프트 레지스터 회로 SR을 구성하는 트랜지스터는, 모두 동일 도전형의 전계효과 트랜지스터이지만, 본 실시예에 있어서는 모두 N형 TFT로 한다.
도 3과 같이, 종래의 단위 시프트 레지스터 회로 SR은, 입력 단자 IN, 출력 단자 OUT, 제1 클록 단자 A 및 제2 클록 단자 B외에, 저전위측 전원전위 VSS가 공급되는 제1전원단자 s1, 고전위측 전원전위 VDD1, VDD2가 각각 공급되는 제2전원단자 s2 및 제3전원단자 s3을 가지고 있다. 고전위측 전원전위 VDD1, VDD2는, 서로 동일 레벨이어도 된다. 이하의 설명에서는, 저전위측 전원전위 VSS가 회로의 기준전위가 되지만, 실제 사용에서는 화소에 기록되는 데이터의 전압을 기준으로 하여 기준전위가 설정되며, 예를 들면 고전위측 전원전위 VDD1, VDD2는 17V, 저전위측 전원전위 VSS는 -12V등으로 설정된다.
단위 시프트 레지스터 회로 SR의 출력단은, 출력 단자 OUT와 제1 클록 단자 A와의 사이에 접속하는 트랜지스터 Q1(제1 트랜지스터)과 출력 단자 OUT와 제1전원단자 s1과의 사이에 접속하는 트랜지스터 Q2(제2트랜지스터)로 구성되어 있다. 이하, 단위 시프트 레지스터 회로 SR의 출력단을 구성하는 트랜지스터 Q1의 게이트 노드를 노드 N1(제1노드), 트랜지스터 Q2의 게이트 노드를 노드 N2(제2노드)로 정의한다.
트랜지스터 Q1의 게이트·소스간(즉 출력 단자 OUT와 노드 N1 사이)에는 승압용량 C가 설정되어 있다. 또 노드 N1과 제2전원단자 s2와의 사이에는 트랜지스 터 Q3이 접속하고 있으며, 그 게이트는 입력 단자 IN에 접속하고 있다. 노드 N1과 제1전원단자 s1과의 사이에는, 트랜지스터 Q4 및 트랜지스터 Q5가 접속한다. 트랜지스터 Q4의 게이트는 제2클록 단자 B에 접속하고, 트랜지스터 Q5의 게이트는 노드 N2에 접속한다. 노드 N2와 제3전원단자 s3과의 사이에는, 다이오드 접속된 트랜지스터 Q6이 접속하고, 노드 N2와 제1전원단자 s1과의 사이에는 트랜지스터 Q7이 접속한다. 트랜지스터 Q7의 게이트는 노드 N1에 접속한다.
트랜지스터 Q7은 트랜지스터 Q6보다도 구동능력(전류를 흐르게 하는 능력)이 충분히 크게 설정되어 있다. 다시 말해, 트랜지스터 Q7의 온 저항은 트랜지스터 Q6의 온 저항보다도 작다. 따라서, 트랜지스터 Q7의 게이트 전위가 상승하면 노드 N2의 전위는 하강하고, 트랜지스터 Q7의 게이트 전위가 하강하면 노드 N2의 전위는 상승한다. 즉 트랜지스터 Q6 및 트랜지스터 Q7은, 양자의 온 저항값의 비에 의해 그 동작이 규정되는 레시오형 인버터를 구성하고 있다. 해당 인버터는, 출력 단자 OUT를 풀 다운시키기 위해 트랜지스터 Q2를 구동하는「풀 다운 구동회로」를 구성하고 있다.
도 3의 단위 시프트 레지스터 회로 SR의 구체적인 동작을 설명한다. 게이트선 구동회로(30)를 구성하는 각 단위 시프트 레지스터 회로 SR의 동작은 실질적으로 모두 동일하므로, 하나의 단위 시프트 레지스터 회로 SR의 동작을 대표적으로 설명한다. 간단히 하기 위해, 이 단위 시프트 레지스터 회로 SR의 제1클록 단자 A에 클록 신호 CLK1이 입력되고, 제2클록 단자 B에 클록 신호 CLK3이 입력되는 것으로서 설명을 행한다(예를 들면 도 2에 있어서의, 단위 시프트 레지스터 회로 SR1, SR4등이 이에 해당한다). 또한 이 단위 시프트 레지스터 회로 SR이 출력 단자 OUT에 출력하는 출력 신호를 Gn, 그 전단의 단위 시프트 레지스터 회로 SR의 출력 신호를 Gn -1로 정의한다.
우선 초기 상태로서, 노드 N1이 L(Low)레벨(VSS), 노드 N2가 H(High)레벨(VDD2-Vth(Vth:트랜지스터의 임계값 전압))이라고 가정한다(이하, 이 상태를 「리셋 상태」라고 칭한다). 또한 제1클록 단자 A(클록 신호 CLK1), 제2클록 단자 B(클록 신호 CLK3), 입력 단자 IN(전단의 출력 신호 Gn -1)은 모두 L레벨이라고 한다. 리셋 상태에서는, 트랜지스터 Q1이 오프(차단 상태), 트랜지스터 Q2가 온(전도상태)이므로, 제1클록단자 A(클록 신호 CLK1)의 레벨에 관계없이, 출력 단자 OUT(출력 신호 Gn)은 L레벨로 유지된다. 즉, 이 단위 시프트 레지스터 회로 SR이 접속하는 게이트 선은 비선택 상태에 있다.
그 상태부터, 전단의 단위 시프트 회로 SR의 출력 신호 Gn -1이 H레벨이 되면, 그것이 이 단위 시프트 레지스터 회로 SR의 입력 단자 IN에 입력되어 트랜지스터 Q3이 온이 된다. 이 때 노드 N2는 H레벨이므로 트랜지스터 Q5도 온하고 있지만, 트랜지스터 Q3은 Q5보다도 구동능력이 충분히 크게 설정되고 있어, 트랜지스터 Q3의 온 저항은 트랜지스터 Q5의 온 저항에 비해 충분히 낮기 때문에, 노드 N1의 레벨은 상승한다.
그것에 의해 트랜지스터 Q7이 도전하기 시작하여, 노드 N2의 레벨은 하강한 다. 그렇게 되면 트랜지스터 Q5의 저항이 높아져, 노드 N1의 레벨이 급속하게 상승하여 트랜지스터 Q7을 충분히 온으로 한다. 그 결과 노드 N2는 L레벨(VSS)이 되고, 트랜지스터 Q5가 오프가 되어 노드 N1이 H레벨(VDD1-Vth)이 된다. 이와 같이 노드 N1이 H레벨, 노드 N2가 L레벨의 상태(이하, 이 상태를 「세트 상태」로 칭한다)에서는, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프가 된다. 또한, 전단의 출력 신호 Gn -1이 L레벨로 되돌아와 트랜지스터 Q3이 오프해도, 노드 N1은 플로팅 상태가 되므로 이 세트 상태는 그 후도 유지된다.
세트 상태에서는, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프이므로, 제1클록 단자 A의 클록 신호 CLK1이 H레벨이 되면, 출력 단자 OUT의 레벨이 상승한다. 이 때 승압용량 C 및 트랜지스터 Q1의 게이트·채널간 용량(게이트 용량)에 의한 용량결합에 의해, 노드 N1의 레벨은 특정한 전압(이하 「승압량 △V」)만 승압된다. 그 때문에 출력 단자 OUT의 레벨이 상승해도 트랜지스터 Q1의 게이트·소스간 전압은 임계값 전압(Vth)보다도 크게 유지되고, 이 트랜지스터 Q1은 저임피던스를 유지한다. 따라서, 출력 신호 Gn의 레벨은 제1클록 단자 A의 레벨에 따라 변화된다. 특히, 트랜지스터 Q1의 게이트·소스간 전압이 충분 클 경우 트랜지스터 Q1은 비포화 동작하므로, 임계값 전압분의 손실은 없고 출력 단자 OUT은 클록 신호 CLK1과 동 레벨이 된다. 따라서, 제1클록 단자 A에 입력되는 클록 신호 CLK1이 H레벨의 사이는, 출력 신호 Gn도 H레벨이 되어 게이트 선의 선택 상태가 된다. 그 후에 클록 신호 CLK1이 L레벨로 되돌아오면 출력 신호 Gn도 L레벨이 되어서 게이트 선의 비선택 상태로 되돌아간다.
그 후에 제2클록 단자 B의 클록 신호 CLK3이 H레벨이 되면, 트랜지스터 Q4가 온이 되므로 노드 N1이 L레벨이 되고, 그에 따라 트랜지스터 Q7이 오프가 되므로 노드 N2는 H레벨이 된다. 다시 말해, 단위 시프트 레지스터 회로 SR은 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온의 리셋 상태로 되돌아간다.
이상의 동작을 정리하면, 단위 시프트 레지스터 회로 SR에 있어서는, 입력 단자 IN에 신호(스타트 펄스)가 입력되지 않는 동안은 리셋 상태에 있고, 그 동안 노드 N2가 H레벨(VDD2-Vth)로 유지되는 것으로, 출력 단자 OUT(게이트 선)은 저임피던스의 L레벨(VSS)로 유지된다. 그리고 입력 단자 IN에 신호가 입력되면, 노드 N2가 L레벨(VSS)이 되는 동시에 노드 N1이 H레벨(VDD1-Vth)로 충전되어 세트 상태가 된다. 세트 상태에서는 제1클록 단자 A의 신호(클록 신호 CLK1)가 H레벨이 되면 노드 N1의 전위가 승압량 △V만큼 높아지고, 제1클록 단자 A가 H레벨인 동안, 출력 단자 OUT가 H레벨이 되어서 게이트 선을 활성화한다(이 때문에 노드 N1은 「승압 노드」라고 칭하는 경우도 있다. 그 후 제2클록 단자 B에 신호(클록 신호 CLK3)가 입력되면, 노드 N1이 L레벨(VSS), 노드 N2가 H레벨(VDD2-Vth)로 되돌아와 원래의 리셋 상태가 된다(이 때문에 노드 N2는 「리셋 노드」라고 칭하는 경우도 있다).
이와 같이 동작하는 복수의 단위 시프트 레지스터 회로 SR을 도 2와 같이 종속 접속하여, 게이트선 구동회로(30)를 구성하면, 제1단째의 단위 시프트 레지스터 회로 SR1의 입력 단자 IN에 입력된 입력 신호(스타트 펄스)는, 도 4에 나타내는 타 이밍도와 같이, 클록 신호 CLK1, CLK2, CLK3에 동기한 타이밍에서 시프트되면서, 단위 시프트 레지스터 회로 SR2, SR3‥·으로 순서대로 전달된다. 그것에 의해, 게이트선 구동회로(30)는, 소정의 주사 주기로 게이트 선 GL1, GL2, GL3‥·을 순차적으로 구동할 수 있다.
위의 예에서는, 복수의 단위 시프트 레지스터 회로 SR이 3상 클록에 의거하여 동작하는 예를 도시했지만, 2상 클록 신호를 사용하여 동작시키는 것도 가능하다. 도 5는 그 경우에 있어서의 게이트선 구동회로(30)의 구성을 도시한 도면이다.
이 경우도, 게이트선 구동회로(30)는, 종속 접속한 복수의 단위 시프트 레지스터 회로 SR에 의해 구성된다. 다시 말해, 각 단위 시프트 레지스터 회로 SR의 입력 단자 IN에는, 그 전단의 단위 시프트 레지스터 회로 SR의 출력 단자 OUT가 접속한다. 단, 제1단째의 단위 시프트 레지스터 회로 SR의 입력 단자 IN에는, 스타트 펄스가 입력 신호로서 입력된다.
이 경우에 있어서의 클록 발생기(31)는, 서로 역상의 2상 클록인 클록 신호 CLK, /CLK를 출력하는 것이다. 각각의 단위 시프트 레지스터 회로 SR의 제1클록 단자 A에는, 인접하는 단위 시프트 레지스터 회로 SR에 서로 역상의 클록 신호가 입력되도록, 그 클록 신호 CLK, /CLK의 한쪽이 입력된다. 또 도 5에 나타나 있는 바와 같이 각 단위 시프트 레지스터 회로 SR의 제2클록 단자 B에는, 그 후단(이 예에서는 다음단)의 단위 시프트 레지스터 회로 SR의 출력 단자 OUT가 접속된다.
도 5와 같이 구성된 게이트선 구동회로(30)에 있어서의 단위 시프트 레지스 터 회로 SR의 동작을 설명한다. 여기에서도, 하나의 단위 시프트 레지스터 회로 SR의 동작을 대표적으로 설명한다. 간단히 하기 위해, 단위 시프트 레지스터 회로 SR의 제1클록 단자 A에 클록 신호 CLK가 입력되는 것으로서 설명을 행한다(예를 들면 도 5에 있어서의 단위 시프트 레지스터 회로 SR1, SR3등이 이에 해당한다). 또한 이 단위 시프트 레지스터 회로 SR의 출력 신호를 Gn, 그 전단 및 다음단의 단위 시프트 레지스터 회로 SR의 출력 신호를 각각 Gn -1 및 Gn +1로 정의한다.
우선 초기 상태로서, 노드 N1이 L레벨(VSS), 노드 N2가 H레벨(VDD2-Vth)의 리셋 상태를 가정한다. 또한 제1클록 단자 A(클록 신호 CLK), 제2클록 단자 B(다음단의 출력 신호 Gn +1), 입력 단자 IN(전단의 출력 신호 Gn -1)는 모두 L레벨이라고 한다.
그 상태부터, 전단의 출력 신호 Gn -1이 H레벨이 되면, 그것이 이 단위 시프트 레지스터 회로 SR의 입력 단자 IN에 입력되어 트랜지스터 Q3이 온이 되고, 노드 N1의 레벨은 상승한다. 그에 따라 트랜지스터 Q7이 전도하기 시작하여, 노드 N2의 레벨은 하강한다. 그렇게 되면 트랜지스터 Q5의 저항이 높아지고, 노드 N1의 레벨이 급속히 상승하여 트랜지스터 Q7을 충분히 온으로 한다. 그 결과 노드 N2는 L레벨(VSS)이 되어, 트랜지스터 Q5가 오프가 되고 노드 N1이 H레벨(VDD1-Vth)이 된다. 그 결과, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프가 되는 세트 상태가 된다.
그리고, 클록 신호 CLK이 H레벨이 되어 출력 단자 OUT의 레벨이 상승하면, 승압용량 C 및 트랜지스터 Q1의 게이트·채널간 용량에 의한 용량결합에 의해 노드 N1의 레벨은 특정한 전압(승압량 △V)만 승압된다. 따라서, 출력 신호 Gn의 레벨은 제1클록 단자 A의 레벨에 따라 변화되고, 클록 신호 CLK가 H레벨인 동안은 출력 신호 Gn도 H레벨이 된다. 그 후에 클록 신호 CLK가 L레벨로 되돌아오면 출력 신호 Gn도 L레벨로 되돌아 온다.
출력 신호 Gn이 다음단의 단위 시프트 레지스터 회로 SR에 전달된 후, 다음단의 출력 신호 Gn +1가 H레벨이 되면, 그것이 제2클록 단자 B에 입력되어 트랜지스터 Q4가 온이 되어 노드 N1이 L레벨이 된다. 그것에 따라 트랜지스터 Q7이 오프가 되므로 노드 N2는 H레벨이 된다. 다시 말해, 이 단위 시프트 레지스터 회로 SR은 리셋 상태로 되돌아가고, 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온이 된다.
이와 같이, 게이트선 구동회로(30)가 도 5와 같이 구성되어 있는 경우에 있어서도, 각각의 단위 시프트 레지스터 회로 SR의 동작은, 제2클록 단자 B에 입력되는 신호가 후단의 출력 신호 Gn +1인 것을 제외하면 도 2의 경우와 거의 동일하다.
이상의 동작을, 도 5와 같이 종속 접속된 단위 시프트 레지스터 회로 SR1, SR2,···가 순차적으로 행한다. 그것에 의하여, 제1단째의 단위 시프트 레지스터 회로 SR1의 입력 단자 IN에 입력된 입력 신호(스타트 펄스)가, 클록 신호 CLK, /CLK에 동기하여 시프트되면서, 단위 시프트 레지스터 회로 SR2, SR3 ,·‥으로 순서대로 전달된다. 그 결과, 게이트선 구동회로(30)는, 도 6에 나타내는 타이밍 도 와 같이, 클록 신호 CLK, /CLK에 동기하여, 게이트 선 GL1, GL2, GL3 ,···을 순 차적으로 구동할 수 있다.
단, 도 5의 구성에서는, 각 단위 시프트 레지스터 회로 SR은, 제2클록 단자 B에 다음단의 단위 시프트 레지스터 회로 SR의 출력 신호 Gn +1이 입력되므로, 다음단의 단위 시프트 레지스터 회로 SR이 적어도 한번 동작한 후가 아니면 리셋 상태 (즉 상기의 초기 상태)가 되지 않는다. 각 단위 시프트 레지스터 회로 SR은, 리셋 상태를 거치지 않으면 도 6에 나타나 있는 바와 같은 통상 동작을 행할 수 없다. 따라서 도 5의 구성의 경우에는, 통상 동작에 앞서, 더미의 입력 신호를 단위 시프트 레지스터 회로 SR의 제1단째부터 최종단까지 전달시키는 더미 동작을 행하게 할 필요가 있다. 또는, 각 단위 시프트 레지스터 회로 SR의 노드 N2와 제3전원단자 s3(고전위측 전원) 사이에 리셋용의 트랜지스터를 별도로 배치하여, 통상 동작 전에 강제적으로 노드 N2를 충전하는 리셋 동작을 행해도 좋다. 단, 그 경우는 리셋용의 신호 라인이 별도 필요하게 된다.
여기에서, 상기의 승압량 △V에 관하여 설명한다. 상기 설명한 바와 같이, 시프트 레지스터 회로 SR이 게이트 선을 고속으로 충전할 수 있도록 하기 위해서는, 승압량 △V를 보다 크게 할 필요가 있다. 도 3에 나타내는 회로에 있어서, 제1클록 단자 A에 입력되는 클록 신호의 진폭을 Ac, 승압용량 C의 용량값을 CO, 트랜지스터 Q1의 게이트 용량을 C1, 노드 N1의 기생 용량(트랜지스터 Q1의 게이트 용량을 제외한다)을 Cp로 하면, 승압량 △V는, △V=Acx(CO+C1)/ (CO+C1+Cp)‥·(1)
로서 구해진다. 도 3의 회로의 경우, 기생 용량 Cp는 트랜지스터 Q7의 게이 트 용량 C7과, 노드 N1이 되는 배선에 부수되는 용량(배선 용량)CL과의 합에 해당한다. 식(1)에서 알 수 있는 바와 같이, Cp의 값을 작게할 수 있으면, 승압량 △V를 크게 할 수 있다.
먼저 설명한 바와 같이, 게이트선 구동회로(30)를 구성하는 단위 시프트 레지스터 회로 SR은, 출력 신호 Gn에 의해 게이트 선을 고속으로 충전하여 활성화시킬 필요가 있기 때문에, 트랜지스터 Q1에는 큰 구동능력이 요구된다. 또 승압량 △V를 크게 할 수 있으면, 트랜지스터 Q1의 구동능력을 크게 할 수 있고, 게이트 선을 보다 고속으로 충전하는 것이 가능하게 된다. 이하, 이것을 실현할 수 있는 본 발명에 따른 시프트 레지스터 회로에 관하여 설명한다.
도 7은, 실시예 1에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 동 도면과 같이, 이 단위 시프트 레지스터 회로 SR의 출력단도, 출력 단자 OUT와 제1클록 단자 A와의 사이에 접속하는 트랜지스터 Q1(제1트랜지스터)과, 출력 단자 OUT와 제1전원단자 s1과의 사이에 접속하는 트랜지스터 Q2(제2트랜지스터)로 구성되어 있다. 또한 트랜지스터 Q1의 게이트·소스간 즉 노드 N1과 출력 단자 OUT와의 사이에는 승압용량 C가 설치된다. 노드 N1과 제2전원단자 s2와의 사이에는, 게이트가 입력 단자 IN에 접속하는 트랜지스터 Q3이 접속하고 있으며, 노드 N1과 제1전원단자 s1 사이에는, 게이트가 제2클록 단자 B에 접속하는 트랜지스터 Q4와, 게이트가 노드 N2에 접속한 트랜지스터 Q5가 접속하고 있다. 노드 N2와 제3전원단자 s3 사이에는 다이오드 접속된 트랜지스터 Q6이 접속하고, 노드 N2와 제1전원단자 s1 사이에는 트랜지스터 Q7이 접속한다. 이상의 구성은 도 3에 나타낸 종래의 단위 시프트 레지스터 회로 SR과 같다.
단, 본 실시예에 있어서는, 트랜지스터 Q7의 게이트(제어 전극)와 노드 N1은 직접 접속하는 것은 아니고, 트랜지스터 Q8 및 트랜지스터 Q9로 이루어지는 분리회로를 통해 접속하고 있다. 즉, 본 실시예에 있어서의 트랜지스터 Q7은, 분리회로 를 통해 노드 N1에 접속하는 트랜지스터(제3트랜지스터)이다. 여기에서, 트랜지스터 Q7의 게이트 노드를 노드 N3(제3노드)으로 정의한다.
트랜지스터 Q8은, 노드 N1과 노드 N3과의 사이에 접속하고 있으며, 게이트와 드레인(노드 N3)이 접속되어 있다. 즉 트랜지스터 Q8은 다이오드 접속되고 있으며, 노드 N3에서 노드 N1로의 방향을 전도방향으로 하는 일방향성의 스위칭소자로서 기능한다(즉 노드 N3측이 애노드, 노드 N1측이 캐소드가 된다). 트랜지스터 Q9는 노드 N3과 입력 단자 IN과의 사이에 접속하고 있으며, 그 게이트는 입력 단자 IN에 접속하고 있다. 따라서 도 7의 회로에서는, 입력 단자 IN이 H레벨이 되면, 트랜지스터 Q3이 온 하여 노드 N1이 충전될 뿐만 아니라, 그것과 동시에 트랜지스터 Q9도 온 하여 노드 N3이 충전된다. 즉 트랜지스터 Q9는, 노드 N1의 충전시에 노드 N3을 충전하는 충전 소자로서 기능한다.
이하, 본 실시예에 따른 단위 시프트 레지스터 회로 SR의 동작을 설명한다.여기에서는 이 단위 시프트 레지스터 회로 SR이 도 5와 같이 접속하여 게이트선 구동회로(30)를 구성하고 있는 경우의 동작을 나타낸다. 여기에서도, 게이트선 구동회로(30)를 구성하는 복수의 단위 시프트 레지스터 회로 SR 중 하나의 동작을 대표 로 설명한다. 또한 단위 시프트 레지스터 회로 SR의 제1클록 단자 A에는 클록 신호 CLK가 입력되어 있는 것으로 가정하여, 이 단위 시프트 레지스터 회로 SR의 출력 신호를 Gn, 그 전단 및 다음단의 단위 시프트 레지스터 회로 SR의 출력 신호를 각각 Gn -1 및 Gn +1로 정의한다.
우선 초기 상태로서, 노드 N1이 L레벨(VSS), 노드 N2가 H레벨(VDD2-Vth)의 리셋 상태를 가정한다. 또한 제1클록 단자 A(클록 신호 CLX), 제2클록 단자 B(다음단의 출력 신호 Gn +1), 입력 단자 IN(전단의 출력 신호 Gn -1)은 모두 L레벨이라고 한다.
그 상태로부터, 전단의 단위 시프트 레지스터 회로 SR의 출력 신호 Gn -1이 H레벨이 되면, 트랜지스터 Q3 및 트랜지스터 Q9가 온이 된다. 이 때 노드 N2는 L레벨이므로 트랜지스터 Q5도 온 하고 있지만, 트랜지스터 Q3은 트랜지스터 Q5보다도 구동능력이 충분히 크게 설정되고 있고, 트랜지스터 Q3의 온 저항은 트랜지스터 Q5의 온 저항에 비해 충분히 낮기 때문에, 노드 N1의 레벨은 상승한다.
트랜지스터 Q8은 노드 N3에서 노드 N1로의 방향이 전도방향이 되도록 다이오드 접속되고 있기 때문에, 노드 N3에는, 노드 N1로부터의 전하공급은 되지 않지만, 트랜지스터 Q9로부터 전하가 공급된다(즉, 트랜지스터 Q8은 노드 N3에서 노드 N1로의 방향의 충전은 허락하지만, 노드 N1에서 노드 N3으로 충전은 저지한다). 그에 따라 노드 N3의 전위가 상승하면, 트랜지스터 Q7이 전도하기 시작하고, 노드 N2의 레벨은 하강한다. 그렇게 되면 트랜지스터 Q5의 저항이 높아지고, 노드 N1의 레벨 이 급속히 상승한다. 따라서 노드 N3의 레벨도 더욱 상승하여 H레벨이 되고, 트랜지스터 Q7을 충분히 온하게 된다.
그 결과 노드 N2는 L레벨(VSS)이 되고, 트랜지스터 Q5가 오프가 되어 노드 N1이 H레벨(VDD1-Vth)이 된다. 즉, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프의 셋트상태가 된다. 또한 전단의 출력신호 Gn -1이 L레벨로 복귀해도, 노드 N1 및 노드 N3은 플로팅 상태이므로, 이 셋트 상태는 그 후도 유지된다.
그리고, 제1클록 단자 A의 클록 신호 CLK가 H레벨이 되면, 출력 단자 OUT의 레벨이 상승한다. 이 때 승압용량 C 및 트랜지스터 Q1의 게이트·채널간 용량에 의한 용량결합에 의해 노드 N1의 레벨이 승압량 △V만큼 승압된다. 노드 N1이 승압되면, 출력 신호 Gn의 레벨은 제1클록 단자 A의 레벨에 따라 변화되고, 클록 신호 CLK가 H레벨인 동안은 출력 신호 Gn도 H레벨이 되어 게이트 선을 활성화한다. 또한 그 후 클록 신호 CLK가 L레벨로 되돌아오면 출력 신호 Gn도 L레벨로 되돌아온다.
여기에서 본 실시예의 단위 시프트 레지스터 회로 SR에서는, 노드 N1부터 노는 N3은 비전도이므로, 노드 N1이 승압되어 노드 N3보다 전위가 높아졌을 때(즉 노드 N1의 전위의 절대값이 노드 N3의 전위의 절대값 보다도 커졌을 때)에는 노드 N1과 노드 N3과의 사이가 전기적으로 분리된 상태가 된다. 그 결과, 노드 N1의 승압시에 있어서의 이 노드 N1의 기생 용량 Cp에 트랜지스터 Q7의 게이트 용량 C7이 기여하지 않게 되어, 기생 용량 Cp가 저감된다. 식(1)에서 알 수 있는 바와 같이, 기생 용량 Cp가 작아지면 승압량 △V는 커지고, 그 결과 노드 N1승압시에 있어서의 트랜지스터 Q1의 구동능력이 커진다. 따라서, 이 단위 시프트 레지스터 회로 SR은 게이트 선을 고속으로 충전할 수 있다. 따라서, 이 단위 시프트 레지스터 회로 SR에 의해 구성된 게이트선 구동회로(30)의 동작의 고속화를 도모할 수 있고, 액정표시장치(10)의 고해상도화에 기여할 수 있다.
그 후에 다음단의 출력 신호 Gn +1에 의해 제2클록 단자 B가 H레벨이 되면 트랜지스터 Q4는 온이 되고, 노드 N1은 L레벨이 된다. 노드 N3부터 노드 N1에는 전도방향이므로, 노드 N1이 노드 N3보다 전위가 낮아지면, 노드 N3의 전하는 트랜지스터 Q8을 통해 노드 N1측으로 방전되므로, 노드 N3의 레벨은 노드 N1과 함께 하강한다. 이 하강후의 노드 N3의 레벨은 트랜지스터 Q8의 임계값 전압(Vth)이며, 트랜지스터 Q7은 약반전 영역으로 동작하지만, 흐르는 전류가 적기 때문에, 트랜지스터 Q6 및 트랜지스터 Q7로 구성되는 인버터(풀 다운 구동회로)의 출력인 노드 N2는 H레벨이 된다. 다시 말해, 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온의 리셋 상태로 되돌아 간다.
또한, 그 이후에는 전단의 출력 신호 Gn -1이 H레벨이 될 때까지 노드 N3에는 전하는 공급되지 않으므로, 노드 N3의 레벨은 트랜지스터 Q8의 리크 전류에 의해 시간과 함께 Vth부터 저하하고, 트랜지스터 Q7을 흐르는 전류는 더욱 작아진다. 그렇게 되면 트랜지스터 Q6 및 트랜지스터 Q7로 구성되는 인버터는 보다 반전되기 어려운 안정된 상태가 된다.
이와 같이 본 실시예에 따른 단위 시프트 레지스터 회로 SR은, 도 3에 나타 낸 종래의 회로와 동일한 동작을 행하는 것이 가능하다. 또 전술한 바와 같이, 노드 N1의 승압시에 있어서의 해당 노드 N1의 기생 용량 Cp에 트랜지스터 Q7의 게이트 용량 C7이 기여하지 않기 때문에, 기생 용량 Cp가 저감된다. 따라서, 노드 N1승압시에 있어서의 트랜지스터 Q1의 구동능력이 커져, 게이트 선을 고속으로 충전할 수 있다.
그러나 전술한 바와 같이, 승압량 △V를 결정하는 인자인 노드 N1의 기생 용량 Cp에는, 노드 N1의 배선 용량 CL도 기여하고 있다. 따라서, 노드 N1의 배선 용량 CL을 보다 작게 할 수 있으면, 승압량 △V를 더욱 크게 하는 것이 가능하게 된다. 배선 용량 CL은, 노드 N1이 되는 배선의 길이에 의존하므로 그 길이를 짧게 하면 좋다. 즉, 단위 시프트 레지스터 회로 SR를 구성하는 각 소자를 레이아웃할 때, 트랜지스터 Q1 및 승압용량 C와 트랜지스터 Q8(즉 분리회로)을 가능한 한 근접시켜서 배치하면, 노드 N1의 배선 용량 CL을 작게 할 수 있다. 또 본 실시예에 따른 단위 시프트 레지스터 회로 SR에서는, 노드 N1의 승압시에 노드 N3이 노드 N1로부터 전기적으로 분리되므로, 노드 N3의 배선 용량은 승압량 △V에 영향을 주지 않는다. 따라서 노드 N3이 되는 배선이 다소 길어져도, 그것에 의해 승압량 △V가 작아지는 일은 없다. 따라서 배선의 레이아웃 시에는, 트랜지스터 Q1의 게이트와 트랜지스터 Q8의 소스 사이의 배선길이 및 승압용량 C와 트랜지스터 Q8의 소스와의 배선길이의 적어도 한 쪽(바람직하게는 양쪽)을, 트랜지스터 Q7의 게이트와 트랜지스터 Q8의 드레인과의 사이의 배선길이보다도 짧아지도록 하면 된다.
또한 종래의 단위 시프트 레지스터 회로 SR(도 3)에서는, 노드 N1의 배선 용 량 CL을 작게 하기 위해서는, 트랜지스터 Q1 및 승압용량 C와 트랜지스터 Q7과의 사이를 가능한 한 근접시켜서 배치할 필요가 있었다. 그러나 트랜지스터 Q7은, 트랜지스터 Q6과 함께 레시오형 인버터를 구성하고 있어, 트랜지스터 Q6보다도 충분히 큰 구동능력이 필요하기 때문에, 그 사이즈(게이트 폭)가 일정이상 크지 않으면 안된다. 따라서 트랜지스터 Q7의 레이아웃에는 제한이 많아, 트랜지스터 Q7을 트랜지스터 Q1 및 승압용량 C에 접근하여 레이아웃하는 것이 곤란했다.
그것에 대하여, 본 실시예의 단위 시프트 레지스터 회로 SR에서는, 노드 N1의 배선 용량 CL을 작게 하기 위해서는, 트랜지스터 Q1 및 승압용량 C와 트랜지스터 Q8(분리회로)을 근접시켜서 배치하면 좋다. 트랜지스터 Q8은, 노드 N3에 충전된 전하를 방전하는 다이오드로서 동작하기만 하면 되므로, 구동능력은 비교적 작아도 되고, 사이즈도 작아도 되고. 따라서 트랜지스터 Q8은 레이아웃의 자유도가 높다. 따라서, 본 발명에 의하면, 트랜지스터 Q8을 트랜지스터 Q1 및 승압용량 C에 근접시켜 배치하는 것을 용이하게 할 수 있고, 노드 N1의 배선 용량 CL을 용이하게 작게 할 수 있다는 효과도 얻을 수 있다.
이상의 설명에서는 본 발명에 따른 단위 시프트 트랜지스터 회로 SR을 도 5와 같이 접속한 경우의 동작을 설명했지만, 도 2와 같이 접속한 경우에 있어서도 적용가능하다.
<실시예 2>
도 8은, 본 발명의 실시예 2에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 본 실시예에서는, 트랜지스터 Q3의 드레인을 전원이 아닌 입력단자 IN에 접속시킨다. 그것에 의해 전원공급을 위한 배선의 점유 면적을 삭감할 수 있다. 단, 입력 단자 IN에는 그 전단의 출력 단자 OUT가 접속하므로, 각 단위 시프트 레지스터 회로 SR의 출력단으로의 부하가 커지므로, 회로 동작의 속도가 열화하는 경우도 있는 것에 유의해야 한다.
<실시예 3>
TFT를 포함하는 전계효과트랜지스터는, 게이트에 임계값 전압이상의 전압이 인가되었을 때, 게이트 절연막을 통해 게이트 전극의 바로 아래에 형성되는 도전성 채널에 의해 드레인·소스간이 전기적으로 접속됨으로써 전도하는 소자이다. 따라서, 전도상태의 전계효과트랜지스터는, 게이트와 채널을 양쪽 전극으로 하여, 게이트 절연막을 유전체층으로 하는 용량소자(게이트 용량)로서도 기능 할 수 있다.
도 9는 실시예 3에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 실시예 1에서는 트랜지스터 Q1의 드레인·소스간에 승압용량 C를 설치하고 있었지만, 본 실시예에서는 그것을 트랜지스터 Q1의 게이트 용량으로 치환하고 있다. 그 경우, 도 9의 회로도와 같이 승압용량 C는 불필요하다.
통상, 반도체집적회로 내에 형성되는 용량소자의 유전체층이 되는 절연막의 두께는, 트랜지스터의 게이트 절연막의 두께와 같아지므로, 용량소자를 트랜지스터의 게이트 용량으로 치환하는 경우에는, 그 용량소자와 동일 면적의 트랜지스터로 대체할 수 있다. 다시 말해, 도 9에 있어서 트랜지스터 Q1의 게이트 폭을 상당분 넓게 하는 것으로, 실시예 1에 따른 도 7의 회로와 동등한 승압동작을 실현할 수 있다. 또 트랜지스터 Q1의 게이트 폭을 넓게 함으로써 그 구동능력이 높아지므로, 결과적으로 출력 신호의 상승 및 하강속도가 빨라지게 되어, 동작의 고속화를 도모할 수 있다는 이점도 있다.
<실시예 4>
도 10은, 실시예 4에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 이 단위 시프트 레지스터 회로 SR에서는, 실시예 1에 따른 도 7의 회로에 대하여, 노드 N3과 제1전원단자 s1(저전위측 전원전위 VSS)과의 사이에 트랜지스터 Q1O을 접속한 것이다. 트랜지스터 Q1O의 게이트는 제2클록 단자 B에 접속하고 있다.
상기한 바와 같이, 도 7의 회로에 있어서는, 제2클록 단자 B가 H레벨이 되는 것으로 노드 N1의 레벨이 하강하고, 그것에 따라 노드 N3의 레벨이 하강한 직후에는, 노드 N3은 트랜지스터 Q8의 임계값 전압(Vth)의 레벨이 되는 것으로, 저전위측 전원전위 VSS까지는 강하하지 않는다. 그 경우라도, 트랜지스터 Q7을 흐르는 전류는 적기 때문에 통상은, 동작의 지장은 없다. 그러나, 트랜지스터의 임계값 전압에 변동가 있고, 트랜지스터 Q8의 임계값 전압이 높은 경우나, 트랜지스터 Q7의 임계값 전압이 낮을 경우에는, 트랜지스터 Q7이 충분히 오프하지 않아 단위 시프트 레지스터 회로 SR의 오동작을 초래할 우려가 있다.
그것에 대해 본 실시예에 따른 도 10의 단위 시프트 레지스터 회로 SR에서는, 제2클록 단자 B가 H레벨이 되면, 트랜지스터 Q1O이 온 하므로, 노드 N3의 레벨을 저전위측 전원전위 VSS로 까지 하강한다. 다시 말해, 트랜지스터 Q6 및 트랜지스터 Q7로 구성되는 인버터(풀 다운 구동회로)의 입력을 확실하게 L레벨로 할 수 있다. 따라서, 트랜지스터의 임계값 전압에 변동이 있었을 경우에 있어서도, 트랜지스터 Q7을 확실하게 오프시킬 수 있다. 따라서, 트랜지스터의 임계값 전압의 변동에 기인하는 단위 시프트 레지스터 회로 SR의 오동작을 방지할 수 있어, 동작의 신뢰성이 향상한다.
또한, 도시는 생략하지만, 본 실시예에 있어서도 실시예 2과 같이 트랜지스터 Q3의 드레인을 입력 단자 IN에 접속해도 좋다. 또한 실시예 3과 같이 트랜지스터 Q1의 면적을 크게 하고, 승압용량 C를 트랜지스터 Q1의 게이트 용량으로 치환한 구성으로 해도 된다.
<실시예 5>
도 11은, 예를 들면 상기 특허문헌 2의 도 14에 개시되어 있는 종래의 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다. 이 단위 시프트 레지스터 회로 SR은, 트랜지스터 Q6 및 트랜지스터 Q7로 이루어지는 레시오형 인버터(풀 다운 구동회로)의 출력이 직접 노드 N2에 인가되는 것이 아니고, 트랜지스터 Q11 및 트랜지스터 Q12로 이루어지는 버퍼를 통해 인가되도록 구성되어 있다.
이 경우 노드 N1의 기생 용량 Cp는, 트랜지스터 Q7의 게이트 용량 C7과, 트랜지스터 Q12의 게이트 용량 C12와, 노드 N1이 되는 배선에 부수되는 용량(배선 용량)CL과의 합에 해당한다. 다시 말해, 도 3의 회로와 비교하면, 도 11의 회로에서는 트랜지스터 Q12의 게이트 용량 C12의 분만큼 노드 N1의 기생 용량 Cp이 커지고, 식(1)에서 얻어지는 승압량 △V는 작아진다.
본 실시예에서는, 도 11과 같이 풀 다운 구동회로의 출력이 버퍼를 통해 노 드 N2에 인가되는 타입의 단위 시프트 레지스터 회로 SR에 대하여 본 발명을 적용한다. 그 회로도를 도 12에 나타낸다. 버퍼를 구성하는 트랜지스터 Q12의 게이트는 노드 N3에 접속된다. 즉 본 실시예에 따른 단위 시프트 레지스터 회로 SR은, 분리회로를 통해 노드 N1에 접속하는 트랜지스터(제3트랜지스터)를, 트랜지스터 Q7 및 트랜지스터 Q12의 2개 가지고 있다.
상기한 바와 같이, 본 발명에 따른 단위 시프트 레지스터 회로 SR에 있어서는, 노드 N1의 승압시에는 노드 N3이 노드 N1로부터 전기적으로 분리되므로, 노드 N3에 접속한 트랜지스터 Q7 및 트랜지스터 Q2의 게이트 용량이, 모두 노드 N1의 기생 용량 Cp에 기여하지 않는다. 즉 도 12의 회로에 있어서의 노드 N1의 기생 용량 Cp는, 실시예 1(도 7)과 마찬가지게 된다. 따라서 승압량 △V가 커지고, 노드 N1승압시에 있어서의 트랜지스터 Q1의 구동능력이 커진다. 따라서, 이 단위 시프트 레지스터 회로 SR은 게이트 선을 고속으로 충전할 수 있게 된다.
또한, 도 12의 회로에 실시예 5를 적용하여, 도 13과 같이 노드 N3과 제1전원단자 s1(저전위측 전원전위 VSS)과의 사이에, 게이트가 제2클록 단자 B에 접속한 트랜지스터 Q1O을 설치해도 된다. 그것에 의해 실시예 5와 같이, 제2클록 단자 B의 신호에 의거하여 트랜지스터 Q7을 확실하게 오프시킬 수 있고, 트랜지스터의 임계값 전압의 변동에 기인하는 단위 시프트 레지스터 회로 SR오동작을 방지할 수 있어, 동작 신뢰성이 향상한다.
또한, 도시는 생략하지만, 본 실시예에 있어서도 실시예 2와 같이 트랜지스터 Q3의 드레인을 입력 단자 IN에 접속해도 좋다. 또한 실시예 3과 같이 트랜지스 터 Q1의 면적을 크게 하여 승압용량 C를 트랜지스터 Q1의 게이트 용량으로 치환한 구성으로 해도 된다.
본 발명의 제1의 국면에 따른 시프트 레지스터 회로에 의하면, 제1노드의 승압시에 제1노드와 제3노드 사이가 전기적으로 분리되므로, 제1노드의 승압시에 있어서, 제 1트랜지스터의 기생용량에 제 3트랜지스터의 기생 용량(게이트 용량)이 기여하지 않게 되어, 제1노드의 기생 용량이 저감된다. 제1노드의 기생 용량이 감소하면 제1노드의 승압량은 커지고, 그 결과, 승압시에 있어서의 제1트랜지스터의 구동능력이 커진다. 따라서, 이 단위 시프트 레지스터 회로는 게이트 선을 고속으로 충전할 수 있게 된다.

Claims (8)

  1. 클록 단자에 입력되는 클록 신호를 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터를 구비하고,
    상기 제1트랜지스터의 제어 전극이 접속하는 노드를 제1노드로 하고,
    상기 제2트랜지스터의 제어 전극이 접속하는 노드를 제2노드로 하며,
    그 제어 전극이 소정의 분리회로를 통해 상기 제1노드에 접속하는 적어도 하나의 제3트랜지스터와,
    입력단자에 입력되는 신호에 따라 상기 제1노드를 충전하는 제4트랜지스터를 더 구비하고,
    상기 제3트랜지스터의 제어 전극이 접속하는 노드를 제3노드로 하고,
    상기 분리회로는,
    상기 제1노드의 전위의 절대값이 상기 제3노드의 전위의 절대값보다도 커질 때, 상기 제3노드와 상기 제1노드와의 사이를 전기적으로 분리하는 것으로서,
    상기 입력단자에 입력되는 신호에 따라 상기 제3노드를 충전하는 충전소자와,
    상기 제1노드와 상기 제3노드의 사이에 접속하고, 상기 제3노드에서 상기 제1노드로의 방전은 허용하고, 상기 제1노드에서 상기 제3노드로의 충전은 저지하는 일방향성의 스위칭소자를 포함하며,
    상기 적어도 하나의 제3트랜지스터는,
    상기 제3노드에 접속한 제어전극을 가지고, 상기 제2노드를 방전하는 트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터 회로.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1트랜지스터의 제어 전극과 상기 분리회로를 접속하는 배선의 길이는, 상기 분리회로와 상기 제3트랜지스터를 접속하는 배선의 길이보다도 짧은 것을 특징으로 하는 시프트 레지스터 회로.
  5. 제 1항에 있어서,
    상기 제1노드와 상기 출력 단자와의 사이에 접속하는 용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  6. 제 5항에 있어서,
    상기 용량소자와 상기 분리회로를 접속하는 배선의 길이는, 상기 분리회로와 상기 제3트랜지스터를 접속하는 배선의 길이보다도 짧은 것을 특징으로 하는 시프트 레지스터 회로.
  7. 제 1항, 제 4항, 제 5항, 또는 제 6항 중 어느 한 항에 기재한 시프트 레지스터 회로가 복수개 종속 접속하여 이루어지는 것을 특징으로 하는 시프트 레지스터 회로.
  8. 시프트 레지스터 회로가 복수개 종속 접속하여 이루어지는 게이트선 구동회로를 구비하는 화상표시장치로서,
    상기 시프트 레지스터 회로는,
    클록 단자에 입력되는 클록 신호를 출력 단자에 공급하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터를 구비하고,
    상기 제1트랜지스터의 제어 전극이 접속하는 노드를 제1노드로 하고,
    상기 제2트랜지스터의 제어 전극이 접속하는 노드를 제2노드로 하며,
    그 제어 전극이 소정의 분리회로를 통해 상기 제1노드에 접속하는 적어도 하나의 제3트랜지스터와,
    입력단자에 입력되는 신호에 따라 상기 제1노드를 충전하는 제4트랜지스터를 더 구비하고,
    상기 제3트랜지스터의 제어 전극이 접속하는 노드를 제3노드로 하고,
    상기 분리회로는,
    상기 제1노드의 전위의 절대값이 상기 제3노드의 전위의 절대값보다도 커질 때, 상기 제3노드와 상기 제1노드와의 사이를 전기적으로 분리하는 것으로서,
    상기 입력단자에 입력되는 신호에 따라 상기 제3노드를 충전하는 충전소자와,
    상기 제1노드와 제3노드의 사이에 접속하고, 상기 제3노드에서 상기 제1노드로의 방전은 허용하고, 상기 제1노드에서 상기 제3노드로의 충전은 저지하는 일방향성의 스위칭소자를 포함하며,
    상기 적어도 하나의 제3트랜지스터는,
    상기 제3노드에 접속한 제어전극을 가지고, 상기 제2노드를 방전하는 트랜지스터를 포함하는 것을 특징으로 하는 화상표시장치.
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