JP2010108567A

JP2010108567A - シフトレジスタ回路

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Publication number: JP2010108567A
Application number: JP2008281114A
Authority: JP
Inventors: Yoichi Hida; 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2008-10-31
Filing date: 2008-10-31
Publication date: 2010-05-13

Abstract

【課題】シフトレジスタ回路の駆動能力の向上、および動作の高速化を図る。
【解決手段】単位シフトレジスタＳＲは、クロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１と、前段の出力信号Ｇ_k-1の活性化に応じてトランジスタＱ１のゲート（ノードＮ１）を充電するトランジスタＱ３と、トランジスタＱ８を介してノードＮ１に接続したゲートを有するトランジスタＱ７とを備える。トランジスタＱ８のゲートには、一定のハイ側電源電位ＶＤＤ３が供給されている。
【選択図】図７

Description

本発明は、走査線駆動回路に関するものであり、特に、例えば画像表示装置やイメージセンサなどの電気光学装置に使用される、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路に適用可能なシフトレジスタ回路に関するものである。

液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１〜４）。

特開２００４−２４６３５８号公報特開２００４−１０３２２６号公報特開２００７−１７９６６０号公報特開２００７−２０７４１１号公報

ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力端子は、その次段あるいは後段の単位シフトレジスタの入力端子に接続される。

例えば特許文献１の図１に代表される単位シフトレジスタは、その出力段に、出力端子（特許文献１における第１ゲート電圧信号端子ＧＯＵＴ）とクロック端子（第１パワークロックＣＫＶ）との間に接続する第１トランジスタ（プルアップ用ＭＯＳトランジスタＱ１）と、出力端子と基準電圧端子（ゲートオフ電圧端子ＶＯＦＦ）との間に接続する第２トランジスタ（プルダウンＭＯＳトランジスタＱ２）とを備えている。単位シフトレジスタの出力信号は、第１トランジスタがオン、第２トランジスタがオフとなった状態で、クロック端子に入力されるクロック信号が出力端子に伝達されることによって出力される。

特に、ゲート線駆動回路を構成する各単位シフトレジスタは、その出力信号を用いてゲート線を高速に充電して活性化させる必要があるため、第１トランジスタに高い駆動能力（電流を流す能力）が要求される。よって、出力端子すなわち第１トランジスタのソースがハイ（Ｈ）レベルになる間も、第１トランジスタのゲート・ソース間電圧は大きく保たれることが望ましい。そのため特許文献１の単位シフトレジスタには、第１トランジスタのゲート・ソース間に昇圧容量（容量素子Ｃ）が設けられており、出力端子がＨレベルになったときに、第１トランジスタのゲートも昇圧されるよう構成されている。

その昇圧の程度が大きい程、第１トランジスタのゲート・ソース間電圧が大きくなるため、第１トランジスタの駆動能力を大きくすることができる。逆に言えば、単位シフトレジスタがゲート線を高速に充電できるようにするためには、第１トランジスタのゲートがより大きく昇圧される必要がある。

本発明は以上のような課題を解決するためになされたものであり、シフトレジスタ回路の駆動能力の向上、および動作の高速化を図ることを目的とする。

本発明に係るシフトレジスタ回路は、入力端子、出力端子およびクロック端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、前記入力端子に入力される入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、第３トランジスタを介して前記第１ノードに接続した制御電極を有する第４トランジスタとを備え、前記第３トランジスタの制御電極は、所定の電源電位が供給される電源端子に接続されているものである。

本発明に係るシフトレジスタ回路によれば、出力信号の活性化に伴い第１ノードが所定の電位以上に昇圧されると、第１ノードと第４トランジスタのゲートとの間が第３トランジスタによって電気的に分離される。よってそのときの当該第１ノードの寄生容量に第４トランジスタの寄生容量（ゲート容量）が寄与しなくなり、第１ノードの寄生容量が低減される。従って、出力信号の活性化時における第１ノードの昇圧量が大きくなり、その結果、第１トランジスタに高い駆動能力が得られる。従って、当該単位シフトレジスタはゲート線を高速に充電することができるようになる。

また第３トランジスタの制御電極が一定電位に維持されるので、第４トランジスタの制御電極を放電する際に、そのオン抵抗は上昇しない。つまり第４トランジスタの制御電極の放電速度の低下が防止される。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。

よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。

特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。

本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。

逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。

また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。

本発明においては、各々位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（図４、図６のΔｔ）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がり（ＨレベルからＬレベルへの変化）タイミングとその次に活性化するクロック信号の立ち上がり（ＬレベルからＨレベルへの変化）タイミングとが同時であってもよい。

＜実施の形態＞
図１は、本発明の実施の形態に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１００の全体構成を示している。なお、本発明のゲート線駆動回路は、液晶表示装置への適用に限定されるものではなく、エレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ、イメージセンサなどの電気光学装置に広く適用することが可能である。

液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。

液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ₁，ＧＬ₂…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ₁，ＤＬ₂…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ₁およびデータ線ＤＬ₁，ＤＬ₂が代表的に示されている。

各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して活性化させる。画素スイッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。

表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ₁，Ｎｄ₂…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ₁，ＤＬ₂に対応するデコード出力ノードＮｄ₁，Ｎｄ₂が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ₁，Ｎｄ₂…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ₁，ＤＬ₂…に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ₁，ＧＬ₂…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。

なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部１０の外部回路として設けることも可能である。

図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃，ＳＲ₄…で構成されるシフトレジスタから成っている（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ₁，ＳＲ₂…を「単位シフトレジスタＳＲ」と総称する）。各単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。

また図２に示すクロック発生器３１は、各々位相が異なる（活性期間が重ならない）３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで、繰り返し順番に（即ち、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１…の順に）活性化するようクロック信号発生器３１によって制御されている（図４）。

各単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫにはクロック信号ＣＬＫ１〜ＣＬＫ３のうちの何れかが供給され、リセット端子ＲＳＴには次段の出力信号Ｇが供給される。

各単位シフトレジスタＳＲの出力端子ＯＵＴには、それぞれゲート線ＧＬが接続する。つまり各単位シフトレジスタＳＲの出力信号Ｇは、垂直（又は水平）走査パルスとしてゲート線ＧＬへと出力される。

また第１段目（第１ステージ）の単位シフトレジスタＳＲ₁の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスＳＰが入力信号として入力される。第２段以降の単位シフトレジスタＳＲの入力端子ＩＮには、その前段の出力端子ＯＵＴから出力される出力信号Ｇが、入力信号として入力される。

ゲート線駆動回路３０の単位シフトレジスタＳＲの各々は、クロック信号ＣＬＫ１〜ＣＬＫ３に同期して、入力端子ＩＮに入力される信号（スタートパルスＳＰあるいは自身の前段の出力信号）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の後段の単位シフトレジスタＳＲへと伝達する。その結果、図４に示すように、各単位シフトレジスタＳＲの出力信号Ｇは、Ｇ₁，Ｇ₂，Ｇ₃…と順番に活性化される（単位シフトレジスタＳＲの動作の詳細は後述する）。それにより一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

ここで、本発明の説明を容易にするために従来の単位シフトレジスタについて説明する。図３は、従来の単位シフトレジスタＳＲの構成を示す回路図である。ゲート線駆動回路３０においては、縦続接続した各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、ここでは代表的に第ｋ段目の単位シフトレジスタＳＲ_kの構成について説明する。またこの単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここではＮ型ＴＦＴが用いられている。

図３の如く、従来の単位シフトレジスタＳＲ_kは、図２で示した入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２および第３電源端子Ｓ２，Ｓ３を有している。ハイ側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルであってもよい。以下の説明では、ロー側電源電位ＶＳＳを回路の基準電位そしているが（ＶＳＳ＝０）、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤ１，ＶＤＤ２は１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。

単位シフトレジスタＳＲ_kの出力段は、ゲート線ＧＬ_kの選択期間に出力信号Ｇ_kを活性状態（Ｈレベル）にするトランジスタＱ１（出力プルアップトランジスタ）と、ゲート線ＧＬ_kの非選択期間に出力信号Ｇ_kを非活性状態（Ｌレベル）に維持するためのトランジスタＱ２（出力プルダウントランジスタ）とから構成されている。

トランジスタＱ１は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続しており、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給することによって出力信号Ｇ_kを活性化させる。またトランジスタＱ２は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、出力端子ＯＵＴを放電して電位ＶＳＳにすることで、出力信号Ｇ_kを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」とそれぞれ定義する。

トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ（昇圧容量）が設けられている。この容量素子Ｃは、出力端子ＯＵＴとノードＮ１との間を容量結合し、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。

ノードＮ１と第２電源端子Ｓ２との間にはトランジスタＱ３が接続しており、そのゲートは入力端子ＩＮに接続している。トランジスタＱ３は、入力端子ＩＮに供給される信号（入力信号）の活性化に応じてノードＮ１を充電するよう機能する。

ノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続される。トランジスタＱ４は、リセット端子ＲＳＴに供給される信号（リセット信号）の活性化に応じてノードＮ１を放電するよう機能する。またノードＮ１と第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ５も接続されている。トランジスタＱ５は、ノードＮ２が活性レベル（Ｈレベル）の期間、ノードＮ１を放電して当該ノードＮ２を非活性レベル（Ｌレベル）に維持するよう機能する。

これらトランジスタＱ３，Ｑ４，Ｑ５から成る回路は、ノードＮ１を充放電することによってトランジスタＱ１（出力プルアップトランジスタ）を駆動する「プルダウン駆動回路」を構成している。

ノードＮ２と第３電源端子Ｓ３との間には、ゲートが第３電源端子Ｓ３に接続したトランジスタＱ６が接続される（即ちトランジスタＱ６はダイオード接続されている）。ノードＮ２と第１電源端子Ｓ１との間には、ゲートがノードＮ１に接続したトランジスタＱ７が接続される。

トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定されている。よって、トランジスタＱ７のゲート（ノードＮ１）がＨレベルになりトランジスタＱ７がオンするとノードＮ２は放電されてＬレベルになり、逆にノードＮ１のＬレベルになりトランジスタＱ７がオフするとノードＮ２はＨレベルになる。即ちトランジスタＱ６，Ｑ７は、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型インバータを構成している。このインバータにおいては、トランジスタＱ６は負荷素子、トランジスタＱ７は駆動素子として機能する。

当該インバータは、ノードＮ２を充放電することによってトランジスタＱ２（出力プルダウントランジスタ）を駆動する「プルダウン駆動回路」を構成している。

続いて、図３の単位シフトレジスタＳＲ_kの動作を説明する。ここでは当該単位シフトレジスタＳＲ_kのクロック端子ＣＫにクロック信号ＣＬＫ１が入力され、リセット端子ＲＳＴに次段の出力信号Ｇ_k+1が入力されるものとして説明を行う。

説明の簡単のため、以下では特に示さない限り、クロック信号ＣＬＫ１〜ＣＬＫ３およびスタートパルスＳＰのＨレベルは全て等しいと仮定し、その電位をＶＤＤとする。またハイ側電源電位ＶＤＤ１，ＶＤＤ２は互いに等しく、そのレベルもＶＤＤであるとする（即ち、ＶＤＤ１＝ＶＤＤ２＝ＶＤＤ）。

またクロック信号ＣＬＫ１〜ＣＬＫ３およびスタートパルスＳＰのＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。さらに、各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。なお、クロック信号ＣＬＫ１〜ＣＬＫ３は、図４に示されるように、それぞれ１水平期間（１Ｈ）ずつの位相差を持つ繰り返し信号である。

まず単位シフトレジスタＳＲ_kの初期状態として、ノードＮ１がＬレベル、ノードＮ２がＨレベルであると仮定する。このときトランジスタＱ１はオフ（遮断状態）、トランジスタＱ２はオン（導通状態）であるので、出力端子ＯＵＴ（出力信号Ｇ_k）はクロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる（以下、この状態を「リセット状態」と称す）。即ち、この単位シフトレジスタＳＲ_kが接続するゲート線ＧＬ_kは非選択状態である。また初期状態では、クロック信号ＣＬＫ１〜ＣＬＫ３および前段（単位シフトレジスタＳＲ_k-1）の出力信号Ｇ_k-1は、何れもＬレベルであるとする。

その状態から、クロック信号ＣＬＫ３の立ち上がりと共に、前段の出力信号Ｇ_k-1がＨレベルになると、当該単位シフトレジスタＳＲ_kではトランジスタＱ３がオンになる。このときノードＮ２はＬレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さく（駆動能力が充分大きく）設定されているため、ノードＮ１のレベルが上昇する。

それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルが下がる。するとトランジスタＱ５の抵抗値が上がるためノードＮ１のレベルが急速に上昇し、トランジスタＱ７は充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になる。応じてトランジスタＱ５がオフになり、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）になる。

このようにノードＮ１がＨレベル、ノードＮ２がＬレベルになると、トランジスタＱ１がオン、トランジスタＱ２がオフになる（以下、この状態を「セット状態」称す）。但しこの時点ではクロック信号ＣＬＫ１はＬレベルであるため、出力信号Ｇ_kはＬレベルに維持されている。

そしてクロック信号ＣＬＫ３の立ち下がりと共に前段の出力信号Ｇ_k-1がＬレベルに戻ると、トランジスタＱ３はオフになる。しかしトランジスタＱ４，Ｑ５もオフ状態であるため、ノードＮ１は高インピーダンス状態（フローティング状態）でＨレベルに維持される。

続いてクロック信号ＣＬＫ１が立ち上がりＨレベルになると、そのレベル上昇がオン状態のトランジスタＱ１を通して出力端子ＯＵＴに伝達され、出力信号Ｇ_kのレベルが上昇する。このとき、容量素子Ｃ並びにトランジスタＱ１のゲート・チャネル間容量を介する結合のため、出力信号Ｇ_kのレベル上昇に応じてノードＮ１の電位が一定量（昇圧量ΔＶ）だけ昇圧される。そのため出力端子ＯＵＴのレベルが上昇しても、トランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持される。

従って、出力信号Ｇ_kは、クロック信号ＣＬＫの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１は非飽和領域で動作して出力端子ＯＵＴを充電するため、出力信号Ｇ_kのレベルは、トランジスタＱ１のしきい値電圧分の損失を伴わずクロック信号ＣＬＫ１と同じ電位ＶＤＤまで上昇する。このように出力信号Ｇ_kがＨレベルになると、ゲート線ＧＬ_kが選択状態になる。

その後クロック信号ＣＬＫ１が立ち下がってＬレベルに戻ると、オン状態のトランジスタＱ１によって出力端子ＯＵＴが放電される。従って出力信号Ｇ_kはＬレベル（ＶＳＳ）になり、ゲート線ＧＬ_kは非選択状態に戻る。

続いてクロック信号ＣＬＫ２が立ち上がりＨレベルになると、次段の出力信号Ｇ_k+1がＨレベルになる。すると単位シフトレジスタＳＲ_kでは、トランジスタＱ４がオンするためノードＮ１はＬレベルになる。応じてトランジスタＱ７がオフするのでノードＮ２はＨレベルになる。即ち、単位シフトレジスタＳＲ_kは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。

以降、次のフレーム期間に前段の出力信号Ｇ_k-1が活性化されるまでは、トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１をＬレベル、ノードＮ２をＨレベルに保持するため、単位シフトレジスタＳＲ_kはリセット状態に維持される。よってゲート線ＧＬ_kの非選択期間の間は、出力信号Ｇ_kは低インピーダンスでＬレベルに維持される。

以上のように、単位シフトレジスタＳＲ_kは、入力端子ＩＮに入力される信号（スタートパルスＳＰまたは前段の出力信号Ｇ_k-1）に応じてセット状態になり、そのときクロック端子ＣＫに入力される信号（クロック信号ＣＬＫ１）の活性期間に自己の出力信号Ｇ_kを活性化させる。そして、リセット端子ＲＳＴに入力される信号の活性化に応じてリセット状態に戻り、以降は出力信号Ｇ_kをＬレベルに維持する。

よってゲート線駆動回路３０においては、図４のように、単位シフトレジスタＳＲ₁に入力されるスタートパルスＳＰの活性化を切っ掛けにして、クロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇ₁，Ｇ₂，Ｇ₃…が順に活性化される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃…を順番に駆動することができる。

なお、上では単位シフトレジスタＳＲ_kが３相クロックに基づいて動作する例を示したが、当該単位シフトレジスタＳＲ_kは２相クロック信号を使用して動作させることも可能である。

図５は、２相クロック信号に基づいて動作するゲート線駆動回路３０の構成を示している。この場合も、ゲート線駆動回路３０は、縦続接続した複数の単位シフトレジスタＳＲにより構成される。即ち、単位シフトレジスタＳＲ_kの入力端子ＩＮには、その前段の単位シフトレジスタＳＲ_k-1の前段の出力信号Ｇ_k-1が入力される（第１段目の単位シフトレジスタＳＲ₁の入力端子ＩＮには、スタートパルスＳＰが入力される）。

図５のクロック発生器３１は、互いに位相の異なる（活性期間が重ならない）クロック信号ＣＬＫ，／ＣＬＫからなる２相クロックを出力するものである。このクロック信号ＣＬＫ，／ＣＬＫは互いに逆相であり、表示装置の走査周期に同期したタイミングで、交互に活性化するよう制御されている。各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。具体的には、クロック信号ＣＬＫは奇数段の単位シフトレジスタＳＲ₁，ＳＲ₃，ＳＲ₅…に供給され、クロック信号／ＣＬＫは偶数段の単位シフトレジスタＳＲ₂，ＳＲ₄，ＳＲ₆…に供給される。

図５のように構成されたゲート線駆動回路３０における単位シフトレジスタＳＲの動作を説明する。ここでも代表的に単位シフトレジスタＳＲ_kの動作を説明する。単位シフトレジスタＳＲ_kのクロック端子ＣＫにクロック信号ＣＬＫが入力されるものとする（図５における単位シフトレジスタＳＲ₁，ＳＲ₃などがこれに該当する）。

まず単位シフトレジスタＳＲ_kの初期状態として、ノードＮ１がＬレベル、ノードＮ２がＨレベルのリセット状態を仮定する。また、クロック端子ＣＫ（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇ_k+1）、入力端子ＩＮ（前段の出力信号Ｇ_k-1）は何れもＬレベルであるとする。

その状態から、クロック信号／ＣＬＫの立ち上がりと共に、前段の出力信号Ｇ_k-1がＨレベルになると、当該単位シフトレジスタＳＲ_kではトランジスタＱ３がオンになり、ノードＮ１はＨレベルになる。応じてトランジスタＱ７がオンになり、ノードＮ２はＬレベルになる。このときトランジスタＱ５がオフするので、ノードＮ１のＨレベルの電位はＶＤＤ−Ｖｔｈになる。

この結果、単位シフトレジスタＳＲ_kは、トランジスタＱ１がオン、トランジスタＱ２がオフのセット状態になる。但しこの時点ではクロック信号ＣＬＫはＬレベルであるため、出力信号Ｇ_kはＬレベルに維持されている。

そしてクロック信号／ＣＬＫの立ち下がりと共に前段の出力信号Ｇ_k-1がＬレベルに戻ると、トランジスタＱ３はオフになる。しかしトランジスタＱ４，Ｑ５もオフ状態であるため、ノードＮ１は高インピーダンス状態でＨレベルに維持される。

続いてクロック信号ＣＬＫが立ち上がると、そのレベル上昇がオン状態のトランジスタＱ１を通して出力端子ＯＵＴに伝達され、出力信号Ｇ_kのレベルが上昇する。このときノードＮ１の電位が一定量（昇圧量ΔＶ）だけ昇圧される。そのためトランジスタＱ１は非飽和領域で動作する。よって出力信号Ｇ_kは、クロック信号ＣＬＫの立ち上がりに追随して素早く電位ＶＤＤのＨレベルになる。その結果、ゲート線ＧＬ_kが選択状態になる。

その後クロック信号ＣＬＫが立ち下がると、オン状態のトランジスタＱ１によって出力端子ＯＵＴが放電される。従って出力信号Ｇ_kはＬレベル（ＶＳＳ）になり、ゲート線ＧＬ_kは非選択状態に戻る。

続いてクロック信号／ＣＬＫが立ち上がると、次段の出力信号Ｇ_k+1がＨレベルになる。すると単位シフトレジスタＳＲ_kでは、トランジスタＱ４がオンするためノードＮ１はＬレベルになる。応じてトランジスタＱ７がオフするのでノードＮ２はＨレベルになる。即ち、単位シフトレジスタＳＲ_kは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。

このように、ゲート線駆動回路３０が図５のように構成されている場合においても、単位シフトレジスタＳＲ_kの動作は、図２の場合と同じである。

つまり図５の単位シフトレジスタＳＲ_kも、入力端子ＩＮに入力される信号（スタートパルスＳＰまたは前段の出力信号Ｇ_k-1）に応じてセット状態になり、そのときクロック端子ＣＫに入力される信号（クロック信号ＣＬＫ）の活性期間に自己の出力信号Ｇ_kを活性化させる。そして、リセット端子ＲＳＴに入力される信号（クロック信号／ＣＬＫ）の活性化に応じてリセット状態に戻り、以降は出力信号Ｇ_kをＬレベルに維持する。

よってゲート線駆動回路３０においては、図６のように、単位シフトレジスタＳＲ₁に入力されるスタートパルスＳＰの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ₁，Ｇ₂，Ｇ₃…が順に活性化される。

但し、図２および図５の構成では、単位シフトレジスタＳＲ_kは、リセット端子ＲＳＴに次段の出力信号Ｇ_k+1が入力されるので、次段の出力信号Ｇ_k+1が少なくとも一度活性化しなければリセット状態（すなわち上記の初期状態）にならない。単位シフトレジスタＳＲは、リセット状態を経なければ図６のような通常動作を行うことができないので、通常動作に先立って、ダミーのスタートパルスＳＰを発生させ、それを単位シフトレジスタＳＲの第１段目から最後段まで伝達させるダミー動作を行わせる必要がある。

あるいは、単位シフトレジスタＳＲ_kのノードＮ２と第３電源端子Ｓ３（ハイ側電源電位ＶＤＤ２）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行ってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。

ここで、単位シフトレジスタＳＲ_kにおける、出力信号Ｇ_kの活性化によって昇圧されるノードＮ１の昇圧量ΔＶについて説明する。

図３の単位シフトレジスタＳＲ_kにおいて、クロック端子ＣＫに入力されるクロック信号ＣＬＫの振幅をＡｃ、容量素子Ｃの容量値をＣ０、トランジスタＱ１のゲート容量をＣ１、ノードＮ１の寄生容量（トランジスタＱ１のゲート容量を除く）をＣｐとすると、昇圧量ΔＶは、
ΔＶ＝Ａｃ×（Ｃ０＋Ｃ１）／（Ｃ０＋Ｃ１＋Ｃｐ） …（１）
として求められる。

図３の回路の場合、寄生容量ＣｐはトランジスタＱ７のゲート容量Ｃ７と、ノードＮ１の配線に付随する容量成分（配線容量）ＣＬとの和に相当する。式（１）から分かるように、Ｃｐの値を小さくすれば、昇圧量ΔＶは大きくなる。

単位シフトレジスタＳＲ_kは、出力信号Ｇ_kによってゲート線ＧＬ_kを高速に充電して活性化させる必要があるため、トランジスタＱ１には大きな駆動能力が要求される。昇圧量ΔＶが大きければ、出力信号Ｇ_kの活性化時におけるトランジスタＱ１のゲート・ソース間電圧が大きくなるのでそのオン抵抗は小さくなる。よって昇圧量ΔＶを大きくできれば、単位シフトレジスタＳＲ_kはその駆動能力が向上し、ゲート線ＧＬ_kをより高速に充電可能になるため好ましい。

特許文献３の図８に、本発明者が考案した、ノードＮ１の寄生容量Ｃｐを低減した単位シフトレジスタＳＲが開示されている。同図８の回路は、本明細書の図３に対し、トランジスタＱ７のゲート（以下「ノードＮ３」）とノードＮ１との間にダイオード接続されたトランジスタＱ８を介在させ、さらに入力端子ＩＮとノードＮ３との間にダイオード接続されたトランジスタＱ９を接続させたものである。

特許文献３の図８では、ダイオード接続されたトランジスタＱ８は、ノードＮ３をアノード、ノードＮ１をカソードとしているので、ノードＮ１が昇圧されるとき当該トランジスタＱ８はオフになる。つまりノードＮ１とノードＮ３とが分離され、トランジスタＱ７のゲート容量Ｃ７がノードＮ１の寄生容量Ｃｐに寄与しなくなる。よって本明細書の図３よりも、ノードＮ１の昇圧時における寄生容量Ｃｐが小さくなり、ノードＮ１の昇圧量ΔＶが大きくなる（∵式（１））。

なお、特許文献３の図８の回路では、ノードＮ１からトランジスタＱ７のゲート（ノードＮ３）への電流が遮断されるため、前段の出力信号Ｇ_k-1の活性化時にトランジスタＱ７がオンするように、ノードＮ３を充電するトランジスタＱ９が設けられている。

また特許文献３の図８の回路では、リセット状態に移行する際、ノードＮ３の電荷はトランジスタＱ８を通してノードＮ１へと放出される。ノードＮ３にはトランジスタＱ８のドレインだけでなくゲートも接続しているので、ノードＮ３の放電が進むにつれ、トランジスタＱ８のゲート・ソース間の電圧が小さくなり、そのオン抵抗が高くなるのでノードＮ３の放電速度が低下する。つまりノードＮ３のレベルの立ち上がり速度が低下するため、リセット状態に移行する際におけるトランジスタＱ６，Ｑ７から成るインバータの応答速度が遅くなる。このことは動作高速化の妨げとなり得るため問題となる。

以下においては、ノードＮ１の寄生容量Ｃｐを小さくして駆動能力を向上させると共に、動作の高速化にも対応可能な、本発明に係る単位シフトレジスタＳＲについて説明する。

図７は、本発明の実施の形態に係る単位シフトレジスタＳＲ_kの回路図である。当該単位シフトレジスタＳＲ_kは、図３の回路に対し、トランジスタＱ７のゲート（制御電極）とノードＮ１との間にトランジスタＱ８を介在させたものである。トランジスタＱ８のゲートは、ハイ側電源電位ＶＤＤ３が供給される第４電源端子Ｓ４に接続されている。ここで、ノードＮ１から分離されたトランジスタＱ７のゲートが接続するノード（すなわちトランジスタＱ７のゲートとトランジスタＱ８の一方の電流電極との接続ノード）を「ノードＮ３」と定義する。

トランジスタＱ８は、そのゲートとノードＮ１との間の電圧、もしくは当該ゲートとノードＮ３との間の電位差が、しきい値電圧Ｖｔｈを超えるとオンになる。トランジスタＱ８のゲートは一定の電位ＶＤＤ３に固定されているので、ノードＮ１，Ｎ３の少なくとも片方のレベルがＶＤＤ３−Ｖｔｈより低くなればオンになり、ノードＮ１，Ｎ３が両方とも電位ＶＤＤ３−Ｖｔｈより高ければオフになるスイッチング素子（伝達／分離素子）として機能する。

トランジスタＱ８のゲートが接続する第４電源端子Ｓ４には一定の電位ＶＤＤ３が供給されている。そのためトランジスタＱ８は、ノードＮ１およびノードＮ３の少なくとも片方といずれかの間にしきい値電圧以上の電位差がある場合オンし、ノードＮ１およびノードＮ３の間の電位差がＶｔｈ以下の場合オフする伝達／分離素子として機能する。

以下、本実施の形態に係る単位シフトレジスタＳＲの動作を説明する。ここでは当該単位シフトレジスタＳＲが図５のように接続し、２相のクロック信号ＣＬＫ，／ＣＬＫに基づいて動作するものとする。

ここでも、ゲート線駆動回路３０を構成する複数の単位シフトレジスタＳＲのうち、代表的に第ｋ段目の単位シフトレジスタＳＲ_kの動作を説明する。当該単位シフトレジスタＳＲ_kのクロック端子ＣＫには、クロック信号ＣＬＫが入力されているものと仮定する。また第４電源端子Ｓ４に供給されるハイ側電源電位ＶＤＤ３のレベルは、ハイ側電源電位ＶＤＤ１〜ＶＤＤ３と等しいものとする（ＶＤＤ１＝ＶＤＤ２＝ＶＤＤ３＝ＶＤＤ）。

まず単位シフトレジスタＳＲ_kの初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）のリセット状態を仮定する。このときトランジスタＱ８はオン状態であるので、ノードＮ３もＬレベル（ＶＳＳ）になっている。また、クロック端子ＣＫ（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇ_k+1）、入力端子ＩＮ（前段の出力信号Ｇ_k-1）は何れもＬレベルであるとする。

その状態から、クロック信号／ＣＬＫの立ち上がりと共に、前段の出力信号Ｇ_k-1がＨレベルになると、当該単位シフトレジスタＳＲ_kではトランジスタＱ３がオンになる。このときノードＮ２はＨレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さく設定されているため、ノードＮ１のレベルが上昇する。

ノードＮ１のレベルが上昇すると、オン状態のトランジスタＱ８を通してノードＮ１からノードＮ３へと電荷が供給され、ノードＮ３の電位が上昇する。それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルが下がる。するとトランジスタＱ５の抵抗値が上がるためノードＮ１のレベルが急速に上昇し、それに伴いノードＮ３のレベルも上昇するためトランジスタＱ７は充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になる。応じてトランジスタＱ５がオフになり、最終的にノードＮ１，Ｎ３は共に電位ＶＤＤ−ＶｔｈのＨレベルになる。

その結果トランジスタＱ８のゲートとソース（ノードＮ３）との間の電位差は、しきい値電圧Ｖｔｈに等しくなり、トランジスタＱ８はオンとオフの境界状態になる。この状態では、ノードＮ１の電位がこれ以上高くなっても、ノードＮ１からノードＮ３へは電流が流れないので、トランジスタＱ８は実質的にオフ状態であると言える。

このようにノードＮ１がＨレベル、ノードＮ２がＬレベルになると、単位シフトレジスタＳＲはトランジスタＱ１がオン、トランジスタＱ２がオフのセット状態となる。但しこの時点ではクロック信号ＣＬＫはＬレベルであるため、出力信号Ｇ_kはＬレベルに維持されている。

そしてクロック信号／ＣＬＫの立ち下がりと共に前段の出力信号Ｇ_k-1がＬレベルに戻ると、トランジスタＱ３はオフになる。しかしトランジスタＱ４，Ｑ５もオフ状態であるため、ノードＮ１，Ｎ３は高インピーダンス状態でＨレベルに維持される。

続いてクロック信号ＣＬＫが立ち上がると、そのレベル上昇がオン状態のトランジスタＱ１を通して出力端子ＯＵＴに伝達され、出力信号Ｇ_kのレベルが上昇する。このとき、容量素子Ｃ並びにトランジスタＱ１のゲート・チャネル間容量を介する結合のため、出力信号Ｇ_kのレベル上昇に応じてノードＮ１の電位が一定量（昇圧量ΔＶ）だけ昇圧される。そのため出力端子ＯＵＴのレベルが上昇しても、トランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持される。

従って、出力信号Ｇ_kは、クロック信号ＣＬＫの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１は非飽和領域で動作して出力端子ＯＵＴを充電するため、出力信号Ｇ_kのレベルは、トランジスタＱ１のしきい値電圧分の損失を伴わずクロック信号ＣＬＫと同じ電位ＶＤＤまで上昇する。このように出力信号Ｇ_kがＨレベルになると、ゲート線ＧＬ_kが選択状態になる。

上記したように、トランジスタＱ８は、ノードＮ１が昇圧される前から実質的にオフ状態になっており、ノードＮ１が昇圧されその電位がノードＮ３の電位（ＶＤＤ−Ｖｔｈ）より高くなっても、ノードＮ１からノードＮ３への電荷の移動は生じない。ノードＮ１の昇圧時、ノードＮ１とノードＮ３との間は電気的に分離された状態となっている。

よってノードＮ１の昇圧時には、当該ノードＮ１の寄生容量ＣｐにトランジスタＱ７のゲート容量Ｃ７が寄与せず、図３の場合よりも寄生容量Ｃｐは小さくなる。式（１）から分かるように、寄生容量Ｃｐが小さくなると昇圧量ΔＶは大きくなり、出力信号Ｇ_kの活性化時におけるトランジスタＱ１の駆動能力が大きくなる。よって、単位シフトレジスタＳＲ_kはゲート線ＧＬ_kを高速に充電することができる。

その後、クロック信号ＣＬＫが立ち下がると、オン状態のトランジスタＱ１によって出力端子ＯＵＴが放電される。従って出力信号Ｇ_kはＬレベル（ＶＳＳ）になり、ゲート線ＧＬ_kは非選択状態に戻る。

続いてクロック信号／ＣＬＫが立ち上がると、トランジスタＱ４がオンするためノードＮ１はＬレベルになる。するとトランジスタＱ８のゲートとソース（ノードＮ１）との間の電位差がそのしきい値電圧Ｖｔｈよりも大きくなるので、トランジスタＱ８がオンになる。よってノードＮ１のレベルが低下するのに従って、ノードＮ３の電荷がトランジスタＱ８を通してノードＮ１へと放電される。その結果ノードＮ３はノードＮ１と共にＬレベルになる。

よってトランジスタＱ７はオフになり、ノードＮ２はＨレベルになる。即ち、単位シフトレジスタＳＲ_kは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。

先に述べたように特許文献３の図８の回路では、トランジスタＱ８のゲートがノードＮ３に接続されていたため、リセット状態に移行する際、ノードＮ３の放電が進むにつれトランジスタＱ８のオン抵抗が大きくなり、ノードＮ３の放電速度が低下する問題が生じていた。それに対し図７の回路では、トランジスタＱ８のゲート電位がハイ側電源電位ＶＤＤ３（＝ＶＤＤ）に固定されているため、ノードＮ３の電荷がノードＮ１へと放出される過程で、トランジスタＱ８のオン抵抗が増大することはない。

以降、次のフレーム期間に前段の出力信号Ｇ_k-1が活性化されるまでは、トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１をＨレベル、ノードＮ２をＬレベルに保持するため、単位シフトレジスタＳＲ_kはリセット状態に維持される。よってゲート線ＧＬ_kの非選択期間の間は、出力信号Ｇ_kは低インピーダンスでＬレベルに維持される。

このように図７の単位シフトレジスタＳＲ_kは、図３に示した従来の回路と同様の動作を行うことが可能である。また当該単位シフトレジスタＳＲ_kでは、出力信号Ｇ_kの活性化時、すなわちノードＮ１（トランジスタＱ１のゲート）の昇圧時において、ノードＮ１とノードＮ３とがトランジスタＱ８によって分離される。よってそのときのノードＮ１の寄生容量Ｃｐに、トランジスタＱ７のゲート容量Ｃ７が寄与しないため、寄生容量Ｃｐが低減される。従って、ノードＮ１昇圧時におけるトランジスタＱ１の駆動能力が大きくなり、ゲート線を高速に充電することができる。

単位シフトレジスタＳＲ_kのトランジスタＱ８のゲート電位は、一定のハイ側電源電位ＶＤＤ３（＝ＶＤＤ）に固定されている。よって当該単位シフトレジスタＳＲがリセット状態に移行するとき、ノードＮ３（トランジスタＱ７のゲート）の電荷がトランジスタＱ８を通してノードＮ１へと放出される過程で、トランジスタＱ８のオン抵抗が増大することはない。つまりノードＮ３の放電速度の低下が防止され、トランジスタＱ６，Ｑ７から成るインバータの応答速度の低下を防止できる。

従って本実施の形態に係る単位シフトレジスタＳＲ_kによれば、それを用いて構成されるゲート線駆動回路３０の動作の高速化を図ることができ、液晶表示装置１０の高解像度化に寄与できる。

ここで、トランジスタＱ８のゲートに供給する電位ＶＤＤ３の値について説明する。クロック信号ＣＬＫ，／ＣＬＫのＨレベル（＝出力信号ＧのＨレベル）の電位をＶＤＤとすると、ノードＮ１が昇圧される直前（ノードＮ１がトランジスタＱ３により充電（プリチャージ）された段階）では、ノードＮ１，Ｎ３の電位はＶＤＤ−Ｖｔｈになる。よって電位ＶＤＤ３がＶＤＤに等しく設定されていれば（ＶＤＤ３＝ＶＤＤ）、トランジスタＱ８はオンとオフの境界状態になり、上記したとおりの動作が行われる。

一方、電位ＶＤＤ３がＶＤＤよりも高く設定されている場合（ＶＤＤ３＞ＶＤＤ）、トランジスタＱ８は非飽和領域で動作する。しかしノードＮ１，Ｎ３が、プリチャージにより電位ＶＤＤ−Ｖｔｈになっても、トランジスタＱ８はオン状態である。よってノードＮ１が昇圧されるとき（ノードＮ１の電位がＶＤＤ３−Ｖｔｈを越えるまでの間）、ノードＮ１からノードＮ３へと電荷の移動が生じ、その分だけノードＮ１の昇圧効率が低下することになる。

逆に、電位ＶＤＤ３がＶＤＤよりも低く設定されている場合（ＶＤＤ３＜ＶＤＤ）、トランジスタＱ８は飽和領域で動作する。但し、ノードＮ１がプリチャージされてＶＤＤ−Ｖｔｈの電位になっても、ノードＮ３の電位はそれよりも低いＶＤＤ３−Ｖｔｈまでしか上昇しない。トランジスタＱ６，Ｑ７はレシオ型インバータを構成するため、トランジスタＱ７のオン抵抗は十分低く設定される必要があるが、そのようにノードＮ３の電位が低くなるとトランジスタＱ７のオン抵抗が高くなるため好ましくない。この問題を回避するにはトランジスタＱ７のサイズ（ゲート幅）を大きくすればよいが、回路の占有面積が増大するという別の問題が生じる。

このようにハイ側電源電位ＶＤＤ３は、ノードＮ１の昇圧効率および回路の占有面積の観点から、プリチャージされたときのノードＮ１の電位（ＶＤＤ−Ｖｔｈ）よりも、トランジスタＱ８のしきい値電圧（Ｖｔｈ）だけ高いレベル（ＶＤＤ）であることが好ましい。言い換えれば、電位ＶＤＤ３は、クロック信号ＣＬＫ，／ＣＬＫのＨレベル（＝出力信号ＧのＨレベル）の電位と等しいことが好ましい。

ところで先に述べたように、昇圧量ΔＶを決定する因子であるノードＮ１の寄生容量Ｃｐには、ノードＮ１の配線容量ＣＬも寄与している。従って、ノードＮ１の配線容量ＣＬをより小さくすることができれば、昇圧量ΔＶをさらに大きくすることが可能になる。配線容量ＣＬは、ノードＮ１となる配線の長さに依存するため、その長さを短くするとよい。即ち、単位シフトレジスタＳＲ_kを構成する各素子をレイアウトする際に、トランジスタＱ１および容量素子Ｃと、トランジスタＱ８（即ち伝達／分離素子）とをできるだけ近接させて配置すると、ノードＮ１の配線容量ＣＬを小さくできる。

また本実施の形態に係る単位シフトレジスタＳＲ_kでは、ノードＮ１の昇圧時に、ノードＮ３がノードＮ１から電気的に分離されるので、ノードＮ３の配線容量は昇圧量ΔＶに影響を与えない。従ってノードＮ３となる配線が多少長くなっても、それによって昇圧量ΔＶが小さくなることはない。よって配線のレイアウトの際には、トランジスタＱ１のゲートとトランジスタＱ８のソース（ドレイン）との間の配線長、および、容量素子ＣとトランジスタＱ８のソース（ドレイン）との配線長の少なくとも片方（望ましくは両方）を、トランジスタＱ７のゲートとトランジスタＱ８のドレイン（ソース）との間の配線長よりも短くなるようにするとよい。

また、従来の単位シフトレジスタＳＲ_k（図３）では、ノードＮ１の配線容量ＣＬを小さくするためには、トランジスタＱ１および容量素子ＣとトランジスタＱ７との間をできるだけ近接させて配置する必要があった。しかしトランジスタＱ７は、トランジスタＱ６と共にレシオ型インバータを構成しており、トランジスタＱ６よりも充分大きな駆動能力が必要であるため、そのサイズ（ゲート幅）が一定以上大きくなければならない。よってトランジスタＱ７のレイアウトには制限が多く、トランジスタＱ７をトランジスタＱ１および容量素子Ｃに近づけてレイアウトすることが困難であった。

それに対し、本実施の形態の単位シフトレジスタＳＲ_kでは、ノードＮ１の配線容量ＣＬを小さくするためには、トランジスタＱ１および容量素子ＣとトランジスタＱ８（伝達／分離素子）とを近接させて配置すればよい。トランジスタＱ８は、ノードＮ３に充電された電荷を放電する素子として動作しさえすればよいので、駆動能力は比較的小さくてよく、サイズも小さくてよい。よってトランジスタＱ８はレイアウトの自由度が高い。従って、本発明によれば、トランジスタＱ１および容量素子Ｃに近接させて配置することを容易に行え、ノードＮ１の配線容量ＣＬを容易に小さくすることができるという効果も得られる。

以上の説明では本発明に係る単位シフトレジスタＳＲを図５のように接続した場合の動作を示したが、図２のように接続させた場合に対しても適用可能である。

［第１の変更例］
図８は、本実施の形態の変更例１に係る単位シフトレジスタＳＲ_kの回路図である。当該単位シフトレジスタＳＲ_kは、図７の回路に対し、トランジスタＱ３のドレインを、第２電源端子Ｓ２ではなく入力端子ＩＮに接続させたものである。

本変更例によれば、第２電源端子Ｓ２およびそれにハイ側電源電位ＶＤＤ２を供給するための配線が不要になるため、回路面積の縮小に寄与できる。また回路のレイアウト設計が容易になるという利点もある。

但し、単位シフトレジスタＳＲ_kの出力端子ＯＵＴに、次段の入力端子ＩＮが接続されるため、単位シフトレジスタＳＲ_kの出力段への負荷が大きくなる。そのため回路動作の速度が劣化する場合もあることに留意すべきである。

本変更例は、以下の変更例のいずれにも適用可能である。

［第２の変更例］
図９は、上記特許文献２の図１４に開示されている従来の単位シフトレジスタの回路図である。この単位シフトレジスタＳＲ_kは、トランジスタＱ６，Ｑ７から成るインバータ（プルダウン駆動回路）の出力が、トランジスタＱ９，Ｑ１０から成るバッファ回路を介してトランジスタＱ２のゲート（ノードＮ２）に印加されるよう構成されている。トランジスタＱ６，７から成るインバータの出力端はノードＮ２から分離される。

ノードＮ２から分離されたインバータの出力端（トランジスタＱ６，Ｑ７間の接続ノード）を「ノードＮ４」と定義すると、トランジスタＱ９は、ノードＮ４に接続したゲートを有し、第３電源端子Ｓ３とノードＮ２との間に接続している。トランジスタＱ１０は、ノードＮ１に接続したゲートを有し、第１電源端子Ｓ１とノードＮ２との間に接続している。即ち、トランジスタＱ１０は、インバータの入力信号の活性化に応じてノードＮ２を放電し、トランジスタＱ９は、インバータの出力信号の活性化に応じてノードＮ２を充電する。

このバッファ回路は、インバータの出力（ノードＮ４の信号）の駆動能力を高めてノードＮ２に供給するよう機能する。当該バッファ回路はレシオレス回路であり、トランジスタＱ９，Ｑ１０を通して第３電源端子Ｓ３から第１電源端子Ｓ１へと流れる貫通電流を生じさせない。よって、その駆動能力（トランジスタＱ９の駆動能力）をより高く設定しても消費電力の増大を抑制することができる。

図９の回路では、トランジスタＱ１のゲートが接続するノードＮ１の寄生容量Ｃｐは、トランジスタＱ７のゲート容量Ｃ７と、トランジスタＱ１０のゲート容量Ｃ１０と、ノードＮ１となる配線に付随する容量（配線容量）ＣＬとの和に相当する。即ち、図３の回路と比較すると、図９の回路ではトランジスタＱ１０のゲート容量Ｃ１０の分だけノードＮ１の寄生容量Ｃｐが大きくなり、式（１）から得られる昇圧量ΔＶは小さくなる。

本変更例では、図９のようにプルダウン駆動回路の出力がバッファ回路を介してノードＮ２に印加されるタイプの単位シフトレジスタＳＲ_kに対して本発明を適用する。その回路図を図１０に示す。当該単位シフトレジスタＳＲは、図７の回路に対し、図９に示したものと同様のバッファ回路（トランジスタＱ９，Ｑ１０）を設けたものである。但し、トランジスタＱ１０のゲートはノードＮ３に接続される。

本変更例の単位シフトレジスタＳＲ_kにおいて、そのゲートがトランジスタＱ８を介してノードＮ１に接続するトランジスタは、トランジスタＱ７，Ｑ１０の２つである。しかし本発明の単位シフトレジスタＳＲ_kでは、ノードＮ１の昇圧時にノードＮ３がノードＮ１から電気的に分離されるので、ノードＮ３に接続したトランジスタＱ７，Ｑ１０のゲート容量は、共にノードＮ１の寄生容量Ｃｐに寄与しない。つまり図１０の回路におけるノードＮ１の寄生容量Ｃｐは、図７の場合と同等になる。

よって昇圧量ΔＶが大きくなり、ノードＮ１昇圧時におけるトランジスタＱ１の駆動能力が大きくなる。従って、当該単位シフトレジスタＳＲ_kはゲート線を高速に充電できるようになる。

［第３の変更例］
図１１は、本実施の形態の第３の変更例に係る単位シフトレジスタＳＲ_kの回路図である。当該単位シフトレジスタＳＲ_kは、実施の形態の第３の変更例に係る単位シフトレジスタＳＲ_kの回路図である。当該単位シフトレジスタＳＲ_kは、図７の回路に対し、プルダウン駆動回路としてトランジスタＱ６，Ｑ７Ａ，Ｑ７Ｂ，Ｑ７Ｃから構成されるシュミットトリガ型のインバータを用いたものである。

図１１の如く、トランジスタＱ６は、ノードＮ２と第３電源端子Ｓ３との間に接続し、そのゲートは第３電源端子Ｓ３に接続している（つまりトランジスタＱ６はダイオード接続している）。トランジスタＱ７Ａ，Ｑ７Ｂは、ノードＮ２と第１電源端子Ｓ１との間に直列に接続し、それらのゲートは共にノードＮ１に接続される。トランジスタＱ７Ｃは、第３電源端子Ｓ３とトランジスタＱ７Ａ，Ｑ７Ｂ間の接続ノードとの間に接続し、そのゲートはノードＮ３に接続される。

同様のシュミットトリガ回路を備える単位シフトレジスタＳＲは、特許文献４の図７にも開示されている。特許文献４の図７の回路では、トランジスタＱ７Ａ，Ｑ７Ｂの両方のゲートがノードＮ１（トランジスタＱ１のゲート）に接続されるため、ノードＮ１の寄生容量Ｃｐが大きくなる場合がある。

シュミットトリガ回路もレシオ回路であり、その出力のＬレベル（ノードＮ２のＬレベル）の電位はトランジスタＱ６のオン抵抗とトランジスタＱ７Ａ，Ｑ７Ｂを合わせたオン抵抗との比によって決まる。例えばノードＮ２のＬレベルの電位を、図７の場合と同じにするためには、トランジスタＱ７Ａ，Ｑ７Ｂそれぞれのオン抵抗を図７のトランジスタＱ７の１／２にする必要がある。すなわちトランジスタＱ７Ａ，Ｑ７Ｂそれぞれのゲート幅を、図７のトランジスタＱ７の２倍にする必要がある。この場合、トランジスタＱ７Ａ、Ｑ７Ｂのゲート容量の和は、図７のトランジスタＱ７のゲート容量の４倍となる。

しかし図１１の単位シフトレジスタＳＲ_kでは、ノードＮ１の昇圧時にノードＮ３がノードＮ１から電気的に分離されるので、ノードＮ３に接続したトランジスタＱ７Ａ，Ｑ７Ｂのゲート容量は、共にノードＮ１の寄生容量Ｃｐに寄与しない。つまり図１１の回路におけるノードＮ１の寄生容量Ｃｐは、図７の場合と同等になる。このように本発明は、プルダウン駆動回路としてシュミットトリガ回路を用いた単位シフトレジスタに適用すると、ノードＮ１の寄生容量Ｃｐの低減効果が大きい。

［第４の変更例］
ＴＦＴをはじめとする電界効果トランジスタは、ゲートにしきい値電圧以上の電圧が印加されたときに、ゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによってドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲートとチャネルを両電極とし、ゲート絶縁膜を誘電体層とする容量素子（ゲート容量）としても機能することができる。

図１２は本実施の形態の第４の変更例に係る単位シフトレジスタＳＲ_kの回路図である。以上に示した単位シフトレジスタＳＲ_kでは、トランジスタＱ１のドレイン・ソース間に容量素子Ｃを設けていたが、本変更例ではそれをトランジスタＱ１のゲート容量に置き換えている。その場合、図１２の如く容量素子Ｃは省略できる。

通常、半導体集積回路内に形成される容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一面積のトランジスタで代替することができる。即ち、図１２においてトランジスタＱ１のゲート幅を相当分広くすることで、図７の回路と同等の昇圧動作を実現できる。またトランジスタＱ１のゲート幅を広くすることによりその駆動能力が高くなるので、結果として出力信号の立ち上がりおよび立ち下がり速度が速くなり、動作の高速化を図ることができるという利点もある。

液晶表示装置の構成を示す概略ブロック図である。本発明の実施の形態に係るゲート線駆動回路の構成の一例を示す図である。従来の単位シフトレジスタの回路図である。図２のゲート線駆動回路の動作を示すタイミング図である。本発明の実施の形態に係るゲート線駆動回路の構成の他の一例を示す図である。図５のゲート線駆動回路の動作を示すタイミング図である。本発明の実施の形態に係る単位シフトレジスタの回路図である。実施の形態の第１の変更例に係る単位シフトレジスタの回路図である。従来の単位シフトレジスタの回路図である。実施の形態の第２の変更例に係る単位シフトレジスタの回路図である。実施の形態の第３の変更例に係る単位シフトレジスタの回路図である。実施の形態の第４の変更例に係る単位シフトレジスタの回路図である。

符号の説明

ＳＲ単位シフトレジスタ、３０ゲート線駆動回路、３１クロック信号発生器、３２スタート信号発生器。

Claims

入力端子、出力端子およびクロック端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
前記入力端子に入力される入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、
第３トランジスタを介して前記第１ノードに接続した制御電極を有する第４トランジスタとを備え、
前記第３トランジスタの制御電極は、
所定の電源電位が供給される電源端子に接続されている
ことを特徴とするシフトレジスタ回路。
請求項１記載のシフトレジスタ回路であって、
前記電源電位は、前記クロック信号の活性レベルの電位と同じである
ことを特徴とするシフトレジスタ回路。
請求項１または請求項２記載のシフトレジスタ回路であって、
前記出力端子を放電する第５トランジスタをさらに備え、
前記第４トランジスタは、
前記第５トランジスタの制御電極が接続する第２ノードを放電するものである
ことを特徴とするシフトレジスタ回路。
請求項３記載のシフトレジスタ回路であって、
前記第４トランジスタを駆動素子として含み、当該第４トランジスタの制御電極が接続する第３ノードを入力端、前記第２ノードを出力端とするインバータを備える
ことを特徴とするシフトレジスタ回路。
請求項３記載のシフトレジスタ回路であって、
前記第４トランジスタを駆動素子として含み、当該第４トランジスタの制御電極が接続する第３ノードを入力端とするインバータと、
前記インバータの出力信号の駆動能力を高めて前記第２ノードへ供給するバッファ回路とを備え、
前記バッファ回路は、
前記第３ノードに接続した制御電極を有し、前記第２ノードを放電する第６トランジスタを含んでいる
ことを特徴とするシフトレジスタ回路。
請求項４または請求項５記載のシフトレジスタ回路であって、
前記インバータはシュミットトリガ型インバータである
ことを特徴とするシフトレジスタ回路。
請求項１から請求項６のいずれか記載のシフトレジスタ回路であって、
前記第１トランジスタの制御電極と前記第３トランジスタの一方の電流電極とを接続する配線の長さは、前記第３トランジスタの他方の電流電極と前記第４トランジスタの制御電極とを接続する配線の長さよりも短い
ことを特徴とするシフトレジスタ回路。
請求項１から請求項７のいずれか記載のシフトレジスタ回路であって、
前記第１ノードと前記出力端子との間に接続する容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。
請求項８記載のシフトレジスタ回路であって、
前記容量素子と前記第３トランジスタの一方の電流電極とを接続する配線の長さは、前記第３トランジスタの他方の電流電極と前記第４トランジスタとを接続する配線の長さよりも短い
ことを特徴とするシフトレジスタ回路。