CN101944318A - 移位寄存装置与有源阵列基板 - Google Patents

Abstract

一种移位寄存装置与有源阵列基板。移位寄存装置包括多个彼此串接的移位寄存器。各移位寄存器包括一启始晶体管、一输出晶体管、一电容器、一第一下拉电路及一第二下拉电路。启始晶体管具有一第一栅极、一第一源极以及一第一漏极，其中第一栅极耦接至前一级移位寄存器，而第一源极耦接至一启始信号。输出晶体管具有一第二栅极、一第二源极以及一第二漏极，其中第二栅极耦接至第一漏极，第二源极输出一扫描信号，而第二漏极耦接至一第一时钟脉冲信号，并且第二栅极与第二源极之间的电容值大于第二栅极与第二漏极之间的电容值。电容器耦接于第二源极与第二栅极之间。第一下拉电路耦接至第二栅极。第二下拉电路耦接至第二源极。本发明可降低电容器面积。

Description

移位寄存装置与有源阵列基板

技术领域

本发明涉及一种移位寄存装置与基板，且特别涉及一种配置于基板的移位寄存装置与有源阵列基板(active array substrate)。

背景技术

近年来，随着半导体科技蓬勃发展，携带型电子产品及平面显示器产品也随之兴起。而在众多平面显示器的类型当中，液晶显示器(Liquid CrystalDisplay，LCD)基于其低电压操作、无辐射线散射、重量轻以及体积小等优点，随即已成为显示器产品的主流。也亦因如此，无不驱使着各家厂商针对液晶显示器的开发技术要朝向微型化及低制作成本发展。

为了要将液晶显示器的制作成本压低，已有部分厂商通过非晶硅工艺而直接在面板的玻璃基板上制作多级非晶硅移位寄存器(a-Si shift register)，借以来取代公知所惯用的栅极驱动器(gate driver)，从而达到降低液晶显示器的制作成本的目的。

一般而言，每一移位寄存器中会设置一输出晶体管，其在移位寄存器被开启时导通。此时，输出晶体管的漏极接收到的时钟脉冲信号会由其源极输出以作为扫描信号，以通过输出时钟脉冲信号来提升扫描信号的电压电平。然而，在输出晶体管未导通时，输出晶体管的漏极仍会接收到时钟脉冲信号。此时，输出晶体管等同于两颗串联的电容器，即晶体管的栅极与漏极间的等效电容器及晶体管的栅极与源极间的等效电容器，以致于输出晶体管的源极会输出涟波(ripple)，并且若涟波过大时，则可能会影响电路的运行。因此，为了降低涟波的大小，一般会在输出晶体管的栅极及源极间并联一较大电容值的电容器。由于此电容器须具有较大电容值，因此会占有一定的布局面积，进而影响移位寄存器内部线路布局的弹性。

发明内容

本发明提供一种移位寄存装置，可提升输出晶体管的栅极与源极之间的电容值，以降低其并联的电容器的电容值。

本发明亦提供一种有源阵列基板，可降低输出晶体管的栅极与源极并联的电容器的面积，以降低移位寄存器的面积。

本发明提出一种移位寄存装置，包括多个彼此串接的移位寄存器。各移位寄存器包括一启始晶体管、一输出晶体管、一电容器、一第一下拉电路及一第二下拉电路。启始晶体管具有一第一栅极、一第一源极以及一第一漏极，其中第一栅极耦接至前一级移位寄存器，而第一源极耦接至一启始信号。输出晶体管具有一第二栅极、一第二源极以及一第二漏极，其中第二栅极耦接至第一漏极，第二源极输出一扫描信号，而第二漏极耦接至一第一时钟脉冲信号，并且第二栅极与第二源极之间的电容值(Cgs)大于第二栅极与第二漏极之间的电容值(Cgd)。电容器耦接于第二源极与第二栅极之间。第一下拉电路耦接至第二栅极。第二下拉电路耦接至第二源极。

在本发明的一实施例中，上述的第二栅极与第二源极之间的电容值(Cgs)与电容器的电容值(C)的比例介于1∶100至37∶100之间。

在本发明的一实施例中，上述的输出晶体管为底栅极晶体管。

在本发明的一实施例中，上述的输出晶体管为顶栅极晶体管。

在本发明的一实施例中，上述的第二源极包括多个彼此连接的源极分支，而第二漏极包括多个彼此连接的漏极分支，这些源极分支与这些漏极分支彼此电性绝缘，且这些源极分支的数量大于这些漏极分支的数量。

在本发明的一实施例中，上述的这些源极分支与第二栅极的重叠面积大于这些漏极分支与第二栅极的重叠面积。

在本发明的一实施例中，上述的输出晶体管具有一半导体层，且半导体层与栅极的面积比例约为0.001至0.9。

在本发明的一实施例中，上述的第二栅极为一矩形栅极，而半导体层为一矩形半导体层。

在本发明的一实施例中，上述的矩形栅极为一正方形栅极，而半导体层为一正方形半导体层。

在本发明的一实施例中，上述的矩形栅极为一长方形栅极，而半导体层为一长方形半导体层。

在本发明的一实施例中，上述的这些源极分支与这些漏极分支的延伸方向平行于矩形栅极的两个短边，且这些源极分支与这些漏极分支分别从矩形栅极的两个长边延伸至半导体层上。

在本发明的一实施例中，上述的矩形栅极的至少一边与矩形半导体层的一边的最短距离大于3微米。

在本发明的一实施例中，上述的这些源极分支与这些漏极分支的延伸方向彼此平行。

在本发明的一实施例中，上述的半导体层包括多个彼此独立的半导体图案，且任两个相邻的半导体图案之间维持一间隙。

在本发明的一实施例中，上述的间隙约为3微米至100微米。

本发明亦提出一种有源阵列基板，其包括一基板、一驱动电路及一有源阵列。基板具有一有源区以及一周边电路区。驱动电路位于基板上并位于周边电路区内，驱动电路包括如上所述的移位寄存装置。有源阵列位于基板上并位于有源区内，与驱动电路电性连接。

基于上述，本发明的移位寄存装置与有源阵列基板，其通过增加输出晶体管的源极与栅极的重叠面积，以增加输出晶体管栅极与源极间的电容值。借此，可减少与输出晶体管耦接的电容器的电容值，以降低电容器的面积。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为依照本发明一实施例所示出的有源阵列基板的俯视示意图。

图2为图1依据本发明一实施例所示出的移位寄存器的电路图。

图3为本发明一实施例所示出移位寄存器SR的运行时序图。

图4A为依照本发明一实施例所示出的输出晶体管MO的俯视示意图。

图4B为依照本发明另一实施例所示出的输出晶体管MO的俯视示意图。

图4C为依照本发明另一实施例所示出的输出晶体管MO的俯视示意图。

图4D为依照本发明另一实施例所示出的输出晶体管MO的俯视示意图。

图4E为依照本发明另一实施例所示出的输出晶体管MO的俯视示意图。

图5为图1依据本发明另一实施例所示出的移位寄存器的电路图。

图6为本发明另一实施例所示出移位寄存器SR的运行时序图。

其中，附图标记说明如下：

100：有源阵列基板

102：基板

104：驱动电路

106：有源区

108：周边电路区

110：像素结构

110a：薄膜晶体管

110b：像素电极

112：扫描线

114：数据线

116：源极驱动器

118：移位寄存装置

400、400’、400”、400”’：栅极

402、402’、402”：半导体层

404：漏极分支

406：源极分支

408：漏极连接线

410：源极连接线

A、B：节点

C1、C2：电容器

Cgs、Cgd：等效电容器

CK、XCK：时钟脉冲信号

L：长度

MS、MO、M1～M5：晶体管

S：间隙

SC、SC(n)、SC(n+1)：扫描信号

SR：移位寄存器

SS：启始信号

T1～T4：期间

VSS、VSS2：参考电压

VST：垂直启始信号

W：宽度

具体实施方式

图1为依照本发明一实施例所示出的有源阵列基板的俯视示意图。请参照图1，有源阵列基板100包括基板102、驱动电路104与有源阵列。基板100具有有源区106以及周边电路区108。基板110的材料例如为玻璃、塑胶或是其他合适的材质。有源阵列位于基板100上并位于有源区106内，与驱动电路104电性连接。有源阵列包括多个像素结构110、与像素结构110电性连接的多条数据线114与多条扫描线112。数据线114与扫描线112的材料例如为金属。每一个像素结构110电性连接于一条数据线114与一条扫描线112，以通过数据线114与扫描线112而进行驱动。每个像素结构110中主要具有薄膜晶体管110a与像素电极110b。

驱动电路104位于基板100上并位于周边电路区110内。驱动电路104包括源极驱动器116及移位寄存装置118。移位寄存装置118依序提供扫描信号SC至扫描线112。源极驱动器116提供显示数据至数据线114。在本实施例中，移位寄存装置118包括多个彼此串接在一起的移位寄存器SR，而这些移位寄存器SR依据垂直启始信号VST、时钟脉冲信号CK与XCK依序开启并输出扫描信号SC，其中时钟脉冲信号CK可与XCK相位差180度，亦即时钟脉冲信号CK可时钟脉冲信号XCK的反相信号，但其他实施例并不限制于此。

图2为图1依据本发明一实施例所示出的移位寄存器的电路图。请参照图1及图2，在本实施例中，移位寄存器SR包括启始晶体管MS、输出晶体管MO、电容器C1、晶体管M1及M2，其中启始晶体管MS、输出晶体管MO、晶体管M1及M2可以为一底栅极晶体管或一顶栅极晶体管。启始晶体管MS的栅极及源极可耦接至前一级移位寄存器RS以接收启始信号SS，其中启始信号SS为前一级移位寄存器RS的扫描信号SC。但若移位寄存器SR为第一个，则启始晶体管MS的栅极及源极则耦接至一垂直启动信号VST。

输出晶体管MO的栅极耦接至启始晶体管MS的漏极，输出晶体管MO的源极输出对应的扫描信号SC(n)。当移位寄存器为奇数的移位寄存器时，输出晶体管MO的漏极耦接至时钟脉冲信号CK；反之，则输出晶体管MO的漏极耦接至时钟脉冲信号XCK。其中，输出晶体管MO的栅极与源极之间的等效电容器Cgs的电容值大于输出晶体管MO的栅极与漏极之间的等效电容器Cgd的电容值。电容器C1耦接于输出晶体管MO的栅极与源极之间，并且等效电容器Cgs的电容值与电容器C1的电容值的比例介于1∶100至37∶100之间。

晶体管M1的漏极耦接至输出晶体管MO的栅极，晶体管M1的源极耦接至参考电压VSS，晶体管M1的栅极耦接至后一级移位寄存器RS的扫描信号SC(n+1)，其中晶体管M1可视为一下拉电路，以下拉输出晶体管MO的栅极的电压电平。晶体管M2的漏极耦接至输出晶体管MO的源极，晶体管M2的源极耦接至参考电压VSS。当移位寄存器为奇数的移位寄存器时，晶体管M2的栅极耦接至时钟脉冲信号XCK；反之，则晶体管M2的栅极耦接至时钟脉冲信号CK。其中，晶体管M2亦可视为一下拉电路，以下拉扫描信号SC(n)的电压电平。

图3为本发明一实施例所示出移位寄存器SR的运行时序图。请参照图1至图3，在此以第一个移位寄存器为例，在期间T1中，启始晶体管MS接收到启始信号SS(即垂直启始信号VST)，启始晶体管MS会导通以将启始信号SS传送至输出晶体管MO的栅极。此时，启始信号SS会对电容器C1充电，以致于节点A的电压电平会上升，并且当节点A的电压电平大于输出晶体管MO的临界电压时，输出晶体管MO会导通。

在期间T2中，输出晶体管MO会接收到时钟脉冲信号CK，并且将时钟脉冲信号CK输出以作为扫描信号SC(n)。如图2所示，电容器C1与输出晶体管MO形成自举(bootstrap)组态，因此在时钟脉冲信号CK输出时钟脉冲信号CK时，节点A的电压电平会突然上升。换言之，在输出晶体管MO输出时钟脉冲信号CK时，输出晶体管MO的源极的电压电平会等于时钟脉冲信号CK，而电容器C1储存的电位差仍然存在，以致于节点A的电压电平会被抬升。

在期间T3中，晶体管M2会接收到时钟脉冲信号XCK而导通，借此下拉扫描信号SC(n)的电压电平为参考电压VSS。并且，晶体管M1会接收到扫描信号SC(n+1)而导通，借此下拉节点A的电压电平为参考电压VSS。在期间T4中及其之后，虽然输出晶体管MO处于不导通状态，但输出晶体管MO会相似于两颗电容器串接，因此在时钟脉冲信号CK的上升缘及下降缘时，节点A及扫描信号SC(n)仍会产生涟波。由于节点A位于电路内部，因此可以忽略。但扫描信号SC(n)的涟波可能造成薄膜晶体管110a错误的动作，因此扫描信号SC(n)的涟波越小越好。

依据上述，本发明的电容器C1的电容值与等效电容器Cgs的电容值的总和会大于等效电容器Cgd的电容值，以此抑制扫描信号SC(n)的涟波的大小。并且，本发明可通过修改输出晶体管MO工艺的光罩(此于稍后说明)，进而提升等效电容器Cgs的电容值。在等效电容器Cgs的电容值提升之后，则可对应的减少电容器C1的电容值，进而减少形成电容器C1的面积。

此外，其他移位寄存器SR的动作可参照上述说明，其不同之处在于运行时序上的不同，并且图3中A’为示出第二个移存寄存器的节点A的运行时序，本领域普通技术人员可自行理解，则不再详述。

图4A为依照本发明一实施例所示出的输出晶体管MO的俯视示意图。请参照图4A，输出晶体管MO包括栅极400、栅绝缘层(为了便于说明，未示出)、半导体层402、多个源极分支406、源极连接线410、多个漏极分支404与漏极连接线408。栅极400的材料例如为金属。栅极400例如为矩形栅极。栅绝缘层配置于栅极400上，而栅绝缘层的材料例如为氧化硅、氮化硅或是其他合适的介电材料。

半导体层402配置于栅绝缘层上且位于栅极400上方，以作为沟道层之用，而半导体层402的材料例如为非晶硅。半导体层402例如为矩形半导体层。半导体层402与栅极400的面积比例约为0.001至0.9。源极分支406通过源极连接线410彼此电性连接以形成源极，而漏极分支404通过漏极连接线408彼此电性连接以形成漏极，且源极分支406与漏极分支404彼此电性绝缘。源极分支406、源极连接线410、漏极分支404与漏极连接线408的材料例如为金属。此外，源极分支406与漏极分支404的延伸方向彼此平行，且源极分支406与漏极分支404分别从栅极400的两个对边延伸至半导体层402上，且交替排列于半导体层402上。如图4A所示，源极分支406的数量大于漏极分支404的数量，进而使源极分支406与栅极400的重叠面积大于漏极分支404与栅极400的重叠面积，借此可提升输出晶体管MO的栅极与源极间的等效电容器Cgs的电容值。

详细地说，在本实施例中，栅极400例如为正方形栅极，而半导体层402例如为正方形导体层。此外，采用增加栅极400的面积的方式以使半导体层402与栅极400的面积比例约为0.001至0.9。增加栅极400的面积的方式例如是使栅极400的一边与半导体层402的一边的最短距离大于3微米。

特别一提的是，在本实施例中，栅极400的一边与半导体层402的一边的最短距离大于3微米，使得半导体层402与栅极400的面积比例可以约为0.001至0.9。在另一实施例中，也可以是栅极的四边与半导体层的四边的最短距离皆大于3微米(如图4B所示)，以进一步地增加栅极的面积(减小半导体层与栅极的面积比例)。此外，在图4B中，栅极400’的每一边与半导体层402的每一边的最短距离可以彼此相同或不同。当然，在其他实施例中，也可以是栅极两边与半导体层的两边的最短距离皆大于3微米，或是栅极的三边与半导体层的三边的最短距离皆大于3微米，且这些最短距离可以相同或不同。

再者，在本实施例中，栅极400可往图示下方延伸，以增加栅极400与源极分支406重叠的面积，甚至与源极连接线410重叠(如图4C所示)。在图示4C中，栅极400”往图示下方延伸，致使源极连接线410位于栅极400”上，借此可增加输出晶体管MO的栅极与源极间的等效电容器Cgs的电容值。在本实施例中，源极连接线410与栅极400”为部分重叠，但在其他实施例中，源极连接线410与栅极400”可以为完全重叠，并且源极连接线410与栅极400”重叠的比例可自行调整。

图4D为依照本发明另一实施例所示出的输出晶体管MO的俯视示意图。请参照图4D，在输出晶体管MO中，半导体层202’为多个彼此独立的半导体图案(未标示)，且任两个相邻的半导体图案之间维持一个间隙S，致使半导体层402’与栅极400的面积比例约为0.001至0.9。间隙S例如约为3微米至100微米，并且这些间隙S可以相同或不同。并且，在每一半导体图案上，源极分支406的数量大于漏极分支404的数量，进而使源极分支406与栅极400的重叠面积远大于漏极分支404与栅极400的重叠面积，借此可大幅提升输出晶体管MO的栅极与源极间的等效电容器Cgs的电容值。值得一提的是，在以上各个实施例中，栅极皆为正方形，但在其他实施例中，栅极与半导体层也可以皆为长方形。

图4E为依照本发明另一实施例所示出的底栅极薄膜晶体管的俯视示意图。请参照图4E，在本实施例中，栅极400””与半导体层402”皆为长方形。源极分支406与漏极分支404的延伸方向例如平行于栅极400”’的两个短边，且源极分支404与漏极分支406分别从栅极400”’的两个长边延伸至半导体层402”上。此外，在图4E中，其余元件之间的配置关系皆与图4B中的元件的配置关系相同，即栅极400”’的四边与半导体层402”的四边的最短距离皆大于3微米，且这些最短距离可以相同或不同。

当然，在栅极400”’与半导体层402”皆为长方形的情况下，也可以是栅极400”’的一边(两边或三边)与半导体层402”的一边(两边或三边)的最短距离皆大于3微米；或是半导体层402”为多个彼此独立的半导体图案，且任两个相邻的半导体图案之间维持一个间隙；或是栅极400”’的一边(两边或三边)与半导体层402”的一边(两边或三边)的最短距离皆大于3微米，且半导体层402”为多个彼此独立的半导体图案，且任两个相邻的半导体图案之间维持一个间隙。

图5为图1依据本发明另一实施例所示出的移位寄存器的电路图。请参照图2及图5，其不同之处在于本实施的移位寄存器SR还包括晶体管M3、M4、M5及电容器C2，与相同于图2的元件其动作亦相似，在此则不再赘述。晶体管M3的栅极耦接至启始晶体管MS的漏极，晶体管M3的源极耦接至参考电压VSS。电容器C2耦接于时钟脉冲信号CK(或XCK)与晶体管M3的漏极之间。晶体管M4的漏极耦接至启始晶体管MS的漏极，晶体管M4的栅极耦接至晶体管M3的漏极，晶体管M4的源极耦接至参考电压VSS2。晶体管M5的漏极耦接至输出晶体管MO的源极，晶体管M5的栅极耦接至晶体管M3的漏极，晶体管M5的源极耦接至参考电压VSS。

图6为本发明另一实施例所示出移位寄存器SR的运行时序图。请参照图5及图6，在此同样以第一个位移寄存器SR为例，在期间T1中，晶体管M3会接收到启始信号SS而导通，晶体管M4、M5则呈现不导通，电容器C2经由导通的晶体管M3而耦接至参考电压VSS。在期间T2中，而导通的晶体管M3将电容器C2耦接于时钟脉冲信号CK与参考电压VSS之间，并且时钟脉冲信号CK会对电容器C2充电，因此节点B会在时钟脉冲信号CK上升缘出现突波。在期间T3中，晶体管M1及M2会导通，以分别下拉节点A及扫描信号SC(n)的电压电平，以致于晶体管M3会不导通。

在期间T4中，由于晶体管M3会不导通，因此时钟脉冲信号CK可通过电容器C2拉抬节点B的电压电平，以致于晶体管M4及M5会导通，而导通的晶体管M4会下拉节点A的电压电平至参考电压VSS2，而导通的晶体管M5会下拉扫描信号SC(n)的电压电平至参考电压VSS。值得一提的是，在其他实施例中，晶体管M4的源极亦可耦接至参考电压VSS，此可依据设计的需求而自行变更。

综上所述，本发明的移位寄存装置与有源阵列基板，其通过增加源极分支与栅极的重叠面积，甚至使源极连接线与栅极重叠，以增加输出晶体管栅极与源极间的电容值。借此，可减少与输出晶体管耦接的电容器的电容值，以降低电容器的面积。并且，可通过使输出晶体管的半导体层与栅极的面积比例约为0.001至0.9，因此输出晶体管产生高自发热时，可以有效地提高散热率，以避免因自发热而导致元件的可靠度降低。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求所界定的保护范围为准。

Claims (18)

1.一种移位寄存装置，包括：

多个彼此串接的移位寄存器，各所述移位寄存器包括：

一启始晶体管，具有一第一栅极、一第一源极以及一第一漏极，该第一栅极耦接至前一级移位寄存器，而该第一源极耦接至一启始信号；

一输出晶体管，具有一第二栅极、一第二源极以及一第二漏极，该第二栅极耦接至该第一漏极，该第二源极输出一扫描信号，而该第二漏极耦接至一第一时钟脉冲信号，其中该第二栅极与该第二源极之间的电容值大于该第二栅极与该第二漏极之间的电容值；

一电容器，耦接于该第二源极与该第二栅极之间；

一第一下拉电路，耦接至该第二栅极；以及

一第二下拉电路，耦接至该第二源极。

2.如权利要求1所述的移位寄存装置，其中该第二栅极与该第二源极之间的电容值与该电容器的电容值的比例介于1∶100至37∶100之间。

3.如权利要求1所述的移位寄存装置，其中该输出晶体管为底栅极晶体管。

4.如权利要求3所述的移位寄存装置，其中该第二源极包括多个彼此连接的源极分支，而该第二漏极包括多个彼此连接的漏极分支，所述多个源极分支与所述多个漏极分支彼此电性绝缘，且所述多个源极分支的数量大于所述多个漏极分支的数量。

5.如权利要求4所述的移位寄存装置，其中所述多个源极分支与该第二栅极的重叠面积大于所述多个漏极分支与该第二栅极的重叠面积。

6.如权利要求1所述的移位寄存装置，其中该输出晶体管为顶栅极晶体管。

7.如权利要求6所述的移位寄存装置，其中该第二源极包括多个彼此连接的源极分支，而该第二漏极包括多个彼此连接的漏极分支，所述多个源极分支与所述多个漏极分支彼此电性绝缘，且所述多个源极分支的数量大于所述多个漏极分支的数量。

8.如权利要求7所述的移位寄存装置，其中所述多个源极分支与该第二栅极的重叠面积大于所述多个漏极分支与该第二栅极的重叠面积。

9.如权利要求1所述的移位寄存装置，其中该输出晶体管具有一半导体层，且该半导体层与该栅极的面积比例约为0.001至0.9。

10.如权利要求7所述的移位寄存装置，其中该第二栅极为一矩形栅极，而该半导体层为一矩形半导体层。

11.如权利要求10所述的移位寄存装置，其中该矩形栅极为一正方形栅极，而该半导体层为一正方形半导体层。

12.如权利要求10所述的移位寄存装置，其中该矩形栅极为一长方形栅极，而该半导体层为一长方形半导体层。

13.如权利要求12所述的移位寄存装置，其中所述多个源极分支与所述多个漏极分支的延伸方向平行于该矩形栅极的两个短边，且所述多个源极分支与所述多个漏极分支分别从该矩形栅极的两个长边延伸至该半导体层上。

14.如权利要求10所述的移位寄存装置，其中该矩形栅极的至少一边与该矩形半导体层的一边的最短距离大于3微米。

15.如权利要求7所述的移位寄存装置，其中所述多个源极分支与所述多个漏极分支的延伸方向彼此平行。

16.如权利要求1所述的移位寄存装置，其中该半导体层包括多个彼此独立的半导体图案，且任两个相邻的所述半导体图案之间维持一间隙。

17.如权利要求16所述的移位寄存装置，其中该间隙约为3微米至100微米。

18.一种有源阵列基板，包括：

一基板，具有一有源区以及一周边电路区；

一驱动电路，位于该基板上并位于该周边电路区内，该驱动电路包括如权利要求1至17中任一项所述的移位寄存装置；以及

一有源阵列，位于该基板上并位于该有源区内，与该驱动电路电性连接。

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