CN108022560B - 栅极驱动电路及其驱动方法、显示基板和显示装置 - Google Patents

Abstract

本发明提供一种栅极驱动电路，包括多个移位寄存单元，多个所述移位寄存单元中包括多个级联的驱动移位寄存单元，多级驱动移位寄存单元被分为多组，每组包括连续的N级驱动移位寄存单元；移位寄存单元包括输入端和输出端，所述驱动移位寄存单元的输入端包括第一输入端口和第二输入端口；任意相邻两级驱动移位寄存单元中，下一级驱动移位寄存单元的第一输入端口与上一级的输出端相连；第m级驱动移位寄存单元的第二输入端口与第m‑N‑1级的输出端相连；其中，m为大于N+1且小于等于驱动移位寄存单元总数的整数。相应地，本发明还提供一种栅极驱动电路的驱动方法、显示基板和显示装置。本发明解决点反转驱动模式中由于预充电而造成的显示不良。

Description

栅极驱动电路及其驱动方法、显示基板和显示装置

技术领域

本发明涉及显示技术领域，具体涉及一种栅极驱动电路及其驱动方法、显示基板和显示装置。

背景技术

液晶显示面板的驱动电路包括栅极驱动电路和源极驱动电路，栅极驱动电路包括多个级联的移位寄存单元，每个移位寄存单元对应一行像素单元。在显示过程中，多个移位寄存单元依次输出扫描信号，以将相应的一行像素单元开启，源极驱动电路向开启的一行像素单元提供相应的数据信号，以对像素单元进行充电。

为了实现对像素单元的快速充电，以满足产品高分辨率的要求，通常会使每个移位寄存单元的输出时间超过相应行像素单元开启所需要的时间，且不同移位寄存单元的输出时间之间有交叠，以使行与行之间的开启时间有交叠。具体地，如图1所示，第一级移位寄存单元SR1在t1～t3阶段输出高电平，以将第一行像素单元开启；第二级移位寄存单元SR2在t2～t4阶段输出高电平，以将第二行像素单元开启，依次类推。源极驱动电路在t3阶段为第一行像素单元提供相应的数据信号，以使得第一行像素单元进行显示；同时，在t3阶段，SR2和SR3也输出高电平，将第二行和第三行像素单元开启，从而使得数据信号同样写入第二行和第三行像素单元(实际应用中，可以通过栅极驱动电路和源极驱动电路的匹配设置，使得第二行像素单元只写入数据信号而并不进行显示)，t3阶段相当于对第二行和第三行像素单元的预充电阶段。这样，在各行像素单元极性分布相同的情况下，当为第二行和第三行像素单元提供用于显示的数据信号时，由于已经进行了预充电，因此第二行和第三行像素单元可以很快地达到相应的数据信号的电压，从而提高数据信号的写入速度，有利于大尺寸和高分辨率的实现。

但是，目前液晶显示装置中通常采用显示效果较好的点反转驱动模式，如图2所示，每个像素单元的极性在相邻两帧之间进行反转，且每一帧中，同一列中相邻两个像素单元的极性不同，这时如果采用图2中的驱动方式，那么第二行像素单元在预充电过程中写入的信号与实际所需的数据信号极性相反，造成反向预充电，从而导致不同行的充电时间有较大差异，进而出现横纹等不良，影响显示效果。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种栅极驱动电路及其驱动方法、显示基板和显示装置，以解决点反转驱动模式中由于预充电而造成的显示不良。

为了解决上述技术问题之一，本发明提供一种栅极驱动电路，包括多个移位寄存单元，多个所述移位寄存单元中包括多个级联的驱动移位寄存单元，每级驱动移位寄存单元均用于驱动显示基板的一行像素单元，多级驱动移位寄存单元被分为多组，每组包括连续的N级驱动移位寄存单元，N为大于1的整数；任意两组中位置相同的两级驱动移位寄存单元所驱动的两行像素单元的极性分布相同；

所述移位寄存单元包括输入端和输出端，所述驱动移位寄存单元的输入端包括第一输入端口和第二输入端口，所述驱动移位寄存单元用于在其第一输入端口和第二输入端口中的至少一者接收到有效信号后输出有效信号；

任意相邻两级驱动移位寄存单元中，下一级驱动移位寄存单元的第一输入端口与上一级驱动移位寄存单元的输出端相连；第m级驱动移位寄存单元的第二输入端口与第m-N-1级驱动移位寄存单元的输出端相连；其中，m为大于N+1且小于等于驱动移位寄存单元总数的整数。

优选地，所述栅极驱动电路还包括用于提供起始信号的起始信号端，多个所述移位寄存单元中还包括所述N个级联的起始移位寄存单元；

第一级起始移位寄存单元的输入端与所述起始信号端相连，第一级起始移位寄存单元之后的每级起始移位寄存单元的输入端均与其上一级起始移位寄存单元的输出端相连，以使所述起始信号端输入起始信号后，多级所述起始移位寄存单元依次输出有效信号；

第一级驱动移位寄存单元的第二输入端口与所述起始信号端相连，第一级驱动移位寄存单元的第一输入端口与最后一级起始移位寄存单元的输出端相连；

第n级驱动移位寄存单元的第二输入端口与第n-1级起始移位寄存单元的输出端相连，1＜n≤N+1。

优选地，当任意相邻一列像素单元中每相邻两个像素单元的极性均相反时，所述N为2。

优选地，所述移位寄存单元还包括复位端，所述移位寄存单元用于在其复位端接收到有效信号时输出无效信号；

任意相邻的两级起始移位寄存单元中，上一级起始移位寄存单元的复位端与下一级起始移位寄存单元的输出端相连，最后一级起始移位寄存单元的复位端与第一级驱动移位寄存单元的输出端相连；任意相邻的两级驱动移位寄存单元中，上一级驱动移位寄存单元的复位端与下一级驱动移位寄存单元的输出端相连。

优选地，所述移位寄存单元还包括第一时钟信号端、无效信号端、输入模块、上拉模块和复位模块；

所述输入模块分别与所述移位寄存单元的输入端和上拉节点相连，用于在所述输入端接收到有效信号时为所述上拉节点提供有效信号，所述上拉节点为所述输入模块与所述上拉模块的连接节点；

所述上拉模块分别与所述上拉节点、所述第一时钟信号端和所述移位寄存单元的输出端相连，用于在所述上拉节点接收到有效信号时，将所述第一时钟信号端和所述输出端导通；

所述复位模块分别与所述移位寄存单元的复位端、上拉节点、所述移位寄存单元的输出端和所述无效信号端相连，用于在所述复位端接收到有效信号时，将所述上拉节点、所述移位寄存单元的输出端均与所述无效信号端导通。

优选地，所述移位寄存单元还包括第二时钟信号端和下拉模块；

所述下拉模块分别与所述第二时钟信号端、所述上拉节点和所述移位寄存单元的输出端相连，用于在所述第二时钟信号端接收到有效信号时，将所述上拉节点和所述输出端均与所述无效信号端导通。

优选地，所述栅极驱动电路还包括第一时钟提供端和第二时钟提供端，所述第一时钟提供端和第二时钟提供端用于提供相位相反的时钟信号；

奇数级起始移位寄存单元以及奇数级驱动移位寄存单元的第一时钟信号端均与所述第一时钟提供端相连，奇数级起始移位寄存单元以及奇数级驱动移位寄存单元的第二时钟信号端均与所述第二时钟提供端相连；偶数级起始移位寄存单元以及偶数级驱动移位寄存单元的第一时钟信号端均与所述第二时钟提供端相连，偶数级起始移位寄存单元以及偶数级驱动移位寄存单元的第二时钟信号端均与所述第二时钟提供端相连。

优选地，所述驱动移位寄存单元的输入模块包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的栅极和第一极均与所述第一输入端口相连，所述第二晶体管的栅极和第一极均与所述第二输入端口相连，所述第一晶体管的第二极和所述第二晶体管的第二极相连，所述第三晶体管的第一极和栅极均与所述第二晶体管的第二极相连，所述第三晶体管的第二极与所述驱动移位寄存单元的上拉节点相连；

所述起始移位寄存单元的输入模块包括第四晶体管，所述第四晶体管的栅极和第一极均与所述起始移位寄存单元的输入端相连，所述第四晶体管的第二极与所述起始移位寄存单元的上拉节点相连。

优选地，所述上拉模块包括第五晶体管和存储电容，所述存储电容的第一端与所述移位寄存单元的上拉节点相连，所述存储电容的第二端与所述移位寄存单元的输出端相连，所述第五晶体管的栅极与所述存储电容的第一端相连，所述第五晶体管的第一极与所述第一时钟信号端相连，所述第五晶体管的第二极与所述移位寄存单元的输出端相连。

优选地，所述复位模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和第七晶体管的栅极均与所述移位寄存单元的复位端相连，所述第六晶体管的第一极与所述移位寄存单元的上拉节点相连，所述第七晶体管的第一极与所述移位寄存单元的输出端相连，所述第六晶体管的第二极和第七晶体管的第二极均与所述无效信号端相连。

优选地，所述下拉模块包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管和第十五晶体管，

所述第十三晶体管的栅极与所述第二时钟信号端相连，所述第十三晶体管的第一级与所述移位寄存单元的输入端相连，所述第十三晶体管的第二极与所述上拉节点相连；

所述第九晶体管的栅极和第一级均与所述第二时钟信号端相连，所述第九晶体管的第二极与所述第十五晶体管的栅极相连，所述第十五晶体管的第一极与所述第二时钟信号端相连；所述第十五晶体管的第二极与第十四晶体管的第一极相连；所述第十四晶体管的栅极与所述上拉节点相连，所述第十四晶体管的第二极与所述无效信号端相连；

所述第八晶体管的栅极与所述上拉节点相连，所述第八晶体管的第一极与所述第五晶体管的栅极相连，所述第八晶体管的第二极与所述无效信号端相连；

所述第十晶体管的栅极和所述第十一晶体管的栅极均与所述第十五晶体管的第二极相连，所述第十晶体管的第一极与所述上拉节点相连，所述第十一晶体管的第一极与所述移位寄存单元的输出端相连，所述第十晶体管的第二极和所述第十一晶体管的第二极均与所述无效信号端相连；

所述第十二晶体管的栅极与所述第二时钟信号端相连，所述第十二晶体管的第一极与所述移位寄存单元的输出端相连，所述第十二晶体管的第二极与所述无效信号端相连。

相应地，本发明还提供一种显示基板，包括多行像素单元和本发明提供的上述栅极驱动电路，所述栅极驱动电路的多级驱动移位寄存单元与多行所述像素单元一一对应。

相应地，本发明还提供一种显示装置，包括本发明提供的上述显示基板。

相应地，本发明还提供一种上述栅极驱动电路的驱动方法，包括：在每个显示周期进行的以下驱动步骤：

向第1级至第N级驱动移位寄存单元的第二输入端口依次提供有效信号；之后，向第1级驱动移位寄存单元的第一输入端口和第N+1级驱动移位寄存单元的第二输入端口同时提供有效信号。

优选地，当所述栅极驱动电路还包括起始信号端、第一时钟提供端、第二时钟提供端，所述移位寄存单元包括第一时钟信号端、第二时钟信号端，且多个所述移位寄存单元中还包括所述N个级联的起始移位寄存单元时，所述驱动步骤包括：

向所述第一时钟提供端和第二时钟提供端分别提供相位相反的时钟信号，并在起始阶段，向所述起始信号端提供有效信号，其中，每个时钟信号在相邻两个阶段的相位相反，所述第一时钟提供端的时钟信号在所述起始阶段为无效信号。

在本发明中，由于第m级驱动移位寄存单元的第二输入端口和第m-N级驱动移位寄存单元的第一输入端口均与第m-N-1级驱动移位寄存单元的输出端相连，因此，当第m-N-1级驱动移位寄存单元输出第一有效信号时，第m-N级驱动移位寄存单元的第一输入端口和第m级驱动移位寄存单元的第二输入端口同时接收到有效信号，因此，第m-N级驱动移位寄存单元输出第一有效信号，以使第m-N行像素单元开启，此时源极驱动电路对第m-N行像素单元进行数据写入，使第m-N行像素单元进行显示；同时，第m级驱动移位寄存单元输出第二有效信号，以使第m行像素单元开启，从而使得写入第m-N行像素单元的数据信号同时也写入了第m行像素单元，相当于对第m行像素单元进行预充电。由于第m行和第m-N行像素单元的极性分布是相同的，因此，对第m行像素单元预充电时的信号与后续为该行像素单元写入用于显示的信号的极性相同，不会发生现有技术中的反向预充电，从而可以在提高数据信号写入速度的情况下减少横纹等不良，改善显示效果。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1是现有技术中的栅极驱动电路的输出信号的时序图；

图2是点反转驱动模式中像素单元的极性分布示意图；

图3是本发明的实施例中提供的栅极驱动电路的结构示意图；

图4是图3的栅极驱动电路的工作过程中的信号时序图；

图5是本发明实施例中栅极驱动电路的移位寄存单元的模块结构示意图；

图6是本发明实施例中起始移位寄存单元的具体结构示意图；

图7是图6的起始移位寄存单元工作过程中的信号时序图；

图8是本发明实施例中驱动移位寄存单元的具体结构示意图；

图9是图8的驱动移位寄存单元工作过程中的信号时序图。

其中，部分附图标记为：

SR1～SR3：现有技术中的移位寄存单元；

S_SR1、S_SR2：起始移位寄存单元；D_SR1～D_SRm：驱动移位寄存单元；IN：输入端；IN1：第一输入端口；IN2：第二输入端口；OUT：输出端；CLKA：第一时钟信号端；CLKB：第二时钟信号端：CLK1：第一时钟提供端；CLK2：第二时钟提供端；Reset：复位端；VSS：无效信号端；VSS’：无效信号提供端；STV：起始信号端；10：输入模块；20：上拉模块；30：复位模块；40：下拉模块；M1～M15：第一晶体管～第十五晶体管；PU：上拉节点：PD：下拉节点；PD_CN:下拉控制节点。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

作为本发明的一方面，提供一种栅极驱动电路，包括多个移位寄存单元，多个所述移位寄存单元中包括多个级联的驱动移位寄存单元(图3中的D_SR1、D_SR2……)，每级驱动移位寄存单元均用于驱动显示基板的一行像素单元。其中，多级驱动移位寄存单元被分为多组，每组包括连续的N级驱动移位寄存单元，N为大于1的整数；任意两组中位置相同的两个驱动移位寄存单元所驱动的两行像素单元的极性分布相同。

可以理解的是，像素单元的极性由一帧图像显示过程中像素单元的像素电极电压与公共电压之间的相对关系确定，像素电极电压大于公共电压时，像素单元呈正极性；像素电极电压小于公共电压时，像素电压呈负极性。两行像素单元的极性分布相同是指，在该两行像素单元中的任意一列上的两个像素单元的极性相同。需要说明的是，两个驱动移位寄存单元的“位置相同”是指，该两个驱动移位寄存单元在其所在组中的排列次序相同。

本发明尤其适用于显示效果较好的点反转驱动模式的显示装置中，如图2所示。这种情况下，N可以为2，从而使得各组的第一个驱动移位寄存单元驱动的像素单元的极性分布是相同的，各组的第二个驱动移位寄存单元驱动的像素单元的极性分布是相同的；即，所有奇数级驱动移位寄存单元驱动的奇数行像素单元的极性分布相同、所有偶数级驱动移位寄存单元驱动的偶数行像素单元的极性分布相同。当然，N也可以取4、6、8等其他整数。需要说明的是，本发明不局限于图2中的点反转驱动模式，也可以用于其他形式的反转驱动模式，例如，在显示任意一帧图像时，同一行中每相邻两个像素单元的极性分布相同，同一列中的多个像素单元的极性分布为“……+、+、-、-、+、+、……”，这时，N可以为4、8或12等，从而使得各组中位置相同的驱动移位单元所驱动的像素单元的极性分布相同。

所述移位寄存单元包括输入端IN和输出端OUT，所述驱动移位寄存单元的输入端IN包括第一输入端口IN1和第二输入端口IN2，所述驱动移位寄存单元用于在其第一输入端口IN1和第二输入端口IN2中的至少一者接收到有效信号后输出有效信号。任意相邻两级驱动移位寄存单元中，下一级驱动移位寄存单元的第一输入端口IN1与上一级驱动移位寄存单元的输出端OUT相连；第m级驱动移位寄存单元的第二输入端口IN2与第m-N-1级驱动移位寄存单元的输出端OUT相连，也即，第m级驱动移位寄存单元D_SRm的第二输入端口IN2与第m-N级驱动移位寄存单元D_SR(m-N)的第一输入端口相连。其中，m为大于N+1且小于等于驱动移位寄存单元总数的整数。

在对所述栅极驱动电路进行驱动时，可以通过设置多个起始信号端口，为第1级驱动移位寄存单元D_SR1的第一输入端口IN1提供有效信号(同时为第N+1级驱动移位寄存单元的第二输入端口IN2提供有效信号)；为第1级至第N级的各级驱动移位寄存单元(即，第一组的各驱动移位寄存单元)的第二输入端口IN2依次提供有效信号，并通过调整各起始信号端口提供的有效信号的时序，使得各级驱动移位寄存单元的第二输入端口IN2比第一输入端口IN1先接收到有效信号。在本发明中，将驱动移位寄存单元在其第二输入端口IN2接收到有效信号时所对应输出的有效信号记为第二有效信号，将其第一输入端口IN1接收到有效信号且第二输入端口IN2未接收到有效信号时所对应输出的有效信号记为第一有效信号；那么，每级驱动移位寄存单元输出的第二有效信号位于第一有效信号之前。第一有效信号用于使相应的一行像素单元开启，以对该行像素单元进行预充电；第二有效信号用于使相应的一行像素单元开启，以写入数据信号进行显示。

由于第m级驱动移位寄存单元D_SR(m)的第二输入端口IN2和第m-N级驱动移位寄存单元D_SR(m-N)的第一输入端口IN1均与第m-N-1级驱动移位寄存单元D_SR(m-N-1)的输出端OUT相连，因此，当第m-N-1级驱动移位寄存单元D_SR(m-N-1)输出第一有效信号时，第m-N级驱动移位寄存单元D_SR(m-N)的第一输入端口IN1和第m级驱动移位寄存单元D_SR(m)的第二输入端口IN2同时接收到有效信号，因此，第m-N级驱动移位寄存单元D_SR(m-N)输出第一有效信号，以使第m-N行像素单元开启，此时源极驱动电路对第m-N行像素单元进行数据写入，使第m-N行像素单元进行显示；同时，第m级驱动移位寄存单元D_SR(m)输出第二有效信号，以使第m行像素单元开启，从而使得写入第m-N行像素单元的数据信号同时也写入了第m行像素单元，相当于对第m行像素单元进行预充电。由于第m行和第m-N行像素单元的极性分布是相同的，因此，对第m行像素单元预充电时的信号与后续为该行像素单元写入用于显示的信号的极性相同，不会发生现有技术中的反向预充电，从而可以在提高数据信号写入速度的情况下减少横纹等不良，改善显示效果。

上述“通过各起始信号端口提供的有效信号的时序，使得各级驱动移位寄存单元的第二输入端口IN2比第一输入端口IN1先接收到有效信号”中，各起始端口提供的有效信号的时序可以通过每组驱动移位寄存单元的数量N确定，从而使得每级驱动移位寄存单元的第二输入端口与第一输入端口接收到有效信号的时间间隔也与N相关。以N＝2为例，对栅极驱动电路进行驱动的过程包括：在第①阶段，向第1级驱动移位寄存单元D_SR1的第二输入端口IN2提供有效信号；在第②阶段，向第2级驱动移位寄存单元D_SR2的第二输入端口IN2提供有效信号；在第③阶段，向第1级驱动移位寄存单元D_SR1的第一输入端口IN1和第3级驱动移位寄存单元D_SR3的第二输入端口IN2提供有效信号。

作为本发明的一种具体实施方式，可以通过设置起始信号端和起始移位寄存单元的方式向第一组的各级驱动移位寄存单元的第二输入端口提供有效信号。具体地，如图3所示，所述栅极驱动电路还包括用于提供起始信号的起始信号端STV，多个所述移位寄存单元中还包括多个级联的起始移位寄存单元(如图3中的S_SR1、S_SR2)，所述起始移位寄存单元的数量为所述N。第一级起始移位寄存单元S_SR1的输入端与起始信号端STV相连，第一级起始移位寄存单元S_SR1之后的每级起始移位寄存单元的输入端IN均与其上一级起始移位寄存单元的输出端OUT相连，以使起始信号端STV输入起始信号后，多级所述起始移位寄存单元依次输出有效信号。第一级驱动移位寄存单元D_SR1的第二输入端口IN2与起始信号端STV相连，第一级驱动移位寄存单元D_SR1的第一输入端口IN2与最后一级起始移位寄存单元的输出端OUT相连，换言之，N级起始移位寄存单元是排列在驱动移位寄存单元之前的。第n级驱动移位寄存单元的第二输入端口IN2与第n-1级起始移位寄存单元的输出端OUT相连，1＜n≤N+1。应当理解的时，每个起始移位寄存单元位于第几级是由该起始移位寄存单元在N个起始移位寄存单元中的排列次序决定的，每个驱动移位寄存单元位于第几级是由该驱动移位寄存单元在所有驱动移位寄存单元中的排列次序决定的。

对栅极驱动电路进行驱动时，只需要在第①阶段向起始信号端STV提供起始信号即可。具体地，以N＝2为例，结合图3和图4，起始信号端STV在第①阶段接收到起始信号后，第1级起始移位寄存单元S_SR1在第②阶段输出有效信号、第2级起始移位寄存单元S_SR2在第③阶段输出有效信号，从而使得第2级驱动移位寄存单元S_SR2的第二输入端口IN2在第②阶段接收到有效信号、第1级驱动移位寄存单元D_SR1的第一输入端口IN1和第3级驱动移位寄存单元D_SR3的第二输入端口IN2在第③阶段接收到有效信号。因此，第1级驱动移位寄存单元D_SR1在第②阶段输出一个有效信号(即，第二有效信号v2)、在第④阶段输出另一个有效信号(即，第一有效信号v1)。对于第2级驱动移位寄存单元D_SR2，其第二输入端口IN2在第②阶段接收到第1级起始移位寄存单元S_SR1输出的有效信号、第一输入端口在第④阶段接收到第1级驱动移位寄存单元D_SR1输出的第一有效信号，因此，第2级驱动移位寄存单元D_SR2在第③阶段输出一个有效信号(即，第二有效信号v2)，在第5阶段输出一个有效信号(即，第一有效信号v1)。对于第3级驱动移位寄存单元D_SR3，其第二输入端口IN2在第③阶段接收到第2级起始移位寄存单元S_SR2输出的有效信号、第一输入端口在第5阶段接收到第2级驱动移位寄存单元D_SR2输出的第一有效信号，因此，第3级驱动移位寄存单元在第④阶段输出一个有效信号(即，第二有效信号v2)，在第6阶段输出另一个有效信号(即，第一有效信号v1)。对于第4级驱动移位寄存单元D_SR4，由于其第二输入端口IN2在第②阶段和第④阶段分别接收到第1级驱动移位寄存单元D_SR1输出的有效信号，且其第一输入端口IN1在第6阶段接收到第3级驱动移位寄存单元D_SR3输出的第一有效信号，因此，第4级驱动移位寄存单元D_SR4分别在第③阶段和第5阶段输出两个有效信号(即，第二有效信号v2)，并在第7阶段输出另一个有效信号(即，第一有效信号v1)。以此类推，之后的每级驱动移位寄存单元均输出三个有效信号，其中前两个为第二有效信号、第三个为第一有效信号，即相应行的像素单元在显示之前进行了两次预充电，并且两次预充电时写入像素单元的信号的极性是相同的。

当然，所述栅极驱动电路也可以其他点反转模式的显示装置中，此时，N为其他整数，驱动原理与N＝2时的驱动原理类似，这里不再赘述。

如上文所述，当显示装置采用图2中的点反转驱动模式，即任意一列像素单元中，每相邻两个像素单元的极性均相反时，每组驱动移位寄存单元的数量可以为2个、4个、6个或其他数量。优选地，对于图2中的点反转的驱动模式，每组驱动移位寄存单元均包括两个所述驱动移位寄存单元，相应地，起始移位寄存单元的数量为两个。这样，像素单元接收到第二有效信号的时刻与接收到第一有效信号的时刻之间的间隔较短，即，像素单元在预充电阶段接收到相应的数据信号之后，只需要保持很短的时间就可以接收到用于显示的数据信号。

所述移位寄存单元还包括复位端Reset，所述移位寄存单元用于在其复位端Reset接收到有效信号时输出无效信号。如图2所示，任意相邻的两级起始移位寄存单元中，上一级起始移位寄存单元的复位端与下一级起始移位寄存单元的输出端相连，最后一级起始移位寄存单元的复位端Reset与第一级驱动移位寄存单元D_SR1的输出端OUT相连；任意相邻的两级驱动移位寄存单元中，上一级驱动移位寄存单元的复位端Reset与下一级驱动移位寄存单元的输出端OUT相连，从而使得每级驱动移位寄存单元输出第一有效信号以使得相应的像素单元进行显示之后，不再输出有效信号，防止向下一行像素单元写入数据信号以进行显示时对上一行的显示结果产生影响。

进一步地，如图5所示，所述移位寄存单元还包括(即，驱动移位寄存单元和起始移位寄存单元均还包括)第一时钟信号端CLKA、第二时钟信号端CLKB、无效信号端VSS、输入模块10、上拉模块20、复位模块30和下拉模块40。

输入模块10分别与所述移位寄存单元的输入端IN和上拉节点PU相连，用于在输入端IN接收到有效信号时为上拉节点PU提供有效信号，所述上拉节点PU为输入模块10与上拉模块20的连接节点。应当理解的是，在所述驱动移位寄存单元中，输入模块10与输入端IN相连是指，与第一输入端口IN1和第二输入端口IN2均相连，第一输入端口IN1和第二输入端口IN2中的至少一者输入有效信号时均可以看作所述驱动移位寄存单元的输入端IN接收到有效信号。

上拉模块20分别与上拉节点PU、第一时钟信号端CLKA和所述移位寄存单元的输出端OUT相连，用于在上拉节点PU接收到有效信号时，将第一时钟信号端CLKA和输出端OUT导通。

复位模块30分别与所述移位寄存单元的复位端Reset、上拉节点PU、所述移位寄存单元的输出端OUT和无效信号端VSS相连，用于在所述复位端Reset接收到有效信号时，将上拉节点PU、所述移位寄存单元的输出端OUT均与无效信号端VSS导通。复位模块30将上拉节点PU与无效信号端VSS导通的速度应当小于输入端IN接收到有效信号时输入模块30向上拉节点PU提供有效信号的速度，以保证在驱动移位寄存单元中，当第一输入端口IN1和第二输入端口IN2中的一者或两者接收到有效信号，且复位端Reset也接收到有效信号时，上拉节点PU仍然可以处于有效电位。

下拉模块40分别与第二时钟信号端CLKB、上拉节点PU和所述移位寄存单元的输出端OUT相连，用于在第二时钟信号端CLKB接收到有效信号时，将上拉节点PU和输出端OUT均与无效信号端VSS导通。下拉模块40将上拉节点PU与无效信号端VSS导通的速度也应小于输入端IN接收到有效电平时向上拉节点PU提供有效信号的速度，以保证在第二时钟信号端CLKB和所述移位寄存单元的输入端IN均接收到有效信号时，上拉节点PU可以达到有效电位。

图6为起始移位寄存单元的具体结构示意图，图8为驱动移位寄存单元的具体结构示意图；结合图6和图8所示，所述驱动移位寄存单元的输入模块10包括第一晶体管M1、第二晶体管M2和第三晶体管M3，第一晶体管M1的栅极和第一极均与第一输入端口IN1相连，第二晶体管M2的栅极和第一极均与第二输入端口IN2相连，第一晶体管M1的第二极和第二晶体管M2的第二极相连，第三晶体管M3的第一极和栅极均与第二晶体管M2的第二极相连，第三晶体管M3的第二极与驱动移位寄存单元的上拉节点PU相连。所述起始移位寄存单元的输入模块10包括第四晶体管M4，第四晶体管M4的栅极和第一极均与起始移位寄存单元的输入端IN相连，第四晶体管M4的第二极与所述起始移位寄存单元的上拉节点PU相连。

上拉模块20包括第五晶体管M5和存储电容C1，存储电容C1的第一端与所述移位寄存单元的上拉节点PU相连，存储电容C1的第二端与所述移位寄存单元的输出端OUT相连，第五晶体管M5的栅极与存储电容C1的第一端相连，第五晶体管M5的第一极与第一时钟信号端CLKA相连，第五晶体管M5的第二极与所述移位寄存单元的输出端OUT相连。

复位模块30包括第六晶体管M6和第七晶体管M7，第六晶体管M6的栅极和第七晶体管M7的栅极均与复位端Reset相连，第六晶体管M6的第一极与上拉节点PU连，第七晶体管的第一极与相应的输出端相连，第六晶体管M6的第二极和第七晶体管M7的第二极均与无效信号端VSS相连。当复位端接收到有效信号时，第六晶体管和第七晶体管均导通，从而将上拉节点和移位寄存单元的输出端均与无效信号端导通。其中，第六晶体管、第十晶体管、第三晶体管和第十三晶体管的宽长比应当满足，当输入端接收到有效电平且该四个晶体管同时开启时，上拉节点接收到有效电平的速度应当大于上拉节点与无效信号端导通的速度。

下拉模块40包括第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14和第十五晶体管M15。第十三晶体管M13的栅极与第二时钟信号端CLKB相连，第十三晶体管M13的第一级与所述移位寄存单元的输入端IN相连，第十三晶体管M13的第二极与上拉节点PU相连。第九晶体管M9的栅极和第一级均与第二时钟信号端CLKB相连，第九晶体管M9的第二极与第十五晶体管M15的栅极相连(该连接点形成下拉控制节点PD_CN)，第十五晶体管M15的第一极与第二时钟信号端CLKB相连；第十五晶体管M15的第二极与第十四晶体管M14的第一极相连(该连接节点形成下拉节点PD)；第十四晶体管M14的栅极与上拉节点PU相连，第十四晶体管M14的第二极与无效信号端VSS相连。第八晶体管M8的栅极与上拉节点PU相连，所述第八晶体管M8的第一极与第五晶体管M5的栅极相连，第八晶体管M8的第二极与无效信号端VSS相连。第十晶体管M10的栅极和第十一晶体管M11的栅极均与第十五晶体管M15的第二极相连，第十晶体管M10的第二极和第十一晶体管M11的第二极均与无效信号端VSS相连，第十晶体管M10的第一极与上拉节点PU相连，第十一晶体管M11的第一极与所述移位寄存单元的输出端OUT相连。第十二晶体管M12的栅极与第二时钟信号端CLKB相连，第十二晶体管M12的第一极与所述移位寄存单元的输出端OUT相连第十二晶体管M12的第二极与无效信号端VSS相连。

在本发明中，各晶体管均为N型薄膜晶体管，相应地，有效信号为高电平信号，无效信号为低电平信号；当然，各晶体管也可以为P型薄膜晶体管，相应地，有效信号为低电平信号，无效信号为高电平信号。

下面结合图6和图7介绍起始移位寄存单元的工作过程。其中，各晶体管为N型薄膜晶体管，有效信号为高电平信号。在t1阶段，输入端IN输入有效信号、第一时钟信号端CLKA输入无效信号；此时，第四晶体管M4开启，上拉节点PU接收到有效信号；同时，第八晶体管M8和第十四晶体管M14开启，从而使下拉控制节点PD_CN和下拉节点PD接收到无效信号；并且第五晶体管M5开启，以将第一时钟信号端CLKA和输出端OUT导通，输出端OUT输出无效信号。在t2阶段，输入端IN输入无效信号、第一时钟信号端CLKA输入有效信号、第二时钟信号端CLKB输入无效信号，此时，第四晶体管M4关断，上拉节点PU的电位在存储电容C1的自举作用下进一步升高，以使第五晶体管M5开启，从而使得第一时钟信号端CLKA与输出端OUT导通，输出端OUT输出有效信号。在t3阶段，复位端Reset输入有效信号、第一时钟信号端CLKA输入无效信号、第二时钟信号端CLKB输入有效信号，此时，第十二晶体管M12开启，将输出端OUT与无效信号端VSS导通；同时，第六晶体管M6和第七晶体管M7开启，从而将上拉节点PU和输出端OUT均与无效信号端导通；同时，第九晶体管M9、第十三晶体管M13和第十五晶体管M15开启，下拉节点PD接收到有效信号，从而将第十晶体管M10和第十一晶体管M11开启，也可以将上拉节点PU和输出端OUT均与无效信号端VSS导通，输出端OUT输出无效信号。在t4阶段，第一时钟信号端CLKA输入有效信号、第二时钟信号端CLKB和输入端IN输入无效信号，此时，第四晶体管M4、第九晶体管M9和第十五晶体管M15关断，但第十四晶体管M14、第十一晶体管M11和第十晶体管M10自身会发漏电，从而使得下拉节点PD与无效信号端导通；同时上拉节点PU和输出端OUT保持无效电位；在t5阶段，第一时钟信号端CLKA输入无效信号、第二时钟信号端CLKB输入有效信号，此时，第十二晶体管M12、第十三晶体管M13、第九晶体管M9和第十五晶体管M15开启，下拉节点PD接收到有效信号，从而将上拉节点PU和输出端OUT均与无效信号端VSS导通。之后循环进行t4和t5阶段的过程，输出端OUT持续输出低电平，直至输入端IN再次输入有效信号。

驱动移位寄存单元的工作过程与起始移位寄存单元的区别在于，驱动移位寄存单元的输入端IN至少接收到两次有效信号，输出端OUT至少输出两个有效信号。以驱动移位寄存单元的输入端IN接收到两次有效信号为例，如图9所示，在t1阶段，第一输入端口IN1和第二输入端口IN2中的至少一者输入有效信号，以使第一晶体管M1和第二晶体管M2中的至少一者开启，从而使得第三晶体管M3开启，上拉节点PU接收到有效信号，其余各晶体管的状态与起始移位寄存单元在t1阶段中相同。在t2阶段，第一晶体管M1和第二晶体管M2关闭，其余各晶体管的状态以及各节点电位与起始移位寄存单元在t2阶段相同。在t3阶段，第一输入端口IN1和第二输入端口IN2中的至少一者输入有效信号，以使第一晶体管M1和第二晶体管M2中的至少一者开启，从而使得第三晶体管M3开启，上拉节点PU接收到有效电位；同时，复位端Reset输入有效信号，从而将上拉节点PU和输出端OUT均与无效信号端VSS导通，且上拉节点PU与无效信号端VSS的导通速度小于上拉节点PU接收有效信号的速度，从而使得上拉节点PU在t3阶段能够达到有效电位，输出端OUT输出无效信号。在t4阶段，和t2阶段相同地，输出端OUT再次输出有效信号。在t4阶段之后，驱动移位寄存单元的第一晶体管M1和第二晶体管M2保持关断，其余各晶体管的状态与起始移位寄存单元的各晶体管在t3阶段之后的状态相同，从而使得驱动移位寄存单元在t4阶段之后保持输出无效信号，直至输入端IN再次输入有效信号。当然，驱动移位寄存单元的输入端IN还可以接收到三次有效信号，这种情况下，其信号时序与图9中相类似，不同之处在于输出端OUT会相应输出三个有效信号。

进一步地，为了便于向各个移位寄存单元的第一时钟信号端CLKA和第二时钟信号端CLKB提供信号，以使各个移位寄存单元能够进行上述工作过程，如图3所示，所述栅极驱动电路还包括第一时钟提供端CLK1和第二时钟提供端CLK2，第一时钟提供端CLK1和第二时钟提供端CLK2用于提供相位相反的时钟信号。奇数级起始移位寄存单元以及奇数级驱动移位寄存单元的第一时钟信号端CLKA均与第一时钟提供端CLK1相连，奇数级起始移位寄存单元以及奇数级驱动移位寄存单元的第二时钟信号端CLKB均与第二时钟提供端CLK2相连；偶数级起始移位寄存单元以及偶数级驱动移位寄存单元的第一时钟信号端CLKA均与第二时钟提供端CLK2相连，偶数级起始移位寄存单元以及偶数级驱动移位寄存单元的第二时钟信号端CLKB均与第二时钟提供端CLK2相连。当然，所述栅极驱动电路还可以包括用于提供无效信号的无效信号提供端VSS’，该无效信号提供端VSS’与各个移位寄存单元的无效信号端VSS相连。

作为本发明的第二个方面，提供一种上述栅极驱动电路的驱动方法，包括：在每个显示周期进行的以下驱动步骤：

向第1级至第N级驱动移位寄存单元的第二输入端口依次提供有效信号；之后，向第1级驱动移位寄存单元的第一输入端口和第N+1级驱动移位寄存单元的第二输入端口同时提供有效信号。

如上文所述，如果将驱动移位寄存单元在其第二输入端口接收到有效信号时所对应输出的有效信号记为第二有效信号，将其第一输入端口接收到有效信号且第二输入端口未接收到有效信号时所对应输出的有效信号记为第一有效信号；那么，每级驱动移位寄存单元输出的第二有效信号位于第一有效信号之前。并且，由于第m级驱动移位寄存单元的第二输入端口和第m-N级驱动移位寄存单元的第一输入端口均与第m-N-1级驱动移位寄存单元的输出相连，因此，当第m-N-1级驱动移位寄存单元输出第一有效信号时，第m-N级驱动移位寄存单元的第一输入端口和第m级驱动移位寄存单元的第二输入端口同时接收到有效信号，因此，第m-N级驱动移位寄存单元输出第一有效信号，以使第m-N行像素单元开启，此时源极驱动电路对第m-N行像素单元进行数据写入，使第m-N行像素单元进行显示；同时，第m级驱动移位寄存单元输出第二有效信号，以使第m行像素单元开启，从而使得写入第m-N行像素单元的数据信号同时也写入了第m行像素单元，相当于对第m行像素单元进行预充电。由于第m行和第m-N行像素单元的极性分布是相同的，因此，对第m行像素单元预充电时的信号与后续为该行像素单元写入用于显示的信号的极性相同，不会发生现有技术中的反向预充电，从而可以在提高数据信号写入速度的情况下保证显示效果。

当所述栅极驱动电路包括上述起始信号端、第一时钟提供端、第二时钟提供端，所述移位寄存单元包括第一时钟信号端、第二时钟信号端，且多个所述移位寄存单元中还包括所述N个级联的起始移位寄存单元时，所述驱动步骤包括：

向所述第一时钟提供端和第二时钟提供端分别提供相位相反的时钟信号，并在起始阶段，向所述起始信号端提供起始信号，其中，每个时钟信号在相邻两个阶段的相位相反，所述第一时钟提供端的时钟信号在所述起始阶段为无效信号；以使得第1级至第N级驱动移位寄存单元的第二输入端口依次提供有效信号，并且第1级驱动移位寄存单元的第一输入端口和第N+1级驱动移位寄存单元的第二输入端口在第N级驱动移位寄存单元的第二输入端口接收到有效信号之后，同时接收到有效信号。

对于图2中的点反转的驱动方式，本发明中的栅极驱动电路的结构优选采用图3中的结构，即上述N＝2。下面根据起始移位寄存单元和驱动移位寄存单元的工作原理对图3中的栅极驱动电路的工作过程进行具体说明。

如图4所示，在第①阶段(起始阶段)，起始信号端STV提供有效信号；对于第1级起始移位寄存单元S_SR1而言，其输入端IN在第②阶段接收到有效信号，从而使得上拉节点PU接收有效信号。在第②阶段，第1级起始移位寄存单元S_SR1的第一时钟信号端CLKA接收到第一时钟提供端CLK1提供的有效信号，同时，上拉模块20根据上拉节点PU的有效电位将输出端OUT与第一时钟信号端CLKA导通，以使输出端OUT输出有效信号。在第②阶段之后，第1级起始移位寄存单元S_SR1持续输出无效信号，直至下一显示周期。

对于第2级起始移位寄存单元S_SR2：在第②阶段，第2级起始移位寄存单元S_SR2的输入端IN接收到第1级起始移位寄存单元S_SR1输出的有效信号，从而使S_SR2的上拉节点PU接收到有效信号。在第③阶段，第2级起始移位寄存单元S_SR2的第一时钟信号端CLKA接收到第二时钟提供端CLK2提供的有效信号；同时，输出端OUT与第一时钟信号端CLKA导通，从而输出有效信号。第③阶段之后，第2级起始移位寄存单元S_SR2持续输出无效信号，直至下一显示周期。

对于第1级驱动移位寄存单元D_SR1：在第①阶段，该第1级驱动移位寄存单元D_SR1的第二输入端口IN2接收到起始信号端STV的有效信号，从而使得第1级驱动移位寄存单元D_SR1的上拉节点PU接收到有效信号。在第②阶段，第1级驱动移位寄存单元D_SR1的第一时钟信号端CLKA接收到第一时钟提供端CLK1提供的有效信号；同时上拉模块20根据上拉节点PU的有效电位将输出端OUT与第一时钟信号端CLKA导通，以使输出端OUT输出有效信号(该有效信号可看作第二有效信号)。在第③阶段，该第1级驱动移位寄存单元D_SR1的第一输入端口IN2接收到第2级起始移位寄存单元S_SR2输出的有效信号，从而使得第1级驱动移位寄存单元的上拉节点PU再次接收到有效信号；同时，第1级驱动移位寄存单元D_SR1的复位端和下拉节点PD接收到有效信号，以使得第1级驱动移位寄存单元D_SR1输出无效信号。在第④阶段，第1级驱动移位寄存单元D_SR1的第一时钟信号端CLKA接收到第一时钟提供端CLK1提供的有效信号，同时上拉模块20根据上拉节点PU的有效电位将输出端OUT与第一时钟信号端CLKA导通，以使输出端OUT输出有效信号(该有效信号可看作第一有效信号)。在第④阶段之后，第1级驱动移位寄存单元D_SR1的下拉节点PD交替处于有效电位和无效电位，且上拉节点PU和输出端OUT不再接收到有效信号，从而使得输出端OUT持续输出无效信号，直至下一显示周期。

对于第2级驱动移位寄存单元D_SR2：在第②阶段，该第2级驱动移位寄存单元D_SR2的第二输入端口IN2接收到第1级起始移位寄存单元S_SR1输出的有效信号，从而使第2级驱动移位寄存单元D_SR2的上拉节点PU接收到有效信号。在第③阶段，第2级驱动移位寄存单元D_SR2的第一时钟信号端CLKA接收到第二时钟提供端CLK2提供的有效信号；同时上拉模块20根据上拉节点PU的电位将输出端OUT与第一时钟信号端CLKA导通，以使输出端OUT输出有效信号(该有效信号可看作第二有效信号)。在第④阶段，该第2级驱动移位寄存单元D_SR2的第一输入端口IN1接收到第1级驱动移位寄存单元D_SR1输出的第一有效信号，从而使得第2级驱动移位寄存单元D_SR2的上拉节点PU再次接收到有效信号。在第⑤阶段，第2级驱动移位寄存单元的第一时钟信号端CLKA接收到有效信号，上拉模块根据上拉节点PU的有效电位将输出端OUT与第一时钟信号端CLKA导通，以使输出端OUT输出有效信号(该有效信号可看作第一有效信号)。在第⑤阶段之后，第2级驱动移位寄存单元D_SR2的输出端OUT持续输出无效信号，直至下一显示周期。

对于第3级驱动移位寄存单元：在第③阶段，该第3级驱动移位寄存单元D_SR3的第二输入端口IN2接收到第2级驱动移位寄存单元D_SR2输出的第二有效信号，从而使第3级驱动移位寄存单元D_SR3的上拉节点PU接收到有效信号。在第④阶段，第3级驱动移位寄存单元D_SR3的第一时钟信号端CLKA接收到第一时钟提供端CLK1提供的有效电平；同时，上拉模块20根据上拉节点PU的有效电位将输出端OUT与第一时钟信号端CLKA导通，以使输出端OUT输出有效信号(该有效信号可看作第二有效信号)。在第⑤阶段，第3级驱动移位寄存单元D_SR3的第一输入端口IN2接收到第2级驱动移位寄存单元D_SR2输出的第一有效信号，以使第3级驱动移位寄存单元D_SR3的上拉节点PU再次接收到有效信号。在第⑥阶段，第3级驱动移位寄存单元D_SR3的第一时钟信号端CLKA接收到第一时钟提供端CLK1提供的有效信号；同时，上拉模块根据上拉节点PU的有效电位将输出端OUT与第一时钟信号端OUT导通，以使得输出端OUT输出有效信号。在第⑥阶段之后，第3级驱动移位寄存单元D_SR3的输出端OUT持续输出无效信号，直至下一显示周期。

对于第4级驱动移位寄存单元D_SR4：在第②阶段和第④阶段，该第4级驱动移位寄存单元D_SR4的第二输入端口IN2分别接收到第1级驱动移位寄存单元D_SR1输出的第二有效信号和第一有效信号，和第2级驱动移位寄存单元D_SR2相类似地，第4级驱动移位寄存单元在第③阶段和第⑤阶段分别输出两个有效信号(该两个有效信号均是在第4级驱动移位寄存单元D_SR4的第二输入端口IN2接收到有效信号后输出的，可均看作第二有效信号)。在第⑥阶段，第4级驱动移位寄存单元D_SR4的第一输入端口IN1接收到第3级驱动移位寄存单元D_SR3输出的第一有效信号，使其上拉节点PU第三次接收到有效信号。在第⑦阶段，第4级驱动移位寄存单元D_SR4的第一时钟信号端CLKA接收到第二时钟提供端CLK2提供的有效信号；同时上拉模块根据上拉节点PU的有效电位将输出端OUT与第一时钟信号端CLKA导通，以使输出端OUT输出有效信号(该有效信号可看作第一有效信号)。之后，第4级驱动移位寄存单元D_SR4的输出端OUT持续输出无效信号，直至下一显示周期。

以此类推，第5级及其之后的每级驱动电位寄存单元均输出三个有效电平，其中前两个有效信号均可以看作第二有效信号，第三个有效信号可看作第一有效信号。

可以看出，第3级驱动移位寄存单元输出第二驱动信号以对第2行像素单元进行预充电时，第1级驱动移位寄存单元输出第一驱动信号以对第1行像素单元写入数据信号以进行显示时，第3行像素单元预充电时接收到的信号与第1行进行显示时接收到的信号相同，而第1行和第3行像素单元的极性分布是相同的，因此，在第3行像素单元进行显示之前可以进行预充电，从而提高其显示时的信号写入速度。类似地，对于第4级及之后的每级驱动移位寄存单元，其输出每个第二有效信号时，都可以对相应的一行像素单元进行预充电，且预充电时写入像素单元的信号极性与该行在后续显示时所需要的信号极性是相同的，从而提高显示时的信号写入速度。

作为本发明的第三个方面，提供一种显示基板，包括多行像素单元和上述栅极驱动电路，所述栅极驱动电路的多级驱动移位寄存单元和多行像素单元一一对应。具体地，显示基板设置在衬底上的多条栅线和多条数据线，多条栅线和多条数据线相互交叉，以限定出多个像素单元。所述栅极驱动电路可以设置在所述衬底上，每级移位寄存单元的输出端与相应一行像素单元所对应的栅线相连。

作为本发明的第四个方面，提供一种显示装置，包括上述显示基板。由于所述栅极驱动电路中，第m-N级驱动移位寄存单元输出第一有效信号时，第m级驱动移位寄存单元输出第二有效信号，因此，在m-N行像素单元进行显示时，可以对第m行像素单元进行预充电，从而提高第m行显示时的信号写入速度，有利于实现大尺寸和高分辨率的显示装置，并且，由于第m行和第m-N行像素单元的极性分布是相同的，因此，对第m行像素单元预充电时的信号与后续为该行像素单元写入用于显示的信号的极性相同，不会发生现有技术中的反向预充电，从而可以在提高数据信号写入速度的情况下保证显示效果。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (15)

1.一种栅极驱动电路，包括多个移位寄存单元和用于提供无效信号的无效信号提供端，所述无效信号提供端与各个所述移位寄存单元的无效信号端相连，多个所述移位寄存单元中包括多个级联的驱动移位寄存单元，每级驱动移位寄存单元均用于驱动显示基板的一行像素单元，其特征在于，多级驱动移位寄存单元被分为多组，每组包括连续的N级驱动移位寄存单元，N为大于1的整数；任意两组中位置相同的两级驱动移位寄存单元所驱动的两行像素单元的极性分布相同；

所述移位寄存单元包括输入端和输出端，所述驱动移位寄存单元的输入端包括第一输入端口和第二输入端口，所述驱动移位寄存单元用于在其第一输入端口和第二输入端口中的至少一者接收到有效信号后输出有效信号；

任意相邻两级驱动移位寄存单元中，下一级驱动移位寄存单元的第一输入端口与上一级驱动移位寄存单元的输出端相连；第m级驱动移位寄存单元的第二输入端口与第m-N-1级驱动移位寄存单元的输出端相连；其中，m为大于N+1且小于等于驱动移位寄存单元总数的整数。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括用于提供起始信号的起始信号端，多个所述移位寄存单元中还包括N个级联的起始移位寄存单元；

第一级起始移位寄存单元的输入端与所述起始信号端相连，第一级起始移位寄存单元之后的每级起始移位寄存单元的输入端均与其上一级起始移位寄存单元的输出端相连，以使所述起始信号端输入起始信号后，多级所述起始移位寄存单元依次输出有效信号；

第一级驱动移位寄存单元的第二输入端口与所述起始信号端相连，第一级驱动移位寄存单元的第一输入端口与最后一级起始移位寄存单元的输出端相连；

第n级驱动移位寄存单元的第二输入端口与第n-1级起始移位寄存单元的输出端相连，1＜n≤N+1。

3.根据权利要求1或2所述的栅极驱动电路，其特征在于，当任意相邻一列像素单元中每相邻两个像素单元的极性均相反时，所述N为2。

4.根据权利要求2所述的栅极驱动电路，其特征在于，所述移位寄存单元还包括复位端，所述移位寄存单元用于在其复位端接收到有效信号时输出无效信号；

任意相邻的两级起始移位寄存单元中，上一级起始移位寄存单元的复位端与下一级起始移位寄存单元的输出端相连，最后一级起始移位寄存单元的复位端与第一级驱动移位寄存单元的输出端相连；任意相邻的两级驱动移位寄存单元中，上一级驱动移位寄存单元的复位端与下一级驱动移位寄存单元的输出端相连。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述移位寄存单元还包括第一时钟信号端、输入模块、上拉模块和复位模块；

所述输入模块分别与所述移位寄存单元的输入端和上拉节点相连，用于在所述输入端接收到有效信号时为所述上拉节点提供有效信号，所述上拉节点为所述输入模块与所述上拉模块的连接节点；

所述上拉模块分别与所述上拉节点、所述第一时钟信号端和所述移位寄存单元的输出端相连，用于在所述上拉节点接收到有效信号时，将所述第一时钟信号端和所述输出端导通；

所述复位模块分别与所述移位寄存单元的复位端、上拉节点、所述移位寄存单元的输出端和所述无效信号端相连，用于在所述复位端接收到有效信号时，将所述上拉节点、所述移位寄存单元的输出端均与所述无效信号端导通。

6.根据权利要求5所述的栅极驱动电路，其特征在于，所述移位寄存单元还包括第二时钟信号端和下拉模块；

所述下拉模块分别与所述第二时钟信号端、所述上拉节点和所述移位寄存单元的输出端相连，用于在所述第二时钟信号端接收到有效信号时，将所述上拉节点和所述输出端均与所述无效信号端导通。

7.根据权利要求6所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括第一时钟提供端和第二时钟提供端，所述第一时钟提供端和第二时钟提供端用于提供相位相反的时钟信号；

奇数级起始移位寄存单元以及奇数级驱动移位寄存单元的第一时钟信号端均与所述第一时钟提供端相连，奇数级起始移位寄存单元以及奇数级驱动移位寄存单元的第二时钟信号端均与所述第二时钟提供端相连；偶数级起始移位寄存单元以及偶数级驱动移位寄存单元的第一时钟信号端均与所述第二时钟提供端相连，偶数级起始移位寄存单元以及偶数级驱动移位寄存单元的第二时钟信号端均与所述第二时钟提供端相连。

8.根据权利要求5所述的栅极驱动电路，其特征在于，所述驱动移位寄存单元的输入模块包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的栅极和第一极均与所述第一输入端口相连，所述第二晶体管的栅极和第一极均与所述第二输入端口相连，所述第一晶体管的第二极和所述第二晶体管的第二极相连，所述第三晶体管的第一极和栅极均与所述第二晶体管的第二极相连，所述第三晶体管的第二极与所述驱动移位寄存单元的上拉节点相连；

所述起始移位寄存单元的输入模块包括第四晶体管，所述第四晶体管的栅极和第一极均与所述起始移位寄存单元的输入端相连，所述第四晶体管的第二极与所述起始移位寄存单元的上拉节点相连。

9.根据权利要求5所述的栅极驱动电路，其特征在于，所述上拉模块包括第五晶体管和存储电容，所述存储电容的第一端与所述移位寄存单元的上拉节点相连，所述存储电容的第二端与所述移位寄存单元的输出端相连，所述第五晶体管的栅极与所述存储电容的第一端相连，所述第五晶体管的第一极与所述第一时钟信号端相连，所述第五晶体管的第二极与所述移位寄存单元的输出端相连。

10.根据权利要求5所述的栅极驱动电路，其特征在于，所述复位模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极和第七晶体管的栅极均与所述移位寄存单元的复位端相连，所述第六晶体管的第一极与所述移位寄存单元的上拉节点相连，所述第七晶体管的第一极与所述移位寄存单元的输出端相连，所述第六晶体管的第二极和第七晶体管的第二极均与所述无效信号端相连。

11.根据权利要求6所述的栅极驱动电路，其特征在于，所述下拉模块包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管和第十五晶体管，

所述第十三晶体管的栅极与所述第二时钟信号端相连，所述第十三晶体管的第一级与所述移位寄存单元的输入端相连，所述第十三晶体管的第二极与所述上拉节点相连；

所述第九晶体管的栅极和第一级均与所述第二时钟信号端相连，所述第九晶体管的第二极与所述第十五晶体管的栅极相连，所述第十五晶体管的第一极与所述第二时钟信号端相连；所述第十五晶体管的第二极与第十四晶体管的第一极相连；所述第十四晶体管的栅极与所述上拉节点相连，所述第十四晶体管的第二极与所述无效信号端相连；

所述第八晶体管的栅极与所述上拉节点相连，所述第八晶体管的第一极与所述第十五晶体管的栅极相连，所述第八晶体管的第二极与所述无效信号端相连；

所述第十晶体管的栅极和所述第十一晶体管的栅极均与所述第十五晶体管的第二极相连，所述第十晶体管的第一极与所述上拉节点相连，所述第十一晶体管的第一极与所述移位寄存单元的输出端相连，所述第十晶体管的第二极和所述第十一晶体管的第二极均与所述无效信号端相连；

所述第十二晶体管的栅极与所述第二时钟信号端相连，所述第十二晶体管的第一极与所述移位寄存单元的输出端相连，所述第十二晶体管的第二极与所述无效信号端相连。

12.一种显示基板，其特征在于，包括多行像素单元和权利要求1至11中任意一项所述的栅极驱动电路，所述栅极驱动电路的多级驱动移位寄存单元与多行所述像素单元一一对应。

13.一种显示装置，其特征在于，包括权利要求12所述的显示基板。

14.一种权利要求1至11中任意一项所述的栅极驱动电路的驱动方法，其特征在于，包括：在每个显示周期进行的以下驱动步骤：

向第1级至第N级驱动移位寄存单元的第二输入端口依次提供有效信号；之后，向第1级驱动移位寄存单元的第一输入端口和第N+1级驱动移位寄存单元的第二输入端口同时提供有效信号。

15.根据权利要求14所述的驱动方法，其特征在于，当所述栅极驱动电路还包括起始信号端、第一时钟提供端、第二时钟提供端，所述移位寄存单元包括第一时钟信号端、第二时钟信号端，且多个所述移位寄存单元中还包括所述N个级联的起始移位寄存单元时，所述驱动步骤包括：

向所述第一时钟提供端和第二时钟提供端分别提供相位相反的时钟信号，并在起始阶段，向所述起始信号端提供有效信号，其中，每个时钟信号在相邻两个阶段的相位相反，所述第一时钟提供端的时钟信号在所述起始阶段为无效信号。