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JP6652515B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
電力変換等に用いられる半導体装置として、ＩＧＢＴ(Insulated Gate Bipolar Transistor）にＦＷＤ(Free Wheeling Diode)を内蔵させたＲＣ−ＩＧＢＴ（Reverse Conducting Insulated. Gate Bipolar Transistor）がある。この半導体装置について、アバランシェ耐量が高いことが望ましい。
特開２０１３−１３８０６９号公報
本発明が解決しようとする課題は、アバランシェ耐量を向上できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、複数の第１領域と、複数の第２領域と、第１導電形の第８半導体領域と、第２導電形の第９半導体領域と、第１導電形の第１０半導体領域と、複数の第２電極と、第３電極と、を有する。前記複数の第１領域のそれぞれは、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、ゲート電極と、を有する。前記第１半導体領域は、前記第１電極の上に設けられている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記第４半導体領域は、前記第３半導体領域の上に設けられている。前記ゲート電極は、前記第２半導体領域の上に設けられている。前記ゲート電極は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面している。前記複数の第１領域は、前記第２方向と、前記第１方向および前記第２方向に対して垂直な第３方向と、において互いに離間して設けられている。前記複数の第２領域のそれぞれは、第２導電形の第５半導体領域と、第２導電形の第６半導体領域と、第１導電形の第７半導体領域と、を有する。前記第５半導体領域は、前記第１電極の上に設けられている。前記第６半導体領域は、前記第５半導体領域の上に設けられている。前記第７半導体領域は、前記第６半導体領域の上に設けられている。前記複数の第２領域は、前記第２方向および前記第３方向において互いに離間して設けられている。前記複数の第２領域は、前記第２方向において前記複数の第１領域と交互に設けられている。前記第８半導体領域は、前記第３方向において前記第１半導体領域同士の間および前記第５半導体領域同士の間に設けられている。前記第８半導体領域は、前記複数の第１半導体領域と電気的に接続されている。前記第９半導体領域は、前記第８半導体領域の上に設けられている。前記第１０半導体領域は、前記第９半導体領域の上に設けられている。前記複数の第２電極は、前記複数の第３半導体領、前記複数の第４半導体領域、および前記複数の第７半導体領域の上に設けられている。前記複数の第２電極は、前記複数の第４半導体領域および前記複数の第７半導体領域と電気的に接続されている。前記第３電極は、配線部を有する。前記配線部は、前記第１０半導体領域の上に第１絶縁層を介して設けられている。前記配線部は、前記第２電極同士の間に位置する。前記第３電極は、前記複数の第２電極と離間して設けられている。前記第３電極は、前記複数のゲート電極と電気的に接続されている。前記第１０半導体領域は、前記第３方向において前記複数の第１領域のうち隣り合う前記第１領域のうちの一方の前記ゲート電極と他方の前記ゲート電極に挟まれている。
実施形態に係る半導体装置の平面図である。 図１のＡ−Ａ’断面を含む斜視断面図である。 図１のＢ−Ｂ’断面を含む斜視断面図である。 図１のＣ−Ｃ’断面を含む斜視断面図である。 実施形態に係る半導体装置の下面の構造を表す平面図である。 参考例に係る半導体装置の下面の構造を表す平面図である。 実施形態に係る半導体装置の特性を表すグラフである。 実施形態に係る他の半導体装置の下面の構造を表す平面図である。 実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。 実施形態の第２変形例に係る半導体装置の下面の構造を表す平面図である。 図１０のＡ−Ａ’断面を含む斜視断面図である。 図１０のＢ−Ｂ’断面を含む斜視断面図である。 実施形態の第３変形例に係る半導体装置の下面の構造を表す平面図である。 図１３のＡ−Ａ’断面を含む斜視断面図である。 実施形態の第４変形例に係る半導体装置の下面の構造を表す平面図である。 図１５のＡ−Ａ’断面を含む斜視断面図である。 実施形態の第５変形例に係る半導体装置の下面の構造を表す平面図である。 図１７のＡ−Ａ’断面を含む斜視断面図である。 実施形態の第６変形例に係る半導体装置の下面の構造を表す平面図である。 実施形態の第７変形例に係る半導体装置の下面の構造を表す平面図である。 図２０のＡ−Ａ’断面を含む斜視断面図である。 実施形態の第８変形例に係る半導体装置の下面の構造を表す平面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｐ＋形コレクタ領域１から半導体層１０（ｎ−形半導体領域１１）に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第３方向）およびＹ方向（第２方向）とする。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形（第１導電形）とｎ形（第２導電形）を反転させて各実施形態を実施してもよい。
図１は、実施形態に係る半導体装置１００の平面図である。
図２は、図１のＡ−Ａ’断面を含む斜視断面図である。
図３は、図１のＢ−Ｂ’断面を含む斜視断面図である。
図４は、図１のＣ−Ｃ’断面を含む斜視断面図である。
図５は、実施形態に係る半導体装置１００の下面の構造を表す平面図である。
なお、図２では、エミッタ電極３１が透過して表されている。
半導体装置１００は、ＲＣ−ＩＧＢＴである。
図１〜図５に表すように、半導体装置１００は、ｐ＋形コレクタ領域１（第１半導体領域）と、ｎ＋形カソード領域２（第５半導体領域）と、ｎ形バッファ領域３と、ｐ形ベース領域５（第３半導体領域）と、ｎ＋形エミッタ領域６（第４半導体領域）と、ｐ＋形コンタクト領域７と、ｐ形アノード領域８（第７半導体領域）と、ｐ＋形アノード領域９と、ｎ−形半導体層１０と、ｐ＋形半導体領域１４（第８半導体領域）と、ｐ＋形半導体領域１５（第１０半導体領域）と、ゲート電極２０と、ゲート絶縁層２１と、フィールドプレート電極２５（第４電極）と、絶縁層２６（第２絶縁層）と、絶縁層２７（第１絶縁層）と、コンタクト部２８と、コレクタ電極３０（第１電極）と、エミッタ電極３１（第２電極）と、ゲートパッド３２（第３電極）と、を有する。
図１に表すように、半導体装置１００は、複数のＩＧＢＴ領域Ｒ１（第１領域）と、複数のＦＷＤ領域Ｒ２（第２領域）と、を有する。複数のＩＧＢＴ領域Ｒ１は、Ｘ方向およびＹ方向において、互いに離間して設けられている。複数のＦＷＤ領域Ｒ２は、Ｘ方向およびＹ方向において、互いに離間して設けられている。ＩＧＢＴ領域Ｒ１とＦＷＤ領域Ｒ２は、Ｙ方向において交互に設けられている。
図１に表すように、エミッタ電極３１およびゲートパッド３２は、半導体装置１００の上面に、互いに離間して設けられている。エミッタ電極３１は、Ｘ方向において複数設けられている。また、それぞれのエミッタ電極３１は、Ｙ方向において交互に設けられたＩＧＢＴ領域Ｒ１およびＦＷＴ領域Ｒ２の上に設けられている。ゲートパッド３２は、複数のエミッタ電極３１を囲む配線部３２ａを有する。
配線部３２ａの一部は、エミッタ電極３１同士の間をＹ方向に延びている。配線部３２ａの当該一部は、Ｚ方向から見た場合、Ｘ方向において隣り合うＩＧＢＴ領域Ｒ１同士の間およびＦＷＤ領域Ｒ２同士の間に位置している。
図２に表すように、コレクタ電極３０は、半導体装置１００の下面に設けられている。ｐ＋形コレクタ領域１およびｎ＋形カソード領域２は、コレクタ電極３０の上に設けられ、コレクタ電極３０と電気的に接続されている。ｎ形バッファ領域３は、ｐ＋形コレクタ領域１およびｎ＋形カソード領域２の上に設けられている。
ｎ−形半導体層１０は、ｎ形バッファ領域３の上に設けられている。ｎ−形半導体層１０は、ｐ＋形コレクタ領域１の上に位置するｎ−形半導体領域１１（第２半導体領域）と、ｎ＋形カソード領域２の上に位置するｎ−形半導体領域１２（第６半導体領域）と、を有する。
ｐ形ベース領域５およびゲート電極２０は、ｎ−形半導体領域１１の上に設けられている。ゲート電極２０は、Ｙ方向において、ゲート絶縁層２１を介してｐ形ベース領域５と対面している。ｎ＋形エミッタ領域６およびｐ＋形コンタクト領域７は、ｐ形ベース領域５の上に選択的に設けられている。
ｐ形アノード領域８およびフィールドプレート電極２５は、ｎ−形半導体領域１２の上に設けられている。フィールドプレート電極２５は、Ｙ方向において、絶縁層２６を介してｐ形アノード領域８と対面している。ｐ＋形アノード領域９は、ｐ形アノード領域８の上に選択的に設けられている。
エミッタ電極３１は、ｐ形ベース領域５、ｎ＋形エミッタ領域６、ｐ＋形コンタクト領域７、ｐ形アノード領域８、ｐ＋形アノード領域９、およびフィールドプレート電極２５の上に設けられ、これらと電気的に接続されている。ゲート電極２０とエミッタ電極３１との間には絶縁層２７が設けられ、これらの電極は電気的に分離されている。
ｐ形ベース領域５、ｎ＋形エミッタ領域６、ｐ＋形コンタクト領域７、ｐ形アノード領域８、ｐ＋形アノード領域９、ゲート電極２０、およびフィールドプレート電極２５は、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。
ＩＧＢＴ領域Ｒ１は、上述した、ｐ＋形コレクタ領域１、ｎ形バッファ領域３の一部、ｎ−形半導体領域１１、ｐ形ベース領域５、ｎ＋形エミッタ領域６、ｐ＋形コンタクト領域７、ゲート電極２０、ゲート絶縁層２１、および絶縁層２７を有する。
ＦＷＤ領域Ｒ２は、上述した、ｎ＋形カソード領域２、ｎ形バッファ領域３の他の一部、ｎ−形半導体領域１２、ｐ形アノード領域８、ｐ＋形アノード領域９、フィールドプレート電極２５、および絶縁層２６を有する。
図３および図４に表すように、ｐ＋形半導体領域１４は、Ｘ方向において、ｐ＋形コレクタ領域１同士の間およびｎ＋形カソード領域２同士の間に設けられている。ｎ−形半導体層１０は、ｐ＋形半導体領域１４の上に設けられたｎ−形半導体領域１３（第９半導体領域）をさらに有する。
ｐ＋形半導体領域１５は、ｎ−形半導体領域１３の上に設けられている。また、ｐ＋形半導体領域１５は、Ｘ方向において、ｐ形ベース領域５同士の間、ｐ形アノード領域８同士の間、ゲート電極２０同士の間、およびフィールドプレート電極２５同士の間に設けられている。ｐ＋形半導体領域１５は、Ｙ方向においてｐ形ベース領域５およびｐ形アノード領域８と接しており、これらの半導体領域を介してエミッタ電極３１と電気的に接続されている。
ｐ＋形半導体領域１５のＺ方向における長さは、ゲート電極２０のＺ方向における長さより長く、フィールドプレート電極２５のＺ方向における長さよりも長い。また、ｐ＋形半導体領域１５の下端は、ゲート絶縁層２１の下端および絶縁層２６の下端よりも下方に位置している。
ｐ＋形半導体領域１４のｐ形不純物濃度は、ｐ＋形コレクタ領域１のｐ形不純物濃度と同じでも良いし、異なっていても良い。また、ｐ＋形コレクタ領域１とｐ＋形半導体領域１４とは、一体に形成されても良いし、別々に形成されても良い。
ｐ＋形半導体領域１５の上には、ゲート電極２０と電気的に接続されたコンタクト部２８が、絶縁層２７を介して設けられている。配線部３２ａの一部は、コンタクト部２８の上に設けられ、コンタクト部２８と電気的に接続されている。すなわち、各ＩＧＢＴ領域Ｒ１のゲート電極２０は、コンタクト部２８を介して、図１に表したゲートパッド３２と電気的に接続されている。
図５に表すように、ｐ＋形半導体領域１４は、ｐ＋形コレクタ領域１同士の間およびｎ＋形カソード領域２同士の間をＹ方向に延びている。このｐ＋形半導体領域１４によって、Ｙ方向に並べられた複数のｐ＋形コレクタ領域１同士が電気的に接続されている。複数のｐ＋形コレクタ領域１、複数のｎ＋形カソード領域２、およびｐ＋形半導体領域１４の周りには、例えば、ｎ形バッファ領域３の一部が設けられている。
ここで、各構成要素の材料の一例を説明する。
ｐ＋形コレクタ領域１、ｎ＋形カソード領域２、ｎ形バッファ領域３、ｐ形ベース領域５、ｎ＋形エミッタ領域６、ｐ＋形コンタクト領域７、ｐ形アノード領域８、ｐ＋形アノード領域９、およびｎ−形半導体層１０は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極２０、フィールドプレート電極２５、およびコンタクト部２８は、ポリシリコンなどの導電材料を含む。ゲート絶縁層２１、絶縁層２６、絶縁層２７は、酸化シリコンなどの絶縁材料を含む。コレクタ電極３０、エミッタ電極３１、およびゲートパッド３２は、アルミニウムなどの金属を含む。
次に、半導体装置１００の動作について説明する。
エミッタ電極３１に対してコレクタ電極３０に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加されると、ｐ形ベース領域５のゲート絶縁層２１近傍の領域にチャネル（反転層）が形成され、ＩＧＢＴ領域Ｒ１がオン状態となる。このとき、電子が、このチャネルを通ってｎ＋形エミッタ領域６からｎ−形半導体層１０に注入され、正孔が、ｐ＋形コレクタ領域１からｎ−形半導体層１０に注入される。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域５におけるチャネルが消滅し、ＩＧＢＴ領域Ｒ１がオフ状態になる。
複数の半導体装置１００によって例えばブリッジ回路が構成されている場合、１つの半導体装置１００がオン状態からオフ状態に切り替わると、ブリッジ回路のインダクタンス成分により、別の半導体装置１００のエミッタ電極３１に誘導起電力が加わる。これにより、この別の半導体装置１００において、ＦＷＤ領域Ｒ２が動作し、ｐ形ベース領域５（ｐ＋形コンタクト領域７）からｎ−形半導体層１０へ正孔が注入され、ｎ＋形カソード領域２からｎ−形半導体層１０へ電子が注入される。
ここで、本実施形態による効果について、図６を参照しつつ説明する。
図６は、参考例に係る半導体装置１１０の下面の構造を表す平面図である。
図６に表すように、半導体装置１１０は、半導体装置１００との比較において、ｐ＋形半導体領域１４を有しておらず、代わりにｎ形バッファ領域３の一部がｐ＋形コレクタ領域１同士の間およびｎ＋形カソード領域２同士の間に設けられている。また、図６には表されていないが、半導体装置１１０では、図３および図４に表したｐ＋形半導体領域１５が設けられていない。
半導体装置１００および１１０をターンオフした際に、誘導起電力などによってエミッタ電極３１に対してコレクタ電極３０に大きな電圧が印加されると、半導体装置１００および１１０はアバランシェ状態に遷移する。このとき、ゲート絶縁層２１の底部や絶縁層２６の底部でインパクトイオン化が発生し、ｎ−形半導体層１０で電子および正孔が生成される。生成された電子は、コレクタ電極３０に向けてドリフトし、ｎ−形半導体層１０のコレクタ電極３０側の電位を低下させる。その際、ｎ−形半導体領域１１とｐ＋形コレクタ領域１との間の内蔵電位が低下することで、ｐ＋形コレクタ領域１からｎ−形半導体領域１１へ正孔が注入され、半導体装置１００および１１０を電流が流れる。
インパクトイオン化の生じやすさは、ゲート絶縁層２１および絶縁層２６の深さや形状などのばらつきにより、ゲート絶縁層２１および絶縁層２６ごとに異なる。一部のゲート絶縁層２１および絶縁層２６に集中的にインパクトイオン化が発生すると、その近傍のｐ＋形コレクタ領域１（ＩＧＢＴ領域Ｒ１）に集中的に電流が流れ、電流フィラメントが生じる。
電流フィラメントが発生した場所では、時間の経過とともに温度が上昇していく。温度が上昇すると、キャリアの平均自由行程が短くなるため、インパクトイオン化が生じにくくなる。従って、温度が上昇すると、電流フィラメントは、隣接する温度が低い領域に移動していく。
一方、下面にｎ＋形カソード領域２が設けられたＦＷＤ領域Ｒ２では、コレクタ電極３０からの正孔の注入が生じないため、電流フィラメントはＦＷＤ領域Ｒ２へは移動しない。従って、参考例に係る半導体装置１１０の場合、電流フィラメントは、ＩＧＢＴ領域Ｒ１内を移動し続ける。
例えば、ＩＧＢＴ領域Ｒ１の中心側の温度が上昇してくると、電流フィラメントの一部は、ＦＷＤ領域Ｒ２との境界近傍に向けて移動する。このとき、電流フィラメントは、ＦＷＤ領域Ｒ２へ移動せず、また、温度が上昇したＩＧＢＴ領域Ｒ１の中心側へも移動しないため、ＦＷＤ領域Ｒ２との境界近傍で発生し続ける。この結果、電流フィラメントによって、ＦＷＤ領域Ｒ２との境界近傍の温度が上昇し続け、最終的に熱暴走によって半導体装置１１０が破壊されてしまう。
これに対して、本実施形態に係る半導体装置１００では、Ｘ方向においてｐ＋形コレクタ領域１同士の間およびｎ＋形カソード領域２同士の間にｐ＋形半導体領域１４が設けられ、ｐ＋形半導体領域１４によって、複数のｐ＋形コレクタ領域１同士が電気的に接続されている。また、ｐ＋形半導体領域１４の上方には、エミッタ電極３１と電気的に接続されたｐ＋形半導体領域１５が設けられている。
ｐ＋形半導体領域１４が設けられていることで、ｐ＋形半導体領域１４を通してコレクタ電極３０からｎ−形半導体層１０へ正孔が注入される。このため、電流フィラメントが、ＩＧＢＴ領域Ｒ１の外側のｐ＋形半導体領域１４へ移動し、他のＩＧＢＴ領域Ｒ１へ移動できるようになる。さらに、ｐ＋形半導体領域１４の上方にｐ＋形半導体領域１５が設けられている場合、ｎ−形半導体領域１３とｐ＋形半導体領域１５との間のｐｎ接合面でインパクトイオン化が生じるため、ｐ＋形半導体領域１４が設けられた領域へ電流フィラメントが移動し易くなる。このため、半導体装置１００における局所的な温度の上昇が抑制され、電流フィラメントによって半導体装置１００が破壊される可能性を低減することができる。すなわち、アバランシェ耐量が向上する。
また、ｐ＋形半導体領域１５の上に絶縁層２７を介してゲートパッド３２の配線部３２ａが設けられ、この配線部３２ａと各ＩＧＢＴ領域Ｒ１のゲート電極２０とが電気的に接続されることで、ゲートパッド３２のパッド部分と各ゲート電極２０との間の距離を短くすることができる。このため、パッド部分に電圧が印加された際のゲート電極２０への信号の遅延を抑制することができる。
以上の通り、本実施形態によれば、アバランシェ耐量を向上させつつ、ゲート信号の遅延を抑制することができる。
また、ｐ＋形半導体領域１５のｐ形不純物濃度が、ｐ形ベース領域５のｐ形不純物濃度より高く、ｐ形アノード領域８のｐ形不純物濃度より高いことで、ｐ＋形半導体領域１５近傍で電流フィラメントが発生した場合に、正孔がより短い時間でエミッタ電極３１へ排出される。このため、ｐ形ベース領域５の電位の上昇が抑制され、ｎ＋形エミッタ領域６、ｐ形ベース領域５、およびｎ−形半導体層１０からなるｎｐｎ寄生トランジスタが動作し難くなり、半導体装置１００の破壊が生じる可能性をより一層低減することができる。
ここで、図７を参照しつつ、本実施形態に係る半導体装置１００の実験結果について説明する。
図７は、実施形態に係る半導体装置の特性を表すグラフである。
ｐ＋形半導体領域１４は、図４に表すように、第１部分１４ａを有する。第１部分１４ａは、Ｘ方向において、ｎ＋形エミッタ領域６同士の間に設けられている。
図７において、横軸は、第１部分１４ａのＸ方向における長さＬ１（μｍ）を表し、縦軸は、半導体装置１００のアバランシェ耐量Ｅａｖａを表す。すなわち、図７は、第１部分１４ａの長さＬ１を変化させた際の、アバランシェ耐量Ｅａｖａの変化を表している。なお、図７では、それぞれの半導体装置１００のアバランシェ耐量Ｅａｖａが、相対的な比で表されている。
また、図７に係る実験では、長さＬ１を変化させた複数の半導体装置１００について、オフ状態におけるコレクタ電極３０の電圧を６００Ｖに設定し、アバランシェ耐量Ｅａｖａの測定を行っている。
図７の実験結果から、長さＬ１が１００μｍ以下では、アバランシェ耐量Ｅａｖａのばらつきが大きく、また、平均的なアバランシェ耐量Ｅａｖａも低いことが分かる。これに対して、長さＬ１が２００μｍ以上では、長さＬ１が５００μｍ以下の場合に比べて、高いアバランシェ耐量Ｅａｖａが得られていることが分かる。従って、長さＬ１は、５２０μｍ以上であることが望ましい。
なお、本実施形態に係る半導体装置１００において、ｎ形バッファ領域３、ｐ＋形コンタクト領域７、ｐ＋形アノード領域９、フィールドプレート電極２５、および絶縁層２６は、必須ではなく、これらの構成要素を省略することも可能である。また、ＩＧＢＴ領域Ｒ１とＦＷＤ領域Ｒ２の配置や形状、数などは、図１〜図５に表す例に限定されず、適宜変更することが可能である。
図８は、実施形態に係る他の半導体装置の下面の構造を表す平面図である。
図５に表す例では、ｐ＋形コレクタ領域１およびｐ＋形半導体領域１４の周りに、ｎ形バッファ領域３の一部が設けられているが、これに代えて、図８に表すようにｐ形半導体領域１６が設けられていても良い。
ｐ形半導体領域１６のｐ形不純物濃度は、例えば、ｐ＋形コレクタ領域１のｐ形不純物濃度より低い。または、ｐ形半導体領域１６のｐ形不純物濃度は、ｐ＋形コレクタ領域１のｐ形不純物濃度と同じでも良い。ｐ形半導体領域１６は、ｐ＋形コレクタ領域１およびｐ＋形半導体領域１４と一体に形成されても良い。
（第１変形例）
図９は、実施形態の第１変形例に係る半導体装置２００の一部を表す断面図である。
半導体装置２００は、ｐ形ベース領域５の上に設けられたｎ＋形エミッタ領域６およびｐ＋形コンタクト領域７の配置と、ｐ形アノード領域８の上に設けられたｐ＋形アノード領域９の配置と、が、半導体装置１００と異なる。
半導体装置１００では、ｐ形ベース領域５の上において、ｎ＋形エミッタ領域６とｐ＋形コンタクト領域７は、Ｙ方向に並んでおり、それぞれがＸ方向に延びていた。これに対して、半導体装置２００では、ｐ形ベース領域５の上において、ｎ＋形エミッタ領域６とｐ＋形コンタクト領域７は、Ｘ方向において交互に設けられている。ｐ＋形アノード領域９は、ｐ形アノード領域８の上において、Ｘ方向において互いに離間して複数設けられている。
本変形例に係る半導体装置２００においても、図３〜図５に表した半導体装置１００と同様に、ｐ＋形半導体領域１４およびｐ＋形半導体領域１５が設けられていることで、半導体装置２００のアバランシェ耐量を向上させつつ、ゲート信号の遅延を抑制することができる。
（第２変形例）
図１０は、実施形態の第２変形例に係る半導体装置３００の下面の構造を表す平面図である。
図１１は、図１０のＡ−Ａ’断面を含む斜視断面図である。
図１２は、図１０のＢ−Ｂ’断面を含む斜視断面図である。
半導体装置３００は、ＩＧＢＴ領域Ｒ１において、複数のｐ＋形コレクタ領域１が互いに離間して並べられている点で半導体装置１００と異なる。複数のｐ＋形コレクタ領域１は、例えば、図１０に表すように、Ｘ方向およびＹ方向に沿って並べられている。図１１および図１２に表すように、ｐ＋形コレクタ領域１同士の間には、ｎ形の半導体領域（ｎ形バッファ領域３の一部）が設けられている。
隣り合うｐ＋形コレクタ領域１同士の間の距離は、これらのｐ＋形コレクタ領域１の間で電流フィラメントが移動できるように設定される。例えば、ｐ＋形コレクタ領域１同士の間の距離は、ｐ＋形コレクタ領域１のＸ方向またはＹ方向における長さよりも小さく、１０μｍ以下である。
このように、ＩＧＢＴ領域Ｒ１において、複数のｐ＋形コレクタ領域１が互いに離間して設けられていることで、ＩＧＢＴ領域Ｒ１の下面における実効的なｐ形不純物濃度を低下させることができる。このため、ＩＧＢＴ領域Ｒ１を動作させた際の下面からの正孔の注入が抑制され、スイッチング時間を短縮してスイッチング損失を低減することができる。
また、本変形例においても、ｐ＋形半導体領域１４が、ＩＧＢＴ領域Ｒ１同士の間およびｎ＋形カソード領域２同士の間をＹ方向に延びているため、ＩＧＢＴ領域Ｒ１で発生した電流フィラメントが、他のＩＧＢＴ領域Ｒ１へ移動することができ、電流フィラメントによって半導体装置３００が破壊される可能性を低減することができる。
なお、ｐ＋形コレクタ領域１の外縁の形状は任意である。図１０に表した例では、ｐ＋形コレクタ領域１の外縁は円形であるが、外縁の形状が楕円や多角形であっても良い。
（第３変形例）
図１３は、実施形態の第３変形例に係る半導体装置４００の下面の構造を表す平面図である。
図１４は、図１３のＡ−Ａ’断面を含む斜視断面図である。
半導体装置４００は、ＩＧＢＴ領域Ｒ１のｐ＋形コレクタ領域１において、ｐ形不純物濃度の濃い領域と薄い領域が設けられている点で、半導体装置１００と異なる。具体的には、図１３および図１４に表すように、ｐ＋形コレクタ領域１は、ｐ形不純物濃度が相対的に高い第２部分１ｂと、ｐ形不純物濃度が相対的に低い第３部分１ｃと、を有する。例えば、複数の第２部分１ｂは、互いに離間して並べられ、第３部分１ｃは、第２部分１ｂ同士の間および複数の第２部分１ｂの周りに設けられている。
このように、ｐ＋形コレクタ領域１において、ｐ形不純物濃度の分布が形成されていても良い。本変形例においても、第２変形例と同様に、ＩＧＢＴ領域Ｒ１の下面における実効的なｐ形不純物濃度を低下させることができ、スイッチング損失を低減することができる。また、ｐ＋形半導体領域１４を通してＩＧＢＴ領域Ｒ１同士の間を電流フィラメントが移動できるため、半導体装置４００が破壊される可能性を低減することができる。
（第４変形例）
図１５は、実施形態の第４変形例に係る半導体装置５００の下面の構造を表す平面図である。
図１６は、図１５のＡ−Ａ’断面を含む斜視断面図である。
半導体装置５００は、Ｙ方向に延在したｐ＋形半導体領域１４に代えて、複数のｐ＋形半導体領域１４が設けられている点で、半導体装置１００と異なる。複数のｐ＋形半導体領域１４は、互いに離間し、Ｙ方向に沿って並べられている。複数のｐ＋形半導体領域１４の一部は、Ｘ方向において、ＩＧＢＴ領域Ｒ１（ｐ＋形コレクタ領域１同士の間）に設けられている。複数のｐ＋形半導体領域１４の他の一部は、Ｘ方向において、ＦＷＤ領域Ｒ２（ｎ＋形カソード領域２同士の間）に設けられている。
最も近接したｐ＋形コレクタ領域１とｐ＋形半導体領域１４との間の距離、及び、ｐ＋形半導体領域１４同士の間の距離は、これらの領域の間で電流フィラメントが移動できるように設定される。例えば、これらの距離は、ｐ＋形半導体領域１４のＸ方向またはＹ方向における長さよりも小さく、１０μｍ以下である。
Ｙ方向に延在したｐ＋形半導体領域１４に代えて、互いに離間した複数のｐ＋形半導体領域１４が設けられていることで、第２変形例および第３変形例と同様に、半導体装置５００のスイッチング損失を低減することができる。
なお、本変形例に係るｐ＋形半導体領域１４の構造は、第２変形例および第３変形例に表したＩＧＢＴ領域Ｒ１の構造と組み合わせて用いることも可能である。こうすることで、半導体装置５００のスイッチング損失をさらに低減することができる。
（第５変形例）
図１７は、実施形態の第５変形例に係る半導体装置６００の下面の構造を表す平面図である。
図１８は、図１７のＡ−Ａ’断面を含む斜視断面図である。
半導体装置６００は、ｐ＋形半導体領域１４がｐ形不純物濃度の濃い領域と薄い領域を有する点で、半導体装置１００と異なる。具体的には、図１７および図１８に表すように、ｐ＋形半導体領域１４は、ｐ形不純物濃度が相対的に高い第４部分１４ｄと、ｐ形不純物濃度が相対的に低い第５部分１４ｅと、を有する。例えば、複数の第４部分１４ｄは、互いに離間して並べられている。第５部分１４ｅは、第４部分１４ｄ同士の間および複数の第４部分１４ｄの周りに設けられている。
本変形例においても、第４変形例と同様に、半導体装置５００のスイッチング損失を低減することができる。また、本変形例に係るｐ＋形半導体領域１４の構造を、第２変形例および第３変形例に表したＩＧＢＴ領域Ｒ１の構造と組み合わせて用いることも可能である。
（第６変形例）
図１９は、実施形態の第６変形例に係る半導体装置７００の下面の構造を表す平面図である。
半導体装置７００は、図１９に表すように、ｐ＋形半導体領域１４が、Ｘ方向において複数設けられている点で、半導体装置１００と異なる。これに伴って、半導体装置７００では、３つ以上のＩＧＢＴ領域Ｒ１がＸ方向に並べられ、３つ以上のＦＷＤ領域Ｒ２がＸ方向に並べられている。ｐ＋形半導体領域１４は、Ｘ方向において隣り合うＩＧＢＴ領域Ｒ１同士の間、及び、Ｘ方向において隣り合うＦＷＤ領域Ｒ２同士の間に設けられている。
それぞれのｐ＋形半導体領域１４の上には、図１、図３、および図４に表したように、ｐ＋形半導体領域１５および配線部３２ａが設けられている。
複数のｐ＋形半導体領域１４が設けられていることで、ｐ＋形コレクタ領域１同士の間で電流フィラメントがより移動し易くなる。このため、本変形例によれば、半導体装置７００の破壊が生じる可能性をより一層低減することができる。
（第７変形例）
図２０は、実施形態の第７変形例に係る半導体装置８００の下面の構造を表す平面図である。
図２１は、図２０のＡ−Ａ’断面を含む斜視断面図である。
半導体装置８００は、ｐ＋形半導体領域１４の構造について、半導体装置１００と差異を有する。ｐ＋形半導体領域１４は、第６部分１４ｆおよび第７部分１４ｇを有する。図２１に表すように、ｐ＋形半導体領域１４の第６部分１４ｆは、ＩＧＢＴ領域Ｒ１同士の間およびＦＷＤ領域Ｒ２同士の間をＹ方向に延びている。ｐ＋形半導体領域１４の第７部分１４ｇは、ＦＷＤ領域Ｒ２同士の間をＸ方向に延びている。
図２１に表すように、Ｘ方向に延びた第７部分１４ｇの上には、ｎ形半導体領域１２が設けられ、その上には、ｐ形アノード領域８やフィールドプレート電極２５が設けられる。すなわち、第７部分１４ｇの上には、ｐ＋形半導体領域１５が設けられていない。
ｐ＋形半導体領域１４が、第６部分１４ｆに加えて第７部分１４ｇを有することで、電流フィラメントが移動可能な領域をより大きくすることができる。特に、第６部分１４ｆ同士が、ＦＷＤ領域Ｒ２に設けられた第７部分１４ｇによって接続されていることで、電流フィラメントが、第６部分１４ｆ同士の間で移動できるようになる。従って、本変形例によれば、半導体装置８００の破壊が生じる可能性をより一層低減することができる。
（第８変形例）
図２２は、実施形態の第８変形例に係る半導体装置９００の下面の構造を表す平面図である。
半導体装置９００は、ｐ＋形半導体領域１４の第７部分１４ｇがＸ方向において複数設けられている点で、半導体装置８００と異なる。このように、Ｘ方向における第７部分１４ｇの数は、適宜変更することが可能である。また、Ｙ方向における第６部分１４ｆの数も、図２０および図２２に表す例に限らず、適宜変更することが可能である。
また、第６変形例〜第８変形例に係るｐ＋形半導体領域１４の構造と、第２変形例〜第５変形例に係るＩＧＢＴ領域Ｒ１の構造およびｐ＋形半導体領域１４の構造を、適宜組み合わせることも可能である。これらを組み合わせることで、半導体装置のスイッチング損失を低減することができる。
以上で説明した各変形例は、適宜組み合わせて実施することが可能である。例えば、第１変形例〜第８変形例において、図８に表すように、ｐ＋形コレクタ領域１およびｐ＋形半導体領域１４の周りにｐ形半導体領域１６が設けられていても良い。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｐ＋形コレクタ領域、 ２ ｎ＋形カソード領域、 ３ ｎ形バッファ領域、 ５ ｐ形ベース領域、 ６ ｎ＋形エミッタ領域、 ７ ｐ形コンタクト領域、 ８ ｐ形アノード領域、 ９ ｐ＋形アノード領域、 １０ ｎ−形半導体層、 １１〜１３ ｎ−形半導体領域、 １４、１５ ｐ＋形半導体領域、 １６ ｐ形半導体領域、 ２０ ゲート電極、 ２５ フィールドプレート電極、 ２８ コンタクト部、 ３０ コレクタ電極、 ３１ エミッタ電極、 ３２ ゲートパッド、 １００、１１０、２００〜９００ 半導体装置、 Ｒ１ ＩＧＢＴ領域、 Ｒ２ ＦＷＤ領域

Claims (7)

  1. 第１電極と、
    前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第２導電形の第４半導体領域と、
    前記第２半導体領域の上に設けられ、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
    を有し、前記第２方向と、前記第１方向および前記第２方向に対して垂直な第３方向と、において互いに離間して設けられた複数の第１領域と、
    前記第１電極の上に設けられた第２導電形の第５半導体領域と、
    前記第５半導体領域の上に設けられた第２導電形の第６半導体領域と、
    前記第６半導体領域の上に設けられた第１導電形の第７半導体領域と、
    を有し、前記第２方向および前記第３方向において互いに離間して設けられ、前記第２方向において前記複数の第１領域と交互に設けられた複数の第２領域と、
    前記第３方向において前記第１半導体領域同士の間および前記第５半導体領域同士の間に設けられ、前記複数の第１半導体領域と電気的に接続された第１導電形の第８半導体領域と、
    前記第８半導体領域の上に設けられた第２導電形の第９半導体領域と、
    前記第９半導体領域の上に設けられた第１導電形の第１０半導体領域と、
    前記複数の第３半導体領域、前記複数の第４半導体領域、および前記複数の第７半導体領域の上に設けられ、前記複数の第４半導体領域および前記複数の第７半導体領域と電気的に接続された複数の第２電極と、
    前記第１０半導体領域の上に第１絶縁層を介して設けられ、前記第２電極同士の間に位置する配線部を有し、前記複数の第２電極と離間して設けられ、前記複数のゲート電極と電気的に接続された第３電極と、
    を備え、
    前記第１０半導体領域は、前記第３方向において前記複数の第１領域のうち隣り合う前記第１領域のうちの一方の前記ゲート電極と他方の前記ゲート電極に挟まれた半導体装置。
  2. 第１電極と、
    前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第２導電形の第４半導体領域と、
    前記第２半導体領域の上に設けられ、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
    を有し、前記第２方向と、前記第１方向および前記第２方向に対して垂直な第３方向と、において互いに離間して設けられた複数の第１領域と、
    前記第１電極の上に設けられた第２導電形の第５半導体領域と、
    前記第５半導体領域の上に設けられた第２導電形の第６半導体領域と、
    前記第６半導体領域の上に設けられた第１導電形の第７半導体領域と、
    を有し、前記第２方向および前記第３方向において互いに離間して設けられ、前記第２方向において前記複数の第１領域と交互に設けられた複数の第２領域と、
    前記第３方向において前記第１半導体領域同士の間および前記第５半導体領域同士の間に設けられ、前記複数の第１半導体領域と電気的に接続された第１導電形の第８半導体領域と、
    前記第８半導体領域の上に設けられた第２導電形の第９半導体領域と、
    前記第９半導体領域の上に設けられた第１導電形の第１０半導体領域と、
    前記複数の第３半導体領域、前記複数の第４半導体領域、および前記複数の第７半導体領域の上に設けられ、前記複数の第４半導体領域および前記複数の第７半導体領域と電気的に接続された複数の第２電極と、
    前記第１０半導体領域の上に第１絶縁層を介して設けられ、前記第２電極同士の間に位置する配線部を有し、前記複数の第２電極と離間して設けられ、前記複数のゲート電極と電気的に接続された第３電極と、
    を備え、
    前記第８半導体領域は、前記第３方向において前記第５半導体領域同士の間に位置する第１部分を有し、
    前記第１部分の前記第３方向における長さは、２００μｍ以上である半導体装置。
  3. 第１電極と、
    前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第２導電形の第４半導体領域と、
    前記第２半導体領域の上に設けられ、前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向において、ゲート絶縁層を介して前記第３半導体領域と対面するゲート電極と、
    を有し、前記第２方向と、前記第１方向および前記第２方向に対して垂直な第３方向と、において互いに離間して設けられた複数の第１領域と、
    前記第１電極の上に設けられた第２導電形の第５半導体領域と、
    前記第５半導体領域の上に設けられた第２導電形の第６半導体領域と、
    前記第６半導体領域の上に設けられた第１導電形の第７半導体領域と、
    を有し、前記第２方向および前記第３方向において互いに離間して設けられ、前記第２方向において前記複数の第１領域と交互に設けられた複数の第２領域と、
    前記第３方向において前記第１半導体領域同士の間および前記第５半導体領域同士の間に設けられ、前記複数の第１半導体領域と電気的に接続された第１導電形の第８半導体領域と、
    前記第８半導体領域の上に設けられた第２導電形の第９半導体領域と、
    前記第９半導体領域の上に設けられた第１導電形の第１０半導体領域と、
    前記複数の第３半導体領域、前記複数の第４半導体領域、および前記複数の第７半導体領域の上に設けられ、前記複数の第４半導体領域および前記複数の第７半導体領域と電気的に接続された複数の第２電極と、
    前記第１０半導体領域の上に第１絶縁層を介して設けられ、前記第２電極同士の間に位置する配線部を有し、前記複数の第２電極と離間して設けられ、前記複数のゲート電極と電気的に接続された第３電極と、
    を備え、
    前記第８半導体領域の一部は、前記第２領域を前記第３方向に延び、
    前記第８半導体領域の前記一部は、前記第２方向において、前記第５半導体領域同士の間に設けられた半導体装置。
  4. 前記第１０半導体領域は、前記複数の第３半導体領域および前記複数の第７半導体領域と電気的に接続されている請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第８半導体領域は、前記第３方向において複数設けられ、
    それぞれの前記第８半導体領域は、前記第３方向において隣り合う前記第１半導体領域同士の間、及び、前記第３方向において隣り合う前記第５半導体領域同士の間に設けられた請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１０半導体領域の第１導電形のキャリア濃度は、前記第３半導体領域の第１導電形のキャリア濃度よりも高く、前記第７半導体領域の第１導電形のキャリア濃度よりも高い請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第１０半導体領域の前記第１方向における長さは、前記ゲート電極の前記第１方向における長さよりも長い請求項１〜６のいずれか１つに記載の半導体装置。
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