JP5742711B2 - 半導体装置 - Google Patents

Description

本発明は、ＩＧＢＴとダイオードが同じ半導体基板に形成されてなる半導体装置に関する。

ＩＧＢＴとダイオードが同じ半導体基板に形成されてなる半導体装置〔ＲＣ（逆導通）−ＩＧＢＴ〕が、例えば、特開２００７−２８８１５８号公報（特許文献１）と特開２０１０−２６３２１５号公報（特許文献２）に開示されている。

特許文献１と特許文献２に記載されたＲＣ−ＩＧＢＴは、いずれも、半導体基板の主面側表層部に形成された繰り返し構造をＩＧＢＴとダイオードとで完全に共用し、裏面側表層部に形成されたのＰ導電型とＮ導電型の各領域でＩＧＢＴ領域とダイオード領域を分離する構造（以下、混在型と呼ぶ）のＲＣ−ＩＧＢＴである。混在型ＲＣ−ＩＧＢＴにおけるダイオードは、半導体基板の主面側に専用のＰ導電型アノード領域を有しておらず、ＩＧＢＴのＰ導電型チャネル形成領域をアノードとする、ボディダイオードである。

特許文献１に記載された半導体装置およびその設計方法は、混在型ＲＣ−ＩＧＢＴにおける裏面構造の基本的な考え方を示すもので、
半導体基板の裏面側におけるＩＧＢＴのコレクタ層の最小幅をドリフト層の抵抗率と厚さ等で決まる所定値より大きく設定することで、ＩＧＢＴのスナップバックを抑制するものである。また、特許文献２に記載された逆導電半導体デバイスにおいては、ＩＧＢＴのスナップバックを抑制するため、半導体基板の裏面側における中心部分に、最小幅をドリフト層の厚さより大きく設定したＩＧＢＴのコレクタ領域を配置するようにしている。

特開２００７−２８８１５８号公報 特開２０１０−２６３２１５号公報

ＩＧＢＴとダイオードが同じ半導体基板に形成されてなる半導体装置には、上記特許文献１，２に記載されている混在型の構造の他に、言わば、分離型とセミ混在型といった別の構造がある。分離型ＲＣ−ＩＧＢＴは、専用動作するＩＧＢＴセル領域とダイオードセル領域が半導体基板において完全に分離して配置された構造を有している。セミ混在型ＲＣ−ＩＧＢＴは、専用動作するＩＧＢＴセル領域とダイオードセル領域が半導体基板に隣接して交互に配置された構造を有しており、ダイオードセル領域との境界近くにおけるＩＧＢＴセル領域のＰ導電型チャネル形成領域は、ダイオードのアノードとして機能する。従って、セミ混在型ＲＣ−ＩＧＢＴは、専用動作するＩＧＢＴセル領域とダイオードセル領域の面積を小さくすることができ、分離型ＲＣ−ＩＧＢＴに較べて小型化が可能である。

また、セミ混在型ＲＣ−ＩＧＢＴにおいては、専用動作するＩＧＢＴセル領域の主面側直下にはＰ導電型のコレクタ領域が配置されており、専用動作するダイオードセル領域の主面側直下にはＮ導電型のカソード領域が配置されている。このため、ＦＷＤとして機能するダイオードセル領域のリカバリ動作時においては、混在型ＲＣ−ＩＧＢＴに較べてＩＧＢＴセル領域の主面側に流れ込むリカバリ電流を抑制することができ、高破壊耐量を実現することができる。また、セミ混在型ＲＣ−ＩＧＢＴは、専用動作するＩＧＢＴセル領域とダイオードセル領域が交互に配置されており、混在型ＲＣ−ＩＧＢＴに較べて低損失を実現できる。

以上のように、セミ混在型ＲＣ−ＩＧＢＴは、混在型ＲＣ−ＩＧＢＴに較べて、上記した高破壊耐量と低損失の長所を有している。しかしながら、セミ混在型ＲＣ−ＩＧＢＴにおいて、上記した長所を阻害することなく、ＩＧＢＴセル領域のスナップバックを抑制するための最適な構造は、まだ明らかになっていない。

そこで本発明の目的は、専用動作するＩＧＢＴセル領域とダイオードセル領域が半導体基板に隣接して交互に配置されてなる半導体装置（セミ混在型ＲＣ−ＩＧＢＴ）であって、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックが抑制可能な半導体装置を提供することにある。

請求項１に記載の半導体装置は、短冊形状の複数のＩＧＢＴセル領域と複数のダイオードセル領域とが、隣接してＮ導電型の半導体基板に交互に配置されてなる半導体装置であって、前記ＩＧＢＴセル領域において、半導体基板の裏面側の表層部にコレクタ領域となるＰ導電型の第１領域が形成され、前記第１領域の直上において、主面側の表層部にチャネル形成領域となるＰ導電型の第２領域が形成され、該第２領域の表層部にＮ導電型のエミッタ領域が形成されてなり、前記ダイオードセル領域において、前記第１領域と同じ半導体基板の裏面側の表層部にカソード領域となるＮ導電型で半導体基板より高濃度の第３領域が形成され、前記第３領域の直上において、主面側の表層部に前記第２領域と同じ層でアノード領域となるＰ導電型の第４領域が形成されてなり、前記複数のＩＧＢＴセル領域が、短冊形状の幅の狭い狭短冊幅領域と、狭短冊幅領域より幅の広い少なくとも１つの広短冊幅領域とで構成されてなり、前記複数のＩＧＢＴセル領域における各第１領域が、同じ層のＰ導電型で形成された架橋部領域で連結されてなり、前記架橋部領域の直上において、前記第２領域および第４領域と同じＰ導電型の領域が形成され、前記エミッタ領域が形成されていない、非活性領域が配置されている。

上記半導体装置は、専用動作する短冊形状の複数のＩＧＢＴセル領域と複数のダイオードセル領域とがＮ導電型の半導体基板に隣接して交互に配置されてなる構造を有した、所謂、セミ混在型のＲＣ（逆導通）−ＩＧＢＴである。

専用動作するＩＧＢＴセル領域とダイオードセル領域が隣接して交互に配置されたセミ混在型ＲＣ−ＩＧＢＴは、ダイオードセル領域との境界近くにおけるＩＧＢＴセル領域のＰ導電型チャネル形成領域が、ダイオードのアノードとしても機能する。従って、セミ混在型ＲＣ−ＩＧＢＴは、専用動作するダイオードセル領域の占有面積を小さくすることができ、ＩＧＢＴセル領域とダイオードセル領域を半導体基板において完全に分離して配置する分離型ＲＣ−ＩＧＢＴに較べて、小型化が可能である。

セミ混在型ＲＣ−ＩＧＢＴである上記半導体装置においては、専用動作するＩＧＢＴセル領域の裏面側の表層部に、コレクタ領域となるＰ導電型の第１領域が形成されており、ダイオードセル領域の裏面側の表層部に、カソード領域となるＮ導電型で半導体基板より高濃度の第３領域が形成されている。このため、ＦＷＤとして機能するダイオードセル領域のリカバリ動作時においては、半導体基板の主面側表層部に形成された繰り返し構造をＩＧＢＴとダイオードとで完全に共用する混在型ＲＣ−ＩＧＢＴに較べて、ＩＧＢＴセル領域の主面側に流れ込むリカバリ電流を抑制することができ、高破壊耐量を実現することができる。また、上記半導体装置においては、専用動作するＩＧＢＴセル領域とダイオードセル領域が交互に配置されており、混在型ＲＣ−ＩＧＢＴに較べて、低損失を実現できる。このように、セミ混在型ＲＣ−ＩＧＢＴである上記半導体装置は、混在型ＲＣ−ＩＧＢＴに較べて、高破壊耐量と低損失の長所を有している。

さらに、上記半導体装置は、ＩＧＢＴセル領域のスナップバックを抑制するため、前記複数のＩＧＢＴセル領域が、短冊形状の幅の狭い狭短冊幅領域と、狭短冊幅領域より幅の広い少なくとも１つの広短冊幅領域とで構成され、前記複数のＩＧＢＴセル領域における裏面側の各第１領域が、同じ層のＰ導電型で形成された架橋部領域で連結された構造を有している。

短冊形状のＩＧＢＴセル領域とダイオードセル領域が隣接して交互に配置されたセミ混在型ＲＣ−ＩＧＢＴである上記半導体装置において、高破壊耐量と低損失を確保するためには、短冊形状のＩＧＢＴセル領域の幅を狭くして、短いピッチでダイオードセル領域と交互に配置する必要がある。

一方、スナップバックを抑制するためには、混在型ＲＣ−ＩＧＢＴで検討されたように、ＩＧＢＴセル領域の裏面側におけるコレクタ領域（第１領域）の最小幅が、ドリフト層の抵抗率と厚さ等で決まる所定値より大きく設定されている必要がある。何故なら、Ｐ導電型の広いコレクタ領域を確保することによって、Ｎ導電型のカソードから離れた場所の電位を上昇させることができ、導電率変調させるためのコレクタからのホール注入を促進できるからである。

そこで、上記半導体装置においては、高破壊耐量と低損失を確保するための狭短冊幅領域とスナップバックを抑制するための広短冊幅領域とでＩＧＢＴセル領域を構成し、半導体基板の裏面側において、コレクタである狭短冊幅領域の第１領域と広短冊幅領域の第１領域を、同じ層のＰ導電型で形成された架橋部領域で連結するようにしている。この架橋部領域は、広短冊幅領域における裏面側の第１領域のコレクタ電位を、狭短冊幅領域における裏面側の第１領域のコレクタ電位に伝えるための領域である。架橋部領域を設けることで、広短冊幅領域における１つのＩＧＢＴセルがひとたびＯＮすると、広短冊幅領域における別のＩＧＢＴセルだけでなく、架橋部領域を介して狭短冊幅領域のＩＧＢＴセルまで連鎖的にＯＮさせることができる。これによって、ＯＮする領域をＩＧＢＴセル領域の全体に瞬時に広げることができ、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックを同時に抑制することが可能となる。

以上のようにして、上記半導体装置は、専用動作するＩＧＢＴセル領域とダイオードセル領域が半導体基板に隣接して交互に配置されてなる半導体装置（セミ混在型ＲＣ−ＩＧＢＴ）であって、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックが抑制可能な半導体装置とすることができる。また、上記非活性領域は、主面側と裏面側が同じＰ導電型の領域であり、エミッタ領域も形成されていないため、ダイオードやＩＧＢＴとしては機能しない非活性の領域である。

上記半導体装置において、スナップバックを抑制するための前記広短冊幅領域の幅は、請求項２に記載のように、断面方向においてドリフト層となる前記第１領域から第２領域までの半導体基板からなるＮ導電型層の厚さの２倍以上に設定されてなることが好ましい。

また、高破壊耐量と低損失を確保するための前記狭短冊幅領域の幅は、請求項３に記載のように、断面方向においてドリフト層となる前記第１領域から第２領域までの半導体基板からなるＮ導電型層の厚さの２倍より小さく設定されてなることが好ましい。

上記半導体装置においては、請求項４に記載のように、半導体基板の裏面側における第１領域、第３領域および架橋部領域を合わせた領域が、半導体基板のチップ形状に合わせて、四角形状に形成されてなることが好ましい。

前記架橋領域の直上に前記非活性領域が配置される場合には請求項５に記載のように、前記架橋部領域の幅が前記狭短冊幅領の幅より狭く設定されてなり、架橋部領域を必要最小限に設定して、非活性領域の占有面積をできるだけ小さくすることが好ましい。

上記半導体装置において、半導体基板のチップ寸法が小さい場合には、請求項６に記載のように、前記架橋部領域が、交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域および複数のダイオードセル領域と直交するようにして、該複数のＩＧＢＴセル領域と複数のダイオードセル領域の中央に１つ配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。

また、半導体基板のチップ寸法が大きい場合には、請求項７に記載のように、前記架橋部領域が、交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域および複数のダイオードセル領域と直交するようにして、該複数のＩＧＢＴセル領域と複数のダイオードセル領域に所定の繰り返しピッチで複数配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。

さらに、前記架橋部領域は、請求項８に記載のように、半導体基板の外周領域において、前記第１領域と第３領域を取り囲むように形成されていてもよい。

また、半導体基板のチップ寸法が小さい場合には、請求項９に記載のように、前記広短冊幅領域が、複数のＩＧＢＴセル領域と複数のダイオードセル領域の中央に１つ配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。

また、半導体基板のチップ寸法が大きい場合には、請求項１０に記載のように、前記広短冊幅領域が、複数のＩＧＢＴセル領域と複数のダイオードセル領域に所定の繰り返しピッチで複数配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。

以上のようにして、上記した半導体装置は、いずれも専用動作するＩＧＢＴセル領域とダイオードセル領域が半導体基板に隣接して交互に配置されてなる半導体装置（セミ混在型ＲＣ−ＩＧＢＴ）であって、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックが抑制可能な半導体装置とすることができる。

従って、上記半導体装置は、請求項１１に記載のように、小型であると共に、高破壊耐量、低損失およびスナップバック抑制が必要とされる、車載用のインバータ回路に好適に用いることができる。

本発明に係る半導体装置の一例を示す図で、（ａ）は、半導体装置１００の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１００の裏面側の構成を示した断面図である。 （ａ）は、図１（ａ）に示した二点鎖線Ａ−Ａ位置での断面図であり、（ｂ）は、図１（ａ）に示した二点鎖線Ｂ−Ｂ位置での断面図である。 シミュレーションにより上記広短冊幅領域１０ｂと架橋部領域５ａの有無によるスナップバックの抑制効果を検証した結果で、ＩＧＢＴのＩ−Ｖ特性を示した図である。（ａ）は、Ｌ２＜Ｄで架橋部領域５ａを無くした場合であり、（ｂ）は、Ｌ２＞Ｄで架橋部領域５ａを無くした場合であり、（ｃ）は、Ｌ２＞Ｄで架橋部領域５ａを形成した場合である。 広短冊幅領域１０ｂの設定幅Ｌ２とＩＧＢＴスナップバック電圧の関係を、シミュレーションにより検証した結果である。 半導体装置１００の変形例である半導体装置１０１を示す図で、（ａ）は、半導体装置１０１の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１０１の裏面側の構成を示した断面図である。 半導体装置１００の変形例である半導体装置１０２を示す図で、（ａ）は、半導体装置１０２の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１０２の裏面側の構成を示した断面図である。 半導体装置１００の別の変形例である半導体装置１１０を示す図で、（ａ）は、半導体装置１１０の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１１０の裏面側の構成を示した断面図である。 半導体装置１００の別の変形例である半導体装置１２０を示す図で、（ａ）は、半導体装置１２０の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１２０の裏面側の構成を示した断面図である。

以下、本発明を実施するための形態を、図に基づいて説明する。

図１は、本発明に係る半導体装置の一例を示す図で、図１（ａ）は、半導体装置１００の主面側の構成を模式的に示した上面図であり、図１（ｂ）は、半導体装置１００の裏面側の構成を示した断面図である。

また、図２（ａ）は、図１（ａ）に示した二点鎖線Ａ−Ａ位置での断面図であり、図２（ｂ）は、図１（ａ）に示した二点鎖線Ｂ−Ｂ位置での断面図である。尚、図１（ｂ）は、図２に示した二点鎖線Ｃ−Ｃ位置での断面図である。

図１と図２に示す半導体装置１００は、短冊形状の複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０とが、隣接してＮ導電型（Ｎ−）の半導体基板３０に交互に配置されてなる半導体装置である。半導体装置１００では、隣接して交互に配置された上記ＩＧＢＴセル領域１０ａ，１０ｂとダイオードセル領域２０を合わせた領域が、図１（ａ）に示すように、半導体基板の外周部（非活性領域６０ｂ）を除いた内部領域に、チップ形状に合わせて、四角形状に形成されている。

図２に示すように、半導体装置１００のＩＧＢＴセル領域１０ａ，１０ｂにおいて、半導体基板３０の裏面側の表層部には、コレクタ領域となるＰ導電型（Ｐ＋）の第１領域１ａ，１ｂが形成されている。また、該第１領域１ａ，１ｂの直上において、主面側の表層部には、チャネル形成領域となるＰ導電型（Ｐ）の第２領域２ａ，２ｂが形成され、該第２領域２ａ，２ｂの表層部にＮ導電型（Ｎ＋）のエミッタ領域が形成され、該第２領域２ａ，２ｂを貫通するようにして縦型のゲートＭＯＳ構造（トレンチゲート構造）が形成されている。

半導体装置１００のダイオードセル領域２０において、前記第１領域１ａ，１ｂと同じ半導体基板３０の裏面側の表層部には、カソード領域となるＮ導電型（Ｎ＋）で半導体基板３０より高濃度の第３領域３が形成されている。また、該第３領域３の直上において、主面側の表層部には、前記第２領域２ａ，２ｂと同じ層でアノード領域となるＰ導電型（Ｐ）の第４領域４が形成されている。

半導体装置１００における複数のＩＧＢＴセル領域１０ａ，１０ｂは、図１（ａ）に示すように、短冊形状の幅の狭い狭短冊幅領域１０ａと、該狭短冊幅領域１０ａより幅の広い少なくとも１つの広短冊幅領域１０ｂとで構成されている。そして、複数のＩＧＢＴセル領域１０ａ，１０ｂにおける裏面側の各第１領域１ａ，１ｂが、図１（ｂ）と図２（ｂ）に示すように、同じ層のＰ導電型（Ｐ＋）で形成された架橋部領域５ａ，５ｂで連結されている。

図１（ｂ）の中央において、ＩＧＢＴセル領域１０ａ，１０ｂの裏面側における第１領域１ａ，１ｂを連結している架橋部領域５ａは、交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域１０ａ，１０ｂおよび複数のダイオードセル領域２０と直交するようにして、該複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０の中央に１つ配置されている。また、図１（ｂ）において破線で区分した架橋部領域５ｂは、半導体基板の外周領域において、ＩＧＢＴセル領域１０ａ，１０ｂの裏面側における第１領域１ａ，１ｂを連結している領域である。架橋部領域５ａは、図１（ａ）に示した半導体基板の外周部（非活性領域６０ｂ）と対向しており、半導体基板の裏面側の外周領域において、ＩＧＢＴセル領域１０ａ，１０ｂの第１領域１ａ，１ｂとダイオードセル領域２０の第３領域３を取り囲むように形成されている。

尚、前述したように、半導体装置１００では、隣接して交互に配置されてなる上記ＩＧＢＴセル領域１０ａ，１０ｂとダイオードセル領域２０を合わせた領域が、半導体基板のチップ形状に合わせて、四角形状に形成されている。従って、半導体基板の裏面側における第１領域１ａ，１ｂ、第３領域３および架橋部領域５ａを合わせた領域も、図１（ｂ）において破線で識別したように、半導体基板のチップ形状に合わせて四角形状に形成されている。

図２（ｂ）に示すように、半導体装置１００では、前記架橋部領域５ａ，５ｂの直上において、ＩＧＢＴセル領域１０ａ，１０ｂの第２領域２ａ，２ｂおよびダイオードセル領域２０の第４領域４と同じＰ導電型（Ｐ）の領域６が形成され、該領域６にはＮ導電型（Ｎ＋）のエミッタ領域が形成されていない。このため、半導体装置１００は、図１（ａ）に白抜きで示したように、四角形状に形成された複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０の中央と半導体基板の外周部に、非活性領域６０ａ，６０ｂが配置された構成となっている。すなわち、該非活性領域６０ａ，６０ｂは、主面側の領域６が裏面側の架橋部領域５ａ，５ｂと同じＰ導電型の領域であり、エミッタ領域も形成されていないため、ダイオードやＩＧＢＴとしては機能しない非活性の領域である。

尚、図１（ａ）において複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０の中央に配置されている非活性領域６０ａは、主面側にＰ導電型（Ｐ）の領域６があり、近くの裏面側にダイオードセル領域のＮ導電型のカソードがある。このため、非活性領域６０ａは、ダイオードセル領域２０と同程度の細い幅に設定することで、ダイオードとして機能させることができる。

図１と図２に示す半導体装置１００は、専用動作する短冊形状の複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０とがＮ導電型の半導体基板３０に隣接して交互に配置されてなる構造を有した、所謂、セミ混在型のＲＣ（逆導通）−ＩＧＢＴである。

専用動作するＩＧＢＴセル領域とダイオードセル領域が隣接して交互に配置されたセミ混在型ＲＣ−ＩＧＢＴは、ダイオードセル領域との境界（図２の破線）近くにおけるＩＧＢＴセル領域のＰ導電型チャネル形成領域（図２の第２領域２ａ，２ｂ）は、近くの裏面側にダイオードセル領域のＮ導電型のカソードがあるため、ダイオードのアノードとしても機能する。従って、セミ混在型ＲＣ−ＩＧＢＴは、専用動作するダイオードセル領域の占有面積を小さくすることができ、ＩＧＢＴセル領域とダイオードセル領域を半導体基板において完全に分離して配置する分離型ＲＣ−ＩＧＢＴに較べて、小型化が可能である。

セミ混在型ＲＣ−ＩＧＢＴである上記半導体装置１００においては、専用動作するＩＧＢＴセル領域１０ａ，１０ｂの裏面側の表層部に、コレクタ領域となるＰ導電型（Ｐ＋）の第１領域１ａ，１ｂが形成されており、ダイオードセル領域２０の裏面側の表層部に、カソード領域となるＮ導電型（Ｎ＋）で半導体基板３０より高濃度の第３領域３が形成されている。このため、ＦＷＤとして機能するダイオードセル領域２０のリカバリ動作時においては、半導体基板の主面側表層部に形成された繰り返し構造をＩＧＢＴとダイオードとで完全に共用する背景技術で説明した混在型ＲＣ−ＩＧＢＴに較べて、ＩＧＢＴセル領域１０ａ，１０ｂの主面側に流れ込むリカバリ電流を抑制することができ、高破壊耐量を実現することができる。また、上記半導体装置１００においては、専用動作するＩＧＢＴセル領域１０ａ，１０ｂとダイオードセル領域２０が交互に配置されており、混在型ＲＣ−ＩＧＢＴに較べて、低損失を実現できる。このように、セミ混在型ＲＣ−ＩＧＢＴである上記半導体装置１００は、混在型ＲＣ−ＩＧＢＴに較べて、高破壊耐量と低損失の長所を有している。

さらに、上記半導体装置１００は、ＩＧＢＴセル領域のスナップバックを抑制するため、前記複数のＩＧＢＴセル領域が、短冊形状の幅の狭い狭短冊幅領域１０ａと、狭短冊幅領域１０ａより幅の広い少なくとも１つの広短冊幅領域１０ｂとで構成され、前記複数のＩＧＢＴセル領域における裏面側の各第１領域１ａ，１ｂが、同じ層のＰ導電型（Ｐ＋）で形成された架橋部領域５ａ，５ｂで連結された構造を有している。

短冊形状のＩＧＢＴセル領域とダイオードセル領域が隣接して交互に配置されたセミ混在型ＲＣ−ＩＧＢＴである上記半導体装置１００において、高破壊耐量と低損失を確保するためには、短冊形状のＩＧＢＴセル領域の幅を狭くして、短いピッチでダイオードセル領域と交互に配置する必要がある。

一方、上記半導体装置１００において、スナップバックを抑制するためには、混在型ＲＣ−ＩＧＢＴで検討されたように、ＩＧＢＴセル領域の裏面側におけるコレクタ領域（第１領域）の最小幅が、ドリフト層の抵抗率と厚さ等で決まる所定値より大きく設定されている必要がある。何故なら、Ｐ導電型の広いコレクタ領域を確保することによって、Ｎ導電型のカソードから離れた場所の電位を上昇させることができ、導電率変調させるためのコレクタからのホール注入を促進できるからである。

そこで、上記半導体装置１００においては、高破壊耐量と低損失を確保するための狭短冊幅領域１０ａとスナップバックを抑制するための広短冊幅領域１０ｂとでＩＧＢＴセル領域１０ａ，１０ｂを構成し、半導体基板３０の裏面側において、コレクタである狭短冊幅領域１０ａの第１領域１ａと広短冊幅領域１０ｂの第１領域１ｂを、同じ層のＰ導電型で形成された架橋部領域５ａ，５ｂで連結するようにしている。この架橋部領域５ａ，５ｂは、広短冊幅領域１０ｂにおける裏面側の第１領域１ｂのコレクタ電位を、狭短冊幅領域１０ａにおける裏面側の第１領域１ａのコレクタ電位に伝えるための領域である。架橋部領域５ａ，５ｂを設けることで、広短冊幅領域１０ｂにおける１つのＩＧＢＴセルがひとたびＯＮすると、広短冊幅領域１０ｂにおける別のＩＧＢＴセルだけでなく、架橋部領域５ａ，５ｂを介して、狭短冊幅領域１０ａのＩＧＢＴセルまで連鎖的にＯＮさせることができる。これによって、ＯＮする領域をＩＧＢＴセル領域１０ａ，１０ｂの全体に瞬時に広げることができ、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域１０ａ，１０ｂのスナップバックを同時に抑制することが可能となる。

以上のようにして、図１と図２で例示した半導体装置１００は、専用動作するＩＧＢＴセル領域１０ａ，１０ｂとダイオードセル領域２０が半導体基板３０に隣接して交互に配置されてなる半導体装置（セミ混在型ＲＣ−ＩＧＢＴ）であって、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域１０ａ，１０ｂのスナップバックが抑制可能な半導体装置とすることができる。

尚、図１と図２に示した半導体装置１００のＩＧＢＴは、縦型のゲートＭＯＳ構造（トレンチゲート構造）を有している。しかしながら、これに限らず、チャネル形成領域であるＰ導電型（Ｐ）の第２領域２ａ，２ｂ上にゲート絶縁膜とゲート電極が形成された、横型のゲートＭＯＳ構造を有してなるＩＧＢＴであっても、同様に、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックが抑制可能な半導体装置とすることができる。

次に、図１と図２で例示した半導体装置１００の細部について、より詳しく説明する。

図２（ａ）に示すように、上記半導体装置１００において、スナップバックを抑制するための広短冊幅領域１０ｂの幅２＊Ｌ２は、半導体基板３０の不純物濃度やフィールドストップ層の有無にもよるが、一般的に、断面方向においてドリフト層となる第１領域１ｂから第２領域２ｂまでの半導体基板３０からなるＮ導電型層の厚さＤの２倍以上に設定（Ｌ２≧Ｄ）されてなることが好ましい。

また、セミ混在型ＲＣ−ＩＧＢＴである半導体装置１００において、高破壊耐量と低損失を確保するための狭短冊幅領域１０ａの幅２＊Ｌ１は、一般的に、断面方向においてドリフト層となる第１領域１ａから第２領域２ａまでの半導体基板３０からなるＮ導電型層の厚さＤの２倍より小さく設定（Ｌ１＜Ｄ）されてなることが好ましい。

図３は、シミュレーションにより上記広短冊幅領域１０ｂと架橋部領域５ａの有無によるスナップバックの抑制効果を検証した結果で、ＩＧＢＴのＩ−Ｖ特性を示した図である。

図３（ａ）は、広短冊幅領域１０ｂの幅を小さくしてＬ２＜Ｄに設定すると共に、架橋部領域５ａを無くした場合であり、この条件では、著しいスナップバックが発生してしまう。

図３（ｂ）は、広短冊幅領域１０ｂの幅を大きくしてＬ２＞Ｄに設定されているが、架橋部領域５ａが無い場合である。図３（ｂ）の条件では、著しいスナップバックは見られなくなるものの、Ｉ−Ｖ特性が滑らかに変化せずにガタツキが見られ、ＩＧＢＴセル領域の一部で部分的なスナップバックが発生していると考えられる。

図３（ｃ）は、広短冊幅領域１０ｂの幅を大きくしてＬ２＞Ｄに設定すると共に、架橋部領域５ａを形成した場合である。この条件では、Ｉ−Ｖ特性が滑らかに変化しており、スナップバックが完全に抑制されている。

以上のようにして、図１と図２で例示した半導体装置１００は、専用動作するＩＧＢＴセル領域１０ａ，１０ｂとダイオードセル領域２０が半導体基板３０に隣接して交互に配置されてなる半導体装置（セミ混在型ＲＣ−ＩＧＢＴ）であって、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックが抑制可能な半導体装置とすることができる。

図４は、広短冊幅領域１０ｂの設定幅Ｌ２とＩＧＢＴスナップバック電圧の関係を、シミュレーションにより検証した結果である。図４に示すように、広短冊幅領域１０ｂの幅２＊Ｌ２がドリフト層となるＮ導電型層の厚さＤの２倍以上に設定（Ｌ２≧Ｄ）されている場合には、スナップバック電圧を十分に低減することができる。

前述したように、図１と図２で例示した半導体装置１００は、架橋部領域５ａの直上において、第２領域２ａ、２ｂおよび第４領域４と同じＰ導電型の領域６が形成され、エミッタ領域が形成されていない、非活性領域６０ａが配置された構成となっている。該非活性領域６０ａは、主面側と裏面側が同じＰ導電型の領域であり、エミッタ領域も形成されていないため、ダイオードやＩＧＢＴとしては機能しない非活性の領域である。

従って、半導体装置１００においては、図２（ｂ）に示す架橋部領域５ａの幅Ｗ１が、狭短冊幅領域１０ａ（第１領域１ａ）の幅２＊Ｌ１より狭く設定されてなり、架橋部領域５ａを必要最小限に設定して、非活性領域６０ａの占有面積をできるだけ小さくすることが好ましい。

次に、図１と図２に示した半導体装置１００の変形例について説明する。

図５と図６は、それぞれ、半導体装置１００の変形例である半導体装置１０１，１０２を示す図で、（ａ）は、半導体装置１０１，１０２の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１０１，１０２の裏面側の構成を示した断面図である。尚、以下に例示する各半導体装置において、図１と図２で例示した半導体装置１００と同様の部分については、同じ符号を付した。

半導体基板のチップ寸法が小さい場合には、図１と図２で例示した半導体装置１００のように、架橋部領域５ａが、交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域１０ａ，１０ｂおよび複数のダイオードセル領域２０と直交するようにして、該複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０の中央に１つ配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。

半導体基板のチップ寸法が大きい場合には、図５に例示した半導体装置１０１のように、架橋部領域５ｃ，５ａ，５ｄ（従って、非活性領域６０ｃ，６０ａ，６０ｄ）が、交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域１０ａ，１０ｂおよび複数のダイオードセル領域２０と直交するようにして、該複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０に所定の繰り返しピッチＰ１で複数配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。

また、半導体基板のチップ寸法が半導体装置１００より小さい場合には、図６に例示した半導体装置１０２のように、半導体基板の外周領域において第１領域１ａ，１ｂと第３領域３を取り囲むように形成された架橋部領域５ｂ（従って、非活性領域６０ｂ）だけにしてもよい。

図７は、半導体装置１００の別の変形例である半導体装置１１０を示す図で、（ａ）は、半導体装置１１０の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１１０の裏面側の構成を示した断面図である。尚、図７では、半導体基板の外周部における架橋部領域５ｂ（従って、非活性領域６０ｂ）の記載を省略している。

半導体基板のチップ寸法が小さい場合には、図１と図２で例示した半導体装置１００のように、広短冊幅領域１０ｂが、複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０の中央に１つ配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。

半導体基板のチップ寸法が大きい場合には、図７で例示した半導体装置１１０のように、広短冊幅領域１０ｂが、複数のＩＧＢＴセル領域１０ａ，１０ｂと複数のダイオードセル領域２０に所定の繰り返しピッチＰ２で複数配置されてなる構成とすることが、スナップバックの抑制と小型化を両立させる上で好ましい構成である。

図８は、半導体装置１００の別の変形例である半導体装置１２０を示す図で、（ａ）は、半導体装置１２０の主面側の構成を模式的に示した上面図であり、（ｂ）は、半導体装置１２０の裏面側の構成を示した断面図である。

図８に示す半導体装置１２０は、架橋部領域５ｅの幅Ｗ２が、狭短冊幅領域１０ａの幅２＊Ｌ１より広く設定されている。そして、図２に相当する半導体装置１２０の厚さ方向の断面図を省略したが、架橋部領域５ｅの直上において、第２領域２ａ，２ｂおよび第４領域４と同じＰ導電型の領域が形成され、該領域の表層部にエミッタ領域が形成された、図８（ａ）に示す第２ＩＧＢＴセル領域７０ｅが配置された構成となっている。

図８の半導体装置１２０においては、架橋部領域５ｅが十分に太く設定（Ｗ２＞２＊Ｌ１）されているため、ダイオードのリカバリ時の少数キャリア流入があったとしても、広いエミッタ領域で分散することができる。

以上のようにして、上記した半導体装置は、いずれも専用動作するＩＧＢＴセル領域とダイオードセル領域が半導体基板に隣接して交互に配置されてなる半導体装置（セミ混在型ＲＣ−ＩＧＢＴ）であって、高破壊耐量と低損失の長所を阻害することなく、ＩＧＢＴセル領域のスナップバックが抑制可能な半導体装置とすることができる。

従って、上記半導体装置は、小型であると共に、高破壊耐量、低損失およびスナップバック抑制が必要とされる、車載用のインバータ回路に好適に用いることができる。

１００〜１０２，１１０，１２０ 半導体装置
１０ａ ＩＧＢＴセル領域（狭短冊幅領域）
１０ｂ ＩＧＢＴセル領域（広短冊幅領域）
１ａ，１ｂ 第１領域
２ａ，２ｂ 第２領域
３ 第３領域
４ 第４領域
５ａ〜５ｅ 架橋部領域
２０ ダイオードセル領域
３０ 半導体基板
６０ａ〜６０ｄ 非活性領域
７０ｅ 第２ＩＧＢＴセル領域

Claims (11)

1. 短冊形状の複数のＩＧＢＴセル領域と複数のダイオードセル領域とが、隣接してＮ導電型の半導体基板に交互に配置されてなる半導体装置であって、
   前記ＩＧＢＴセル領域において、
   前記半導体基板の裏面側の表層部に、コレクタ領域となるＰ導電型の第１領域が形成され、前記第１領域の直上において、主面側の表層部に、チャネル形成領域となるＰ導電型の第２領域が形成され、該第２領域の表層部にＮ導電型のエミッタ領域が形成されてなり、
   前記ダイオードセル領域において、
   前記第１領域と同じ半導体基板の裏面側の表層部に、カソード領域となるＮ導電型で前記半導体基板より高濃度の第３領域が形成され、前記第３領域の直上において、主面側の表層部に、前記第２領域と同じ層でアノード領域となるＰ導電型の第４領域が形成されてなり、
   前記複数のＩＧＢＴセル領域が、短冊形状の幅の狭い狭短冊幅領域と、前記狭短冊幅領域より幅の広い少なくとも１つの広短冊幅領域とで構成されてなり、
   前記複数のＩＧＢＴセル領域における各第１領域が、同じ層のＰ導電型で形成された架橋部領域で連結されてなり、
   前記架橋部領域の直上において、前記第２領域および第４領域と同じＰ導電型の領域が形成され、前記エミッタ領域が形成されていない、非活性領域が配置されてなることを特徴とする半導体装置。
2. 前記広短冊幅領域の幅が、断面方向においてドリフト層となる前記第１領域から前記第２領域までの半導体基板からなるＮ導電型層の厚さの２倍以上に設定されてなることを特徴とする請求項１に記載の半導体装置。
3. 前記狭短冊幅領域の幅が、断面方向においてドリフト層となる前記第１領域から前記第２領域までの半導体基板からなるＮ導電型層の厚さの２倍より小さく設定されてなることを特徴とする請求項２に記載の半導体装置。
4. 半導体基板の裏面側における前記第１領域、第３領域および架橋部領域を合わせた領域が、四角形状に形成されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記架橋部領域の幅が、前記狭短冊幅領域の幅より狭く設定されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記架橋部領域が、
   前記交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域および複数のダイオードセル領域と直交するようにして、該複数のＩＧＢＴセル領域と複数のダイオードセル領域の中央に１つ配置されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記架橋部領域が、
   前記交互に配置されてなる短冊形状の複数のＩＧＢＴセル領域および複数のダイオードセル領域と直交するようにして、該複数のＩＧＢＴセル領域と複数のダイオードセル領域に所定の繰り返しピッチで複数配置されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
8. 前記架橋部領域が、
   前記半導体基板の外周領域において、前記第１領域と第３領域を取り囲むように形成されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記広短冊幅領域が、
   前記複数のＩＧＢＴセル領域と複数のダイオードセル領域の中央に１つ配置されてなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
10. 前記広短冊幅領域が、
    前記複数のＩＧＢＴセル領域と複数のダイオードセル領域に所定の繰り返しピッチで複数配置されてなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
11. 前記半導体装置が、車載用のインバータ回路に用いられてなることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。

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