JP2014067763A - 半導体装置 - Google Patents

Abstract

【課題】ダイオードの特性の低下を抑制した半導体装置を提供する。
【解決手段】ＩＢＧＴ領域は、第１電極の第１面側に設けられた第１導電型のコレクタ層と、コレクタ層の第１電極側と逆側に設けられた第２導電型のドリフト層と、ドリフト層の第１電極側と逆側に設けられた第１導電型のボディ層と、ドリフト層及びボディ層に第１絶縁膜を介して第１電極とコレクタ層との積層方向に延伸して設けられた第２電極とを有する。ダイオード領域は、第１電極の第１面側に設けられた第２導電型のカソード層と、カソード層の第１電極側と逆側に設けられたドリフト層と、ドリフト層の第１電極側と逆側に設けられた第１導電型のアノード層と、ドリフト層及びアノード層に第２絶縁膜を介して積層方向に延伸して設けられた第３電極とを有する。第２電極と第３電極とは所定距離だけ離れている。
【選択図】図４

Description

本実施の形態は、半導体装置に関する。

近年、ＲＣ−ＩＧＢＴ（Reverse-conducting IGBT）の開発が盛んに行われている。ＲＣ−ＩＧＢＴは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）とダイオードとが同一の基板上に形成されたものであり、その両方の特性を有する。

一方、従来より、トレンチＩＧＢＴではゲート抵抗を下げるフィンガー構造が提案されている。このフィンガー構造では、トレンチ内のゲート電極は一旦基板表面に引き出され、フィンガー領域にて互いに接続される。これにより同一素子内にてゲート電極の抵抗成分による不均一動作等が抑制される。そして、フィンガー領域での配線直下に位置するトレンチの端部で耐圧が劣化することを抑制するため、そのトレンチの端部を覆うように高濃度の拡散層が形成される。

ＲＣ−ＩＧＢＴ構造においてＩＧＢＴとダイオードの境界にフィンガー領域を形成する場合も、上記の拡散層が形成されることになる。しかしながら、上記拡散層はダイオードからみて高注入のアノードとしてキャリアの注入源として働くため、ダイオードの高速化が阻害される。

特開２０１１−２２８７１９

本実施の形態は、ダイオードの特性の低下を抑制した半導体装置を提供する。

一態様に係る半導体装置は、第１電極、ＩＧＢＴ領域、ダイオード領域を有する。ＩＢＧＴ領域は、第１電極の第１面側に設けられた第１導電型のコレクタ層と、コレクタ層の第１電極側と逆側に設けられた第２導電型のドリフト層と、ドリフト層の第１電極側と逆側に設けられた第１導電型のボディ層と、ドリフト層及びボディ層に第１絶縁膜を介して第１電極とコレクタ層との積層方向に延伸して設けられた第２電極と、第１絶縁膜に接して且つボディ層の第１電極側と逆側に設けられた第２導電型のエミッタ層とを有する。ダイオード領域は、第１電極の第１面側に設けられた第２導電型のカソード層と、カソード層の第１電極側と逆側に設けられたドリフト層と、ドリフト層の第１電極側と逆側に設けられた第１導電型のアノード層と、ドリフト層及びアノード層に第２絶縁膜を介して積層方向に延伸して設けられた第３電極とを有する。第２電極及び第３電極は、第１電極の第１面に平行な第１方向に延びる。第２電極と第３電極とは第１方向に所定距離だけ離れている。

第１の実施の形態に係る半導体装置の概略を示す上面図である。 第１の実施の形態に係る図１のＡ−Ａ’断面図である。 第１の実施の形態に係る図１のＢ−Ｂ’断面図である。 第１の実施の形態に係る図１のＣ−Ｃ’断面図である。 トレンチＴ１とトレンチＴ２との間隔と、トレンチＴ１とトレンチＴ２の間がピンチオフする際にダイオード領域Ｒ２のアノードとカソードの間に印加される印加電圧との関係を示す図である。 第２の実施の形態に係るトレンチＴ１、Ｔ２、ゲート導電層１８、及び導電層２４を示す上面図である。 第３の実施の形態に係るトレンチＴ１、Ｔ２、ゲート導電層１８、及び導電層２４を示す上面図である。

以下、図面を参照して、実施の形態に係る半導体装置について説明する。

［第１の実施の形態］
先ず、図１を参照して第１の実施の形態に係る半導体装置の全体構成について説明する。図１は第１の実施の形態に係る半導体装置の概略を示す上面図である。第１の実施の形態に係る半導体装置は、図１に示すように、半導体基板１０にＩＧＢＴ領域Ｒ１、ダイオード領域Ｒ２を有する。ＩＧＢＴ領域Ｒ１は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）として機能する。ダイオード領域Ｒ２は、Ｘ方向にてＩＧＢＴ領域Ｒ１に隣接し、ダイオードとして機能する。なお、Ｘ方向は、半導体基板１０に対して平行な方向である。

次に、図１及び図２を参照してＩＧＢＴ領域Ｒ１について説明する。図２は図１のＡ−Ａ’の断面図である。ＩＧＢＴ領域Ｒ１は、図２に示すように、半導体基板１０の裏面に設けられた共通電極１１、及び半導体基板１０内に設けられたコレクタ層１２、バッファ層１３、及びドリフト層１４を有する。

共通電極１１は、ＩＧＢＴ領域Ｒ１にてＩＧＢＴのコレクタ電極として機能する。コレクタ層１２はＩＧＢＴのコレクタとして機能する。コレクタ層１２は、ＩＧＢＴ領域Ｒ１にて共通電極１１の上面に接する。コレクタ層１２はＰ＋型半導体にて構成される。なお、以下、本実施の形態においてＰ−型半導体はＰ型半導体よりも不純物濃度が低く、Ｐ＋型半導体はＰ型半導体よりも不純物濃度が高いものとする。同様に、Ｎ−型半導体はＮ型半導体よりも不純物濃度が低く、Ｎ＋型半導体はＮ型半導体よりも不純物濃度が高いものとする。

バッファ層１３は、ＩＧＢＴ領域Ｒ１にてコレクタ層１２の上面に接する。バッファ層１３はＮ型半導体にて構成される。ドリフト層１４は、ＩＧＢＴ領域Ｒ１にてバッファ層１３の上面に接する。ドリフト層１４はＮ−型半導体にて構成される。

また、ＩＧＢＴ領域Ｒ１は、図２に示すように、半導体基板１０内に設けられたボディ層１５、及びエミッタ層１６を有する。

ボディ層１５は、ＩＧＢＴ領域Ｒ１にてドリフト層１４の上面に接する。ボディ層１５は、低濃度ボディ層１５ａ及び高濃度ボディ層１５ｂを有する。低濃度ボディ層１５ａは、ドリフト層１４の上面に接し、Ｐ−型半導体にて構成される。高濃度ボディ層１５ｂは、低濃度ボディ層１５ａの上面に接しＹ方向に所定ピッチをもって繰り返し設けられる。高濃度ボディ層１５ｂはＰ＋型半導体にて構成される。なお、Ｙ方向は、Ｘ方向に直交する方向である。ボディ層１５のうち、低濃度ボディ層１５ａはＩＧＢＴのボディ（チャネル領域）として機能する。

エミッタ層１６は、ＩＧＢＴのエミッタとして機能する。エミッタ層１６は、ＩＧＢＴ領域Ｒ１にて低濃度ボディ層１５ａの上面、及び高濃度ボディ層１５ｂの側面に接する。エミッタ層１６はＮ＋型半導体にて構成される。

更に、ＩＧＢＴ領域Ｒ１は、図２に示すように、トレンチＴ１、ゲート絶縁層１７及びゲート導電層１８を有する。

トレンチＴ１は、半導体基板１０を掘り込むように形成される。具体的に、トレンチＴ１は、ボディ層１５を貫通してドリフト層１４を掘り込むように形成される。トレンチＴ１は、図１に示すように、Ｘ方向に延びる形状を有し、Ｘ方向及びＹ方向にマトリクス状に配置される。

ゲート絶縁層１７は、トレンチＴ１の表面に形成される。ゲート絶縁層１７は、例えば酸化シリコンにて構成される。ゲート導電層１８は、ゲート絶縁層１７を介してトレンチＴ１を埋め、ＩＧＢＴのゲートとして機能する。ゲート導電層１８は、例えばポリシリコンにて構成される。

そして、ＩＧＢＴ領域Ｒ１は、図１に示すようにフィンガー配線１９を有する。フィンガー配線１９は、図１及び図４に示すように、ゲート導電層１８のＸ方向の端部の上方に絶縁層１９ａを介して設けられる。フィンガー配線１９は、絶縁層１９ａを貫通するホール１９ｂ内に形成された導電層１９ｃによって複数のゲート導電層１８を電気的に共通接続する。フィンガー配線１９は、櫛歯形状を有する。フィンガー配線１９は、Ｘ方向に隣り合うゲート導電層１８の一端と他端を覆うように形成される。また、図１ではＩＧＢＴ領域Ｒ１にてフィンガー配線１９はゲート導電層１８を互いに電気的に接続しているが、例えば、終端部にてフィンガー配線１９はゲート導電層１８を互いに電気的に接続してもよい。

次に、図１及び図３を参照してダイオード領域Ｒ２について説明する。図３は図１のＢ−Ｂ’断面図である。ダイオード領域Ｒ２は、図３に示すように、半導体基板１０の裏面に設けられた共通電極１１、及び半導体基板１０内に設けられたカソード層２１、バッファ層１３、及びドリフト層１４を有する。

共通電極１１は、ダイオード領域Ｒ２にてダイオードのカソード電極として機能する。共通電極１１は、ＩＧＢＴ領域Ｒ１からダイオード領域Ｒ２に延びる。カソード層２１は、ダイオード領域Ｒ２にてダイオードのカソードとして機能する。カソード層２１は、ダイオード領域Ｒ２にて共通電極１１の上面に接する。カソード層２１はＮ＋型半導体にて構成される。

バッファ層１３は、ダイオード領域Ｒ２にてカソード層２１の上面に接する。ドリフト層１４は、ダイオード領域Ｒ２にてバッファ層１３の上面に接する。バッファ層１３及びドリフト層１４は、ＩＧＢＴ領域Ｒ１からダイオード領域Ｒ２に延びる。

また、ダイオード領域Ｒ２は、図３に示すように、アノード層２２、トレンチＴ２、絶縁層２３及び導電層２４を有する。

アノード層２２はダイオードのアノードとして機能する。アノード層２２は、ダイオード領域Ｒ２にてドリフト層１４の上面に接する。アノード層２２は、低濃度アノード層２２ａ及び高濃度アノード層２２ｂを有する。低濃度アノード層２２ａは、ドリフト層１４の上面に接し、Ｐ−型半導体にて構成される。高濃度アノード層２２ｂは、低濃度アノード層２２ａの上面に接し、Ｐ＋型半導体にて構成される。

トレンチＴ２は、半導体基板１０を掘り込むように形成される。具体的に、トレンチＴ２は、アノード層２２を貫通してドリフト層１４を掘り込むように形成される。トレンチＴ２は、図１に示すように、Ｘ方向に延びる形状を有し、Ｘ方向及びＹ方向にマトリクス状に配置される。

絶縁層２３は、トレンチＴ２の表面に形成される。絶縁層２３は、例えば酸化シリコンにて構成される。導電層２４は、絶縁層２３を介してトレンチＴ２を埋め、ダイオードのアノード電極として機能する。導電層２４は、例えばポリシリコンにて構成される。

そして、ダイオード領域Ｒ２は、図１に示すようにフィンガー配線２５を有する。フィンガー配線２５は、図１及び図４に示すように、導電層２４のＸ方向の端部の上方に絶縁層２５ａを介して設けられる。フィンガー配線２５は、絶縁層２５ａを貫通するホール２５ｂ内に形成された導電層２５ｃによって複数の導電層２４を電気的に共通接続する。フィンガー配線２５は、櫛歯形状を有する。フィンガー配線２５は、Ｘ方向に隣り合う導電層２４の一端と他端を覆うように形成される。なお、フィンガー配線１９とフィンガー配線２５は互いに絶縁分離されている。ただしＩＧＢＴ領域Ｒ１のゲート導電層１８はゲートとして働き、ダイオード領域Ｒ２の導電層２４はアノードとして働くため、導電層１８と導電層２４をＩＧＢＴ領域Ｒ１及びダイオード領域Ｒ２にて接続することはない。

次に、図４を参照して、トレンチＴ１（導電層１８）とトレンチＴ２（導電層２４）の間の間隔（以下、トレンチ間隔Ｗ）について説明する。図４は図１のＣ−Ｃ’断面図である。図４に示す一例では、トレンチ間隔Ｗは２μｍ以下とされている。このトレンチ間隔Ｗは以下の図５に示される関係に基づき設定されている。

図５の横軸は、トレンチ間隔Ｗ（μｍ）を示す。ＲＣ−ＩＧＢＴの場合、ＩＧＢＴのボディ層１５とダイオードのアノード層２２とは拡散層でつながっており同じ電位となる。よってボディ層１５およびアノード層２２と、ドリフト層１４の間に逆バイアスを印加し、ここから空乏層が延びる際、トレンチＴ１とトレンチＴ２の間がピンチオフする際の印加される印加電圧（Ｖ）を示す。図５に示すように、トレンチ間隔Ｗが２μｍ以下の場合、印加電圧は、トレンチ間隔Ｗが広がるに伴い第１の増加率で大きくなる。そして、図５に示すように、トレンチ間隔Ｗが２μｍより大きい場合、印加電圧は、トレンチ間隔Ｗが広がるに伴い第１の増加率よりも大きい第２の増加率で大きくなる。したがって、小さい印加電圧でトレンチＴ１とトレンチＴ２の間をピンチオフさせるためには、トレンチ間隔Ｗは２μｍ以下が望ましいことが分かる。そこで、本実施の形態において、図４に示すように一例として、トレンチ間隔Ｗは２μｍ以下に設定されている。これにより、本実施の形態は、印加電圧が小さい場合であっても、トレンチＴ１とトレンチＴ２の間をピンチオフした状態にできる。したがって、本実施の形態は、トレンチＴ１とトレンチＴ２との間に高濃度の拡散層を形成してトレンチ先端部での耐圧劣化の対策をとらなくとも、静耐圧を高く保つことができる。

また、図４に示す例においてトレンチ間隔Ｗは２μｍ以下とされている。しかし、印加電圧の増加率が急激に変化するトレンチ間隔は、各層の濃度、及びトレンチの深さ等によって２μｍとは異なる値となる。したがって、本実施の形態に係るトレンチ間隔Ｗは、印加電圧の増加率が変化するトレンチ間隔（変曲点）以下であれば良い。

［第２の実施の形態］
次に、図６を参照して、第２の実施の形態に係る半導体装置を説明する。図６は、第２の実施の形態に係るトレンチＴ１、Ｔ２、ゲート導電層１８及び導電層２４を示す上面図である。ここでは特にフィンガー配線は図示していない。図６に示すように、第２の実施の形態において、トレンチＴ１、Ｔ２は、Ｘ方向に延び、ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２の境界Ｂにおいて折り返すＵ字形状を有する。したがって、同様に、ゲート導電層１８及び導電層２４も、Ｘ方向に延び、ＩＧＢＴ領域Ｒ１とダイオード領域Ｒ２の境界Ｂにおいて折り返すＵ字形状を有する。この点のみにおいて第２の実施の形態は、第１の実施の形態と異なる。その他、第２の実施の形態は、第１の実施の形態と同様の構成を有するため、第１の実施の形態と同様の効果を奏する。

［第３の実施の形態］
次に、図７を参照して、第３の実施の形態に係る半導体装置を説明する。図７は、第３の実施の形態に係るトレンチＴ１、Ｔ２、ゲート導電層１８及び導電層２４を示す上面図である。ここでは特にフィンガー配線は図示していない。図７に示すように、第３の実施の形態において、トレンチＴ１、Ｔ２、ゲート導電層１８及び導電層２４は、第２の実施の形態と同様にＵ字形状を有する。一方、第３の実施の形態において、トレンチＴ１、Ｔ２は、Ｘ方向に一列に並ばず、Ｙ方向にずれて配置される。したがって、同様に、ゲート導電層１８及び導電層２４も、Ｘ方向に一列に並ばず、Ｙ方向にずれて配置される。この点のみにおいて第３の実施の形態は、第１及び第２の実施の形態と異なる。その他、第３の実施の形態は、第１の実施の形態と同様の構成を有するため、第１の実施の形態と同様の効果を奏する。

［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…半導体基板、 １１…共通電極、 １２…コレクタ層、 １３…バッファ層、 １４…ドリフト層、 １５…ボディ層、 １６…エミッタ層、 １７…ゲート絶縁層、 １８…ゲート導電層、 １９、２５…フィンガー配線、 ２１…カソード層、 ２２…アノード層、 ２３…絶縁層、 ２４…導電層、 Ｂ…境界、 Ｒ１…ＩＧＢＴ領域、 Ｒ２…ダイオード領域、 Ｔ１、Ｔ２…トレンチ。

Claims (8)

1. 第１電極と、
   前記第１電極の第１面側に設けられた第１導電型のコレクタ層と、前記コレクタ層の第１電極側と逆側に設けられた第２導電型のドリフト層と、前記ドリフト層の第１電極側と逆側に設けられた第１導電型のボディ層と、前記ドリフト層及び前記ボディ層に第１絶縁膜を介して前記第１電極と前記コレクタ層との積層方向に延伸して設けられた第２電極と、前記第１絶縁膜に接して且つ前記ボディ層の第１電極側と逆側に設けられた第２導電型のエミッタ層とを有するＩＧＢＴ領域と、
   前記第１電極の第１面側に設けられた第２導電型のカソード層と、前記カソード層の第１電極側と逆側に設けられた前記ドリフト層と、前記ドリフト層の第１電極側と逆側に設けられた第１導電型のアノード層と、前記ドリフト層及び前記アノード層に第２絶縁膜を介して前記積層方向に延伸して設けられた第３電極とを有するダイオード領域とを備え、
   前記第２電極及び前記第３電極は、前記第１電極の第１面に平行な第１方向に延び、
   前記第２電極と前記第３電極とは前記第１方向に所定距離だけ離れ、
   前記所定距離は、２μｍであり、
   前記第２電極及び前記第３電極は、前記第１方向に延びると共に前記ＩＧＢＴ領域と前記ダイオード領域の境界で折り返すＵ字形状を有し、
   前記第２電極及び前記第３電極は、前記第１方向と直交する第２方向にずれて配置され、
   前記第２電極と前記第３電極との間の電極間隔が第１間隔以下の場合、前記第２電極と前記第３電極の間がピンチオフする際に前記ダイオード領域における前記アノード層と前記ドリフト層との間に印加される印加電圧は、前記電極間隔が広がるに伴い第１の増加率で大きくなり、
   前記電極間隔が前記第１間隔より大きい場合、前記印加電圧は、前記電極間隔が広がるに伴い前記第１の増加率よりも大きい第２の増加率で大きくなり、
   前記電極間隔は、前記第１間隔以下に設定され、
   前記第２電極及び前記第３電極は、各々、前記第１電極の第１面に平行で且つ前記第１方向と直交する第２方向、及び前記第１方向に第２間隔をもって複数配列され、
   前記第２電極の第１電極側と逆側に設けられ、複数の前記第２電極を電気的に接続する第１配線と、
   前記第３電極の第１電極側と逆側に設けられ、複数の前記第３電極を電気的に接続する第２配線とを更に備え、
   前記第１配線は、前記第１方向に隣り合う前記第２電極の一端と他端を覆うように形成され、
   前記第２配線は、前記第１方向に隣り合う前記第３電極の一端と他端を覆うように形成され、
   前記第１配線と前記第２配線は互いに絶縁分離されている
   ことを特徴とする半導体装置。
2. 第１電極と、
   前記第１電極の第１面側に設けられた第１導電型のコレクタ層と、前記コレクタ層の第１電極側と逆側に設けられた第２導電型のドリフト層と、前記ドリフト層の第１電極側と逆側に設けられた第１導電型のボディ層と、前記ドリフト層及び前記ボディ層に第１絶縁膜を介して前記第１電極と前記コレクタ層との積層方向に延伸して設けられた第２電極と、前記第１絶縁膜に接して且つ前記ボディ層の第１電極側と逆側に設けられた第２導電型のエミッタ層とを有するＩＧＢＴ領域と、
   前記第１電極の第１面側に設けられた第２導電型のカソード層と、前記カソード層の第１電極側と逆側に設けられた前記ドリフト層と、前記ドリフト層の第１電極側と逆側に設けられた第１導電型のアノード層と、前記ドリフト層及び前記アノード層に第２絶縁膜を介して前記積層方向に延伸して設けられた第３電極とを有するダイオード領域とを備え、
   前記第２電極及び前記第３電極は、前記第１電極の第１面に平行な第１方向に延び、
   前記第２電極と前記第３電極とは前記第１方向に所定距離だけ離れている
   ことを特徴とする半導体装置。
3. 前記所定距離は、２μｍである
   ことを特徴とする請求項２記載の半導体装置。
4. 前記第２電極及び前記第３電極は、前記第１方向に延びると共に前記ＩＧＢＴ領域と前記ダイオード領域の境界で折り返すＵ字形状を有する
   ことを特徴とする請求項２又は請求項３記載の半導体装置。
5. 前記第２電極及び前記第３電極は、前記第１方向と直交する第２方向にずれて配置される
   ことを特徴とする請求項２乃至請求項４記載の半導体装置。
6. 前記第２電極と前記第３電極との間の電極間隔が第１間隔以下の場合、前記第２電極と前記第３電極の間がピンチオフする際に前記ダイオード領域における前記アノード層と前記ドリフト層との間に印加される印加電圧は、前記電極間隔が広がるに伴い第１の増加率で大きくなり、
   前記電極間隔が前記第１間隔より大きい場合、前記印加電圧は、前記電極間隔が広がるに伴い前記第１の増加率よりも大きい第２の増加率で大きくなり、
   前記電極間隔は、前記第１間隔以下に設定されている
   ことを特徴とする請求項２乃至請求項５記載の半導体装置。
7. 前記第２電極及び前記第３電極は、各々、前記第１電極の第１面に平行で且つ前記第１方向と直交する第２方向、及び前記第１方向に第２間隔をもって複数配列されている
   ことを特徴とする請求項２乃至請求項６記載の半導体装置。
8. 前記第２電極の第１電極側と逆側に設けられ、複数の前記第２電極を電気的に接続する第１配線と、
   前記第３電極の第１電極側と逆側に設けられ、複数の前記第３電極を電気的に接続する第２配線とを更に備え、
   前記第１配線は、前記第１方向に隣り合う前記第２電極の一端と他端を覆うように形成され、
   前記第２配線は、前記第１方向に隣り合う前記第３電極の一端と他端を覆うように形成され、
   前記第１配線と前記第２配線は互いに絶縁分離されている
   ことを特徴とする請求項２乃至請求項７記載の半導体装置。

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