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JP6935351B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
電力変換等に用いられる半導体装置として、ＩＧＢＴ(Insulated Gate Bipolar Transistor）にＦＷＤ(Free Wheeling Diode)を内蔵させたＲＣ−ＩＧＢＴ（Reverse Conducting Insulated. Gate Bipolar Transistor）がある。半導体装置は、動作時に破壊が生じ難いことが望ましい。
特開２０１３−１３８０６９号公報
本発明が解決しようとする課題は、破壊が生じ難い半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の複数の第１半導体領域と、第２半導体領域と、第２導電形の第３半導体領域と、第２導電形の複数の第４半導体領域と、第１導電形の第５半導体領域と、第２導電形の複数の第６半導体領域と、第２導電形の複数の第７半導体領域と、第１導電形の複数の第８半導体領域と、複数のゲート電極と、第２導電形の第９半導体領域と、第２電極と、を有する。前記第１半導体領域は、前記第１電極の上に設けられている。前記第２半導体領域は、前記第１電極の上に設けられている。前記第３半導体領域は、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する。第１方向において互いに離れた一対の前記第３半導体領域と、前記一対の第３半導体領域の間に設けられた前記複数の第１半導体領域の１つと、を含む第１領域群が、前記第１方向と、前記第１方向に垂直な第２方向と、において複数設けられている。前記第２半導体領域は、複数の前記第１領域群の周り及び前記複数の第１領域群のうち前記第１方向において隣り合う２つの第１領域群の間に設けられている。前記複数の第４半導体領域は、前記第２半導体領域に囲まれ、前記第１方向及び前記第２方向において互いに離れている。前記複数の第４半導体領域は、前記複数の第１領域群と前記第２方向において交互に設けられている。前記第５半導体領域は、前記複数の第１領域群、前記第２半導体領域、及び前記複数の第４半導体領域の上に設けられている。前記複数の第６半導体領域は、前記第５半導体領域の上に設けられ、前記複数の第１半導体領域の上にそれぞれ位置する。前記複数の第７半導体領域は、前記第５半導体領域の上に設けられ、前記複数の第４半導体領域の上にそれぞれ位置する。前記複数の第８半導体領域は、前記複数の第７半導体領域の上にそれぞれ設けられている。前記複数のゲート電極は、前記第５半導体領域、前記複数の第７半導体領域、及び前記複数の第８半導体領域と複数のゲート絶縁層を介してそれぞれ対向する。前記第９半導体領域は、前記複数の第６半導体領域及び前記複数の第７半導体領域の周り、前記複数の第６半導体領域のうち前記第１方向において隣り合う２つの第６半導体領域の間、及び前記複数の第７半導体領域のうち前記第１方向において隣り合う２つの第７半導体領域の間に設けられている。前記第９半導体領域は、前記第２半導体領域の上に位置する。前記第９半導体領域は、前記複数の第６半導体領域及び前記複数の第７半導体領域のそれぞれよりも高い第２導電形の不純物濃度を有する。前記複数の第４半導体領域のうち前記第１方向において隣り合う２つの第４半導体領域の間に位置する前記第２半導体領域の一部の前記第１方向における長さは、前記隣り合う２つの第７半導体領域の間に位置する前記第９半導体領域の一部の前記第１方向における長さよりも長い前記第２電極は、前記複数の第６半導体領域、前記複数の第７半導体領域、及び前記複数の第８半導体領域の上に設けられ、前記複数の第６半導体領域、前記複数の第７半導体領域、前記複数の第８半導体領域、及び前記第９半導体領域と電気的に接続されている。
実施形態に係る半導体装置の平面図である。 図１のＡ−Ａ’断面を含む斜視断面図である。 図１のＢ−Ｂ’断面を含む斜視断面図及びＣ−Ｃ’断面を含む斜視断面図である。 図１のＤ−Ｄ’断面を含む斜視断面図及びＥ−Ｅ’断面を含む斜視断面図である。 実施形態に係る半導体装置の下面の構造を表す平面図である。 参考例に係る半導体装置の下面の構造を表す平面図である。 実施形態の第１変形例に係る半導体装置の下面の構造を表す平面図である。 実施形態の第２変形例に係る半導体装置の下面の構造を表す平面図である。 実施形態の第３変形例に係る半導体装置の下面の構造を表す平面図である。 実施形態の第４変形例に係る半導体装置の下面の構造を表す平面図である。 図１０のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。 図１０のＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。また、これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図１は、実施形態に係る半導体装置の平面図である。
図２は、図１のＡ−Ａ’断面を含む斜視断面図である。
図３は、図１のＢ−Ｂ’断面を含む斜視断面図及びＣ−Ｃ’断面を含む斜視断面図である。
図４は、図１のＤ−Ｄ’断面を含む斜視断面図及びＥ−Ｅ’断面を含む斜視断面図である。
図５は、実施形態に係る半導体装置の下面の構造を表す平面図である。
なお、図２では、エミッタ電極３２が透過して表されている。
図１〜図５に表したように、実施形態に係る半導体装置１００は、ｎ＋形（第１導電形）カソード領域１（第１半導体領域）、半導体領域２（第２半導体領域）、ｐ＋形（第２導電形）半導体領域３（第３半導体領域）、ｐ＋形コレクタ領域４（第４半導体領域）、ｎ−形半導体領域５（第５半導体領域）、ｐ形アノード領域６（第６半導体領域）、ｐ形ベース領域７（第７半導体領域）、ｎ＋形エミッタ領域８（第８半導体領域）、ｐ＋形ガードリング領域９（第９半導体領域）、ｎ形バッファ領域１２、ｐ＋形アノード１３、ｐ＋形コンタクト領域１４、ゲート電極２０、導電層２５、コレクタ電極３１（第１電極）、エミッタ電極３２（第２電極）、及びゲートパッド３３を有する。
実施形態の説明では、ＸＹＺ直交座標系を用いる。ｎ＋形カソード領域１、ｐ＋形半導体領域３、及び半導体領域２が並ぶ方向をＸ方向（第１方向）とする。Ｘ方向に対して垂直であり、ｎ＋形カソード領域１及びｐ＋形コレクタ領域４が並ぶ方向をＹ方向（第２方向）とする。Ｘ方向及びＹ方向に対して垂直な方向をＺ方向（第３方向）とする。また、説明のために、ｎ＋形カソード領域１及びｐ＋形コレクタ領域４からｎ−形半導体領域５に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ｎ＋形カソード領域１、ｐ＋形コレクタ領域４，及びｎ−形半導体領域５の相対的な位置関係に基づき、重力の方向とは無関係である。
図１に表したように、エミッタ電極３２及びゲートパッド３３は、半導体装置１００の上面に設けられ、互いに離間している。例えば、エミッタ電極３２は、Ｘ方向において複数設けられている。エミッタ電極３２の周りには、配線層３４が設けられている。配線層３４は、ゲートパッド３３と接続されている。例えば、配線層３４の一部は、エミッタ電極３２同士の間をＹ方向に延びている。
半導体装置１００は、ＩＧＢＴ領域Ｒ１及びＦＷＤ領域Ｒ２を有する。図１に表した例では、ＩＧＢＴ領域Ｒ１及びＦＷＤ領域Ｒ２のそれぞれは、Ｘ方向及びＹ方向において複数設けられている。それぞれのエミッタ電極３２は、Ｙ方向において交互に設けられたＩＧＢＴ領域Ｒ１及びＦＷＤ領域Ｒ２の上に設けられている。
図２及び図３に表したように、コレクタ電極３１は、半導体装置１００の下面に設けられている。ｎ＋形カソード領域１、半導体領域２、ｐ＋形半導体領域３、及びｐ＋形コレクタ領域４は、コレクタ電極３１の上に設けられ、コレクタ電極３１と電気的に接続されている。
図５に表したように、半導体領域２の一部は、Ｘ方向においてｎ＋形カソード領域１から離間している。ｐ＋形半導体領域３は、Ｘ方向においてｎ＋形カソード領域１と半導体領域２との間に設けられている。ｐ＋形コレクタ領域４は、Ｙ方向においてｎ＋形カソード領域１及びｐ＋形半導体領域３と並んでいる。また、ｐ＋形コレクタ領域４は、Ｘ方向において半導体領域２の別の一部と並んでいる。
図５に表した例では、ｎ＋形カソード領域１は、Ｘ方向において、一対のｐ＋形半導体領域３の間に設けられている。ｎ＋形カソード領域１及び一対のｐ＋形半導体領域３は、Ｘ方向において、半導体領域２の一部同士の間に設けられている。半導体領域２は、例えば、複数のｎ＋形カソード領域１、複数のｐ＋形半導体領域３、及び複数のｐ＋形コレクタ領域４の周りに設けられている。
図２及び図３に表したように、ｎ形バッファ領域１２は、ｎ＋形カソード領域１、半導体領域２、ｐ＋形半導体領域３、及びｐ＋形コレクタ領域４の上に設けられている。半導体領域２は、ｎ形バッファ領域１２と一体に設けられていても良い。ｎ−形半導体領域５は、ｎ形バッファ領域１２の上に設けられている。
ｐ形アノード領域６は、ｎ−形半導体領域５の上に設けられ、ｎ＋形カソード領域１及びｐ＋形半導体領域３の上に位置している。ｐ＋形アノード１３は、ｐ形アノード領域６の一部の上に設けられている。導電層２５は、例えば、Ｙ方向において、ｎ−形半導体領域５の一部及びｐ形アノード領域６と絶縁層２６を介して対向している。
ｐ形ベース領域７は、ｎ−形半導体領域５の上に設けられ、ｐ＋形コレクタ領域４の上に位置している。ｎ＋形エミッタ領域８及びｐ＋形コンタクト領域１４は、ｐ形ベース領域７の上に設けられている。ゲート電極２０は、例えば、Ｙ方向において、ｎ−形半導体領域５の一部、ｐ形ベース領域７、及びｎ＋形エミッタ領域８の少なくとも一部とゲート絶縁層２１を介して対向している。
エミッタ電極３２は、ｐ形アノード領域６、ｐ＋形アノード１３、ｎ＋形エミッタ領域８、ｐ＋形コンタクト領域１４、及び導電層２５の上に設けられ、これらと電気的に接続されている。ゲート電極２０とエミッタ電極３２とは、互いに電気的に分離されている。
図３及び図４に表したように、ｐ＋形ガードリング領域９は、ｐ形アノード領域６及びｐ形ベース領域７の周りに設けられ、半導体領域２の上に位置している。ｐ＋形ガードリング領域９の一部は、Ｘ方向において、ゲート電極２０同士の間及び導電層２５同士の間に設けられている。ｐ＋形ガードリング領域９は、ｐ形アノード領域６及びｐ形ベース領域７を介してエミッタ電極３２と電気的に接続されている。ｐ＋形ガードリング領域９の上には、絶縁層を介して導電層２８が設けられている。導電層２８は、ゲート電極２０及び配線層３４と接続されている。すなわち、ゲート電極２０は、導電層２８及び配線層３４を介してゲートパッド３３と電気的に接続されている。
図４に表したように、ｐ＋形ガードリング領域９の周りには、ｐ＋形ガードリング領域１０ａ及びｐ＋形ガードリング領域１０ｂが設けられていても良い。ｐ＋形ガードリング領域１０ａは、ｐ＋形ガードリング領域９から離間し、ｐ＋形ガードリング領域１０ｂは、ｐ＋形ガードリング領域１０ａから離間している。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ＋形カソード領域１、半導体領域２、ｐ＋形半導体領域３、ｐ＋形コレクタ領域４、ｎ−形半導体領域５、ｐ形アノード領域６、ｐ形ベース領域７、ｎ＋形エミッタ領域８、ｐ＋形ガードリング領域９、ｐ＋形ガードリング領域１０、ｎ形バッファ領域１２、ｐ＋形アノード１３、及びｐ＋形コンタクト領域１４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極２０及び導電層２５は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層２１及び絶縁層２６は、酸化シリコンなどの絶縁材料を含む。
コレクタ電極３１、エミッタ電極３２、ゲートパッド３３、及び配線層３４は、アルミニウムなどの金属を含む。
次に、半導体装置１００の動作について説明する。
エミッタ電極３２に対してコレクタ電極３１に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加されると、ｐ形ベース領域７のゲート絶縁層２１近傍の領域にチャネル（反転層）が形成され、ＩＧＢＴ領域Ｒ１がオン状態となる。このとき、電子が、このチャネルを通ってｎ＋形エミッタ領域８からｎ−形半導体領域５に注入され、正孔が、ｐ＋形コレクタ領域４からｎ−形半導体領域５に注入される。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域７におけるチャネルが消滅し、ＩＧＢＴ領域Ｒ１がオフ状態になる。
複数の半導体装置１００によって例えばブリッジ回路が構成されている場合、１つの半導体装置１００がオン状態からオフ状態に切り替わると、ブリッジ回路のインダクタンス成分により、別の半導体装置１００のエミッタ電極３２に誘導起電力が加わる。これにより、この別の半導体装置１００において、ＦＷＤ領域Ｒ２が動作し、ｐ形アノード領域６（ｐ＋形アノード１３）からｎ−形半導体領域５へ正孔が注入され、ｎ＋形カソード領域１からｎ−形半導体領域５へ電子が注入される。
図６を参照しつつ、実施形態の効果を説明する。
図６は、参考例に係る半導体装置の下面の構造を表す平面図である。
図６（ａ）に表した半導体装置１０１では、ｐ＋形半導体領域３が設けられておらず、ｎ形バッファ領域１２の一部がｎ＋形カソード領域１同士の間及びｐ＋形コレクタ領域４同士の間に設けられている。図６（ｂ）に表した半導体装置１０２では、ｐ＋形半導体領域３が設けられておらず、ｐ＋形半導体領域２ａがｎ＋形カソード領域１同士の間及びｐ＋形コレクタ領域４同士の間に設けられている。
半導体装置をターンオフした際に、誘導起電力などによってエミッタ電極３２に対してコレクタ電極３１に大きな電圧が印加されると、半導体装置はアバランシェ状態に遷移する。このとき、ゲート絶縁層２１の底部や絶縁層２６の底部でインパクトイオン化が発生し、ｎ−形半導体領域５で電子及び正孔が生成される。生成された電子は、コレクタ電極３１に向けてドリフトし、ｎ−形半導体領域５のコレクタ電極３１側の電位を低下させる。その際、ｎ−形半導体領域５とｐ＋形コレクタ領域４との間の内蔵電位が低下することで、ｐ＋形コレクタ領域４からｎ−形半導体領域５へ正孔が注入され、半導体装置に電流が流れる。
インパクトイオン化の生じやすさは、ゲート絶縁層２１及び絶縁層２６の深さ及び形状のばらつきにより、それぞれのゲート絶縁層２１及び絶縁層２６で異なる。一部のゲート絶縁層２１または絶縁層２６に集中的にインパクトイオン化が発生すると、その近傍のｐ＋形コレクタ領域４（ＩＧＢＴ領域Ｒ１）に集中的に電流が流れ、電流フィラメントが生じる。電流フィラメントが発生した場所では、時間の経過とともに温度が上昇していく。温度が上昇すると、キャリアの平均自由行程が短くなるため、インパクトイオン化が生じにくくなる。従って、温度が上昇すると、電流フィラメントは、隣接する温度が低い領域に移動していく。
しかし、下面にｎ＋形カソード領域１が設けられたＦＷＤ領域Ｒ２では、コレクタ電極３１からの正孔の注入が生じない。このため、電流フィラメントはＦＷＤ領域Ｒ２へは移動しない。従って、参考例に係る半導体装置１０１の場合、電流フィラメントは、１つのＩＧＢＴ領域Ｒ１内を移動し続ける。
例えば、ＩＧＢＴ領域Ｒ１の中心側の温度が上昇してくると、電流フィラメントの一部は、ＦＷＤ領域Ｒ２との境界近傍に向けて移動する。このとき、電流フィラメントは、ＦＷＤ領域Ｒ２へ移動せず、また、温度が上昇したＩＧＢＴ領域Ｒ１の中心側へも移動しない。このため、電流フィラメントは、ＩＧＢＴ領域Ｒ１とＦＷＤ領域Ｒ２との境界近傍で発生し続ける。この結果、電流フィラメントによって、上記境界近傍の温度が上昇し続け、最終的に熱暴走によって半導体装置１０１が破壊されてしまう。
この課題に関して、参考例に係る半導体装置１０２では、Ｘ方向においてｎ＋形カソード領域１同士の間及びｐ＋形コレクタ領域４同士の間にｐ＋形半導体領域２ａが設けられている。ｐ＋形半導体領域２ａによって、複数のｐ＋形コレクタ領域４同士が電気的に接続されている。ｐ＋形半導体領域２ａが設けられていることで、ｐ＋形半導体領域２ａを通してコレクタ電極３１からｎ−形半導体領域５へ正孔が注入される。このため、電流フィラメントが、ＩＧＢＴ領域Ｒ１の外側のｐ＋形半導体領域２ａへ移動し、他のＩＧＢＴ領域Ｒ１へ移動しうる。これにより、局所的な温度の上昇が抑制され、電流フィラメントによって半導体装置１０２が破壊される可能性を低減できる。
一方、半導体装置がオフ状態のときの耐圧を向上させるためには、ＩＧＢＴ領域Ｒ１及びＦＷＤ領域Ｒ２の周りに、ｐ＋形ガードリング領域９を設けることが望ましい。ｐ＋形ガードリング領域９が設けられることで、ゲート絶縁層２１下端及び絶縁層２６下端における電界集中が緩和される。
しかし、半導体装置１０２においてｐ＋形ガードリング領域９を設けた場合、ｐ＋形半導体領域２ａの上にｐ＋形ガードリング領域９が位置する。すなわち、ｐ＋形半導体領域２ａ、ｎ−形半導体領域５、及びｐ＋形ガードリング領域９からなる寄生ＰＮＰトランジスタが形成される。この寄生トランジスタを電流フィラメントが流れ、ｎ−形半導体領域５の温度が上昇すると、寄生トランジスタが動作し易くなる。
本実施形態では、上述した課題に関して、ｎ形の半導体領域２及びｐ＋形半導体領域３を設けている。半導体領域２は、ｐ＋形ガードリング領域９の下に設けられ、ｐ＋形半導体領域３は、半導体領域２とｎ＋形カソード領域１との間に設けられている。
この構成によれば、ｐ＋形ガードリング領域９の下にｐ＋形半導体領域２ａが設けられている場合に比べて、ｐ＋形ガードリング領域９直下のｎ−形半導体領域５への正孔の注入が抑制される。これにより、寄生トランジスタが動作することを抑制できる。また、半導体領域２に隣接してｐ＋形半導体領域３が設けられることで、電流フィラメントがｐ＋形半導体領域３を通ってＩＧＢＴ領域Ｒ１同士の間を移動できる。
すなわち、本実施形態によれば、電流フィラメント及び寄生トランジスタの動作によって半導体装置が破壊される可能性を低減できる。
図３に表したように、半導体領域２の幅Ｗ１は、ｐ＋形ガードリング領域９の幅Ｗ２よりも広いことが望ましい。幅Ｗ１を幅Ｗ２よりも広くすることで、ｐ＋形半導体領域３とｐ＋形ガードリング領域９とが上下方向において対向しなくなる。これにより、ｐ＋形半導体領域３、ｎ−形半導体領域５、及びｐ＋形ガードリング領域９からなる寄生ＰＮＰトランジスタが動作し難くなる。
半導体領域２の幅は、換言すると、半導体領域２のＹ方向に延びた部分のＸ方向における長さ、または、半導体領域２のＸ方向に延びた部分のＹ方向における長さである。
同様に、ｐ＋形ガードリング領域９の幅は、ｐ＋形ガードリング領域９のＹ方向に延びた部分のＸ方向における長さ、または、ｐ＋形ガードリング領域９のＸ方向に延びた部分のＹ方向における長さである。
また、ｎ形の半導体領域２が設けられている場合、コレクタ電極３１に対してエミッタ電極３２に電圧が印加された際に、半導体領域２、ｎ形バッファ領域１２、ｎ−形半導体領域５、及びｐ＋形ガードリング領域９から構成されるダイオードにも電流が流れる。例えば、ＦＷＤ領域Ｒ２への正孔の注入が抑制され、ＦＷＤ領域Ｒ２が高速で動作するように設計されている場合、ｐ＋形ガードリング領域９を通してｎ−形半導体領域５に正孔が注入されると、ダイオードの動作速度が低下してしまう。ｐ＋形ガードリング領域９からの正孔の注入量を抑制するためには、半導体領域２からの電子の注入量を低減することが有効である。このため、半導体領域２におけるｎ形不純物濃度は、ｎ＋形カソード領域１におけるｎ形不純物濃度よりも低いことが望ましい。
ｐ＋形半導体領域３の幅Ｗ３は、電流フィラメントが通過し易い長さに設定されることが望ましい。幅Ｗ３は、２００μｍ以上が望ましい。また、幅Ｗ２は、ｐ＋形半導体領域３の幅Ｗ３より狭いことが望ましい。ｐ＋形ガードリング領域９とｎ−形半導体領域５は、寄生ダイオードを構成する。幅Ｗ２を狭くすることで、アノード領域として機能するｐ＋形ガードリング領域９の面積を低減し、寄生ダイオードにおける正孔の注入量を低減できる。
ｐ＋形半導体領域３の幅は、換言すると、ｐ＋形半導体領域３のＹ方向に延びた部分のＸ方向における長さ、または、ｐ＋形半導体領域３のＸ方向に延びた部分のＹ方向における長さである。
（第１変形例）
図７は、実施形態の第１変形例に係る半導体装置の下面の構造を表す平面図である。
図７に表したように、第１変形例に係る半導体装置１１０では、ｐ−形の半導体領域２が設けられている。すなわち、半導体領域２におけるｐ形不純物濃度は、ｐ＋形半導体領域３及びｐ＋形コレクタ領域４のそれぞれのｐ形不純物濃度よりも低い。
例えば、ｐ＋形半導体領域３におけるｐ形のピーク不純物濃度は、８．０×１０１６ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以下である。半導体領域２におけるｐ形のピーク不純物濃度は、５．０×１０１６ａｔｏｍｓ／ｃｍ３以下である。このように、半導体領域２におけるｐ形不純物濃度が、ｐ＋形半導体領域３におけるｐ形不純物濃度よりも低ければ、半導体領域２の導電形は、ｎ形及びｐ形のいずれでも良い。
半導体領域２がｐ形である場合でも、半導体領域２のｐ形不純物濃度が低いことで、ｐ＋形ガードリング領域９直下のｎ−形半導体領域５への正孔の注入が抑制できる。このため、半導体装置１００と同様に、電流フィラメント及び寄生トランジスタの動作によって半導体装置が破壊される可能性を低減できる。
また、半導体領域２がｐ形の場合、ＦＷＤ領域Ｒ２が動作した際に、ｎ−形半導体領域５及びｐ＋形ガードリング領域９からなるダイオードの動作を抑制できる。このため、半導体装置１１０のダイオード動作を高速化できる。
（第２変形例）
図８は、実施形態の第２変形例に係る半導体装置の下面の構造を表す平面図である。
図８に表したように、第２変形例に係る半導体装置１２０では、ｎ＋形カソード領域１、半導体領域２、ｐ＋形半導体領域３、及びｐ＋形コレクタ領域４の周りに、ｎ形バッファ領域１２の一部に代えて、ｐ形半導体領域１５が設けられている。本変形例に係る半導体装置１２０によっても、半導体装置１００と同様に、電流フィラメント及び寄生トランジスタの動作によって半導体装置が破壊される可能性を低減することが可能である。
（第３変形例）
図９は、実施形態の第３変形例に係る半導体装置の下面の構造を表す平面図である。
第３変形例に係る半導体装置１３０では、ｎ形の半導体領域２が、ｎ＋形カソード領域１の周りに設けられている。Ｘ方向においてｎ＋形カソード領域１と隣接して、複数のｐ＋形半導体領域３が設けられている。複数のｐ＋形半導体領域３は、Ｙ方向に沿って、配列されている。
また、ＩＧＢＴ領域Ｒ１では、半導体領域２中に、複数のｐ＋形コレクタ領域４が設けられている。複数のｐ＋形コレクタ領域４は、Ｘ方向及びＹ方向に沿って配列されている。ＦＷＤ領域Ｒ２に設けられたｎ＋形カソード領域１及び複数のｐ＋形半導体領域３は、Ｙ方向において、複数のｐ＋形コレクタ領域４と、別の複数のｐ＋形コレクタ領域４と、の間に設けられている。
ｐ＋形半導体領域３同士の間の距離、ｐ＋形コレクタ領域４同士の間の距離、及びｐ＋形半導体領域３とｐ＋形コレクタ領域４との間の距離は、それぞれ、これらの領域の間で電流フィラメントが移動できるように設定される。例えば、これらの距離は、ｐ＋形半導体領域３及びｐ＋形コレクタ領域４のそれぞれのＸ方向またはＹ方向における長さよりも小さく、１０μｍ以下である。
本変形例に係る半導体装置１３０によっても、半導体装置１００と同様に、電流フィラメント及び寄生トランジスタの動作によって半導体装置が破壊される可能性を低減することが可能である。
また、ＩＧＢＴ領域Ｒ１において、複数のｐ＋形コレクタ領域４が互いに離間して設けられていることで、ＩＧＢＴ領域Ｒ１の下面における実効的なｐ形不純物濃度を低下させることができる。このため、ＩＧＢＴ領域Ｒ１を動作させた際の下面からの正孔の注入が抑制され、スイッチング時間を短縮してスイッチング損失を低減することができる。
（第４変形例）
図１０は、実施形態の第４変形例に係る半導体装置の下面の構造を表す平面図である。
図１１は、図１０のＡ−Ａ’断面図及びＢ−Ｂ’断面図である。
図１２は、図１０のＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。
半導体装置１００では、ＩＧＢＴ領域Ｒ１同士の間及びＦＷＤ領域Ｒ２同士の間に、半導体領域２が設けられていた。これに対して、第４変形例に係る半導体装置１４０では、図１０に表したように、ＩＧＢＴ領域Ｒ１同士の間及びＦＷＤ領域Ｒ２同士の間に、半導体領域２が設けられていない。
図１１に表したように、半導体装置１４０では、配線層３４の下にｐ＋形ガードリング領域９が設けられておらず、ゲート電極２０及び導電層２５がＸ方向に連続的に延びている。このため、配線層３４の下には、半導体領域２が設けられていない。
図１２に表したように、半導体領域２及びｐ＋形ガードリング領域９は、半導体装置１４０の外周にのみ設けられている。図１２の例では、ｐ＋形ガードリング領域１０ａが、ｐ＋形ガードリング領域９の周りに、ｐ＋形ガードリング領域９と連続して設けられている。ｐ＋形ガードリング領域１０ｂが、ｐ＋形ガードリング領域１０ａの周りに、ｐ＋形ガードリング領域１０ｂと連続して設けられている。ｐ＋形ガードリング領域１０ａの下端の位置は、ｐ＋形ガードリング領域９の下端の位置よりも上方に位置し、ｐ＋形ガードリング領域１０ｂの下端の位置よりも下方に位置している。ｐ＋形ガードリング領域１０は、図４に表したように、ｐ＋形ガードリング領域９から離間していても良い。
このように、半導体領域２が設けられる位置は、ｐ＋形ガードリング領域９が設けられる位置に応じて適宜変更することが可能である。また、半導体領域２とｎ＋形カソード領域１との間にｐ＋形半導体領域３が設けられ、ｐ＋形コレクタ領域４同士がｐ＋形半導体領域３によって接続されることで、電流フィラメントがＩＧＢＴ領域Ｒ１同士の間を移動できる。このため、半導体装置１００と同様に、電流フィラメント及び寄生トランジスタの動作によって半導体装置が破壊される可能性を低減できる。
以上で説明した各形態は、適宜組み合わせて実施することが可能である。例えば、半導体装置１２０〜１４０において、半導体領域２の導電形がｐ形であっても良い。半導体装置１１０、１３０、及び１４０において、ｎ形バッファ領域１２の一部に代えて、ｐ形半導体領域１５が設けられていても良い。半導体装置１１０及び１２０において、ＩＧＢＴ領域Ｒ１に複数のｐ＋形コレクタ領域４が配列され、ＦＷＤ領域Ｒ２に複数のｐ＋形半導体領域３が配列されていても良い。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ＋形カソード領域、 ２ 半導体領域、 ２ａ ｐ＋形半導体領域、 ３ ｐ＋形半導体領域、 ４ ｐ＋形コレクタ領域、 ５ ｎ−形半導体領域、 ６ ｐ形アノード領域、 ７ ｐ形ベース領域、 ８ ｎ＋形エミッタ領域、 ９、１０ａ、１０ｂ ｐ＋形ガードリング領域、 １２ ｎ形バッファ領域、 １３ ｐ＋形アノード領域、 １４ ｐ＋形コンタクト領域、 １５ ｐ形半導体領域、 ２０ ゲート電極、 ２１ ゲート絶縁層、 ２５ 導電層、 ２６ 絶縁層、 ２８ 導電層、 ３１ コレクタ電極、 ３２ エミッタ電極、 ３３ ゲートパッド、 ３４ 配線層、 １００〜１０２、１１０〜１４０ 半導体装置、 Ｒ１ ＩＧＢＴ領域、 Ｒ２ ＦＷＤ領域

Claims (9)

  1. 第１電極と、
    前記第１電極の上に設けられた第１導電形の複数の第１半導体領域と、
    前記第１電極の上に設けられた第２半導体領域と、
    前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第３半導体領域であって、第１方向において互いに離れた一対の前記第３半導体領域と前記一対の第３半導体領域の間に設けられた前記複数の第１半導体領域の１つとを含む第１領域群が前記第１方向と前記第１方向に垂直な第２方向とにおいて複数設けられ、前記第２半導体領域は複数の前記第１領域群の周り及び前記複数の第１領域群のうち前記第１方向において隣り合う２つの第１領域群の間に設けられた、前記第３半導体領域と、
    前記第２半導体領域に囲まれ、前記第１方向及び前記第２方向において互いに離れた第２導電形の複数の第４半導体領域であって、前記複数の第４半導体領域は前記複数の第１領域群と前記第２方向において交互に設けられた、前記複数の第４半導体領域と、
    前記複数の第１領域群、前記第２半導体領域、及び前記複数の第４半導体領域の上に設けられた第１導電形の第５半導体領域と、
    前記第５半導体領域の上に設けられ、前記複数の第１半導体領域の上にそれぞれ位置する第２導電形の複数の第６半導体領域と、
    前記第５半導体領域の上に設けられ、前記複数の第４半導体領域の上にそれぞれ位置する第２導電形の複数の第７半導体領域と、
    前記複数の第７半導体領域の上にそれぞれ設けられた第１導電形の複数の第８半導体領域と、
    前記第５半導体領域、前記複数の第７半導体領域、及び前記複数の第８半導体領域と複数のゲート絶縁層を介してそれぞれ対向する複数のゲート電極と、
    前記複数の第６半導体領域及び前記複数の第７半導体領域の周り、前記複数の第６半導体領域のうち前記第１方向において隣り合う２つの第６半導体領域の間、及び前記複数の第７半導体領域のうち前記第１方向において隣り合う２つの第７半導体領域の間に設けられ、前記第２半導体領域の上に位置し、前記複数の第６半導体領域及び前記複数の第７半導体領域のそれぞれよりも高い第２導電形の不純物濃度を有する第２導電形の第９半導体領域であって、前記複数の第４半導体領域のうち前記第１方向において隣り合う２つの第４半導体領域の間に位置する前記第２半導体領域の一部の前記第１方向における長さは、前記隣り合う２つの第７半導体領域の間に位置する前記第９半導体領域の一部の前記第１方向における長さよりも長い、前記第９半導体領域と、
    前記複数の第６半導体領域、前記複数の第７半導体領域、及び前記複数の第８半導体領域の上に設けられ、前記複数の第６半導体領域、前記複数の第７半導体領域、前記複数の第８半導体領域、及び前記第９半導体領域と電気的に接続された第２電極と、
    を備えた半導体装置。
  2. 第１電極と、
    前記第１電極の上に設けられた第１導電形の複数の第１半導体領域と、
    前記第１電極の上に設けられた第２半導体領域と、
    前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の複数の第３半導体領域であって、第１方向において互いに離れた一対の前記複数の第３半導体領域と前記一対の複数の第３半導体領域の間に設けられた前記複数の第１半導体領域の１つとを含む第１領域群が前記第１方向と前記第１方向に垂直な第２方向とにおいて複数設けられ、前記第２半導体領域は複数の前記第１領域群の周り及び前記複数の第１領域群のうち前記第１方向において隣り合う２つの第１領域群の間に設けられた、前記複数の第３半導体領域と、
    前記第２半導体領域に囲まれた第２導電形の複数の第４半導体領域であって、前記複数の第４半導体領域を含む第２領域群が前記第１方向及び前記第２方向において複数設けられ、複数の前記第２領域群は前記第２方向において前記複数の第１領域群と交互に設けられた、前記複数の第４半導体領域と、
    前記第２半導体領域、前記複数の第１領域群、及び前記複数の第２領域群の上に設けられた第１導電形の第５半導体領域と、
    前記第５半導体領域の上に設けられ、前記複数の第１半導体領域の上にそれぞれ位置する第２導電形の複数の第６半導体領域と、
    前記第５半導体領域の上に設けられ、前記複数の第２領域群の上にそれぞれ位置する第２導電形の複数の第７半導体領域と、
    前記複数の第７半導体領域の上にそれぞれ設けられた第１導電形の複数の第８半導体領域と、
    前記第５半導体領域、前記複数の第７半導体領域、及び前記複数の第８半導体領域と複数のゲート絶縁層を介してそれぞれ対向する複数のゲート電極と、
    前記複数の第６半導体領域及び前記複数の第７半導体領域の周り、前記複数の第６半導体領域のうち前記第１方向において隣り合う２つの第６半導体領域の間、及び前記複数の第７半導体領域のうち前記第１方向において隣り合う２つの第７半導体領域の間に設けられ、前記第２半導体領域の上に位置し、前記複数の第６半導体領域及び前記複数の第７半導体領域のそれぞれよりも高い第２導電形の不純物濃度を有する第２導電形の第９半導体領域であって、前記複数の第２領域群のうち前記第１方向において隣り合う２つの第２領域群の間に位置する前記第２半導体領域の一部の前記第１方向における長さは、前記隣り合う２つの第７半導体領域の間に位置する前記第９半導体領域の一部の前記第１方向における長さよりも長い、前記第９半導体領域と、
    前記複数の第６半導体領域、前記複数の第７半導体領域、及び前記複数の第８半導体領域の上に設けられ、前記複数の第６半導体領域、前記複数の第７半導体領域、前記複数の第８半導体領域、及び前記第９半導体領域と電気的に接続された第２電極と、
    を備えた半導体装置。
  3. 前記第２半導体領域は、第１導電形であり、
    前記第２半導体領域における第１導電形の不純物濃度は、前記第１半導体領域における第１導電形の不純物濃度よりも低い請求項１又は２に記載の半導体装置。
  4. 前記第２半導体領域は、第２導電形であり、
    前記第２半導体領域における第２導電形のピーク不純物濃度は、５．０×１０１６ａｔｏｍｓ／ｃｍ３以下である請求項１又は２に記載の半導体装置。
  5. 第１電極と、
    前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記第１電極の上に設けられ、第１方向において前記第１半導体領域から離間した第２導電形の第２半導体領域であって、第２導電形のピーク不純物濃度が５．０×１０ １６ ａｔｏｍｓ／ｃｍ ３ 以下である、前記第２半導体領域と、
    前記第１半導体領域と前記第２半導体領域との間に設けられ、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第３半導体領域と、
    前記第１電極の上に設けられ、前記第１方向に垂直な第２方向において、前記第１半導体領域及び前記第３半導体領域と並ぶ第２導電形の第４半導体領域と、
    前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域の上に設けられた第１導電形の第５半導体領域と、
    前記第５半導体領域の上に設けられ、前記第１半導体領域の上に位置する第２導電形の第６半導体領域と、
    前記第５半導体領域の上に設けられ、前記第４半導体領域の上に位置する第２導電形の第７半導体領域と、
    前記第７半導体領域の一部の上に設けられた第１導電形の第８半導体領域と、
    前記第５半導体領域の一部、前記第７半導体領域、及び前記第８半導体領域の少なくとも一部とゲート絶縁層を介して対向するゲート電極と、
    前記第６半導体領域及び前記第７半導体領域の周りに設けられ、前記第２半導体領域の上に位置し、前記第６半導体領域及び前記第７半導体領域のそれぞれよりも高い第２導電形の不純物濃度を有する第２導電形の第９半導体領域と、
    前記第６半導体領域、前記第７半導体領域、及び前記第８半導体領域の上に設けられ、前記第６半導体領域、前記第７半導体領域、前記第８半導体領域、及び前記第９半導体領域と電気的に接続された第２電極と、
    を備えた半導体装置。
  6. 第１電極と、
    前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の周りに設けられた第２半導体領域であって、第２導電形のピーク不純物濃度が５．０×１０ １６ ａｔｏｍｓ／ｃｍ ３ 以下である、前記第２半導体領域と、
    前記第２半導体領域中に設けられ、第１方向において前記第１半導体領域に隣接し、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の複数の第３半導体領域と、
    前記第２半導体領域中に設けられ、前記第１方向に垂直な第２方向において、前記第１半導体領域及び前記複数の第３半導体領域と並ぶ第２導電形の複数の第４半導体領域と、
    前記第１半導体領域、前記第２半導体領域、前記複数の第３半導体領域、及び前記複数の第４半導体領域の上に設けられた第１導電形の第５半導体領域と、
    前記第５半導体領域の上に設けられ、前記第１半導体領域の上に位置する第２導電形の第６半導体領域と、
    前記第５半導体領域の上に設けられ、前記複数の第４半導体領域の上に位置する第２導電形の第７半導体領域と、
    前記第７半導体領域の一部の上に設けられた第１導電形の第８半導体領域と、
    前記第５半導体領域の一部、前記第７半導体領域、及び前記第８半導体領域の少なくとも一部とゲート絶縁層を介して対向するゲート電極と、
    前記第６半導体領域及び前記第７半導体領域の周りに設けられ、前記第２半導体領域の上に位置し、前記第６半導体領域及び前記第７半導体領域のそれぞれよりも高い第２導電形の不純物濃度を有する第２導電形の第９半導体領域と、
    前記第６半導体領域、前記第７半導体領域、及び前記第８半導体領域の上に設けられ、前記第６半導体領域、前記第７半導体領域、前記第８半導体領域、及び前記第９半導体領域と電気的に接続された第２電極と、
    を備えた半導体装置。
  7. 前記第９半導体領域の上に絶縁層を介して設けられた配線層をさらに備え、
    前記配線層は、前記第２電極から離間し、
    前記配線層は、前記複数のゲート電極と電気的に接続された請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第９半導体領域の周りに設けられた第２導電形の第１０半導体領域をさらに備え、
    前記第１０半導体領域は、前記第９半導体領域と接し、
    前記第１０半導体領域の下端は、前記第９半導体領域の下端よりも上方に位置する請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第５半導体領域の一部及び複数の前記第６半導体領域と複数の絶縁層を介してそれぞれ対向する複数の導電層をさらに備えた請求項１〜８のいずれか１つに記載の半導体装置。
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