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CN108417614B - 半导体装置 - Google Patents

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CN108417614B
CN108417614B CN201710659295.7A CN201710659295A CN108417614B CN 108417614 B CN108417614 B CN 108417614B CN 201710659295 A CN201710659295 A CN 201710659295A CN 108417614 B CN108417614 B CN 108417614B
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Abstract

有关实施方式的半导体装置具有第1电极、多个第1区域、多个第2区域、第1导电型的第8半导体区域、第2导电型的第9半导体区域、第1导电型的第10半导体区域、多个第2电极及第3电极。第1区域具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域及栅极电极。第2区域具有第2导电型的第5半导体区域、第2导电型的第6半导体区域及第1导电型的第7半导体区域。第1区域和第2区域交替地设置。第8半导体区域与多个第1半导体区域电连接。第3电极具有隔着第1绝缘层设在第10半导体区域之上的布线部。

Description

半导体装置
本申请基于日本专利申请2017－22571号(申请日：2017年2月9日)主张优先权，本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式一般涉及半导体装置。
背景技术
作为在电力变换等中使用的半导体装置，有在IGBT(Insulated Gate BipolarTransistor)中内置有FWD(Free Wheeling Diode，续流二极管)的RC－IGBT(ReverseConducting Insulated.Gate Bipolar Transistor)。关于该半导体装置，希望雪崩耐量较高。
发明内容
本发明的实施方式提供一种能够提高雪崩耐量的半导体装置。
有关技术方案的半导体装置具有第1电极、多个第1区域、多个第2区域、第1导电型的第8半导体区域、第2导电型的第9半导体区域、第1导电型的第10半导体区域、多个第2电极和第3电极。上述多个第1区域分别具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域和栅极电极。上述第1半导体区域设在上述第1电极之上。上述第2半导体区域设在上述第1半导体区域之上。上述第3半导体区域设在上述第2半导体区域之上。上述第4半导体区域设在上述第3半导体区域之上。上述栅极电极设在上述第2半导体区域之上。上述栅极电极在与从上述第1半导体区域朝向上述第2半导体区域的第1方向垂直的第2方向上隔着栅极绝缘层而与上述第3半导体区域面对。上述多个第1区域在上述第2方向和相对于上述第1方向及上述第2方向垂直的第3方向上相互隔开间隔而设置。上述多个第2区域分别具有第2导电型的第5半导体区域、第2导电型的第6半导体区域和第1导电型的第7半导体区域。上述第5半导体区域设在上述第1电极之上。上述第6半导体区域设在上述第5半导体区域之上。上述第7半导体区域设在上述第6半导体区域之上。上述多个第2区域在上述第2方向及上述第3方向上相互隔开间隔而设置。上述多个第2区域在上述第2方向上与上述多个第1区域交替地设置。上述第8半导体区域在上述第3方向上设在上述第1半导体区域彼此之间及上述第5半导体区域彼此之间。上述第8半导体区域与上述多个第1半导体区域电连接。上述第9半导体区域设在上述第8半导体区域之上。上述第10半导体区域设在上述第9半导体区域之上。上述多个第2电极设在上述多个第3半导体区域、上述多个第4半导体区域及上述多个第7半导体区域之上。上述多个第2电极与上述多个第4半导体区域及上述多个第7半导体区域电连接。上述第3电极具有布线部。上述布线部隔着第1绝缘层设在上述第10半导体区域之上。上述布线部位于上述第2电极彼此之间。上述第3电极与上述多个第2电极隔开间隔而设置。上述第3电极与上述多个栅极电极电连接。
附图说明
图1是有关实施方式的半导体装置的平面图。
图2是包括图1的A－A’截面的立体剖视图。
图3是包括图1的B－B’截面的立体剖视图。
图4是包括图1的C－C’截面的立体剖视图。
图5是表示有关实施方式的半导体装置的下表面的构造的平面图。
图6是表示有关参考例的半导体装置的下表面的构造的平面图。
图7是表示有关实施方式的半导体装置的特性的曲线图。
图8是表示有关实施方式的另一半导体装置的下表面的构造的平面图。
图9是表示有关实施方式的第1变形例的半导体装置的一部分的立体剖视图。
图10是表示有关实施方式的第2变形例的半导体装置的下表面的构造的平面图。
图11是包括图10的A－A’截面的立体剖视图。
图12是包括图10的B－B’截面的立体剖视图。
图13是表示有关实施方式的第3变形例的半导体装置的下表面的构造的平面图。
图14是包括图13的A－A’截面的立体剖视图。
图15是表示有关实施方式的第4变形例的半导体装置的下表面的构造的平面图。
图16是包括图15的A－A’截面的立体剖视图。
图17是表示有关实施方式的第5变形例的半导体装置的下表面的构造的平面图。
图18是包括图17的A－A’截面的立体剖视图。
图19是表示有关实施方式的第6变形例的半导体装置的下表面的构造的平面图。
图20是表示有关实施方式的第7变形例的半导体装置的下表面的构造的平面图。
图21是包括图20的A－A’截面的立体剖视图。
图22是表示有关实施方式的第8变形例的半导体装置的下表面的构造的平面图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。此外，即使是表示相同部分的情况，也有根据附图而将相互的尺寸或比率表示为不同的情况。
此外，在本说明书和各图中，对与已经说明过的要素同样的要素赋予相同的标号，适当省略详细的说明。
在各实施方式的说明中使用XYZ正交坐标系。设从p+型集电极区域1朝向半导体层10(n－型半导体区域11)的方向为Z方向(第1方向)。设相对于Z方向垂直且相互正交的2个方向为X方向(第3方向)及Y方向(第2方向)。
在以下的说明中，n+、n、n－及p+、p的标记表示各导电型的杂质浓度的相对性的高低。即，带有“+”的标记表示与“+”及“－”的哪个都不带的标记相比杂质浓度相对较高，带有“－”的标记表示与哪个都不带的标记相比杂质浓度相对较低。
关于以下说明的各实施方式，也可以使各半导体区域的p型(第1导电型)和n型(第2导电型)反转来实施各实施方式。
图1是有关实施方式的半导体装置100的平面图。
图2是包括图1的A－A’截面的立体剖视图。
图3是包括图1的B－B’截面的立体剖视图。
图4是包括图1的C－C’截面的立体剖视图。
图5是表示有关实施方式的半导体装置100的下表面的构造的平面图。
在图2中，将发射极电极31透过来表示。
半导体装置100是RC－IGBT。
如图1～图5所示，半导体装置100包括p+型集电极区域1(第1半导体区域)、n+型阴极区域2(第5半导体区域)、n型缓冲区域3、p型基极区域5(第3半导体区域)、n+型发射极区域6(第4半导体区域)、p+型集电极区域7、p型阳极区域8(第7半导体区域)、p+型阳极区域9、n－型半导体层10、p+型半导体区域14(第8半导体区域)、p+型半导体区域15(第10半导体区域)、栅极电极20、栅极绝缘层21、场板电极25(第4电极)、绝缘层26(第2绝缘层)、绝缘层27(第1绝缘层)、集电极部28、集电极电极30(第1电极)、发射极电极31(第2电极)和栅极焊盘32(第3电极)。
如图1所示，半导体装置100包括多个IGBT区域R1(第1区域)和多个FWD区域R2(第2区域)。多个IGBT区域R1在X方向及Y方向上相互隔开间隔。多个FWD区域R2在X方向及Y方向上相互隔开间隔。IGBT区域R1和FWD区域R2在Y方向上交替地设置。
如图1所示，发射极电极31及栅极焊盘32在半导体装置100的上表面中相互隔开间隔。发射极电极31在X方向上设有多个。各个发射极电极31设在在Y方向上交替设置的IGBT区域R1及FWT区域R2之上。栅极焊盘32包括将多个发射极电极31包围的布线部32a。
布线部32a的一部分在发射极电极31彼此之间在Y方向上延伸。布线部32a的该一部分在从Z方向观察的情况下，位于在X方向上相邻的IGBT区域R1彼此之间及FWD区域R2彼此之间。
如图2所示，集电极电极30设在半导体装置100的下表面上。p+型集电极区域1及n+型阴极区域2设在集电极电极30之上，与集电极电极30电连接。n型缓冲区域3设在p+型集电极区域1及n+型阴极区域2之上。
n－型半导体层10设在n型缓冲区域3之上。n－型半导体层10包括n－型半导体区域11(第2半导体区域)及n－型半导体区域12(第6半导体区域)。n－型半导体区域11位于p+型集电极区域1之上。n－型半导体区域12位于n+型阴极区域2之上。
p型基极区域5及栅极电极20设在n－型半导体区域11之上。栅极电极20在Y方向上隔着栅极绝缘层21与p型基极区域5面对。n+型发射极区域6及p+型集电极区域7有选择地设在p型基极区域5之上。
p型阳极区域8及场板电极25设在n－型半导体区域12之上。场板电极25在Y方向上隔着绝缘层26与p型阳极区域8面对。p+型阳极区域9有选择地设在p型阳极区域8之上。
发射极电极31设在p型基极区域5、n+型发射极区域6、p+型集电极区域7、p型阳极区域8、p+型阳极区域9及场板电极25之上，与它们电连接。在栅极电极20与发射极电极31之间设有绝缘层27，这些电极被电分离。
p型基极区域5、n+型发射极区域6、p+型集电极区域7、p型阳极区域8、p+型阳极区域9、栅极电极20及场板电极25在Y方向上设有多个，分别在X方向上延伸。
IGBT区域R1包括上述的p+型集电极区域1、n型缓冲区域3的一部分、n－型半导体区域11、p型基极区域5、n+型发射极区域6、p+型集电极区域7、栅极电极20、栅极绝缘层21及绝缘层27。
FWD区域R2包括上述的n+型阴极区域2、n型缓冲区域3的另一部分、n－型半导体区域12、p型阳极区域8、p+型阳极区域9、场板电极25及绝缘层26。
如图3及图4所示，p+型半导体区域14在X方向上设在p+型集电极区域1彼此之间及n+型阴极区域2彼此之间。n－型半导体层10还包括设在p+型半导体区域14之上的n－型半导体区域13(第9半导体区域)。
p+型半导体区域15设在n－型半导体区域13之上。p+型半导体区域15在X方向上设在p型基极区域5彼此之间、p型阳极区域8彼此之间、栅极电极20彼此之间及场板电极25彼此之间。p+型半导体区域15在Y方向上与p型基极区域5及p型阳极区域8接触。p+型半导体区域15经由p型基极区域5及p型阳极区域8与发射极电极31电连接。
p+型半导体区域15的Z方向上的长度比栅极电极20的Z方向上的长度长，比场板电极25的Z方向上的长度长。p+型半导体区域15的下端位于比栅极绝缘层21的下端及绝缘层26的下端靠下方的位置。
p+型半导体区域14的p型杂质浓度既可以与p+型集电极区域1的p型杂质浓度相同也可以不同。p+型集电极区域1和p+型半导体区域14既可以一体地形成，也可以分别形成。
集电极部28与栅极电极20电连接。集电极部28隔着绝缘层27设在p+型半导体区域15之上。布线部32a的一部分设在集电极部28之上，与集电极部28电连接。即，各IGBT区域R1的栅极电极20经由集电极部28与图1所示的栅极焊盘32电连接。
如图5所示，p+型半导体区域14在p+型集电极区域1彼此之间及n+型阴极区域2彼此之间沿Y方向延伸。通过该p+型半导体区域14，将在Y方向上排列的多个p+型集电极区域1彼此电连接。在多个p+型集电极区域1、多个n+型阴极区域2及p+型半导体区域14的周围，例如设有n型缓冲区域3的一部分。
说明各构成要素的材料的一例。
p+型集电极区域1、n+型阴极区域2、n型缓冲区域3、p型基极区域5、n+型发射极区域6、p+型集电极区域7、p型阳极区域8、p+型阳极区域9及n－型半导体层10作为半导体材料而包括硅、碳化硅、氮化镓或砷化镓。在作为半导体材料而使用硅的情况下，作为n型杂质而可以使用砷、磷或锑。作为p型杂质，可以使用硼。
栅极电极20、场板电极25及集电极部28包含多晶硅等的导电材料。栅极绝缘层21、绝缘层26、绝缘层27包括氧化硅等的绝缘材料。集电极电极30、发射极电极31及栅极焊盘32包含铝等的金属。
接着，对半导体装置100的动作进行说明。
在相对于发射极电极31而对集电极电极30施加了正电压的状态下，如果向栅极电极20施加阈值以上的电压，则在p型基极区域5的栅极绝缘层21附近的区域中形成沟道(反型层)，IGBT区域R1成为导通状态。此时，电子经过该沟道被从n+型发射极区域6向n－型半导体层10注入，空穴被从p+型集电极区域1向n－型半导体层10注入。然后，如果施加在栅极电极20上的电压变得比阈值低，则p型基极区域5中的沟道消失，IGBT区域R1成为截止状态。
在由多个半导体装置100构成了例如电桥电路的情况下，如果1个半导体装置100从导通状态切换为截止状态，则对别的半导体装置100的发射极电极31施加感应电动势。这基于电桥电路的电感成分。由此，在该别的半导体装置100中，FWD区域R2动作。此时，从p型基极区域5(p+型集电极区域7)向n－型半导体层10注入空穴，从n+型阴极区域2向n－型半导体层10注入电子。
参照图6对本实施方式的效果进行说明。
图6是表示有关参考例的半导体装置110的下表面的构造的平面图。
如图6所示，半导体装置110在与半导体装置100的比较中不具有p+型半导体区域14。半导体装置110代替p+型半导体区域14而将n型缓冲区域3的一部分设在p+型集电极区域1彼此之间及n+型阴极区域2彼此之间。虽然在图6中没有表示，但在半导体装置110中没有设置图3及图4所示的p+型半导体区域15。
在将半导体装置100及110关断时，通过感应电动势等，集电极电极30相对于发射极电极31被施加较大的电压。由此，半导体装置100及110向雪崩状态迁移。此时，在栅极绝缘层21的底部及绝缘层26的底部发生碰撞电离(impact ionization)，在n－型半导体层10中生成电子及空穴。生成的电子朝向集电极电极30漂移，使n－型半导体层10的集电极电极30侧的电位下降。n－型半导体区域11与p+型集电极区域1之间的内置电位下降。从p+型集电极区域1向n－型半导体区域11注入空穴，电流在半导体装置100及110中流动。
碰撞电离的发生容易度按照栅极绝缘层21及绝缘层26而不同。这基于栅极绝缘层21及绝缘层26的深度及形状等的偏差。如果在一部分的栅极绝缘层21及绝缘层26中集中地发生碰撞电离，则在其附近的p+型集电极区域1(IGBT区域R1)中集中地流过电流。由此，发生电流细丝。
在发生了电流细丝的地方，随着时间的经过而温度上升。如果温度上升，则载流子的平均自由程变短。由此，不易发生碰撞电离。因而，如果温度上升，则电流细丝向邻接的温度较低的区域移动。
在下表面上设有n+型阴极区域2的FWD区域R2中，不发生来自集电极电极30的空穴的注入。因此，电流细丝不向FWD区域R2移动。在参考例的半导体装置110的情况下，电流细丝在IGBT区域R1内持续移动。
例如，如果IGBT区域R1的中心侧的温度上升，则电流细丝的一部分朝向与FWD区域R2的边界附近移动。此时，电流细丝不向FWD区域R2移动，也不向温度上升后的IGBT区域R1的中心侧移动。在与FWD区域R2的边界附近持续发生。结果，通过电流细丝，与FWD区域R2的边界附近的温度持续上升。最终，由于热失控而半导体装置110被破坏。
在本实施方式的半导体装置100中，在X方向上，在p+型集电极区域1彼此之间及n+型阴极区域2彼此之间设有p+型半导体区域14。通过p+型半导体区域14，将多个p+型集电极区域1彼此电连接。在p+型半导体区域14的上方，设有与发射极电极31电连接的p+型半导体区域15。
通过设有p+型半导体区域14，空穴经过p+型半导体区域14从集电极电极30向n－型半导体层10注入。因此，电流细丝向IGBT区域R1的外侧的p+型半导体区域14移动，并能够向其他IGBT区域R1移动。进而，在p+型半导体区域14的上方设有p+型半导体区域15的情况下，在n－型半导体区域13与p+型半导体区域15之间的pn接合面发生碰撞电离。由此，电流细丝容易向设有p+型半导体区域14的区域移动。结果，能抑制半导体装置100的局部性的温度的上升。能够降低因电流细丝而半导体装置100被破坏的可能性。即，雪崩耐量提高。
在p+型半导体区域15之上隔着绝缘层27设有栅极焊盘32的布线部32a，该布线部32a与各IGBT区域R1的栅极电极20被电连接。由此，能够使栅极焊盘32的焊盘部分与各栅极电极20之间的距离变短。因此，能够抑制在焊盘部分上施加了电压时的、信号向栅极电极20的延迟。
如以上那样，根据本实施方式，能够在使雪崩耐量提高的同时抑制栅极信号的延迟。
p+型半导体区域15的p型杂质浓度比p型基极区域5的p型杂质浓度高，比p型阳极区域8的p型杂质浓度高。由此，在p+型半导体区域15附近发生了电流细丝的情况下，将空穴以更短的时间向发射极电极31排出。p型基极区域5的电位的上升被抑制，由n+型发射极区域6、p型基极区域5及n－型半导体层10构成的npn寄生晶体管难以动作。结果，能够进一步减小发生半导体装置100的破坏的可能性。
参照图7对有关本实施方式的半导体装置100的实验结果进行说明。
图7是表示有关实施方式的半导体装置的特性的曲线图。
p+型半导体区域14如图4所示，具有第1部分14a。第1部分14a在X方向上设在n+型发射极区域6彼此之间。
在图7中，横轴表示第1部分14a的X方向上的长度L1(μm)，纵轴表示半导体装置100的雪崩耐量Eava。即，图7表示使第1部分14a的长度L1变化时的雪崩耐量Eava的变化。在图7中，将各个半导体装置100的雪崩耐量Eava用相对的比表示。
在有关图7的实验中，关于使长度L1变化的多个半导体装置100，将截止状态下的集电极电极30的电压设定为600V，进行雪崩耐量Eava的测量。
根据图7的实验结果可知，在长度L1为100μm以下时，雪崩耐量Eava的偏差较大，平均的雪崩耐量Eava也较低。可知在长度L1为200μm以上时，与长度L1为500μm以下的情况相比，能得到较高的雪崩耐量Eava。因而，长度L1优选的是520μm以上。
在有关本实施方式的半导体装置100中，n型缓冲区域3、p+型集电极区域7、p+型阳极区域9、场板电极25及绝缘层26不是必须的，也可以将这些构成要素省略。IGBT区域R1和FWD区域R2的配置及形状、数量等并不限于图1～图5所示的例子，能够适当变更。
图8是表示有关实施方式的另一半导体装置的下表面的构造的平面图。
在图5所示的例子中，在p+型集电极区域1及p+型半导体区域14的周围设有n型缓冲区域3的一部分，但也可以代之而如图8所示那样设有p型半导体区域16。
p型半导体区域16的p型杂质浓度例如比p+型集电极区域1的p型杂质浓度低。或者，p型半导体区域16的p型杂质浓度也可以与p+型集电极区域1的p型杂质浓度相同。p型半导体区域16也可以与p+型集电极区域1及p+型半导体区域14一体地形成。
(第1变形例)
图9是表示有关实施方式的第1变形例的半导体装置200的一部分的剖视图。
半导体装置200的设在p型基极区域5之上的n+型发射极区域6及p+型集电极区域7的配置和设在p型阳极区域8之上的p+型阳极区域9的配置与半导体装置100不同。
在半导体装置100中，在p型基极区域5之上，n+型发射极区域6和p+型集电极区域7在Y方向上排列，分别在X方向上延伸。在半导体装置200中，在p型基极区域5之上，n+型发射极区域6和p+型集电极区域7在X方向上交替地设置。p+型阳极区域9在p型阳极区域8之上在X方向上相互隔开间隔而设有多个。
在有关本变形例的半导体装置200中，与图3～图5所示的半导体装置100同样，通过设置p+型半导体区域14及p+型半导体区域15，也能够在使半导体装置200的雪崩耐量提高的同时抑制栅极信号的延迟。
(第2变形例)
图10是表示有关实施方式的第2变形例的半导体装置300的下表面的构造的平面图。
图11是包括图10的A－A’截面的立体剖视图。
图12是包括图10的B－B’截面的立体剖视图。
半导体装置300与半导体装置100的不同点在于：在IGBT区域R中多个p+型集电极区域1相互隔开间隔而排列。多个p+型集电极区域1例如如图10所示那样沿着X方向及Y方向排列。如图11及图12所示，在p+型集电极区域1彼此之间设有n型的半导体区域(n型缓冲区域3的一部分)。
相邻的p+型集电极区域1彼此之间的距离设定为，使电流细丝能够在这些p+型集电极区域1之间移动。例如，p+型集电极区域1彼此之间的距离比p+型集电极区域1的X方向或Y方向上的长度小，是10μm以下。
这样，在IGBT区域R1中，通过多个p+型集电极区域1相互隔开间隔设置，能够使IGBT区域R1的下表面的有效的p型杂质浓度下降。因此，使IGBT区域R1动作时的空穴自下表面的注入被抑制，能够缩短开关时间而降低开关损失。
在本变形例中，也由于p+型半导体区域14在IGBT区域R1彼此之间及n+型阴极区域2彼此之间沿Y方向延伸，所以由IGBT区域R1产生的电流细丝能够向其他IGBT区域R1移动，能够降低由电流细丝将半导体装置300破坏的可能性。
p+型集电极区域1的外缘的形状是任意的。在图10所示的例子中，p+型集电极区域1的外缘是圆型，但外缘的形状也可以是椭圆或多边形。
(第3变形例)
图13是表示有关实施方式的第3变形例的半导体装置400的下表面的构造的平面图。
图14是包括图13的A－A’截面的立体剖视图。
半导体装置400与半导体装置100的不同点在于：在IGBT区域R1的p+型集电极区域1中设有p型杂质浓度较浓的区域和较淡的区域。具体而言，如图13及图14所示，p+型集电极区域1具有p型杂质浓度相对较高的第2部分1b、和p型杂质浓度相对较低的第3部分1c。例如，多个第2部分1b相互隔开间隔而排列，第3部分1c设在第2部分1b彼此之间及多个第2部分1b的周围。
这样，在p+型集电极区域1中，可以形成p型杂质浓度的分布。在本变形例中，也与第2变形例同样，能够使IGBT区域R1的下表面的有效的p型杂质浓度下降，能够减少开关损失。由于电流细丝能够经过p+型半导体区域14在IGBT区域R1彼此之间移动，所以能够降低半导体装置400被破坏的可能性。
(第4变形例)
图15是表示有关实施方式的第4变形例的半导体装置500的下表面的构造的平面图。
图16是包括图15的A－A’截面的立体剖视图。
半导体装置500在代替在Y方向上延伸的p+型半导体区域14而设有多个p+型半导体区域14这一点上与半导体装置100不同。多个p+型半导体区域14相互隔开间隔，沿着Y方向排列。多个p+型半导体区域14的一部分在X方向上设在IGBT区域R1中(p+型集电极区域1彼此之间)。多个p+型半导体区域14的另一部分在X方向上设在FWD区域R2中(n+型阴极区域2彼此之间)。
最接近的p+型集电极区域1与p+型半导体区域14之间的距离、以及p+型半导体区域14彼此之间的距离设定为，使得电流细丝能够在这些区域之间移动。例如，这些距离比p+型半导体区域14的X方向或Y方向上的长度小，是10μm以下。
通过代替在Y方向上延伸的p+型半导体区域14而设有相互隔开间隔的多个p+型半导体区域14，能够与第2变形例及第3变形例同样地降低半导体装置500的开关损失。
有关本变形例的p+型半导体区域14的构造也可以与第2变形例及第3变形例所示的IGBT区域R1的构造组合使用。通过这样，能够进一步降低半导体装置500的开关损失。
(第5变形例)
图17是表示有关实施方式的第5变形例的半导体装置600的下表面的构造的平面图。
图18是包括图17的A－A’截面的立体剖视图。
半导体装置600在p+型半导体区域14具有p型杂质浓度较浓的区域和较淡的区域这一点上与半导体装置100不同。具体而言，如图17及图18所示，p+型半导体区域14具有p型杂质浓度相对较高的第4部分14d、和p型杂质浓度相对较低的第5部分14e。例如，多个第4部分14d相互隔开间隔而排列。第5部分14e设在第4部分14d彼此之间及多个第4部分14d的周围。
在本变形例中，也与第4变形例同样，能够减小半导体装置500的开关损失。也可以将有关本变形例的p+型半导体区域14的构造与第2变形例及第3变形例所示的IGBT区域R1的构造组合使用。
(第6变形例)
图19是表示有关实施方式的第6变形例的半导体装置700的下表面的构造的平面图。
半导体装置700如图19所示，在p+型半导体区域14在X方向上设有多个这一点上与半导体装置100不同。随之，在半导体装置700中，3个以上的IGBT区域R1在X方向上排列，3个以上的FWD区域R2在X方向上排列。p+型半导体区域14设在沿X方向相邻的IGBT区域R1彼此之间、以及沿X方向相邻的FWD区域R2彼此之间。
在各自的p+型半导体区域14之上，如图1、图3及图4所示，设有p+型半导体区域15及布线部32a。
通过设有多个p+型半导体区域14，电流细丝更容易在p+型集电极区域1彼此之间移动。因此，根据本变形例，能够进一步降低发生半导体装置700的破坏的可能性。
(第7变形例)
图20是表示有关实施方式的第7变形例的半导体装置800的下表面的构造的平面图。
图21是包括图20的A－A’截面的立体剖视图。
半导体装置800关于p+型半导体区域14的构造，与半导体装置100具有差异。p+型半导体区域14具有第6部分14f及第7部分14g。如图21所示，p+型半导体区域14的第6部分14f在IGBT区域R1彼此之间及FWD区域R2彼此之间沿Y方向延伸。p+型半导体区域14的第7部分14g在FWD区域R2彼此之间沿X方向延伸。
如图21所示，在沿X方向延伸的第7部分14g之上设有n型半导体区域12，在其之上设有p型阳极区域8和场板电极25。即，在第7部分14g之上没有设置p+型半导体区域15。
p+型半导体区域14通过除了第6部分14f以外还具有第7部分14g，能够使电流细丝可移动的区域变得更大。特别是，通过第6部分14f彼此被设在FWD区域R2中的第7部分14g连接，使得电流细丝能够在第6部分14f彼此之间移动。因而，根据本变形例，能够进一步降低发生半导体装置800的破坏的可能性。
(第8变形例)
图22是表示有关实施方式的第8变形例的半导体装置900的下表面的构造的平面图。
半导体装置900在p+型半导体区域14的第7部分14g在X方向上设有多个这一点上与半导体装置800不同。这样，X方向上的第7部分14g的数量可以适当变更。Y方向上的第6部分14f的数量也并不限于图20及图22所示的例子，能够适当变更。
也可以将有关第6变形例～第8变形例的p+型半导体区域14的构造和有关第2变形例～第5变形例的IGBT区域R1的构造及p+型半导体区域14的构造适当组合。通过将它们组合，能够减小半导体装置的开关损失。
以上说明的各变形例能够适当组合而实施。例如，在第1变形例～第8变形例中，如图8所示，也可以在p+型集电极区域1及p+型半导体区域14的周围设置p型半导体区域16。
关于以上说明的各实施方式的各半导体区域之间的杂质浓度的相对的高低，例如可以使用SCM(扫描型静电电容显微镜)确认。各半导体区域中的载流子浓度可以看作与在各半导体区域中活化的杂质浓度相等。因而，关于各半导体区域之间的载流子浓度的相对的高低也能够使用SCM确认。
关于各半导体区域中的杂质浓度，例如可以通过SIMS(二次离子质量分析法)来测量。
以上，说明了本发明的一些实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。此外，上述各实施方式可以相互组合而实施。

Claims (15)

1.一种半导体装置，具备：
第1电极；
多个第1区域，上述多个第1区域分别包括：设在上述第1电极之上的第1导电型的第1半导体区域；设在上述第1半导体区域之上的第2导电型的第2半导体区域；设在上述第2半导体区域之上的第1导电型的第3半导体区域；设在上述第3半导体区域之上的第2导电型的第4半导体区域；及设在上述第2半导体区域之上的栅极电极，上述栅极电极在与从上述第1半导体区域朝向上述第2半导体区域的第1方向垂直的第2方向上隔着栅极绝缘层而与上述第3半导体区域面对，上述多个第1区域在上述第2方向及第3方向上相互隔开间隔，上述第3方向与上述第1方向及上述第2方向垂直；
多个第2区域，上述多个第2区域在上述第2方向及上述第3方向上相互隔开间隔，上述多个第1区域及上述多个第2区域在上述第2方向上交替地设置，上述多个第2区域分别包括：设在上述第1电极之上的第2导电型的第5半导体区域；设在上述第5半导体区域之上的第2导电型的第6半导体区域；及设在上述第6半导体区域之上的第1导电型的第7半导体区域；
第1导电型的第8半导体区域，上述第8半导体区域在上述第3方向上设在上述第1半导体区域彼此之间及上述第5半导体区域彼此之间，上述第8半导体区域与上述多个第1半导体区域电连接：
第2导电型的第9半导体区域，设在上述第8半导体区域之上；
第1导电型的第10半导体区域，设在上述第9半导体区域之上；
多个第2电极，设在上述多个第3半导体区域、上述多个第4半导体区域及上述多个第7半导体区域之上，上述多个第2电极与上述多个第4半导体区域及上述多个第7半导体区域电连接；以及
第3电极，隔着第1绝缘层设在上述第10半导体区域之上，上述第3电极包括位于上述第2电极彼此之间的布线部，上述第3电极与上述多个第2电极隔开间隔，上述第3电极与多个上述栅极电极电连接。
2.如权利要求1所述的半导体装置，
上述第10半导体区域与上述多个第3半导体区域及上述多个第7半导体区域电连接。
3.如权利要求1所述的半导体装置，
上述第8半导体区域具有在上述第3方向上位于上述第5半导体区域彼此之间的第1部分，
上述第1部分的上述第3方向上的长度大于等于200μm。
4.如权利要求1所述的半导体装置，
上述第8半导体区域在上述第3方向上设有多个，
各个上述第8半导体区域设在上述第3方向上相邻的上述第1半导体区域彼此之间、以及上述第3方向上相邻的上述第5半导体区域彼此之间。
5.如权利要求1所述的半导体装置，
上述第8半导体区域的一部分在上述第2区域中沿上述第3方向延伸，
上述第8半导体区域的上述一部分在上述第2方向上设在上述第5半导体区域彼此之间。
6.如权利要求1所述的半导体装置，
上述第10半导体区域的第1导电型的载流子浓度比上述第3半导体区域的第1导电型的载流子浓度高，并且比上述第7半导体区域的第1导电型的载流子浓度高。
7.如权利要求1～6中任一项所述的半导体装置，
上述第10半导体区域的上述第1方向上的长度比上述栅极电极的上述第1方向上的长度长，比第4电极的上述第1方向上的长度长，
作为场板电极的上述第4电极被设置在上述第6半导体区域之上，在上述第2方向上隔着第2绝缘层而与上述第7半导体区域面对。
8.如权利要求1所述的半导体装置，
上述第5半导体区域的第2导电型的载流子浓度比上述第6半导体区域的第2导电型的载流子浓度高。
9.如权利要求1所述的半导体装置，
上述第4半导体区域的第2导电型的载流子浓度比上述第2半导体区域的第2导电型的载流子浓度高。
10.如权利要求1所述的半导体装置，
上述第1半导体区域的第1导电型的载流子浓度比上述第3半导体区域的第1导电型的载流子浓度高。
11.如权利要求1所述的半导体装置，
上述第8半导体区域的第1导电型的载流子浓度与上述第1半导体区域的第1导电型的载流子浓度相等。
12.如权利要求1所述的半导体装置，
还具备设在上述第3半导体区域之上的第1导电型的第11半导体区域，
上述第11半导体区域的第1导电型的载流子浓度比上述第3半导体区域的第1导电型的载流子浓度高。
13.如权利要求1所述的半导体装置，
还具备设在上述第7半导体区域之上的第1导电型的第12半导体区域，
上述第12半导体区域的第1导电型的载流子浓度比上述第7半导体区域的第1导电型的载流子浓度高。
14.如权利要求1所述的半导体装置，
上述多个第1区域分别作为IGBT动作，
上述多个第2区域分别作为二极管动作。
15.一种半导体装置，具备：
第1电极；
多个第1区域，上述多个第1区域分别包括：设在上述第1电极之上的第1导电型的多个第1半导体区域，上述多个第1半导体区域相互隔开间隔；设在上述多个第1半导体区域之上的第2导电型的第2半导体区域；设在上述第2半导体区域之上的第1导电型的第3半导体区域；设在上述第3半导体区域之上的第2导电型的第4半导体区域；及设在上述第2半导体区域之上的栅极电极，上述栅极电极隔着栅极绝缘层与上述第3半导体区域面对，上述多个第1区域在第2方向及第3方向上相互隔开间隔，上述第2方向与从上述多个第1半导体区域朝向上述第2半导体区域的第1方向垂直，上述第3方向与上述第1方向及上述第2方向垂直，
多个第2区域，在上述第2方向及上述第3方向上相互隔开间隔，上述多个第2区域分别包括：设在上述第1电极之上的第2导电型的第5半导体区域；设在上述第5半导体区域之上的第2导电型的第6半导体区域；及设在上述第6半导体区域之上的第1导电型的第7半导体区域，上述多个第1区域及上述多个第2区域在上述第2方向上交替地设置；
第1导电型的多个第8半导体区域，在上述第3方向上，设在上述第1区域彼此之间及上述第5半导体区域彼此之间，上述多个第8半导体区域相互隔开间隔；以及
第2电极，设在上述多个第3半导体区域、上述多个第4半导体区域及上述多个第7半导体区域之上，上述第2电极与上述多个第4半导体区域及上述多个第7半导体区域电连接。
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