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TW202038473A - 二極體結構及其製造方法 - Google Patents

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TW202038473A
TW202038473A TW108112455A TW108112455A TW202038473A TW 202038473 A TW202038473 A TW 202038473A TW 108112455 A TW108112455 A TW 108112455A TW 108112455 A TW108112455 A TW 108112455A TW 202038473 A TW202038473 A TW 202038473A
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conductive semiconductor
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翁宏達
邱雲貴
朱建仲
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台灣茂矽電子股份有限公司
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Abstract

本案提供一種二極體結構及其製造方法。其結構包括第一金屬層、第一型的導電性半導體層、第二型的導電性半導體層、溝渠部以及第二金屬層。第一型的導電性半導體層形成於第一金屬層之上。第二型的導電性半導體層形成於第一型的導電性半導體層之上。第一型的導電性半導體層與第二型的導電性半導體層具有相反的導電性，且成一PN接面。溝渠部穿設於第二型的導電性半導體層與第一型的導電性半導體層，與第一型的導電性半導體層形成第一接觸面，與第二型的導電性半導體層形成第二接觸面。第二金屬層形成於第二型的導電性半導體層與溝渠部之上。

Description

二極體結構及其製造方法
本案係關於一種二極體結構，尤指一種溝渠混合式PIN蕭特基二極體結構及其製造方法。
二極體為電路系統中常見的零組件之一，並廣泛地應用於各式產品設備中。而因應不同的應用，二極體結構可以有不同的變化。例如PIN二極體與蕭特基二極體均可作為功率二極體之應用。其中PIN二極體具有高擊穿電壓以及低反向電流，但PIN二極體的其開關速度慢。另一方面蕭特基二極體的開關速度快且具有低導通壓降以及高正向導通電流，但蕭特基二極體的漏電特性差。因此，遂有將PIN二極體與蕭特基二極體整合於一二極體結構中，構成一混合式PIN蕭特基二極體(Merged PIN Schottky diode)，以達到最佳的開關特性。惟市場上整合有PIN二極體與蕭特基二極體之混合式PIN蕭特基二極體，其結構堆疊複雜，整體體積趨大，不利結構微型化，且其漏電特性無法符合高頻應用需求。
有鑑於此，實有必要在提供一種溝渠混合式PIN蕭特基二極體結構(Trench Merged PIN Schottky  diode)及其製造方法，以解決前述問題，同時簡化整體結構，提昇製程精確度，達到優化二極體特性之目的。
本案之目的在於提供一種二極體結構及其製造方法。利用溝渠結構架構之溝渠混合式PIN蕭特基二極體結構(Trench Merged PIN Schottky diode)，有利於縮小整體結構尺寸，同時優化二極體結構的特性。使二極體結構可提昇單元密度、縮小驟回崩潰(snapback)的問題，並符合高電壓應用需求，達到恢復時間快 (開關損耗低)以及軟恢復(soft recovery)特性(電壓尖峰低、EMI低，系統效率高)等電性優化的目的。
本案之另一目的在於提供一種二極體結構及其製造方法。透過溝渠結構之導入，於製程中易於控制導電性半導體材料之摻雜，提昇不同導電性半導體層之間接面的準確度，進而優化二極體結構之性能。另一方面，溝渠的設計更可視實際應用需求圍設半導體單元，使二極體結構可提昇單元密度、縮小驟回崩潰(snapback)的問題，並符合高電壓應用需求，達到恢復時間快 (開關損耗低)以及軟恢復﹙soft recovery﹚特性(電壓尖峰低、EMI低，系統效率高)等電性優化的目的。
為達前述目的，本案提供一種二極體結構，其包括第一金屬層、第一型的導電性半導體層、第二型的導電性半導體層、至少一溝渠部以及第二金屬層。第一型的導電性半導體層形成於第一金屬層之上。第二型的導電性半導體層形成於第一型的導電性半導體層之上，其中第一型的導電性半導體層與第二型的導電性半導體層具有相反的導電性，且於第一型的導電性半導體層與第二型的導電性半導體層之間形成一PN接面。至少一溝渠部穿設於第二型的導電性半導體層與第一型的導電性半導體層，與第一型的導電性半導體層形成一第一接觸面，且與第二型的導電性半導體層形成一第二接觸面。第二金屬層形成於第二型的導電性半導體層與至少一溝渠部之上。
於一實施例中，至少一溝渠部由一多晶矽材料層所構成，且多晶矽材料層與第一型的導電性半導體層以及第二型的導電性半導體層之間更設置有一氧化層。
於一實施例中，至少一溝渠部由一導電材料層所構成，且導電材料層與第一型的導電性半導體層以及第二型的導電性半導體層之間更設置有一氧化層。
於一實施例中第一型的導電性半導體層為一N型的導電性半導體層，第二型的導電性半導體層為一P+型的導電性半導體層。
於一實施例中，第一接觸面之面積大於第二接觸面之面積。
於一實施例中，第二型的導電性半導體層更自至少一溝渠部的側壁向至少一溝渠部的底部延伸。
於一實施例中，第一金屬層為一陰極電極，第二金屬層為一陽極電極。
於一實施例中，第一金屬層與第一型的導電性半導體層之間更包括一第一型摻雜的導電性半導體層。
於一實施例中，至少一溝渠部更圍設形成至少一半導體單元結構區。
為達前述目的，本案另提供一種二體極結構之製造方法，包括步驟：(a) 提供一基板，基板包括一第一金屬層與一第一型的導電性半導體層，其中第一型的導電性半導體層形成於第一金屬層之上；(b) 形成至少一溝渠，自第一型的導電性半導體層的一表面穿設於第一型的導電性半導體層之內；(c) 通過第一型的導電性半導體層的表面摻雜一第二型的導電性半導體材料至部份的第一型的導電性半導體層，形成一第二型的導電性半導體層，其中第一型的導電性半導體層與第二型的導電性半導體層具有相反的導電性，且於第一型的導電性半導體層與第二型的導電性半導體層之間形成一PN接面；(d) 以一導電材料填充至少一溝渠，形成一至少一溝渠部，其中至少一溝渠部與第一型的導電性半導體層形成一第一接觸面，且至少一溝渠部與第二型的導電性半導體層形成一第二接觸面；以及(e) 形成一第二金屬層，設置於第二型的導電性半導體層與至少一溝渠部之上。
於一實施例中，步驟(b)包括：(b1)蝕刻第一型的導電性半導體層，形成至少一溝渠；以及(b2)於至少一溝渠之內壁形成一氧化層。
於一實施例中，導電材料為一多晶矽材料或一金屬材料。
於一實施例中，第一型的導電性半導體層為一N型的導電性半導體層，第二型的導電性半導體層為一P+型的導電性半導體層。
於一實施例中，第一接觸面之面積大於第二接觸面之面積。
於一實施例中，第二型的導電性半導體層更自至少一溝渠部的側壁向至少一溝渠部的底部延伸。
於一實施例中，步驟(c)係利用一擴散法或一離子植入法形成第二型的導電性半導體層。
於一實施例中，第一金屬層為一陰極電極，第二金屬層為一陽極電極。
於一實施例中，第一金屬層與第一型的導電性半導體層之間更包括一第一型摻雜的導電性半導體層。
於一實施例中，至少一溝渠部更圍設形成至少一半導體單元結構區。
體現本案特徵與優點的一些典型實施例將在後段的說明中詳細敘述。應理解的是本案能夠在不同的態樣上具有各種的變化，其皆不脫離本案的範圍，且其中的說明及圖式在本質上係當作說明之用，而非用於限制本案。
第1圖係揭示本案第一較佳實施例之二極體結構之截面圖。於本實施例，二極體結構1可例如是超快恢復二極體（fast-recovery epitaxial diode，FRED)，其包括第一金屬層10、第一型的導電性半導體層11、第二型的導電性半導體層12、至少一溝渠部13以及第二金屬層14。第一型的導電性半導體層11，例如是N型的導電性半導體層，形成於第一金屬層10之上。第二型的導電性半導體層12，例如是P+型的導電性半導體層，形成於第一型的導電性半導體層11之上，其中第一型的導電性半導體層11與第二型的導電性半導體層12具有相反的導電性，且於第一型的導電性半導體層11與第二型的導電性半導體層12之間形成一PN接面J。於本實施例中，第一金屬層10與第一型的導電性半導體層11之間更包括一第一型摻雜的導電性半導體層11a，例如是N+型的導電性半導體層。至少一溝渠部13穿設於第二型的導電性半導體層12與第一型的導電性半導體層11，與第一型的導電性半導體層11形成一第一接觸面M1，且與第二型的導電性半導體層12形成一第二接觸面M2。第二金屬層14形成於第二型的導電性半導體層12與至少一溝渠部13之上。於本實施例中，至少一溝渠部13可例如是由一多晶矽材料層13a所構成，且多晶矽材料層13a與第一型的導電性半導體層11以及第二型的導電性半導體層12之間更設置有一氧化層13b。於本實施例中，第一金屬層10可例如是一陰極電極，第二金屬層14可例如是一陽極電極。藉此，二極體結構1即可構成一溝渠混合式PIN蕭特基二極體結構(Trench Merged PIN Schottky  diode)，而透過溝渠部13結構之導入，更提昇二極體結構1之反向偏壓之崩潰電壓(breakdown)之高壓範圍。例如其崩潰電壓(breakdown)之高壓範圍由1200V至1800V。同時縮小驟回崩潰(snapback)的問題，使二極體結構1符合高壓應用需求，並達到恢復時間快 (開關損耗低)以及軟恢復(soft recovery)特性(電壓尖峰低、EMI低，系統效率高)等電性優化的目的。
依據前述之二極體結構1，本案另提供一種二體極結構之製造方法。第2A圖至第2F圖係揭示本案第一較佳實施例之二極體結構於各製程流程階段之結構截面圖。第3圖係揭示本案第一較佳實施例之二極體結構之製造方法流程圖。請參考第1圖、第2A圖至第2F圖以及第3圖。首先，於步驟S01中，提供一基板10a，基板10a包括一第一金屬層10與一第一型的導電性半導體層11，其中第一型的導電性半導體11層形成於第一金屬層10之上，如第2A圖所示。於本實施例中，第一型的導電性半導體層11，例如是N型的導電性半導體層，且於第一金屬層10與第一型的導電性半導體層11之間更包括一第一型摻雜的導電性半導體層11a，例如是N+型的導電性半導體層。當然，本案並不受限於此。接著，於步驟S02中，蝕刻第一型的導電性半導體層11，以形成至少一溝渠13’， 溝渠13’自第一型的導電性半導體層11的一表面S11穿設於第一型的導電性半導體層11之內，如第2B圖所示。爾後，於步驟S03中，更於至少一溝渠13’之內壁形成一氧化層13b，如第2C圖所示。於步驟S04中，通過第一型的導電性半導體層11的表面S11(參考第2C圖)摻雜一第二型的導電性半導體材料至部份的第一型的導電性半導體層11，形成一第二型的導電性半導體層12，如第2D圖所示。於本實施例中，可例如利用一擴散法或一離子植入法形成第二型的導電性半導體層12。另外，第二型的導電性半導體層12可例如是P+型的導電性半導體層，第一型的導電性半導體層11與第二型的導電性半導體層12具有相反的導電性，且於第一型的導電性半導體層11與第二型的導電性半導體層12之間形成一PN接面J。當然，第一型的導電性半導體層11與第二型的導電性半導體層12可視實際需求調變導電性，本案並不以此為限。爾後，於步驟S05中，以一導電材料層13c填充至少一溝渠13’，形成至少一溝渠部13。其中至少一溝渠部13與第一型的導電性半導體層11形成一第一接觸面M1，且至少一溝渠部13與第二型的導電性半導體層12形成一第二接觸面M2。最後，於步驟S06中，形成一第二金屬層14，設置於第二型的導電性半導體層12與至少一溝渠部13之上。藉此，即可構成本案之二極體結構1。其中導電材料可為一多晶矽材料或一金屬材料。於一實施例中，導電材料層13c可以一多晶矽材料層13a所取代，如第1圖所示。於其他實施例中，第一金屬層10、第二金屬層14與導電材料層13c之選擇可視實際應用需求而調變，本案不以此為限，且不再贅述。
值得注意的是，透過溝渠部13結構之導入，於製程中易於控制例如P+型的導電性半導體材料之摻雜，提昇第一型的導電性半導體層11與第二型的導電性半導體層12之間PN接面J的準確度，進而優化二極體結構之性能。再者，形成溝渠混合式PIN蕭特基二極體結構(Trench Merged PIN Schottky  diode)之二極體結構1更提昇其反向偏壓之崩潰電壓(breakdown)之高壓範圍。例如其崩潰電壓(breakdown)之高壓範圍由1200V至1800V。同時縮小驟回崩潰(snapback)的問題，使二極體結構1符合高壓應用需求，並達到恢復時間快 (開關損耗低)以及軟恢復(soft recovery)特性(電壓尖峰低、EMI低，系統效率高)等電性優化的目的。
第4圖係揭示本案第二較佳實施例之二極體結構之截面圖。於本實施例中，二極體結構1a與第1圖所示之二極體組構1相似，且相同的元件標號代表相同的元件、結構與功能，於此不再贅述。不同於第1圖所示的二極體結構1，於本實施例中，第二型的導電性半導體層12更自至少一溝渠部13的側壁向至少一溝渠部13的底部延伸。藉此，至少一溝渠部13與第一型的導電性半導體層11形成之第一接觸面M1，其面積小於至少一溝渠部13與第二型的導電性半導體層12形成之第二接觸面M2的面積。可控制例如蕭特基通道模式，進一步優化二極體結構1a之特性，達到恢復時間快 (開關損耗低)以及軟恢復(soft recovery)特性(電壓尖峰低、EMI低，系統效率高)等電性優化的目的。
第5圖係揭示本案二極體結構之溝渠設計之示範例。於本實施例中，溝渠13’更呈二維分布，例如沿平行於X軸方向與平行於Y軸方向設置。其中，溝渠13’所圍設的區域更可形成至少一半導體單元1c。換言之，透過溝渠13’的設計，更可使至少一溝渠部13更圍設形成至少一半導體單元1c結構區，除了如前所述於摻雜製程中易於控制摻雜的準確度，更利於提高單元結構之密度，有助於整體結構的微小化。應該強調的，溝渠13’的設計可視實際應用需求而調變。於本實施例中，至少一半導體單元1c之頂面呈一四方形。而於其他實施例中，透過至少一溝渠13’的圍設，至少一半導體單元1c之頂面更可形成例如、圓形、六角形、稜形等。當然，本案並不受限於此，且不再贅述。另外，尚需說明的是，於本實施例中，溝渠13’所定義之半導體單元1c並不受限於PIN二極體單元或蕭特基二極體單元。於其他實施例中，利用溝渠13’之排列設計，更可依電性表現設定PIN二極體單元或蕭特基二極體單元的佔比及排列方式。本案不以此為限，且不再贅述。
綜上所述，本案提供一種二極體結構及其製造方法。利用溝渠結構架構之溝渠混合式PIN蕭特基二極體結構(Trench Merged PIN Schottky diode)，有利於縮小整體結構尺寸，同時優化二極體結構的特性。再者，透過溝渠結構之導入，於製程中易於控制導電性半導體材料之摻雜，提昇不同導電性半導體層之間接面的準確度，進而優化二極體結構之性能。另一方面，溝渠的設計更可視實際應用需求圍設半導體單元，使二極體結構可提昇單元密度、縮小骤回崩溃(snapback)的問題，並符合高電壓應用需求，達到恢復時間快 (開關損耗低)以及軟恢復(soft recovery)特性(電壓尖峰低、EMI低，系統效率高)等電性優化的目的。
本案得由熟習此技術之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。
1、1a:二極體結構 1c:半導體單元 10:第一金屬層 10a:基板 11:第一型的導電性半導體層 11a:第一型摻雜的導電性半導體層 12:第二型的導電性半導體層 13:溝渠部 13’:溝渠 13a:多晶矽材料層 13b:氧化層 13c:導電材料層 14:第二金屬層 J:PN接面 M1:第一接觸面 M2:第二接觸面 S11:表面 S01~S06:步驟
第1圖係揭示本案第一較佳實施例之二極體結構之截面圖。 第2A圖至第2F圖係揭示本案第一較佳實施例之二極體結構於各製程流程階段之結構截面圖。 第3圖係揭示本案第一較佳實施例之二極體結構之製造方法流程圖。 第4圖係揭示本案第二較佳實施例之二極體結構之截面圖。 第5圖係揭示本案二極體結構之溝渠設計之示範例。
1:二極體結構
10:第一金屬層
11:第一型的導電性半導體層
11a:第一型摻雜的導電性半導體層
12:第二型的導電性半導體層
13:溝渠部
13a:多晶矽材料層
13b:氧化層
14:第二金屬層
J:PN接面
M1:第一接觸面
M2:第二接觸面

Claims (19)

  1. 一種二極體結構，包括： 一第一金屬層； 一第一型的導電性半導體層，形成於該第一金屬層之上； 一第二型的導電性半導體層，形成於該第一型的導電性半導體層之上，其中該第一型的導電性半導體層與該第二型的導電性半導體層具有相反的導電性，且於該第一型的導電性半導體層與該第二型的導電性半導體層之間形成一PN接面； 至少一溝渠部，穿設於該第二型的導電性半導體層與該第一型的導電性半導體層，與該第一型的導電性半導體層形成一第一接觸面，且與該第二型的導電性半導體層形成一第二接觸面；以及 一第二金屬層，形成於該第二型的導電性半導體層與該至少一溝渠部之上。
  2. 如請求項1所述之二極體結構，其中該溝渠部由一多晶矽材料層所構成，且該多晶矽材料層與該第一型的導電性半導體層以及該第二型的導電性半導體層之間更設置有一氧化層。
  3. 如請求項1所述之二極體結構，其中該溝渠部由一導電材料層所構成，且該導電材料層與該第一型的導電性半導體層以及該第二型的導電性半導體層之間更設置有一氧化層。
  4. 如請求項1所述之二極體結構，其中該第一型的導電性半導體層為一N型的導電性半導體層，該第二型的導電性半導體層為一P+型的導電性半導體層。
  5. 如請求項1所述之二極體結構，其中該第一接觸面之面積小於該第二接觸面之面積。
  6. 如請求項1所述之二極體結構，其中該第二型的導電性半導體層更自該至少一溝渠部的側壁向該至少一溝渠部的底部延伸。
  7. 如請求項1所述之二極體結構，其中該第一金屬層為一陰極電極，該第二金屬層為一陽極電極。
  8. 如請求項1所述之二極體結構，其中該第一金屬層與該第一型的導電性半導體層之間更包括一第一型摻雜的導電性半導體層。
  9. 如請求項1所述之二極體結構，其中該至少一溝渠部更圍設形成至少一半導體單元結構區。
  10. 一種二體極結構之製造方法，包括步驟： (a)   提供一基板，該基板包括一第一金屬層與一第一型的導電性半導體層，其中該第一型的導電性半導體層形成於該第一金屬層之上； (b)  形成至少一溝渠，自該第一型的導電性半導體層的一表面穿設於該第一型的導電性半導體層之內； (c)   通過該第一型的導電性半導體層的該表面摻雜一第二型的導電性半導體材料至部份的該第一型的導電性半導體層，形成一第二型的導電性半導體層，其中該第一型的導電性半導體層與該第二型的導電性半導體層具有相反的導電性，且於該第一型的導電性半導體層與該第二型的導電性半導體層之間形成一PN接面， (d)  以一導電材料填充該至少一溝渠，形成一至少一溝渠部，其中該至少一溝渠部與該第一型的導電性半導體層形成一第一接觸面，且該至少一溝渠部與該第二型的導電性半導體層形成一第二接觸面；以及 (e)   形成一第二金屬層，設置於該第二型的導電性半導體層與該至少一溝渠部之上。
  11. 如請求項10所述之二極體結構之製造方法，其中該步驟(b)包括： (b1)蝕刻該第一型的導電性半導體層，形成至少一溝渠；以及 (b2)於該至少一溝渠之內壁形成一氧化層；
  12. 如請求項10所述之二極體結構之製造方法，其中該導電材料為一多晶矽材料或一金屬材料。
  13. 如請求項10所述之二極體結構之製造方法，其中該第一型的導電性半導體層為一N型的導電性半導體層，該第二型的導電性半導體層為一P+型的導電性半導體層。
  14. 如請求項10所述之二極體結構之製造方法，其中該第一接觸面之面積小於該第二接觸面之面積。
  15. 如請求項10所述之二極體結構之製造方法，其中該第二型的導電性半導體層更自該至少一溝渠部的側壁向該至少一溝渠部的底部延伸。
  16. 如請求項10所述之二極體結構之製造方法，其中該步驟(c)係利用一擴散法或一離子植入法形成該第二型的導電性半導體層。
  17. 如請求項10所述之二極體結構之製造方法，其中該第一金屬層為一陰極電極，該第二金屬層為一陽極電極。
  18. 如請求項10所述之二極體結構之製造方法，其中該第一金屬層與該第一型的導電性半導體層之間更包括一第一型摻雜的導電性半導體層。
  19. 如請求項10所述之二極體結構之製造方法，其中該至少一溝渠部更圍設形成至少一半導體單元結構區。
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