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JP2014060362A - 半導体装置 - Google Patents

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Abstract

【課題】低オン抵抗化及び高耐圧化を図る半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域、第５半導体領域、第１電極、第２電極及び第３電極、を備える。第２半導体領域は、第１半導体領域の上に設けられ第１半導体領域の不純物濃度よりも高い不純物濃度を有する。第３半導体領域は、第２半導体領域の上に設けられる。第４半導体領域は、第３半導体領域の上に設けられ、第２半導体領域の不純物濃度よりも高い不純物濃度を有する。第５半導体領域は、第１半導体領域の下に設けられる。第１電極は、第１半導体領域の上に設けられ第３半導体領域と並び、下端が第２半導体領域と第３半導体領域との境界よりも下に位置する。第２電極は、第１電極と第１半導体領域との間に設けられ、第４半導体領域と導通する。第３電極は、第４半導体領域及び第３半導体領域に接する。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
半導体装置の微細化を図るため、ゲート電極をトレンチ内に形成したトレンチゲート構造が採用されている。トレンチゲート構造では、基板に垂直な縦方向に電流チャネルが形成されるため、横方向のゲート間隔を狭くすることができる。これにより、デバイス構造を微細化して実質的なチャネル幅を広くすることが可能となり、横方向にチャネルが形成されるゲート構造に比べてオン抵抗が小さくなる。また、デバイスサイズが小さくなるため、スイッチング速度を上げて高性能化する点でも有利である。
このような半導体装置においては、低オン抵抗化及び高耐圧化の両立が重要である。
特表２００８−５１０２９４号公報
本発明の実施形態は、低オン抵抗化及び高耐圧化を図る半導体装置を提供する。
実施形態に係る半導体装置は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第５半導体領域と、第１電極と、第２電極と、第３電極と、を備える。
前記第１半導体領域は、第１導電形の領域である。
前記第２半導体領域は、前記第１半導体領域の上に設けられ前記第１半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電形の領域である。
前記第３半導体領域は、前記第２半導体領域の上に設けられ前記第２半導体領域と接する第２導電形の領域である。
前記第４半導体領域は、前記第３半導体領域の上に設けられ前記第３半導体領域と接し、前記第２半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電形の領域である。
前記第５半導体領域は、前記第１半導体領域の下に設けられる。
前記第１電極は、前記第１半導体領域と前記第２半導体領域との積層方向を第１方向、前記第１方向と直交する方向を第２方向、前記第１方向及び前記第２方向に直交する方向を第３方向として、前記第１半導体領域の上に設けられ前記第２方向に前記第３半導体領域と並び、下端が前記第２半導体領域と前記第３半導体領域との境界よりも下に位置する。
前記第２電極は、前記第１電極と前記第１半導体領域との間に設けられ、前記第４半導体領域と導通する。
前記第３電極は、前記第４半導体領域及び前記第３半導体領域に接する。
第１の実施形態に係る半導体装置の構成を例示する模式的斜視図である。 半導体装置の動作を例示する模式的断面図である。 （ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。 （ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。 （ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。 （ａ）及び（ｂ）は、半導体装置の製造方法を例示する模式的断面図である。 半導体装置の製造方法を例示する模式的断面図である。 第３の実施形態に係る半導体装置の構成を例示する模式的斜視図である。 第３の実施形態の他の例に係る半導体装置の構成を例示する模式的斜視図である。 第４の実施形態に係る半導体装置の構成を例示する模式的斜視図である。 第４の実施形態の他の例に係る半導体装置の構成を例示する模式的斜視図である。 第５の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
図１では、第１の実施形態に係る半導体装置１１０の一部を破断した模式的な斜視図を表している。
図１に表したように、第１の実施形態に係る半導体装置１１０は、ｎ−形のドリフト領域（第１半導体領域）１０と、ｎ形のバリア領域（第２半導体領域）２０と、ｐ形のベース領域（第３半導体領域）３０と、ｎ＋形のソース領域（第４半導体領域）４０と、ｐ＋形のコレクタ領域（第５半導体領域）５０と、ゲート電極（第１電極）Ｄ１と、埋め込み電極（第２電極）Ｄ２と、ソース電極（第３電極）Ｄ３と、を備える。
半導体装置１１０は、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
ドリフト領域１０とコレクタ領域５０との間には、ｎ形半導体領域１５が設けられていてもよい。ドリフト領域１０は、コレクタ領域５０の上面５０ａにｎ形半導体領域１５を介して積層されている。なお、本実施形態では、説明の便宜上、ｎ形半導体領域１５をドリフト領域１０に含めるものとする。
バリア領域２０は、ドリフト領域１０の上に、ドリフト領域１０と接して設けられる。本実施形態において、ドリフト領域１０とバリア領域２０との積層方向をＺ方向（第１方向）、Ｚ方向と直交する方向をＸ方向（第２方向）、Ｚ方向及びＸ方向と直交する方向をＹ方向（第３方向）とする。また、Ｚ方向にドリフト領域１０からバリア領域２０に向かう方向を上（上側）、その反対方向を下（下側）ということにする。
図１に表した例では、ドリフト領域１０の上に複数のバリア領域２０がＸ方向に離間して設けられる。それぞれのバリア領域２０は、Ｙ方向に延びて設けられる。
バリア領域２０の不純物濃度は、ドリフト領域１０の不純物濃度よりも高い。例えば、ドリフト領域１０の不純物濃度は、１×１０１３ｃｍ−３以上１×１０１５ｃｍ−３以下程度である。また、バリア領域２０の不純物濃度は、ドリフト領域１０の不純物濃度（１×１０１５ｃｍ−３程度）よりも高く、１×１０１７ｃｍ−３未満である。
ベース領域３０は、バリア領域２０の上に、バリア領域２０と接して設けられる。ベース領域３０はバリア領域２０とともにＹ方向に延びて設けられる。複数のバリア領域２０が設けられている場合、ベース領域３０はそれぞれのバリア領域２０の上に設けられる。
ソース領域４０は、ベース領域３０の上に設けられる。ソース領域４０は、ベース領域３０の少なくとも一部と接する。ソース領域４０の不純物濃度は、ドリフト領域１０の不純物濃度及びバリア領域２０の不純物濃度よりも高い。ソース領域４０の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下程度である。
半導体装置１１０では、ベース領域３０の上に複数のソース領域４０が設けられていてる。また、半導体装置１１０では、ベース領域３０の上に複数のｐ＋形のコンタクト領域（第６半導体領域）６０が設けられている。複数のソース領域４０のそれぞれは、複数のコンタクト領域６０のそれぞれと、Ｙ方向に交互に配置される。
ソース電極Ｄ３は、複数のソース領域４０及び複数のコンタクト領域６０の上に設けられ、複数のソース領域４０及び複数のコンタクト領域６０と接する。ソース電極Ｄ３は、コンタクト領域６０を介してベース領域３０とオーミック接続している。
半導体装置１１０において、ドリフト領域１０の上のバリア領域２０、ベース領域３０、ソース領域４０及びコンタクト領域６０による構造体ＳＴは、Ｙ方向に延びるストライプ状に設けられる。半導体装置１１０では、ドリフト領域１０の上に複数の構造体ＳＴが所定の間隔で配置される。
コレクタ領域５０は、ドリフト領域１０の下に設けられる。コレクタ領域５０は、ドリフト領域１０のｎ形半導体領域１５と接する。コレクタ領域５０の下には、コレクタ電極（第４電極）Ｄ４が設けられる。
ゲート電極Ｄ１は、ドリフト領域１０の上に設けられＸ方向にベース領域３０と並ぶように設けられる。ゲート電極Ｄ１の下端ｄ１ｂは、バリア領域２０とベース領域３０との境界ｐｎｊよりも下に位置する。半導体装置１１０においては、ゲート電極Ｄ１の上端ｄ１ｔは、ベース領域３０の上端３０ｔよりも上に位置する。
ゲート電極Ｄ１は、Ｙ方向に延在する。ゲート電極Ｄ１には、例えば不純物が添加された半導体材料（例えば、多結晶シリコン）が用いられる。ゲート電極Ｄ１には、金属を用いてもよい。
ゲート電極Ｄ１とベース領域３０との間には、ゲート絶縁膜（絶縁膜）８０が設けられる。ゲート絶縁膜８０には、例えば酸化シリコンや窒化シリコンが用いられる。ゲート電極Ｄ１のベース領域３０側の面は、ベース領域３０のゲート電極Ｄ１側の面と、ゲート絶縁膜８０を介して対向する。半導体装置１１０では、ゲート電極Ｄ１と対向するベース領域３０の面に沿ってＺ方向にチャネル領域が形成される。すなわち、半導体装置１１０には、トレンチゲート構造ＴＧが適用される。
埋め込み電極Ｄ２は、ゲート電極Ｄ１とドリフト領域１０との間に設けられる。埋め込み電極Ｄ２は、バリア領域２０とＸ方向に並んで設けられる。埋め込み電極Ｄ２は、ソース領域４０と導通する。すなわち埋め込み電極Ｄ２は、ソース電極Ｄ３と同電位である。埋め込み電極Ｄ２は、ゲート電極Ｄ１に沿ってＹ方向に延在する。埋め込み電極Ｄ２は、例えばフィールドプレート電極として機能する。
埋め込み電極Ｄ２と、ゲート電極Ｄ１、バリア領域２０及びドリフト領域１０と、の間には絶縁膜８１が設けられる。絶縁膜８１は、ゲート絶縁膜８０と同じ材料であっても、別な材料であってもよい。
ソース電極Ｄ３は、ソース領域４０に接する。ソース電極Ｄ３は、トレンチゲート構造ＴＧの上、及び構造体ＳＴの上を覆うように形成される。
半導体装置１１０においては、複数の構造体ＳＴのそれぞれの間にトレンチゲート構造ＴＧが設けられている。トレンチゲート構造ＴＧは、ソース領域４０を形成するための半導体層、コンタクト領域６０を形成するための半導体層、ベース領域３０を形成するための半導体層及びバリア領域２０を形成するための半導体層を貫通し、ドリフト領域１０まで達するトレンチＴの中にゲート電極Ｄ１及び埋め込み電極Ｄ２を設けた構造である。
半導体装置１１０では、トレンチＴのＺ方向の長さ（深さ）よりも、ドリフト領域１０のＺ方向の長さ（厚さ）の方が長い。例えば、トレンチＴの深さは約５マイクロメートル（μｍ）、ドリフト領域１０の厚さは約４５０μｍである。ドリフト領域１０の厚さが厚いほど半導体装置１１０は高耐圧化する。
次に、本実施形態に係る半導体装置１１０の動作について説明する。
図２は、半導体装置の動作を例示する模式的断面図である。
図２では、半導体装置１１０の１つの構造体ＳＴの部分を中心とした模式的な断面図が表されている。
図２に表したコレクタ電極Ｄ４に高電位、ソース電極Ｄ３にコレクタ電極Ｄ４の電位よりも低い低電位が印加された状態で、ゲート電極Ｄ１に閾値以上のゲート電位を印加すると、ベース領域３０におけるゲート絶縁膜８０との界面付近に反転層（チャネル）が形成される。
例えば、ソース電極Ｄ３には接地電位または負電位を印加し、ゲート電極Ｄ１には正電位を印加する。コレクタ電極Ｄ４には、ゲート電極Ｄ１よりも高い正電位を印加する。これにより、電子がソース領域４０からチャネルを介してベース領域３０に注入され、オン状態になる。このときさらに、コレクタ領域５０から正孔がドリフト領域１０に注入される。ドリフト領域１０に注入された正孔は、ベース領域３０を通ってコンタクト領域６０からソース電極Ｄ３へ流れる。半導体装置１１０においては、オン状態のとき、正孔がコレクタ領域５０からドリフト領域１０に注入され、伝導度変調が生じてドリフト領域１０の抵抗が低減する。
一方、ゲート電極Ｄ１に閾値よりも低いゲート電位を印加すると、ベース領域３０におけるゲート絶縁膜８０との界面付近にチャネルが形成されず、オフ状態になる。オフ状態においては、ドリフト領域１０で発生した正孔をコンタクト領域６０からソース電極Ｄ３へと効率良く排出する。これにより、オフ状態の高電界によりドリフト領域１０に発生した正孔を効率良く抜き去り、破壊耐量を向上させる。
本実施形態に係る半導体装置１１０では、ベース領域３０とドリフト領域１０との間にバリア領域２０が設けられている。バリア領域２０が設けられていることで、オン状態においてコレクタ領域５０からドリフト領域１０に注入された正孔のベース領域３０への流れ込みが抑制され、ソース領域４０からベース領域３０への電子の注入促進効果が高まる。これにより、チャネルに蓄積される電子の量が増加して低オン抵抗化する。
ここで、ドリフト領域１０よりも不純物濃度の高いバリア領域２０が設けられていると、バリア領域２０が設けられていない場合に比べてオフ状態での空乏層の拡がりが狭くなり、耐圧の低下を招く可能性がある。
本実施形態に係る半導体装置１１０においては、ゲート電極Ｄ１とドリフト領域１０との間にソース電極Ｄ３と導通する埋め込み電極Ｄ２が設けられているため、オフ状態においてソース電極Ｄ３とコレクタ電極Ｄ４との間に高電圧が印加された状態になっても、ゲート電極Ｄ１の埋め込み電極Ｄ２側の端部（ゲート電極Ｄ１の下端ｄ１ｂ）近傍での電界集中が緩和される。これにより、バリア領域２０が設けられていても、バリア領域２０の不純物濃度に起因する耐圧の低下が抑制される。
さらに、半導体装置１１０では、ソース電極Ｄ３と導通する埋め込み電極Ｄ２が、ゲート電極Ｄ１よりも下方に設けられている。したがって、半導体装置１１０は、ソース電極Ｄ３の一部が、ゲート電極Ｄ１よりもコレクタ電極Ｄ４側に存在していることと等価な構造である。このような構造により、ゲート・コレクタ間容量が低減され、ゲート電位の制御性、すなわちスイッチング制御性が向上する。具体的には、ゲート・コレクタ間容量に起因するスイッチング速度の低下が抑制される。
（第２の実施形態）
次に、第２の実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）〜図７は、半導体装置の製造方法を例示する模式的断面図である。
先ず、図３（ａ）に表したように、ｐ＋形の半導体基板によるコレクタ領域５０の上に、ｎ形半導体領域１５を形成し、ｎ形半導体領域１５の上にｎ−形のドリフト領域１０を形成する。さらに、ドリフト領域１０の上にｎ形のバリア領域２０を形成する。さらに、バリア領域２０の上にｐ形のベース領域３０を形成し、ベース領域３０の上にｎ＋形のソース領域４０及びｐ＋形のコンタクト領域６０を形成する。
ｎ形半導体領域１５、ドリフト領域１０、バリア領域２０、ベース領域３０、ソース領域４０及びコンタクト領域６０は、例えばエピタキシャル成長法によって形成される。また、ソース領域４０及びコンタクト領域６０は、Ｙ方向に交互に形成される。ドリフト領域１０の不純物濃度は、１×１０１５ｃｍ−３程度である。バリア領域２０の不純物濃度は、ドリフト領域１０の不純物濃度（１×１０１５ｃｍ−３程度）よりも高く、１×１０１７ｃｍ−３未満である。ソース領域４０の不純物濃度は、例えば、１×１０１８ｃｍ−３程度である。
次に、図３（ｂ）に表したように、ソース領域４０及びコンタクト領域６０が形成された表面からドリフト領域１０に達するトレンチＴを形成する。トレンチＴは、例えばＲＩＥ（Reactive Ion Etching）によって形成される。トレンチＴは、Ｙ方向に延在する。トレンチＴを形成することにより、トレンチＴのＸ方向の両側に構造体ＳＴが構成される。
次に、図４（ａ）に表したように、トレンチＴの内壁を覆う絶縁膜材料８１ａを形成する。絶縁膜材料８１ａには、例えばＳｉＯ２が用いられる。トレンチＴの内壁に露出したバリア領域２０に形成される絶縁膜材料８１ａは、絶縁膜８１になる。
次に、図４（ｂ）に表したように、絶縁膜材料８１ａの上に導電性材料９１を形成する。導電性材料９１には、例えば不純物を添加した多結晶シリコンが用いられる。導電性材料９１は、トレンチＴを埋め込むように形成される。
次に、図５（ａ）に表したように、導電性材料９１及び絶縁膜材料８１ａをエッチバックして、これらの一部を除去する。導電性材料９１及び絶縁膜材料８１ａは、バリア領域２０とベース領域３０との境界ｐｎｊよりも下までエッチバックされる。
次に、図５（ｂ）に表したように、エッチバックされた導電性材料９１及び絶縁膜材料８１ａの上に、絶縁膜材料８０ａを形成する。絶縁膜材料８０ａには、例えばＳｉＯ２が用いられる。導電性材料９１及び絶縁膜材料８１ａのエッチバックによってトレンチＴの内壁に露出したベース領域３０に形成される絶縁膜材料８０ａは、ゲート絶縁膜８０になる。
次に、図６（ａ）に表したように、絶縁膜材料８０ａの上に導電性材料９２を形成する。導電性材料９２には、例えば不純物を添加した多結晶シリコンが用いられる。導電性材料９２は、トレンチＴを埋め込むように形成される。トレンチＴ内において、導電性材料９１と導電性材料９２との間に設けられた絶縁膜材料８０ａは、絶縁膜８１になる。また、トレンチＴ内で絶縁膜８１で囲まれた導電性材料９１は、埋め込み電極Ｄ２になる。
次に、図６（ｂ）に表したように、導電性材料９２及び絶縁膜材料８０ａをエッチバックして、これらの一部を除去する。導電性材料９２及び絶縁膜材料８０ａは、ベース領域３０とソース領域４０（コンタクト領域６０）との境界よりもわずかに上の位置までエッチバックされる。その後、エッチバックされた導電性材料９２及び絶縁膜材料８０ａの上に絶縁膜材料８２ａを形成する。トレンチＴ内において絶縁膜材料８０ａであるゲート絶縁膜８０及び絶縁膜材料８２ａで囲まれた導電性材料９２は、ゲート電極Ｄ１になる。
次に、図７に表したように、絶縁膜材料８２ａの上、及びソース領域４０並びにコンタクト領域６０の上に、導電性材料９３を形成する。この導電性材料９３はソース電極Ｄ３になる。また、コレクタ領域５０の下に、コレクタ領域５０と接するコレクタ電極Ｄ４を形成する。なお、コレクタ電極Ｄ４は、これより前の工程で形成しておいてもよい。これにより、半導体装置１１０が完成する。
（第３の実施形態）
次に、第３の実施形態に係る半導体装置について説明する。
図８は、第３の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
図８では、第３の実施形態に係る半導体装置１２０の一部を破断した模式的な斜視図を表している。
図８に表したように、第３の実施形態に係る半導体装置１２０では、第２半導体領域であるバリア領域２０及び第３半導体領域であるベース領域３０の構成が第１の実施形態に係る半導体装置１１０の構成と相違する。
半導体装置１２０において、バリア領域２０は、埋め込み電極Ｄ２のＸ方向の一方側に設けられた第１のバリア領域２１と、埋め込み電極Ｄ２のＸ方向の他方側に設けられた第２のバリア領域２２と、を有する。また、半導体装置１２０において、ベース領域３０は、第１のバリア領域２１の上に設けられ第１のバリア領域２１と接する第１のベース領域３１と、第２のバリア領域２２の上に設けられ第２のバリア領域２２と接する第２のベース領域３２と、を有する。
半導体装置１２０においては、第１のベース領域３１の上にはソース領域４０が設けられている。一方、第２のベース領域３２の上にはソース領域４０は設けられていない。
第１のベース領域３１の上には、複数のソース領域４０と複数のコンタクト領域６０とがＹ方向に交互に設けられている。複数のソース領域４０及び複数のコンタクト領域６０の上にはソース電極Ｄ３が設けられる。ソース電極Ｄ３は、ソース領域４０及びコンタクト領域６０と接し、電気的に導通している。
第２のベース領域３２とソース電極Ｄ３との間には絶縁膜８２が設けられている。すなわち、第２のベース領域３２は、ソース電極Ｄ３とは電気的に非導通である。
半導体装置１２０においては、第１のバリア領域２１、第１のベース領域３１、ソース領域４０及びコンタクト領域６０によって第１の構造体ＳＴ１が構成され、第２のバリア領域２２、第２のベース領域３２によって第２の構造体ＳＴ２が構成される。
半導体装置１２０では、複数のゲート電極Ｄ１がＸ方向に所定の間隔で配置され、複数のゲート電極Ｄ１の間に第１の構造体ＳＴ１または第２の構造体ＳＴ２が配置される。第１の構造体ＳＴ１は、Ｘ方向に並ぶ第２の構造体ＳＴ２の複数個に１個の割合で配置される。なお、半導体装置１２０は、複数の第１の構造体ＳＴ１と、複数の第２の構造体ＳＴ２と、を備え、複数の第１の構造体ＳＴ１のそれぞれは、複数の第２の構造体ＳＴ２のそれぞれとＸ方向に交互に配置されていてもよい。
このような半導体装置１２０は、例えばＩＥＧＴ（Injection Enhanced Gate Transistor）である。
次に、本実施形態に係る半導体装置１２０の動作について説明する。
図８に表したコレクタ電極Ｄ４に高電位、ソース電極Ｄ３にコレクタ電極Ｄ４の電位よりも低い低電位が印加された状態で、ゲート電極Ｄ１に閾値以上のゲート電位を印加すると、第１の構造体ＳＴ１の第１のベース領域３１におけるゲート絶縁膜８０との界面付近にチャネルが形成される。半導体装置１２０では、第１の構造体ＳＴ１の第１のベース領域３１のみにチャネルが形成され、第２の構造体ＳＴ２の第２のベース領域３２にはチャネルは形成されない。
これにより、電子がソース領域４０からチャネルを介して第１のベース領域３１に注入され、オン状態になる。このときさらに、コレクタ領域５０から正孔がドリフト領域１０に注入される。
ドリフト領域１０に注入された正孔は、第１のベース領域３１を通ってコンタクト領域６０からソース電極Ｄ３へ流れる。半導体装置１２０においては、オン状態のとき、正孔がコレクタ領域５０からドリフト領域１０に注入され、伝導度変調が生じてドリフト領域１０の抵抗が低減する。
一方、ゲート電極Ｄ１に閾値よりも低いゲート電位を印加すると、第１のベース領域３１におけるゲート絶縁膜８０との界面付近にチャネルが形成されず、オフ状態になる。半導体装置１２０においてオフ状態の動作は半導体装置１１０と同様である。
半導体装置１２０においては、第２の構造体ＳＴ２の第２のベース領域３２がソース電極Ｄ３と非導通である。このため、ドリフト領域１０に注入された正孔に対する障壁が形成される。これにより、正孔の第１のベース領域３１への流れ込みが抑制され、し、ソース領域４０から第１のベース領域３１への電子の注入促進効果が高まる。これにより、チャネルに蓄積される電子の量が増加して低オン抵抗化する。
このような第３の実施形態に係る半導体装置１２０では、第１の実施形態に係る半導体装置１１０と同様な作用効果に加え、半導体装置１１０に比べて高い電子の注入促進効果を得られ、より低オン抵抗化が図られる。
（第３の実施形態の他の例）
次に、第３の実施形態の他の例に係る半導体装置について説明する。
図９は、第３の実施形態の他の例に係る半導体装置の構成を例示する模式的斜視図である。
図９では、第３の実施形態の他の例に係る半導体装置１２１の一部を破断した模式的な斜視図を表している。
図９に表したように、第３の実施形態の他の例に係る半導体装置１２１では、トレンチゲート構造ＴＧのＸ方向に隣り合う位置にダミーゲートトレンチＤ−ＴＧが設けられている。ダミーゲートトレンチＤ−ＴＧは、トレンチＴの中に埋め込み電極Ｄ２１（第２の第２電極）を備えた構造である。埋め込み電極Ｄ２１は、上端ｄ２１ｔにおいてソース電極Ｄ３と導通する。埋め込み電極Ｄ２１は、ソース電極Ｄ３とオーミック接続している。埋め込み電極Ｄ２１の上端ｄ２１ｔの位置は、ゲート電極Ｄ１の上端ｄ１ｔの位置とほぼ等しい。埋め込み電極Ｄ２１の下端ｄ２１ｂの位置は、トレンチゲート構造ＴＧ内の埋め込み電極Ｄ２の下端ｄ２ｂの位置とほぼ等しい。
複数のトレンチゲート構造ＴＧのそれぞれと、複数のダミーゲートトレンチＤ−ＴＧのそれぞれとは、Ｘ方向に交互に設けられていてもよい。また、複数のトレンチゲート構造ＴＧのそれぞれ間に、複数のダミーゲートトレンチＤ−ＴＧが設けられていてもよい。
次に、本実施形態に係る半導体装置１２１の動作について説明する。
図９に表したコレクタ電極Ｄ４に高電位、ソース電極Ｄ３にコレクタ電極Ｄ４の電位よりも低い低電位が印加された状態で、ゲート電極Ｄ１に閾値以上のゲート電位を印加すると、第１の構造体ＳＴ１の第１のベース領域３１におけるゲート絶縁膜８０との界面付近にチャネルが形成される。半導体装置１２１では、第１の構造体ＳＴ１の第１のベース領域３１のみにチャネルが形成され、第２の構造体ＳＴ２の第２のベース領域３２にはチャネルは形成されない。
これにより、電子がソース領域４０からチャネルを介して第１のベース領域３１に注入され、オン状態になる。このときさらに、コレクタ領域５０から正孔がドリフト領域１０に注入される。
ドリフト領域１０に注入された正孔は、第１のベース領域３１を通ってコンタクト領域６０からソース電極Ｄ３へ流れる。半導体装置１２０においては、オン状態のとき、正孔がコレクタ領域５０からドリフト領域１０に注入され、伝導度変調が生じてドリフト領域１０の抵抗が低減する。
一方、ゲート電極Ｄ１に閾値よりも低いゲート電位を印加すると、第１のベース領域３１におけるゲート絶縁膜８０との界面付近にチャネルが形成されず、オフ状態になる。
半導体装置１２１においては、埋め込み電極Ｄ２１がソース電極Ｄ３と導通している。埋め込み電極Ｄ２１は、上端ｄ２１ｔでソース電極Ｄ３と導通している。したがって、トレンチＴ内に埋め込まれる電極（埋め込み電極Ｄ２１）を素子領域外でソース電極Ｄ３と導通させる場合に比べ、配線の空間的な引き回しが不要になる。
（第４の実施形態）
次に、第４の実施形態に係る半導体装置について説明する。
図１０は、第４の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
図１０では、第４の実施形態に係る半導体装置１３０の一部を破断した模式的な斜視図を表している。
図１０に表したように、第４の実施形態に係る半導体装置１３０では、第２の構造体ＳＴ２がソース電極Ｄ３と電気的に導通している点で、第３の実施形態に係る半導体装置１２０と相違する。
半導体装置１３０においては、第２の構造体ＳＴ２の第２のベース領域３２の上にｐ＋形の第２のコンタクト領域６２が設けられている。第２のコンタクト領域６２は第２のベース領域３２と接し、Ｙ方向に延在する。ソース電極Ｄ３は第２のコンタクト領域６２と接する。これにより、第２のコンタクト領域６２を介して第２のベース領域３２はソース電極Ｄ３と電気的に導通する。
このような半導体装置１３０は、例えばＩＥＧＴである。
次に、本実施形態に係る半導体装置１３０の動作について説明する。
図１０に表したコレクタ電極Ｄ４に高電位、ソース電極Ｄ３にコレクタ電極Ｄ４の電位よりも低い低電位が印加された状態で、ゲート電極Ｄ１に閾値以上のゲート電位を印加するとオン状態になる。半導体装置１３０においてオン状態の動作は半導体装置１２０と同様である。
一方、ゲート電極Ｄ１に閾値よりも低いゲート電位を印加すると、第１のベース領域３１におけるゲート絶縁膜８０との界面付近にチャネルが形成されず、オフ状態になる。オフ状態においては、ドリフト領域１０で発生した正孔をコンタクト領域６０及び第２のコンタクト領域６２からソース電極Ｄ３へと効率良く排出する。すなわち、半導体装置１３０では、コンタクト領域６０に加え、第２のコンタクト領域６２からも正孔を排出する。したがって、半導体装置１３０では、第２のコンタクト領域６２が設けられていない半導体装置１２０よりもオフ状態での正孔の排出効率が高い。したがって、より破壊耐量が向上する。
このような第４の実施形態に係る半導体装置１３０では、半導体装置１１０及び１２０と同様な作用効果に加え、半導体装置１２０よりも破壊耐量の向上が達成される。
（第４の実施形態の他の例）
次に、第４の実施形態の他の例に係る半導体装置について説明する。
図１１は、第４の実施形態の他の例に係る半導体装置の構成を例示する模式的斜視図である。
図１１では、第４の実施形態の他の例に係る半導体装置１３１の一部を破断した模式的な斜視図を表している。
図１１に表したように、第４の実施形態の他の例に係る半導体装置１３１では、トレンチゲート構造ＴＧのＸ方向に隣り合う位置にダミーゲートトレンチＤ−ＴＧが設けられている。ダミーゲートトレンチＤ−ＴＧ内の構造は、半導体装置１２１と同様である。
次に、本実施形態に係る半導体装置１３１の動作について説明する。
図１１に表したコレクタ電極Ｄ４に高電位、ソース電極Ｄ３にコレクタ電極Ｄ４の電位よりも低い低電位が印加された状態で、ゲート電極Ｄ１に閾値以上のゲート電位を印加するとオン状態になる。
一方、ゲート電極Ｄ１に閾値よりも低いゲート電位を印加すると、第１のベース領域３１におけるゲート絶縁膜８０との界面付近にチャネルが形成されず、オフ状態になる。
半導体装置１３１においては、埋め込み電極Ｄ２１がソース電極Ｄ３と導通している。埋め込み電極Ｄ２１は、上端ｄ２１ｔでソース電極Ｄ３と導通している。したがって、トレンチＴ内に埋め込まれる電極（埋め込み電極Ｄ２１）を素子領域外でソース電極Ｄ３と導通させる場合に比べ、配線の空間的な引き回しが不要になる。
（第５の実施形態）
次に、第５の実施形態に係る半導体装置について説明する。
図１２は、第５の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
図１２では、第５の実施形態に係る半導体装置１４０の一部を破断した模式的な斜視図を表している。
図１２に表したように、第５の実施形態に係る半導体装置１４０では、トレンチゲート構造ＴＧの構成が第４の実施形態に係る半導体装置１３０と相違する。すなわち、半導体装置１４０では、Ｚ方向の長さの異なる２種類のゲート電極Ｄ１が、Ｘ方向に交互に配置された構成である。
半導体装置１４０において、バリア領域２０は、埋め込み電極Ｄ２のＸ方向の一方側に設けられた第１のバリア領域２１と、埋め込み電極Ｄ２のＸ方向の他方側に設けられた第２のバリア領域２２と、を有する。また、半導体装置１４０において、ベース領域３０は、第１のバリア領域２１の上に設けられ第１のバリア領域２１と接する第１のベース領域３１と、第２のバリア領域２２の上に設けられ第２のバリア領域２２と接する第２のベース領域３２と、を有する。
半導体装置１４０においては、第１のベース領域３１の上にはソース領域４０が設けられている。半導体装置１４０ではソース領域４０がＹ方向に延在しているが、図１０に表した半導体装置１３０のように、第１のベース領域３１の上に複数のソース領域４０と複数のコンタクト領域６０とがＹ方向に交互に設けられていてもよい。一方、第２のベース領域３２の上にはソース領域４０は設けられていない。第２のベース領域３２の上には第２のコンタクト領域６２が設けられている。
ソース領域４０及び第２のコンタクト領域６２の上にはソース電極Ｄ３が設けられる。ソース電極Ｄ３は、ソース領域４０及び第２のコンタクト領域６２と接し、電気的に導通している。
このような半導体装置１４０は、例えばＩＥＧＴである。
半導体装置１４０においては、第１のバリア領域２１、第１のベース領域３１及びソース領域４０によって第１の構造体ＳＴ１が構成され、第２のバリア領域２２、第２のベース領域３２及び第２のコンタクト領域６２によって第２の構造体ＳＴ２が構成される。
ゲート電極Ｄ１は、第１のベース領域３１と第２のベース領域３２との間に設けられた第１のゲート電極Ｄ１１と、第２のベース領域３２の第１のゲート電極Ｄ１１とは反対側に設けられた第２のゲート電極Ｄ１２と、を有する。第１のゲート電極Ｄ１１の上端Ｄ１１ｔは、第１のベース領域３２の上端３１ｔ及び第２のベース領域３２の上端３２ｔよりも上に位置する。第２のゲート電極Ｄ１２の上端Ｄ１２ｔは、第１のベース領域３１の上端３１ｔ及び第２のベース領域３２の上端３２ｔよりも下に位置する。
第１のゲート電極Ｄ１１の下端Ｄ１１ｂは、第２のゲート電極Ｄ１２の下端Ｄ１２ｂと同じ位置である。したがって、第２のゲート電極Ｄ１２のＺ方向の長さは、第１のゲート電極Ｄ１１のＺ方向の長さよりも短い。これにより、ソース電極Ｄ３のうち第２のゲート電極Ｄ１２の上に配置された部分Ｄ３ｐは、第２のベース領域３２の側面の一部と接する。部分Ｄ３ｐは、第２のベース領域３２とショットキー接続している。
半導体装置１４０では、第１のゲート電極Ｄ１１を有する第１のトレンチゲート構造ＴＧ１と、第２のゲート電極Ｄ１２を有する第２のトレンチゲート構造ＴＧ２と、がＸ方向に交互に配置される。また、第１のトレンチゲート構造ＴＧ１と、第２のトレンチゲート構造ＴＧ２と、の間に、第１の構造体ＳＴ１または第２の構造体ＳＴ２が配置される。
図１２に表した半導体装置１４０では、第１の構造体ＳＴ１、第１のトレンチゲート構造ＴＧ１、第２の構造体ＳＴ２及び第２のトレンチゲート構造ＴＧ２が、Ｘ方向にこの順番に繰り返し配置されている。なお、第１の構造体ＳＴ１、第１のトレンチゲート構造ＴＧ１、第２の構造体ＳＴ２及び第２のトレンチゲート構造ＴＧ２が、Ｘ方向に、第１の構造体ＳＴ１、第１のトレンチゲート構造ＴＧ１、第２の構造体ＳＴ２、第２のトレンチゲート構造ＴＧ２、第２の構造体ＳＴ２、第１のトレンチゲート構造ＴＧ１、第１の構造体ＳＴ１、の順に繰り返し配置されていてもよい。
このような半導体装置１４０では、第２の構造体ＳＴ２の第２のベース領域３２がソース電極Ｄ３と接しているため、第２のベース領域３２からソース電極Ｄ３へ正孔が排出される構成となっている。
ここで、ドリフト領域１０から第２のバリア領域２２を介して第２のベース領域３２に注入された正孔は、第２のゲート電極Ｄ１２のソース電極Ｄ３と接する部分からソース電極Ｄ３へと排出される。したがって、ソース電極Ｄ３がベース領域３に接する部分のＺ方向の長さＬ１を広くした方が、正孔の排出がよりスムーズになる。例えば、Ｌ１≧０．０５μｍとすることが好ましい。
これにより、正孔が第２のベース領域３２に蓄積されることがなく、閾値変動の抑制が図られる。また、ドリフト領域１０から第２のベース領域３２を介してソース電極Ｄ３へ排出される正孔の排出抵抗が小さくなることから、ドリフト領域１０で発生する正孔がスムーズに排出される。したがって、破壊耐量が向上する。
なお、第２のゲート電極Ｄ１２に正のゲート電圧が印加されると、第２のベース領域３２におけるゲート絶縁膜８０との界面付近に電子が引き寄せられた反転層が形成される。この反転層が拡がると、ソース電極Ｄ３からドリフト領域１０に電流パスが形成され、過剰電流が流れてしまう可能性がある。そこで、第２のゲート電極Ｄ１２とソース電極Ｄ３とのＺ方向の間隔Ｌ２を、ある程度広くしておくとよい。例えば、Ｌ２≧０．０５μｍとすることが好ましい。
このような第５の実施形態に係る半導体装置１４０では、半導体装置１１０、１２０及び１３０と同様な作用効果に加え、半導体装置１３０よりも破壊耐量の向上が達成される。
以上説明したように、実施形態に係る半導体装置によれば、低オン抵抗化及び高耐圧化を図ることができる。
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施の形態および各変形例においては、第１の導電形をｎ形、第２の導電形をｐ形として説明したが、本発明は第１の導電形をｐ形、第２の導電形をｎ形としても実施可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…ドリフト領域、１５…ｎ形半導体領域、２０…バリア領域、２１…第１のバリア領域、２２…第２のバリア領域、３０…ベース領域、３１…第１のベース領域、３２…第２のベース領域、４０…ソース領域、５０…コレクタ領域、６０…コンタクト領域、６２…第２コンタクト領域、８０…ゲート絶縁膜、８１…絶縁膜、８２…絶縁膜、１１０，１２０，１３０，１４０…半導体装置、Ｄ１…ゲート電極、Ｄ１１…第１のゲート電極、Ｄ１２…第２のゲート電極、Ｄ２…埋め込み電極、Ｄ３…ソース電極、Ｄ４…コレクタ電極

Claims (12)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられ前記第１半導体領域の不純物濃度よりも高い不純物濃度を有し、前記第２電極の前記第２方向の一方側に設けられた第１の第２半導体領域と、前記第２電極の前記第２方向の他方側に設けられた第２の第２半導体領域と、を有する第１導電形の第２半導体領域と、
    前記第１の第２半導体領域の上に設けられ前記第１の第２半導体領域と接する第１の第３半導体領域と、前記第２の第２半導体領域の上に設けられ前記第２の第２半導体領域と接する第２の第３半導体領域と、を有する第２導電形の第３半導体領域と、
    前記第３半導体領域の少なくとも一部と接し、前記第２半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電形の第４半導体領域と、
    前記第１半導体領域の下に設けられた第２導電形の第５半導体領域と、
    前記第１半導体領域と前記第２半導体領域との積層方向を第１方向、前記第１方向と直交する方向を第２方向、前記第１方向及び前記第２方向に直交する方向を第３方向として、前記第１半導体領域の上に設けられ前記第２方向に前記第３半導体領域と並び、下端が前記第２半導体領域と前記第３半導体領域との境界よりも下に位置する第１電極と、
    前記第１電極と前記第１半導体領域との間に設けられ、前記第４半導体領域と導通する第２電極と、
    前記第４半導体領域に接する第３電極と、
    前記第３半導体領域の上に設けられ前記第３半導体領域と接し、前記３半導体領域の不純物濃度よりも高い不純物濃度を有し、前記第３方向に前記第４半導体領域と並ぶ第２導電形の第６半導体領域と、
    を備え、
    前記第１の第３半導体領域の上には前記第４半導体領域が設けられ、
    前記第２の第３半導体領域の上には前記第４半導体領域が設けられず、
    前記第２の第３半導体領域は前記第３電極と導通する半導体装置。
  2. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられ前記第１半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられ前記第２半導体領域と接する第２導電形の第３半導体領域と、
    前記第３半導体領域の少なくとも一部と接し、前記第２半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電形の第４半導体領域と、
    前記第１半導体領域の下に設けられた第２導電形の第５半導体領域と、
    前記第１半導体領域と前記第２半導体領域との積層方向を第１方向、前記第１方向と直交する方向を第２方向、前記第１方向及び前記第２方向に直交する方向を第３方向として、前記第１半導体領域の上に設けられ前記第２方向に前記第３半導体領域と並び、下端が前記第２半導体領域と前記第３半導体領域との境界よりも下に位置する第１電極と、
    前記第１電極と前記第１半導体領域との間に設けられ、前記第４半導体領域と導通する第２電極と、
    前記第４半導体領域に接する第３電極と、
    を備えた半導体装置。
  3. 前記第３半導体領域の上に設けられ前記第３半導体領域と接し、前記３半導体領域の不純物濃度よりも高い不純物濃度を有し、前記第３方向に前記第４半導体領域と並ぶ第２導電形の第６半導体領域をさらに備えた請求項２記載の半導体装置。
  4. 複数の前記第４半導体領域と、
    複数の前記第６半導体領域と、を備え、
    前記複数の第４半導体領域のそれぞれは、前記複数の第６半導体領域のそれぞれと、前記第３方向に交互に並ぶ請求項３記載の半導体装置。
  5. 前記第２半導体領域は、前記第２電極の前記第２方向の一方側に設けられた第１の第２半導体領域と、前記第２電極の前記第２方向の他方側に設けられた第２の第２半導体領域と、を有し、
    前記第３半導体領域は、前記第１の第２半導体領域の上に設けられ前記第１の第２半導体領域と接する第１の第３半導体領域と、前記第２の第２半導体領域の上に設けられ前記第２の第２半導体領域と接する第２の第３半導体領域と、を有し、
    前記第１の第３半導体領域の上には前記第４半導体領域が設けられ、
    前記第２の第３半導体領域の上には前記第４半導体領域が設けられていない請求項２〜４のいずれか１つに記載の半導体装置。
  6. 前記第２の第３半導体領域は、前記第３電極と非導通である請求項５記載の半導体装置。
  7. 前記第２の第３半導体領域は、前記第３電極と導通する請求項５記載の半導体装置。
  8. 前記第２半導体領域は、前記第２電極の前記第２方向の一方側に設けられた第１の第２半導体領域と、前記第２電極の前記第２方向の他方側に設けられた第２の第２半導体領域と、を有し、
    前記第３半導体領域は、前記第１の第２半導体領域の上に設けられ前記第１の第２半導体領域と接する第１の第３半導体領域と、前記第２の第２半導体領域の上に設けられ前記第２の第２半導体領域と接する第２の第３半導体領域と、を有し、
    前記第１電極は、前記第１の第３半導体領域と前記第２の第３半導体領域との間に設けられた第１の第１電極と、前記第２の第３半導体領域の前記第１の第１電極とは反対側に設けられた第２の第１電極と、を有し、
    前記第１の第１電極の上端は、前記第１の第３半導体領域の上端及び前記第２の第３半導体領域の上端よりも上に位置し、
    前記第２の第１電極の上端は、前記第１の第３半導体領域の上端及び前記第２の第３半導体領域の上端よりも下に位置し、
    前記第１の第３半導体領域の上には前記第４半導体領域が設けられ、
    前記第２の第３半導体領域の上には前記第４半導体領域が設けられていない請求項２〜４のいずれか１つに記載の半導体装置。
  9. 前記第２の第３半導体領域の上に設けられ前記第２の第３半導体領域と接し、前記３半導体領域の不純物濃度よりも高い不純物濃度を有し、前記第３電極と接する第６半導体領域をさらに備えた請求項８記載の半導体装置。
  10. 前記第２半導体領域、前記第３半導体領域、前記第１電極及び前記第２電極は、それぞれ前記第３方向に延在する請求項１〜９のいずれか１つに記載の半導体装置。
  11. 前記第１電極と前記第３半導体領域との間に設けられた絶縁膜をさらに備えた請求項１〜１０のいずれか１つに記載の半導体装置。
  12. 前記第２半導体領域の不純物濃度は、１×１０１７ｃｍ−３未満である請求項１〜１１のいずれか１つに記載の半導体装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016046445A (ja) * 2014-08-25 2016-04-04 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2018016543A1 (ja) * 2016-07-19 2018-01-25 富士電機株式会社 半導体装置
JP2019012813A (ja) * 2017-06-29 2019-01-24 株式会社東芝 絶縁ゲート型バイポーラトランジスタ
JP2019033283A (ja) * 2018-10-31 2019-02-28 富士電機株式会社 半導体装置
JP2019054091A (ja) * 2017-09-14 2019-04-04 三菱電機株式会社 半導体装置、半導体装置の製造方法、電力変換装置
US11056484B2 (en) 2018-10-18 2021-07-06 Mitsubishi Electric Corporation Semiconductor device with multiple trench structures
JP2022051356A (ja) * 2020-09-18 2022-03-31 サンケン電気株式会社 半導体装置
JP2022145934A (ja) * 2017-06-29 2022-10-04 株式会社東芝 絶縁ゲート型バイポーラトランジスタ
JP7468413B2 (ja) 2021-03-15 2024-04-16 三菱電機株式会社 半導体装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150061202A (ko) * 2013-11-27 2015-06-04 삼성전기주식회사 전력 반도체 소자
DE102015215024B4 (de) * 2015-08-06 2019-02-21 Infineon Technologies Ag Halbleiterbauelement mit breiter Bandlücke und Verfahren zum Betrieb eines Halbleiterbauelements
CN105742346B (zh) * 2016-04-26 2018-06-01 电子科技大学 双分裂沟槽栅电荷存储型rc-igbt及其制造方法
CN105789291B (zh) * 2016-04-26 2018-06-19 电子科技大学 一种双分裂沟槽栅电荷存储型igbt及其制造方法
CN105870180B (zh) * 2016-04-26 2018-08-24 电子科技大学 双分裂沟槽栅电荷存储型rc-igbt及其制造方法
CN105789289B (zh) * 2016-04-26 2018-06-19 电子科技大学 一种双向igbt器件及其制造方法
WO2018087899A1 (ja) * 2016-11-11 2018-05-17 新電元工業株式会社 Ｍｏｓｆｅｔ及び電力変換回路
JP7055725B2 (ja) * 2018-09-14 2022-04-18 株式会社東芝 半導体装置
JP7061954B2 (ja) 2018-11-07 2022-05-02 三菱電機株式会社 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW399774U (en) * 1989-07-03 2000-07-21 Gen Electric FET, IGBT and MCT structures to enhance operating characteristics
JP2561413B2 (ja) * 1993-02-23 1996-12-11 日産自動車株式会社 半導体装置
KR970054363A (ko) * 1995-12-30 1997-07-31 김광호 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
GB0417749D0 (en) 2004-08-10 2004-09-08 Eco Semiconductors Ltd Improved bipolar MOSFET devices and methods for their use
JP5050329B2 (ja) * 2005-08-26 2012-10-17 サンケン電気株式会社 トレンチ構造半導体装置及びその製造方法
JP4609656B2 (ja) * 2005-12-14 2011-01-12 サンケン電気株式会社 トレンチ構造半導体装置
US7982528B2 (en) * 2006-05-18 2011-07-19 Stmicroelectronics, S.R.L. Three-terminal power device with high switching speed and manufacturing process
JP5303839B2 (ja) 2007-01-29 2013-10-02 富士電機株式会社 絶縁ゲート炭化珪素半導体装置とその製造方法
JP5412717B2 (ja) 2007-08-29 2014-02-12 富士電機株式会社 トレンチ型絶縁ゲート半導体装置
CN101694850B (zh) * 2009-10-16 2011-09-14 电子科技大学 一种具有p型浮空层的载流子存储槽栅igbt
JP5762689B2 (ja) * 2010-02-26 2015-08-12 株式会社東芝 半導体装置
DE102011079747A1 (de) * 2010-07-27 2012-02-02 Denso Corporation Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür
JP2012064641A (ja) 2010-09-14 2012-03-29 Toshiba Corp 半導体装置
US8441046B2 (en) * 2010-10-31 2013-05-14 Alpha And Omega Semiconductor Incorporated Topside structures for an insulated gate bipolar transistor (IGBT) device to achieve improved device performances
EP2732471B8 (en) * 2011-07-14 2019-10-09 ABB Schweiz AG Insulated gate bipolar transistor and method of production thereof
JP5526291B1 (ja) * 2012-11-09 2014-06-18 パナソニック株式会社 半導体装置及びその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016046445A (ja) * 2014-08-25 2016-04-04 富士電機株式会社 半導体装置および半導体装置の製造方法
US10651302B2 (en) 2016-07-19 2020-05-12 Fuji Electric Co., Ltd. Semiconductor device
WO2018016543A1 (ja) * 2016-07-19 2018-01-25 富士電機株式会社 半導体装置
JPWO2018016543A1 (ja) * 2016-07-19 2018-10-11 富士電機株式会社 半導体装置
JP2019012813A (ja) * 2017-06-29 2019-01-24 株式会社東芝 絶縁ゲート型バイポーラトランジスタ
JP2022145934A (ja) * 2017-06-29 2022-10-04 株式会社東芝 絶縁ゲート型バイポーラトランジスタ
JP2019054091A (ja) * 2017-09-14 2019-04-04 三菱電機株式会社 半導体装置、半導体装置の製造方法、電力変換装置
US11239350B2 (en) 2017-09-14 2022-02-01 Mitsubishi Electric Corporation Semiconductor device, method of manufacturing semiconductor device, power conversion device
US11056484B2 (en) 2018-10-18 2021-07-06 Mitsubishi Electric Corporation Semiconductor device with multiple trench structures
JP2019033283A (ja) * 2018-10-31 2019-02-28 富士電機株式会社 半導体装置
JP2022051356A (ja) * 2020-09-18 2022-03-31 サンケン電気株式会社 半導体装置
JP7094611B2 (ja) 2020-09-18 2022-07-04 サンケン電気株式会社 半導体装置
JP7468413B2 (ja) 2021-03-15 2024-04-16 三菱電機株式会社 半導体装置

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US20140077293A1 (en) 2014-03-20
CN103681798A (zh) 2014-03-26
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