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JP6154292B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本明細書が開示する技術は、半導体装置に関する。
特許文献１には、ＩＧＢＴとダイオードが形成された半導体装置が開示されている。この半導体装置のＩＧＢＴは、バリア領域とピラー領域を有している。バリア領域は、ｎ型不純物濃度が高いｎ型領域であり、ボディ領域の下側に形成されている。ピラー領域は、半導体基板の上面からバリア領域まで伸びている。この半導体装置では、ＩＧＢＴのボディ領域（ｐ型）とＩＧＢＴのバリア領域（ｎ型）によってｐｎ接合が形成されている。このｐｎ接合は、ピラー領域によってオンし難くなっている。すなわち、バリア領域がピラー領域を介して上部電極に接続されているので、バリア領域の電位は、上部電極の電位に近い電位となっている。この半導体装置に対して上部電極が下部電極よりも高電位となる電圧が印加されても、上記のｐｎ接合に高い電圧が印加されない。このため、ボディ領域からドリフト領域にホールが供給され難い。このため、この半導体装置では、上記のｐｎ接合ではなく、ピラー領域とバリア領域を通って主電流が流れる。その後、印加電圧が逆方向に切り換えられると、ドリフト領域内のホールが上部電極に排出されるため、半導体装置に瞬間的に電流（上記ｐｎ接合に対して逆電流）が流れる。しかしながら、この半導体装置では、ドリフト領域にホールが供給され難いため、印加電圧が切り換えられた時に上部電極に排出されるホールが少なく、逆電流が小さい。このように、この半導体装置は、逆回復特性に優れる。
特開２０１３−４８２３０号公報
特許文献１の半導体装置において、ＩＧＢＴがオフしている際には、ボディ領域とバリア領域のｐｎ接合からその周囲に空乏層が広がる。このとき、バリア領域のｎ型不純物濃度が高いと、ボディ領域内に空乏層が広く伸展する。このようにボディ領域内で空乏層が広く伸展すると、ボディ領域の抵抗が高くなる。ボディ領域の抵抗が高いと、ＩＧＢＴがオンする際にボディ領域の電位が高くなりやすいため、ボディ領域とエミッタ領域の間のｐｎ接合がオンしやすくなる。その結果、エミッタ領域とボディ領域とバリア領域により形成されている寄生ｎｐｎトランジスタがオンし易くなり、ＩＧＢＴがラッチアップし易くなる。したがって、本明細書では、バリア領域とピラー領域を有するとともに、ラッチアップし難いＩＧＢＴを提供することを目的とする。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の上面に形成されている上部電極と、前記半導体基板の下面に形成されている下部電極と、ゲート電極を有する。前記半導体基板内には、前記上部電極に接続されているｎ型のエミッタ領域と、前記エミッタ領域の側方及び下側に形成されており、前記上部電極に接続されているｐ型のボディ領域と、前記ボディ領域の側方に形成されており、前記半導体基板の上面から前記ボディ領域の下端の深さまで伸びており、前記上部電極に接続されており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型のピラー領域と、前記ボディ領域及び前記ピラー領域の下側に形成されており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型のバリア領域と、前記バリア領域の下側に形成されており、前記バリア領域によって前記エミッタ領域から分離されており、前記バリア領域よりもｎ型不純物濃度が低いｎ型のドリフト領域と、前記ドリフト領域の下側に形成されており、前記下部電極に接続されており、前記ドリフト領域によって前記バリア領域から分離されているｐ型のコレクタ領域と、前記ドリフト領域の下側に形成されており、前記下部電極に接続されており、前記ドリフト領域によって前記バリア領域から分離されており、前記ドリフト領域よりもｎ型不純物濃度が高いｎ型のカソード領域が形成されている。前記半導体基板の上面に前記エミッタ領域と前記ボディ領域と前記バリア領域を貫通して前記ドリフト領域に達するトレンチが形成されている。前記トレンチの内面が、ゲート絶縁膜に覆われている。前記ゲート電極が、前記トレンチ内に配置されている。前記ピラー領域及び前記ピラー領域の下側の前記バリア領域内における深さ方向のｎ型不純物濃度分布が、前記ピラー領域内に極大値を有しており、前記ピラー領域の極大値よりも下側に屈曲点を有する。
なお、上記のｎ型不純物濃度分布は、濃度測定時に生じるノイズを除去した分布を意味する。したがって、上記極大値及び屈曲点は、ノイズにより生じる極大値及び屈曲点を含まない。また、屈曲点は、不純物濃度分布の傾きが不連続に変化する点を意味する。
この半導体装置では、ピラー領域とバリア領域内における深さ方向のｎ型不純物濃度分布が、ピラー領域の極大値よりも下側に屈曲点を有する。このような分布は、バリア領域を形成するためのｎ型不純物注入及び拡散工程において、ピラー領域よりも深い位置までｎ型不純物を分布させることで得ることができる。このようにバリア領域を形成すると、バリア領域内に、ピラー領域から拡散したｎ型不純物が存在し難いので、バリア領域のｎ型不純物濃度を低くすることができる。したがって、この半導体装置では、ＩＧＢＴがラッチアップし難い。
上述した半導体装置は、前記ｎ型不純物濃度分布が、前記バリア領域内に極大値を有していてもよい。
このような分布は、バリア領域を形成するためのｎ型不純物注入において、ピラー領域を形成するためのｎ型不純物注入よりも注入深さを深くすることで得ることができる。このような構成によれば、バリア領域のｎ型不純物濃度をより低くすることができる。
上述した半導体装置は、前記バリア領域と前記ドリフト領域の間に、前記バリア領域と前記ドリフト領域を分離しており、前記バリア領域によって前記ボディ領域から分離されており、前記ドリフト領域によって前記コレクタ領域及び前記カソード領域から分離されているｐ型の下部前記ボディ領域が形成されていてもよい。
このような構成によれば、ボディ領域の角部に高電界が印加されることを防止することができる。半導体装置のアバランシェ耐量を向上させることができる。
上述した半導体装置は、前記ピラー領域におけるｐ型不純物濃度の平均値が、１×１０１５ａｔｏｍｓ／ｃｍ−３未満であってもよい。
このような構成によれば、ピラー領域のｎ型不純物濃度をより低くできるので、バリア領域のｎ型不純物濃度もさらに低くすることができる。
また、本明細書は、バリア領域とピラー領域を有する半導体装置の好適な製造方法を提供する。この製造方法は、ｎ型不純物注入によってバリア領域を形成する工程と、ｎ型不純物注入によってピラー領域を形成する工程を有する。バリア領域を形成する工程では、ピラー領域を形成する工程においてピラー領域が形成される領域よりも深い位置までｎ型不純物を分布させる。
この製造方法によれば、バリア領域のｎ型不純物濃度を低くすることができる。
上述した製造方法は、バリア領域を形成する工程では、ピラー領域を形成する工程よりもｎ型不純物の平均停止位置が深くなるようにｎ型不純物を注入してもよい。
この製造方法によれば、バリア領域のｎ型不純物濃度をより低くすることができる。
上述した製造方法は、ｐ型不純物注入によってボディ領域を形成する工程をさらに有していてもよい。ボディ領域を形成する工程では、ピラー領域を形成する工程においてピラー領域が形成される領域の少なくとも一部をマスキングして、ｐ型不純物を注入してもよい。
この製造方法によれば、ピラー領域の少なくとも一部にｐ型不純物が注入されないので、ピラー領域のｎ型不純物濃度を低くすることができる。これによって、バリア領域のｎ型不純物濃度も低くすることができる。
実施例１の半導体装置１０の縦断面図。 ピラー領域２４とその下側のバリア領域２６内における深さ方向の不純物濃度分布を示すグラフ。 図２に対応する位置に対して各注入工程において注入される不純物の分布を示すグラフ。 実施例２の半導体装置において図２に対応する不純物濃度分布を示すグラフ。 実施例２の半導体装置において図３に対応する不純物濃度分布を示すグラフ。 実施例３の半導体装置において図２に対応する不純物濃度分布を示すグラフ。 実施例３の半導体装置において図３に対応する不純物濃度分布を示すグラフ。 実施例４の半導体装置の縦断面図。
図１に示す実施例１の半導体装置１０は、半導体基板１２と、上部電極１４と、下部電極１６を有している。半導体基板１２は、シリコン製の基板である。上部電極１４は、半導体基板１２の上面に形成されている。下部電極１６は、半導体基板１２の下面に形成されている。半導体基板１２は、ＩＧＢＴが形成されているＩＧＢＴ領域９０と、ダイオードが形成されているダイオード領域９２を有している。
ＩＧＢＴ領域９０内の半導体基板１２には、エミッタ領域２０、ボディ領域２２、ピラー領域２４、バリア領域２６、ドリフト領域２８、バッファ領域３０、コレクタ領域３２が形成されている。
エミッタ領域２０は、ｎ型であり、半導体基板１２の上面に露出する範囲に形成されている。エミッタ領域２０は、上部電極１４に対してオーミック接続されている。
ボディ領域２２は、ｐ型であり、半導体基板１２の上面に露出する範囲に形成されている。ボディ領域２２は、ボディコンタクト領域２２ａと低濃度ボディ領域２２ｂを有する。ボディコンタクト領域２２ａは、半導体基板１２の上面に露出する範囲に形成されている。ボディコンタクト領域２２ａは、ｐ型不純物濃度が高く、上部電極１４に対してオーミック接続されている。低濃度ボディ領域２２ｂは、エミッタ領域２０及びボディコンタクト領域２２ａの下側と、ボディコンタクト領域２２ａの側方に形成されている。低濃度ボディ領域２２ｂのｐ型不純物濃度は、ボディコンタクト領域２２ａよりも低い。
ピラー領域２４は、ｎ型であり、半導体基板１２の上面に露出する範囲に形成されている。ピラー領域２４は、低濃度ボディ領域２２ｂの側方において、低濃度ボディ領域２２ｂに接している。ピラー領域２４は、半導体基板１２の上面からボディ領域２２の下端の深さまで伸びている。言い換えると、ボディ領域２２の下端よりも浅い位置においてボディ領域２２に対して側方から接しているｎ型領域が、ピラー領域２４である。ピラー領域２４は、ボディ領域２２によって、エミッタ領域２０から分離されている。ピラー領域２４のｎ型不純物濃度は、エミッタ領域２０より低く、ドリフト領域２８より高い。ピラー領域２４は、半導体基板１２の上面に露出する位置（すなわち、上部電極１４と接する位置）において、１×１０１５ａｔｏｍｓ／ｃｍ３以上かつ１×１０１９ａｔｏｍｓ／ｃｍ３未満のｎ型不純物濃度を有している。このため、ピラー領域２４は、上部電極１４に対してショットキー接続されている。
バリア領域２６は、ｎ型であり、ボディ領域２２及びピラー領域２４の下側に形成されている。バリア領域２６は、ボディ領域２２によってエミッタ領域２０から分離されている。バリア領域２６のｎ型不純物濃度は、エミッタ領域２０より低く、ドリフト領域２８より高い。なお、バリア領域２６のｎ型不純物濃度は、１×１０１５ａｔｏｍｓ／ｃｍ３以上かつ１×１０１８ａｔｏｍｓ／ｃｍ３未満であることが好ましい。
ドリフト領域２８は、ｎ型であり、バリア領域２６の下側に形成されている。ドリフト領域２８は、バリア領域２６によってボディ領域２２から分離されている。ドリフト領域２８内では、ｎ型不純物濃度が略均一に分布している。言い換えると、ｎ型不純物濃度が略均一に分布している領域がドリフト領域２８であり、ドリフト領域２８の上側に存在し、ｎ型不純物濃度が略均一に分布している値よりも高くなっている領域が、バリア領域２６である。
バッファ領域３０は、ｎ型であり、ドリフト領域２８の下側に形成されている。バッファ領域３０のｎ型不純物濃度は、ドリフト領域２８よりも高い。
コレクタ領域３２は、ｐ型であり、バッファ領域３０の下側に形成されている。コレクタ領域３２は、半導体基板１２の下面に露出する範囲に形成されている。コレクタ領域３２は、下部電極１６に対してオーミック接続されている。
ＩＧＢＴ領域９０内の半導体基板１２の上面には、複数のトレンチが形成されている。各トレンチは、エミッタ領域２０、低濃度ボディ領域２２ｂ及びバリア領域２６を貫通して、ドリフト領域２８に達している。各トレンチの内面は、ゲート絶縁膜４０に覆われている。各トレンチ内には、ゲート電極４２が形成されている。ゲート電極４２は、ゲート絶縁膜４０によって半導体基板１２から絶縁されている。ゲート電極４２は、ゲート絶縁膜４０を介して、エミッタ領域２０、低濃度ボディ領域２２ｂ、バリア領域２６及びドリフト領域２８に対して対向している。ゲート電極４２の上面は、絶縁膜４４に覆われている。ゲート電極４２は、絶縁膜４４によって、上部電極１４から絶縁されている。
ダイオード領域９２内の半導体基板１２には、アノード領域３４、ピラー領域２４、バリア領域２６、ドリフト領域２８、バッファ領域３０及びカソード領域３６が形成されている。
アノード領域３４は、ｐ型であり、半導体基板１２の上面に露出する範囲に形成されている。アノード領域３４は、アノードコンタクト領域３４ａと低濃度アノード領域３４ｂを有する。アノードコンタクト領域３４ａは、半導体基板１２の上面に露出する範囲に形成されている。アノードコンタクト領域３４ａは、ｐ型不純物濃度が高く、上部電極１４に対してオーミック接続されている。低濃度アノード領域３４ｂは、アノードコンタクト領域３４ａの下側と側方に形成されている。低濃度アノード領域３４ｂのｐ型不純物濃度は、アノードコンタクト領域３４ａよりも低い。アノード領域３４は、ボディ領域２２と略同じ深さ範囲に形成されている。
低濃度アノード領域３４ｂの側方には、上述したピラー領域２４が形成されている。
ダイオード領域９２内の低濃度アノード領域３４ｂ及びピラー領域２４の下側には、上述したバリア領域２６が形成されている。
ダイオード領域９２内のバリア領域２６の下側には、上述したドリフト領域２８が形成されている。ドリフト領域２８は、ＩＧＢＴ領域９０からダイオード領域９２まで連続して伸びている。
ダイオード領域９２内のドリフト領域２８の下側には、上述したバッファ領域３０が形成されている。バッファ領域３０は、ＩＧＢＴ領域９０からダイオード領域９２まで連続して伸びている。
ダイオード領域９２内のバッファ領域３０の下側には、カソード領域３６が形成されている。カソード領域３６は、ｎ型であり、バッファ領域３０よりも高いｎ型不純物濃度を有している。カソード領域３６は、半導体基板１２の下面に露出する範囲に形成されている。カソード領域３６は、下部電極１６に対してオーミック接続されている。
ダイオード領域９２内の半導体基板１２の上面には、複数のトレンチが形成されている。各トレンチは、アノード領域３４及びバリア領域２６を貫通して、ドリフト領域２８に達している。各トレンチの内面は、絶縁膜５０に覆われている。各トレンチ内には、制御電極５２が形成されている。制御電極５２は、絶縁膜５０によって半導体基板１２から絶縁されている。制御電極５２の上面は、絶縁膜５４に覆われている。制御電極５２は、絶縁膜５４によって、上部電極１４から絶縁されている。
ＩＧＢＴ領域９０及びダイオード領域９２内には、上部電極１４と、上部電極１４に対してショットキー接続されているピラー領域２４によって、ショットキーダイオードが形成されている。上部電極１４が下部電極１６に対してプラスとなる電圧（以下、ダイオード順電圧という）が半導体装置１０に印加されると、このショットキーダイオードがオンする。すなわち、図１の矢印６０に示すように、上部電極１４から、ピラー領域２４、バリア領域２６、ドリフト領域２８、バッファ領域３０及びカソード領域３６を経由して、下部電極１６に電流が流れる。また、ダイオード領域９２内には、アノード領域３４とバリア領域２６によってｐｎ接合が形成されている。また、ＩＧＢＴ領域９０内には、ボディ領域２２とバリア領域２６によってｐｎ接合が形成されている。しかしながら、上述したダイオード順電圧が印加されている状態においては、これらのｐｎ接合がオンし難く、ドリフト領域２８にホールが供給されることが抑制される。すなわち、バリア領域２６はピラー領域２４と略同電位であり、ピラー領域２４は上部電極１４に対してショットキー接合されているため、バリア領域２６と上部電極１４の間の電位差は、ショットキー界面での電圧降下と略等しくなる。この電圧降下は、上述したｐｎダイオードのビルトイン電圧よりも十分に小さい。これによって、ｐｎ接合がオンし難くなっている。このため、アノード領域３４及びボディ領域２２からドリフト領域２８に流入するホールは極めて少ない。
半導体装置１０に印加される電圧がダイオード順電圧からその逆方向（下部電極１６が上部電極１４に対してプラスとなる電圧）に切り換えられると、ダイオードが逆回復動作を行う。すなわち、ドリフト領域２８内に存在しているホールがアノード領域３４及びボディ領域２２を経由して上部電極１４に排出される。このため、ダイオードに瞬間的に逆電流が流れる。しかしながら、半導体装置１０では、上述したように、ダイオード順電圧が印加されている状態においてドリフト領域２８に供給されるホールが少ない。このため、印加電圧が逆方向に切り換えられる瞬間に、ドリフト領域２８内に存在するホールは少ない。したがって、印加電圧が逆方向に切り換えられる時に上部電極１４に排出されるホールが少ない。このように、半導体装置１０では、ダイオードの逆回復動作時に電流が流れ難く、スイッチング損失が少ない。
半導体装置１０に対して、下部電極１６が上部電極１４に対してプラスとなる電圧を印加している状態において、ゲート電極４２に高電位（ゲートオン電位より高い電位）を印加すると、ボディ領域２２にチャネルが形成されるためＩＧＢＴがオンする。
半導体装置１０に対して、下部電極１６が上部電極１４に対してプラスとなる電圧を印加している状態において、ゲート電極４２に低電位（ゲートオン電位より低い電位）を印加すると、ボディ領域２２にチャネルが形成されないためＩＧＢＴがオフする。この場合、ボディ領域２２とバリア領域２６の境界のｐｎ接合からドリフト領域２８内に空乏層が広がる。また、空乏層は、このｐｎ接合から、ボディ領域２２内にもわずかに広がる。このとき、バリア領域２６内のｎ型不純物濃度が高いと、ボディ領域２２内に空乏層が広がり易くなり、ボディ領域２２の抵抗が高くなる。ボディ領域２２の抵抗が高いと、ＩＧＢＴをオンさせる際に、ボディ領域２２の電位が高くなり易い。このため、チャネル化されていないボディ領域２２からエミッタ領域２０に電流が流れやすい。このように、チャネル化されていないボディ領域２２からエミッタ領域２０に電流が流れると、エミッタ領域２０、ボディ領域２２及びバリア領域２６によって構成される寄生ｎｐｎトランジスタがオンする。この寄生ｎｐｎトランジスタの電流は、ボディ領域２２、ｎ型領域２６〜３０及びコレクタ領域３２により構成される寄生ｐｎｐトランジスタのベース電流となるため、この寄生ｐｎｐトランジスタもオンする。その結果、寄生ｎｐｎトランジスタと寄生ｐｎｐトランジスタにより構成される寄生サイリスタがオンし、電流の制御が困難となる。すなわち、ＩＧＢＴ領域９０内において、いわゆるラッチアップが生じる。しかしながら、実施例１の半導体装置１０では、後述するように、バリア領域２６のｎ型不純物濃度が低い。これによって、ラッチアップが生じ難くなっている。
図２は、図１のＩＩ−ＩＩ線における不純物濃度分布を示している。なお、図面に開示されている不純物濃度を示す各グラフは、縦軸が半導体基板１２の上面からの深さ（位置）を示しており、横軸は不純物濃度を対数により示している。図２に示すように、ｎ型不純物濃度は、半導体基板１２の上面（図２の上端の位置）から深い位置に進むにしたがって上昇し、ピラー領域２４内で極大値Ａ１となる。極大値Ａ１の深さより下側では、ｎ型不純物濃度は、緩やかにカーブしながら深い位置に進むにしたがって低下する。そして、ピラー領域２４とバリア領域２６の境界近傍において、ｎ型不純物濃度の傾きが不連続に変化する屈曲点Ｘ１が形成されている。屈曲点Ｘ１より下側では、ｎ型不純物濃度は、緩やかにカーブしながら深い位置に進むにしたがって低下する。ドリフト領域２８内では、低く、かつ、略一定の濃度でｎ型不純物が分布している。また、図２に示すように、ピラー領域２４内には、比較的高濃度にｐ型不純物が分布している。
半導体装置１０の上面側の各半導体層は、不純物注入と不純物の拡散によって形成される。実施例１の半導体装置１０の製造方法では、ピラー領域２４、バリア領域２６及び低濃度ボディ領域２２ｂの形成工程に特徴を有するので、これらの工程について以下に説明する。
不純物注入工程を実施する前においては、半導体基板１２内のｎ型不純物は、図３のグラフｎ１に示すように、半導体基板１２内全体において略均一に分布している。この時のｎ型不純物濃度（グラフＡの濃度）は、図２に示すドリフト領域２８のｎ型不純物濃度と略等しい。
低濃度ボディ領域２２ｂの形成工程では、半導体基板１２の上面のうち、ＩＧＢＴ領域９０とダイオード領域９２の略全域にｐ型不純物を注入し、その後、注入したｐ型不純物を拡散させる。これにより、低濃度ボディ領域２２ｂを形成する。なお、このとき、低濃度アノード領域３４ｂも同時に形成される。このように、ＩＧＢＴ領域９０とダイオード領域９２の略全域にｐ型不純物を注入するので、図３に示すように、ピラー領域２４を形成すべき領域内にもｐ型不純物が注入される。
バリア領域２６の形成工程では、半導体基板１２の上面のうち、ＩＧＢＴ領域９０とダイオード領域９２の略全域にｎ型不純物を注入する。ここでは、半導体基板１２の上面近傍（極めて浅い位置）にｎ型不純物を注入する。その後、注入したｎ型不純物を拡散させる。ここでは、ｎ型不純物の拡散距離が長くなるように拡散工程の時間、条件等を調整する。これによって、図３のグラフｎ２に示すように、ｎ型不純物を深い位置まで広く分布させる。
ピラー領域２４の形成工程では、ピラー領域２４に相当する範囲に開口が形成されているマスクを半導体基板１２上に形成する。そして、そのマスクを通して半導体基板１２にｎ型不純物を注入する。これによって、ピラー領域２４を形成すべき領域にのみｎ型不純物が注入される。また、ここでは、半導体基板１２に注入されるｎ型不純物の平均停止位置が、図２、３の極大値Ａ１の深さとなるように（すなわち、極大値Ａ１がピラー領域２４内に位置するように）、ｎ型不純物の注入エネルギーを調節する。ｎ型不純物を注入したら、注入したｎ型不純物を拡散させて、図３のグラフｎ３に示すようにｎ型不純物を分布させる。
なお、上述した低濃度ボディ領域２２ｂの形成工程、バリア領域２６の形成工程及びピラー領域２４の形成工程は、どのような順序で実施してもよい。
上述したように不純物の注入及び拡散を実施することで、図２に示すように、極大値Ａ１、屈曲点Ｘ１を有する不純物濃度分布が得られる。図３のグラフｎ２は、グラフｎ３よりも下側に広く伸びている。このように、グラフｎ２がグラフｎ３よりも下側に広がっている部分によって、バリア領域２６が形成される。
上述した方法では、ピラー領域２４に対して注入されたｎ型不純物が分布する領域（図３のグラフｎ３の領域）よりも下側に、バリア領域２６に対して注入されたｎ型不純物が分布する（図３のグラフｎ２）。言い換えると、バリア領域２６内に、ピラー領域２４の形成工程において注入されたｎ型不純物があまり分布していない。このため、バリア領域２６のｎ型不純物濃度が低い。このため、半導体装置１０は、ラッチアップし難い。
実施例２の半導体装置の断面構造は、図１に示す実施例１の半導体装置１０と等しい。実施例２の半導体装置では、図１のＩＩ−ＩＩ線に沿って見たときに、図４に示すように不純物が分布している。実施例２の半導体装置では、実施例１の半導体装置１０と同様に、ｎ型不純物濃度が極大値Ａ１を有する。また、極大値Ａ１の下側に形成されている屈曲点Ｘ１の下側で、ｎ型不純物濃度が上昇に転じている。すなわち、屈曲点Ｘ１において、ｎ型不純物濃度が極小値となっている。また、屈曲点Ｘ１の下側では、ｎ型不純物濃度の極大値Ａ２が形成されている。極大値Ａ２は、バリア領域２６内に存在する。極大値Ａ２の下側では、ｎ型不純物濃度はドリフト領域２８の濃度まで減少している。また、図４のｐ型不純物濃度分布は、図２のｐ型不純物濃度分布と略等しい。
実施例２の半導体装置の製造方法では、低濃度ボディ領域２２ｂの形成工程とピラー領域２４の形成工程は、実施例１と略同様に行われる。このため、図５のグラフｎ１、ｎ３及びｐに示す分布が得られる。実施例２の製造方法では、バリア領域２６の形成工程において、ｎ型不純物の平均停止位置が、バリア領域２６に相当する深さとなるように行われる。その後、拡散距離が比較的短くなるように、注入されたｎ型不純物の拡散工程を実施する。このため、図５のグラフｎ２に示すように注入されたｎ型不純物が分布する。すなわち、バリア領域２６内に、極大値Ａ２が形成される。この方法では、図５に示すように、グラフｎ３において比較的ｎ型不純物が低い領域（すなわち、極大値Ａ１よりも深い側）に、バリア領域２６を形成する。このため、比較的低濃度のｎ型不純物注入によってバリア領域２６を形成することができる。したがって、バリア領域２６のｎ型不純物濃度を低くすることができる。このため、実施例２の半導体装置は、ラッチアップし難い。
実施例３の半導体装置の断面構造は、図１に示す実施例１の半導体装置１０と等しい。実施例３の半導体装置では、図１のＩＩ−ＩＩ線に沿って見たときに、図６に示すように不純物が分布している。実施例３の半導体装置では、実施例２の半導体装置１０と同様に、ｎ型不純物濃度が極大値Ａ１、Ａ２及び屈曲点Ｘ１を有する。
実施例３の半導体装置の製造方法では、低濃度ボディ領域２２ｂの形成工程とピラー領域２４の形成工程は、実施例１と略同様に行われる。このため、図７のグラフｎ１、ｎ３及びｐに示す分布が得られる。実施例２の製造方法では、バリア領域２６の形成工程において、ｎ型不純物の平均停止位置が、バリア領域２６に相当する深さとなるように行われる。また、この平均停止位置が、ピラー領域２４に対する不純物注入により注入されたｎ型不純物が分布していない深さに注入する。このため、図７に示すように、極大値Ａ２が、グラフｎ３の値が略ゼロとなっている深さに形成される。このように、グラフｎ３の値が略ゼロとなっている深さにバリア領域２６を形成することで、バリア領域２６内のｎ型不純物濃度をより低くすることができる。したがって、実施例３の半導体装置は、ラッチアップし難い。
実施例４の半導体装置では、図８に示すように、バリア領域２６とドリフト領域２８の間に下部ボディ領域８０が形成されている。実施例４の半導体装置のその他の構成は、実施例１の半導体装置と等しい。
実施例１の半導体装置では、ＩＧＢＴがオフしているときに、バリア領域２６及びドリフト領域２８が空乏化され、この空乏化された領域によって電圧が保持される。このように空乏化された領域に対して、ボディ領域２２の角部２２ｃ（ピラー領域２４とバリア領域２６に面する角部：図１参照）が面しているため、角部２２ｃに電界が集中しやすい。
これに対し、実施例４の半導体装置では、空乏層は、主に下部ボディ領域８０からドリフト領域２８内に広がる。このため、電圧は、主にドリフト領域２８に印加される。このため、ボディ領域２２の角部２２ｃ近傍に高い電圧が生じ難く、角部２２ｃに電界が集中し難い。このため、実施例４の半導体装置は、アバランシェ耐量が高い。
また、下部ボディ領域８０を不純物注入及び拡散により形成する際には、下部ボディ領域８０に対して注入されるｐ型不純物の一部が、バリア領域２６にも分布する。このｐ型不純物が、バリア領域２６内のｎ型不純物のカウンターとなるため、バリア領域２６内の実質的なｎ型不純物濃度が低くなる。このため、ボディ領域２２内により空乏層がより広がり難くなる。したがって、実施例４の半導体装置は、よりラッチアップし難い。
なお、上述した各実施例では、低濃度ボディ領域２２ｂに対するｐ型不純物の注入工程において、ピラー領域２４にもｐ型不純物を注入した。しかしながら、当該工程において、ピラー領域２４の表面をマスキングし、ピラー領域２４にｐ型不純物を注入しないようにしてもよい。このような構成によれば、ピラー領域２４の形成工程におけるｎ型不純物の注入濃度を低くすることができる。その結果、バリア領域２６の形成工程におけるｎ型不純物の注入濃度も低くすることができる。このため、半導体装置をよりラッチアップし難くすることができる。この場合、ピラー領域２４のｐ型不純物濃度の平均値を、１×１０１５ａｔｏｍｓ／ｃｍ−３未満とすることができる。
また、上述した各実施例では、ダイオード領域９２内にアノード領域３４が形成されていたが、アノード領域３４は必ずしも必要ではない。例えば、半導体基板１２の上面側全体に図１のＩＧＢＴ領域９０の上面側の構造が形成されていてもよい。ＩＧＢＴ領域９０内のボディ領域２２はアノード領域３４と略同様に動作することができる。また、上述したように、ＩＧＢＴ領域９０内のピラー領域２４は、ダイオード領域９２内のピラー領域２４と略同様に動作する。この場合、ボディ領域２２がアノード領域３４としての機能も兼ね備える。したがって、このような構成でも、上述した各実施例と略同様に半導体装置を動作させることができる。
また、上述した各実施例では、バッファ領域３０が形成されていたが、バッファ領域３０は形成されていなくてもよい。すなわち、ドリフト領域２８が、コレクタ領域３２に直接接触していてもよい。
また、上述した各実施例では、屈曲点Ｘ１はバリア領域２６内に位置しているが、屈曲点Ｘ１はピラー領域２４内に位置していてもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：半導体基板
１４：上部電極
１６：下部電極
２０：エミッタ領域
２２：ボディ領域
２２ａ：ボディコンタクト領域
２２ｂ：低濃度ボディ領域
２２ｃ：角部
２４：ピラー領域
２６：バリア領域
２８：ドリフト領域
３０：バッファ領域
３２：コレクタ領域
３４：アノード領域
３４ａ：アノードコンタクト領域
３４ｂ：低濃度アノード領域
３６：カソード領域
４０：ゲート絶縁膜
４２：ゲート電極
４４：絶縁膜
５０：絶縁膜
５２：制御電極
５４：絶縁膜
８０：下部ボディ領域
９０：ＩＧＢＴ領域
９２：ダイオード領域

Claims (5)

  1. 半導体装置であって、
    半導体基板と、
    前記半導体基板の上面に形成されている上部電極と
    前記半導体基板の下面に形成されている下部電極と、
    ゲート電極、
    を有し、
    前記半導体基板内に、
    前記上部電極に接続されているｎ型のエミッタ領域と、
    前記エミッタ領域の側方及び下側に形成されており、前記上部電極に接続されているｐ型のボディ領域と、
    前記ボディ領域の側方に形成されており、前記半導体基板の上面から前記ボディ領域の下端の深さまで伸びており、前記上部電極に接続されており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型のピラー領域と、
    前記ボディ領域及び前記ピラー領域の下側に形成されており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型のバリア領域と、
    前記バリア領域の下側に形成されており、前記バリア領域によって前記エミッタ領域から分離されており、前記バリア領域よりもｎ型不純物濃度が低いｎ型のドリフト領域と、
    前記ドリフト領域の下側に形成されており、前記下部電極に接続されており、前記ドリフト領域によって前記バリア領域から分離されているｐ型のコレクタ領域と、
    前記ドリフト領域の下側に形成されており、前記下部電極に接続されており、前記ドリフト領域によって前記バリア領域から分離されており、前記ドリフト領域よりもｎ型不純物濃度が高いｎ型のカソード領域、
    が形成されており、
    前記半導体基板の上面に、前記エミッタ領域と前記ボディ領域と前記バリア領域を貫通して前記ドリフト領域に達するトレンチが形成されており、
    前記トレンチの内面が、ゲート絶縁膜に覆われており、
    前記ゲート電極が、前記トレンチ内に配置されており、
    前記ピラー領域及び前記ピラー領域の下側の前記バリア領域内における深さ方向のｎ型不純物濃度分布が、前記ピラー領域内に極大値を有しており、前記ピラー領域の極大値よりも下側に屈曲点を有し、
    前記ｎ型不純物濃度分布が、前記バリア領域内に極大値を有する、
    半導体装置。
  2. 半導体装置であって、
    半導体基板と、
    前記半導体基板の上面に形成されている上部電極と
    前記半導体基板の下面に形成されている下部電極と、
    ゲート電極、
    を有し、
    前記半導体基板内に、
    前記上部電極に接続されているｎ型のエミッタ領域と、
    前記エミッタ領域の側方及び下側に形成されており、前記上部電極に接続されているｐ型のボディ領域と、
    前記ボディ領域の側方に形成されており、前記半導体基板の上面から前記ボディ領域の下端の深さまで伸びており、前記上部電極に接続されており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型のピラー領域と、
    前記ボディ領域及び前記ピラー領域の下側に形成されており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型のバリア領域と、
    前記バリア領域の下側に形成されており、前記バリア領域によって前記エミッタ領域から分離されており、前記バリア領域よりもｎ型不純物濃度が低いｎ型のドリフト領域と、
    前記ドリフト領域の下側に形成されており、前記下部電極に接続されており、前記ドリフト領域によって前記バリア領域から分離されているｐ型のコレクタ領域と、
    前記ドリフト領域の下側に形成されており、前記下部電極に接続されており、前記ドリフト領域によって前記バリア領域から分離されており、前記ドリフト領域よりもｎ型不純物濃度が高いｎ型のカソード領域、
    が形成されており、
    前記半導体基板の上面に、前記エミッタ領域と前記ボディ領域と前記バリア領域を貫通して前記ドリフト領域に達するトレンチが形成されており、
    前記トレンチの内面が、ゲート絶縁膜に覆われており、
    前記ゲート電極が、前記トレンチ内に配置されており、
    前記ピラー領域及び前記ピラー領域の下側の前記バリア領域内における深さ方向のｎ型不純物濃度分布が、前記ピラー領域内に極大値を有しており、前記ピラー領域の極大値よりも下側に屈曲点を有し、
    前記バリア領域と前記ドリフト領域の間に、前記バリア領域と前記ドリフト領域を分離しており、前記バリア領域によって前記ボディ領域から分離されており、前記ドリフト領域によって前記コレクタ領域及び前記カソード領域から分離されているｐ型の下部ボディ領域が形成されている半導体装置。
  3. 半導体基板と、
    前記半導体基板の上面に形成されている上部電極と
    前記半導体基板の下面に形成されている下部電極と、
    ゲート電極、
    を有し、
    前記半導体基板内に、
    前記上部電極に接続されているｎ型のエミッタ領域と、
    前記エミッタ領域の側方及び下側に形成されており、前記上部電極に接続されているｐ型のボディ領域と、
    前記ボディ領域の側方に形成されており、前記半導体基板の上面から前記ボディ領域の下端の深さまで伸びており、前記上部電極に接続されており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型のピラー領域と、
    前記ボディ領域及び前記ピラー領域の下側に形成されており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型のバリア領域と、
    前記バリア領域の下側に形成されており、前記バリア領域によって前記エミッタ領域から分離されており、前記バリア領域よりもｎ型不純物濃度が低いｎ型のドリフト領域と、
    前記ドリフト領域の下側に形成されており、前記下部電極に接続されており、前記ドリフト領域によって前記バリア領域から分離されているｐ型のコレクタ領域と、
    前記ドリフト領域の下側に形成されており、前記下部電極に接続されており、前記ドリフト領域によって前記バリア領域から分離されており、前記ドリフト領域よりもｎ型不純物濃度が高いｎ型のカソード領域、
    が形成されており、
    前記半導体基板の上面に、前記エミッタ領域と前記ボディ領域と前記バリア領域を貫通して前記ドリフト領域に達するトレンチが形成されており、
    前記トレンチの内面が、ゲート絶縁膜に覆われており、
    前記ゲート電極が、前記トレンチ内に配置されている、
    半導体装置の製造方法であって、
    ｎ型不純物注入によってバリア領域を形成する工程と、
    ｎ型不純物注入によってピラー領域を形成する工程、
    を有しており、
    バリア領域を形成する工程では、ピラー領域を形成する工程においてピラー領域が形成される領域よりも深い位置までｎ型不純物を分布させる、
    製造方法。
  4. バリア領域を形成する工程では、ピラー領域を形成する工程よりもｎ型不純物の平均停止位置が深くなるようにｎ型不純物を注入する請求項３の製造方法。
  5. ｐ型不純物注入によってボディ領域を形成する工程をさらに有し、
    ボディ領域を形成する工程では、ピラー領域を形成する工程においてピラー領域が形成される領域の少なくとも一部をマスキングして、ｐ型不純物を注入する請求項３または４の製造方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6287407B2 (ja) * 2014-03-19 2018-03-07 サンケン電気株式会社 半導体装置
JP6185511B2 (ja) * 2015-05-26 2017-08-23 トヨタ自動車株式会社 半導体装置
JP6213522B2 (ja) * 2015-06-03 2017-10-18 トヨタ自動車株式会社 半導体装置
JP6217708B2 (ja) * 2015-07-30 2017-10-25 トヨタ自動車株式会社 半導体装置とその製造方法
US9960269B2 (en) * 2016-02-02 2018-05-01 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6652515B2 (ja) * 2017-02-09 2020-02-26 株式会社東芝 半導体装置
JP6958011B2 (ja) * 2017-06-15 2021-11-02 富士電機株式会社 半導体装置および半導体装置の製造方法
CN113544818B (zh) * 2019-03-01 2024-05-24 京瓷株式会社 半导体装置以及半导体装置的制造方法
JP6969586B2 (ja) * 2019-04-23 2021-11-24 株式会社デンソー 半導体装置およびその製造方法
US11362202B2 (en) * 2019-08-13 2022-06-14 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method thereof
JP7528743B2 (ja) 2020-11-27 2024-08-06 三菱電機株式会社 半導体装置
WO2022123923A1 (ja) * 2020-12-07 2022-06-16 富士電機株式会社 半導体装置
WO2024185313A1 (ja) * 2023-03-07 2024-09-12 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3850054B2 (ja) 1995-07-19 2006-11-29 三菱電機株式会社 半導体装置
US6774434B2 (en) * 2001-11-16 2004-08-10 Koninklijke Philips Electronics N.V. Field effect device having a drift region and field shaping region used as capacitor dielectric
JP4723816B2 (ja) * 2003-12-24 2011-07-13 株式会社豊田中央研究所 半導体装置
JP2008227238A (ja) * 2007-03-14 2008-09-25 Toyota Central R&D Labs Inc 半導体装置
JP5384878B2 (ja) 2008-08-22 2014-01-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5557581B2 (ja) * 2010-04-08 2014-07-23 株式会社日立製作所 半導体装置および電力変換装置
JP5636848B2 (ja) * 2010-05-26 2014-12-10 株式会社デンソー 横型の絶縁ゲート型バイポーラトランジスタ
JP5434961B2 (ja) 2010-08-04 2014-03-05 株式会社デンソー 横型ダイオードを有する半導体装置
US8716746B2 (en) * 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
DE112012007322B3 (de) 2011-07-27 2022-06-09 Denso Corporation Diode, Halbleitervorrichtung und MOSFET
JP2013051345A (ja) * 2011-08-31 2013-03-14 Toyota Central R&D Labs Inc ダイオード、半導体装置およびｍｏｓｆｅｔ

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