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JPWO2015107614A1 - 電力用半導体装置 - Google Patents

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Abstract

半導体基板（ＳＢ）は第１および第２の面（Ｓ１、Ｓ２）を有する。ゲート電極（２２）およびキャパシタ電極（２３）のそれぞれは第１および第２のトレンチ（ＴＧ、ＴＤ）に埋め込まれた部分を有する。層間絶縁膜（１２）は、第２の面（Ｓ２）に上に設けられており、第１および第２のコンタクトホール（１２Ｔ、１２Ｄ）を有する。第１の主電極（３）は第１の面（Ｓ１）に設けられている。第２の主電極（１３）は、第１のコンタクトホール（１２Ｔ）を介して第２の面（Ｓ２）に接しており、第２のコンタクトホール（１２Ｄ）を介してキャパシタ電極（２３）に接している。第１および第２のトレンチ（ＴＧ、ＴＤ）は第２の面（Ｓ２）の第１の範囲（Ａ１）を横断している。第１および第２のコンタクトホール（１２Ｔ、１２Ｄ）のそれぞれは第２の面（Ｓ２）の第１および第２の範囲（Ａ１、Ａ２）にのみ位置している。

Description

本発明は、電力用半導体装置に関し、特に、トレンチゲート型電力用半導体装置に関するものである。
たとえば６００Ｖ程度以上の高電圧を扱うパワーモジュールの代表的な主要部品としてＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）がある。特にトンレンチゲート型ＩＧＢＴは、低いオン電圧を有するので、損失を抑えることができる。一方でトンレンチゲート型ＩＧＢＴは、負荷が短絡される異常が生じた場合の飽和電流密度が一般に大きいことから、短絡時の温度上昇による破壊が生じやすい。このため、オン電圧（言い換えればオン抵抗）を抑えつつ、飽和電流を小さくすることが望まれる。
上記の点を目的のひとつとした技術が国際公開第０２／０５８１６０号（特許文献１）に開示されている。この文献によれば、ゲート用トレンチに埋め込まれたゲート電極と、エミッタ用トレンチに埋め込まれた「エミッタ用導電層」とを有するトレンチゲート型ＩＧＢＴが開示されている。このＩＧＢＴにおいては、半導体基板中のエミッタ領域だけでなく、「エミッタ用導電層」にもエミッタ電位が印加される。電位を印加するために層間絶縁膜に設けられた孔（コンタクトホール）は、エミッタ領域と「エミッタ用導電層」とで共用されている。
国際公開第０２／０５８１６０号
上記文献の技術によって、オン電圧を抑えつつ飽和電流密度を小さくすることが、ある程度可能となる。しかしながら、オン電圧は電力損失に直接影響する重要特性であることから、より一層の改善が求められていた。
本発明は、以上のような課題を解決するためになされたものであり、その目的は、オン電圧を抑えつつ飽和電流密度を小さくすることができる電力用半導体装置を提供することである。
本発明の電力用半導体装置は、半導体基板と、第１の主電極と、トレンチ絶縁膜と、ゲート電極と、キャパシタ電極と、層間絶縁膜と、第２の主電極とを有する。半導体基板は、第１の面と、第１の面と反対の第２の面とを有する。半導体基板は、第１の導電型を有する第１の領域と、第１の領域上に設けられ第１の導電型と異なる第２の導電型を有する第２の領域と、第２の領域上に設けられ第２の面に配置され第１の導電型を有する第３の領域とを含む。第２の面に複数の第１のトレンチおよび複数の第２のトレンチが設けられている。第１のトレンチは第１〜第３の領域に面している。第１の主電極は半導体基板の第１の面に設けられている。トレンチ絶縁膜は半導体基板の第１および第２のトレンチを覆っている。ゲート電極はトレンチ絶縁膜を介して第１のトレンチに埋め込まれた部分を有する。キャパシタ電極はトレンチ絶縁膜を介して第２のトレンチに埋め込まれた部分を有する。層間絶縁膜は、第２の面上に設けられており、第１のコンタクトホールおよび第２のコンタクトホールを有する。第２の主電極は層間絶縁膜上に設けられている。第２の主電極は、第１のコンタクトホールを介して第３の領域に接しており、第２のコンタクトホールを介してキャパシタ電極に接している。半導体基板の第２の面は、第２の面上の一の方向における第１の範囲と、一の方向に向かって第１の範囲から外れた第２の範囲とを有する。第１および第２のトレンチの各々は一の方向に沿って第１の範囲を横断している。第１および第２の範囲において、第１のコンタクトホールは第１の範囲にのみ位置しており第２のコンタクトホールは第２の範囲にのみ位置している。
本発明の電力用半導体装置によれば、キャパシタ電極への電位印加のための第２のコンタクトホールが、有効なゲート構造が設けられた範囲に相当する第１の範囲の外に配置される。これによりオン電圧を抑えつつ飽和電流密度を小さくすることができる。
本発明の目的、特徴および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の一実施の形態における電力用半導体装置の構成を概略的に示す平面図である。 図１の破線部ＩＩを概略的に示す部分平面図である。 図２Ａの下部構造を概略的に示す部分平面図である。 図２Ｂの下部構造を概略的に示す部分平面図である。 図２Ｃの下部構造を概略的に示す部分平面図である。 図２Ｂのコンタクトホールの位置を概略的に示す部分平面図である。 図２Ａ〜図２Ｄの線ＩＩＩ−ＩＩＩに沿う概略部分断面図である。 図２Ａ〜図２Ｄの線ＩＶ−ＩＶに沿う概略部分断面図である。 比較例１のオン状態における電流ポテンシャルのシミュレーション結果を、図３の破線部Ｖに対応する領域について示す図である。 実施例のオン状態における電流ポテンシャルのシミュレーション結果の一例を、図３の破線部Ｖについて示す図である。 実施例における図３の方向Ｄと、比較例１における図３の方向Ｄに対応する方向と、比較例２における方向Ｅ（図１１）とについての、オン状態における電子およびホールのキャリア濃度と、ドーピング濃度とを示すプロファイル図である。 実施例（実線）、上記比較例２（一点鎖線）および比較例３（破線）について、コレクタ・エミッタ電圧ＶCEとコレクタ電流密度ＪCとの関係を示すグラフ図である。 実施例における、飽和電流密度ＪC(sat)、オン電圧ＶCE(sat)、最大遮断ゲート電圧パルス幅ｔwおよび最大遮断エネルギー密度ＥSCの各々と、ダンピングトレンチキャパシタ割合との関係を示すグラフ図である。 実施例における、オン電圧ＶCE(sat)とトレンチピッチＷTPとの関係を示すグラフ図である。 実施例（実線）および比較例２（破線）における、オン電圧ＶCE(sat)とターンオフ損失ＥOFFとの関係を示すグラフ図である。 比較例２の電力用半導体装置の構成を示す部分断面図である。
（構成）
以下、図面に基づいて本発明の実施の形態について説明する。図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図１は、本実施の形態におけるトレンチゲート型ＩＧＢＴ８００（電力用半導体装置）の構成を概略的に示す平面図である。図２Ａは、図１の破線部ＩＩを示す。図２Ｂ〜図２Ｄはその下部構造を概略的に示す。図２Ｅは、図２Ａ〜図２Ｄの視野において層間絶縁膜のコンタクトホールの位置を示す。図３および図４のそれぞれは、図２Ａ〜図２Ｄの線ＩＩＩ−ＩＩＩおよび線ＩＶ−ＩＶに沿う概略部分断面図である。
ＩＧＢＴ８００は、基板ＳＢ（半導体基板）と、コレクタ電極４（第１の主電極）と、トレンチ絶縁膜１０と、ゲート電極２２と、キャパシタ電極２３と、層間絶縁膜１２と、エミッタ電極１３（第２の主電極）と、表面ゲート配線部２８（ゲート配線部）と、ゲートパッド２９と、パッシベーション層１５とを有する。基板ＳＢ（図３および図４）は、裏面Ｓ１（第１の面）と、上面Ｓ２（第１の面と反対の第２の面）とを有する。上面Ｓ２（図２Ｄ）には、複数のゲートトレンチＴＧ（第１のトレンチ）および複数のダンピングトレンチＴＤ（第２のトレンチ）が設けられている。ゲートトレンチＴＧおよびダンピングトレンチＴＤの両方を含むトレンチ群は、ピッチ方向（図２Ｄの方向ＤＸに直交する方向）において、等しいピッチＷTP（図３）で配置されていてもよい。
基板ＳＢは、ｎ-ドリフト層１（第１の領域）と、ｐベース層８と、ｎ+エミッタ層５と、ｎバッファ層２と、ｐコレクタ層３と、ｐ+層６と、ｎ層２４（第１の領域）とを有する。本実施の形態においては基板ＳＢはシリコン（Ｓｉ）から作られている。
ｎ-ドリフト層１は、ｎ型（第１の導電型）を有し、たとえば１×１０12〜１×1015ｃｍ-3程度の不純物濃度を有する。ｎ-ドリフト層１は、フローティングゾーン（ＦＺ）法で製造されたＦＺウエハによって準備され得る。この場合、基板ＳＢのうちｎ-ドリフト層１以外の部分はイオン注入およびアニーリング技術によって形成され得る。ｎ層２４はｎ-ドリフト層１およびｐベース層８の間に設けられている。ｎ層２４は、ｎ型を有し、ｎ-ドリフト層１の不純物濃度に比して大きな不純物ピーク濃度を有し、たとえば１×１０15〜１×１０17ｃｍ-3程度の不純物ピーク濃度を有する。ｎ層２４が達する基板ＳＢにおける上面Ｓ２からの深さ位置は、ｐベース層８より深く、たとえば０．５〜１．０μｍ程度深い。ｎ-ドリフト層１およびｎ層２４は、ｎ型を有する領域（第１の領域）を構成している。
ｐベース層８（第２の領域）は、ｎ-ドリフト層１およびｎ層２４を有する領域（第１の領域）上に設けられており、本実施の形態においてはｎ層２４の直上に設けられている。ｐベース層８が達する基板ＳＢにおける上面Ｓ２からの深さ位置は、ｎ+エミッタ層５より深く、ｎ層２４より浅い。ｐベース層８は、ｐ型（第１の導電型と異なる第２の導電型）を有し、たとえば不純物ピーク濃度１×１０16〜１×１０18ｃｍ-3程度を有する。
ｎ+エミッタ層５（第３の領域）は、ｐベース層８上に設けられており、上面Ｓ２に配置されている。ｎ+エミッタ層５は、たとえば０．２〜１．０μｍ程度の深さを有する。ｎ+エミッタ層５は、ｎ型を有し、たとえば１×１０18〜１×１０21ｃｍ-3程度の不純物ピーク濃度を有する。
ｐ+層６は、ｐベース層８上に設けられており、上面Ｓ２に配置されている。ｐ+層６は、たとえば表面不純物濃度１×１０18〜１×１０21ｃｍ-3程度を有する。ｐ+層６が達する基板ＳＢにおける上面Ｓ２からの深さ位置は、ｎ+エミッタ層５と同じかまたはより深いことが好ましい。
ｎバッファ層２はｎ-ドリフト層１およびｐコレクタ層３の間に設けられている。ｎバッファ層２は、たとえば１×１０15〜１×１０17ｃｍ-3程度の不純物ピーク濃度を有する。ｎバッファ層２が達する基板ＳＢにおける裏面Ｓ１からの深さ位置は、たとえば１．５〜５０μｍ程度である。
ｐコレクタ層３は、基板ＳＢの裏面Ｓ１上に設けられている。ｐコレクタ層３は、ｐ型を有し、たとえば１×１０16〜１×１０20ｃｍ-3程度の表面不純物濃度を有する。ｐコレクタ層３の、基板ＳＢにおける裏面Ｓ１からの深さは、たとえば０．３〜１．０μｍ程度である。
ゲートトレンチＴＧ（第１のトレンチ）の側壁は、図３に示すように、ｎ-ドリフト層１およびｎ層２４（第１の領域）と、ｐベース層８と、ｎ+エミッタ層５と、の各々に面している。ダンピングトレンチＴＤ（第２のトレンチ）の側壁は、本実施の形態においては、ｎ-ドリフト層１とｎ層２４とｐベース層８との各々に面している。トレンチ絶縁膜１０は基板ＳＢのゲートトレンチＴＧおよびダンピングトレンチＴＤを覆っている。
ゲート電極２２（図３）は、トレンチ絶縁膜１０を介してゲートトレンチＴＧに埋め込まれた部分を有し、トレンチ絶縁膜１０を介して、ｎ+エミッタ層５およびｎ層２４（第１の領域）の間のｐベース層８に対向している。キャパシタ電極２３は、トレンチ絶縁膜１０を介してダンピングトレンチＴＤに埋め込まれた部分を有する。キャパシタ電極２３が設けられることで、ＩＧＢＴ８００の飽和電流密度が抑制され、かつ、ＩＧＢＴ８００の負荷が短絡された場合のゲート電圧の発振現象が抑制される。
ゲート電極２２は、ゲートトレンチＴＧのうち互いに隣り合う少なくとも２つのトレンチに埋め込まれた部分を互いに接続するゲート接続部２３Ｇ（図２Ｃ）を有する。ゲート電極２２のうちゲートトレンチＴＧに埋め込まれた部分と、ゲート接続部２３Ｇとは、同じ材料で一体に作られていることが好ましい。
キャパシタ電極２３（図２Ｃ）は、ダンピングトレンチＴＤ（図２Ｄ）のうち互いに隣り合う少なくとも２つのトレンチに埋め込まれた部分を互いに接続するキャパシタ接続部２３Ｄ（図２Ｃ）を有する。これにより、複数のダンピングトレンチＴＤへの電気的経路をまとめることができる。キャパシタ電極２３のうちダンピングトレンチＴＤに埋め込まれた部分と、キャパシタ接続部２３Ｄとは、同じ材料で一体に作られていることが好ましい。
基板ＳＢの上面Ｓ２は、図２Ａ〜図２Ｅに示すように、上面Ｓ２上の方向ＤＸ（一の方向）における範囲Ａ１（第１の範囲）と、方向ＤＸに向かって範囲Ａ１から外れた範囲Ａ２（第２の範囲）と、方向ＤＸに向かって範囲Ａ２から外れた範囲Ａ３（第３の範囲）とを有する。ゲートトレンチＴＧおよびダンピングトレンチＴＤの各々は、図２Ｄおよび図２Ｅに示すように、方向ＤＸに沿って範囲Ａ１を横断している。ゲートトレンチＴＧは範囲Ａ１から範囲Ａ２を経由して範囲Ａ３へ達している。
ダンピングトレンチＴＤ（図２Ｄ）は範囲Ａ２内に端部を有する。これにより、ダンピングトレンチＴＤに埋め込まれたキャパシタ電極２３（図２Ｃ）がゲート接続部２２Ｇと接触することが避けられる。よってキャパシタ電極２３とゲート電極２２とが短絡することが避けられる。
層間絶縁膜１２（図３および図４）は上面Ｓ２上に設けられている。エミッタ電極１３および表面ゲート配線部２８（図１）は層間絶縁膜１２上に設けられている。層間絶縁膜１２（図２Ｂ）は、ＭＯＳ部コンタクトホール１２Ｔ（第１のコンタクトホール）と、ダンピングトレンチ部コンタクトホール１２Ｄ（第２のコンタクトホール）と、ゲートコンタクトホール１２Ｇ（第３のコンタクトホール）とを有する。エミッタ電極１３は、ＭＯＳ部コンタクトホール１２Ｔを介してｎ+エミッタ層５およびｐ+層６に接しており、かつダンピングトレンチ部コンタクトホール１２Ｄを介してキャパシタ電極２３のキャパシタ接続部２３Ｄに接している。ＭＯＳ部コンタクトホール１２Ｔとダンピングトレンチ部コンタクトホール１２Ｄとは互いに分離されている。
表面ゲート配線部２８（図２Ａ）は、範囲Ａ３に位置するゲートコンタクトホール１２Ｇを介してゲート電極２２のゲート接続部２２Ｇ（図２Ｂ）に接している。これによりゲート電極２２へのコンタクトを、範囲Ａ１およびＡ２に位置するダンピングトレンチＴＤを避けて設けることができる。
ＭＯＳ部コンタクトホール１２Ｔ（図２Ｂ）は、ゲートトレンチＴＧに沿って（すなわち方向ＤＸに沿って）延びている。ＭＯＳ部コンタクトホール１２Ｔはｎ+エミッタ層５およびｐ+層６の上に設けられている。ＭＯＳ部コンタクトホール１２Ｔ内には、エミッタ電極１３のＭＯＳ部コンタクト１３Ｔ（図２Ｅおよび図３）が埋め込まれている。ＭＯＳ部コンタクト１３Ｔはｎ+エミッタ層５およびｐ+層６の各々に接している。
ダンピングトレンチ部コンタクトホール１２Ｄは、図２Ｂに示すように、方向ＤＸに交差する方向に延びていることが好ましく、方向ＤＸに直交する方向に延びていることがより好ましい。ダンピングトレンチ部コンタクトホール１２Ｄはキャパシタ接続部２３Ｄ上に配置されている。ダンピングトレンチ部コンタクトホール１２Ｄ内には、エミッタ電極１３のダンピングコンタクト１３Ｄ（図２Ｅおよび図４）が埋め込まれている。ダンピングコンタクト１３Ｄはキャパシタ接続部２３Ｄに接している。この構成により、ダンピングトレンチ部コンタクトホール１２Ｄを用いて、複数のダンピングトレンチＴＤ（図２Ｄ）の各々に埋め込まれたキャパシタ電極２３への接続を一括して行うことができる。
ゲートコンタクトホール１２Ｇ（図２Ｂ）は、方向ＤＸに交差する方向に延びていることが好ましく、方向ＤＸに直交する方向に延びていることがより好ましい。ゲートコンタクトホール１２Ｇはゲート接続部２２Ｇの上に配置されている。ゲートコンタクトホール１２Ｇ内には表面ゲート配線部２８（図２Ａ）のゲートコンタクト２８Ｇ（図２Ｅ）が埋め込まれている。ゲートコンタクト２８Ｇはゲート接続部２２Ｇに接している。
図２Ｅなどに示すように、範囲Ａ１およびＡ２において、ＭＯＳ部コンタクトホール１２Ｔは範囲Ａ１にのみ位置しておりかつダンピングトレンチ部コンタクトホール１２Ｄは範囲Ａ２にのみ位置している。よってＭＯＳ部コンタクトホール１２Ｔとダンピングトレンチ部コンタクトホール１２Ｄとは、方向ＤＸにおける位置に関して重複していない。ゲートコンタクトホール１２Ｇは範囲Ａ３に位置している。
コレクタ電極４（図３および図４）は基板ＳＢの裏面Ｓ１に設けられている。コレクタ電極４はｐコレクタ層に接している。
（効果）
本実施の形態によれば、キャパシタ電極２３（図２Ｃ）への電位印加のためのダンピングトレンチ部コンタクトホール１２Ｄ（図２Ｅ）が、範囲Ａ１の外に配置される。この結果、キャパシタ電極２３は、範囲Ａ２におけるダンピングトレンチ部コンタクトホール１２Ｄ直下ではエミッタ電極１３（図２Ａ）と同じ電位を有するものの、有効なゲート構造が設けられた範囲に相当する範囲Ａ１（図２Ｃ）では異なる電位を有し得る。これにより、オン電圧を下げつつ、ターンオフ動作での遮断能力を高めることができる。この効果の検証のために行った検討について、以下に説明する。
図５Ａは、比較例１のオン状態における電流ポテンシャルのシミュレーション結果を、破線部Ｖ（図３）に対応する領域について示す。ここで比較例１とは、本実施の形態と異なり方向ＤＸ（図２Ｂ）においてＭＯＳ部コンタクトホール１２Ｔと同じ位置にダンピングトレンチ部コンタクトホール１２Ｄが設けられているＩＧＢＴである。具体的には、ＭＯＳ部コンタクトホール１２Ｔおよびダンピングトレンチ部コンタクトホール１２Ｄの両方が一体となって範囲Ａ１に設けられているＩＧＢＴである。図５Ｂは、実施例のオン状態における電流ポテンシャルのシミュレーション結果の一例を、破線部Ｖ（図３）について示す。比較例１（図５Ａ）に比して実施例（図５Ｂ）の方が、ゲートトレンチＴＧとダンピングトレンチＴＤとの間の電流経路が、より密になっている。本現象は、ダンピングトレンチ部コンタクトホール１２Ｄの配置に起因していると考えられる。比較例１においては、ダンピングトレンチ部コンタクトホール１２Ｄが、有効なゲート構造が設けられた範囲に相当する範囲Ａ１に配置されている。（たとえば、国際公開第０２／０５８１６０号の図１４および図１５に示される構造が比較例１に対応する。）このため、互いに隣り合うダンピングトレンチＴＤ間を通って上記コンタクトホールへとキャリアが抜ける経路が形成される。これに対して実施例においては、ダンピングトレンチ部コンタクトホール１２Ｄが範囲Ａ１には配置されていないため、互いに隣り合うダンピングトレンチＴＤ間を通ってキャリアが抜ける経路が形成されない。よってキャリアが抜ける経路がゲートトレンチＴＧとダンピングトレンチＴＤとの間しかないため、ゲートトレンチＴＧとダンピングトレンチＴＤとの間の電流経路が、より密になる。
図６は、実施例における方向Ｄ（図３）と、上記比較例１における方向Ｄ（図３）に対応する方向と、比較例２における方向Ｅと、の各々における深さＸについての、オン状態における電子およびホールのキャリア濃度とドーピング濃度とを示す。ここで比較例２はトレンチ型ではなくプレーナ型のＩＧＢＴ８００Ｚ（図１１）である。このキャリア濃度分布から、実施例の方が比較例１および２に比して、浅い側（図中のおおよそ左半分）に示すｎ+エミッタ層５からｎ-ドリフト層１までの領域においてキャリア濃度が向上することが分かった。
これらの結果から、実施例によれば、オン状態におけるｎ-ドリフト層１の不純物濃度が高められることで、ＩＧＢＴのオン電圧を小さくすることができると考えられる。
図７は、実施例（実線）、上記比較例２（一点鎖線）および比較例３（破線）について、コレクタ・エミッタ電圧ＶCEとコレクタ電流密度ＪCとの関係を示す。ここで比較例３は、ダンピングトレンチＴＤ（図３）が設けられず、トレンチピッチＷTPで配列された全トレンチがゲートトレンチＴＧとされているＩＧＢＴである。実施例（実線）では、図５および図６を参照して説明した上記メカニズムにより、オン電圧（定格電流密度ＪC(rated)における飽和電圧ＶCE(sat)）が抑制される。さらに、実施例では、ダンピングトレンチＴＤが設けられる分だけ比較例３に比してゲートトレンチＴＧの数が少なくなるので、平面視（図２Ｄの視野）における単位面積当たりの実効的なゲート幅が小さくなる。
ＩＧＢＴのオン状態の等価回路は、ｐｎダイオードとＭＩＳＦＥＴ(Metal insulator Semiconductor Field Effect Transistor)との直列接続状態で表現できる。そこで、ＩＧＢＴの出力特性の飽和領域（図７のグラフの右側の領域）は、ＭＩＳＦＥＴの飽和電流ＩCを示す下記の式
で表される。ここで、
Ｗ：ゲート幅
Ｌ：チャネル長
μeff：実効移動度
ＣOX：ゲート絶縁膜容量
ＶGE：ゲート・エミッタ電圧
ＶGE(th)：しきい値電圧
である。ゲート幅Ｗが小さくなれば飽和電流ＩCも小さくなる。
本実施例は、上述したように比較例３に比して実効的なゲート幅が小さく、この結果、ＩＧＢＴの短絡状態での飽和電流密度ＪC(sat)も小さくなる。よって実施例は、低いオン電圧ＶCE(sat)と、低い飽和電流密度ＪC(sat)との両方を有する電力用半導体装置である。
次に本実施の形態の別の有効性について、以下に説明する。図８は、耐圧４５００Ｖクラスの実施例における、飽和電流密度ＪC(sat)、オン電圧ＶCE(sat)、および短絡状態での最大遮断ゲート電圧パルス幅ｔwと最大遮断エネルギー密度ＥSCとの各々と、ダンピングトレンチキャパシタ割合との関係を示す。最大遮断エネルギー密度ＥSCは、飽和電流密度ＪC(sat)およびコレクタ・エミッタ電圧ＶCEの積の、遮断動作における時間積分である。ダンピングトレンチキャパシタ割合とは、ユニットセル内に占めるゲートトレンチＴＧおよびダンピングトレンチＴＤの総数に対するダンピングトレンチＴＤの数の割合である。たとえば図２Ｄの場合、１つのゲートトレンチＴＧと７つのダンピングトレンチＴＤとが１つのユニットセルを構成していることから、ダンピングトレンチキャパシタ割合は、｛７／（１＋７）｝×１００＝８７．５（％）である。最大遮断ゲート電圧パルス幅ｔwおよび最大遮断エネルギー密度ＥSCは、ＩＧＢＴの短絡状態での性能指数である。
本実施例では、デバイスの単位面積当たりの実効的なゲート幅をダンピングトレンチキャパシタ割合で調整することができる。すなわち、この割合を大きくすることで、単位面積当たりの実効的なゲート幅が小さくなる。低いＶCE(sat)と低いＪC(sat)を両立する特徴は、ダンピングトレンチキャパシタ割合に依存し、その結果、ＩＧＢＴの短絡状態での性能指数もダンピングトレンチキャパシタ割合に依存する。ダンピングトレンチキャパシタ割合が大きくなるほどＩＧＢＴの短絡状態での性能指数は向上する傾向を示す。またオン電圧ＶCE(sat)は、ダンピングトレンチキャパシタ割合が増加すると小さくなる。これは、図５および図６から、ダンピングトレンチキャパシタ割合が増加すると、ＩＧＢＴ８００のｎ+エミッタ層５からｎ-ドリフト層１に向けての領域（図６のグラフのおおよそ左半分）のキャリア濃度が上昇するためである。以上から、本実施の形態によれば、ダンピングトレンチキャパシタ割合を適正化することで、低いＶCE(sat)と低いＪC(sat)とを両立する電力用半導体装置が得られる。
図９を参照して、オン電圧ＶCE(sat)は、トレンチピッチＷTP（図３）を小さくすることでも小さくすることができる。ＷTPが小さくなるとＶCE(sat)が小さくなるのは、図６に示すように、エミッタ側（図６の左側）のキャリア濃度が高くなるためである。
図１０は、実施例（実線）と、図１１に示す比較例２（破線）とにおける、オン電圧ＶCE(sat)とターンオフ損失ＥOFFとのトレードオフ関係を示す。ＩＧＢＴ動作時の総損失は、オン電圧ＶCE(sat)とターンオフ損失ＥOFFとの両方に依存し、これらの値が小さいほど総損失は小さくなる。図より、実施例によれば、プレーナ型のＩＧＢＴである比較例２に比して、上記トレードオフ関係が格段に改善される。
まとめると、本実施の形態によれば、図１０で説明したようにオン電圧ＶCE(sat)とターンオフ損失ＥOFFとのトレードオフ関係を改善することで総損失を低減しつつ、図８で説明したようにＩＧＢＴの短絡状態での性能指数を向上させることができる。
なお上述した本実施の形態において、ゲート接続部２３Ｇ（図２Ｃ）は省略されてもよく、その場合、複数のゲートトレンチＴＧ（図２Ｄ）のそれぞれに設けられた複数のゲート電極２２（図２Ｃ）が、表面ゲート配線部２８のゲートコンタクト２８Ｇ（図２Ｅ）によって互いに接続されてもよい。キャパシタ接続部２３Ｄ（図２Ｃ）は省略されてもよく、その場合、複数のダンピングトレンチＴＤ（図２Ｄ）のそれぞれに設けられた複数のキャパシタ電極２３（図２Ｃ）が、ダンピングコンタクト１３Ｄ（図２Ｅ）によって互いに接続されてもよい。
またｎ-ドリフト層１およびｎ層２４（図３および図４）を有する「第１の領域」からｎ層２４が省略されてもよい。この場合、ｎ-ドリフト層１上にｐベース層８が直接設けられ得る。
またエミッタ電極１３（図３および図４）は、多層構造を有してもよく、たとえば、基板ＳＢに面する側に、バリアメタル層またはオーミックコンタクト層が設けられてもよい。
また本実施の形態のＩＧＢＴ８００は３３００〜６５００Ｖ程度の高耐圧クラスに特に適したものであるが、電力用半導体装置の耐圧の大きさは特に限定されるものではない。
また基板ＳＢの半導体材料はシリコン（Ｓｉ）に限定されるものではなく、たとえば、炭化珪素（ＳｉＣ）または窒化ガリウム（ＧａＮ）などのワイドバンドギャップ材料であってもよい。また第１および第２の導電型としてのｎ型およびｐ型は互いに入れ替えられてもよい。
本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１ ｎ-ドリフト層（第１の領域）、２ ｎバッファ層、３ ｐコレクタ層、４ コレクタ電極（第１の主電極）、５ ｎ+エミッタ層（第３の領域）、６ ｐ+層、８ ｐベース層（第２の領域）、１０ トレンチ絶縁膜、１２ 層間絶縁膜、１２Ｄ ダンピングトレンチ部コンタクトホール（第２のコンタクトホール）、１２Ｇ ゲートコンタクトホール（第３のコンタクトホール）、１２Ｔ ＭＯＳ部コンタクトホール（第１のコンタクトホール）、１３ エミッタ電極（第２の主電極）、１３Ｄ ダンピングコンタクト、１３Ｔ ＭＯＳ部コンタクト、１５ パッシベーション層、２２ ゲート電極、２２Ｇ ゲート接続部、２３ キャパシタ電極、２３Ｄ キャパシタ接続部、２３Ｇ ゲート接続部、２４ ｎ層（第１の領域）、２８ 表面ゲート配線部、２８Ｇ ゲートコンタクト、２９ ゲートパッド、８００ ＩＧＢＴ（電力用半導体装置）、Ａ１〜Ａ３ 範囲（第１〜第３の範囲）、ＤＸ 方向（一の方向）、Ｓ１ 裏面（第１の面）、Ｓ２ 上面（第２の面）、ＳＢ 基板（半導体基板）、ＴＤ ダンピングトレンチ（第２のトレンチ）、ＴＧ ゲートトレンチ（第１のトレンチ）。
本発明の電力用半導体装置は、半導体基板と、第１の主電極と、トレンチ絶縁膜と、ゲート電極と、キャパシタ電極と、層間絶縁膜と、第２の主電極とを有する。半導体基板は、第１の面と、第１の面と反対の第２の面とを有する。半導体基板は、第１の導電型を有する第１の領域と、第１の領域上に設けられ第１の導電型と異なる第２の導電型を有する第２の領域と、第２の領域上に設けられ第２の面に配置され第１の導電型を有する第３の領域とを含む。第２の面に複数の第１のトレンチおよび複数の第２のトレンチが設けられている。第１のトレンチは第１〜第３の領域に面している。第１の主電極は半導体基板の第１の面に設けられている。トレンチ絶縁膜は半導体基板の第１および第２のトレンチを覆っている。ゲート電極はトレンチ絶縁膜を介して第１のトレンチに埋め込まれた部分を有する。キャパシタ電極はトレンチ絶縁膜を介して第２のトレンチに埋め込まれた部分を有する。層間絶縁膜は、第２の面上に設けられており、第１のコンタクトホールおよび第２のコンタクトホールを有する。第２の主電極は層間絶縁膜上に設けられている。第２の主電極は、第１のコンタクトホールを介して第３の領域に接しており、第２のコンタクトホールを介してキャパシタ電極に接している。半導体基板の第２の面は、第２の面上の一の方向における第１の範囲と、一の方向に向かって第１の範囲から外れた第２の範囲とを有する。第１および第２のトレンチの各々は一の方向に沿って第１の範囲を横断している。第１および第２の範囲において、第１のコンタクトホールは第１の範囲にのみ位置しており第２のコンタクトホールは第２の範囲にのみ位置している。半導体基板の第２の面は、一の方向に向かって第２の範囲から外れた第３の範囲を有し、第１のトレンチは第１の範囲から第２の範囲を経由して第３の範囲へ達しており、第２のトレンチは第２の範囲内に端部を有する。

Claims (5)

  1. 第１の面（Ｓ１）と前記第１の面と反対の第２の面（Ｓ２）とを有する半導体基板（ＳＢ）を備え、前記半導体基板は、第１の導電型を有する第１の領域（１、２４）と、前記第１の領域上に設けられ前記第１の導電型と異なる第２の導電型を有する第２の領域（８）と、前記第２の領域上に設けられ前記第２の面に配置され前記第１の導電型を有する第３の領域（５）とを含み、前記第２の面に複数の第１のトレンチ（ＴＧ）および複数の第２のトレンチ（ＴＤ）が設けられ、前記第１のトレンチは前記第１〜第３の領域に面しており、さらに
    前記半導体基板の前記第１の面に設けられた第１の主電極（４）と、
    前記半導体基板の前記第１および第２のトレンチを覆うトレンチ絶縁膜（１０）と、
    前記トレンチ絶縁膜を介して前記第１のトレンチに埋め込まれた部分を有するゲート電極（２２）と、
    前記トレンチ絶縁膜を介して前記第２のトレンチに埋め込まれた部分を有するキャパシタ電極（２３）と、
    前記第２の面上に設けられ、第１のコンタクトホール（１２Ｔ）および第２のコンタクトホール（１２Ｄ）を有する層間絶縁膜（１２）と、
    前記層間絶縁膜上に設けられ、前記第１のコンタクトホールを介して前記第３の領域に接し、前記第２のコンタクトホールを介して前記キャパシタ電極に接する第２の主電極（１３）と、を備え、
    前記半導体基板の前記第２の面は、前記第２の面上の一の方向（ＤＸ）における第１の範囲（Ａ１）と、前記一の方向に向かって前記第１の範囲から外れた第２の範囲（Ａ２）とを有し、前記第１および第２のトレンチの各々は前記一の方向に沿って前記第１の範囲を横断しており、前記第１および第２の範囲において、前記第１のコンタクトホールは前記第１の範囲にのみ位置しており前記第２のコンタクトホールは前記第２の範囲にのみ位置している、電力用半導体装置（８００）。
  2. 前記半導体基板の前記第２の面は、前記一の方向に向かって前記第２の範囲から外れた第３の範囲（Ａ３）を有し、前記第１のトレンチは前記第１の範囲から前記第２の範囲を経由して前記第３の範囲へ達しており、前記第２のトレンチは前記第２の範囲内に端部を有する、請求項１に記載の電力用半導体装置。
  3. 前記層間絶縁膜は、前記第３の範囲に位置する第３のコンタクトホール（１２Ｇ）を有し、
    前記層間絶縁膜上に設けられ、前記第３のコンタクトホールを介して前記ゲート電極に接するゲート配線部をさらに備える、請求項２に記載の電力用半導体装置。
  4. 前記キャパシタ電極は、前記第２のトレンチのうち互いに隣り合う少なくとも２つのトレンチに埋め込まれた部分を互いに接続するキャパシタ接続部（２３Ｄ）を有する、請求項１に記載の電力用半導体装置。
  5. 前記第２のコンタクトホールは前記キャパシタ接続部上に配置されている、請求項４に記載の電力用半導体装置。
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