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JP2013149761A - 半導体装置 - Google Patents

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大為 曹
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泰彦 大西
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Abstract

【課題】半導体装置において耐電荷性を向上させること。
【解決手段】素子活性部１には第１の並列ｐｎ層１２が設けられ、素子周縁部３には第２の並列ｐｎ層１５が設けられている。第２の並列ｐｎ層１５と第１主面との間にｎ-表面領域１９が設けられている。ｎ-表面領域１９の第１主面側に２以上のｐ型ガードリング領域２０ａ〜２０ｅが互いに離れて設けられている。各ｐ型ガードリング領域２０ａ〜２０ｅには、それぞれ第１のフィールドプレート電極２２ａ〜２２ｅおよび第２のフィールドプレート電極２５ａ〜２５ｅが電気的に接続されている。第２のフィールドプレート電極２５ａ〜２５ｄは、それぞれ第２の絶縁膜２４を介して第１のフィールドプレート電極２２ｂ〜２２ｅの間の第１主面を覆うように、隣り合う第１のフィールドプレート電極２２ｂ〜２２ｅを覆う。
【選択図】図５

Description

この発明は、半導体装置に関する。
一般に、半導体装置は、電極が半導体基板の片面に形成された横型の素子と、半導体基板の両面に電極を有する縦型の素子に分類される。縦型半導体装置は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、高抵抗のｎ-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。従って、このｎ-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗を下げることができるという効果が得られる。
その一方で、高抵抗のｎ-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。従って、ｎ-ドリフト層が薄くなると、Ｐベース領域とｎ-ドリフト層との間のｐｎ接合から進行するドレイン−ベース間空乏層の広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体装置では、ｎ-ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
このトレードオフ関係は、ＩＧＢＴやバイポーラトランジスタやダイオード等の半導体装置においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの逆バイアスによる空乏層の伸びる方向とが異なる横型半導体装置にも共通である。
上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを交互に繰り返し接合した構成の並列ｐｎ構造とした超接合半導体装置が公知である。このような構造の半導体装置では、並列ｐｎ構造のｎ型領域とｐ型領域との総不純物量を概ね同じにすることによって、耐圧を保持しつつ低オン抵抗を得ることができる。このため、このような構造の半導体装置において耐圧を保持するためには、並列ｐｎ構造のｎ型領域とｐ型領域との総不純物量を精度よく制御する必要がある。
一方、半導体装置の高耐圧化を実現するためには、素子周縁部構造が必要である。素子終端構造がないと、ドリフト層の終端で電界が高くなり耐圧が低下してしまうため、高耐圧を実現することが困難となる。この問題を解決するための構造として、素子活性部の並列ｐｎ構造の外周において、その表面側の領域に、素子活性部の並列ｐｎ構造よりもピッチの小さい並列ｐｎ構造を配置することが提案されている（例えば、下記特許文献１参照。）。この提案によれば、素子活性部付近の表面電界が緩和され、高耐圧が保持される。
また、高耐圧が保持されたとしても、耐電荷性がない半導体装置では、時間の経過に伴って耐圧が低下してしまうため、耐圧の信頼性を保証することが困難となる。この問題を解決するための構造として、素子周縁部の並列ｐｎ構造の表面側の領域にｎ-表面領域を配置し、このｎ-表面領域表面に、ｎ-表面領域内に設けたｐ型ガードリング領域に電気的に接続するフィールドプレート電極を配置することが提案されている（例えば、下記特許文献２参照。）。この提案によれば、正電荷および負電荷によって耐圧が低下するのを抑制することができる。
このようなｐ型ガードリング領域およびフィールドプレート電極を備えた半導体装置として、順逆耐圧構造部が表面層に、内周側の、深い第１ＦＬＲと、外周側の、浅い第２ＦＬＲと、それぞれ複数の第１、第２ＦＬＲ間の表面を覆う絶縁膜を備えると共に、複数のＦＬＲの表面に接触する導電性フィールドプレートが複数のＦＬＲ間に位置する絶縁膜の表面に張り出す構成を有する半導体装置が提案されている（例えば、下記特許文献３参照。）。また、別の装置として、一方の導電型の半導体部の上面領域内に、他方の導電型の保護リングが設けられており、保護リングは、フィールドプレートと接続されている半導体装置が提案されている（例えば、下記特許文献４，５参照。）。
特開２００３−２２４２７３号公報 国際公開第２０１１／０１３３７９号 特開２００９−１８７９９４号公報 特開２０００−１０１０８２号公報 米国特許第６２７４９０４号明細書
しかしながら、耐電荷性の低い半導体装置では、初期の耐圧を確保することができても、時間の経過に伴って耐圧が低下してしまうため、耐圧の信頼性を保証することが困難であるという問題点がある。例えば、前記特許文献１に開示された半導体装置では、フィールドプレート電極とチャネルストッパー電極との間の酸化膜上に正電荷が存在すると、空乏層が広がりにくくなり、フィールドプレート端での電界が高くなるため、耐圧が低下してしまうという問題点がある。上記特許文献３〜５に開示された半導体装置では、素子周縁部に並列ｐｎ層が設けられていないため、高耐圧化を図るのは困難であるという問題点がある。
また、例えば、上記特許文献２に開示された半導体装置では、次のような問題がある。図２３は、従来の半導体装置の構成を示す断面図である。図２３は、上記特許文献２に開示された超接合半導体装置である。図２３に示すように、従来の半導体装置は、第１主面側に素子の表面構造が設けられた素子活性部１を有し、素子活性部１の外側に素子活性部１を囲む素子周縁部１３０が設けられている。素子周縁部１３０の第１主面側には、ｎ-表面領域１１９が設けられている。ｎ-表面領域１１９の第１主面側には、３本のｐ型ガードリング領域１２０ａ，１２０ｂ，１２０ｃが互いに離れて設けられている。ｐ型ガードリング領域１２０ａ，１２０ｂ，１２０ｃの不純物濃度は、ｎ-表面領域１１９の不純物濃度よりも高い。
このような従来の半導体装置では、ｎ-表面領域１１９およびｐ型ガードリング領域１２０ａ，１２０ｂ，１２０ｃを設けることにより、フィールドプレート電極１２２とチャネルストッパー電極１２３との間の酸化膜１２１上に正電荷（正イオン）が存在することによる素子活性部１の外周付近における高電界が緩和される。従って、正電荷によって耐圧が変動するのを抑制することができる。しかしながら、フィールドプレート電極１２２とチャネルストッパー電極１２３との間に＋１．０×１０12ｃｍ-2以上の正電荷が存在する場合、第１主面側にｎ-表面領域１１９が設けられていても空乏層が広がりにくくなる。このため、フィールドプレート電極１２２端で電界が高くなり、耐圧が低下してしまう。
一方、フィールドプレート電極１２２とチャネルストッパー電極１２３との間に負電荷（負イオン）が存在するときには、最も外側に位置するｐ型ガードリング領域１２０ｃに接続されたフィールドプレート電極１２２により、空乏層が素子周縁部１３０の終端へリーチスルーするのが回避される。従って、負電荷によって耐圧が低下するのを抑制することができる。しかしながら、フィールドプレート電極１２２とチャネルストッパー電極１２３との間に−１．０×１０12ｃｍ-2以下の負電荷が存在する場合、第１主面側にｎ-表面領域１１９が設けられていることにより空乏層がチャネルストッパー電極１２３端まで広がりやすくなる。このため、チャネルストッパー電極１２３端で電界が高くなり、耐圧が低下してしまう。
このように、上記特許文献２に開示された半導体装置では、耐圧の耐電荷性は考慮されているが、表面電荷量Ｑｓｓが−１．０×１０12ｃｍ-2以上＋１．０×１０12ｃｍ-2以下である場合の耐電荷性しか確保されていない。このため、不純物イオン濃度が高いモールド樹脂に対しては、耐圧の耐電荷性が十分に考慮されておらず、耐圧が低下する虞がある。従って、耐圧が低下することを回避し、信頼性の高い超接合半導体装置を提供するためには、さらなる耐電荷性の向上が必要となる。
この発明は、上述した従来技術による問題点を解消するため、耐電荷性を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、以下の特徴を有する。第１主面側に素子活性部が設けられている。第２主面側に低抵抗層が設けられている。第１主面と前記低抵抗層との間に、第１導電型領域および第２導電型領域が交互に配置された並列ｐｎ層が設けられている。素子活性部を囲む素子周縁部における並列ｐｎ層と第１主面との間に、第３の第１導電型領域が設けられている。第３の第１導電型領域の第１主面側に互いに離れて、２以上の第３の第２導電型領域が設けられている。第３の第２導電型領域の第１主面側に接続された２以上の第１の導電層が設けられている。２以上の第１の導電層は、素子周縁部における第１主面を部分的に覆う。第３の第２導電型領域にそれぞれ電気的に接続されるとともに、絶縁層を介して前記第１の導電層の間の前記第１主面を覆うように、それぞれ隣り合う第１の導電層を覆う２以上の第２の導電層が設けられている。
この発明によれば、素子周縁部の第１主面側にリング状の第３の第２導電型領域が設けられ、かつ第３の第２導電型領域に電気的に接続する第１，２の導電層により素子周縁部の第１主面が完全に覆われる。このため、素子周縁部の絶縁膜上に電荷（イオン）が来ても、第１，２の導電層により耐圧に対する電荷の影響はほぼ遮断される。従って、素子内部の電位や電界などの分布に影響は生じず、容易に高耐電荷性が実現される。
また、この発明にかかる半導体装置は、上述した発明において、さらに、以下の特徴を有する。素子周縁部における並列ｐｎ層の繰り返しピッチは、素子活性部における並列ｐｎ層の繰り返しピッチよりも狭くてもよい。具体的には、素子活性部と低抵抗層との間に、第１の第１導電型領域および第１の第２導電型領域が交互に配置された第１の並列ｐｎ層が設けられている。素子周縁部に、第１の第１導電型領域および第１の第２導電型領域の繰り返しピッチよりも狭いピッチで第２の第１導電型領域および第２の第２導電型領域が交互に配置された第２の並列ｐｎ層が設けられている。
この発明によれば、素子周縁部に配置された第２の並列ｐｎ層の繰り返しピッチが第１の並列ｐｎ層の繰り返しピッチよりも狭いため、素子周縁部において空乏層が広がりやすくなる。従って、高耐圧化することができる。
また、この発明にかかる半導体装置は、上述した発明において、隣り合う第３の第２導電型領域の間隔が素子周縁部の終端へ向かうに連れて広くなっていてもよい。
この発明によれば、電荷（イオン）の影響を受けやすい素子活性部の外周付近の高電界を緩和することができるので、耐圧の耐電荷性が向上する。
また、この発明にかかる半導体装置は、上述した発明において、第１の導電層の、当該第１の導電層が電気的に接続された第３の第２導電型領域に接続する第２の導電層よりも素子活性部側の部分の幅が素子周縁部の終端へ向かうに連れて広くなっていてもよい。
また、この発明にかかる半導体装置は、上述した発明において、第２の導電層の幅が前記素子周縁部の終端へ向かうに連れて広くなっていてもよい。
また、この発明にかかる半導体装置は、上述した発明において、第３の第１導電型領域には、第３の第１導電型領域よりも不純物濃度が高い第４の第１導電型領域が設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第４の第１導電型領域は、隣り合う第３の第２導電型領域の間に設けられていることを特徴とする。
この発明によれば、各第３の第２導電型領域の間にかかる各電位を均一に分担させることができる。
また、この発明にかかる半導体装置は、上述した発明において、さらに、以下の特徴を有する。第１の第１導電型領域および第１の第２導電型領域の平面形状はストライプ状である。第２の第１導電型領域および第２の第２導電型領域の平面形状はストライプ状であってもよいし、第２の第１導電型領域および第２の第２導電型領域のいずれか一方の平面形状が正方形状または多角形状であってもよい。
この発明によれば、並列ｐｎ層の平面形状がストライプ状であっても、正方形状や多角形状であっても、耐圧の耐電荷性が向上する。
また、この発明にかかる半導体装置は、上述した発明において、第３の第１導電型領域の不純物濃度は、２×１０14ｃｍ-3以上８×１０14ｃｍ-3以下であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、以下の特徴を有する。第１主面側に素子活性部が設けられている。第２主面側に低抵抗層が設けられている。素子活性部と低抵抗層との間に、第１の第１導電型領域および第１の第２導電型領域が交互に配置された第１の並列ｐｎ層が設けられている。素子活性部を囲む素子周縁部に、第１の第１導電型領域および第１の第２導電型領域の繰り返しピッチよりも狭いピッチで第２の第１導電型領域および第２の第２導電型領域が交互に配置された第２の並列ｐｎ層が設けられている。第２の並列ｐｎ層の第１主面側に互いに離れて、２以上の第３の第２導電型領域が設けられている。第３の第２導電型領域の第１主面側にそれぞれ電気的に接続された２以上の第１の導電層が設けられている。２以上の第１の導電層は、素子周縁部における前記第１主面を部分的に覆う。第３の第２導電型領域にそれぞれ電気的に接続されるとともに、絶縁層を介して前記第１の導電層の間の前記第１主面を覆うように、それぞれ隣り合う第１の導電層を覆う２以上の第２の導電層が設けられている。第１の第１導電型領域および第１の第２導電型領域の平面形状がストライプ状である。第２の第１導電型領域および第２の第２導電型領域のいずれか一方の平面形状が正方形状または多角形状である。
この発明によれば、素子周縁部の第１主面側にリング状の第３の第２導電型領域が設けられ、かつ第３の第２導電型領域に電気的に接続する第１，２の導電層により素子周縁部の第１主面が完全に覆われる。このため、素子周縁部の絶縁膜上に電荷（イオン）が来ても、第１，２の導電層により耐圧に対する電荷の影響はほぼ遮断される。従って、素子内部の電位や電界などの分布に影響は生じず、耐圧の耐電荷性が向上する。また、素子周縁部の第２の並列ｐｎ層を構成する第２の第１導電型領域および第２の第２導電型領域のいずれか一方の平面形状が正方形状または多角形状とすることにより、素子周縁部の第１主面側に第３の第１導電型領域を設けなくても耐圧の耐電荷性が向上する。このため、第３の第１導電型領域を形成するための工程を減らすことができ、安価な半導体装置を提供することができる。
また、この発明にかかる半導体装置は、上述した発明において、第２の第１導電型領域および前記第２の第２導電型領域のいずれか一方の平面形状が格子状であってもよい。
この発明によれば、素子周縁部の第１主面側に第３の第１導電型領域を設けなくても耐圧の耐電荷性が向上する。このため、第３の第１導電型領域を形成するための工程を減らすことができ、安価な半導体装置を提供することができる。
また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記第３の第２導電型領域の間隔が前記素子周縁部の終端へ向かうに連れて広くなっていてもよい。
この発明によれば、電荷（イオン）の影響を受けやすい素子活性部の外周付近の高電界を緩和することができるので、耐圧の耐電荷性が向上する。
また、この発明にかかる半導体装置は、上述した発明において、第１の導電層の、当該第１の導電層が電気的に接続された第３の第２導電型領域に接続する第２の導電層よりも素子活性部側の部分の幅が素子周縁部の終端へ向かうに連れて広くなっていてもよい。
また、この発明にかかる半導体装置は、上述した発明において、第２の導電層の幅が前記素子周縁部の終端へ向かうに連れて広くなっていてもよい。
また、この発明にかかる半導体装置は、上述した発明において、２以上の第１の導電層および２以上の前記第２の導電層により、前記素子周縁部の前記第１主面全体が覆われていてもよい。
この発明によれば、各第３の第２導電型領域の間にかかる各電位を均一に分担させることができる。
本発明にかかる半導体装置によれば、耐電荷性を向上させることができるという効果を
奏する。
実施の形態１にかかる半導体装置の平面図である。 実施の形態１にかかる半導体装置の横断面図である。 実施の形態１にかかる半導体装置の図１Ａ−Ａ’における縦断面図である。 実施の形態１にかかる半導体装置の図１Ｂ−Ｂ’における縦断面図である。 実施の形態１にかかる半導体装置の図１Ｃ−Ｃ’における縦断面図である。 実施の形態１にかかる半導体装置の素子周縁部の構成を詳細に示す部分拡大断面図である。 実施の形態１の半導体装置における耐圧の表面電荷依存性のシミュレーション結果を示す特性図である。 実施の形態２にかかる半導体装置の平面図である。 実施の形態２にかかる半導体装置の図８Ａ−Ａ’における縦断面図である。 実施の形態２にかかる半導体装置の図８Ｃ−Ｃ’における縦断面図である。 実施の形態３にかかる半導体装置の平面図である。 実施の形態３にかかる半導体装置の図１１Ａ−Ａ’における縦断面図である。 実施の形態３にかかる半導体装置の図１１Ｂ−Ｂ’における縦断面図である。 実施の形態３にかかる半導体装置の図１１Ｃ−Ｃ’における縦断面図である。 実施の形態４にかかる半導体装置の横断面図である。 実施の形態４にかかる半導体装置の図１５Ａ−Ａ’における縦断面図である。 実施の形態４にかかる半導体装置の図１５Ｂ−Ｂ’における縦断面図である。 実施の形態５にかかる半導体装置の平面図である。 実施の形態５にかかる半導体装置の図１８Ａ−Ａ’における縦断面図である。 実施の形態５にかかる半導体装置の図１８Ｂ−Ｂ’における縦断面図である。 実施の形態５にかかる半導体装置の図１８Ｃ−Ｃ’における縦断面図である。 実施の形態６にかかる半導体装置の縦断面図である。 従来の半導体装置の構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の平面図である。図２は、実施の形態１にかかる半導体装置の横断面図である。図３は、実施の形態１にかかる半導体装置の図１Ａ−Ａ’における縦断面図である。図４は、実施の形態１にかかる半導体装置の図１Ｂ−Ｂ’における縦断面図である。図５は、実施の形態１にかかる半導体装置の図１Ｃ−Ｃ’における縦断面図である。なお、図１および図２には、半導体装置の１／４の部分が示されている（図８、図１１、図１５、図１８においても同じ）。図６は、実施の形態１にかかる半導体装置の素子周縁部の構成を詳細に示す部分拡大断面図である。
図１には、並列ｐｎ層、最も外側のｐベース領域、ｐ型ガードリング領域およびｎ型チャネルストッパー領域のそれぞれの第１主面における形状が示されている（図１１、図１８においても同じ）。図２には、素子活性部および素子周縁部のいずれにおいても並列ｐｎ層を横切る断面、例えば素子活性部の並列ｐｎ層の１／２の深さでの断面における形状が示されている（図８、図１５においても同じ）。また、図２には、素子活性部と素子周縁部との配置を明確にするために、素子活性部の最も外側のｐベース領域を点線で示す。
図１〜図５に示すように、半導体装置は、第１主面側に素子活性部１を有し、第２主面側にｎ+ドレイン領域（低抵抗層）２を有する。素子活性部１の外側には、素子活性部１を囲む素子周縁部３が設けられている。素子活性部１の第１主面側には、素子の表面構造として、ｎ+ソース領域４、ｐベース領域５、ｐ+コンタクト領域６、ソース電極７、層間絶縁膜８、ゲート絶縁膜９およびゲート電極１０が設けられている。第２主面には、ドレイン電極１１が設けられている。
素子活性部１とｎ+ドレイン領域２との間には、第１の並列ｐｎ層１２が設けられている。第１の並列ｐｎ層１２は、第１のｎ型領域（第１の第１導電型領域）１３と第１のｐ型領域（第１の第２導電型領域）１４とが交互に繰り返し接合されてできている。第１のｎ型領域１３および第１のｐ型領域１４の平面形状は、ストライプ状である。第１のｎ型領域１３は、第１主面から第２主面に向かって均一な不純物濃度分布を有する。第１のｐ型領域１４は、第１主面から第２主面に向かって低くなる不純物濃度分布を有する。このため、第１のｐ型領域１４は、第１主面側で第１のｎ型領域１３よりも不純物濃度が高く、第２主面側で第１のｎ型領域１３よりも不純物濃度が低くなっている。
素子周縁部３には、第２の並列ｐｎ層１５が設けられている。第２の並列ｐｎ層１５は、第２のｎ型領域（第２の第１導電型領域）１６と第２のｐ型領域（第２の第２導電型領域）１７とが交互に繰り返し接合されてできている。第２のｎ型領域１６および第２のｐ型領域１７の平面形状は、ストライプ状である。第２の並列ｐｎ層１５のストライプの向きは、第１の並列ｐｎ層１２のストライプの向きと同じである。第２のｎ型領域１６および第２のｐ型領域１７の繰り返しピッチＰ２は、第１のｎ型領域１３および第１のｐ型領域１４の繰り返しピッチＰ１と等しい。第２のｎ型領域１６の不純物濃度および不純物濃度分布は、第１のｎ型領域１３の不純物濃度および不純物濃度分布と等しい。第２のｐ型領域１７の不純物濃度および不純物濃度分布は、第１のｐ型領域１４の不純物濃度および不純物濃度分布と等しい。
第１の並列ｐｎ層１２とｎ+ドレイン領域２との間には、ｎバッファー層１８が設けられている。ｎバッファー層１８の不純物濃度は、第１のｎ型領域１３の不純物濃度よりも低い。第２の並列ｐｎ層１５と第１主面との間には、ｎ-表面領域（第３の第１導電型領域）１９が設けられている。ｎ-表面領域１９は、第１の並列ｐｎ層１２を囲む。ｎ-表面領域１９の不純物濃度は、第１のｎ型領域１３の不純物濃度よりも低い。ｎ-表面領域１９は、素子活性部１の素子周縁部３に隣接する部分まで伸びている。
ｎ-表面領域１９の第１主面側には、２本以上のｐ型ガードリング領域（第３の第２導電型領域）が互いに離れて設けられている。以降、例えば、５本のｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅが設けられている場合を例に説明する。ｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの不純物濃度は、ｎ-表面領域１９の不純物濃度よりも高い。例えば、隣り合うｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの間隔は、素子周縁部３の終端へ向かうに連れて広くなっている。その理由は、電界が素子活性部１の外周から素子周縁部３の外周へ向かうに連れて低くなるからである。
また、素子周縁部３のコーナー部３１におけるｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの幅は、素子周縁部３のコーナー部３１以外の直線状の部分（以下、直線部とする）３２におけるｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの幅よりも広くなっている。その理由は、素子周縁部３の直線部３２におけるｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの幅の増加を抑えつつ、後述するフィールドプレート電極とのコンタクトを形成することができ、素子全体に占める素子周縁部３の割合を抑えることができるからである。ｐ型ガードリング領域の幅とは、第１のｎ型領域１３と第１のｐ型領域１４とが繰り返し接合される方向の幅である（後述する幅ｗ２，ｗ４〜ｗ６においても同じ）。
ｎ-表面領域１９は、第１の絶縁膜２１で覆われている。第１の絶縁膜２１は、例えば、酸化膜である。第１の絶縁膜２１上（第１の絶縁膜２１のｎ-表面領域１９側の面に対して反対側の面）には、２以上の第１のフィールドプレート電極（第１の導電層）２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅが互いに離れて設けられている。第１のフィールドプレート電極（第１の導電層）２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅは、第１の絶縁膜２１を部分的に覆う。また、第１の絶縁膜２１上には、第１のフィールドプレート電極（第１の導電層）２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅと離れて第１のチャネルストッパー電極２３が設けられている。第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅおよび第１のチャネルストッパー電極２３は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）でできており、例えば、素子活性部１のゲート電極１０と同時に形成される。
第１の絶縁膜２１は、例えばｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅを形成する際のセルフアラインによるイオン注入および熱処理のマスクとして用いられる。このため、第１の絶縁膜２１には、ｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅを形成するための開口部２７ａ−１，２７ｂ−１，２７ｃ−１，２７ｄ−１，２７ｅ−１が設けられる。第１の絶縁膜２１に開口部２７ａ−１，２７ｂ−１，２７ｃ−１，２７ｄ−１，２７ｅ−１を形成する際の例えばエッチングにより、各第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅは、それぞれ第１の絶縁膜２１に開口部２７ａ−１，２７ｂ−１，２７ｃ−１，２７ｄ−１，２７ｅ−１を挟んで内周側（素子活性部１側）および外周側（素子周縁部３の終端側）に分割されている。
第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅおよび第１のチャネルストッパー電極２３は、第２の絶縁膜（絶縁層）２４で覆われている。また、第２の絶縁膜２４は、第１の絶縁膜２１の各開口部２７ａ−１，２７ｂ−１，２７ｃ−１，２７ｄ−１，２７ｅ−１内に埋め込まれている。第１の絶縁膜２４は、例えば、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜である。第２の絶縁膜２４上（第２の絶縁膜２４のｎ-表面領域１９側の面に対して反対側の面）には、２以上の第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ（第２の導電層）が互いに離れて設けられている。また、第２の絶縁膜２４上には、第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅと離れて第２のチャネルストッパー電極２６が設けられている。
各第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅは、素子周縁部３のコーナー部３１において、それぞれ、ｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅと電気的に接続されている。具体的には、素子周縁部３のコーナー部３１には、第１の絶縁膜２１の開口部２７ａ−１，２７ｂ−１，２７ｃ−１，２７ｄ−１，２７ｅ−１内に埋め込まれた第２の絶縁膜２４を貫通し、それぞれｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅに達するコンタクト部２７ａ−２，２７ｂ−２，２７ｃ−２，２７ｄ−２，２７ｅ−２が設けられている。そして、各第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅは、それぞれコンタクト部２７ａ−２，２７ｂ−２，２７ｃ−２，２７ｄ−２，２７ｅ−２を介してｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅと接続されている。また、各第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅは、それぞれコンタクト部２７ａ−２，２７ｂ−２，２７ｃ−２，２７ｄ−２，２７ｅ−２を介して第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅと接続されている。
最も内側に位置する第２のフィールドプレート電極２５ａは、電気的に接続するｐ型ガードリング領域２０ａとｎ-表面領域１９との第１主面における接合部よりも内周方向へ張り出している。また、各第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅは、それぞれが電気的に接続するｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅとｎ-表面領域１９とに跨って設けられている。具体的には、各第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅは、それぞれが電気的に接続するｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅとｎ-表面領域１９との第１主面における接合部よりも外周方向へ張り出している。そして、最も外側に位置する第２のフィールドプレート電極２５ｅ以外の第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄは、それぞれ、第２の絶縁膜２４を介して第１のフィールドプレート電極２２ｂ，２２ｃ，２２ｄ，２２ｅ間の第１主面を覆うように、外周方向に隣り合う第１のフィールドプレート電極２２ｂ，２２ｃ，２２ｄ，２２ｅを覆う。また、最も外側に位置する第２のフィールドプレート電極２５ｅは、第２の絶縁膜２４を介して第１のフィールドプレート電極２２ｅと第１のチャネルストッパー電極２３との間の第１主面を覆うように、第１のチャネルストッパー電極２３を覆う。すなわち、各第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅは、それぞれ、第２の絶縁膜２４を介して、外周方向に隣り合う第１のフィールドプレート電極２２ｂ，２２ｃ，２２ｄ，２２ｅ、第１のチャネルストッパー電極２３の一部と重なり合っている。
このように、素子周縁部３の第１主面側において、第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅが配置されていない部分には、第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅが配置される。これにより、素子周縁部３の第１主面全体が、第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅおよび第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅにより完全に覆われる。第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅおよび第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅにより電荷（イオン）の影響を遮断することができるため、耐圧の耐電荷性が大幅に向上される。
隣り合う第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄの間隔ｗ１は、それぞれ、各第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄが外周側に隣り合う第１のフィールドプレート電極２２ｂ，２２ｃ，２２ｄ，２２ｅを覆う部分の幅ｗ２よりも広くなっている。第２のフィールドプレート電極２５ｅと第２のチャネルストッパー電極２６との間隔は、第２のフィールドプレート電極２５ｅと第１のチャネルストッパー電極２３とが重なり合う部分の幅よりも広くなっている。その理由は、第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄと外周方向に隣り合う第１のフィールドプレート電極２２ｂ，２２ｃ，２２ｄ，２２ｅ、また、第２のフィールドプレート電極２５ｅと第１のチャネルストッパー電極２３とが重なり合うことによって高くなる電界を緩和することができるからである。
隣り合う第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅの間隔ｗ３は、第１のフィールドプレート電極２２ａと第２のフィールドプレート電極２５ａとに挟まれた第２の絶縁膜２４の厚さｔ１の寸法以上となっている。その理由は、隣り合うｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ間に印加される電圧により絶縁破壊が生じることを回避することができるからである。第１の絶縁膜２１の開口部２７ａ−１，２７ｂ−１，２７ｃ−１，２７ｄ−１，２７ｅ−１を挟むように位置する各第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅのうち、それぞれ第１の絶縁膜２１の開口部２７ａ−１，２７ｂ−１，２７ｃ−１，２７ｄ−１，２７ｅ−１の素子活性部１側に位置する第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅの幅ｗ４は、素子周縁部３の終端へ向かうに連れて広くなっている。その理由は、素子活性部１の外周付近から素子周縁部３の終端へ向かうに連れて低くなっていく電界分布を素子周縁部３全体において均一化することができるからである。
素子周縁部３の終端領域には、ｎ型チャネルストッパー領域２８が設けられている。ｎ型チャネルストッパー領域２８の第１主面側には、ｐ型最外周領域２９が設けられている。第２のチャネルストッパー電極２６は、ｐ型最外周領域２９に電気的に接続されている。また、第２のチャネルストッパー電極２６は、第１のチャネルストッパー電極２３に接続されている。ｐ型ガードリング領域の数は、隣り合うｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ間の電界集中がそれぞれほぼ等しくなるように、かつ隣り合うｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ間の電位差を絶縁耐圧以下に保持することができるように設定される。また、ｐ型ガードリング領域の数は、例えば、最も電界が集中する第１のフィールドプレート電極２２ａと第２のフィールドプレート電極２５ａとに挟まれた第２の絶縁膜２４の厚さｔ１によって決定される。
具体的には、例えば、ｐ型ガードリング領域の数は、耐圧が６００Ｖクラスである場合に５本、耐圧が１２００Ｖクラスである場合に１２本であるのが好ましい。例えば耐圧が６００Ｖクラスである場合に５本のｐ型ガードリング領域を設けることにより、第１のフィールドプレート電極２２ａと第２のフィールドプレート電極２５ａとに挟まれた第２の絶縁膜２４の厚さｔ１を１．１μｍ程度と薄くすることができ、かつ隣り合うｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ間の電位差をそれぞれ絶縁破壊が生じない例えば２００Ｖ以下とすることができる。また、第１のフィールドプレート電極２２ａと第２のフィールドプレート電極２５ａとに挟まれた第２の絶縁膜２４の厚さｔ１を薄くすることができるため、コストを低減することができる。
特に限定しないが、例えば実施の形態１の半導体装置が縦型ＭＯＳＦＥＴであり、耐圧が６００Ｖクラスである場合には、各部の寸法および不純物濃度は次の値をとる。ドリフト領域の厚さ（第１の並列ｐｎ層１２の厚さ）は３６．０μｍ、第１のｎ型領域１３および第２のｎ型領域１６の幅は６．０μｍ、第１のｎ型領域１３および第２のｎ型領域１６の不純物濃度は３．０×１０15ｃｍ-3である。第１のｐ型領域１４および第２のｐ型領域１７の幅は６．０μｍである。第１の並列ｐｎ層１２の繰り返しピッチＰ１は１２．０μｍ、第２の並列ｐｎ層１５の繰り返しピッチＰ２は１２．０μｍである。
第１のｐ型領域１４は、第２主面側から第１主面側に向かって段階的に２．４６×１０15ｃｍ-3、２．８２×１０15ｃｍ-3、３．１８×１０15ｃｍ-3、３．５４×１０15ｃｍ-3、３．９×１０15ｃｍ-3である。第２のｐ型領域１７の不純物濃度は、第２主面側から第１主面側に向かって段階的に２．４６×１０15ｃｍ-3、２．８２×１０15ｃｍ-3、３．１８×１０15ｃｍ-3、３．５４×１０15ｃｍ-3である。この場合、素子活性部１には、例えば、第２主面から第１主面に向かって順に下層よりも不純物濃度が高い５層のエピタキシャル層が積層されてなる第１のｐ型領域１４が配置される。第１のｐ型領域１４をなす５層目（第１主面側）のエピタキシャル層には素子構造が形成される。素子周縁部３には、第２主面から第１主面に向かって順に下層よりも不純物濃度が高い４層のエピタキシャル層が積層されてなる第２のｐ型領域１７が配置される。第２のｐ型領域１７の第１主面側に積層される５層目のエピタキシャル層はｎ-表面領域１９をなす。ｎ-表面領域１９の不純物濃度は、２×１０14ｃｍ-3以上８×１０14ｃｍ-3以下であり、好ましくは５．０×１０14ｃｍ-3である。ｎ-表面領域１９の深さは５μｍである。ｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの拡散深さは３．０μｍ、ｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの表面不純物濃度は１．８×１０17ｃｍ-3である。ｐウェル領域（ｐベース領域５）の拡散深さは３．０μｍ、ｐウェル領域の表面不純物濃度は１．８×１０17ｃｍ-3である。
ｎ+ソース領域４の拡散深さは０．５μｍ、ｎ+ソース領域４の表面不純物濃度は３．０×１０20ｃｍ-3である。表面のｎ型ドリフト領域（図３〜図５においてｐベース領域５間の破線よりもソース電極７側のｎ型領域）１４ａの拡散深さは２．５μｍ、表面のｎ型ドリフト領域１４ａの表面不純物濃度は２．０×１０16ｃｍ-3である。ｎバッファー層１８の厚さは５μｍ、ｎバッファー層１８の不純物濃度は、１．０×１０15ｃｍ-3である。ｎ+ドレイン領域２の厚さは３００μｍ、ｎ+ドレイン領域２の不純物濃度は２．０×１０18ｃｍ-3である。ｎ型チャネルストッパー領域２８の不純物濃度は４．０×１０15ｃｍ-3である。ｐ型最外周領域２９の不純物濃度は１．８×１０17ｃｍ-3である。
隣り合う第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅの間隔ｗ１は３μｍである。第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄと外側に隣り合う第１のフィールドプレート電極２２ｂ，２２ｃ，２２ｄ，２２ｅ、また、第２のフィールドプレート電極２５ｅと第１のチャネルストッパー電極２３とが重なり合う幅ｗ２は２μｍである。第１の絶縁膜２１に設けられたｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅを形成するための開口部の幅ｗ５は４μｍである。
第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅは、第１の絶縁膜２１にｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅを形成するための開口部を形成する際に選択的に除去され、この開口部を挟んで分割される。第１の絶縁膜２１の開口端部と、第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅの開口部側の端部との間隔ｗ６は１μｍである。
図７は、実施の形態１の半導体装置における耐圧の表面電荷依存性のシミュレーション結果を示す特性図である。このシミュレーション結果の実施例は、実施の形態１に従って作製された半導体装置であり、５本のｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅが、それぞれ第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅおよび第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅに電気的に接続する構成のものである。また、このシミュレーション結果の従来例は、図２３に示すように３本のｐ型ガードリング領域を設け、フィールドプレート電極を最も外側に位置するｐ型ガードリング領域に電気的に接続する構成のものである。
図７に示すように、実施例においては、フィールドプレート電極とチャネルストッパー電極との間の第１の絶縁膜２１上に＋１．０×１０12ｃｍ-2以上の正電荷（正イオン）があっても、−１．０×１０12ｃｍ-2以下の負電荷（負イオン）があっても、耐圧は殆ど変動しない。一方、従来例では、フィールドプレート電極とチャネルストッパー電極との間の第１の絶縁膜２１上に＋１．０×１０12ｃｍ-2以上の正電荷がある場合、および、−１．０×１０12ｃｍ-2以下の負電荷がある場合に、耐圧が変動している。すなわち、実施の形態１にかかる半導体装置は、従来例よりも高耐圧であり、かつ耐圧の耐電荷性が向上していることがわかる。
実施の形態１によれば、素子周縁部３に来る電荷やイオンが第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅと第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅとで収集される。このため、フィールドプレート電極とチャネルストッパー電極との間に正電荷があっても第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅの端部に電界が集中せず、負電荷があっても、第１，２のチャネルストッパー電極２３，２６の端部に電界が集中しない。これにより、素子周縁部３における電界を緩和しアバランシェの発生を抑えるように空乏層の広がりを制御することができるため、耐圧に対する電荷（イオン）の影響を小さくすることができ、耐電荷性が大幅に向上する。従って、電荷によって耐圧が変動するのを抑制することができる。
具体的には、ｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの不純物濃度がｎ-表面領域１９の不純物濃度よりも高いので、電圧が印加されたときに、ｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅに中性領域が残り、ｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの電位が固定される。従って、第２のフィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅの外周側の張り出した部分にあたる順方向メタルプレート端部と、外側に隣り合う第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅの内周側にあたる逆方向メタルプレート端部とが重なり合う部分で素子周縁部３にかかる電界が分担される。これにより、第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄと第２フィールドプレート電極２５ａ，２５ｂ，２５ｃ，２５ｄとの間または第２フィールドプレート電極２５ｅと第１，２チャネルストッパー電極２３，２６との間に電荷が存在するときに、表面電位が変動するのを抑制することができるので、耐圧の耐電荷性が向上する。
また、第１のフィールドプレート電極２２ａと第２のフィールドプレート電極２５ａとに挟まれた第２の絶縁膜２４の厚さｔ１が薄いほど、素子周縁部３にかかる電界が高くなるので、第２の絶縁膜２４に欠陥が存在する場合に素子不良となる虞がある。このため、実施の形態１によれば、隣り合うｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの間隔を素子周縁部３の終端へ向かうに連れて広くすることにより、隣接する各ｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ間の電位差を平均化し、特定のｐ型ガードリング領域間に他のｐ型ガードリング領域間よりも大きな電位差が生じないようにすることができる。また、このように隣接する各ｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ間の電位差を均一化する場合、素子周縁部３の電界分布が素子活性部１の外周付近から素子周縁部３の終端へ向かって低くなっていくことにより、素子周縁部３が長くなり、コストが増大してしまう。そこで、実施の形態１によれば、さらに、第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅの幅ｗ３を素子周縁部３の終端へ向かうに連れて広くすることにより、素子周縁部３を長くせずに、素子活性部１の外周付近から素子周縁部３の終端へ向かって低くなっていく電界分布を緩和し、隣接する各ｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ間の電位差を均一化することができる。
（実施の形態２）
図８は、実施の形態２にかかる半導体装置の平面図である。図９は、実施の形態２にかかる半導体装置の図８Ａ−Ａ’における縦断面図である。図１０は、実施の形態２にかかる半導体装置の図８Ｃ−Ｃ’における縦断面図である。図８Ｂ−Ｂ’における縦断面図は、図４に示す縦断面図と同様である。図８〜図１０に示すように、実施の形態２が実施の形態１と異なるのは、第２のｎ型領域１６および第２のｐ型領域１７の繰り返しピッチＰ２が、第１のｎ型領域１３および第１のｐ型領域１４の繰り返しピッチＰ１よりも狭い２点である。
第２のｎ型領域１６および第２のｐ型領域１７の幅は、それぞれ、第１のｎ型領域１３および第１のｐ型領域１４の幅の２／３であるのが好ましい。その理由は、第１の並列ｐｎ層１２と第２の並列ｐｎ層１５との配置を容易に設計することができるからである。並列ｐｎ層のピッチの変わり目、すなわち第１の並列ｐｎ層１２と第２の並列ｐｎ層１５との境界がｎ-表面領域１９の下にある。第２のｎ型領域１６は、第１主面から第２主面に向かって均一な不純物濃度分布を有する。第２のｐ型領域１７は、第１主面から第２主面に向かって低くなる不純物濃度分布を有する。このため、第２のｐ型領域１７は、第１主面側で第２のｎ型領域１６よりも不純物濃度が高く、第２主面側で第２のｎ型領域１６よりも不純物濃度が低くなっている。その他の構成は、実施の形態１と同様である。
特に限定しないが、例えば、実施の形態２の半導体装置の各部の寸法および不純物濃度は次の値をとる。第２のｎ型領域１６の幅は４．０μｍ、第２のｎ型領域１６の不純物濃度は１．０×１０15ｃｍ-3である。第２のｐ型領域１７の幅は４．０μｍである。第２の並列ｐｎ層１５の繰り返しピッチＰ２は８．０μｍである。第２のｐ型領域１７の不純物濃度は、第２主面側から第１主面側に向かって段階的に０．７×１０15ｃｍ-3、０．９×１０15ｃｍ-3、１．１×１０15ｃｍ-3、１．３×１０15ｃｍ-3である。その他の構成は、実施の形態１と同様である。
実施の形態２によれば、実施の形態１と同様の効果が得られる。また、実施の形態２によれば、第１の並列ｐｎ層１２よりも繰り返しピッチの狭い第２の並列ｐｎ層１５が設けられているので、素子周縁部３において空乏層が伸びやすくなる。このため、素子周縁部３において素子活性部１よりも高い耐圧を保持することができる。従って、容易に高耐圧化することができる。
（実施の形態３）
図１１は、実施の形態３にかかる半導体装置の平面図である。図１２は、実施の形態３にかかる半導体装置の図１１Ａ−Ａ’における縦断面図である。図１３は、実施の形態３にかかる半導体装置の図１１Ｂ−Ｂ’における縦断面図である。図１４は、実施の形態３にかかる半導体装置の図１１Ｃ−Ｃ’における縦断面図である。図１１〜図１４に示すように、実施の形態３が実施の形態２と異なるのは、ｎ-表面領域１９に、ｎ-表面領域１９よりも不純物濃度が高いｎ+高濃度領域４１を設けた点である。
ｎ+高濃度領域４１は、例えば、ｐ型ガードリング領域２０ｄとｐ型ガードリング領域２０ｅとの間、およびｐ型ガードリング領域２０ｅと第１のチャネルストッパー電極２３との間に設けられている。ｎ+高濃度領域４１は、第１主面側からｎ-表面領域１９を貫通して第２のｐ型領域１７に達している。特に限定しないが、例えば、ｎ+高濃度領域４１の拡散深さは５．０μｍであり、ｎ+高濃度領域４１の中心不純物濃度は１．０×１０16ｃｍ-3である。その他の構成は、実施の形態２と同様である。
実施の形態３によれば、実施の形態１と同様の効果が得られる。また、実施の形態３によれば、ｎ+高濃度領域４１の不純物濃度がｎ-表面領域１９の不純物濃度よりも高いため、素子周縁部３の外周付近における空乏層の広がりを抑制することができる。このため、内周方向へ張り出す第１のフィールドプレート２２ｃ，２２ｄ，２２ｅの長さを短くしてもｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ間にかかる電圧を均一化することができる。すなわち、実施の形態３によれば、隣り合うｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの間隔を素子周縁部３の終端へ向かうに連れて広くすること、およびｎ-表面領域１９にｎ+高濃度領域４１を設けることにより、耐圧の耐電荷性を向上することができる。
（実施の形態４）
図１５は、実施の形態４にかかる半導体装置の横断面図である。図１６は、実施の形態４にかかる半導体装置の図１５Ａ−Ａ’における縦断面図である。図１７は、実施の形態４にかかる半導体装置の図１５Ｂ−Ｂ’における縦断面図である。図１５Ｃ−Ｃ’ における縦断面図は、図１０に示す縦断面図と同様である。図１５〜図１７に示すように、実施の形態３が実施の形態２と異なるのは、第２の並列ｐｎ層１５のストライプの向きが第１の並列ｐｎ層１２のストライプの向きと異なることである。例えば、第２の並列ｐｎ層１５のストライプの向きは、第１の並列ｐｎ層１２のストライプの向きと直交していてもよい。その他の構成は、実施の形態２と同様である。
実施の形態４によれば、実施の形態２と同様の効果が得られる。すなわち、第１の並列ｐｎ層１２と第２の並列ｐｎ層１５とで並列ｐｎ層の向きが異なっていても、素子周縁部３の構造が同じであれば、実施の形態２と同様に耐圧の耐電荷性の効果が得られる。また、第２の並列ｐｎ層１５に平面形状が正方形状や多角形状、円形状のｐ型領域が配置された構成の並列ｐｎ層であっても、素子周縁部３の構造が同じであれば、実施の形態２と同様に耐圧の耐電荷性の効果が得られる。実施の形態４の構成を、実施の形態１，３に適用してもよい。
（実施の形態５）
図１８は、実施の形態５にかかる半導体装置の平面図である。図１９は、実施の形態５にかかる半導体装置の図１８Ａ−Ａ’における縦断面図である。図２０は、実施の形態５にかかる半導体装置の図１８Ｂ−Ｂ’における縦断面図である。図２１は、実施の形態５にかかる半導体装置の図１８Ｃ−Ｃ’における縦断面図である。図１８〜図２１に示すように、実施の形態５が実施の形態２と異なるのは、次の２点である。第１の点は、ｎ型領域５２に平面形状が正方形状または多角形状のｐ型領域５３が配置された構成の第２の並列ｐｎ層５１を設けていることである。ｐ型領域５３はマトリクス状に配置され、ｎ型領域５２は格子状の平面形状をなす。第２の点は、第２の並列ｐｎ層５１と第１主面との間にｎ-表面領域が設けられていないことである。素子周縁部３には、素子活性部１と同様に、第１主面まで第２の並列ｐｎ層５１が形成されている。図１８には、第２の並列ｐｎ層５１を点線で示す。
特に限定しないが、例えば、実施の形態５の各部の寸法および不純物濃度は次の値をとる。第２のｐ型領域１７の不純物濃度は、第２主面側から第１主面側に向かって段階的に０．７×１０15ｃｍ-3、０．９×１０15ｃｍ-3、１．１×１０15ｃｍ-3、１．３×１０15ｃｍ-3、１．５×１０15ｃｍ-3である。素子周縁部３において、第２のｐ型領域１７と第１主面側との間にｎ-表面領域が設けられていないため、第２のｐ型領域１７は、第２主面から第１主面に向かって不純物濃度が５段階高くなる不純物濃度分布を有する。ｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの表面不純物濃度は３．０×１０17ｃｍ-3である。ｐウェル領域（ｐベース領域５）の表面不純物濃度は３．０×１０17ｃｍ-3である。ｎ型チャネルストッパー領域２８の幅は２８．０μｍである。ｐ型最外周領域２９の不純物濃度は３．０×１０17ｃｍ-3である。その他の構成は、実施の形態２と同様である。
実施の形態５においても、図７に示す実施例と同様に、フィールドプレート電極とチャネルストッパー電極との間の第１の絶縁膜２１上に＋１．０×１０12ｃｍ-2以上の正電荷（正イオン）があっても、−１．０×１０12ｃｍ-2以下の負電荷（負イオン）があっても、耐圧は殆ど変動しない。従って、実施の形態５にかかる半導体装置は、従来例よりも高耐圧であり、かつ耐圧の耐電荷性が向上していることがわかる。
実施の形態５によれば、実施の形態２と同様の効果が得られる。また、実施の形態５によれば、素子周縁部３のｎ型領域５２に平面形状が正方形状のｐ型領域５３がマトリクス状に配置された構成の第２の並列ｐｎ層５１であるため、空乏層は素子周縁部３の外周へ向かって均一に広がり易くなる。従って、ｎ-表面領域は設けなくても、耐圧を確保することができ、かつ耐圧の耐電荷性を大幅に向上することができる。
（実施の形態６）
図２２は、実施の形態６にかかる半導体装置の縦断面図である。図２２に示す縦断面図は、例えば、図２２に示すように、図８Ａ−Ａ’における縦断面図である。実施の形態６が実施の形態２と異なるのは、第２のフィールドプレート電極６１ａ，６１ｂ，６１ｃ，６１ｄ，６１ｅが、電気的に接続するｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅとｎ-表面領域１９との第１主面における接合部よりも内周方向へ張り出していることである。第２のフィールドプレート電極６１ａ，６１ｂ，６１ｃ，６１ｄ，６１ｅは、それぞれ、第２の絶縁膜２４を介して、内周方向に隣り合う第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄと重なり合っている。また、第２のチャネルストッパー電極６２は、第２の絶縁膜２４を介して、第１のチャネルストッパー電極２３と重なり合っている。第１のフィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅの各幅は等しく、素子周縁部３の終端へ向かうに連れて広くなっていない。その他の構成は、実施の形態２と同様である。また、実施の形態６は実施の形態１，３〜５にも適用可能である。実施の形態６によれば、第２のフィールドプレート電極６１ａ，６１ｂ，６１ｃ，６１ｄ，６１ｅを内周側に張り出させることにより実施の形態１〜５と同様の効果が得られる。図２２に示す縦断面図では、第２のフィールドプレート電極６１ａ，６１ｂ，６１ｃ，６１ｄ，６１ｅとｐ型ガードリング領域２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅとを接続するコンタクト部６３ａ，６３ｂ，６３ｃ，６３ｄ，６３ｅを素子周縁部３の直線部に設けているが、実施の形態１〜５と同様に素子周縁部３のコーナー部に設けてもよい。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタ、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ、フリーホイールダイオード）またはショットキーダイオード等にも適用可能である。
以上のように、本発明にかかる半導体装置は、大電力用半導体装置に有用であり、特に、並列ｐｎ構造をドリフト部に有するＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ＦＷＤまたはショットキーダイオード等の高耐圧化と大電流容量化を両立させることのできる半導体装置に適している。
１ 素子活性部
２ ｎ+ドレイン領域（低抵抗層）
３ 素子周縁部
４ ｎ+ソース領域
５ ｐベース領域
６ ｐ+コンタクト領域
７ ソース電極
８ 層間絶縁膜
９ ゲート絶縁膜
１０ ゲート電極
１１ ドレイン電極
１２ 第１の並列ｐｎ層
１３ 第１のｎ型領域
１４ 第１のｐ型領域
１５ 第２の並列ｐｎ層
１６ 第２のｎ型領域
１７ 第２のｐ型領域
１８ ｎバッファー層
１９ ｎ-表面領域
２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ ｐ型ガードリング領域
２１ 第１の絶縁膜
２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ 第１のフィールドプレート電極
２３ 第１のチャネルストッパー電極
２４ 第２の絶縁膜
２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ 第２のフィールドプレート電極
２６ 第２のチャネルストッパー電極
２７ａ−２，２７ｂ−２，２７ｃ−２，２７ｄ−２，２７ｅ−２ コンタクト部
２８ ｎ型チャネルストッパー領域
２９ ｐ型最外周領域
３１ 素子周縁部のコーナー部

Claims (15)

  1. 第１主面側に設けられた素子活性部と、
    第２主面側に設けられた低抵抗層と、
    前記第１主面と前記低抵抗層との間に設けられた、第１導電型領域および第２導電型領域が交互に配置された並列ｐｎ層と、
    前記素子活性部を囲む素子周縁部における前記並列ｐｎ層と前記第１主面との間に設けられた第３の第１導電型領域と、
    前記第３の第１導電型領域の前記第１主面側に互いに離れて設けられた２以上の第３の第２導電型領域と、
    前記第３の第２導電型領域の前記第１主面側にそれぞれ電気的に接続され、前記素子周縁部における前記第１主面を部分的に覆う２以上の第１の導電層と、
    前記第３の第２導電型領域にそれぞれ電気的に接続されるとともに、絶縁層を介して前記第１の導電層の間の前記第１主面を覆うように、それぞれ隣り合う前記第１の導電層を覆う２以上の第２の導電層と、
    を備えることを特徴とする半導体装置。
  2. 前記並列ｐｎ層は、
    前記素子活性部に設けられた、第１の第１導電型領域および第１の第２導電型領域が交互に配置された第１の並列ｐｎ層と、
    前記素子周縁部に設けられた、前記第１の第１導電型領域および前記第１の第２導電型領域の繰り返しピッチよりも狭いピッチで第２の第１導電型領域および第２の第２導電型領域が交互に配置された第２の並列ｐｎ層と、を有することを特徴とする請求項１に記載の半導体装置。
  3. 隣り合う前記第３の第２導電型領域の間隔が前記素子周縁部の終端へ向かうに連れて広くなることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の導電層の、当該第１の導電層が電気的に接続された前記第３の第２導電型領域に接続する前記第２の導電層よりも前記素子活性部側の部分の幅が前記素子周縁部の終端へ向かうに連れて広くなることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第２の導電層の幅が前記素子周縁部の終端へ向かうに連れて広くなることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第３の第１導電型領域には、前記第３の第１導電型領域よりも不純物濃度が高い第４の第１導電型領域が設けられていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第４の第１導電型領域は、隣り合う前記第３の第２導電型領域の間に設けられていることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１の第１導電型領域および前記第１の第２導電型領域の平面形状がストライプ状であり、前記第２の第１導電型領域および前記第２の第２導電型領域の平面形状がストライプ状であるか、前記第２の第１導電型領域および前記第２の第２導電型領域のいずれか一方の平面形状が正方形状または多角形状であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記第３の第１導電型領域の不純物濃度は、２×１０14ｃｍ-3以上８×１０14ｃｍ-3以下であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 第１主面側に設けられた素子活性部と、
    第２主面側に設けられた低抵抗層と、
    前記素子活性部と前記低抵抗層との間に設けられた、第１の第１導電型領域および第１の第２導電型領域が交互に配置された第１の並列ｐｎ層と、
    前記素子活性部を囲む素子周縁部に設けられた、前記第１の第１導電型領域および前記第１の第２導電型領域の繰り返しピッチよりも狭いピッチで第２の第１導電型領域および第２の第２導電型領域が交互に配置された第２の並列ｐｎ層と、
    前記第２の並列ｐｎ層の前記第１主面側に互いに離れて設けられた２以上の第３の第２導電型領域と、
    前記第３の第２導電型領域の前記第１主面側にそれぞれ電気的に接続され、前記素子周縁部における前記第１主面を部分的に覆う２以上の第１の導電層と、
    前記第３の第２導電型領域にそれぞれ電気的に接続されるとともに、絶縁層を介して前記第１の導電層の間の前記第１主面を覆うように、それぞれ隣り合う前記第１の導電層を覆う２以上の第２の導電層と、
    を備え、
    前記第１の第１導電型領域および前記第１の第２導電型領域の平面形状がストライプ状であり、前記第２の第１導電型領域および前記第２の第２導電型領域のいずれか一方の平面形状が正方形状または多角形状であることを特徴とする半導体装置。
  11. 前記第２の第１導電型領域および前記第２の第２導電型領域のいずれか一方の平面形状が格子状であることを特徴とする請求項１０に記載の半導体装置。
  12. 隣り合う前記第３の第２導電型領域の間隔が前記素子周縁部の終端へ向かうに連れて広
    くなることを特徴とする請求項１０または１１に記載の半導体装置。
  13. 前記第１の導電層の、当該第１の導電層が電気的に接続された前記第３の第２導電型領域に接続する前記第２の導電層よりも前記素子活性部側の部分の幅が前記素子周縁部の終端へ向かうに連れて広くなることを特徴とする請求項１０〜１２のいずれか一つに記載の半導体装置。
  14. 前記第２の導電層の幅が前記素子周縁部の終端へ向かうに連れて広くなることを特徴とする請求項１０〜１３のいずれか一つに記載の半導体装置。
  15. 前記第１の導電層および前記第２の導電層により、前記素子周縁部の前記第１主面側全体が覆われていることを特徴とする請求項１〜１４のいずれか一つに記載の半導体装置。
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