JP2002280555A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002280555A JP2002280555A JP2001074188A JP2001074188A JP2002280555A JP 2002280555 A JP2002280555 A JP 2002280555A JP 2001074188 A JP2001074188 A JP 2001074188A JP 2001074188 A JP2001074188 A JP 2001074188A JP 2002280555 A JP2002280555 A JP 2002280555A
- Authority
- JP
- Japan
- Prior art keywords
- type region
- conductivity type
- parallel
- region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 239000000758 substrate Substances 0.000 claims description 32
- 239000012535 impurity Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 42
- 230000002093 peripheral effect Effects 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 88
- 238000005192 partition Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 235000010724 Wisteria floribunda Nutrition 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- JHJNPOSPVGRIAN-SFHVURJKSA-N n-[3-[(1s)-1-[[6-(3,4-dimethoxyphenyl)pyrazin-2-yl]amino]ethyl]phenyl]-5-methylpyridine-3-carboxamide Chemical compound C1=C(OC)C(OC)=CC=C1C1=CN=CC(N[C@@H](C)C=2C=C(NC(=O)C=3C=C(C)C=NC=3)C=CC=2)=N1 JHJNPOSPVGRIAN-SFHVURJKSA-N 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】オン抵抗と耐圧とのトレードオフ関係を大幅に
改善する超接合半導体素子において、オフ時の漏れ電流
を低減すると共に、安定な耐圧を実現する周縁部構造を
提供する。 【解決手段】縦形ＭＯＳＦＥＴにおいて、第1の並列ｐ
ｎ構造の縦形ドリフト部１の周りで表面とドレイン層１
１との間に介在し、オン状態では非電路領域であってオ
フ状態では空乏化する耐圧構造部（素子外周部）２が、
縦形ｎ型領域２ａと縦形ｐ型領域２ｂとを交互に繰り返
して接合してなる第２の並列ｐｎ構造を備えている。更
に、この第２の平列ｐｎ構造の外周にｎ型領域４とｐ形
領域５を設けてオフ時の漏れ電流を低減する。
改善する超接合半導体素子において、オフ時の漏れ電流
を低減すると共に、安定な耐圧を実現する周縁部構造を
提供する。 【解決手段】縦形ＭＯＳＦＥＴにおいて、第1の並列ｐ
ｎ構造の縦形ドリフト部１の周りで表面とドレイン層１
１との間に介在し、オン状態では非電路領域であってオ
フ状態では空乏化する耐圧構造部（素子外周部）２が、
縦形ｎ型領域２ａと縦形ｐ型領域２ｂとを交互に繰り返
して接合してなる第２の並列ｐｎ構造を備えている。更
に、この第２の平列ｐｎ構造の外周にｎ型領域４とｐ形
領域５を設けてオフ時の漏れ電流を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、MOSFET(絶縁ゲー
ト型電界効果トランジスタ)、IGBT(絶縁ゲート型バイポ
ーラトランジスタ)、バイポーラトランジスタ等の能動
素子やダイオード等の受動素子に適用可能で高耐圧化と
大電流容量化が両立する縦型パワー半導体装置に関す
る。
ト型電界効果トランジスタ)、IGBT(絶縁ゲート型バイポ
ーラトランジスタ)、バイポーラトランジスタ等の能動
素子やダイオード等の受動素子に適用可能で高耐圧化と
大電流容量化が両立する縦型パワー半導体装置に関す
る。
【０００２】
【従来の技術】一般に半導体装置は、基板の片面のみに
電極部を持つ横型素子と、基板の両面に電極部を持つ縦
型素子とに大別できる。縦型素子は、オン時にドリフト
電流が流れる方向と、オフ時に逆バイアス電圧による空
乏層が延びる方向とが共に基板の厚み方向（縦方向）で
ある。図９は、通常のプレーナ型のnチャネル縦型MOSFE
Tの断面図である。この縦型MOSFETは、裏側のドレイン
電極１８が導電接触した低抵抗のｎ＋ドレイン層１１の
上に形成された高抵抗のｎ−ドレイン・ドリフト層１２
と、このドリフト層１２の表面層に選択的に形成された
チャネル拡散層としてのｐベース領域（ｐウエル）１３
と、そのｐベース領域１３内の表面側に選択的に形成さ
れた高不純物濃度のｎ＋ソース領域１４及びオーミック
コンタクトを確保するための高不純物濃度のｐ＋コンタ
クト領域１９と、ｐベース領域１３のうちｎ＋ソース領
域１４とドリフト層１２とに挟まれた表面上にゲート絶
縁膜１５を介して設けられたポリシリコン等のゲート電
極層１６と、ｎ＋ソース領域１４及びｐ＋コンタクト領
域１９の双方表面に導電接触するソース電極層１７とを
有している。
電極部を持つ横型素子と、基板の両面に電極部を持つ縦
型素子とに大別できる。縦型素子は、オン時にドリフト
電流が流れる方向と、オフ時に逆バイアス電圧による空
乏層が延びる方向とが共に基板の厚み方向（縦方向）で
ある。図９は、通常のプレーナ型のnチャネル縦型MOSFE
Tの断面図である。この縦型MOSFETは、裏側のドレイン
電極１８が導電接触した低抵抗のｎ＋ドレイン層１１の
上に形成された高抵抗のｎ−ドレイン・ドリフト層１２
と、このドリフト層１２の表面層に選択的に形成された
チャネル拡散層としてのｐベース領域（ｐウエル）１３
と、そのｐベース領域１３内の表面側に選択的に形成さ
れた高不純物濃度のｎ＋ソース領域１４及びオーミック
コンタクトを確保するための高不純物濃度のｐ＋コンタ
クト領域１９と、ｐベース領域１３のうちｎ＋ソース領
域１４とドリフト層１２とに挟まれた表面上にゲート絶
縁膜１５を介して設けられたポリシリコン等のゲート電
極層１６と、ｎ＋ソース領域１４及びｐ＋コンタクト領
域１９の双方表面に導電接触するソース電極層１７とを
有している。
【０００３】このような縦型素子において、高抵抗のn
−ドレイン・ドリフト層１２の部分は、MOSFETがオン状
態の時は縦方向にドリフト電流を流す領域として働き、
オフ状態の時はｐベース領域１３とのｐｎ接合から空乏
層が深さ方向へ拡張して空乏化し耐圧を高める働きをす
る。この高抵抗のn−ドレイン・ドリフト層１２の厚さ
（電流経路長）を薄く（短く）することは、オン状態で
はドリフト抵抗が低くなるのでMOSFETの実質的なオン抵
抗（ドレイン−ソース抵抗）を下げる効果に繋がるもの
の、オフ状態ではPベース領域１３とn−ドレイン・ドリ
フト層１２との間のpn接合から拡張するドレイン−ベー
ス間空乏層の拡張幅が狭くなるため、空乏電界強度がシ
リコンの最大（臨界）電界強度に速く達するので、ドレ
イン−ソース電圧が素子耐圧の設計値に達する前に、ブ
レークダウンが生じ、耐圧（ドレイン−ソース電圧）が
低下してしまう。逆に、ｎ−ドレイン・ドリフト層１２
を厚く形成すると、高耐圧化を図ることができるが、必
然的にオン抵抗が大きくなり、オン損失が増す。すなわ
ちオン抵抗（電流容量）と耐圧との間にはトレードオフ
関係がある。このトレードオフ関係は、ドリフト層を持
つIGBT、バイポーラトランジスタ、ダイオード等の半導
体素子においても同様に成立することが知られている。
また、この問題は、オン時にドリフト電流が流れる方向
と、オフ時の逆バイアスによる空乏層の延びる方向が異
なる横型半導体素子についても共通である。
−ドレイン・ドリフト層１２の部分は、MOSFETがオン状
態の時は縦方向にドリフト電流を流す領域として働き、
オフ状態の時はｐベース領域１３とのｐｎ接合から空乏
層が深さ方向へ拡張して空乏化し耐圧を高める働きをす
る。この高抵抗のn−ドレイン・ドリフト層１２の厚さ
（電流経路長）を薄く（短く）することは、オン状態で
はドリフト抵抗が低くなるのでMOSFETの実質的なオン抵
抗（ドレイン−ソース抵抗）を下げる効果に繋がるもの
の、オフ状態ではPベース領域１３とn−ドレイン・ドリ
フト層１２との間のpn接合から拡張するドレイン−ベー
ス間空乏層の拡張幅が狭くなるため、空乏電界強度がシ
リコンの最大（臨界）電界強度に速く達するので、ドレ
イン−ソース電圧が素子耐圧の設計値に達する前に、ブ
レークダウンが生じ、耐圧（ドレイン−ソース電圧）が
低下してしまう。逆に、ｎ−ドレイン・ドリフト層１２
を厚く形成すると、高耐圧化を図ることができるが、必
然的にオン抵抗が大きくなり、オン損失が増す。すなわ
ちオン抵抗（電流容量）と耐圧との間にはトレードオフ
関係がある。このトレードオフ関係は、ドリフト層を持
つIGBT、バイポーラトランジスタ、ダイオード等の半導
体素子においても同様に成立することが知られている。
また、この問題は、オン時にドリフト電流が流れる方向
と、オフ時の逆バイアスによる空乏層の延びる方向が異
なる横型半導体素子についても共通である。
【０００４】この問題に対する解決法として、縦型ドリ
フト部として不純物濃度を高めたn型の領域とp型の領域
とを交互に繰り返して多重接合した並列pn構造である半
導体装置が、EP0053854、USP5216275、USP5438215、特
開平9-266311号公報および特開平10-223896号公報など
において知られている。図１０は、 USP5216275に開示
された縦型ＭＯＳＦＥＴの一例を示す断面図である。図
９の半導体装置との構造上の違いは、ドレイン・ドリフ
ト部２２が一様・単一のｎ−導電型層（不純物拡散層）
ではなく、縦形層状のn型のドリフト電路領域２２ａと
縦形層状のp型の仕切領域２２ｂとを交互に繰り返して
多重接合した並列pn構造となっているところである。ｐ
ベース領域１３のウエル底にｐ型の仕切領域２２ｂが接
続し、相隣接するｐベース領域１３，１３のウエル端部
の間にｎ型のドリフト電路領域２２ａが接続している。
ドレイン・ドリフト部２２の並列pn構造の不純物濃度が
高くても、オフ状態では並列pn構造の縦方向に配向する
各pn接合から空乏層がその横方向双方に拡張し、ドリフ
ト部２２全体が早期に空乏化するため、高耐圧化を図る
ことができる。なお、このようなオン状態では電流を流
すとともに、オフ状態では空乏化する並列pn構造のドレ
イン部２２を備える半導体素子を、以下に超接合半導体
素子と称することとする。
フト部として不純物濃度を高めたn型の領域とp型の領域
とを交互に繰り返して多重接合した並列pn構造である半
導体装置が、EP0053854、USP5216275、USP5438215、特
開平9-266311号公報および特開平10-223896号公報など
において知られている。図１０は、 USP5216275に開示
された縦型ＭＯＳＦＥＴの一例を示す断面図である。図
９の半導体装置との構造上の違いは、ドレイン・ドリフ
ト部２２が一様・単一のｎ−導電型層（不純物拡散層）
ではなく、縦形層状のn型のドリフト電路領域２２ａと
縦形層状のp型の仕切領域２２ｂとを交互に繰り返して
多重接合した並列pn構造となっているところである。ｐ
ベース領域１３のウエル底にｐ型の仕切領域２２ｂが接
続し、相隣接するｐベース領域１３，１３のウエル端部
の間にｎ型のドリフト電路領域２２ａが接続している。
ドレイン・ドリフト部２２の並列pn構造の不純物濃度が
高くても、オフ状態では並列pn構造の縦方向に配向する
各pn接合から空乏層がその横方向双方に拡張し、ドリフ
ト部２２全体が早期に空乏化するため、高耐圧化を図る
ことができる。なお、このようなオン状態では電流を流
すとともに、オフ状態では空乏化する並列pn構造のドレ
イン部２２を備える半導体素子を、以下に超接合半導体
素子と称することとする。
【０００５】
【発明が解決しようとする課題】通常、耐圧構造におけ
るチャネルストッパ領域としては、ドリフト層と同じ導
電型が適用されるが、プロセスによっては逆の導電型が
形成されることがある。nチャネル縦型MOSFET(ドリフト
層はn型)の場合、チャネルストッパ領域にp型が形成さ
れることになる。このような場合、素子周縁部の空乏層
が最外周のp型領域に到達しないように、最外周のpベー
ス領域に接続するチャネルストッパ電極を活性領域側に
張り出させ、耐圧を安定化させている。ところが、素子
周縁部にp型領域とn型領域とからなる並列pn層を配置す
るnチャネル超接合MOSFETの場合においては、活性部のp
ベース領域に接続する並列pn層のp型領域がチャネルス
トッパ領域のp型領域に接続してしまうため、漏れ電流
が大きくなる問題がある。漏れ電流が増大すると、オフ
時の発生損失が増大するだけでなく、熱暴走により素子
を破壊する恐れがある。そこで、本発明の目的は、オン
抵抗と耐圧とのトレードオフ関係を大幅に改善する超接
合半導体素子において、オフ時の漏れ電流を低減すると
ともに、安定な耐圧を実現する周縁部構造を提供するこ
とにある。
るチャネルストッパ領域としては、ドリフト層と同じ導
電型が適用されるが、プロセスによっては逆の導電型が
形成されることがある。nチャネル縦型MOSFET(ドリフト
層はn型)の場合、チャネルストッパ領域にp型が形成さ
れることになる。このような場合、素子周縁部の空乏層
が最外周のp型領域に到達しないように、最外周のpベー
ス領域に接続するチャネルストッパ電極を活性領域側に
張り出させ、耐圧を安定化させている。ところが、素子
周縁部にp型領域とn型領域とからなる並列pn層を配置す
るnチャネル超接合MOSFETの場合においては、活性部のp
ベース領域に接続する並列pn層のp型領域がチャネルス
トッパ領域のp型領域に接続してしまうため、漏れ電流
が大きくなる問題がある。漏れ電流が増大すると、オフ
時の発生損失が増大するだけでなく、熱暴走により素子
を破壊する恐れがある。そこで、本発明の目的は、オン
抵抗と耐圧とのトレードオフ関係を大幅に改善する超接
合半導体素子において、オフ時の漏れ電流を低減すると
ともに、安定な耐圧を実現する周縁部構造を提供するこ
とにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、基板の第1主面側に形成された活性部と、基板の第
２主面側に形成された第１導電型の低抵抗層と、前記活
性部と前記抵抗層との間に介在する縦形ドリフト部とを
有し、該縦形ドリフト部が前記基板の厚み方向に配向す
る縦形第１導電型領域と前記基板の厚み方向に配向する
縦形第2導電型領域とを交互に繰り返して接合してなる
第1の並列p n構造とを備える半導体装置において、前記
縦形ドリフト部の周りで前記第1主面と前記低抵抗層と
の間に介在する耐圧構造部が、前記基板の厚み方向に配
向する縦形第1導電型領域と前記基板の厚み方向に配向
する縦形第2導電型領域とを交互に繰り返して接合して
なる第２の並列p n構造と、該第２の並列ｐｎ構造の外
周に配置した第1導電型領域と、第1導電型領域の外周に
配置した第2導電型領域とを有するものとする。第2導電
型領域が第1導電型領域により第２の並列pn構造の第2導
電型領域から分離されているものとする。また、第1導
電型領域が並列pn構造の下方に形成されている低抵抗層
と接続しているものとする。
に、基板の第1主面側に形成された活性部と、基板の第
２主面側に形成された第１導電型の低抵抗層と、前記活
性部と前記抵抗層との間に介在する縦形ドリフト部とを
有し、該縦形ドリフト部が前記基板の厚み方向に配向す
る縦形第１導電型領域と前記基板の厚み方向に配向する
縦形第2導電型領域とを交互に繰り返して接合してなる
第1の並列p n構造とを備える半導体装置において、前記
縦形ドリフト部の周りで前記第1主面と前記低抵抗層と
の間に介在する耐圧構造部が、前記基板の厚み方向に配
向する縦形第1導電型領域と前記基板の厚み方向に配向
する縦形第2導電型領域とを交互に繰り返して接合して
なる第２の並列p n構造と、該第２の並列ｐｎ構造の外
周に配置した第1導電型領域と、第1導電型領域の外周に
配置した第2導電型領域とを有するものとする。第2導電
型領域が第1導電型領域により第２の並列pn構造の第2導
電型領域から分離されているものとする。また、第1導
電型領域が並列pn構造の下方に形成されている低抵抗層
と接続しているものとする。
【０００７】第2導電型領域と並列pn構造の第2導電型領
域とが第1導電型領域で分離されることにより、逆バイ
アス印可時に発生する漏れ電流経路を遮断することがで
きるので、漏れ電流を低減できる。また、第1導電型領
域が並列pn構造の下方に形成されている低抵抗層と連続
していることにより、耐圧を安定化させることができ
る。第2導電型領域と電気的に接続した電極が絶縁膜を
介して第1導電型領域上に配置されているものとする。
望ましくは電極が絶縁膜を介して少なくとも第2の並列p
n構造の一部上に配置されているものとする。このよう
な電極を設けることにより、逆バイアス印可時の空乏層
が最外周の第2導電型領域に達することがないので、耐
圧の信頼性が向上する。
域とが第1導電型領域で分離されることにより、逆バイ
アス印可時に発生する漏れ電流経路を遮断することがで
きるので、漏れ電流を低減できる。また、第1導電型領
域が並列pn構造の下方に形成されている低抵抗層と連続
していることにより、耐圧を安定化させることができ
る。第2導電型領域と電気的に接続した電極が絶縁膜を
介して第1導電型領域上に配置されているものとする。
望ましくは電極が絶縁膜を介して少なくとも第2の並列p
n構造の一部上に配置されているものとする。このよう
な電極を設けることにより、逆バイアス印可時の空乏層
が最外周の第2導電型領域に達することがないので、耐
圧の信頼性が向上する。
【０００８】第２の並列ｐｎ構造のｐｎ繰り返しピッチ
が第1の並列pn構造のｐｎ繰り返しピッチよりも狭くす
る。第1及び第2の部分の並列pn構造が平面的にストライ
プ状であり、第1の部分のストライプの方向に対し、第2
の部分のストライプの方向が概ね垂直、あるいは概ね平
行に配置されているものとする。平面的にストライプ状
である並列pn構造の第1及び第2の部分との配置関係は垂
直でも平行であってもよく、第2導電型領域と第2の部分
の並列pn構造の第2導電型領域が第1導電型領域で分離さ
れていればよい。
が第1の並列pn構造のｐｎ繰り返しピッチよりも狭くす
る。第1及び第2の部分の並列pn構造が平面的にストライ
プ状であり、第1の部分のストライプの方向に対し、第2
の部分のストライプの方向が概ね垂直、あるいは概ね平
行に配置されているものとする。平面的にストライプ状
である並列pn構造の第1及び第2の部分との配置関係は垂
直でも平行であってもよく、第2導電型領域と第2の部分
の並列pn構造の第2導電型領域が第1導電型領域で分離さ
れていればよい。
【０００９】第1と第2の主面と、第1と第2の主面間に低
抵抗層と、第1導電型領域と第2導電型領域とを交互に配
置した並列pn構造とを備える半導体装置において、並列
pn構造の外側に配置した第1導電型と第2導電型の不純物
の両方をドープした高抵抗領域と、高抵抗領域の外周に
配置した第1導電型領域と、第1導電型領域の外周に配置
した第2導型領域とを有し、第2導電型領域が第1導電型
領域により高抵抗領域から分離されているものとする。
抵抗層と、第1導電型領域と第2導電型領域とを交互に配
置した並列pn構造とを備える半導体装置において、並列
pn構造の外側に配置した第1導電型と第2導電型の不純物
の両方をドープした高抵抗領域と、高抵抗領域の外周に
配置した第1導電型領域と、第1導電型領域の外周に配置
した第2導型領域とを有し、第2導電型領域が第1導電型
領域により高抵抗領域から分離されているものとする。
【００１０】この場合においても、第2導電型領域と高
抵抗領域が第1導電型領域で分離されることにより、逆
バイアス印可時に発生する漏れ電流経路を遮断すること
ができるので、漏れ電流を低減できる。
抵抗領域が第1導電型領域で分離されることにより、逆
バイアス印可時に発生する漏れ電流経路を遮断すること
ができるので、漏れ電流を低減できる。
【００１１】
【発明の実施の形態】以下に本発明の実施例を添付図面
に基づいて説明する。なお、以下でｎ又はｐを冠記した
層や領域は、それぞれ電子又は正孔を多数キャリアとす
る層や領域を意味する。また、上付き文字＋は比較的高
不純物濃度、上付き文字−は比較的低不純物濃度を意味
する。 ［実施例１］図１は、本発明の縦型MOSFETのチップを示
す概略図で方形のチップを４等分した角部を示す部分平
面図である。理解を容易にするために、並列p n層(点
線)とガードリング３及び最外周のp型領域(実線)のみを
示している。図２は、図１中のＡ−Ａ線に沿って切断し
た部分を示す断面図である。図３は、図１中のＢ−Ｂ線
に沿って切断した部分を示す断面図である。本例のｎチ
ャネル縦形ＭＯＳＦＥＴは、裏側のドレイン電極１８が
導電接触した低抵抗のｎ＋ドレイン層（ドレイン・コン
タクト層）１１の上に形成された第１の並列ｐｎ構造の
ドレイン・ドリフト部１と、このドリフト部１の表面側
に選択的に環状又はストライプ状のセルとして形成され
た不純物高濃度のｐベース領域（ｐウエル）１３と、そ
のｐベース領域１３内の表面側に選択的に形成された不
純物高濃度のｎ＋ソース領域１４と、基板表面上にゲー
ト絶縁膜１５を介して設けられたポリシリコン等のゲー
ト電極層１６と、層間絶縁膜２２に開けたコンタクト孔
を介してｐベース領域１３のｐ＋コンタクト領域１９及
びｎ＋ソース領域１４の双方に導電接触するソース電極
１７とを有している。ウエル状のｐベース領域１３の中
にｎ＋ソース領域１４が浅く形成されており、２重拡散
型ＭＯＳ部を構成している。
に基づいて説明する。なお、以下でｎ又はｐを冠記した
層や領域は、それぞれ電子又は正孔を多数キャリアとす
る層や領域を意味する。また、上付き文字＋は比較的高
不純物濃度、上付き文字−は比較的低不純物濃度を意味
する。 ［実施例１］図１は、本発明の縦型MOSFETのチップを示
す概略図で方形のチップを４等分した角部を示す部分平
面図である。理解を容易にするために、並列p n層(点
線)とガードリング３及び最外周のp型領域(実線)のみを
示している。図２は、図１中のＡ−Ａ線に沿って切断し
た部分を示す断面図である。図３は、図１中のＢ−Ｂ線
に沿って切断した部分を示す断面図である。本例のｎチ
ャネル縦形ＭＯＳＦＥＴは、裏側のドレイン電極１８が
導電接触した低抵抗のｎ＋ドレイン層（ドレイン・コン
タクト層）１１の上に形成された第１の並列ｐｎ構造の
ドレイン・ドリフト部１と、このドリフト部１の表面側
に選択的に環状又はストライプ状のセルとして形成され
た不純物高濃度のｐベース領域（ｐウエル）１３と、そ
のｐベース領域１３内の表面側に選択的に形成された不
純物高濃度のｎ＋ソース領域１４と、基板表面上にゲー
ト絶縁膜１５を介して設けられたポリシリコン等のゲー
ト電極層１６と、層間絶縁膜２２に開けたコンタクト孔
を介してｐベース領域１３のｐ＋コンタクト領域１９及
びｎ＋ソース領域１４の双方に導電接触するソース電極
１７とを有している。ウエル状のｐベース領域１３の中
にｎ＋ソース領域１４が浅く形成されており、２重拡散
型ＭＯＳ部を構成している。
【００１２】このドレイン・ドリフト部１は、ｎ＋ドレ
イン層１１のサブストレートの上にｎ型のエピタキシャ
ル成長層を幾層も積み増した厚い積層として形成されて
おり、基板の厚み方向に層状縦形のｎ型ドリフト電路領
域1ａと基板の厚み方向に層状縦形のｐ型仕切領域1ｂと
を交互に繰り返して多重接合した構造である。本例で
は、ｎ型のドリフト電路領域1ａは、隣接するｐベース
領域１３のウエル端部間に位置し、その上端が基板表面
に達し、その下端がｎ＋ドレイン層１１に接している。
また、ｐ型の仕切領域1ｂは、その上端がｐベース領域
１３のウエル両端部を除くウエル底に接し、その下端が
ｎ＋ドレイン層１１に接している。本例は耐圧が６００
Ｖクラスのものであり、ドリフト電路領域1ａとｐ型の
仕切領域1ｂの層厚は各６μｍで、深さは約４０μｍで
ある。それぞれの不純物濃度は３．０×１０15ｃｍ−３
である。
イン層１１のサブストレートの上にｎ型のエピタキシャ
ル成長層を幾層も積み増した厚い積層として形成されて
おり、基板の厚み方向に層状縦形のｎ型ドリフト電路領
域1ａと基板の厚み方向に層状縦形のｐ型仕切領域1ｂと
を交互に繰り返して多重接合した構造である。本例で
は、ｎ型のドリフト電路領域1ａは、隣接するｐベース
領域１３のウエル端部間に位置し、その上端が基板表面
に達し、その下端がｎ＋ドレイン層１１に接している。
また、ｐ型の仕切領域1ｂは、その上端がｐベース領域
１３のウエル両端部を除くウエル底に接し、その下端が
ｎ＋ドレイン層１１に接している。本例は耐圧が６００
Ｖクラスのものであり、ドリフト電路領域1ａとｐ型の
仕切領域1ｂの層厚は各６μｍで、深さは約４０μｍで
ある。それぞれの不純物濃度は３．０×１０15ｃｍ−３
である。
【００１３】図１に示すように、チップ平面に主体的に
占めるドリフト部１の周りで、基板表面とｎ＋ドレイン
層１１との間には、オン状態では概ね非電路領域であっ
てオフ状態では空乏化する耐圧構造部（素子外周部）６
が形成されている。この耐圧構造部６は、基板の厚さ方
向に配向する層状の縦形ｎ型領域2ａと、基板の厚さ方
向に配向する層状の縦形ｐ型領域2ｂとを交互に繰り返
して多重接合して成る第２の並列ｐｎ構造２となってい
る。ドリフト部１の第１の並列ｐｎ構造と耐圧構造部６
の第２の並列ｐｎ構造２とは平行に配置されている。即
ち、ドリフト部１の第１の並列ｐｎ構造の層面と耐圧構
造部６の第２の並列ｐｎ構造２とは層面が相平行し、そ
れらの境界部分では互いに逆導電型の領域となって、ｐ
ｎ繰り返しが連続している。図２に示すように、耐圧構
造部６の第２の並列ｐｎ構造２におけるｐｎ繰り返し端
面とドリフト部１の第１の並列ｐｎ構造におけるｐｎ繰
り返し端面とが接続している。本例では、耐圧構造部６
の第２の並列ｐｎ構造２におけるｐｎ繰り返しピッチは
ドリフト部１の第１の並列ｐｎ構造におけるｐｎ繰り返
しピッチと同じであり、ｐベース領域１３のウエル端部
迄（図２に点線で示す）がドリフト部１の第１の並列ｐ
ｎ構造であり、 ｐベース領域１３の周縁部側が耐圧構
造部６の第２の並列ｐｎ構造２である。このため、ドリ
フト部１の第１の並列ｐｎ構造と耐圧構造部６の第２の
並列ｐｎ構造２の各部の幅、深さ、不純物濃度は同じで
ある。なお、耐圧構造部６の表面上には、表面保護及び
安定化のために、熱酸化膜又は燐シリカガラス（ＰＳ
Ｇ）からなる厚い酸化膜（絶縁膜）２０が成膜されてい
る。耐圧構造部６の外側には、基板の厚み方向に配向し
比較的厚い層厚のn型領域４が配置されている。このｎ
型領域４はp型領域５を介してドレイン電圧と同電位の
周縁電極２１に電気的に接続している。n型領域４が裏
面側のｎ＋ドレイン層１１に接続しており、そのn型領
域４の表面の一部領域にp型領域５が形成されている。
占めるドリフト部１の周りで、基板表面とｎ＋ドレイン
層１１との間には、オン状態では概ね非電路領域であっ
てオフ状態では空乏化する耐圧構造部（素子外周部）６
が形成されている。この耐圧構造部６は、基板の厚さ方
向に配向する層状の縦形ｎ型領域2ａと、基板の厚さ方
向に配向する層状の縦形ｐ型領域2ｂとを交互に繰り返
して多重接合して成る第２の並列ｐｎ構造２となってい
る。ドリフト部１の第１の並列ｐｎ構造と耐圧構造部６
の第２の並列ｐｎ構造２とは平行に配置されている。即
ち、ドリフト部１の第１の並列ｐｎ構造の層面と耐圧構
造部６の第２の並列ｐｎ構造２とは層面が相平行し、そ
れらの境界部分では互いに逆導電型の領域となって、ｐ
ｎ繰り返しが連続している。図２に示すように、耐圧構
造部６の第２の並列ｐｎ構造２におけるｐｎ繰り返し端
面とドリフト部１の第１の並列ｐｎ構造におけるｐｎ繰
り返し端面とが接続している。本例では、耐圧構造部６
の第２の並列ｐｎ構造２におけるｐｎ繰り返しピッチは
ドリフト部１の第１の並列ｐｎ構造におけるｐｎ繰り返
しピッチと同じであり、ｐベース領域１３のウエル端部
迄（図２に点線で示す）がドリフト部１の第１の並列ｐ
ｎ構造であり、 ｐベース領域１３の周縁部側が耐圧構
造部６の第２の並列ｐｎ構造２である。このため、ドリ
フト部１の第１の並列ｐｎ構造と耐圧構造部６の第２の
並列ｐｎ構造２の各部の幅、深さ、不純物濃度は同じで
ある。なお、耐圧構造部６の表面上には、表面保護及び
安定化のために、熱酸化膜又は燐シリカガラス（ＰＳ
Ｇ）からなる厚い酸化膜（絶縁膜）２０が成膜されてい
る。耐圧構造部６の外側には、基板の厚み方向に配向し
比較的厚い層厚のn型領域４が配置されている。このｎ
型領域４はp型領域５を介してドレイン電圧と同電位の
周縁電極２１に電気的に接続している。n型領域４が裏
面側のｎ＋ドレイン層１１に接続しており、そのn型領
域４の表面の一部領域にp型領域５が形成されている。
【００１４】pベース領域１３の拡散深さ３．０μｍ、
表面不純物濃度３．０×１０17cm−３、n+ソース領域１
４の拡散深さ１．０μｍ、表面不純物濃度３．０×１０
20cm−３、n+ドレイン層１１の不純物濃度２．０×１０
18cm−３、 厚さ３００μｍ、最外周p型領域５の拡散深
さ３．０μｍ、表面不純物濃度３．０×１０17cm−３、
外周部n型領域４の幅５０．０μｍ (表面での幅２０μ
ｍ) 不純物濃度６．０×１０15cm−３である。なお、並
列p n層の繰り返しピッチはドレイン・ドリフト部１、
耐圧構造部６とも12mmである。次に本例の動作について
説明する。ゲート電極層１６に所定の正の電位を印加す
ると、ｎチャネル型ＭＯＳＦＥＴはオン状態となり、ゲ
ート電極層１６直下のｐベース領域１３の表面に誘起さ
れる反転層を介して、ソース領域１４からチャネル領域
（ｎ型表面ドリフト領域）１ａａに電子が注入され、そ
の注入された電子がドリフト電路領域1ａを通ってｎ＋
ドレイン層１１に達し、ドレイン電極１８とソース電極
１７との間が導通する。
表面不純物濃度３．０×１０17cm−３、n+ソース領域１
４の拡散深さ１．０μｍ、表面不純物濃度３．０×１０
20cm−３、n+ドレイン層１１の不純物濃度２．０×１０
18cm−３、 厚さ３００μｍ、最外周p型領域５の拡散深
さ３．０μｍ、表面不純物濃度３．０×１０17cm−３、
外周部n型領域４の幅５０．０μｍ (表面での幅２０μ
ｍ) 不純物濃度６．０×１０15cm−３である。なお、並
列p n層の繰り返しピッチはドレイン・ドリフト部１、
耐圧構造部６とも12mmである。次に本例の動作について
説明する。ゲート電極層１６に所定の正の電位を印加す
ると、ｎチャネル型ＭＯＳＦＥＴはオン状態となり、ゲ
ート電極層１６直下のｐベース領域１３の表面に誘起さ
れる反転層を介して、ソース領域１４からチャネル領域
（ｎ型表面ドリフト領域）１ａａに電子が注入され、そ
の注入された電子がドリフト電路領域1ａを通ってｎ＋
ドレイン層１１に達し、ドレイン電極１８とソース電極
１７との間が導通する。
【００１５】ゲート電極層１６への正の電位を取り去る
と、ＭＯＳＦＥＴはオフ状態となり、ｐベース領域１３
の表面に誘起される反転層が消滅し、ドレイン電極１８
とソース電極１７との間が遮断する。更に、このオフ状
態の際、逆バイアス電圧（ソース・ドレイン間電圧）が
大きいと、ｐベース領域１３とチャネル領域１ａａとの
間のｐｎ接合からそれぞれｐベース領域１３とチャネル
領域１ａａに空乏層が拡張して空乏化すると共に、ドリ
フト部１の各仕切領域1ｂはｐベース領域１３を介して
ソース電極１７に電気的に接続し、ドリフト部１の各ド
リフト電路領域1ａはｎ＋ドレイン層１１を介してドレ
イン電極１８に電気的に接続しているため、仕切領域1
ｂとドリフト電路領域1ａとの間のｐｎ接合からの空乏
層が仕切領域1ｂとドリフト電路領域1ａの双方に拡張す
るので、ドリフト部１の空乏化が早まる。従って、ドリ
フト部１の高耐圧化が十分確保されているので、ドリフ
ト部１の不純物濃度を高く設定でき、大電流容量化も確
保できる。
と、ＭＯＳＦＥＴはオフ状態となり、ｐベース領域１３
の表面に誘起される反転層が消滅し、ドレイン電極１８
とソース電極１７との間が遮断する。更に、このオフ状
態の際、逆バイアス電圧（ソース・ドレイン間電圧）が
大きいと、ｐベース領域１３とチャネル領域１ａａとの
間のｐｎ接合からそれぞれｐベース領域１３とチャネル
領域１ａａに空乏層が拡張して空乏化すると共に、ドリ
フト部１の各仕切領域1ｂはｐベース領域１３を介して
ソース電極１７に電気的に接続し、ドリフト部１の各ド
リフト電路領域1ａはｎ＋ドレイン層１１を介してドレ
イン電極１８に電気的に接続しているため、仕切領域1
ｂとドリフト電路領域1ａとの間のｐｎ接合からの空乏
層が仕切領域1ｂとドリフト電路領域1ａの双方に拡張す
るので、ドリフト部１の空乏化が早まる。従って、ドリ
フト部１の高耐圧化が十分確保されているので、ドリフ
ト部１の不純物濃度を高く設定でき、大電流容量化も確
保できる。
【００１６】ここで、本例のドリフト部１の周りの耐圧
構造部６には第２の並列ｐｎ構造２が形成されている。
この第２の並列ｐｎ構造２の中で幾つかのｐ型領域2ｂ
は、ｐベース領域１３を介してソース電極１７に電気的
に接続し、また各ｎ型領域2ａはｎ＋ドレイン層１１を
介してドレイン電極１８に電気的に接続しているため、
耐圧構造部６のｐｎ接合から拡張した空乏層によって、
基板厚み全長に亘り概ね空乏化される。このため、表面
ガードリング構造やフイールドプレート構造のように耐
圧構造部６の表面側を空乏化させるだけでなく、外周部
や基板深部までも空乏化させることができるので、耐圧
構造部６の電界強度を大幅緩和でき、高耐圧を確保でき
る。それ故、超接合半導体素子の高耐圧化を実現でき
る。
構造部６には第２の並列ｐｎ構造２が形成されている。
この第２の並列ｐｎ構造２の中で幾つかのｐ型領域2ｂ
は、ｐベース領域１３を介してソース電極１７に電気的
に接続し、また各ｎ型領域2ａはｎ＋ドレイン層１１を
介してドレイン電極１８に電気的に接続しているため、
耐圧構造部６のｐｎ接合から拡張した空乏層によって、
基板厚み全長に亘り概ね空乏化される。このため、表面
ガードリング構造やフイールドプレート構造のように耐
圧構造部６の表面側を空乏化させるだけでなく、外周部
や基板深部までも空乏化させることができるので、耐圧
構造部６の電界強度を大幅緩和でき、高耐圧を確保でき
る。それ故、超接合半導体素子の高耐圧化を実現でき
る。
【００１７】特に、本例では、耐圧構造部６に更にガー
ドリング部３を設けているので耐圧信頼性が高い。即
ち、耐圧構造部６の表面側にはドリフト部１を取り囲む
ように多重のｐ型のガードリング３が巡らされている。
このガードリング３は耐圧構造部６の第２の並列ｐｎ構
造２の多数のｐ型領域２ｂを電気的に接続するものであ
る。そして、このガードリング３の不純物濃度はｐ型領
域２ｂの不純物濃度よりも高い。ゲートをソースにショ
ートし、ドレイン電位を正に高めていくと、ドリフト部
１の並列ｐｎ構造が空乏化すると共に、ドリフト部１か
ら耐圧構造部６へと空乏層が拡張する。ここで、ガード
リング３がない場合、耐圧構造部６の第２の並列ｐｎ構
造２のうち、一端がｐベース領域１３に直接接続してい
るｐ型領域２ｂではｙ方向に空乏層が拡張するものの、
一端がｐベース領域１３に直接接続していないｘ方向で
は比較的高濃度のｎ型領域の為、空乏層が充分に拡張す
る前に、活性部と耐圧構造部境界の並列ｐｎ層のｐｎ接
合で臨界電界に達してしまう。それ故、高耐圧を得るこ
とができない。
ドリング部３を設けているので耐圧信頼性が高い。即
ち、耐圧構造部６の表面側にはドリフト部１を取り囲む
ように多重のｐ型のガードリング３が巡らされている。
このガードリング３は耐圧構造部６の第２の並列ｐｎ構
造２の多数のｐ型領域２ｂを電気的に接続するものであ
る。そして、このガードリング３の不純物濃度はｐ型領
域２ｂの不純物濃度よりも高い。ゲートをソースにショ
ートし、ドレイン電位を正に高めていくと、ドリフト部
１の並列ｐｎ構造が空乏化すると共に、ドリフト部１か
ら耐圧構造部６へと空乏層が拡張する。ここで、ガード
リング３がない場合、耐圧構造部６の第２の並列ｐｎ構
造２のうち、一端がｐベース領域１３に直接接続してい
るｐ型領域２ｂではｙ方向に空乏層が拡張するものの、
一端がｐベース領域１３に直接接続していないｘ方向で
は比較的高濃度のｎ型領域の為、空乏層が充分に拡張す
る前に、活性部と耐圧構造部境界の並列ｐｎ層のｐｎ接
合で臨界電界に達してしまう。それ故、高耐圧を得るこ
とができない。
【００１８】ところが、本例では、一端がｐベース領域
１３に直接接続していないｐ型領域２ｂ（耐圧構造部６
のｘ方向）はガードリング３を介して一端がｐベース領
域１３に直接接続しているｐ型領域２ｂ（耐圧構造部６
のｙ方向）に電気的に接続されているため、ｙ方向の活
性部からのガードリングの距離に応じた電位が、ｘ方向
の表面に分布することになるので、ｘ方向の活性部と耐
圧構造部境界の並列ｐｎ層の電界が緩和されることにな
り、空乏層がｘ方向へ拡張する。従って、高耐圧化を図
ることができる。このガードリング３による耐圧構造は
並列ｐｎ構造の幅に関係なく設計できるので、高耐圧化
と共に低抵抗化が可能である。
１３に直接接続していないｐ型領域２ｂ（耐圧構造部６
のｘ方向）はガードリング３を介して一端がｐベース領
域１３に直接接続しているｐ型領域２ｂ（耐圧構造部６
のｙ方向）に電気的に接続されているため、ｙ方向の活
性部からのガードリングの距離に応じた電位が、ｘ方向
の表面に分布することになるので、ｘ方向の活性部と耐
圧構造部境界の並列ｐｎ層の電界が緩和されることにな
り、空乏層がｘ方向へ拡張する。従って、高耐圧化を図
ることができる。このガードリング３による耐圧構造は
並列ｐｎ構造の幅に関係なく設計できるので、高耐圧化
と共に低抵抗化が可能である。
【００１９】本例ではまた、ガードリング３の不純物濃
度がｐ型領域２ｂの不純物濃度よりも高くなっているた
め、ｐ型領域２ｂの空乏化と共に、ガードリング３も空
乏化して均圧リングとして作用しなくなるということは
ない。耐圧構造部６のｐｎ繰り返し端面がドリフト部１
のｐｎ繰り返し端面に接続しているため、耐圧構造部６
の空乏化率は高い。従って、ドリフト部１に第１の並列
ｐｎ構造を採用した超接合半導体素子にあっても。その
周りの耐圧構造部６の耐圧が第２の並列ｐｎ構造２によ
って十分に保証されることになるため、ドリフト部１の
第１の並列ｐｎ構造の最適化が容易で、超接合半導体素
子の設計自由度が高まり、超接合半導体素子を実用化で
きる。
度がｐ型領域２ｂの不純物濃度よりも高くなっているた
め、ｐ型領域２ｂの空乏化と共に、ガードリング３も空
乏化して均圧リングとして作用しなくなるということは
ない。耐圧構造部６のｐｎ繰り返し端面がドリフト部１
のｐｎ繰り返し端面に接続しているため、耐圧構造部６
の空乏化率は高い。従って、ドリフト部１に第１の並列
ｐｎ構造を採用した超接合半導体素子にあっても。その
周りの耐圧構造部６の耐圧が第２の並列ｐｎ構造２によ
って十分に保証されることになるため、ドリフト部１の
第１の並列ｐｎ構造の最適化が容易で、超接合半導体素
子の設計自由度が高まり、超接合半導体素子を実用化で
きる。
【００２０】本例ではまた、最外周のp型領域５と並列p
n層のp型領域２ｂとが接続している場合(図2,3におい
て、表面側にn型領域４が形成されず、最外周p型領域５
が並列p n層のp型領域２ｂに接続している場合)、ゲー
ト電極をソース電極にショートし、ドレイン電極に正の
電圧を印加していくと、耐圧構造部におけるy方向の空
乏層が並列p n層の横方向(x方向)に広がり始める。この
時、空乏化しない並列p n層のp型領域２ｂと最外周のp
型領域５は等電位であるため、側面に形成されるp n接
合が降伏しない限り漏れ電流は低く抑えられる。ドレイ
ン電圧を上げていくと、側面に形成されるp n接合が降
伏するため、漏れ電流はドレイン電圧の増加に伴い増加
する。さらにドレイン電圧を上げていくと、並列p n層
が完全に空乏化するため漏れ電流は飽和するが、大きな
漏れ電流のためオフ時における発生損失が大きくなって
しまう。一方、最外周のp型領域５と素子周縁部（耐圧
構造部）の並列p n層のp型領域２ｂとを分離するn型領
域４がある場合、n型領域４が完全に空乏化しなけれ
ば、漏れ電流の電流経路が遮断されるため漏れ電流は低
く抑えることが可能となる。
n層のp型領域２ｂとが接続している場合(図2,3におい
て、表面側にn型領域４が形成されず、最外周p型領域５
が並列p n層のp型領域２ｂに接続している場合)、ゲー
ト電極をソース電極にショートし、ドレイン電極に正の
電圧を印加していくと、耐圧構造部におけるy方向の空
乏層が並列p n層の横方向(x方向)に広がり始める。この
時、空乏化しない並列p n層のp型領域２ｂと最外周のp
型領域５は等電位であるため、側面に形成されるp n接
合が降伏しない限り漏れ電流は低く抑えられる。ドレイ
ン電圧を上げていくと、側面に形成されるp n接合が降
伏するため、漏れ電流はドレイン電圧の増加に伴い増加
する。さらにドレイン電圧を上げていくと、並列p n層
が完全に空乏化するため漏れ電流は飽和するが、大きな
漏れ電流のためオフ時における発生損失が大きくなって
しまう。一方、最外周のp型領域５と素子周縁部（耐圧
構造部）の並列p n層のp型領域２ｂとを分離するn型領
域４がある場合、n型領域４が完全に空乏化しなけれ
ば、漏れ電流の電流経路が遮断されるため漏れ電流は低
く抑えることが可能となる。
【００２１】さらに、p型領域５に接続するAl-Si, Alな
どの周縁電極２１が絶縁膜２０を介してn型領域４と耐
圧構造部の第２の並列p n構造２の層上に配置されてい
れば、n型領域４により分離されたp型領域５は、ドレイ
ン電位とほぼ同電位であるため、空乏層はこの電極端よ
り外周側に広がり難く、n型領域４がパンチスルーする
のを防げると共に、最外周部の電位を固定できるので耐
圧を安定化できる。なお、本例では耐圧構造にガードリ
ング３を用いているが、フィールドプレート構造でもリ
サーフ構造でもこれらの併用であっても構わない。な
お、耐圧クラスを変更する場合、各並列p n構造の深さ
方向の長さを耐圧クラスに応じた長さに変更すれば良
い。例えば９００Ｖクラスの場合、６０．０μｍ程度で
あれば良い。
どの周縁電極２１が絶縁膜２０を介してn型領域４と耐
圧構造部の第２の並列p n構造２の層上に配置されてい
れば、n型領域４により分離されたp型領域５は、ドレイ
ン電位とほぼ同電位であるため、空乏層はこの電極端よ
り外周側に広がり難く、n型領域４がパンチスルーする
のを防げると共に、最外周部の電位を固定できるので耐
圧を安定化できる。なお、本例では耐圧構造にガードリ
ング３を用いているが、フィールドプレート構造でもリ
サーフ構造でもこれらの併用であっても構わない。な
お、耐圧クラスを変更する場合、各並列p n構造の深さ
方向の長さを耐圧クラスに応じた長さに変更すれば良
い。例えば９００Ｖクラスの場合、６０．０μｍ程度で
あれば良い。
【００２２】［実施例２］図４，５は、本発明の実施例
２に係る縦形ＭＯＳＦＥＴにおけるチップの断面図であ
る。図４は、図１中のＡ−Ａ線に沿って切断した部分に
相当し、図２に対応している。図５は、図１中のＢ−Ｂ
線に沿って切断した部分に相当し、図３に対応してい
る。本例の実施例１との構造上の違いは、ｎ型領域４ａ
が基板の表面側のみに形成されている点である。基板の
表面側に形成されたn型領域４ａは、x,ｙ方向とも並列p
n層２のn型領域２ａと接続されており、この部分のn型
領域４ａが空乏化しなければ、ドレイン電位を保持する
ため実施例1と同様の効果が得られる。
２に係る縦形ＭＯＳＦＥＴにおけるチップの断面図であ
る。図４は、図１中のＡ−Ａ線に沿って切断した部分に
相当し、図２に対応している。図５は、図１中のＢ−Ｂ
線に沿って切断した部分に相当し、図３に対応してい
る。本例の実施例１との構造上の違いは、ｎ型領域４ａ
が基板の表面側のみに形成されている点である。基板の
表面側に形成されたn型領域４ａは、x,ｙ方向とも並列p
n層２のn型領域２ａと接続されており、この部分のn型
領域４ａが空乏化しなければ、ドレイン電位を保持する
ため実施例1と同様の効果が得られる。
【００２３】［実施例３］図6は、本発明の実施例３に
係る縦形ＭＯＳＦＥＴにおけるチップを示す概略図で方
形のチップを４等分した角部を示す部分平面図である。
図６は、図１に対応している。図６は、素子周縁部の耐
圧構造部６にドリフト部１の並列pｎ構造のピッチより
狭いストライプ状の第２の並列p n構造２を配置した場
合であり、ドリフト部１の並列p n構造に対し耐圧構造
部６の第２の並列p n構造２を平行に配置している。ド
リフト部１の並列ｐｎ構造のストライプに対し耐圧構造
部６の第２の並列pn構造２のピッチを狭くすることによ
り、単位面積当たりの空乏層は拡がり易く、高耐圧化が
容易となる。この場合においても、y方向に形成される
漏れ電流経路をn型領域４によって遮断しているので、
漏れ電流を低く抑えることができる。なお、耐圧構造部
における第２の並列p n構造２のn型領域２ａ及びp型領
域２ｂの幅は３．０μｍ、不純物濃度３．０×１０14cm
−３であり、ドリフト部１の不純物濃度より低くしてい
る。この場合に、ピッチを同じくして不純物濃度だけを
低くしてもよい。
係る縦形ＭＯＳＦＥＴにおけるチップを示す概略図で方
形のチップを４等分した角部を示す部分平面図である。
図６は、図１に対応している。図６は、素子周縁部の耐
圧構造部６にドリフト部１の並列pｎ構造のピッチより
狭いストライプ状の第２の並列p n構造２を配置した場
合であり、ドリフト部１の並列p n構造に対し耐圧構造
部６の第２の並列p n構造２を平行に配置している。ド
リフト部１の並列ｐｎ構造のストライプに対し耐圧構造
部６の第２の並列pn構造２のピッチを狭くすることによ
り、単位面積当たりの空乏層は拡がり易く、高耐圧化が
容易となる。この場合においても、y方向に形成される
漏れ電流経路をn型領域４によって遮断しているので、
漏れ電流を低く抑えることができる。なお、耐圧構造部
における第２の並列p n構造２のn型領域２ａ及びp型領
域２ｂの幅は３．０μｍ、不純物濃度３．０×１０14cm
−３であり、ドリフト部１の不純物濃度より低くしてい
る。この場合に、ピッチを同じくして不純物濃度だけを
低くしてもよい。
【００２４】［実施例４］図７は、本発明の実施例４に
係る縦形ＭＯＳＦＥＴにおけるチップを示す概略図で方
形のチップを４等分した角部を示す部分平面図である。
図７は、図１に対応している。図7は、図6の変形例であ
り、図6と異なる点は耐圧構造部６のストライプ状の第
２の並列p n構造２がドリフト部１のストライプ状の並
列p n構造に対し垂直に配置されている点である。耐圧
構造部６の第２の並列p n構造の配置は、ドリフト部１
の並列ｐｎ構造のストライプに対し、平行でも垂直でも
いずれでも良く、最外周部のp型領域５が、n型領域４に
よって、第２の並列p n構造２のp型領域２ｂから分離さ
れていればよい。
係る縦形ＭＯＳＦＥＴにおけるチップを示す概略図で方
形のチップを４等分した角部を示す部分平面図である。
図７は、図１に対応している。図7は、図6の変形例であ
り、図6と異なる点は耐圧構造部６のストライプ状の第
２の並列p n構造２がドリフト部１のストライプ状の並
列p n構造に対し垂直に配置されている点である。耐圧
構造部６の第２の並列p n構造の配置は、ドリフト部１
の並列ｐｎ構造のストライプに対し、平行でも垂直でも
いずれでも良く、最外周部のp型領域５が、n型領域４に
よって、第２の並列p n構造２のp型領域２ｂから分離さ
れていればよい。
【００２５】［実施例５］図８は、本発明の実施例５に
係る縦形ＭＯＳＦＥＴにおけるチップを示す概略図で方
形のチップを４等分した角部を示す部分平面図である。
図８は、図１に対応している。図8は、耐圧構造部６がp
型不純物とn型不純物の両方をドープした高抵抗領域（i
層）２Ａからなる場合である。n型不純物とp型不純物が
同じ領域におよそ同量含まれている場合、これらp, n型
不純物はお互いに補償するため、高抵抗層(i層)として
作用する。また、非常に接近している異なる領域におい
ても、およそ同量の不純物であれば、お互い補償し合う
ため高抵抗層（i層）として機能する。なお、実際にはn
型かp型の高抵抗層となる。高抵抗層がn型の場合は、最
外周のp型領域５を分離するn型領域４がなくても、漏れ
電流の電流経路は存在しないが、p型の高抵抗層の場合
は、高抵抗層がソース層に接続されているため、x, y方
向に漏れ電流経路が形成されてしまう。それゆえ、高抵
抗層を囲むn型領域４によって最外周のp型領域５を確実
に分離する必要がある。なお、上記各実施例では、縦形
ＭＯＳＦＥＴで説明したが、本発明はIGBT（伝導度変調
型ＭＯＳＦＥＴ）、バイポーラトランジスタなどの３端
子以上の縦形能動素子は勿論のこと、FWD、ショットキ
ーダイオード等の２端子の受動素子にも適用できるもの
である。
係る縦形ＭＯＳＦＥＴにおけるチップを示す概略図で方
形のチップを４等分した角部を示す部分平面図である。
図８は、図１に対応している。図8は、耐圧構造部６がp
型不純物とn型不純物の両方をドープした高抵抗領域（i
層）２Ａからなる場合である。n型不純物とp型不純物が
同じ領域におよそ同量含まれている場合、これらp, n型
不純物はお互いに補償するため、高抵抗層(i層)として
作用する。また、非常に接近している異なる領域におい
ても、およそ同量の不純物であれば、お互い補償し合う
ため高抵抗層（i層）として機能する。なお、実際にはn
型かp型の高抵抗層となる。高抵抗層がn型の場合は、最
外周のp型領域５を分離するn型領域４がなくても、漏れ
電流の電流経路は存在しないが、p型の高抵抗層の場合
は、高抵抗層がソース層に接続されているため、x, y方
向に漏れ電流経路が形成されてしまう。それゆえ、高抵
抗層を囲むn型領域４によって最外周のp型領域５を確実
に分離する必要がある。なお、上記各実施例では、縦形
ＭＯＳＦＥＴで説明したが、本発明はIGBT（伝導度変調
型ＭＯＳＦＥＴ）、バイポーラトランジスタなどの３端
子以上の縦形能動素子は勿論のこと、FWD、ショットキ
ーダイオード等の２端子の受動素子にも適用できるもの
である。
【００２６】
【発明の効果】以上説明したように、本発明は、ドリフ
ト部の周りの耐圧構造部を並列ｐｎ構造とすると共に、
最外周部に形成されるp型領域と耐圧構造部の並列p n構
造のp型領域とを分離するn型領域とを並列p n構造の外
周に配置することにより、オン抵抗と耐圧のトレードオ
フ関係を大幅に改善できる超接合半導体素子において、
オフ状態の漏れ電流を大幅に低減するとともに、耐圧の
信頼性を向上させることができる。
ト部の周りの耐圧構造部を並列ｐｎ構造とすると共に、
最外周部に形成されるp型領域と耐圧構造部の並列p n構
造のp型領域とを分離するn型領域とを並列p n構造の外
周に配置することにより、オン抵抗と耐圧のトレードオ
フ関係を大幅に改善できる超接合半導体素子において、
オフ状態の漏れ電流を大幅に低減するとともに、耐圧の
信頼性を向上させることができる。
【図１】本発明の実施例１に係る縦形ＭＯＳＦＥＴのチ
ップを示す部分平面図である。
ップを示す部分平面図である。
【図２】図１中のＡ−Ａ線に沿って切断した状態を示す
断面図である。
断面図である。
【図３】図１中のＢ−Ｂ線に沿って切断した状態を示す
断面図である。
断面図である。
【図４】本発明の実施例２に係る縦形ＭＯＳＦＥＴで、
図１中のＡ−Ａ線に沿って切断した部分に相当する断面
図である。
図１中のＡ−Ａ線に沿って切断した部分に相当する断面
図である。
【図５】本発明の実施例２に係る縦形ＭＯＳＦＥＴで、
図１中のＢ−Ｂ線に沿って切断した部分に相当する断面
図である。
図１中のＢ−Ｂ線に沿って切断した部分に相当する断面
図である。
【図６】本発明の実施例３に係る縦形ＭＯＳＦＥＴのチ
ップを示す部分平面図である。
ップを示す部分平面図である。
【図７】本発明の実施例４に係る縦形ＭＯＳＦＥＴのチ
ップを示す部分平面図である。
ップを示す部分平面図である。
【図８】本発明の実施例５に係る縦形ＭＯＳＦＥＴのチ
ップを示す部分平面図である。
ップを示す部分平面図である。
【図９】従来の単一導電型のドリフト層を持つ縦形ＭＯ
ＳＦＥＴを示す部分断面図である。
ＳＦＥＴを示す部分断面図である。
【図１０】従来の並列ｐｎ構造のドリフト層を持つ縦形
ＭＯＳＦＥＴを示す部分断面図である。
ＭＯＳＦＥＴを示す部分断面図である。
１ ドリフト部（第１の並列ｐｎ構造） １ａ ｎ型ドリフト電路領域 １ｂ ｐ型仕切領域 ２ 第２の並列ｐｎ構造 ２ａ ｎ型領域 ２ｂ ｐ型領域 ３ ガードリング ４ ｎ型領域 ５ ｐ型領域 ６ 耐圧構造部 １ａａチャネル領域 １１ ｎ＋ドレイン層 １３ 高不純物濃度のｐベース領域（ｐウエル） １４ ｎ＋ソース領域 １５ ゲート絶縁膜 １６ ゲート電極層 １７ ソース電極 １８ ドレイン電極 １９ ｐ＋コンタクト領域 ２０ 絶縁膜 ２１ 周縁電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上野 勝典 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 岩本 進 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 佐藤 高広 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 永岡 達司 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内
Claims (13)
- 【請求項1】基板の第1主面側に形成された活性部と、基
板の第２主面側に形成された第１導電型の低抵抗層と、
前記活性部と前記抵抗層との間に介在する縦形ドリフト
部とを有し、該縦形ドリフト部が前記基板の厚み方向に
配向する縦形第１導電型領域と前記基板の厚み方向に配
向する縦形第2導電型領域とを交互に繰り返して接合し
てなる第1の並列p n構造とを備える半導体装置におい
て、前記縦形ドリフト部の周りで前記第1主面と前記低
抵抗層との間に介在する耐圧構造部が、前記基板の厚み
方向に配向する縦形第1導電型領域と前記基板の厚み方
向に配向する縦形第2導電型領域とを交互に繰り返して
接合してなる第２の並列p n構造と、該第２の並列p n構
造の外周に配置した第1導電型領域と、第1導電型領域の
外周に配置した第2導電型領域とを有することを特徴と
する半導体装置。 - 【請求項2】前記第2導電型領域が第1導電型領域により
第２の並列p n構造の第2導電型領域から分離されている
ことを特徴とする請求項1に記載の半導体装置。 - 【請求項3】前記第1導電型領域が第１導電型の低抵抗層
と接続していることを特徴とする請求項1ないし2のいず
れか一項に記載の半導体装置。 - 【請求項4】前記第2導電型領域と電気的に接続した電極
が絶縁膜を介して第1導電型領域上に配置されているこ
とを特徴とする請求項1ないし3のいずれか一項に記載の
半導体装置。 - 【請求項5】前記電極が絶縁膜を介して少なくとも第２
の並列pｎ構造の一部上に配置されていることを特徴と
する請求項4に記載の半導体装置。 - 【請求項6】前記並列p n構造の第1導電型領域および第2
導電型領域が平面的にストライプ状であることを特徴と
する請求項1ないし5のいずれか一項に記載の半導体装
置。 - 【請求項7】第２の並列p n構造のｐｎ繰り返しピッチが
第1の並列p n構造のｐｎ繰り返しピッチよりも狭いこと
を特徴とする請求項１ないし６のいずれか一項記載の半
導体装置。 - 【請求項8】第1の並列ｐｎ構造のストライプの方向に対
し、第2の並列ｐｎ構造のストライプの方向が概ね垂
直、あるいは概ね平行に配置されていることを特徴とす
る請求項１ないし７のいずれか一項に記載の半導体装
置。 - 【請求項９】基板の第1主面側に形成された活性部と、
基板の第２主面側に形成された第１導電型の低抵抗層
と、前記活性部と前記抵抗層との間に介在する縦形ドリ
フト部とを有し、該縦形ドリフト部が前記基板の厚み方
向に配向する縦形第１導電型領域と前記基板の厚み方向
に配向する縦形第２導電型領域とを交互に繰り返して接
合してなる並列ｐｎ構造を備える半導体装置において、
前記縦形ドリフト部の周りで前記第1主面と前記低抵抗
層との間に介在し、第１導電型と第２導電型の不純物の
両方をドープした高抵抗領域と、該高抵抗領域の外周に
配置した第1導電型領域と、第1導電型領域の外周に配置
した第2導型領域とを有することを特徴とする半導体装
置。 - 【請求項１０】前記第2導電型領域が第1導電型領域によ
り高抵抗領域から分離されていることを特徴とする請求
項９に記載の半導体装置。 - 【請求項１１】前記第1導電型領域が高抵抗領域の下方
に形成されている低抵抗層と接続していることを特徴と
する請求項９ないし１０のいずれか一項に記載の半導体
装置。 - 【請求項１２】前記第2導電型領域と電気的に接続した
電極が絶縁膜を介して第1導電型領域上に配置している
ことを特徴とする請求項９ないし１１のいずれか一項に
記載の半導体装置。 - 【請求項１３】前記電極が絶縁膜を介して少なくとも高
抵抗領域の一部上に配置していることを特徴とする請求
項１２に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001074188A JP4839519B2 (ja) | 2001-03-15 | 2001-03-15 | 半導体装置 |
| DE10211688A DE10211688B4 (de) | 2001-03-15 | 2002-03-15 | Halbleiterbauelement |
| US10/099,449 US6696728B2 (en) | 2001-03-15 | 2002-03-15 | Super-junction semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001074188A JP4839519B2 (ja) | 2001-03-15 | 2001-03-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002280555A true JP2002280555A (ja) | 2002-09-27 |
| JP4839519B2 JP4839519B2 (ja) | 2011-12-21 |
Family
ID=18931499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001074188A Expired - Lifetime JP4839519B2 (ja) | 2001-03-15 | 2001-03-15 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6696728B2 (ja) |
| JP (1) | JP4839519B2 (ja) |
| DE (1) | DE10211688B4 (ja) |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6849900B2 (en) | 2003-04-16 | 2005-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| WO2005020275A2 (ja) * | 2003-08-20 | 2005-03-03 | Denso Corporation | 縦型半導体装置 |
| JP2006210861A (ja) * | 2004-12-27 | 2006-08-10 | Fuji Electric Holdings Co Ltd | 半導体素子の製造方法 |
| JP2006344779A (ja) * | 2005-06-09 | 2006-12-21 | Toyota Motor Corp | 半導体装置および半導体装置の制御方法 |
| US7235841B2 (en) | 2003-10-29 | 2007-06-26 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device |
| US7262459B2 (en) | 2004-02-09 | 2007-08-28 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| JP2009532879A (ja) * | 2006-03-30 | 2009-09-10 | フェアチャイルド・セミコンダクター・コーポレーション | パワーデバイスのチャージバランス技術 |
| JP2010040973A (ja) * | 2008-08-08 | 2010-02-18 | Sony Corp | 半導体装置およびその製造方法 |
| KR100994719B1 (ko) * | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| KR101042147B1 (ko) * | 2004-03-26 | 2011-06-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| US8084815B2 (en) | 2005-06-29 | 2011-12-27 | Fairchild Korea Semiconductor Ltd. | Superjunction semiconductor device |
| US8404526B2 (en) | 2008-09-10 | 2013-03-26 | Sony Corporation | Semiconductor device and manufacturing method for the same |
| JP2014003233A (ja) * | 2012-06-20 | 2014-01-09 | Toshiba Corp | 半導体装置 |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| JP2014160866A (ja) * | 2014-05-09 | 2014-09-04 | Renesas Electronics Corp | 半導体装置 |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9093288B2 (en) | 2009-11-19 | 2015-07-28 | Renesas Electronics Corporation | Power superjunction MOSFET device with resurf regions |
| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| WO2017183375A1 (ja) * | 2016-04-21 | 2017-10-26 | 三菱電機株式会社 | 半導体装置 |
| US9881997B2 (en) | 2015-04-02 | 2018-01-30 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
| US9887260B2 (en) | 2015-04-02 | 2018-02-06 | Fuji Electric Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| JP2020017673A (ja) * | 2018-07-26 | 2020-01-30 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020195613A1 (en) * | 2001-04-02 | 2002-12-26 | International Rectifier Corp. | Low cost fast recovery diode and process of its manufacture |
| EP1267415A3 (en) * | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Power semiconductor device having resurf layer |
| JP3908572B2 (ja) * | 2002-03-18 | 2007-04-25 | 株式会社東芝 | 半導体素子 |
| US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US20050242411A1 (en) * | 2004-04-29 | 2005-11-03 | Hsuan Tso | [superjunction schottky device and fabrication thereof] |
| JP2005340550A (ja) * | 2004-05-28 | 2005-12-08 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2005353991A (ja) * | 2004-06-14 | 2005-12-22 | Sanyo Electric Co Ltd | 半導体装置 |
| JP4967236B2 (ja) * | 2004-08-04 | 2012-07-04 | 富士電機株式会社 | 半導体素子 |
| JP2007134441A (ja) * | 2005-11-09 | 2007-05-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7595542B2 (en) * | 2006-03-13 | 2009-09-29 | Fairchild Semiconductor Corporation | Periphery design for charge balance power devices |
| KR101279574B1 (ko) | 2006-11-15 | 2013-06-27 | 페어차일드코리아반도체 주식회사 | 고전압 반도체 소자 및 그 제조 방법 |
| DE102007052202B3 (de) * | 2007-10-30 | 2008-11-13 | Infineon Technologies Austria Ag | Halbleiterbauelement und Verfahren zur Herstellung desselben |
| US9640609B2 (en) * | 2008-02-26 | 2017-05-02 | Cree, Inc. | Double guard ring edge termination for silicon carbide devices |
| US8304829B2 (en) | 2008-12-08 | 2012-11-06 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8174067B2 (en) | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8227855B2 (en) * | 2009-02-09 | 2012-07-24 | Fairchild Semiconductor Corporation | Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same |
| US8148749B2 (en) * | 2009-02-19 | 2012-04-03 | Fairchild Semiconductor Corporation | Trench-shielded semiconductor device |
| US8637386B2 (en) | 2009-05-12 | 2014-01-28 | Cree, Inc. | Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same |
| JP5462020B2 (ja) * | 2009-06-09 | 2014-04-02 | 株式会社東芝 | 電力用半導体素子 |
| US8049276B2 (en) * | 2009-06-12 | 2011-11-01 | Fairchild Semiconductor Corporation | Reduced process sensitivity of electrode-semiconductor rectifiers |
| WO2011093473A1 (ja) * | 2010-01-29 | 2011-08-04 | 富士電機システムズ株式会社 | 半導体装置 |
| CN102947928B (zh) | 2010-06-17 | 2015-04-01 | 富士电机株式会社 | 半导体器件及其制造方法 |
| JP2012074441A (ja) | 2010-09-28 | 2012-04-12 | Toshiba Corp | 電力用半導体装置 |
| US8525261B2 (en) | 2010-11-23 | 2013-09-03 | Macronix International Co., Ltd. | Semiconductor device having a split gate and a super-junction structure |
| US8803277B2 (en) * | 2011-02-10 | 2014-08-12 | Cree, Inc. | Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same |
| US8872278B2 (en) | 2011-10-25 | 2014-10-28 | Fairchild Semiconductor Corporation | Integrated gate runner and field implant termination for trench devices |
| KR101403061B1 (ko) * | 2012-12-12 | 2014-06-27 | 주식회사 케이이씨 | 전력 반도체 디바이스 |
| KR101932776B1 (ko) | 2013-09-17 | 2018-12-27 | 매그나칩 반도체 유한회사 | 초접합 반도체 소자 |
| US9985094B2 (en) * | 2013-12-27 | 2018-05-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Super junction with an angled trench, transistor having the super junction and method of making the same |
| DE102014212455B4 (de) | 2014-06-27 | 2024-07-04 | Robert Bosch Gmbh | Diode mit einem plattenförmigen Halbleiterelement |
| JP6534813B2 (ja) * | 2015-01-08 | 2019-06-26 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| CN104992963B (zh) * | 2015-07-24 | 2018-01-02 | 杭州士兰微电子股份有限公司 | 超结结构的半导体器件及其制造方法、光刻版 |
| JP2017117882A (ja) * | 2015-12-22 | 2017-06-29 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| CN110444584A (zh) * | 2019-08-12 | 2019-11-12 | 电子科技大学 | 一种具有超结的逆导型igbt |
| CN114256330B (zh) * | 2021-12-22 | 2023-05-26 | 电子科技大学 | 一种超结igbt终端结构 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306937A (ja) * | 1995-04-28 | 1996-11-22 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
| JP2000277733A (ja) * | 1999-03-26 | 2000-10-06 | Sanken Electric Co Ltd | 絶縁ゲート型電界効果トランジスタ |
| JP2000277726A (ja) * | 1999-03-23 | 2000-10-06 | Toshiba Corp | 高耐圧半導体素子 |
| JP2001015752A (ja) * | 1998-11-11 | 2001-01-19 | Fuji Electric Co Ltd | 超接合半導体素子およびその製造方法 |
| DE10041344A1 (de) * | 1999-08-23 | 2001-03-01 | Fuji Electric Co Ltd | SJ-Halbleitervorrichtung |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2089119A (en) * | 1980-12-10 | 1982-06-16 | Philips Electronic Associated | High voltage semiconductor devices |
| CN1019720B (zh) * | 1991-03-19 | 1992-12-30 | 电子科技大学 | 半导体功率器件 |
| DE4309764C2 (de) * | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
| JPH09266311A (ja) * | 1996-01-22 | 1997-10-07 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
| JP3938964B2 (ja) * | 1997-02-10 | 2007-06-27 | 三菱電機株式会社 | 高耐圧半導体装置およびその製造方法 |
| JP2000286417A (ja) | 1999-03-30 | 2000-10-13 | Toshiba Corp | 電力用半導体装置 |
-
2001
- 2001-03-15 JP JP2001074188A patent/JP4839519B2/ja not_active Expired - Lifetime
-
2002
- 2002-03-15 US US10/099,449 patent/US6696728B2/en not_active Expired - Lifetime
- 2002-03-15 DE DE10211688A patent/DE10211688B4/de not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306937A (ja) * | 1995-04-28 | 1996-11-22 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
| JP2001015752A (ja) * | 1998-11-11 | 2001-01-19 | Fuji Electric Co Ltd | 超接合半導体素子およびその製造方法 |
| JP2000277726A (ja) * | 1999-03-23 | 2000-10-06 | Toshiba Corp | 高耐圧半導体素子 |
| JP2000277733A (ja) * | 1999-03-26 | 2000-10-06 | Sanken Electric Co Ltd | 絶縁ゲート型電界効果トランジスタ |
| DE10041344A1 (de) * | 1999-08-23 | 2001-03-01 | Fuji Electric Co Ltd | SJ-Halbleitervorrichtung |
| JP2001135819A (ja) * | 1999-08-23 | 2001-05-18 | Fuji Electric Co Ltd | 超接合半導体素子 |
Cited By (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6849900B2 (en) | 2003-04-16 | 2005-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| WO2005020275A2 (ja) * | 2003-08-20 | 2005-03-03 | Denso Corporation | 縦型半導体装置 |
| WO2005020275A3 (ja) * | 2003-08-20 | 2005-04-14 | Denso Corp | 縦型半導体装置 |
| KR100726383B1 (ko) * | 2003-08-20 | 2007-06-08 | 가부시키가이샤 덴소 | 종형 반도체 장치 |
| US7235841B2 (en) | 2003-10-29 | 2007-06-26 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device |
| KR100994719B1 (ko) * | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| US7262459B2 (en) | 2004-02-09 | 2007-08-28 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| US7605061B2 (en) | 2004-02-09 | 2009-10-20 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| US7888243B2 (en) | 2004-02-09 | 2011-02-15 | Fuji Electric Systems Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| KR101042147B1 (ko) * | 2004-03-26 | 2011-06-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| JP2006210861A (ja) * | 2004-12-27 | 2006-08-10 | Fuji Electric Holdings Co Ltd | 半導体素子の製造方法 |
| JP2006344779A (ja) * | 2005-06-09 | 2006-12-21 | Toyota Motor Corp | 半導体装置および半導体装置の制御方法 |
| US8084815B2 (en) | 2005-06-29 | 2011-12-27 | Fairchild Korea Semiconductor Ltd. | Superjunction semiconductor device |
| JP2009532879A (ja) * | 2006-03-30 | 2009-09-10 | フェアチャイルド・セミコンダクター・コーポレーション | パワーデバイスのチャージバランス技術 |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9595596B2 (en) | 2007-09-21 | 2017-03-14 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| JP2010040973A (ja) * | 2008-08-08 | 2010-02-18 | Sony Corp | 半導体装置およびその製造方法 |
| US8395230B2 (en) | 2008-08-08 | 2013-03-12 | Sony Corporation | Semiconductor device and method of manufacturing the same |
| US8421152B2 (en) | 2008-09-10 | 2013-04-16 | Sony Corporation | Semiconductor device and manufacturing method for the same |
| US8404526B2 (en) | 2008-09-10 | 2013-03-26 | Sony Corporation | Semiconductor device and manufacturing method for the same |
| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US9660070B2 (en) | 2009-11-19 | 2017-05-23 | Renesas Electronics Corporation | Power superjunction MOSFET device with resurf regions |
| US9093288B2 (en) | 2009-11-19 | 2015-07-28 | Renesas Electronics Corporation | Power superjunction MOSFET device with resurf regions |
| US9269767B2 (en) | 2009-11-19 | 2016-02-23 | Renesas Electronics Corporation | Power superjunction MOSFET device with resurf regions |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| JP2014003233A (ja) * | 2012-06-20 | 2014-01-09 | Toshiba Corp | 半導体装置 |
| JP2014160866A (ja) * | 2014-05-09 | 2014-09-04 | Renesas Electronics Corp | 半導体装置 |
| US9881997B2 (en) | 2015-04-02 | 2018-01-30 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
| US9887260B2 (en) | 2015-04-02 | 2018-02-06 | Fuji Electric Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
| US10008562B1 (en) | 2015-04-02 | 2018-06-26 | Fuji Electric Co., Ltd. | Semiconductor device manufacturing method |
| US10211286B2 (en) | 2015-04-02 | 2019-02-19 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP6293380B1 (ja) * | 2016-04-21 | 2018-03-14 | 三菱電機株式会社 | 半導体装置 |
| US10854762B2 (en) | 2016-04-21 | 2020-12-01 | Mitsubishi Electric Corporation | Semiconductor device |
| WO2017183375A1 (ja) * | 2016-04-21 | 2017-10-26 | 三菱電機株式会社 | 半導体装置 |
| JP7201288B2 (ja) | 2018-07-26 | 2023-01-10 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP2020017673A (ja) * | 2018-07-26 | 2020-01-30 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4839519B2 (ja) | 2011-12-21 |
| DE10211688A1 (de) | 2002-09-19 |
| US6696728B2 (en) | 2004-02-24 |
| US20020171093A1 (en) | 2002-11-21 |
| DE10211688B4 (de) | 2010-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4839519B2 (ja) | 半導体装置 | |
| JP4126915B2 (ja) | 半導体装置 | |
| US8957502B2 (en) | Semiconductor device | |
| US9142664B2 (en) | Semiconductor device | |
| JP4967236B2 (ja) | 半導体素子 | |
| JP5357370B2 (ja) | 半導体デバイス | |
| JP4289123B2 (ja) | 半導体装置 | |
| US9437727B2 (en) | Semiconductor element including active region, low resistance layer and vertical drift portion | |
| JP2002134748A (ja) | 超接合半導体素子 | |
| US20150014743A1 (en) | IGBT with Emitter Electrode Electrically Connected with an Impurity Zone | |
| JP4764974B2 (ja) | 半導体装置 | |
| JP6323556B2 (ja) | 半導体装置 | |
| JP2001135819A (ja) | 超接合半導体素子 | |
| JP2001313391A (ja) | 半導体装置 | |
| US10490655B2 (en) | Insulated gate bipolar transistor (IGBT) with high avalanche withstand | |
| JP2011517511A (ja) | 第１絶縁ゲート電界効果トランジスタが第２電界効果トランジスタと直列に接続された半導体デバイス | |
| JP5652409B2 (ja) | 半導体素子 | |
| JP4483001B2 (ja) | 半導体素子 | |
| JP2020013836A (ja) | 半導体装置および半導体回路装置 | |
| KR101422953B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| JP5261893B2 (ja) | トレンチ型絶縁ゲートバイポーラトランジスタ | |
| JP2003204065A (ja) | 半導体装置 | |
| JP4764998B2 (ja) | 半導体装置 | |
| JP2012204379A (ja) | 電力用半導体装置 | |
| JP3376294B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070717 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110524 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110725 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110906 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110919 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4839519 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |