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JP5918288B2 - 半導体装置 - Google Patents

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JP5918288B2 JP2014040412A JP2014040412A JP5918288B2 JP 5918288 B2 JP5918288 B2 JP 5918288B2 JP 2014040412 A JP2014040412 A JP 2014040412A JP 2014040412 A JP2014040412 A JP 2014040412A JP 5918288 B2 JP5918288 B2 JP 5918288B2
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Description

本明細書が開示する技術は、半導体装置に関する。
特許文献１には、１つの半導体基板にＩＧＢＴとダイオードが形成された半導体装置（いわゆる、ＲＣ−ＩＧＢＴ）が開示されている。
また、特許文献２には、ダイオードのｐｎ接合がオンすることを抑制するために、ｎピラー領域とｎバリア領域とを設けたダイオードが開示されている。ｎピラー領域はアノード電極に対してショットキー接続されている。ｎピラー領域とｎバリア領域によってｐｎ接合をバイパスする電流経路が形成されている。ショットキー接続がｐｎ接合よりも先にオンするため、ｐｎ接合がオンすることが抑制される。
特開２０１２−０４３８９０号公報 特開２０１３−０４８２３０号公報
特許文献１に記載のように、ＲＣ−ＩＧＢＴにおいてはゲート干渉と呼ばれる現象が生じる場合がある。すなわち、ＩＧＢＴのゲートに所定電圧を印加すると、ダイオードの動作に影響が生じ、ダイオードの動作が不安定となる。
特許文献２のようにショットキー接続を有するダイオード構造を、ＲＣ−ＩＧＢＴのダイオード部分に採用することもできる。この場合にも、ゲート干渉の問題が生じる。したがって、本明細書では、ショットキー接続を有するダイオード構造を採用したＲＣ−ＩＧＢＴにおいて、ゲート干渉を抑制する技術を提供する。
本明細書が開示する半導体装置は、ダイオード領域とＩＧＢＴ領域を有する半導体基板と、前記ダイオード領域内の前記半導体基板の表面に形成されているアノード電極と、前記ダイオード領域内の前記半導体基板の裏面に形成されているカソード電極と、前記ＩＧＢＴ領域内の前記表面に形成されているエミッタ電極と、前記ＩＧＢＴ領域内の前記裏面に形成されているコレクタ電極と、ゲート絶縁膜と、ゲート電極を有している。前記ダイオード領域が、前記アノード電極に対してオーミック接続されているｐ型のアノード領域と、前記アノード領域の側方に配置されており、前記アノード領域に接しており、前記アノード電極に対してショットキー接続されているｎ型の複数のピラー領域と、前記アノード領域の裏面側に配置されており、前記アノード領域に接しており、複数の前記ピラー領域と繋がっているｎ型のバリア領域と、前記バリア領域の裏面側に配置されており、前記バリア領域よりもｎ型不純物濃度が低いｎ型のダイオードドリフト領域と、前記ダイオードドリフト領域の裏面側に配置されており、前記カソード電極に接続されており、前記ダイオードドリフト領域よりもｎ型不純物濃度が高いｎ型のカソード領域を有している。前記ＩＧＢＴ領域が、前記エミッタ電極に対してオーミック接続されているｎ型のエミッタ領域と、前記エミッタ電極に対してオーミック接続されているｐ型のボディ領域と、前記ダイオードドリフト領域と繋がっており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型のＩＧＢＴドリフト領域と、前記コレクタ電極に接続されており、前記ＩＧＢＴドリフト領域によって前記ボディ領域から分離されているｐ型のコレクタ領域を有している。前記ゲート電極が、前記エミッタ領域と前記ＩＧＢＴドリフト領域の間を分離している前記ボディ領域に対して前記ゲート絶縁膜を介して対向している。複数の前記ピラー領域のうちの第１ピラー領域の前記アノード電極に対するオン抵抗が、複数の前記ピラー領域のうちの第１ピラー領域よりも前記ＩＧＢＴ領域に近い位置にある第２ピラー領域の前記アノード電極に対するオン抵抗よりも高い。
なお、上記「オン抵抗」とは、アノード電極とピラー領域により構成されるショットキーバリアダイオードの電流の流れ易さを意味する。ショットキーバリアダイオードの立ち上がり電圧が高いことは、オン抵抗が高いことを意味する。また、ショットキーバリアダイオードの電流の立ち上がり角度が小さいことは、オン抵抗が高いことを意味する。また、上記アノード電極と上記エミッタ電極は、一体化されていてもよいし、分離されていてもよい。また、上記カソード電極と上記コレクタ電極は、一体化されていてもよいし、分離されていてもよい。
この半導体装置では、ＩＧＢＴ領域に近い第２ピラー領域よりもＩＧＢＴ領域から離れた第１ピラー領域で、アノード電極に対するオン抵抗が高い。このため、第２ピラー領域の近傍では、第１ピラー領域の近傍よりもｐｎ接合（すなわち、アノード領域とバリア領域により構成されるｐｎ接合）がオンし難い。すなわち、ＩＧＢＴ領域に近い第２ピラー領域の近傍において、ｐｎ接合がよりオンし難く、電流が流れにくい。このため、ゲート干渉によって、ＩＧＢＴ領域に近い第２ピラー領域周辺に電流が流れなかったとしても、ダイオード領域全体の電流値に与える影響は小さい。このため、この半導体装置は、ゲート干渉の影響を受け難い。
実施例１の半導体装置１０の縦断面図。 実施例１の半導体装置１０の上面図。 実施例１のＳＢＤ２４ａ、２４ｂの特性を示すグラフ。 実施例２の半導体装置の縦断面図。 実施例２のＳＢＤ２４ａ、２４ｂの特性を示すグラフ。 変形例の半導体装置の上面図。 変形例の半導体装置の上面図。 変形例の半導体装置の縦断面図。
最初に、以下に説明する実施例の特徴について列挙する。なお、以下に列挙する特徴は、何れも、独立して有用なものである。
（特徴１） 第１ピラー領域のアノード電極に対する接触面積が、第２ピラー領域のアノード電極に対する接触面積よりも狭い。
（特徴２） 第１ピラー領域の半導体基板表面におけるｎ型不純物濃度が、第２ピラー領域の半導体基板表面におけるｎ型不純物濃度よりも低い。
図１に示す実施例１の半導体装置１０は、半導体基板１２と、上部電極１４と、下部電極１６を有している。半導体基板１２は、シリコン製の基板である。上部電極１４は、半導体基板１２の上面１２ａに形成されている。下部電極１６は、半導体基板１２の下面に形成されている。半導体基板１２は、ＩＧＢＴが形成されているＩＧＢＴ領域９０と、ダイオードが形成されているダイオード領域９２を有している。すなわち、半導体装置１０は、いわゆるＲＣ−ＩＧＢＴである。図２に示すように、半導体基板１２には、ＩＧＢＴ領域９０とダイオード領域９２とが交互に形成されている。
図１に示すように、ダイオード領域９２内の半導体基板１２には、アノード領域３４、ピラー領域２４、バリア領域２６、ドリフト領域２８、バッファ領域３０及びカソード領域３６が形成されている。
アノード領域３４は、ｐ型であり、半導体基板１２の上面１２ａに露出する範囲に形成されている。アノード領域３４は、アノードコンタクト領域３４ａと低濃度アノード領域３４ｂを有する。アノードコンタクト領域３４ａは、半導体基板１２の上面１２ａに露出する範囲に形成されている。アノードコンタクト領域３４ａは、ｐ型不純物濃度が高く、上部電極１４に対してオーミック接続されている。低濃度アノード領域３４ｂは、アノードコンタクト領域３４ａの下側と側方に形成されている。低濃度アノード領域３４ｂのｐ型不純物濃度は、アノードコンタクト領域３４ａよりも低い。
ピラー領域２４は、ｎ型であり、半導体基板１２の上面１２ａに露出する範囲に形成されている。ピラー領域２４は、低濃度アノード領域３４ｂの側方において、低濃度アノード領域３４ｂに接している。ピラー領域２４は、半導体基板１２の上面１２ａからアノード領域３４の下端の深さまで伸びている。言い換えると、アノード領域３４の下端よりも浅い位置においてアノード領域３４に対して側方から接しているｎ型領域が、ピラー領域２４である。ピラー領域２４は、上部電極１４に対してショットキー接続されている。
実施例１では、ＩＧＢＴ領域９０に近い位置に配置された２つのピラー領域２４ｂの幅Ｗ２が、ピラー領域２４ｂよりもＩＧＢＴ領域９０から離れた位置に配置されたピラー領域２４ａの幅Ｗ１よりも広い。このため、各ピラー領域２４ｂが上面１２ａに露出している面積は、各ピラー領域２４ａが上面１２ａに露出している面積よりも大きい。言い換えると、各ピラー領域２４ｂが上部電極１４に対してショットキー接続されている領域の面積が、各ピラー領域２４ａが上部電極１４に対してショットキー接続されている領域の面積よりも大きい。なお、以下では、ダイオード領域９２のうち、ピラー領域２４ａが形成されている領域（すなわち、ＩＧＢＴ領域９０から離れている領域）を第１ダイオード領域９２ａといい、ピラー領域２４ｂが形成されている領域（すなわち、ＩＧＢＴ領域９０に近い領域）を第２ダイオード領域９２ｂという。
バリア領域２６は、ｎ型であり、アノード領域３４及びピラー領域２４の下側に形成されている。バリア領域２６は、ピラー領域２４と繋がっている。バリア領域２６は、アノード領域３４に接している。
ドリフト領域２８は、ｎ型であり、バリア領域２６の下側に形成されている。ドリフト領域２８は、バリア領域２６によってアノード領域３４から分離されている。ドリフト領域２８内では、ｎ型不純物濃度が略均一に分布している。言い換えると、ｎ型不純物濃度が略均一に分布している領域がドリフト領域２８であり、ドリフト領域２８の上側に存在し、ｎ型不純物濃度が略均一に分布している値よりも高くなっている領域が、バリア領域２６である。
バッファ領域３０は、ｎ型であり、ドリフト領域２８の下側に形成されている。バッファ領域３０のｎ型不純物濃度は、ドリフト領域２８よりも高い。
カソード領域３６は、ｎ型であり、バッファ領域３０の下側に形成されている。カソード領域３６は、バッファ領域３０よりも高いｎ型不純物濃度を有している。カソード領域３６は、半導体基板１２の下面に露出する範囲に形成されている。カソード領域３６は、下部電極１６に対してオーミック接続されている。
ダイオード領域９２内の半導体基板１２の上面１２ａには、複数のトレンチが形成されている。各トレンチは、アノード領域３４及びバリア領域２６を貫通して、ドリフト領域２８に達している。各トレンチの内面は、絶縁膜５０に覆われている。各トレンチ内には、制御電極５２が形成されている。制御電極５２は、絶縁膜５０によって半導体基板１２から絶縁されている。制御電極５２の上面１２ａは、絶縁膜５４に覆われている。制御電極５２は、絶縁膜５４によって、上部電極１４から絶縁されている。
ＩＧＢＴ領域９０内の半導体基板１２には、エミッタ領域２０、ボディ領域２２、ピラー領域２４、バリア領域２６、ドリフト領域２８、バッファ領域３０、コレクタ領域３２が形成されている。
エミッタ領域２０は、ｎ型であり、半導体基板１２の上面１２ａに露出する範囲に形成されている。エミッタ領域２０は、上部電極１４に対してオーミック接続されている。
ボディ領域２２は、ｐ型であり、半導体基板１２の上面１２ａに露出する範囲に形成されている。ボディ領域２２は、ボディコンタクト領域２２ａと低濃度ボディ領域２２ｂを有する。ボディコンタクト領域２２ａは、半導体基板１２の上面１２ａに露出する範囲に形成されている。ボディコンタクト領域２２ａは、ｐ型不純物濃度が高く、上部電極１４に対してオーミック接続されている。低濃度ボディ領域２２ｂは、エミッタ領域２０及びボディコンタクト領域２２ａの下側と、ボディコンタクト領域２２ａの側方に形成されている。低濃度ボディ領域２２ｂのｐ型不純物濃度は、ボディコンタクト領域２２ａよりも低い。ボディ領域２２は、アノード領域３４と略同じ深さ範囲に形成されている。
ボディ領域２２の側方には、上述したピラー領域２４が形成されている。
ボディ領域２２の下側には、上述したバリア領域２６が形成されている。
ＩＧＢＴ領域９０内のバリア領域２６の下側には、上述したドリフト領域２８が形成されている。ドリフト領域２８は、ダイオード領域９２からＩＧＢＴ領域９０に跨って延びている。ドリフト領域２８は、バリア領域２６によってボディ領域２２から分離されている。
ＩＧＢＴ領域９０内のドリフト領域２８の下側には、上述したバッファ領域３０が形成されている。バッファ領域３０は、ダイオード領域９２からＩＧＢＴ領域９０に跨って延びている。
コレクタ領域３２は、ｐ型であり、ＩＧＢＴ領域９０内のバッファ領域３０の下側に形成されている。コレクタ領域３２は、半導体基板１２の下面に露出する範囲に形成されている。コレクタ領域３２は、下部電極１６に対してオーミック接続されている。
ＩＧＢＴ領域９０内の半導体基板１２の上面１２ａには、複数のトレンチが形成されている。各トレンチは、エミッタ領域２０、低濃度ボディ領域２２ｂ及びバリア領域２６を貫通して、ドリフト領域２８に達している。各トレンチの内面は、ゲート絶縁膜４０に覆われている。各トレンチ内には、ゲート電極４２が形成されている。ゲート電極４２は、ゲート絶縁膜４０によって半導体基板１２から絶縁されている。ゲート電極４２は、ゲート絶縁膜４０を介して、エミッタ領域２０、低濃度ボディ領域２２ｂ、バリア領域２６及びドリフト領域２８に対して対向している。ゲート電極４２の上面１２ａは、絶縁膜４４に覆われている。ゲート電極４２は、絶縁膜４４によって、上部電極１４から絶縁されている。
次に、ピラー領域２４ａ、２４ｂの特性について説明する。ダイオード領域９２内には、上部電極１４と、上部電極１４に対してショットキー接続されているピラー領域２４によって、ショットキーバリアダイオード（以下、ＳＢＤという）が形成されている。ここで、上述したように、ピラー領域２４ａのショットキー接続領域の面積は、ピラー領域２４ｂのショットキー接続領域の面積よりも小さい。このため、上部電極１４とピラー領域２４ａにより形成されるＳＢＤ（以下、ＳＢＤ２４ａという）と、上部電極１４とピラー領域２４ｂにより形成されるＳＢＤ（以下、ＳＢＤ２４ｂという）とで、特性が異なる。図３に示すように、ＳＢＤ２４ａの電流の立ち上がり角度ｄＩ／ｄＶは、ＳＢＤ２４ｂの電流の立ち上がり角度ｄＩ／ｄＶよりも小さい。他方、ＳＢＤ２４ａとＳＢＤ２４ｂは、ほぼ同一の立ち上がり電圧ＶＦを有する。図３から明らかなように、ＳＢＤ２４ａでは、ＳＢＤ２４ｂよりも電流が流れにくい。すなわち、ＳＢＤ２４ａは、ＳＢＤ２４ｂよりも高いオン抵抗を有する。
次に、ダイオード領域９２の動作について説明する。上部電極１４への印加電圧（上部電極１４が下部電極１６に対してプラスとなる電圧：以下、ダイオード順電圧という）を徐々に上昇させる場合を考える。ダイオード順電圧が、ＳＢＤ２４ａ、２４ｂの立ち上がり電圧ＶＦを超えると、ＳＢＤ２４ａ、２４ｂがオンする。すなわち、図１の矢印６０に示すように、電子が、下部電極１６から、カソード領域３６、バッファ領域３０、ドリフト領域２８、バリア領域２６及びピラー領域２４を経由して、上部電極１４に流れる。また、ダイオード領域９２内には、アノード領域３４とバリア領域２６によってｐｎ接合が形成されている。各ｐｎ接合に印加される電圧（すなわち、上部電極１４とバリア領域２６の間に印加される電圧）は、ｐｎ接合に隣接するＳＢＤ２４に印加される電圧と略等しい。ｐｎ接合がオンする電圧は、ＳＢＤ２４ａ、２４ｂの立ち上がり電圧よりも高いため、この段階ではｐｎ接合はオンしない。
さらにダイオード順電圧を増加させると、ＳＢＤ２４ａ、２４ｂに流れる電流が増加するとともに、ＳＢＤ２４ａ、２４ｂへの印加電圧が上昇する。このとき、ＳＢＤ２４ａはオン抵抗が高いため、ＳＢＤ２４ａではＳＢＤ２４ｂよりも印加電圧が上昇し易い。したがって、ダイオード順電圧を増加させていくと、ＳＢＤ２４ａ（すなわち、ピラー領域２４ａ）に隣接するｐｎ接合が、ＳＢＤ２４ｂ（すなわち、ピラー領域２４ｂ）に隣接するｐｎ接合よりも先にオンする。これによって、図１の矢印６２に示すように、ホールが、上部電極１４から、アノード領域３４、バリア領域２６、ドリフト領域２８、バッファ領域３０及びカソード領域３６を経由して、下部電極１６に流れる。また、矢印６２に示す経路を逆方向に電子が流れる。矢印６２に示すようにドリフト領域２８にホールが流入すると、このホールに引き寄せられることによって、第２ダイオード領域９２ｂ内のドリフト領域２８から第１ダイオード領域９２ａ内のドリフト領域に向かって電子が移動する。その結果、第２ダイオード領域９２ｂ内のドリフト領域２８において電子の濃度が低下する。
さらにダイオード順電圧を増加させると、ＳＢＤ２４ｂへの印加電圧が上昇し、ピラー領域２４ｂに隣接するｐｎ接合がオンする。このように、この半導体装置１０では、ＩＧＢＴ領域９０に近い第２ダイオード領域９２ｂではｐｎ接合がオンし難く、第２ダイオード領域９２ｂに電流が流れ難い。すなわち、第２ダイオード領域９２ｂに流れる電流は、第１ダイオード領域９２ａに流れる電流よりも小さい。
次に、ゲート干渉時の動作について説明する。ＩＧＢＴのゲート電極４２にゲート電圧が印加されている状態では、ダイオード順電圧を印加したとしてもＩＧＢＴ領域９０近傍のダイオード（すなわち、ダイオード領域９２ｂ内のダイオード）がオンし難い。これは、ゲート電圧の印加によって、ボディ領域２２内にチャネルが形成され、第２ダイオード領域９２ｂ内のドリフト領域２８の電位が上部電極１４の電位に近い電位となるためである。ゲート干渉の詳細については、上述した特許文献１を参照されたい。また、特許文献１に記載されているように、ゲート干渉が起きると、ＩＧＢＴ領域近傍のダイオードがスナップバック動作する。
しかしながら、本実施例の半導体装置１０では、上述したように、ＩＧＢＴ領域９０に近い第２ダイオード領域９２ｂに流れる電流が小さい。このため、ゲート干渉によって第２ダイオード領域９２ｂに電流が流れないとしても、ダイオード領域９２全体に流れる電流の減少幅は小さい。このため、実施例１の半導体装置１０では、ゲート干渉によるダイオードの電流への影響が極めて小さい。
また、上述したように、実施例１の半導体装置１０では、第１ダイオード領域９２ａ内のｐｎ接合がオンしており、第２ダイオード領域９２ｂ内のｐｎ接合がオンしていない状態において、第２ダイオード領域９２ｂから第１ダイオード領域９２ａに向かって電子が移動する。このため、第２ダイオード領域９２ｂ内のｐｎ接合がオンするタイミングにおいて、第２ダイオード領域９２ｂ内のドリフト領域２８における電子の濃度が低い。このようにドリフト領域２８の電子の濃度が低い状態でｐｎ接合がオンする場合には、ゲート干渉が生じていたとしても、スナップバックが生じ難い。したがって、実施例１の半導体装置１０によれば、ゲート干渉時におけるダイオードのスナップバックを抑制することができる。
以上に説明したように、実施例１の半導体装置１０では、ゲート干渉によるダイオードの特性への影響を最小化することができる。実施例１の半導体装置１０では、ダイオードが安定して動作することができる。
図４に示す実施例２の半導体装置は、ピラー領域２４の構成を除いて、実施例１の半導体装置１０と同様の構成を有している。実施例２の半導体装置では、ピラー領域２４ｂの幅が、ピラー領域２４ａの幅と等しい。すなわち、ピラー領域２４ｂのショットキー接続領域の面積が、ピラー領域２４ａのショットキー接続領域の面積と等しい。他方、実施例２の半導体装置では、ピラー領域２４ａのｎ型不純物濃度が、ピラー領域２４ｂのｎ型不純物濃度よりも低い。このため、実施例２の半導体装置では、ＳＢＤ２４ａ、２４ｂが、図５に示す特性を有している。
図５に示すように、実施例２の半導体装置では、ＳＢＤ２４ａの立ち上がり電圧ＶＦａが、ＳＢＤ２４ｂの立ち上がり電圧ＶＦｂよりも高い。さらに、ＳＢＤ２４ａの電流の立ち上がり角度ｄＩ／ｄＶが、ＳＢＤ２４ｂの電流の立ち上がり角度ｄＩ／ｄＶよりも小さい。すなわち、実施例２の半導体装置でも、実施例１と同様に、ＳＢＤ２４ａのオン抵抗が、ＳＢＤ２４ｂのオン抵抗よりも高い。
このように、実施例２の半導体装置でも、ＩＧＢＴ領域９０から遠いＳＢＤ２４ａのオン抵抗が、ＩＧＢＴ領域９０に近いＳＢＤ２４ｂのオン抵抗よりも高い。このため、実施例２の半導体装置は、実施例１の半導体装置と同様に動作することができる。実施例２の半導体装置でも、実施例１の半導体装置と同様に、ゲート干渉による電流値の減少幅が小さいと共に、ゲート干渉時にダイオードのスナップバックが生じ難い。
なお、上述した実施例２では、ピラー領域２４ａのｎ型不純物濃度が、ピラー領域２４ｂのｎ型不純物濃度よりも低かった。しかしながら、少なくとも、ピラー領域２４ａの上面１２ａにおけるｎ型不純物濃度が、ピラー領域２４ｂの上面１２ａにおけるｎ型不純物濃度よりも低ければよい。このような構成によれば、ＳＢＤ２４ａのオン抵抗を、ＳＢＤ２４ｂのオン抵抗よりも高くすることができる。
また、上述した実施例１、２では、ＩＧＢＴ領域９０内にピラー領域２４及びバリア領域２６が形成されていたが、これらの領域はＩＧＢＴ領域９０内に必ずしも形成されている必要はない。また、上述した実施例１、２では、ダイオード領域９２内に制御電極５２が形成されていたが、制御電極５２はダイオード領域９２内に必ずしも形成されている必要はない。また、上述した実施例１、２では、ＩＧＢＴがトレンチ型のゲート電極を有していたが、ゲート電極はプレーナ型であってもよい。
また、上述した実施例１、２では、図２に示すようにＩＧＢＴ領域９０とダイオード領域９２が配置されていたが、ＩＧＢＴ領域９０とダイオード領域９２の配置は自由に変更することができる。例えば、図６、７に示すように配置されていてもよい。
また、上述した実施例では、ＩＧＢＴ構造とダイオード構造の境界が上面側と下面側とで一致していたが、これらが一致していなくてもよい。例えば、図８に示すように、コレクタ領域３２がアノード領域３４側にはみ出していてもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：半導体基板
１４：上部電極
１６：下部電極
２０：エミッタ領域
２２：ボディ領域
２４：ピラー領域
２６：バリア領域
２８：ドリフト領域
３０：バッファ領域
３２：コレクタ領域
３４：アノード領域
３６：カソード領域
４２：ゲート電極
５２：制御電極
９０：ＩＧＢＴ領域
９２：ダイオード領域

Claims (3)

  1. ダイオード領域とＩＧＢＴ領域を有する半導体基板と、
    前記ダイオード領域内の前記半導体基板の表面に形成されているアノード電極と、
    前記ダイオード領域内の前記半導体基板の裏面に形成されているカソード電極と、
    前記ＩＧＢＴ領域内の前記表面に形成されているエミッタ電極と、
    前記ＩＧＢＴ領域内の前記裏面に形成されているコレクタ電極と、
    ゲート絶縁膜と、
    ゲート電極、
    を有しており、
    前記ダイオード領域が、
    前記アノード電極に対してオーミック接続されているｐ型のアノード領域と、
    前記アノード領域の側方に配置されており、前記アノード領域に接しており、前記アノード電極に対してショットキー接続されているｎ型の複数のピラー領域と、
    前記アノード領域の裏面側に配置されており、前記アノード領域に接しており、複数の前記ピラー領域と繋がっているｎ型のバリア領域と、
    前記バリア領域の裏面側に配置されており、前記バリア領域よりもｎ型不純物濃度が低いｎ型のダイオードドリフト領域と、
    前記ダイオードドリフト領域の裏面側に配置されており、前記カソード電極に接続されており、前記ダイオードドリフト領域よりもｎ型不純物濃度が高いｎ型のカソード領域、
    を有しており、
    前記ＩＧＢＴ領域が、
    前記エミッタ電極に対してオーミック接続されているｎ型のエミッタ領域と、
    前記エミッタ電極に対してオーミック接続されているｐ型のボディ領域と、
    前記ダイオードドリフト領域と繋がっており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型のＩＧＢＴドリフト領域と、
    前記コレクタ電極に接続されており、前記ＩＧＢＴドリフト領域によって前記ボディ領域から分離されているｐ型のコレクタ領域、
    を有しており、
    前記ゲート電極が、前記エミッタ領域と前記ＩＧＢＴドリフト領域の間を分離している前記ボディ領域に対して前記ゲート絶縁膜を介して対向しており、
    複数の前記ピラー領域のうちの第１ピラー領域の前記アノード電極に対するオン抵抗が、複数の前記ピラー領域のうちの第１ピラー領域よりも前記ＩＧＢＴ領域に近い位置にある第２ピラー領域の前記アノード電極に対するオン抵抗よりも高い、
    半導体装置。
  2. 前記第１ピラー領域の前記アノード電極に対する接触面積が、前記第２ピラー領域の前記アノード電極に対する接触面積よりも狭い請求項１の半導体装置。
  3. 前記第１ピラー領域の前記表面におけるｎ型不純物濃度が、前記第２ピラー領域の前記表面におけるｎ型不純物濃度よりも低い請求項１の半導体装置。
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