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JP2016035989A - 半導体装置 - Google Patents

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JP2016035989A
JP2016035989A JP2014158930A JP2014158930A JP2016035989A JP 2016035989 A JP2016035989 A JP 2016035989A JP 2014158930 A JP2014158930 A JP 2014158930A JP 2014158930 A JP2014158930 A JP 2014158930A JP 2016035989 A JP2016035989 A JP 2016035989A
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semiconductor layer
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field plate
semiconductor
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Tomoko Matsudai
知子 末代
雄一 押野
Yuichi Oshino
雄一 押野
文悟 田中
Bungo Tanaka
文悟 田中
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Original Assignee
Toshiba Corp
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Abstract

【課題】終端部の耐圧が高い半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上の一部に設けられた第２導電形の第２半導体層と、ゲート絶縁膜を介して、前記第１半導体層及び前記第２半導体層内に設けられたゲート電極と、前記第１半導体層上における前記第２半導体層よりも終端部側に設けられた第１絶縁層と、前記第１半導体層上における前記第１絶縁層よりも終端部側に設けられた第２導電形の第３半導体層と、前記第１半導体層上における前記第３半導体層よりも終端部側に設けられた第２絶縁層と、前記第１半導体層と前記第２絶縁層の間に設けられた第１導電形の第１拡散層と、前記第１半導体層上に、前記第２半導体層、前記第３半導体層、前記第１絶縁層及び前記第２絶縁層に接して設けられた層間絶縁膜と、前記層間絶縁膜内に設けられ、前記第１半導体層からの距離が相互に異なる複数個のフィールドプレート電極と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子は、パワーエレクトロニクス技術に用いられる。近年、電力エネルギーを限りなく効率よく使用することが求められる中、電力変換を高効率で行うため、パワーエレクトロニクス技術やパワー半導体素子の開発はますます重要なものとなっている。これらパワー半導体素子は、低スイッチング損失、高速動作、広い安全動作領域と共に幅広い耐圧展開が必要とされる。
このうち、耐圧は素子動作部つまり素子そのものの耐圧と共に、素子終端部の耐圧も必要となる。素子終端部においては、その構造により、局部的に高い電界が生じてブレークダウンが発生することがある。このため、素子終端部の耐圧設計も重要であり、現在までにＶＬＤ（Variation of Lateral Doping）構造、リサーフ構造、ガードリング構造等の構造が提案されている。さらに、高温、長時間の電圧印加条件の元でも、耐圧変動やリーク電流増加等が生じない信頼性も要求される。
特開２０１３‐３８３２９号公報
耐圧の向上および信頼性の向上を可能とする半導体装置を提供することである。
実施形態に係る半導体装置は、セル部、前記セル部を囲む第１終端部、及び、前記第１終端部を囲む第２終端部とを有する第１導電形の第１半導体層と、前記セル部において、前記第１半導体層上に設けられた第２導電形の半導体領域と、前記第１終端部において、前記第１半導体層上に設けられた第１絶縁層と、前記第２終端部において、前記第１半導体層上に設けられた第２絶縁層と、前記第２終端部において、前記第１半導体層と前記第２絶縁層の間に設けられた第１導電形の第１拡散層と、前記第１絶縁膜よりも前記セル部側に位置する前記第１終端部において、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第１絶縁膜と前記第２絶縁膜との間に位置する前記第１半導体層上に設けられた第２導電形の第３半導体層と、前記第１半導体層上に、前記第２半導体層、前記第３半導体層、前記第１絶縁層及び前記第２絶縁層に接して設けられた層間絶縁膜と、前記層間絶縁膜内に設けられ、前記第１半導体層からの距離が異なる複数個のフィールドプレート電極と、を備える。
（ａ）は、第１の実施形態に係る半導体装置を例示する平面図であり、（ｂ）は第１の実施形態に係る半導体装置の図１（ａ）のＡ−Ａ’線による断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、図１（ａ）のＡ−Ａ’線による断面を示す。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、図１（ａ）のＡ−Ａ’線による断面を示す。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、図１（ａ）のＡ−Ａ’線による断面を示す。 第１の実施形態の比較例に係る半導体装置を例示する図１（ａ）のＡ−Ａ’線による断面に相当する断面図である。 （ａ）は、第１の実施例の比較例に係る半導体装置のｎ形ドリフト層が低比抵抗である場合の空乏層の広がりを例示する図であり、（ｂ）は、第１の実施例の比較例に係る半導体装置のｎ形ドリフト層が高比抵抗である場合の空乏層の広がりを例示する図である。 第２の実施形態に係る半導体装置の断面図である。 第３の実施形態に係る半導体装置の断面図である。 第４の実施形態に係る半導体装置の断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。なお、実施形態中では、第１導電形をｎ形とし、第２導電形をｐ形とし説明するが、両者を入れ替えて実施することも可能である。
まず、第１の実施形態の半導体装置について説明する。
図１（ａ）は、本実施形態に係る半導体装置１００を例示する平面図であり、（ｂ）は、図１のＡ−Ａ’線による断面図である。
図１（ａ）に示すように、半導体装置１００には、セル部１００ａが設けられており、セル部１００ａの外側には、第１終端部１００ｂ及び第２終端部１００ｃが設けられている。すなわち、セル部１００ａは第１終端部１００ｂに囲まれており、さらに第１終端部１００ｂは第２終端部１００ｃに囲まれている。
図１（ｂ）に示すように、本実施形態に係る半導体装置１００においては、ｎ形ドリフト層１０１（第１半導体層）が設けられており、ｎ形ドリフト層１０１の上面に接して、層間絶縁膜１０２が設けられている。ｎ形ドリフト層１０１の層間絶縁膜１０２が設けられている面とは反対側にはｐ形コレクタ層１０３が設けられている。ｐ形コレクタ層１０３の下には、コレクタ電極１２５が設けられている。
なお、本明細書においては、ｎ形ドリフト層１０１から層間絶縁膜１０２に向かう方向を「上」とし、その反対方向を「下」とするが、これは便宜的なものであり、重力の方向とは無関係である。
ｎ形ドリフト層１０１の上層部には、ｐ形ガードリング層１０４、１０５（第２、３半導体層）、ｐ形ボディ層１０６、絶縁層１０７（第１絶縁層）、絶縁層１０８（第２絶縁層）及びｎ形領域１０９が設けられている。ｐ形ガードリング層１０５は、第１終端部１００ｂと第２終端部１００ｃの境界領域を跨ぐように設けられており、ｐ形ガードリング層１０４は、セル部１００ａと第１終端部１００ｂの境界領域を跨ぐように設けられている。ｐ形ボディ層１０６は、セル部１００ａに複数設けられている。また、ｐ形ガードリング層１０４、１０５（第２、３半導体層）は、それぞれ層間絶縁膜１０２の下面に接するように設けられている。また、ｎ形領域１０９は、第２終端部１００ｃの最外周部分に設けられ、層間絶縁膜１０２の下面に接している。絶縁層１０７は、ｐ形ガードリング層１０５とｎ形領域１０９の間に位置するようにｎ形ドリフト層１０１上に設けられ、層間絶縁膜１０２の下面に接している。また、絶縁層１０７はｐ形ガードリング層１０５、及びｎ形領域１０９とは離隔して設けられている。絶縁層１０７の下面のｎ形ドリフト層１０１内には、ｎ形拡散層１１０が設けられている。絶縁層１０８は、ｐ形ガードリング層１０５とｐ形ガードリング層１０４の間に位置するようにｎ形ドリフト層１０１上に設けられ、層間絶縁膜１０２の下面に接している。また、絶縁層１０８はｐ形ガードリング層１０５、及びｐ形ガードリング層１０４とは離隔して設けられている。絶縁層１０８はｐ形ガードリング層１０５に接するように設けられてもよい。
ゲート電極１１１は、上端が層間絶縁膜１０２に接し、下端がｎ形ドリフト層１０１内に位置して、隣接するｐ形ボディ層１０６間に設けられている。また、セル部１００ａの最外周部分においては、ゲート電極１１１はｐ形ボディ層１０６とｐ形ガードリング層１０４の間に位置するように設けられている。ｎ形ソース層１１２は、ｐ形ボディ層１０６の上部とゲート電極１１１の上部の間にそれぞれに接して設けられており、層間絶縁膜１０２にも接している。なお、ゲート電極１１１とｎ形ドリフト層１０１、ｐ形ボディ層１０６、ｎ形ソース層１１２、及び層間絶縁膜１０２との間には、図示しないゲート絶縁膜が設けられている。
ｎ形ドリフト層１０１は、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などにより形成されている。層間絶縁膜１０２は、例えばＣＶＤ（Chemical Vapor Deposition）や熱酸化などにより形成された酸化シリコン（ＳｉＯ２）、ＰＳＧ（Phosphorus Silicon Glass）、ＢＰＳＧ（Boron Phosphorus Silicon Glass）、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）などにより形成されている。
フィールドプレート電極１１３、１１４、１１５（第１フィールドプレート電極）は、層間絶縁膜１０２内に平坦に設けられている。フィールドプレート電極１１３、１１４、１１５は、ｎ形ドリフト層１０１から離隔しており、フィールドプレート電極１１３、１１４、１１５とｎ形ドリフト層１０１との間には、層間絶縁膜１０２の一部が介在している。フィールドプレート電極１１３は、第１終端部１００ｂ内に位置し、フィールドプレート電極１１４は第２終端部１００ｃ内に位置し、フィールドプレート電極１１５は第２終端部１００ｃ内に位置している。
上方から見て、フィールドプレート電極１１３の内周側の端部は、ｐ形ガードリング層１０４の外周側の端部に重なっており、フィールドプレート電極１１３の外周側の端部は、絶縁層１０８の内周側の端部と重なっている。
また、上方から見て、フィールドプレート電極１１４の内周側の端部は、ｐ形ガードリング層１０５の外周側の端部に重なっており、フィールドプレート電極１１４の外周側の端部は、絶縁層１０７の内周側の端部と重なっている。
更にまた、上方から見て、フィールドプレート電極１１５の内周側の端部は、絶縁層１０７の外周側の端部と重なっており、フィールドプレート電極１１５の外周側の端部は、ｎ形領域１０９の内周側の端部に重なっている。
フィールドプレート電極１１７，１１８、１１９（第２フィールドプレート電極）は、層間絶縁膜１０２内に平坦に設けられている。フィールドプレート電極１１７、１１８、１１９は、ｎ形ドリフト層１０１から隔離しており、フィールドプレート電極１１７、１１８、１１９とｎ形ドリフト層１０１との間には、層間絶縁膜１０２の一部が介在している。フィールドプレート電極１１７は第１終端部１００ｂ内に位置し、フィールドプレート電極１１８及びフィールドプレート電極１１５は第２終端部１００ｃ内に位置している。
上方から見て、フィールドプレート電極１１７は、絶縁層１０８の一部もしくは全部に重なっており、フィールドプレート電極１１７内周側の端部は、フィールドプレート電極１１３の外周側の端部に重なって設けられている。
また、上方から見て、フィールドプレート電極１１８は、絶縁層１０７の一部もしくは全部に重なっており、フィールドプレート電極１１８の内周側の端部は、フィールドプレート電極１１４の外周側の端部に重なっている。
更にまた、上方から見て、フィールドプレート電極１１９は、絶縁層１０７の一部もしくは全部に重なって設けられており、フィールドプレート電極１１９の外周側の端部はフィールドプレート電極１１５の内周側の端部に重なって設けられている。
フィールドプレート電極１２１、１２２、１２３（第３フィールドプレート電極）は、層間絶縁膜１０２上に平坦に設けられている。すなわち、フィールドプレート電極１２１、１２２、１２３は、層間絶縁膜１０２を介して、ｎ形ドリフト層１０１から隔離している。フィールドプレート電極１２１は第１終端部１００ｂ内に位置し、フィールドプレート電極１２２は第１終端部１００ｂ及び第２終端部１００ｃ内に位置し、フィールドプレート電極１２３は、第２終端部１００ｃ内に位置している。
上方から見て、フィールドプレート電極１２１は、ｐ形ガードリング層１０４、フィールドプレート電極１１３、１１４及び絶縁層１０８に重なっている。
また、上方から見て、フィールドプレート電極１２２は、ｐ形ガードリング層１０５、フィールドプレート電極１１４、１１８及び絶縁層１０７の内周側の一部に重なっている。
更にまた、上方から見て、フィールドプレート電極１２３は、絶縁層１０７の外周側の一部、フィールドプレート電極１１９、１１５及びｎ形領域１０９に重なっている。
フィールドプレート１１３、１１４、１１５とｎ形ドリフト層１０１との最短距離をａとし、フィールドプレート電極１１７、１１８、１１９とｎ形ドリフト層１０１との最短距離をｂとし、フィールドプレート電極１２１、１２２、１２３とｎ形ドリフト層１０１との最短距離をｃとすると距離ａは距離ｂよりも短く、距離ｂは距離ｃよりも短い。
フィールドプレート電極１１３、１１４、１１５は、例えばポリシリコンなどを用いることができる。フィールドプレート電極１１７、１１８、１１９、１２１，１２２、１２３は、例えばタングステン（Ｗ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）など低抵抗な金属などを用いることができる。
セル部１００ａに最も近い第１終端部１００ｂでは、ｐ形ガードリング層１０４、フィールドプレート電極１１３、１１７、１２１は、エミッタ電位に接続されている。また第１終端部１００ｂの最外周及び第２終端部１００ｃの内周部では、ｐ形ガードリング層１０５、フィールドプレート電極１１４、１１８、１２２は、相互に接続されている。これにより、フィールドプレート電極１１４、１１８、１２２は、フローティング状態となっている。更に、第２終端部１００ｃの最外周部分に近い領域においては、ｎ形領域１０９、フィールドプレート電極１１５、１１９、１２３は、相互に接続されており、フローティング状態となっている。
エミッタ電極１２４は、セル部の層間絶縁膜１０２上に設けられている。エミッタ電極１２４は、ｎ形ドリフト層１０１から離隔しており、エミッタ電極１２４とｎ形ドリフト層１０１との間には、層間絶縁膜１０２の一部が介在している。上方からみて、エミッタ電極１２４は、各ｐ形ボディ層１０６、ゲート電極１１１及びｎ形ソース層１１２に重なっている。エミッタ電極１２４は、各ｐ形ボディ層１０６及びｎ形ソース層１１２に接続されている。
次に、半導体装置１００の製造方法について説明する。
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）は，第１の実施形態に係る半導体装置１００の製造方法を例示する工程断面図であり、図１（ａ）のＡ−Ａ’線による断面に相当する断面を示す。
まず、図２（ａ）に示すように、ｎ形ドリフト層１０１の上層部に、フォトレジストなどをマスクとしてアクセプタとなる不純物、例えばボロン（Ｂ）等を選択的にイオン注入および熱拡散することにより、ｐ形ガードリング層１０４、１０５を形成する。ｐ形ガードリング層１０４は、セル領域１００ａと第１終端部１００ｂの境界領域を跨ぐように形成され、ｐ形ガードリング層１０５は、第１終端部１００ｂと第２終端部１００ｃの境界領域を跨ぐように形成される。
次に、図２（ｂ）に示すように、ｎ形ドリフト層１０１の上面に、例えば２か所の溝部２０１、２０２を形成する。溝部２０１は、ｐ形ガードリング層１０４とｐ形ガードリング層１０５との間に、ｐ形ガードリング層１０４とｐ形ガードリング層１０５から離隔して形成する。溝部２０２は、ｐ形ガードリング層１０５と後述する工程でｎ形領域１０９を形成する部分、すなわち第２終端部１００ｃの最外周部分との間に、ｐ形ガードリング層１０５とｎ形領域１０９を形成する部分から離隔して形成する。
次に、図２（ｃ）に示すように、ｎ形ドリフト層１０１の上面における溝部２０２が形成された領域以外の領域を、フォトレジストなどからなるマスク２０３によって覆い、ドナーとなる不純物、例えばリン（Ｐ）等を選択的にイオン注入する。その後、マスク２０３を除去する。
なお、選択的に溝部２０２を形成したあと、続けて選択的にリン（Ｐ）等をイオン注入し、そのあと溝部２０１を形成してもよい。
これにより、図３（ａ）に示すように、ｎ形ドリフト層１０１における溝部２０２の直下域にｎ形拡散層１１０が形成される。次に、溝部２０１及び２０２内に、ＣＶＤ（Chemical Vapor Deposition）法などにより、例えばシリコン酸化物を堆積し、絶縁層１０７、１０８を形成する。
次に、図３（ｂ）に示すように、ｎ形ドリフト層１０１のセル部１００ａに複数のトレンチ２０４を任意の間隔で形成する。セル部１００ａにおいて最も外周側の少なくとも一つのトレンチ２０４は、ｐ形ガードリング層１０４の内周側の端部を貫通し、ｎ形ドリフト層１０１に到達するように形成する。次に、トレンチ２０４の内面上に、ゲート絶縁膜（図示せず）を形成し、トレンチ２０４の内部には、ポリシリコンを埋め込むことで、ゲート電極１１１を形成する。
次に、熱酸化法又はＣＶＤ法など、もしくはこれら複数の方法を用いて、薄い層間絶縁膜１０２ａを形成し、その上にポリシリコンの堆積などによりシリコン堆積膜を形成する。その後、所望の位置にフィールドプレート電極１１３、１１４、１１５が残るようにフォトレジストなどを形成し、これをマスクとしてＲＩＥ（Reactive Ion Etching）法などによりシリコン堆積膜を選択的に除去する。これにより、フィールドプレート電極１１３、１１４、１１５を、層間絶縁膜１０２ａの上に形成する。
次に、図３（ｃ）に示すように、トレンチ２０４間に、ｐ形ボディ層１０６を形成する。
例えば、上方から見て、フィールドプレート電極１１３は、フィールドプレート電極１１３の内周側の端部が、ｐ形ガードリング層１０４の外周側の端部に重なり、フィールドプレート電極１１３の外周側の端部が、絶縁層１０８の内周側の端部に重なるような位置に形成される。また、フィールドプレート電極１１４は、上方から見て、フィールドプレート電極１１４の内周側の端部が、ｐ形ガードリング層１０５の外周側の端部に重なり、フィールドプレート電極１１４の外周側の端部が、絶縁層１０７の内周側の端部に重なるような位置に形成される。更に、フィールドプレート電極１１５は、上方から見て、フィールドプレート電極１１５の内周側の端部が、絶縁層１０７の外周側の端部に重なり、フィールドプレート電極１１５の外周側の端部が、後述する工程で第２終端部１００ｃの最外周部分に形成されるｎ形領域１０９に重なるように形成される。
なお、ｐ形ボディ層１０６はトレンチ２０４を形成する前に、形成してもよい。
次に、図４（ａ）に示すように、ドナーとなる不純物、例えばリン又はヒ素（Ａｓ）等を選択的にイオン注入することにより、ｎ形領域１０９及びｎ形ソース層１１２を形成する。例えば、ｎ形領域１０９は、第２終端部１００ｃの最外周部分に形成し、ｎ形ソース層１１２は、ｐ形ボディ層１０６の上部とゲート絶縁膜（図示せず）の上部に接するように形成する。
次に、ＣＶＤ法などにより層間絶縁膜１０２ｂを形成する。フォトレジストなどをマスクとしてＲＩＥ法などにより、後の工程でフィールドプレート電極１１７、１１８、１１９となる溝部２０５、２０６、２０７と、後述する工程で形成するフィールドプレート電極１２１、１２２、１２３とフィールドプレート電極１１３、１１４、１１５を接続する貫通孔２１１、２１３、２１４、フィールドプレート電極１２１、１２２、１２３とｐ形ガードリング層１０４、１０５及びｎ形領域１０９を接続する貫通孔２１０、２１２、２１５後述する工程で形成されるエミッタ電極１２４とｐ形ボディ層１０６を接続する貫通孔２０８を形成する。
例えば、上方から見て、溝部２０５は、絶縁層１０８の一部に重なり、溝部２０５の内周側の端部が、フィールドプレート電極１１３の外周側の端部に重なるように形成する。また、例えば、上方から見て、溝部２０６は、絶縁層１０７の一部に重なり、溝部２０６の内周側の端部が、フィールドプレート電極１１４の外周側の端部に重なるように形成する。更に、例えば、上方から見て、溝部２０７は、絶縁層１０７の一部に重なり、溝部２０７の外周側の端部が、フィールドプレート電極１１５の外周側の端部に重なるように形成する。このとき、フィールドプレート電極１１３、１１４、１１５とｎ形ドリフト層１０１との最短距離をａとし、溝部２０５、２０６、２０７の底面とｎ形ドリフト層１０１との最短距離をｂとすると、距離ａは距離ｂよりも短い。
また、貫通孔２０８は、１つのｐ形ボディ層１０６に対して層間絶縁膜１０２ｂの上面から１つの貫通孔２０８が延びるように複数形成する。更に、貫通孔２１０は、層間絶縁膜１０２ｂの上面から延びてｐ形ガードリング層１０４の上面に到達するように形成する。更にまた、貫通孔２１１は、層間絶縁膜１０２ｂの上面から延びてフィールドプレート電極１１３の上面に到達するように形成する。更にまた、貫通孔２１２は、層間絶縁層１０２ｂの上面から延びてｐ形ガードリング層１０５の上面に到達するように形成する。更にまた、貫通孔２１３は、層間絶縁膜１０２ｂの上面から延びてフィールドプレート電極１１４の上面に到達するように形成する。更にまた、貫通孔２１４は、層間絶縁膜１０２ｂの上面から延びてフィールドプレート電極１１５の上面に到達するように形成する。更にまた、貫通孔２１５は、層間絶縁膜１０２ｂの上面から延びて、ｎ形領域１０９の上面まで到達するように形成する。
次に、図４（ｂ）に示すように、溝部２０５、２０６、２０７に低抵抗な金属を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化することにより、フィールドプレート電極１１７、１１８、１１９を形成する。このとき、各貫通孔にも低抵抗な金属を埋め込む。次にＣＶＤ法などにより層間絶縁膜１０２ｃを形成する。層間絶縁膜１０２ａ、１０２ｂ、１０２ｃから層間絶縁膜１０２が構成される。次に、フォトレジストなどをマスクとしてＲＩＥ法などにより貫通孔２１６、２１７、２１８を形成する。貫通孔２１６は、層間絶縁膜１０２の上面から延びてフィールドプレート電極１１７に到達するように形成する。また、貫通孔２１７は、層間絶縁膜１０２の上面から延びてフィールドプレート電極１１８に到達するように形成されている。更に、貫通孔１１９は、層間絶縁膜１０２の上面から延びている。更にまた、貫通孔２０８、２１０、２１１、２１２、２１３、２１４、２１５は、層間絶縁膜１０２ｃの上面まで達するように伸長し、伸長した貫通孔内には、低抵抗な金属を埋め込む。
次に、図４（ｃ）に示すように、スパッタ法などにより金属材料を堆積し、フォトレジストなどをマスクとしてＲＩＥ法などにより選択的にエッチングすることにより、フィールドプレート電極１２１、１２２、１２３、及びエミッタ電極１２４を形成する。例えば、上方から見て、フィールドプレート電極１２１は、ｐ形ガードリング層１０４、フィールドプレート電極１１３、１１７及び絶縁層１０８に重なるように形成される。また、例えば、上方から見て、フィールドプレート電極１２２は、ｐ形ガードリング層１０５、フィールドプレート電極１１４、１１８に重なるように形成され、フィールドプレート電極１２２の外周側の端部は、絶縁層１０７の内周側の端部に重なるように形成される。更に、例えば、上方から見て、フィールドプレート電極１２３は、ｎ形領域１０９、フィールドプレート電極１１５、１１９に重なるように形成され、フィールドプレート電極１２３の内周側の端部は、絶縁層１０７の外周側の端部に重なるように形成される。更にまた、例えば、上方から見て、エミッタ電極１２４は、ｐ形ボディ層１０６、ゲート電極１１１に重なるように形成される。
これにより、フィールドプレート電極１２１は、貫通孔２１０内の金属材料を介してｐ形ガードリング層１０４に接続され、貫通孔２１１内の金属材料を介してフィールドプレート電極１１３に接続され、貫通孔２１６内の金属材料を介してフィールドプレート電極１１７に接続される。フィールドプレート電極１２２は、貫通孔２１２内の金属材料を介してｐ形ガードリング層１０５に接続され、貫通孔２１３内の金属材料を介してフィールドプレート電極１１４に接続され、貫通孔２１７内の金属材料を介してフィールドプレート電極１１８に接続される。フィールドプレート電極１２３は、貫通孔２１８内の金属材料を介してフィールドプレート電極１１９に接続され、貫通孔２１４内の金属材料を介してフィールドプレート電極１１５に接続され、貫通孔２１５内の金属材料を介してｎ形領域１０９に接続される。エミッタ電極１２４は、貫通孔１０８内の金属材料を介してｐ形ボディ層１０６に接続されている。
次に、図１に示すように、ｎ形ドリフト層１０１の下層部を除去して、所望の厚みに薄層化し、さらにｎ形ドリフト層１０１の下面にアクセプタとなる不純物、例えばボロン（Ｂ）等をイオン注入することにより、ｐ形コレクタ層１０３を形成する。ｐ形コレクタ層１０３の下には、コレクタ電極１２５を形成する。
ここで、ｐ形コレクタ層１０３とともにｎ形バッファ層（図示せず）も形成することがある。
以上、図２（ａ）〜図４（ｃ）に示すような工程により、半導体装置１００は製造される。
上記で説明した製造方法はあくまで一例であり、例えば成膜方法についてはＣＶＤ法の他に、原子層単体での成長制御が可能なＡＬＤ（Atomic Layer Deposition）法や真空蒸着法、塗布法、及び噴霧法等でも実施は可能である。
次に、本実施形態の効果について説明する。
本実施形態によれば、本実施形態に係る半導体装置１００に逆バイアスの電圧を印加すると、セル部１００ａのｐ形ボディ層１０６とｎ形ドリフト層１０１のｐｎ接合界面、及び第１終端部１００ｂのエミッタ電位に接続されたｐ形ガードリング層１０４とｎ形ドリフト層１０１のｐｎ接合界面を起点に空乏層が発生する。この空乏層が、エミッタ電位に接続されたフィールドプレート電極１１３の直下、フィールドプレート電極１１７の直下、フィールドプレート電極１２１の直下のｎ形ドリフト層１０１へと、セル部１００ａから第１終端部１００ｂに広がる。更に、この空乏層は、第１終端部１００ｂの外側にある第２終端部１００ｃへ広がり、フローティング状態にされたｐ形ガードリング層１０５とｎ形ドリフト層１０１のｐｎ接合界面、フローティング状態にされたフィールドプレート電極１１３、フィールドプレート電極１１７、フィールドプレート電極１２１直下のｎ形ドリフト層１０１へと、第１終端部１００ｂから第２終端部１００ｃに広がる。
本実施形態によれば、セル部１００ａの外側にエミッタ電位に接続されたフィールドプレートを有する第１終端部１００ｂと、フローティング状態にされたフィールドプレートを有する第２終端部１００ｃを持ち、例えば、第１終端部１００ｂにおいては、フィールドプレート電極１１３、フィールドプレート電極１１７、フィールドプレート電極１２１とｎドリフト層１０１との距離ａ、ｂ、ｃを順次、厚くしていくことにより、電位勾配が緩やかになり、終端部でのより高い耐圧を得ることが可能である。
ここで、更に、ｎ形ドリフト層１０１が高比抵抗ウェハで構成され、ｎ形ドリフト層１０１の不純物濃度が低い場合を考える。逆バイアスの電圧を印加したときの空乏層の伸びは、フィールドプレート電極がある領域の下では制御されるが、フィールドプレート電極が部分的になくなる第２終端部１００ｃでは、空乏層の伸びは促進され、最外周部に空乏層が到達することで素子破壊が起こることがある。このような、ｎ形ドリフト層１０１として高比抵抗なウェハを用いた場合においても、ｎ形ドリフト層１０１より濃度の高いｎ形拡散層１１０を設けることで、逆バイアス時の最外周部への空乏層の伸びを抑制し、素子の周縁部での素子破壊を抑えることができる。
また、高耐圧素子の場合、製造時などに素子表面に形成されるパッシベーション膜や酸化膜と基板界面などには、外部電荷が蓄積されている。この外部電荷の影響によって基板表面に近い領域では、空乏層の電界強度分布の変動が生じやすい。
そこで、絶縁層１０７の下にｎ形拡散層１１０を設けることにより、電界が集中する位置を絶縁層１０７の下面からｎ形拡散層１１０中に移動させることで、パッシベーション膜（図示せず）や層間絶縁膜１０２とｎ形ドリフト層１０１の間に蓄積されている外部電荷の影響による耐圧の変動を抑えることが可能となる。
更にまた、フィールドプレート電極１１５、フィールドプレート電極１１９、フィールドプレート電極１２３を設けることで、空乏層が外周方向へ伸びるのを制御し周縁部での素子破壊を抑えることができる。すなわち、素子全体としての耐圧を向上させることが可能である。
フィールドプレートを平坦ではなく階段状とした場合には、段差部での絶縁層及びフィールドプレート膜の段切れが起こりやすく電気的に接続されない可能性があることから、段切れしないように絶縁層及びフィールドプレート膜を厚くする必要がある。しかしながら、平坦なフィールドプレートを複数設けることで、膜の段切れは起こらず絶縁層及びフィールドプレート膜の薄膜化が可能であり、素子全体の厚さを薄くすることが可能である。また、平坦なフィールドプレートではフィールドプレート毎に材料が異なっていても良いため、材料選択の幅を広げることが可能である。
（第１の実施形態の比較例）
次に第１の実施形態の比較例について説明する。
図５は本比較例に係る半導体装置を例示する図１のＡ−Ａ’線による断面図である。
図５に示すように、本比較例に係る半導体装置においては、絶縁層１０７の下にｎ形拡散層が設けられていない。ｎ形拡散層が設けられていないこと以外は、第１の実施形態に係る半導体装置１００と同様である。
図６（ａ）は、本比較例に係る半導体装置のｎ形ドリフト層、ｎ形領域、ｎ形ドリフト層の上層部に設けられた絶縁層、ｐ形ガードリング領域、ゲート電極及びｐ形ボディ層の断面に相当する断面であり、ｎ形ドリフト層が低比抵抗である場合において、逆バイアスの電圧を半導体装置に印加したときの空乏層の広がりを例示する図であり、（ｂ）は、本比較例に係る半導体装置のｎ形ドリフト層、ｎ形領域、ｎ形ドリフト層上層に設けられた絶縁層、ｐ形ガードリング領域、ゲート電極及びｐ形ボディ層の断面に相当する断面であり、ｎ形ドリフト層が高比抵抗である場合において、逆バイアスの電圧を半導体装置に印加したときの空乏層の広がりを例示する図である。
図６（ａ）及び（ｂ）に示すように、逆バイアスの電圧を印加したときに、ｎ形ドリフト層１０１が高比抵抗である場合の方が、低比抵抗である場合よりも空乏層が外周部に延びやすい。したがって、本比較例に係る半導体装置に高比抵抗のｎ形ドリフト層１０１を用いる場合、空乏層が外周部に到達して電界の集中が起こりやすく、耐圧が低下してしまうことがある。また、空乏層が延びすぎると、最外周部の格子欠陥などに起因して素子破壊が生ずる可能性がある。
（第２の実施形態）
次に第２の実施形態について説明する。
図７は、第２の実施形態に係る半導体装置を例示する断面図である。
図７に示すように、本実施形態に係る半導体装置２００においては、ｎ型ドリフト層１０１と絶縁層１０８との間に、ｎ形拡散層３０１が設けられている。ｎ形拡散層３０１の上面は絶縁層１０８に接し、ｎ形拡散層３０１の下面及び側面はｎ形ドリフト層１０１に接している。
ｎ形拡散層３０１が設けられていること以外は、第１の実施形態に示す半導体装置と同様である。
次に、本実施形態の効果について説明する。
本実施形態によれば、絶縁層１０８の下面にもｎ形拡散層３０１を設けることで、第１終端部１００ｂにおいても外部電荷の影響による耐圧の変動を抑えることが可能となる。
さらにｎ形拡散層１１０とｎ形拡散層３０１とは同時に形成することができる。
（第３の実施形態）
次に、第３の実施形態について説明する。
図８は、第３の実施形態に係る半導体装置を例示する断面図である。
図８に示すように、本実施形態に係る半導体装置３００において、第２終端部１００ｃのｎ形領域１０９とｐ形ガードリング層１０５の間には、ｎ形領域１０９とｐ形ガードリング層１０５から離隔して深いｎ形拡散層４０１が設けられている。このｎ形拡散層４０１は、第１の実施形態で形成したｎ形拡散層１１０よりも広い拡散層として形成されており、絶縁層１０７の下面及び側面の全体を覆っている。
その他の構成は、第１の実施形態に示す半導体装置と同様である。
次に、本実施形態の効果について説明する。
本実施形態においては、先ず、絶縁層１０７を配置する領域よりも広い範囲にｎ形拡散層４０１を深い拡散層として形成する。次に、ｎ形拡散層４０１上に絶縁層１０７を形成する。このとき、ｎ形拡散層４０１が絶縁層１０７を配置する領域よりも広く形成されているため、絶縁層１０７を形成する際の位置合わせが容易になる。
（第４の実施形態）
次に、第４の実施形態について説明する。
図９は、第４の実施形態に係る半導体装置を例示する断面図である。
図９に示すように、本実施形態に係る半導体装置４００においては、第１終端部１００ｂ及び第２終端部１００ｃにおいて、ｎ形ドリフト層１０１の上面のほぼ全面にｎ形拡散層５０１及び５０２が設けられている。このｎ形拡散層５０１及び５０２は、例えばエピタキシャル成長によって形成されたものである。
その他の構成は、第１の実施形態に示す半導体装置と同様である。
次に、本実施形態の効果について説明する。
本実施形態によれば、ｎドリフト層１０１に溝部を形成することなくｎ形拡散層５０１、５０２、第２絶縁体層１０８の形成が可能である。また、第２終端部１００ｃにも溝部を形成することなく、絶縁層１０７を形成することができる。
また、絶縁層１０７及び絶縁層１０８のｎ形拡散層５０１及び５０２上への配置も容易になる。
以上説明した実施形態によれば、耐圧が高い終端構造を持つ半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１００、２００、３００、４００：半導体装置、１００ａ：セル部、１００ｂ：第１終端部、１００ｃ：第２終端部、１０１：ｎ形ドリフト層、１０２：層間絶縁膜、１０３：ｐ形コレクタ層、１０４、１０５：ｐ形ガードリング層、１０６：ｐ形ボディ層、１０７、１０８：絶縁層、１０９：ｎ形領域、１１０、３０１、４０１、５０１、５０２：ｎ形拡散層、１１１：ゲート電極、１１２：ｎ形ソース層、１１３、１１４、１１５、１１７，１１８、１１９、１２１、１２２、１２３：フィールドプレート電極、１２４：エミッタ電極、１２５：コレクタ電極、２０１、２０２、２０５、２０６、２０７：溝部、２０３、マスク、２０４：トレンチ、２０８、２１０、２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８：貫通孔
終端部の耐圧が高い半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上の一部に設けられた第２導電形の第２半導体層と、ゲート絶縁膜を介して、前記第１半導体層及び前記第２半導体層内に設けられたゲート電極と、前記第１半導体層上における前記第２半導体層よりも終端部側に設けられた第１絶縁層と、前記第１半導体層上における前記第１絶縁層よりも終端部側に設けられた第２導電形の第３半導体層と、前記第１半導体層上における前記第３半導体層よりも終端部側に設けられた第２絶縁層と、前記第１半導体層と前記第２絶縁層の間に設けられた第１導電形の第１拡散層と、前記第１半導体層上に、前記第２半導体層、前記第３半導体層、前記第１絶縁層及び前記第２絶縁層に接して設けられた層間絶縁膜と、前記層間絶縁膜内に設けられ、前記第１半導体層からの距離が相互に異なる複数個のフィールドプレート電極と、を備える。
ｎ形ドリフト層１０１の上層部には、ｐ形ガードリング層１０４、１０５（第２、３半導体層）、ｐ形ボディ層１０６、絶縁層１０７（第２絶縁層）、絶縁層１０８（第１絶縁層）及びｎ形領域１０９が設けられている。ｐ形ガードリング層１０５は、第１終端部１００ｂと第２終端部１００ｃの境界領域を跨ぐように設けられており、ｐ形ガードリング層１０４は、セル部１００ａと第１終端部１００ｂの境界領域を跨ぐように設けられている。ｐ形ボディ層１０６は、セル部１００ａに複数設けられている。また、ｐ形ガードリング層１０４、１０５（第２、３半導体層）は、それぞれ層間絶縁膜１０２の下面に接するように設けられている。また、ｎ形領域１０９は、第２終端部１００ｃの最外周部分に設けられ、層間絶縁膜１０２の下面に接している。絶縁層１０７は、ｐ形ガードリング層１０５とｎ形領域１０９の間に位置するようにｎ形ドリフト層１０１上に設けられ、層間絶縁膜１０２の下面に接している。また、絶縁層１０７はｐ形ガードリング層１０５、及びｎ形領域１０９とは離隔して設けられている。絶縁層１０７の下面のｎ形ドリフト層１０１内には、ｎ形拡散層１１０が設けられている。絶縁層１０８は、ｐ形ガードリング層１０５とｐ形ガードリング層１０４の間に位置するようにｎ形ドリフト層１０１上に設けられ、層間絶縁膜１０２の下面に接している。また、絶縁層１０８はｐ形ガードリング層１０５、及びｐ形ガードリング層１０４とは離隔して設けられている。絶縁層１０８はｐ形ガードリング層１０５に接するように設けられてもよい。
次に、本実施形態の作用について説明する。
本実施形態によれば、本実施形態に係る半導体装置１００に逆バイアスの電圧を印加すると、セル部１００ａのｐ形ボディ層１０６とｎ形ドリフト層１０１のｐｎ接合界面、及び第１終端部１００ｂのエミッタ電位に接続されたｐ形ガードリング層１０４とｎ形ドリフト層１０１のｐｎ接合界面を起点に空乏層が発生する。この空乏層が、エミッタ電位に接続されたフィールドプレート電極１１３の直下、フィールドプレート電極１１７の直下、フィールドプレート電極１２１の直下のｎ形ドリフト層１０１へと、セル部１００ａから第１終端部１００ｂに広がる。更に、この空乏層は、第１終端部１００ｂの外側にある第２終端部１００ｃへ広がり、フローティング状態にされたｐ形ガードリング層１０５とｎ形ドリフト層１０１のｐｎ接合界面、フローティング状態にされたフィールドプレート電極１１３、フィールドプレート電極１１７、フィールドプレート電極１２１直下のｎ形ドリフト層１０１へと、第１終端部１００ｂから第２終端部１００ｃに広がる。
この場合、セル部１００ａの外側にエミッタ電位に接続されたフィールドプレートを有する第１終端部１００ｂと、フローティング状態にされたフィールドプレートを有する第２終端部１００ｃを設け、例えば、第１終端部１００ｂにおいては、フィールドプレート電極１１３とｎドリフト層１０１との距離ａ、フィールドプレート電極１１７とｎドリフト層１０１との距離ｂ、フィールドプレート電極１２１とｎドリフト層１０１との距離ｃを順次厚くしていくことにより、電位勾配が緩やかになる。また、ｎ形ドリフト層１０１より濃度の高いｎ形拡散層１１０を設けることで、逆バイアス時の最外周部への空乏層の伸びを抑制し、素子の周縁部で素子破壊を抑えることができる。
特に、ｎ形ドリフト層１０１が高比抵抗ウェハで構成され、ｎ形ドリフト層１０１の不純物濃度が低い場合は、逆バイアスの電圧を印加したときの空乏層の伸びが大きくなる。このとき、仮に、ｎ形拡散層１１０が設けられていないと、フィールドプレート電極が部分的になくなる第２終端部１００ｃでは、空乏層の伸びが促進され、最外周部に空乏層が到達することで素子破壊が起こることがある。これに対して、本実施形態によれば、ｎ形ドリフト層１０１として高比抵抗なウェハを用いた場合においても、ｎ形ドリフト層１０１よりも不純物濃度が高いｎ形拡散層１１０を設けることで、逆バイアス時の最外周部への空乏層の伸びを抑制し、素子の周縁部での素子破壊を抑えることができる。
上述の如く、本実施形態によれば、終端部でより高い耐圧を得ることが可能である。
また、ｎ形ドリフト層１０１として高比抵抗なウェハを用いた場合においても、ｎ形ドリフト層１０１より濃度の高いｎ形拡散層１１０を設けることで、逆バイアス時の最外周部への空乏層の伸びを抑制し、素子の周縁部での素子破壊を抑えることができる。

Claims (6)

  1. セル部、前記セル部を囲む第１終端部、及び、前記第１終端部を囲む第２終端部とを有する第１導電形の第１半導体層と、
    前記セル部において、前記第１半導体層上に設けられた第２導電形の半導体領域と、
    前記第１終端部において、前記第１半導体層上に設けられた第１絶縁層と、
    前記第２終端部において、前記第１半導体層上に設けられた第２絶縁層と、
    前記第２終端部において、前記第１半導体層と前記第２絶縁層の間に設けられた第１導電形の第１拡散層と、
    前記第１絶縁膜よりも前記セル部側に位置する前記第１終端部において、前記第１半導体層上に設けられた第２導電形の第２半導体層と、
    前記第１絶縁膜と前記第２絶縁膜との間に位置する前記第１半導体層上に設けられた第２導電形の第３半導体層と、
    前記第１半導体層上に、前記第２半導体層、前記第３半導体層、前記第１絶縁層及び前記第２絶縁層に接して設けられた層間絶縁膜と、
    前記層間絶縁膜内に設けられ、前記第１半導体層からの距離が異なる複数個のフィールドプレート電極と、
    を備えた半導体装置。
  2. 前記第１終端部において、前記第１半導体層と前記第１絶縁層の間に設けられた第１導電形の第２拡散層をさらに備えた請求項１記載の半導体装置。
  3. 前記第１拡散層は、前記第２絶縁層の上面以外を包むように形成されている請求項１または２に記載の半導体装置。
  4. 前記第１半導体層の最外周部の上層部に配置された第１導電形の第４半導体層をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
  5. セル部、前記セル部を囲む第１終端部、及び、前記第１終端部を囲む第２終端部が設定された半導体装置であって、
    第１導電形の第１半導体層と、
    前記セル部において、前記第１半導体層の上層部に設けられた第２導電形の拡散領域と、
    前記第１終端部において、前記第１半導体層の上層部に設けられた第１絶縁層と、
    前記第２終端部において、前記第１半導体層の上層部に設けられた第２絶縁層と、
    前記第１終端部の内周側において、前記第１半導体層の上層部に設けられた第２導電形の第２半導体層と、
    前記第２終端部の内周側において、前記第１半導体層の上層部に設けられた第２導電形の第３半導体層と、
    前記第１終端部において、前記第２半導体層と前記第３半導体層の間に設けられた第１導電形の第３拡散層と、
    前記第１終端部において、前記第３半導体層と最外周部の間に設けられた第１導電形の第４拡散層と、
    前記第２半導体層、前記第３半導体層、前記第３拡散層及び前記第４拡散層に接して設けられた層間絶縁膜と、
    前記層間絶縁膜内に周期的に設けられ前記第１半導体層からの距離が異なる複数個の平坦なフィールドプレート電極と、
    を備えた半導体装置。
  6. 前記第３拡散層及び前記第４拡散層が、エピタキシャル成長によって形成された請求項５記載の半導体装置。
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