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WO2024203121A1 - 半導体装置 - Google Patents

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Info

Publication number
WO2024203121A1
WO2024203121A1 PCT/JP2024/008809 JP2024008809W WO2024203121A1 WO 2024203121 A1 WO2024203121 A1 WO 2024203121A1 JP 2024008809 W JP2024008809 W JP 2024008809W WO 2024203121 A1 WO2024203121 A1 WO 2024203121A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
region
film
trench
gate
Prior art date
Application number
PCT/JP2024/008809
Other languages
English (en)
French (fr)
Inventor
敦史 後田
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Publication of WO2024203121A1 publication Critical patent/WO2024203121A1/ja

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • This disclosure relates to a semiconductor device.
  • Patent Document 1 discloses a semiconductor device that includes an active region and an edge termination region surrounding the active region. An IGBT and a free wheel diode are formed in the active region. In the edge termination region, a plurality of guard rings (field limiting rings (FLR)) and field plate electrodes (FLR electrodes) are formed on the plurality of guard rings and electrically connected to the corresponding guard rings.
  • FLR field limiting rings
  • FLR electrodes field plate electrodes
  • the objective of this disclosure is to provide a semiconductor device that provides a novel connection structure between multiple FLR electrodes and their corresponding FLRs.
  • One embodiment of the present disclosure includes a chip having a first main surface that is rectangular in plan view and a second main surface opposite the first main surface, an active region provided on the first main surface in which an element structure is formed, a peripheral region that is a region outside the active region and is provided on the outer periphery of the first main surface and has four corner portions, a plurality of field limiting rings (hereinafter referred to as "FLRs") formed on a surface layer of the first main surface in the peripheral region so as to surround the active region, an insulating film formed on the first main surface and covering the plurality of FLRs, and a plurality of FLR electrodes arranged opposite each of the plurality of FLRs via the insulating film, and each of the FLR electrodes is disposed at a corner of at least one of the four corner portions.
  • FLRs field limiting rings
  • the semiconductor device has an electrode curved portion in which the inner edge and outer edge have a planar shape of a circular arc in a corner portion, and in at least one of the corner portions, each of the electrode curved portions has an inner edge and an outer edge with different centers of curvature and curvatures, and the magnitude relationship of the curvature of the inner edge and the outer edge is reversed between two adjacent electrode curved portions, so that in the corner portion, each of the electrode curved portions has a wide region and a narrow region between the inner edge and the outer edge, and a part of the wide region in each of the electrode curved portions is physically and electrically connected to the corresponding FLR via an FLR connection electrode that penetrates the insulating film.
  • This configuration provides a novel connection structure between multiple FLR electrodes and their corresponding FLRs.
  • FIG. 1 is a plan view showing a semiconductor device according to an embodiment.
  • FIG. 2 is a plan view showing the layout of the first main surface.
  • FIG. 3 is an enlarged plan view showing the active region and the peripheral region.
  • FIG. 4 is a cross-sectional view taken along the line IV-IV shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG.
  • FIG. 6 is a cross-sectional view taken along the line VI-VI shown in FIG.
  • FIG. 7 is an enlarged plan view showing the active and boundary regions.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII shown in FIG.
  • FIG. 9 is a cross-sectional view taken along line IX-IX shown in FIG.
  • FIG. 1 is a plan view showing a semiconductor device according to an embodiment.
  • FIG. 2 is a plan view showing the layout of the first main surface.
  • FIG. 3 is an enlarged plan view showing the active region and the peripheral region.
  • FIG. 18 is a cross-sectional view taken along line XVIII-XVIII shown in FIG. 13.
  • FIG. FIG. 19 is a cross-sectional view taken along line XIX-XIX shown in FIG.
  • FIG. 20 is a cross-sectional view taken along the line XX-XX shown in FIG. 21 is a cross-sectional view taken along line XXI-XXI shown in FIG. 15.
  • FIG. 22 is a cross-sectional view taken along line XXII-XXII shown in FIG. 12.
  • FIG. 23 is a plan view showing the layout of the resistance film, the gate electrode film, and the gate wiring film.
  • FIG. 24 is an electrical circuit diagram showing a gate resistor structure, a gate terminal electrode, and a gate wiring electrode.
  • FIG. 25 is a schematic plan view for explaining the structure of the FLR and the FLR electrode at the second corner portion.
  • Figure 26 is a schematic cross-sectional view taken along line XXVI-XXVI shown in Figure 25.
  • FIG. 27 is a schematic plan view for explaining a modified example of the structure of the FLR and the FLR electrode at the second corner portion.
  • this phrase includes a numerical value (shape) equal to the numerical value (shape) of the comparison target, as well as a numerical error (shape error) within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • shape the numerical value (shape) of the comparison target
  • error a numerical error within a range of ⁇ 10% based on the numerical value (shape) of the comparison target.
  • the phrases “first,” “second,” “third,” etc. are used, but these are symbols added to the names of each structure to clarify the order of explanation, and are not added with the intention of limiting the names of each structure.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a plan view showing the layout of a first main surface 3.
  • FIG. 3 is an enlarged plan view showing an active region 6 and a peripheral region 9.
  • FIG. 4 is a cross-sectional view taken along line IV-IV shown in FIG. 3.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG. 3.
  • FIG. 6 is a cross-sectional view taken along line VI-VI shown in FIG. 3.
  • FIG. 7 is an enlarged plan view showing the active region 6 and the boundary region 8.
  • FIG. 8 is a cross-sectional view taken along line VIII-VIII shown in FIG. 7.
  • FIG. 9 is a cross-sectional view taken along line IX-IX shown in FIG. 7.
  • FIG. 10 is a cross-sectional view taken along line X-X shown in FIG. 1.
  • the semiconductor device 1A is an IGBT semiconductor device equipped with an IGBT (Insulated Gate Bipolar Transistor). With reference to Figures 1 to 10, the semiconductor device 1A includes a chip 2 having a hexahedral shape (specifically, a rectangular parallelepiped shape). The chip 2 may be referred to as a "semiconductor chip.” In this embodiment, the chip 2 has a single-layer structure made of a silicon single crystal substrate (semiconductor substrate).
  • the first side surface 5A and the second side surface 5B extend in a first direction X along the first main surface 3 and face a second direction Y that intersects with the first direction X along the first main surface 3. Specifically, the second direction Y is perpendicular to the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the semiconductor device 1A includes a plurality of active regions 6 spaced apart on the first main surface 3.
  • the plurality of active regions 6 include a first active region 6A and a second active region 6B.
  • the first active region 6A is provided in an area on the first side surface 5A side of a line that crosses the center of the first main surface 3 in the first direction X.
  • the second active region 6B is provided in an area on the second side surface 5B side of a line that crosses the center of the first main surface 3 in the first direction X.
  • each active region 6 is formed in a polygonal shape having four sides parallel to the periphery of the chip 2 in a plan view.
  • the planar shape of each active region 6 is arbitrary.
  • the semiconductor device 1A includes an inactive region 7 provided in a region outside the multiple active regions 6 on the first main surface 3.
  • the inactive region 7 includes a boundary region 8 and a peripheral region 9.
  • the boundary region 8 is provided in a band shape extending in the first direction X in the region between the first active region 6A and the second active region 6B. In this embodiment, the boundary region 8 is located on a straight line that crosses the center of the first main surface 3 in the first direction X.
  • the boundary region 8 includes a pad region 10 having a relatively large width in the second direction Y, and a street region 11 having a width in the second direction Y that is smaller than the width of the pad region 10.
  • the pad region 10 may be referred to as a "first boundary region” or a "wide region”.
  • the street region 11 may be referred to as a "second boundary region", a "line region” or a "narrow region”.
  • the pad region 10 is provided in an area on one side in the first direction X (the third side surface 5C side). In this embodiment, the pad region 10 is located on a straight line that crosses the center of the first main surface 3 in the first direction X in a plan view, and is provided in a rectangular shape near the center of the third side surface 5C.
  • the street region 11 is provided in an area on the other side in the first direction X (the fourth side surface 5D side) of the pad region 10. In this embodiment, the street region 11 is pulled out in a strip shape from the pad region 10 toward the fourth side surface 5D side, and is located on a straight line that crosses the center of the first main surface 3 in the first direction X.
  • the peripheral region 9 is provided on the periphery of the chip 2 so as to collectively surround the multiple active regions 6.
  • the peripheral region 9 is provided in a ring shape (a square ring shape in this embodiment) extending along the periphery (first to fourth side faces 5A to 5D) of the chip 2.
  • the peripheral region 9 is connected to the pad region 10 on one side (the third side face 5C side) of the first main surface 3, and is connected to the street region 11 on the other side (the fourth side face 5D side) of the first main surface 3.
  • the outer peripheral region 9 has four corners 201, 202, 203, and 204.
  • Corner 201 is a corner sandwiched between the first side 5A and the third side 5C in a plan view (hereinafter referred to as "first corner 201").
  • Corner 202 is a corner sandwiched between the first side 5A and the fourth side 5D in a plan view (hereinafter referred to as "second corner 202").
  • Corner portion 203 is a corner portion sandwiched between fourth side surface 5D and second side surface 5B in plan view (hereinafter referred to as “third corner portion 203").
  • Corner portion 204 is a corner portion sandwiched between second side surface 5B and third side surface 5C in plan view (hereinafter referred to as "fourth corner portion 204").
  • the semiconductor device 1A includes an n-type (first conductivity type) drift region 12 formed inside the chip 2.
  • the drift region 12 is formed throughout the entire inside of the chip 2.
  • the chip 2 is made of an n-type semiconductor substrate (n-type semiconductor chip), and the drift region 12 is formed by utilizing the n-type chip 2.
  • the semiconductor device 1A includes an IGBT structure Tr (transistor structure) formed in each active region 6.
  • the IGBT structure Tr is not formed in the inactive region 7. Since the configuration on the second active region 6B side (the configuration of the IGBT structure Tr) is substantially the same as the configuration on the first active region 6A side (the configuration of the IGBT structure Tr), the configuration on the first active region 6A side will be described below.
  • the configuration on the second active region 6B side is linearly symmetrical to the configuration on the first active region 6A side across the boundary region 8.
  • the description of the structure on the second active region 6B side is omitted, as the description of the structure on the first active region 6A side applies.
  • the n-type impurity concentration of drift region 12 gradually decreases from the surface of drift region 12 on the first main surface 3 side toward the surface of drift region 12 on the second main surface 4 side.
  • the n-type impurity concentration of drift region 12 is preferably, for example, not less than 1.0 ⁇ 10 13 cm ⁇ 3 and not more than 1.0 ⁇ 10 15 cm ⁇ 3 .
  • the semiconductor device 1A includes a p-type channel region 20 formed in the surface layer of the first main surface 3 in the first active region 6A.
  • the channel region 20 may be referred to as a "body region” or a "base region”.
  • the channel region 20 is formed in the surface layer of the drift region 12 on the first main surface 3 side.
  • the channel region 20 extends in a layered manner along the first main surface 3 and is connected to the inner peripheral wall of the trench isolation structure 15.
  • the channel region 20 is formed shallower than the trench isolation structure 15 and has a bottom located on the first main surface 3 side of the bottom wall of the trench isolation structure 15. It is preferable that the bottom of the channel region 20 is located on the first main surface 3 side of the intermediate depth range of the trench isolation structure 15.
  • the thickness of the channel region 20 may be about 1 ⁇ m.
  • Each first trench structure 21 has one end on the boundary region 8 side and the other end on the outer periphery region 9 side in the longitudinal direction (second direction Y).
  • One end and the other end of the multiple first trench structures 21 are mechanically and electrically connected to the trench isolation structure 15.
  • the multiple first trench structures 21, together with the trench isolation structure 15, form a ladder-shaped trench structure.
  • the connection portion between the first trench structure 21 and the trench isolation structure 15 may be considered as part of the trench isolation structure 15 and/or part of the first trench structure 21.
  • the spacing between the multiple first trench structures 21 is preferably less than the width of the street region 11.
  • the width of the first trench structure 21 is preferably less than the width of the street region 11.
  • the width of the first trench structure 21 is the width in a direction perpendicular to the direction in which the first trench structure 21 extends.
  • the width of the first trench structure 21 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of the first trench structure 21 is preferably 0.3 ⁇ m or more and 1 ⁇ m or less.
  • the width of the first trench structure 21 is 0.4 ⁇ m or more and 0.7 ⁇ m or less. It is preferable that the width of the first trench structure 21 is approximately equal to the width of the trench isolation structure 15.
  • the first trench structure 21 may have a depth of 1 ⁇ m or more and 20 ⁇ m or less. It is preferable that the depth of the first trench structure 21 is 4 ⁇ m or more and 10 ⁇ m or less. It is preferable that the depth of the first trench structure 21 is approximately equal to the depth of the trench isolation structure 15.
  • the first trench structure 21 includes a first trench 22, a first insulating film 23, and a first buried electrode 24.
  • the first trench 22 is formed in the first main surface 3 and defines the wall surface of the first trench structure 21.
  • the first trench 22 communicates with the isolation trench 16 at both ends in the second direction Y.
  • the sidewall of the first trench 22 communicates with the sidewall of the isolation trench 16, and the bottom wall of the first trench 22 communicates with the bottom wall of the isolation trench 16.
  • the first insulating film 23 covers the wall surface of the first trench 22 in a film-like manner.
  • the first insulating film 23 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film. It is preferable that the first insulating film 23 has a single-layer structure consisting of a single insulating film.
  • the second trench structure 25 includes a second trench 26, a second insulating film 27, and a second buried electrode 28.
  • the second trench 26 is formed in the first main surface 3 and defines the wall surface of the second trench structure 25.
  • the second buried electrode 28 is buried in the second trench 26 with the second insulating film 27 sandwiched therebetween.
  • the second buried electrode 28 may include conductive polysilicon.
  • An emitter potential is applied to the second buried electrode 28.
  • the multiple emitter regions 29 are each formed in a band shape extending along the multiple first trench structures 21 in a planar view.
  • the multiple emitter regions 29 may be formed at intervals along the multiple first trench structures 21 in a planar view.
  • the multiple emitter regions 29 are formed in the region between the first trench structure 21 and the second trench structure 25 so as to be connected to the first trench structure 21 and the second trench structure 25. It is preferable that the emitter regions 29 are not formed in the region between the trench isolation structure 15 and the outermost second trench structure 25.
  • the semiconductor device 1A includes a plurality of contact holes 30 formed in the first main surface 3 so as to expose the emitter region 29 in the first active region 6A.
  • the plurality of contact holes 30 are formed on both sides of the plurality of first trench structures 21 at intervals from the plurality of first trench structures 21.
  • the plurality of contact holes 30 may each be formed in a tapered shape in which the opening width narrows from the opening toward the bottom wall.
  • the multiple contact holes 30 penetrate the emitter region 29 so as to reach the channel region 20.
  • the multiple contact holes 30 may be spaced away from the bottom of the emitter region 29 toward the first main surface 3 so as not to reach the channel region 20.
  • the multiple contact holes 30 are each formed in a band shape extending along the multiple first trench structures 21 in a plan view. In terms of the longitudinal direction (second direction Y), the multiple contact holes 30 are preferably shorter than the multiple first trench structures 21. It is particularly preferable that the multiple contact holes 30 are shorter than the multiple second trench structures 25.
  • the p-type impurity concentration of the channel region 20 is preferably, for example, not less than 1.0 ⁇ 10 16 cm ⁇ 3 and not more than 1.0 ⁇ 10 18 cm ⁇ 3
  • the p-type impurity concentration of the channel contact region 31 is preferably, for example, not less than 1.0 ⁇ 10 18 cm ⁇ 3 and not more than 1.0 ⁇ 10 20 cm ⁇ 3 .
  • the first active region 6A includes, as an IGBT structure Tr, a channel region 20, a plurality of first trench structures 21, a plurality of second trench structures 25, a plurality of emitter regions 29, a plurality of contact holes 30, a plurality of channel contact regions 31, and a plurality of floating regions 32.
  • the second active region 6B includes, as an IGBT structure Tr, a channel region 20, a plurality of first trench structures 21, a plurality of second trench structures 25, a plurality of emitter regions 29, a plurality of contact holes 30, a plurality of channel contact regions 31, and a plurality of floating regions 32.
  • the boundary well region 40 is formed in a band shape extending in the first direction X along the boundary region 8 in a plan view.
  • the boundary well region 40 is formed in a layer shape extending along the first main surface 3 in the region sandwiched between the first trench isolation structure 15A and the second trench isolation structure 15B, and is exposed from the first main surface 3.
  • the boundary well region 40 is formed in the region sandwiched between the multiple first trench structures 21 on the first active region 6A side and the multiple first trench structures 21 on the second active region 6B side.
  • the boundary well region 40 is connected to a plurality of trench isolation structures 15 adjacent to each other in the second direction Y.
  • the boundary well region 40 has a portion that covers the bottom walls of the plurality of trench isolation structures 15.
  • the boundary well region 40 has a portion that crosses the plurality of trench isolation structures 15 and covers the bottom walls of the plurality of first trench structures 21.
  • the boundary well region 40 covers the sidewalls of the trench isolation structure 15 and the sidewalls of the trench structures in the active regions 6, and is connected to each channel region 20 in the surface portion of the first main surface 3.
  • the depth of the boundary well region 40 may be 1 ⁇ m or more and 20 ⁇ m or less.
  • the depth of the boundary well region 40 is preferably 5 ⁇ m or more and 10 ⁇ m or less.
  • the semiconductor device 1A includes a p-type peripheral well region 41 formed in the surface layer of the first main surface 3 in the peripheral region 9.
  • the peripheral well region 41 has a higher p-type impurity concentration than the channel region 20.
  • the peripheral well region 41 may have a lower p-type impurity concentration than the channel region 20. It is preferable that the p-type impurity concentration of the peripheral well region 41 is approximately equal to the p-type impurity concentration of the boundary well region 40.
  • the peripheral well region 41 is formed in a layer extending along the first main surface 3 and is exposed from the first main surface 3.
  • the peripheral well region 41 is formed at a distance inward from the periphery (first to fourth side surfaces 5A to 5D) of the first main surface 3.
  • the peripheral well region 41 is formed in a band shape extending along the multiple active regions 6 in a planar view.
  • the peripheral well region 41 is formed in a ring shape (a square ring shape in this embodiment) that collectively surrounds the multiple active regions 6 in a planar view.
  • the peripheral well region 41 is preferably formed deeper than the channel region 20. It is particularly preferable that the peripheral well region 41 is formed deeper than the multiple trench isolation structures 15 (multiple first trench structures 21). The peripheral well region 41 preferably has a depth approximately equal to that of the boundary well region 40.
  • the peripheral well region 41 is connected to the multiple trench isolation structures 15.
  • the peripheral well region 41 has a portion that covers the bottom walls of the multiple trench isolation structures 15.
  • the peripheral well region 41 is pulled out from the peripheral region 9 into the multiple active regions 6.
  • the peripheral well region 41 has a portion that crosses the multiple trench isolation structures 15 and covers the bottom walls of the multiple first trench structures 21.
  • the peripheral well region 41 covers the sidewalls of the trench isolation structure 15 and the sidewalls of the multiple first trench structures 21 in each active region 6, and is connected to multiple channel regions 20 in the surface portion of the first main surface 3.
  • the peripheral well region 41 is connected to the boundary well region 40 at the connection portion of the boundary region 8 and the peripheral region 9. In other words, the peripheral well region 41, together with the boundary well region 40, defines multiple active regions 6.
  • the semiconductor device 1A includes a plurality of p-type field limiting rings (FLR: Field Limiting Ring) 42 formed on the surface layer of the first main surface 3 in the peripheral region 9.
  • FLR Field Limiting Ring
  • the field limiting rings 42 will be referred to as FLR42.
  • the FLR42 are provided to reduce the concentration of the electric field at the outer end of the PN junction of the semiconductor device 1A.
  • the FLR42 may also be referred to as a "guard ring.”
  • the number of FLRs 42 can be any number, and may be 2 to 20 (typically 3 to 10). In this embodiment, four FLRs 42 are provided.
  • the multiple FLRs 42 may have a p-type impurity concentration higher than the channel region 20.
  • the multiple FLRs 42 may have a p-type impurity concentration higher than the peripheral well region 41.
  • the multiple FLRs 42 may have a p-type impurity concentration lower than the peripheral well region 41.
  • the multiple FLRs 42 may have a p-type impurity concentration approximately equal to that of the peripheral well region 41.
  • the multiple FLRs 42 are formed in an electrically floating state.
  • the multiple FLRs 42 are formed in the region between the periphery of the chip 2 and the peripheral well region 41, spaced apart from the periphery of the chip 2 and the peripheral well region 41.
  • the multiple FLRs 42 are formed in a band shape extending along the peripheral well region 41 in a plan view.
  • the multiple FLRs 42 are formed in a ring shape (square ring shape) surrounding the peripheral well region 41 in a plan view.
  • each FLR 42 is formed in a curved shape.
  • the semiconductor device 1A includes a channel stop region 43 formed in the surface layer of the first main surface 3 at a distance from the multiple FLRs 42 toward the periphery of the chip 2 in the peripheral region 9.
  • the channel stop region 43 has a higher n-type impurity concentration than the drift region 12.
  • Such a channel stop region 43 can be formed simultaneously with the emitter region 29, for example, in the process of forming the emitter region 29.
  • the channel stop region 43 is formed in a band shape extending along the periphery of the chip 2 in a plan view.
  • the channel stop region 43 is formed in a ring shape (square ring shape) surrounding the multiple FLRs 42 in a plan view.
  • the channel stop region 43 is formed in a curved shape.
  • the channel stop region 43 may be exposed from the first to fourth side faces 5A to 5D.
  • the channel stop region 43 is formed in an electrically floating state.
  • the semiconductor device 1A includes a main surface insulating film 45 that selectively covers the first main surface 3.
  • the main surface insulating film 45 selectively covers the first main surface 3 in the active region 6, the boundary region 8, and the peripheral region 9.
  • the main surface insulating film 45 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film.
  • the main surface insulating film 45 preferably has a single-layer structure made of a single insulating film. It is particularly preferable that the main surface insulating film 45 includes a silicon oxide film made of an oxide of the chip 2. In this embodiment, the main surface insulating film 45 is made of the same insulating film as the first insulating film 23 (isolation insulating film 17). The main surface insulating film 45 covers the first main surface 3 so as to expose the trench isolation structure 15, the first trench structure 21, and the second trench structure 25.
  • the main surface insulating film 45 is connected to the isolation insulating film 17, the first insulating film 23, and the second insulating film 27, and exposes the isolation buried electrode 18, the first buried electrode 24, and the second buried electrode 28.
  • the main surface insulating film 45 selectively covers the boundary well region 40, the peripheral well region 41, the FLR 42, and the channel stop region 43 in the boundary region 8 and the peripheral region 9.
  • the semiconductor device 1A includes a plurality of emitter electrode films 47 arranged on the first main surface 3 so as to cover the plurality of second trench structures 25 in the active region 6.
  • the plurality of emitter electrode films 47 are arranged on the main surface insulating film 45.
  • the plurality of emitter electrode films 47 may include conductive polysilicon.
  • the multiple emitter electrode films 47 cover both ends of the multiple second trench structures 25 in the second direction Y.
  • the multiple emitter electrode films 47 are formed in strips extending in the second direction Y in the region between the corresponding second trench structures 25 and trench isolation structures 15.
  • the multiple emitter electrode films 47 are formed at intervals from the trench isolation structures 15 toward the second trench structures 25.
  • the multiple emitter electrode films 47 face the channel region 20 with the main surface insulating film 45 in between.
  • the multiple emitter electrode films 47 are each formed integrally with the second buried electrodes 28 of the multiple second trench structures 25.
  • the multiple emitter electrode films 47 are each made up of a portion of the second buried electrode 28 that is pulled out in a film-like form onto the first main surface 3 (main surface insulating film 45).
  • the multiple emitter electrode films 47 may also be formed separately from the second buried electrodes 28.
  • FIG. 11 is an enlarged plan view showing the pad region 10.
  • FIG. 12 is an enlarged plan view showing the gate resistance structure 50 shown in FIG. 11.
  • FIG. 13 is an enlarged plan view showing the inner part of the gate resistance structure 50 shown in FIG. 12.
  • FIG. 14 is an enlarged plan view showing one end of the gate resistance structure 50 shown in FIG. 12.
  • FIG. 15 is an enlarged plan view showing the other end of the gate resistance structure 50 shown in FIG. 12.
  • FIG. 21 is a cross-sectional view taken along line XXI-XXI in FIG. 15.
  • FIG. 22 is a cross-sectional view taken along line XXII-XXII in FIG. 12.
  • FIG. 23 is a plan view showing the layout of the resistance film 60, gate electrode film 64, and gate wiring film 65.
  • FIG. 24 is an electrical circuit diagram showing the gate resistance structure 50, gate terminal electrode 90, and gate wiring electrode 93.
  • the semiconductor device 1A includes a gate resistance structure 50 formed in the pad region 10.
  • the gate resistance structure 50 constitutes a gate resistance RG for the gate of the IGBT (first trench structure 21 of the IGBT structure Tr).
  • the gate resistance structure 50 includes a plurality of trench resistance structures 51 formed on the first main surface 3 in the pad region 10. A gate potential is applied to the plurality of trench resistance structures 51, but the plurality of trench resistance structures 51 do not contribute to channel control.
  • the multiple gate resistance structures 50 constitute a first trench group 52 and a second trench group 53.
  • the first trench group 52 includes multiple first trench resistance structures 51A that constitute part of the multiple trench resistance structures 51, and is provided on one side in the second direction Y (the first side surface 5A side).
  • the number of first trench resistance structures 51A is arbitrary and is adjusted based on the resistance value to be achieved.
  • the first trench group 52 may include 2 to 100 first trench resistance structures 51A.
  • the number of first trench resistance structures 51A is preferably 50 or less.
  • the number of first trench resistance structures 51A may be 25 or less.
  • the number of first trench resistance structures 51A is preferably 5 or more.
  • the gate resistance structure 50 may include a single first trench resistance structure 51A instead of the first trench group 52.
  • the first trench group 52 is provided in a region on one side (first side surface 5A) in the second direction Y with respect to a straight line that crosses the center of the first main surface 3 in the first direction X.
  • the first trench group 52 is preferably arranged in the pad region 10 so as to be biased toward the active region 6 (street region 11) rather than the peripheral region 9.
  • the first trench group 52 is arranged at intervals from the center of the pad region 10 toward the active region 6 (street region 11).
  • the multiple first trench resistance structures 51A are formed on the first main surface 3 at intervals from the multiple trench isolation structures 15 (multiple first trench structures 21).
  • the multiple first trench resistance structures 51A are arranged at intervals in the first direction X in a plan view, and are each formed in a band shape extending in the second direction Y. In other words, the multiple first trench resistance structures 51A are arranged in a stripe shape extending in the second direction Y.
  • the multiple first trench resistance structures 51A have one end on one side in the second direction Y (the first side surface 5A side) and the other end on the other side in the second direction Y (the second side surface 5B side).
  • the multiple first trench resistance structures 51A are formed at intervals from the bottom of the boundary well region 40 (first boundary well region 40A) toward the first main surface 3 so as to be located within the boundary well region 40 (first boundary well region 40A), and face the drift region 12 across a portion of the boundary well region 40. In other words, the multiple first trench resistance structures 51A do not penetrate the boundary well region 40 (first boundary well region 40A).
  • the spacing between the multiple first trench resistance structures 51A is preferably less than the width of the street region 11.
  • the spacing between the multiple first trench resistance structures 51A is preferably approximately equal to the spacing between the first trench structure 21 and the second trench structure 25.
  • the spacing between the multiple first trench resistance structures 51A may be smaller than the spacing between the first trench structure 21 and the second trench structure 25.
  • the spacing between the multiple first trench resistance structures 51A may be larger than the spacing between the first trench structure 21 and the second trench structure 25.
  • the width of the first trench resistance structure 51A is preferably less than the width of the street region 11.
  • the width of the first trench resistance structure 51A is the width in a direction perpendicular to the direction in which the first trench resistance structure 51A extends.
  • the width of the first trench resistance structure 51A may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of the first trench resistance structure 51A is preferably 0.3 ⁇ m or more and 1 ⁇ m or less.
  • the width of the first trench resistance structure 51A is 0.4 ⁇ m or more and 0.7 ⁇ m or less. It is preferable that the width of the first trench resistance structure 51A is approximately equal to the width of the first trench structure 21.
  • the first trench resistance structure 51A may have a depth of 1 ⁇ m or more and 20 ⁇ m or less. It is preferable that the depth of the first trench resistance structure 51A is 4 ⁇ m or more and 10 ⁇ m or less. It is preferable that the depth of the first trench resistance structure 51A is approximately equal to the depth of the first trench structure 21.
  • the second trench group 53 includes a plurality of second trench resistance structures 51B that form part of the plurality of trench resistance structures 51, and are spaced apart from the first trench group 52 on the other side in the second direction Y (the second side surface 5B side).
  • the number of second trench resistance structures 51B is arbitrary and is adjusted based on the resistance value to be achieved. For example, when a resistance value approximately equal to the resistance value on the first trench group 52 side is to be realized, the second trench group 53 may include the same number of second trench resistance structures 51B as the number of first trench resistance structures 51A.
  • the second trench group 53 may include a number of second trench resistance structures 51B different from the number of first trench resistance structures 51A.
  • the number of second trench resistance structures 51B may be less than the number of first trench resistance structures 51A.
  • the number of second trench resistance structures 51B may be greater than the number of first trench resistance structures 51A.
  • the second trench group 53 may include 2 to 100 second trench resistance structures 51B.
  • the number of second trench resistance structures 51B is preferably 50 or less.
  • the number of second trench resistance structures 51B may be 25 or less.
  • the number of second trench resistance structures 51B is preferably 5 or more.
  • the semiconductor device 1A may include a single second trench resistance structure 51B instead of the second trench group 53.
  • the second trench group 53 is provided in a region on the other side in the second direction Y (second side surface 5B) of a line that crosses the center of the first main surface 3 in the first direction X.
  • the second trench group 53 faces the first trench group 52 in the second direction Y.
  • the second trench group 53 is preferably arranged so as to be biased toward the active region 6 side (street region 11 side) rather than the outer periphery region 9 in the pad region 10.
  • the second trench group 53 is arranged at intervals from the center of the pad region 10 toward the active region 6 side (street region 11 side).
  • the second trench resistance structures 51B are formed on the first main surface 3 at intervals from the trench isolation structures 15 (the first trench structures 21).
  • the second trench resistance structures 51B are arranged at intervals in the first direction X in a plan view, and are each formed in a band shape extending in the second direction Y.
  • the multiple second trench resistance structures 51B are arranged in a stripe pattern extending in the second direction Y.
  • the multiple second trench resistance structures 51B each face the multiple first trench resistance structures 51A in a one-to-one correspondence in the second direction Y.
  • the multiple second trench resistance structures 51B are each arranged in the same straight line as the multiple first trench resistance structures 51A.
  • the multiple second trench resistance structures 51B each have one end on one side in the second direction Y (the first side surface 5A side) and the other end on the other side in the second direction Y (the second side surface 5B side).
  • the second trench resistance structures 51B are formed at intervals from the bottom of the boundary well region 40 (first boundary well region 40A) toward the first main surface 3 so as to be located within the boundary well region 40 (first boundary well region 40A), and face the drift region 12 across a portion of the boundary well region 40. In other words, the second trench resistance structures 51B do not penetrate the boundary well region 40 (first boundary well region 40A).
  • the spacing between the multiple second trench resistance structures 51B is preferably less than the width of the street region 11.
  • the spacing between the multiple second trench resistance structures 51B is preferably approximately equal to the spacing between adjacent first trench structures 21 and second trench structures 25.
  • the spacing between the multiple second trench resistance structures 51B may be smaller than the spacing between the first trench structures 21 and second trench structures 25.
  • the spacing between the multiple second trench resistance structures 51B may be larger than the spacing between the first trench structures 21 and second trench structures 25.
  • the width of the second trench resistance structure 51B is preferably less than the width of the street region 11.
  • the width of the second trench resistance structure 51B is the width in a direction perpendicular to the direction in which the second trench resistance structure 51B extends.
  • the width of the second trench resistance structure 51B may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the width of the second trench resistance structure 51B is preferably 0.3 ⁇ m or more and 1 ⁇ m or less. It is particularly preferable that the width of the second trench resistance structure 51B is 0.4 ⁇ m or more and 0.7 ⁇ m or less.
  • the width of the second trench resistance structure 51B is preferably approximately equal to the width of the first trench resistance structure 51A.
  • the second trench resistance structure 51B may have a depth of 1 ⁇ m or more and 20 ⁇ m or less.
  • the depth of the second trench resistance structure 51B is preferably 4 ⁇ m or more and 10 ⁇ m or less.
  • the depth of the second trench resistance structure 51B is preferably approximately equal to the depth of the first trench resistance structure 51A (first trench structure 21).
  • the trench resistance structure 51 includes a resistive trench 54, a resistive insulating film 55, and a resistive buried electrode 56.
  • the resistive trench 54 is formed in the first main surface 3, and defines the wall surface of the trench resistance structure 51.
  • the resistive insulating film 55 covers the wall surface of the resistive trench 54 in the form of a film.
  • the resistive insulating film 55 is connected to the main surface insulating film 45 on the first main surface 3.
  • the resistive insulating film 55 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film. It is preferable that the resistive insulating film 55 has a single-layer structure made of a single insulating film. It is particularly preferable that the resistive insulating film 55 includes a silicon oxide film made of an oxide of the chip 2.
  • the resistor-buried electrode 56 is buried in the resistor trench 54 with a resistor insulating film 55 sandwiched therebetween.
  • the resistor-buried electrode 56 may contain conductive polysilicon. A gate potential is applied to the resistor-buried electrode 56.
  • the gate resistor structure 50 includes a space region 57 defined in the pad region 10 between the first trench group 52 and the second trench group 53.
  • the space region 57 is formed by a flat portion of the first main surface 3 in the region between the other ends of the multiple first trench resistor structures 51A and one ends of the multiple second trench resistor structures 51B.
  • the space region 57 is partitioned into a rectangular shape in a plan view.
  • the space region 57 exposes the boundary well region 40 from the first main surface 3.
  • the space region 57 is formed on a straight line that crosses the center of the first main surface 3 in the first direction X in a plan view, and faces the street region 11 in the first direction X.
  • the space region 57 has a space width along the second direction Y.
  • the space width is larger than the width in the first direction X of the first trench resistance structure 51A (second trench resistance structure 51B).
  • the space width is larger than the distance between two first trench resistance structures 51A (second trench resistance structures 51B) adjacent to each other in the first direction X.
  • the space width is preferably larger than the width in the first direction X of the first trench group 52 (second trench group 53).
  • the space width may be smaller than the width in the first direction X of the first trench group 52 (second trench group 53).
  • the space width is preferably smaller than the length in the second direction Y of the first trench group 52 (second trench group 53).
  • the space width may be approximately equal to the width in the second direction Y of the street region 11.
  • the space width may be larger than the width in the second direction Y of the street region 11.
  • the space width may be smaller than the width in the second direction Y of the street region 11.
  • the gate resistor structure 50 includes a resistive film 60 arranged on the first main surface 3 so as to cover the multiple trench resistor structures 51 in the pad region 10. Specifically, the resistive film 60 is arranged on the main surface insulating film 45.
  • the resistive film 60 includes at least one of a conductive polysilicon film and an alloy film.
  • the alloy film may include alloy crystals composed of metallic elements and non-metallic elements.
  • the alloy film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film.
  • the resistive film 60 includes conductive polysilicon.
  • the thickness of the resistive film 60 is adjusted as appropriate depending on the resistance value to be achieved. It is preferable that the thickness of the resistive film 60 is equal to or less than the depth of the first trench resistance structure 51A (second trench resistance structure 51B). It is particularly preferable that the thickness of the resistive film 60 is less than the depth of the first trench resistance structure 51A (second trench resistance structure 51B).
  • the thickness of the resistive film 60 is preferably 0.5 times or more the width of the first trench resistance structure 51A (second trench resistance structure 51B).
  • the thickness of the resistive film 60 may be 0.05 ⁇ m or more and 2.5 ⁇ m or less.
  • the thickness of the resistive film 60 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the thickness of the resistive film 60 may be 0.1 nm or more and 100 nm or less.
  • the resistive film 60 is formed in a band shape extending in the second direction Y, and has a first end 60A on one side in the second direction Y (the first side surface 5A side) and a second end 60B on the other side in the second direction Y (the second side surface 5B side).
  • the resistive film 60 has a width in the first direction X that is greater than the width in the first direction X of the first trench group 52 (second trench group 53).
  • the width of the resistive film 60 may be less than the space width. Of course, the width of the resistive film 60 may be greater than or equal to the space width. It is preferable that the resistive film 60 has a uniform width in the first direction X.
  • the resistive film 60 has a portion located on one side (first side surface 5A side) and a portion located on the other side (second side surface 5B side) in the second direction Y with respect to a line that crosses the center of the first main surface 3 in the first direction X.
  • the resistive film 60 faces the first active region 6A, the second active region 6B, and the street region 11 in the first direction X.
  • the resistive film 60 faces the multiple trench isolation structures 15, the multiple first trench structures 21, and the multiple second trench structures 25 in the first direction X.
  • the resistive film 60 has a first covering portion 61 covering the space region 57, a second covering portion 62 covering the first trench group 52, and a third covering portion 63 covering the second trench group 53.
  • the first covering portion 61 is a portion that covers the first main surface 3 in the area outside the first trench group 52 (plurality of first trench resistance structures 51A) and the second trench group 53 (plurality of second trench resistance structures 51B).
  • the first covering portion 61 is located in the middle between the first end portion 60A and the second end portion 60B, and faces the boundary well region 40 across the main surface insulating film 45 in the thickness direction.
  • the second covering portion 62 forms the first end 60A of the resistive film 60 and covers all of the first trench resistance structures 51A.
  • the second covering portion 62 forms the first end 60A on the outer side (the peripheral edge side of the pad region 10) of one end of the multiple first trench resistance structures 51A.
  • the first end 60A faces the first covering portion 61 across the first trench group 52 in a plan view.
  • the second covering portion 62 is connected to the resistor-embedded electrodes 56 of the multiple first trench resistance structures 51A and faces the boundary well region 40 across the main surface insulating film 45 in the thickness direction.
  • the third covering portion 63 forms the second end portion 60B of the resistive film 60 and covers all the second trench resistance structures 51B.
  • the third covering portion 63 forms the second end portion 60B on the outer side (the peripheral side of the pad region 10) of the other ends of the multiple second trench resistance structures 51B.
  • the second end portion 60B faces the first covering portion 61 across the second trench group 53 in a plan view.
  • the third covering portion 63 is connected to the resistor-embedded electrodes 56 of the multiple second trench resistance structures 51B and faces the boundary well region 40 across the main surface insulating film 45 in the thickness direction.
  • the resistive film 60 is formed integrally with the resistor-buried electrodes 56 of the multiple first trench resistor structures 51A in the second covering portion 62, and is formed integrally with the resistor-buried electrodes 56 of the multiple second trench resistor structures 51B in the third covering portion 63.
  • the resistive film 60 is formed by a portion of the resistor-buried electrode 56 that is extended in the form of a film onto the first main surface 3 (main surface insulating film 45).
  • the resistive film 60 may be formed separately from the resistor-buried electrode 56.
  • the semiconductor device 1A includes a gate electrode film 64 disposed on the first main surface 3 so as to be adjacent to the resistive film 60. Specifically, the gate electrode film 64 is disposed on the main surface insulating film 45.
  • the gate electrode film 64 includes at least one of a conductive polysilicon film and an alloy film.
  • the alloy film may include alloy crystals composed of a metallic element and a non-metallic element.
  • the alloy film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film.
  • the gate electrode film 64 is preferably formed of the same resistive material as the resistive film 60. In this embodiment, the gate electrode film 64 includes conductive polysilicon. The gate electrode film 64 preferably has a thickness approximately equal to that of the resistive film 60.
  • the gate electrode film 64 is disposed on the main surface insulating film 45 at a distance from the resistive film 60 toward the inner side of the pad region 10 (the third side surface 5C side), and is physically separated from the resistive film 60.
  • the gate electrode film 64 is formed at a distance from the multiple trench isolation structures 15 toward the inner side of the pad region 10 in a plan view.
  • the gate electrode film 64 faces the boundary well region 40 (first boundary well region 40A) across the main surface insulating film 45.
  • the gate electrode film 64 is formed in a polygonal shape (a quadrangular shape in this embodiment) in a plan view. In this embodiment, the gate electrode film 64 is formed in a rectangular shape extending in the second direction Y along the resistive film 60.
  • the semiconductor device 1A includes a gate wiring film 65 arranged on the first main surface 3 adjacent to the resistive film 60 so as to face the gate electrode film 64 with the resistive film 60 in between.
  • the gate wiring film 65 is arranged on the main surface insulating film 45.
  • the gate wiring film 65 includes at least one of a conductive polysilicon film and an alloy film.
  • the alloy film may include alloy crystals composed of a metallic element and a non-metallic element.
  • the alloy film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film.
  • the gate wiring film 65 is preferably formed of the same resistive material as the resistive film 60. In this embodiment, the gate wiring film 65 includes conductive polysilicon. The gate wiring film 65 preferably has a thickness approximately equal to that of the resistive film 60.
  • the gate wiring film 65 is disposed on the main surface insulating film 45 at a distance from the gate electrode film 64, and is physically separated from the gate electrode film 64.
  • the gate wiring film 65 has a first connection portion connected to the first end 60A of the resistive film 60, and a second connection portion connected to the second end 60B of the resistive film 60.
  • the gate wiring film 65 is electrically connected to the multiple trench resistance structures 51 via the resistive film 60. Specifically, the gate wiring film 65 is electrically connected to the multiple first trench resistance structures 51A between the first covering portion 61 and the second covering portion 62 of the resistive film 60, and is electrically connected to the multiple second trench resistance structures 51B between the first covering portion 61 and the third covering portion 63 of the resistive film 60.
  • the gate wiring film 65 includes a first lower wiring portion 66, a second lower wiring portion 67, and a third lower wiring portion 68.
  • the first lower wiring portion 66 is routed to the pad region 10. Specifically, the first lower wiring portion 66 surrounds the resistive film 60 and the gate electrode film 64 in the pad region 10 from multiple directions (three directions in this embodiment).
  • the first lower wiring portion 66 includes a first lower line portion 69 and multiple second lower line portions 70A, 70B.
  • the first lower line portion 69 is arranged on the street region 11 side of the resistive film 60 in the pad region 10.
  • the first lower line portion 69 is arranged on the first main surface 3 adjacent to the resistive film 60 so as to face the gate electrode film 64 across the resistive film 60 in a plan view.
  • the first lower line portion 69 faces the boundary well region 40 (first boundary well region 40A) across the main surface insulating film 45 in the thickness direction.
  • the first lower line portion 69 is formed in a band shape extending in the second direction Y along the resistive film 60.
  • the first lower line portion 69 has a length in the second direction Y that is greater than the length of the resistive film 60 and the length of the gate electrode film 64.
  • the first lower line portion 69 has one end on one side in the second direction Y (the first side surface 5A side) and the other end on the other side in the second direction Y (the second side surface 5B side).
  • the multiple second lower line portions 70A, 70B include a second lower line portion 70A on one side and a second lower line portion 70B on the other side.
  • the second lower line portion 70A is arranged in a region on one side (first side surface 5A side) of the resistive film 60 and the gate electrode film 64 in the pad region 10 in the second direction Y with respect to the resistive film 60 and the gate electrode film 64.
  • the second lower line portion 70B is arranged in a region on the other side (second side surface 5B side) of the resistive film 60 and the gate electrode film 64 in the pad region 10 in the second direction Y with respect to the resistive film 60 and the gate electrode film 64.
  • the second lower line portion 70A is formed in a band shape extending in the first direction X, and has one end connected to one end of the first lower line portion 69, and the other end located on the peripheral side (third side surface 5C side) of the chip 2.
  • the second lower line portion 70A is further connected to the first end 60A of the resistive film 60, and is formed at a distance from the gate electrode film 64.
  • the second lower line portion 70A constitutes a first connection portion for the first end 60A.
  • the second lower line portion 70A faces the boundary well region 40 (first boundary well region 40A) across the main surface insulating film 45 in the thickness direction.
  • the second lower line portion 70B is formed in a band shape extending in the first direction X, and has one end connected to the other end of the first lower line portion 69, and the other end located on the peripheral side of the chip 2 (the third side surface 5C side).
  • the other side second lower line portion 70B is further connected to the second end 60B of the resistive film 60, and is formed at a distance from the gate electrode film 64.
  • the second lower line portion 70B constitutes a second connection portion for the first end portion 60A.
  • the other second lower line portion 70B faces the one second lower line portion 70A across the gate electrode film 64.
  • the other second lower line portion 70B faces the boundary well region 40 (first boundary well region 40A) across the main surface insulating film 45 in the thickness direction.
  • the second lower wiring portion 67 is routed to the street region 11. Specifically, the second lower wiring portion 67 is pulled out from the first lower wiring portion 66 to the street region 11. More specifically, the second lower wiring portion 67 is pulled out from the inner portion (the center portion in this embodiment) of the first lower line portion 69 to the street region 11, and is formed in a band shape extending in the first direction X.
  • the second lower wiring portion 67 crosses the center of the chip 2.
  • the second lower wiring portion 67 extends in a band shape so as to be located in an area on one side (the third side surface 5C side) and an area on the other side (the fourth side surface 5D side) of the first direction X with respect to a straight line that crosses the center of the first main surface 3 in the second direction Y.
  • the second lower wiring portion 67 has one end connected to the first lower line portion 69 (the first lower wiring portion 66) on one side of the first direction X, and the other end on the other side of the first direction X.
  • the second lower wiring portion 67 faces the boundary well region 40 (second boundary well region 40B) across the main surface insulating film 45 in the thickness direction.
  • the second lower wiring portion 67 has a width greater than the width of the street region 11 in the second direction Y, and is drawn out from the street region 11 to the multiple active regions 6.
  • the second lower wiring portion 67 covers the multiple trench isolation structures 15 in the multiple active regions 6.
  • the second lower wiring portion 67 also covers the ends of the first trench structures 21 in the active regions 6. As a result, the second lower wiring portion 67 is electrically connected to the isolated buried electrodes 18 and the first buried electrodes 24, and transmits the gate potential to the isolated buried electrodes 18 and the first buried electrodes 24.
  • the second lower wiring portion 67 is formed integrally with the multiple isolated buried electrodes 18 and the multiple first buried electrodes 24.
  • the second lower wiring portion 67 is composed of a portion of the multiple isolated buried electrodes 18 and a portion of the multiple first buried electrodes 24 that are pulled out in a film-like form onto the first main surface 3 (main surface insulating film 45).
  • the second lower wiring portion 67 may be formed separately from the multiple isolated buried electrodes 18 and the multiple first buried electrodes 24.
  • the third lower wiring portion 68 is routed to the outer peripheral region 9. Specifically, the third lower wiring portion 68 is pulled out from the first lower wiring portion 66 to the outer peripheral region 9. More specifically, the third lower wiring portion 68 is pulled out from the other ends of the multiple second lower line portions 70A, 70B to one side (first side surface 5A side) and the other side (second side surface 5B side) of the outer peripheral region 9, and is formed in a band shape extending along the outer peripheral region 9.
  • the third lower wiring portion 68 sandwiches multiple active regions 6.
  • the third lower wiring portion 68 extends along the periphery (first side surfaces 5A-5D) of the chip 2 so as to surround the multiple active regions 6 in a planar view, and is connected to the other end of the second lower wiring portion 67.
  • the third lower wiring portion 68, together with the second lower wiring portion 67 surrounds the multiple active regions 6.
  • the third lower wiring portion 68 faces the inner portion of the peripheral well region 41 across the main surface insulating film 45. Specifically, the third lower wiring portion 68 faces the inner portion of the peripheral well region 41 at a distance inward from the inner and outer edges of the peripheral well region 41 in a plan view.
  • the third lower wiring portion 68 has a plurality of lead-out portions 68a that are led out from the peripheral region 9 to the plurality of active regions 6 in the portion extending along the first side surface 5A.
  • the plurality of lead-out portions 68a cover the first trench isolation structure 15A on the first active region 6A side, and cover the second trench isolation structure 15B on the second active region 6B side.
  • the multiple drawers 68a cover the ends of the multiple first trench structures 21.
  • the third lower wiring portion 68 is electrically connected to the multiple isolated buried electrodes 18 and the multiple first buried electrodes 24 in the first active region 6A, and transmits the gate potential to the multiple isolated buried electrodes 18 and the multiple first buried electrodes 24.
  • a single pull-out portion 68a may be formed that extends in a strip along the first trench isolation structure 15A.
  • a single pull-out portion 68a may be formed that extends in a strip along the second trench isolation structure 15B.
  • the third lower wiring portion 68 is formed integrally with the multiple isolated buried electrodes 18 and the multiple first buried electrodes 24.
  • the third lower wiring portion 68 is composed of a portion of the multiple isolated buried electrodes 18 and a portion of the multiple first buried electrodes 24 that are pulled out in a film-like manner onto the first main surface 3 (main surface insulating film 45).
  • the third lower wiring portion 68 may be formed separately from the multiple isolated buried electrodes 18 and the multiple first buried electrodes 24.
  • the semiconductor device 1A includes a first slit 71 defined in a region between the resistive film 60 and the gate electrode film 64.
  • the first slit 71 is formed in a band shape extending in the second direction Y in a plan view, and defines the first to third covering portions 61 to 63 of the resistive film 60.
  • the first slit 71 exposes the main surface insulating film 45.
  • the first slit 71 is formed outward from the multiple trench resistance structures 51 in a plan view, and faces the boundary well region 40 (first boundary well region 40A) in the thickness direction. In other words, the first slit 71 does not face the trench resistance structures 51 in the thickness direction.
  • the first slit 71 has a first length in the second direction Y.
  • the first slit 71 is formed narrower than the gate electrode film 64 in the first direction X.
  • the first slit 71 is preferably formed narrower than the resistive film 60 in the first direction X.
  • the first slit 71 is preferably formed narrower than the first trench group 52 in the first direction X.
  • the first slit 71 is preferably formed wider than the trench resistive structure 51 in the first direction X.
  • the width of the first slit 71 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the first slit 71 may be 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, or 7.5 ⁇ m or more and 10 ⁇ m or less.
  • the width of the first slit 71 is preferably 3 ⁇ m or more and 7 ⁇ m or less.
  • the semiconductor device 1A includes a second slit 72 defined in a region between the resistive film 60 and the gate wiring film 65.
  • the second slit 72 is defined in a region between the resistive film 60 and the first lower line portion 69.
  • the second slit 72 faces the first slit 71 across the resistive film 60.
  • the second slit 72 is formed in a band shape extending in the second direction Y in a plan view, and divides the first to third covering portions 61 to 63 of the resistive film 60.
  • the second slit 72 extends parallel to the first slit 71, and divides the resistive film 60 together with the first slit 71.
  • the second slit 72 exposes the main surface insulating film 45.
  • the second slits 72 are formed outward from the multiple trench resistance structures 51 in a plan view, and face the boundary well region 40 (first boundary well region 40A) in the thickness direction. In other words, the second slits 72 do not face the trench resistance structures 51 in the thickness direction.
  • the second slits 72 face the first slits 71 in a plan view, sandwiching the multiple first trench resistance structures 51A and the multiple second trench resistance structures 51B between them.
  • the second slit 72 has a second length in the second direction Y.
  • the second length may be different from the first length of the first slit 71. It is preferable that the second length is equal to or less than the first length from the viewpoint of properly connecting the resistive film 60 and the gate wiring film 65. In this embodiment, the second length is less than the first length. Of course, the second length may be approximately equal to the first length. Also, the second length may be greater than the first length.
  • the second slit 72 is formed narrower than the gate electrode film 64 in the first direction X.
  • the second slit 72 is preferably formed narrower than the first lower line portion 69 in the first direction X. It is particularly preferable that the second slit 72 is formed narrower than the resistance film 60 in the first direction X.
  • the second slit 72 is preferably formed narrower than the first trench group 52 in the first direction X.
  • the second slit 72 is preferably formed wider than the trench resistance structure 51.
  • the width of the second slit 72 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the second slit 72 may be 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, or 7.5 ⁇ m or more and 10 ⁇ m or less.
  • the width of the second slit 72 is preferably 3 ⁇ m or more and 7 ⁇ m or less.
  • the width of the second slit 72 may be equal to or greater than the width of the first slit 71.
  • the width of the second slit 72 may be less than the width of the first slit 71.
  • the width of the second slit 72 may be approximately equal to the width of the first slit 71.
  • the semiconductor device 1A includes a plurality of third slits 73 defined in a region between the gate electrode film 64 and the gate wiring film 65.
  • the plurality of third slits 73 are each defined in a region between the gate electrode film 64 and the plurality of second lower line portions 70A, 70B.
  • the multiple third slits 73 are each formed in a band shape extending in the first direction X in a plan view, exposing the main surface insulating film 45.
  • the multiple third slits 73 are connected to the first slits 71, and face each other in the second direction Y with the gate electrode film 64 in between.
  • the multiple third slits 73, together with the first slits 71 partition the gate electrode film 64.
  • the multiple third slits 73, together with the first slits 71 physically and electrically separate the gate electrode film 64 from the gate wiring film 65.
  • the third slit 73 is formed narrower than the gate electrode film 64.
  • the third slit 73 is preferably formed narrower than the second lower line portions 70A, 70B. It is particularly preferable that the third slit 73 is formed narrower than the resistance film 60.
  • the third slit 73 is preferably formed narrower than the first trench group 52 (second trench group 53).
  • the third slit 73 is preferably formed wider than the trench resistance structure 51.
  • the width of the third slit 73 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the third slit 73 may be 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, or 7.5 ⁇ m or more and 10 ⁇ m or less.
  • the width of the third slit 73 is preferably 3 ⁇ m or more and 7 ⁇ m or less.
  • the width of the third slit 73 may be equal to or greater than the width of the first slit 71.
  • the width of the third slit 73 may be less than the width of the first slit 71.
  • the width of the third slit 73 may be approximately equal to the width of the first slit 71.
  • the semiconductor device 1A includes an interlayer insulating film 74 that covers the main surface insulating film 45.
  • the interlayer insulating film 74 is thicker than the main surface insulating film 45.
  • the interlayer insulating film 74 may have a single-layer structure made of a single insulating film, or a layered structure including multiple insulating films.
  • the interlayer insulating film 74 may include at least one of a silicon oxide film, a silicon nitride film, and an aluminum oxide film.
  • the interlayer insulating film 74 may have a layered structure including multiple silicon oxide films.
  • the interlayer insulating film 74 may include at least one of an NSG (Non-doped Silicate Glass) film, a PSG (Phosphor Silicate Glass) film, and a BPSG (Boron Phosphor Silicate Glass) film, which are examples of silicon oxide films.
  • the NSG film, PSG film, and BPSG film may be layered in any order.
  • the interlayer insulating film 74 covers the main surface insulating film 45 in the active region 6, the boundary region 8, and the peripheral region 9.
  • the interlayer insulating film 74 covers the multiple trench isolation structures 15, the multiple first trench structures 21, and the multiple second trench structures 25 in the active region 6.
  • the interlayer insulating film 74 covers the trench resistor structures 51 (resistance buried electrodes 56), resistor film 60, gate electrode film 64, and gate wiring film 65 in the pad region 10.
  • the interlayer insulating film 74 covers the boundary well region 40 (first boundary well region 40A) in the pad region 10 with the main surface insulating film 45 in between.
  • the interlayer insulating film 74 selectively covers the peripheral well region 41, FLR 42, and channel stop region 43 with the main surface insulating film 45 in between.
  • the stacked film of the main surface insulating film 45 and the interlayer insulating film 74 is an example of an "insulating film" in this disclosure.
  • the interlayer insulating film 74 enters the first slit 71 from above the resistive film 60 and the gate electrode film 64, and has a portion that covers the main surface insulating film 45 within the first slit 71.
  • the interlayer insulating film 74 faces the boundary well region 40 (first boundary well region 40A) in the thickness direction within the first slit 71, sandwiching the main surface insulating film 45 therebetween.
  • the interlayer insulating film 74 electrically insulates the resistive film 60 and the gate electrode film 64 within the first slit 71.
  • the interlayer insulating film 74 enters the second slit 72 from above the resistive film 60 and the gate wiring film 65 (first lower line portion 69), and has a portion that covers the main surface insulating film 45 within the second slit 72.
  • the interlayer insulating film 74 faces the boundary well region 40 (first boundary well region 40A) in the thickness direction within the second slit 72, sandwiching the main surface insulating film 45 therebetween.
  • the interlayer insulating film 74 electrically insulates the resistive film 60 and the gate wiring film 65 (first lower line portion 69) within the second slit 72.
  • the interlayer insulating film 74 enters the third slits 73 from above the gate electrode film 64 and the gate wiring film 65 (second lower line portions 70A, 70B), and has a portion that covers the main surface insulating film 45 within the third slits 73.
  • the interlayer insulating film 74 faces the boundary well region 40 (first boundary well region 40A) in the thickness direction within the third slits 73, sandwiching the main surface insulating film 45 therebetween.
  • the interlayer insulating film 74 electrically insulates the gate electrode film 64 and the gate wiring film 65 within the multiple third slits 73.
  • the interlayer insulating film 74 has an insulating main surface 75 extending along the first main surface 3 (main surface insulating film 45).
  • the insulating main surface 75 has a first recess portion 76, a second recess portion 77, and multiple third recess portions 78 in the pad region 10 (see Figures 16 to 22).
  • the first recess portion 76 is formed in a portion that covers the first slit 71.
  • the first recess portion 76 is recessed toward the first slit 71, and is formed in a band shape extending in the second direction Y along the first slit 71 in a plan view.
  • the second recess portion 77 is formed in a portion covering the second slit 72.
  • the second recess portion 77 is recessed toward the second slit 72, and is formed in a band shape extending in the second direction Y along the second slit 72 in a plan view.
  • the multiple third recess portions 78 are each formed in a portion covering the multiple third slits 73.
  • the multiple third recess portions 78 are each recessed toward the corresponding third slit 73, and are each formed in a band shape extending in the first direction X along the corresponding third slit 73 in a plan view.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) first resistor connection electrodes 81 embedded in the interlayer insulating film 74 so as to be electrically connected to the resistive film 60.
  • the first resistor connection electrode 81 may be referred to as a "first resistor via electrode.”
  • the first resistor connection electrode 81 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the first resistor connection electrode 81 has a layered structure including a Ti film and a W film.
  • the multiple first resistor connection electrodes 81 are connected to the first covering portion 61 of the resistive film 60. That is, the multiple first resistor connection electrodes 81 are connected to a portion of the resistive film 60 that covers the area outside the multiple trench resistance structures 51. Specifically, the multiple first resistor connection electrodes 81 are connected to a portion of the resistive film 60 that covers the space region 57 between the first trench group 52 (multiple first trench resistance structures 51A) and the second trench group 53 (multiple second trench resistance structures 51B).
  • the multiple first resistor connection electrodes 81 are formed in a region spaced apart from the multiple trench resistor structures 51 in the second direction Y in a planar view, and do not face the multiple trench resistor structures 51 in the first direction X.
  • the multiple first resistor connection electrodes 81 are each formed in a band shape extending in the first direction X in a planar view, and are arranged at intervals in the second direction Y.
  • the multiple first resistor connection electrodes 81 are arranged in a stripe shape extending in the first direction X in a planar view.
  • the multiple first resistor connection electrodes 81 extend in a direction intersecting (orthogonal in this embodiment) the extension direction of the resistive film 60 (multiple trench resistor structures 51). In other words, the multiple first resistor connection electrodes 81 intersect (orthogonal) with the current direction of the resistive film 60. This allows the current to be appropriately spread from the multiple first resistor connection electrodes 81 to the resistive film 60. In other words, current constriction caused by the layout of the multiple first resistor connection electrodes 81 is suppressed, and undesired fluctuations (increases) in the resistance value caused by the current constriction are suppressed.
  • the multiple first resistor connection electrodes 81 face only the flat portion of the first main surface 3 across the resistive film 60, and do not face the trench resistor structure 51 across the resistive film 60.
  • the multiple first resistor connection electrodes 81 face the boundary well region 40 (first boundary well region 40A) across the resistive film 60 and the main surface insulating film 45.
  • the multiple first resistor connection electrodes 81 are formed in a region sandwiched between the first slit 71 and the second slit 72 and spaced apart from the first slit 71 and the second slit 72 in a plan view.
  • the multiple first resistor connection electrodes 81 are formed narrower than the resistive film 60 in the first direction X.
  • the multiple first resistor connection electrodes 81 face one or more first trench resistor structures 51A on one side in the second direction Y (first side surface 5A side), and face one or more second trench resistor structures 51B on the other side in the second direction Y (second side surface 5B side).
  • the multiple first resistor connection electrodes 81 only need to face at least two of the multiple first trench resistance structures 51A in the second direction Y, and do not need to face all of the first trench resistance structures 51A. In this embodiment, the multiple first resistor connection electrodes 81 face some of the multiple first trench resistance structures 51A in the second direction Y. Of course, the multiple first resistor connection electrodes 81 may face all of the first trench resistance structures 51A in the second direction Y.
  • the multiple first resistor connection electrodes 81 only need to face at least two of the multiple second trench resistance structures 51B in the second direction Y, and do not need to face all of the first trench resistance structures 51A. In this embodiment, the multiple first resistor connection electrodes 81 face some of the multiple second trench resistance structures 51B in the second direction Y. Of course, the multiple first resistor connection electrodes 81 may face all of the second trench resistance structures 51B in the second direction Y.
  • the multiple first resistor connection electrodes 81 have a first connection area S1 with respect to the resistive film 60.
  • the first connection area S1 is defined by the total planar area of the multiple first resistor connection electrodes 81.
  • the first connection area S1 is defined by the planar area of the single first resistor connection electrode 81.
  • the first connection area S1 is adjusted according to the first current I1 flowing through the first resistor connection electrode 81 (see FIG. 12).
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) second resistor connection electrodes 82 embedded in the interlayer insulating film 74 so as to be electrically connected to the resistive film 60 at a location different from the first resistor connection electrode 81.
  • the second resistor connection electrode 82 may be referred to as a "second resistor via electrode.”
  • the second resistor connection electrode 82 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the second resistor connection electrode 82 has a layered structure including a Ti film and a W film.
  • the multiple second resistor connection electrodes 82 are connected to the second covering portion 62 of the resistive film 60.
  • the multiple second resistor connection electrodes 82 are embedded in the portion of the resistive film 60 that covers the first trench group 52 (the multiple first trench resistor structures 51A).
  • the multiple second resistor connection electrodes 82 form a first gate resistor R1 between the multiple first resistor connection electrodes 81.
  • the first gate resistor R1 is composed of the resistive film 60 and the multiple first trench resistor structures 51A in the region between the multiple first resistor connection electrodes 81 and the multiple second resistor connection electrodes 82.
  • the resistance value of the first gate resistor R1 is adjusted by the distance between the multiple first resistor connection electrodes 81 and the multiple second resistor connection electrodes 82.
  • the multiple second resistor connection electrodes 82 are formed in a region facing the multiple first trench resistor structures 51A in the first direction X in a planar view.
  • the multiple second resistor connection electrodes 82 extend in a direction different from the first resistor connection electrodes 81 in a planar view.
  • the multiple second resistor connection electrodes 82 are each formed in a band shape extending in the second direction Y in a planar view, and are arranged at intervals in the first direction X.
  • the multiple second resistor connection electrodes 82 are arranged in a stripe shape extending in the second direction Y in a planar view.
  • the second resistor connection electrodes 82 are each disposed in a region between adjacent first trench resistance structures 51A at a distance from the first trench resistance structures 51A in a plan view. In other words, the second resistor connection electrodes 82 are arranged alternately with the first trench resistance structures 51A in the first direction X.
  • the multiple second resistor connection electrodes 82 face only the flat portion of the first main surface 3 across the resistive film 60, and do not face the trench resistor structure 51 across the resistive film 60.
  • the multiple second resistor connection electrodes 82 face the boundary well region 40 (first boundary well region 40A) across the resistive film 60 and the main surface insulating film 45.
  • the second resistor connection electrodes 82 only need to be arranged in a portion of the region between the first trench resistance structures 51A, and do not necessarily need to be arranged in the entire region between the first trench resistance structures 51A.
  • the second resistor connection electrodes 82 only need to be arranged in at least one region located on the active region 6 side of the region between the first trench resistance structures 51A, and do not need to be arranged in at least one region located on the gate electrode film 64 side.
  • At least one of the multiple second resistor connection electrodes 82 faces the multiple first resistor connection electrodes 81 in the second direction Y in a plan view. In this case, it is preferable that at least one of the multiple second resistor connection electrodes 82 located on the gate electrode film 64 side faces the multiple first resistor connection electrodes 81 in the second direction Y.
  • At least one of the multiple second resistor connection electrodes 82 located on the active region 6 side does not have to face the multiple first resistor connection electrodes 81 in the second direction Y.
  • all of the second resistor connection electrodes 82 may be arranged to face the multiple first resistor connection electrodes 81 in the second direction Y.
  • the multiple second resistor connection electrodes 82 have a length in the second direction Y that is less than the length of the multiple first trench resistance structures 51A. It is preferable that the multiple second resistor connection electrodes 82 are arranged in a region on the other end side of the multiple first trench resistance structures 51A with respect to the longitudinal middle portion of the multiple first trench resistance structures 51A.
  • the length of the multiple second resistor connection electrodes 82 is preferably 1/100 or more and 1/2 or less of the length of the multiple first trench resistor structures 51A.
  • the length of the multiple second resistor connection electrodes 82 may be 1/20 or more and 1/4 or less of the length of the multiple first trench resistor structures 51A.
  • the multiple second resistor connection electrodes 82 have a second connection area S2 with respect to the resistive film 60.
  • the second connection area S2 is defined by the total planar area of the multiple second resistor connection electrodes 82.
  • the second connection area S2 is defined by the planar area of the single second resistor connection electrode 82.
  • the second connection area S2 may be approximately equal to the first connection area S1.
  • the second connection area S2 may be greater than the first connection area S1.
  • the second connection area S2 may be less than the first connection area S1.
  • the second connection area S2 is adjusted according to the current ratio I2/I1 (shunt ratio) of the second current I2 flowing through the second resistor connection electrode 82 to the first current I1 flowing through the first resistor connection electrode 81 (see FIG. 12).
  • the value of the area ratio S2/S1 of the second connection area S2 to the first connection area S1 is set to be equal to or greater than the value of the current ratio I2/I1.
  • the area ratio S2/S1 is set to be equal to or greater than 1.
  • the area ratio S2/S1 is set to be equal to or greater than 1/2.
  • the area ratio S2/S1 is set to 1/4 or more.
  • the current ratio I2/I1 is approximately 1/2
  • the second connection area S2 is 1/2 or more times the first connection area S1. It is preferable that the second connection area S2 is 2 or less times the first connection area S1.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) third resistor connection electrodes 83 embedded in the interlayer insulating film 74 so as to be electrically connected to the resistive film 60 at a location different from the first resistor connection electrode 81 and the second resistor connection electrode 82.
  • the third resistor connection electrode 83 may be referred to as a "third resistor via electrode.”
  • the third resistor connection electrode 83 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the third resistor connection electrode 83 has a layered structure including a Ti film and a W film.
  • the multiple third resistor connection electrodes 83 are connected to the third covering portion 63 of the resistive film 60.
  • the multiple third resistor connection electrodes 83 are embedded in the portion of the resistive film 60 that covers the second trench group 53 (the multiple second trench resistor structures 51B).
  • the third resistor connection electrodes 83 form a second gate resistor R2 between the first resistor connection electrodes 81.
  • the second gate resistor R2 is formed by the resistive film 60 and the second trench resistor structures 51B in the region between the first resistor connection electrodes 81 and the third resistor connection electrodes 83.
  • the resistance value of the second gate resistor R2 is adjusted by the distance between the multiple first resistor connection electrodes 81 and the multiple third resistor connection electrodes 83.
  • the resistance value of the second gate resistor R2 is approximately equal to the resistance value of the first gate resistor R1.
  • the distance between the multiple first resistor connection electrodes 81 and the multiple third resistor connection electrodes 83 is approximately equal to the distance between the multiple first resistor connection electrodes 81 and the multiple second resistor connection electrodes 82.
  • the resistance value of the second gate resistor R2 may be different from the resistance value of the first gate resistor R1.
  • the distance between the multiple first resistor connection electrodes 81 and the multiple third resistor connection electrodes 83 may be different from the distance between the multiple first resistor connection electrodes 81 and the multiple second resistor connection electrodes 82.
  • the resistance value of the second gate resistor R2 may be less than the resistance value of the first gate resistor R1.
  • the distance between the multiple first resistor connection electrodes 81 and the multiple third resistor connection electrodes 83 may be set to be less than the distance between the multiple first resistor connection electrodes 81 and the multiple second resistor connection electrodes 82.
  • the resistance value of the second gate resistor R2 may be greater than the resistance value of the first gate resistor R1.
  • the distance between the multiple first resistor connection electrodes 81 and the multiple third resistor connection electrodes 83 may be set to be greater than the distance between the multiple first resistor connection electrodes 81 and the multiple second resistor connection electrodes 82.
  • the third resistor connection electrodes 83 are each disposed in a region between adjacent second trench resistance structures 51B at a distance from the second trench resistance structures 51B in a plan view. In other words, the third resistor connection electrodes 83 are arranged alternately with the second trench resistance structures 51B in the first direction X.
  • the multiple third resistor connection electrodes 83 face only the flat portion of the first main surface 3 across the resistive film 60, and do not face the trench resistor structure 51 across the resistive film 60.
  • the multiple third resistor connection electrodes 83 face the boundary well region 40 (first boundary well region 40A) across the resistive film 60 and the main surface insulating film 45.
  • the multiple third resistor connection electrodes 83 only need to be arranged in a portion of the region between the multiple second trench resistance structures 51B, and do not necessarily need to be arranged in the entire region between the multiple second trench resistance structures 51B.
  • the multiple third resistor connection electrodes 83 only need to be arranged in at least one region located on the active region 6 side among the regions between the multiple second trench resistance structures 51B, and do not need to be arranged in at least one region located on the gate electrode film 64 side.
  • At least one of the multiple third resistor connection electrodes 83 faces the multiple first resistor connection electrodes 81 in the second direction Y in a plan view. In this case, it is preferable that at least one of the multiple third resistor connection electrodes 83 located on the gate electrode film 64 side faces the multiple first resistor connection electrodes 81 in the second direction Y.
  • At least one of the multiple third resistor connection electrodes 83 located on the active region 6 side does not have to face the multiple first resistor connection electrodes 81 in the second direction Y.
  • all of the third resistor connection electrodes 83 may be arranged to face the multiple first resistor connection electrodes 81 in the second direction Y.
  • the number of the multiple third resistor connection electrodes 83 is set to be equal to the number of the multiple second resistor connection electrodes 82, and all of the third resistor connection electrodes 83 face all of the second resistor connection electrodes 82 in a one-to-one correspondence in the second direction Y.
  • the number of the third resistor connection electrodes 83 may be greater than the number of the second resistor connection electrodes 82, or may be less than the number of the second resistor connection electrodes 82.
  • the third resistor connection electrodes 83 have a length in the second direction Y that is less than the length of the second trench resistance structures 51B. It is preferable that the third resistor connection electrodes 83 are arranged in a region on the other end side of the second trench resistance structures 51B with respect to the longitudinal middle portion of the second trench resistance structures 51B.
  • the length of the multiple third resistor connection electrodes 83 is preferably 1/100 or more and 1/2 or less of the length of the multiple second trench resistance structures 51B.
  • the length of the multiple third resistor connection electrodes 83 may be 1/20 or more and 1/4 or less of the length of the multiple second trench resistance structures 51B.
  • the length of the third resistor connection electrode 83 may be approximately equal to the length of the second trench resistance structure 51B.
  • the length of the third resistor connection electrode 83 may be greater than the length of the second trench resistance structure 51B.
  • the length of the third resistor connection electrode 83 may be less than the length of the second trench resistance structure 51B.
  • the multiple third resistor connection electrodes 83 have a third connection area S3 with respect to the resistive film 60.
  • the third connection area S3 is defined by the total planar area of the multiple third resistor connection electrodes 83.
  • the third connection area S3 is defined by the planar area of the single third resistor connection electrode 83.
  • the third connection area S3 is adjusted according to the current ratio I3/I1 (shunt ratio) of the third current I3 flowing through the third resistor connection electrode 83 to the first current I1 flowing through the first resistor connection electrode 81 (see FIG. 12).
  • the value of the current ratio I3/I1 of the third connection area S3 to the first connection area S1 is set to be equal to or greater than the value of the current ratio I3/I1.
  • the current ratio I3/I1 is 1, it is preferable that the current ratio I3/I1 is set to be equal to or greater than 1.
  • the current ratio I3/I1 is 1/2, it is preferable that the current ratio I3/I1 is set to be equal to or greater than 1/2.
  • the current ratio I3/I1 is 1/4, it is preferable that the current ratio I3/I1 is set to 1/4 or more.
  • the third connection area S3 is set to 1/2 or more times the first connection area S1. It is preferable that the third connection area S3 is equal to or less than twice the first connection area S1.
  • the third current I3 may be greater than the second current I2 or less than the second current I2.
  • the semiconductor device 1A includes a plurality of gate connection electrodes 84 embedded in the interlayer insulating film 74 so as to be electrically connected to the gate wiring film 65 in the inactive region 7.
  • the gate connection electrodes 84 may be referred to as "gate via electrodes.”
  • the plurality of gate connection electrodes 84 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the plurality of gate connection electrodes 84 has a layered structure including a Ti film and a W film.
  • the multiple gate connection electrodes 84 include at least one (multiple in this embodiment) first gate connection electrode 84A and at least one (multiple in this embodiment) second gate connection electrode 84B.
  • the multiple first gate connection electrodes 84A are embedded in a portion of the interlayer insulating film 74 that covers the second lower wiring portion 67 in the street region 11, and are electrically connected to the second lower wiring portion 67 (see Figures 7 to 9).
  • the multiple first gate connection electrodes 84A are formed at intervals in the second direction Y and in a band shape extending in the first direction X.
  • the multiple second gate connection electrodes 84B are embedded in the portion of the interlayer insulating film 74 that covers the third lower wiring portion 68 in the outer peripheral region 9, and are electrically connected to the third lower wiring portion 68 (see Figures 3 to 6).
  • the multiple second gate connection electrodes 84B are formed at intervals from the inner edge side to the outer edge side of the third lower wiring portion 68, and are formed in a band shape extending along the third lower wiring portion 68.
  • the semiconductor device 1A includes a plurality of first emitter connection electrodes 85 that penetrate the main surface insulating film 45 and are embedded in the interlayer insulating film 74 so as to be electrically connected to a plurality of emitter regions 29 in the active region 6.
  • the first emitter connection electrodes 85 may also be referred to as "first emitter via electrodes.”
  • the multiple first emitter connection electrodes 85 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple first emitter connection electrodes 85 have a layered structure including a Ti film and a W film.
  • the multiple first emitter connection electrodes 85 penetrate the interlayer insulating film 74 and the main surface insulating film 45 and are embedded in the multiple contact holes 30, respectively.
  • the multiple first emitter connection electrodes 85 are each formed in a strip shape extending in the second direction Y along the multiple first trench structures 21 in a plan view. That is, in this embodiment, the multiple first emitter connection electrodes 85 extend in the same direction as the extension direction of the multiple second resistor connection electrodes 82 and the extension direction of the multiple third resistor connection electrodes 83.
  • the multiple first emitter connection electrodes 85 are each electrically connected to the emitter region 29 and the channel contact region 31 in the corresponding contact hole 30.
  • the semiconductor device 1A includes a plurality of second emitter connection electrodes 86 that penetrate the main surface insulating film 45 and are embedded in the interlayer insulating film 74 so as to be electrically connected to a plurality of emitter electrode films 47 in the active region 6.
  • the second emitter connection electrodes 86 may also be referred to as "second emitter via electrodes.”
  • the multiple second emitter connection electrodes 86 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple second emitter connection electrodes 86 have a layered structure including a Ti film and a W film.
  • the multiple second emitter connection electrodes 86 are electrically connected to the second buried electrode 28 via the multiple emitter electrode films 47.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) first well connection electrodes 87 that penetrate the main surface insulating film 45 and are embedded in the interlayer insulating film 74 so as to be electrically connected to the inner edge of the peripheral well region 41.
  • the first well connection electrodes 87 may also be referred to as "first well via electrodes.”
  • the multiple first well connection electrodes 87 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple first well connection electrodes 87 have a layered structure including a Ti film and a W film.
  • the multiple first well connection electrodes 87 are arranged at intervals from the inner edge side to the outer edge side of the peripheral well region 41.
  • the multiple first well connection electrodes 87 are arranged on the inner edge side of the peripheral well region 41 with respect to the widthwise middle portion of the peripheral well region 41, and are electrically connected to a region on the inner edge side of the peripheral well region 41.
  • the multiple first well connection electrodes 87 are arranged in a region between the inner edge of the peripheral well region 41 and the third lower wiring portion 68 of the gate wiring film 65.
  • the multiple first well connection electrodes 87 each extend in a strip shape along the inner edge of the peripheral well region 41.
  • the multiple first well connection electrodes 87 each have multiple segment portions 87a in the portion extending in the first direction X (see FIG. 3).
  • the multiple segment portions 87a are each disposed in the region between the multiple draw-out portions 68a of the gate wiring film 65 (third lower wiring portion 68) at a distance from the multiple draw-out portions 68a.
  • the multiple segment portions 87a are omitted.
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) second well connection electrodes 88 that penetrate the main surface insulating film 45 and are embedded in the interlayer insulating film 74 so as to be electrically connected to the outer edge of the peripheral well region 41.
  • the second well connection electrodes 88 may be referred to as "second well via electrodes.”
  • the multiple second well connection electrodes 88 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple second well connection electrodes 88 have a layered structure including a Ti film and a W film.
  • the multiple second well connection electrodes 88 are arranged at intervals from the inner edge side to the outer edge side of the peripheral well region 41.
  • the multiple second well connection electrodes 88 are arranged on the outer edge side of the peripheral well region 41 with respect to the widthwise middle part of the peripheral well region 41, and are electrically connected to the region on the outer edge side of the peripheral well region 41.
  • the multiple second well connection electrodes 88 are arranged in the region between the outer edge of the peripheral well region 41 and the third lower wiring portion 68 of the gate wiring film 65.
  • the multiple second well connection electrodes 88 each extend in a band shape along the outer edge of the peripheral well region 41.
  • the semiconductor device 1A includes a gate terminal electrode 90 arranged on the first main surface 3 so as to be electrically connected to the gate resistor structure 50 in the pad region 10 (non-active region 7). Specifically, the gate terminal electrode 90 is arranged on the interlayer insulating film 74.
  • the gate terminal electrode 90 may be referred to as a "gate pad” or a "gate pad electrode.”
  • the gate terminal electrode 90 is preferably made of a conductive material different from that of the resistive film 60.
  • the gate terminal electrode 90 is preferably made of a conductive material different from that of the gate electrode film 64.
  • the gate terminal electrode 90 has a lower resistance value than the trench resistance structure 51 and the resistive film 60, and is electrically connected to the trench resistance structure 51 via the resistive film 60.
  • the gate terminal electrode 90 has a lower resistance value than that of the gate electrode film 64.
  • the gate terminal electrode 90 is made of a metal film.
  • the gate terminal electrode 90 may be referred to as a "gate metal terminal.”
  • the gate terminal electrode 90 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the gate terminal electrode 90 may include at least one of a pure Cu film (Cu film with a purity of 99% or more), a pure Al film (Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the gate terminal electrode 90 has a layered structure including a Ti film and an Al alloy film (an AlCu alloy film in this embodiment) layered in this order from the chip 2 side.
  • the gate terminal electrode 90 preferably has a thickness greater than the thickness of the resistive film 60 (the thickness of the gate electrode film 64).
  • the thickness of the gate terminal electrode 90 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the gate terminal electrode 90 preferably has a planar area of 1% or more and 30% or less of the planar area of the first main surface 3. It is particularly preferable that the planar area of the gate terminal electrode 90 is 25% or less of the planar area of the first main surface 3.
  • the planar area of the gate terminal electrode 90 may be 10% or less of the planar area of the first main surface 3.
  • the gate terminal electrode 90 is disposed on the interlayer insulating film 74 so as to cover the resistive film 60 and the gate electrode film 64 in the pad region 10.
  • the gate terminal electrode 90 covers the multiple first resistor connection electrodes 81 in the portion covering the resistive film 60, and is electrically connected to the multiple first resistor connection electrodes 81. In other words, the gate terminal electrode 90 is electrically connected to the resistive film 60 (first covering portion 61) via the multiple first resistor connection electrodes 81.
  • the gate terminal electrode 90 includes a first electrode portion 91 and a second electrode portion 92.
  • the first electrode portion 91 has a relatively wide electrode width in the second direction Y.
  • the first electrode portion 91 is a portion that forms the terminal body of the gate terminal electrode 90, and is located in an area outside the first resistor connection electrode 81 in a plan view.
  • the first electrode portion 91 may be referred to as the "terminal body portion.”
  • a bonding wire is connected to the first electrode portion 91. Therefore, the first electrode portion 91 is formed to be wider than the bonding wire joint.
  • the first electrode portion 91 is formed in a polygonal shape (a square shape in this embodiment) having four sides parallel to the periphery of the chip 2 (the periphery of the pad region 10) in a plan view.
  • the first electrode portion 91 is disposed in a region facing the gate electrode film 64 with the interlayer insulating film 74 sandwiched therebetween.
  • the first electrode portion 91 preferably covers 50% or more of the area of the gate electrode film 64 in a planar view. It is particularly preferable that the first electrode portion 91 covers 90% or more of the area of the gate electrode film 64 in a planar view. In this embodiment, the first electrode portion 91 has an electrode width wider than the gate electrode film 64 and covers the entire area of the gate electrode film 64.
  • the flatness of the first electrode portion 91 is enhanced by the gate electrode film 64.
  • the first electrode portion 91 may be electrically insulated from the gate electrode film 64 by the interlayer insulating film 74.
  • the first electrode portion 91 may be electrically connected to the gate electrode film 64 via one or more gate connection electrodes 84 embedded in the interlayer insulating film 74.
  • the first electrode portion 91 covers the first slit 71 with the interlayer insulating film 74 in between, and backfills the first recess portion 76 of the interlayer insulating film 74 (insulating main surface 75).
  • a gate terminal electrode 90 first electrode portion 91
  • the gate terminal electrode 90 (first electrode portion 91) covers the entire area of the first slit 71 with the interlayer insulating film 74 sandwiched therebetween.
  • the gate terminal electrode 90 (first electrode portion 91) fills the entire first recess portion 76 of the interlayer insulating film 74 (insulating main surface 75).
  • This configuration provides a layout that avoids the problem of electrode residue in the first recess portion 76.
  • This disclosure does not exclude configurations that include a gate terminal electrode 90 (first electrode portion 91) that partially exposes the first recess portion 76.
  • the first electrode portion 91 is extended from above the gate electrode film 64 across the first slit 71 onto the resistive film 60 in a plan view.
  • the first electrode portion 91 covers the edge of the resistive film 60 with the interlayer insulating film 74 sandwiched between them.
  • the first electrode portion 91 covers the edge of the resistive film 60 with a gap on the gate electrode film 64 side with respect to a straight line that crosses the center of the resistive film 60 in the second direction Y.
  • the first electrode portion 91 may cover one or more trench resistance structures 51 with the resistive film 60 in between in the portion covering the resistive film 60.
  • the first electrode portion 91 may cover one or more first trench resistance structures 51A with the resistive film 60 in between.
  • the first electrode portion 91 may cover one or more second trench resistance structures 51B with the resistive film 60 in between.
  • the first electrode portion 91 covers one first trench resistance structure 51A and one second trench resistance structure 51B with the resistive film 60 in between.
  • the first electrode portion 91 covers the multiple third slits 73 with the interlayer insulating film 74 in between, and backfills the multiple third recesses 78 in the interlayer insulating film 74 (insulating main surface 75).
  • a gate terminal electrode 90 first electrode portion 91
  • the gate terminal electrode 90 (first electrode portion 91) covers the entire area of the multiple third recess portions 78 with the interlayer insulating film 74 in between.
  • the gate terminal electrode 90 (first electrode portion 91) fills the entire area of the third recess portion 78 of the interlayer insulating film 74 (insulating main surface 75).
  • This configuration provides a layout that avoids the problem of electrode residue in the multiple third recess portions 78.
  • This disclosure does not exclude forms that include a gate terminal electrode 90 (first electrode portion 91) that partially exposes the multiple third recess portions 78.
  • the first electrode portion 91 is extended from above the gate electrode film 64 across the third slits 73 onto the second lower line portions 70A, 70B in a plan view.
  • the first electrode portion 91 covers the edges of the second lower line portions 70A, 70B with the interlayer insulating film 74 in between.
  • the second electrode portion 92 has an electrode width in the second direction Y that is smaller than that of the first electrode portion 91, and is composed of an extension portion that is extended in the first direction X so as to protrude from the first electrode portion 91 toward the multiple first resistor connection electrodes 81.
  • the second electrode portion 92 may be referred to as a "terminal extension portion.” For example, no bonding wire is connected to the second electrode portion 92. Therefore, the second electrode portion 92 is formed to be narrower than the bonding wire joint.
  • the protruding direction of the second electrode portion 92 is the same as the extending direction of the multiple first resistor connection electrodes 81.
  • the second electrode portion 92 is drawn out from the center of the first electrode portion 91 and covers all of the first resistor connection electrodes 81.
  • the second electrode portion 92 is formed at a distance from the first slit 71 toward the second slit 72 in a plan view, and does not intersect with the first slit 71. Furthermore, the second electrode portion 92 is formed at a distance from the second slit 72 toward the first slit 71 in a plan view, and does not intersect with the second slit 72. In other words, the second electrode portion 92 has a width smaller than the width of the resistive film 60 in the first direction X, and is disposed only in the region directly above the resistive film 60.
  • the second electrode portion 92 faces the space region 57 across the main surface insulating film 45, the resistive film 60, and the interlayer insulating film 74. In other words, the second electrode portion 92 faces the flat portion of the first main surface 3 in the thickness direction. The second electrode portion 92 also faces the boundary well region 40 (first boundary well region 40A) in the thickness direction.
  • the second electrode portion 92 has a width in the first direction X that is greater than the width in the first direction X of the trench resistance structure 51.
  • the second electrode portion 92 has a width in the second direction Y that is smaller than the length in the second direction Y of the trench resistance structure 51. It is preferable that the second electrode portion 92 has a width in the second direction Y that is smaller than the space width of the space region 57.
  • the second electrode portion 92 is formed at a distance from the other end portion (first trench group 52) of the multiple first trench resistance structures 51A toward the space region 57. Also, in this embodiment, the second electrode portion 92 is formed at a distance from one end portion (second trench group 53) of the multiple second trench resistance structures 51B toward the space region 57. In other words, the second electrode portion 92 faces only the space region 57 in the thickness direction, and does not face the multiple trench resistance structures 51 in the thickness direction.
  • the second electrode portion 92 may face the other ends (first trench group 52) of the multiple first trench resistance structures 51A in the thickness direction. Also, the second electrode portion 92 may face one ends (second trench group 53) of the multiple second trench resistance structures 51B in the thickness direction. In consideration of the flatness of the second electrode portion 92, it is preferable that the second electrode portion 92 is formed in a region outside the multiple trench resistance structures 51 and spaced apart from the multiple trench resistance structures 51 in a planar view.
  • the semiconductor device 1A includes a gate wiring electrode 93 arranged on the first main surface 3 so as to be electrically connected to the gate resistor structure 50 in the pad region 10 (non-active region 7). Specifically, the gate wiring electrode 93 is arranged on the interlayer insulating film 74. The gate wiring electrode 93 may also be referred to as a "gate finger” or a "gate finger electrode.”
  • the gate wiring electrode 93 is preferably made of a conductive material different from that of the resistive film 60.
  • the gate wiring electrode 93 is preferably made of a conductive material different from that of the gate wiring film 65.
  • the gate wiring electrode 93 has a lower resistance value than the trench resistance structure 51 and the resistive film 60, and is electrically connected to the gate terminal electrode 90 via the trench resistance structure 51 and the resistive film 60.
  • the gate wiring electrode 93 has a lower resistance value than the gate wiring film 65.
  • the gate wiring electrode 93 is made of a metal film.
  • the gate wiring electrode 93 may be referred to as a "gate metal wiring.”
  • the gate wiring electrode 93 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the gate wiring electrode 93 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the gate wiring film 65 has a layered structure including a Ti film and an Al alloy film (an AlCu alloy film in this embodiment) layered in this order from the chip 2 side. In other words, the gate wiring film 65 has the same electrode configuration as the gate terminal electrode 90.
  • the gate wiring electrode 93 preferably has a thickness greater than the thickness of the resistive film 60 (the thickness of the gate wiring film 65).
  • the thickness of the gate wiring electrode 93 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the gate wiring electrode 93 is preferably approximately equal to the thickness of the gate terminal electrode 90.
  • the gate wiring electrode 93 is routed through the area between the active region 6 and the inactive region 7, electrically connected to the first trench structure 21 (trench isolation structure 15) in the active region 6, and electrically connected to the resistive film 60 in the inactive region 7. Specifically, the gate wiring electrode 93 is electrically connected to the first end 60A and the second end 60B of the resistive film 60 via the gate wiring film 65.
  • the gate wiring electrode 93 constitutes a parallel resistance circuit PR including a first gate resistance R1 and a second gate resistance R2 between itself and the gate terminal electrode 90 (see also FIG. 24).
  • the parallel resistance circuit PR constitutes a gate resistance RG interposed between the gate terminal electrode 90 and the gate wiring electrode 93.
  • the parallel resistance circuit PR is also established between the gate electrode film 64 and the gate wiring film 65.
  • the gate wiring electrode 93 includes a first upper wiring portion 94, a second upper wiring portion 95, and a third upper wiring portion 96.
  • the first upper wiring portion 94 is disposed in the pad region 10 so as to surround the gate terminal electrode 90 from multiple directions (three directions in this embodiment), and is disposed on the first lower wiring portion 66 of the gate wiring film 65 with the interlayer insulating film 74 in between.
  • the first upper wiring portion 94 includes a first upper line portion 97 and a plurality of second upper line portions 98A, 98B.
  • the first upper line portion 97 is disposed in a region in the pad region 10 that covers the first lower line portion 69 of the gate wiring film 65 across the interlayer insulating film 74, and is formed in a band shape extending in the second direction Y.
  • the first upper line portion 97 has one end on one side in the second direction Y (the first side surface 5A side) and the other end on the other side in the second direction Y (the second side surface 5B side).
  • the first upper line portion 97 covers the second slit 72 with the interlayer insulating film 74 in between, and backfills the second recess portion 77 of the interlayer insulating film 74 (insulating main surface 75).
  • the gate wiring electrode 93 (first upper line portion 97) forms a short circuit with the gate terminal electrode 90 (first electrode portion 91) that does not go through the gate resistor structure 50. Therefore, it is preferable that the gate wiring electrode 93 (first upper line portion 97) covers the entire area of the second slit 72 with the interlayer insulating film 74 in between.
  • the gate wiring electrode 93 (first upper line portion 97) fills the entire second recess portion 77 of the interlayer insulating film 74 (insulating main surface 75).
  • This configuration provides a layout that avoids the problem of electrode residue in the second recess portion 77.
  • This disclosure does not exclude forms that include a gate terminal electrode 90 (first electrode portion 91 and/or second electrode portion 92) that intersects with the second recess portion 77, and a gate wiring electrode 93 (first upper line portion 97) that partially exposes the second recess portion 77.
  • the first upper line portion 97 is drawn out from above the gate wiring film 65 (first lower line portion 69) across the second slit 72 onto the resistive film 60 in a plan view.
  • the first upper line portion 97 covers the edge of the resistive film 60 with the interlayer insulating film 74 in between.
  • the first upper line portion 97 may also cross a straight line that crosses the center of the resistive film 60 in the second direction Y, and cover a portion of the resistive film 60 that is located in the area on the gate electrode film 64 side of the straight line.
  • the first upper line portion 97 is formed at a distance in the first direction X from the first electrode portion 91 and the second electrode portion 92 of the gate terminal electrode 90.
  • the first upper line portion 97 has a recess 97a recessed in the first direction X along the second electrode portion 92 in the portion along the second electrode portion 92 of the gate terminal electrode 90.
  • the first upper line portion 97 includes a first connection region 101 and a second connection region 102.
  • the first connection region 101 is formed in a region on one side (first side surface 5A side) of the recess 97a in the second direction Y, and faces the second electrode portion 92 in the second direction Y.
  • the first connection region 101 covers the second covering portion 62 of the resistive film 60 with the interlayer insulating film 74 in between.
  • the first connection region 101 covers the first trench group 52 (multiple first trench resistance structures 51A) with the interlayer insulating film 74 and the second covering portion 62 of the resistive film 60 in between.
  • the first connection region 101 further covers the multiple second resistor connection electrodes 82 and is electrically connected to the multiple second resistor connection electrodes 82. As a result, the first connection region 101 is electrically connected to the second covering portion 62 of the resistive film 60 and the first trench group 52 (multiple first trench resistor structures 51A) via the multiple second resistor connection electrodes 82.
  • the first connection region 101 only needs to cover one or more first trench resistance structures 51A adjacent to one or more second resistor connection electrodes 82, and does not need to cover all of the first trench resistance structures 51A. Of course, the first connection region 101 may cover all of the first trench resistance structures 51A.
  • the second connection region 102 is formed in a region on the other side (second side surface 5B side) of the recess 97a in the second direction Y, and faces the second electrode portion 92 in the second direction Y.
  • the second connection region 102 covers the third covering portion 63 of the resistive film 60 with the interlayer insulating film 74 in between.
  • the second connection region 102 covers the second trench group 53 (multiple second trench resistance structures 51B) with the interlayer insulating film 74 and the third covering portion 63 of the resistive film 60 in between.
  • the second connection region 102 further covers the multiple third resistor connection electrodes 83 and is electrically connected to the multiple third resistor connection electrodes 83. As a result, the second connection region 102 is electrically connected to the third covering portion 63 of the resistive film 60 and the second trench group 53 (multiple second trench resistor structures 51B) via the multiple third resistor connection electrodes 83.
  • the second connection region 102 only needs to cover one or more second trench resistance structures 51B adjacent to one or more third resistor connection electrodes 83, and does not need to cover all of the second trench resistance structures 51B.
  • the second connection region 102 may cover all of the second trench resistance structures 51B.
  • the facing area of the gate wiring electrode 93 (first upper line portion 97) relative to the resistive film 60 is preferably larger than the facing area of the gate terminal electrode 90 (first electrode portion 91 and second electrode portion 92) relative to the resistive film 60.
  • the facing area of the gate wiring electrode 93 may be smaller than the facing area of the gate terminal electrode 90.
  • the gate wiring electrode 93 (first upper line portion 97) will be electrically connected to the gate terminal electrode 90 (first electrode portion 91) via the electrode residue.
  • the gate wiring electrode 93 (first upper line portion 97) and the gate terminal electrode 90 (first electrode portion 91) form a short circuit that does not go through the gate resistor structure 50.
  • the first upper line portion 97 is formed at a distance from the first recess portion 76 (first slit 71) toward the second recess portion 77 (second slit 72) in a plan view and does not intersect with the first recess portion 76 (first slit 71).
  • the gate terminal electrode 90 (first electrode portion 91) covers the entire area of the first recess portion 76.
  • the first upper line portion 97 faces the first electrode portion 91 and the second electrode portion 92 of the gate terminal electrode 90 in the first direction X in the region above the resistive film 60.
  • This configuration provides a layout that avoids the problem of electrode residue in the first recess portion 76.
  • This disclosure does not exclude a form that includes a gate terminal electrode 90 (first electrode portion 91) that partially exposes the first recess portion 76, and a first upper line portion 97 that intersects with the first recess portion 76.
  • the first current I1 applied to the gate terminal electrode 90 (second electrode portion 92) is transmitted to the first covering portion 61 of the resistive film 60 via the multiple first resistor connection electrodes 81.
  • the first current I1 transmitted to the first covering portion 61 is divided into a second current I2 on the second covering portion 62 (first trench group 52) side of the resistive film 60, and a third current I3 on the third covering portion 63 (second trench group 53) side of the resistive film 60.
  • the second current I2 is transmitted to the first connection region 101 of the first upper line portion 97 via the plurality of second resistor connection electrodes 82, and the third current I3 is transmitted to the second connection region 102 of the first upper line portion 97 via the plurality of third resistor connection electrodes 83.
  • the gate wiring electrode 93 (first upper line portion 97) constitutes a parallel resistance circuit PR including the first gate resistor R1 and the second gate resistor R2 between the gate wiring electrode 93 (first upper line portion 97) and the gate terminal electrode 90 (second electrode portion 92) (see also FIG. 24).
  • the second upper line portions 98A, 98B include a second upper line portion 98A on one side and a second upper line portion 98B on the other side.
  • the second upper line portion 98A is disposed in a region on one side (first side surface 5A side) of the gate terminal electrode 90 in the second direction Y in the pad region 10.
  • the second upper line portion 98B is disposed in a region on the other side (second side surface 5B side) of the gate terminal electrode 90 in the second direction Y in the pad region 10.
  • the second upper line portion 98A is formed in a band shape extending in the first direction X, and has one end connected to one end of the first upper line portion 97, and the other end located on the peripheral side (third side surface 5C side) of the chip 2.
  • the second upper line portion 98A covers the second lower line portion 70A of the gate wiring film 65 with the interlayer insulating film 74 sandwiched therebetween.
  • the second upper line portion 98A is formed at a distance from the first electrode portion 91 of the gate terminal electrode 90 to one side in the second direction Y.
  • the second upper line portion 98B is formed in a band shape extending in the first direction X, and has one end connected to the other end of the first upper line portion 97, and the other end located on the peripheral side (third side surface 5C side) of the chip 2.
  • the second upper line portion 98B covers the second lower line portion 70B of the gate wiring film 65 with the interlayer insulating film 74 in between.
  • the second upper line portion 98B is formed at a distance from the first electrode portion 91 of the gate terminal electrode 90 on the other side in the second direction Y, and faces the second upper line portion 98A with the first electrode portion 91 in between.
  • the gate wiring electrode 93 (second upper line portions 98A, 98B) forms a short circuit with the gate terminal electrode 90 (first electrode portion 91) that does not go through the gate resistor structure 50. Therefore, it is preferable that the second upper line portions 98A, 98B are disposed at a distance from the first recess portion 76 and do not have a portion that covers the first recess portion 76 (a portion that intersects with the first recess portion 76).
  • This configuration provides a layout that avoids the problem of electrode residue in the first recess 76.
  • the present disclosure does not exclude a configuration that includes a gate terminal electrode 90 (first electrode portion 91) that partially exposes the first recess 76 and second upper line portions 98A, 98B that intersect with the first recess 76.
  • a gate terminal electrode 90 first electrode portion 91
  • second upper line portions 98A, 98B that intersect with the multiple third recesses 78
  • the second upper line portions 98A, 98B are disposed at a distance from the third recess portions 78 and do not have a portion that covers the third recess portions 78 (a portion that intersects with the third recess portions 78).
  • This configuration provides a layout that avoids the problem of electrode residue in the third recess portions 78.
  • the gate terminal electrode 90 (first electrode portion 91) covers the entire area of the third recess portions 78.
  • the second upper line portions 98A, 98B face the first electrode portion 91 of the gate terminal electrode 90 in the second direction Y in the region above the second lower line portions 70A, 70B.
  • This disclosure does not exclude configurations including a gate terminal electrode 90 (first electrode portion 91) that partially exposes the multiple third recess portions 78, and the second upper line portions 98A, 98B that intersect with the multiple third recess portions 78.
  • the second upper line portions 98A, 98B preferably cover the inner portions of the second lower line portions 70A, 70B with a gap from the periphery of the second lower line portions 70A, 70B in a plan view.
  • the second upper line portions 98A, 98B face only the second lower line portions 70A, 70B across the interlayer insulating film 74, and do not face the main surface insulating film 45 across the interlayer insulating film 74.
  • the second upper wiring portion 95 is pulled out from the first upper wiring portion 94 to the street region 11 and covers the second lower wiring portion 67 of the gate wiring film 65 with the interlayer insulating film 74 sandwiched therebetween. Specifically, the second upper wiring portion 95 is pulled out from the inner portion (the center portion in this embodiment) of the first upper line portion 97 and is formed in a band shape extending in the first direction X.
  • the second upper wiring portion 95 crosses the center of the chip 2.
  • the second upper wiring portion 95 extends in a band shape so as to be located in an area on one side (the third side surface 5C side) and an area on the other side (the fourth side surface 5D side) of the first direction X with respect to a straight line crossing the center of the first main surface 3 in the second direction Y.
  • the second upper wiring portion 95 has one end connected to the first upper wiring portion 94 on one side of the first direction X, and the other end on the other side of the first direction X.
  • the other end of the second upper wiring portion 95 is an open end.
  • the second upper wiring portion 95 covers the multiple first gate connection electrodes 84A and is electrically connected to the second lower wiring portion 67 via the multiple first gate connection electrodes 84A.
  • the second upper wiring portion 95 has a width smaller than the width of the street region 11 in the second direction Y, and is formed at a distance inward from the multiple active regions 6 into the street region 11. In other words, the second upper wiring portion 95 is formed at a distance from the multiple trench isolation structures 15 (multiple first trench structures 21) in a plan view.
  • the third upper wiring portion 96 is pulled out from the first upper wiring portion 94 to the peripheral region 9 and covers the third lower wiring portion 68 of the gate wiring film 65 with the interlayer insulating film 74 sandwiched therebetween. Specifically, the third upper wiring portion 96 is pulled out from the other ends of the multiple second upper line portions 98A, 98B to one side (first side surface 5A side) and the other side (second side surface 5B side) of the peripheral region 9, and is formed in a band shape extending along the peripheral region 9.
  • the third upper wiring portion 96 sandwiches the multiple active regions 6. Specifically, the third upper wiring portion 96 extends along the periphery (first side surfaces 5A-5D) of the chip 2 so as to surround the multiple active regions 6 in a planar view. As a result, the third upper wiring portion 96, together with the second upper wiring portion 95, surrounds the multiple active regions 6. In this embodiment, the third upper wiring portion 96 is formed at a distance from the second upper wiring portion 95. The third upper wiring portion 96 may be connected to the second upper wiring portion 95.
  • the third upper wiring portion 96 covers the multiple second gate connection electrodes 84B and is electrically connected to the third lower wiring portion 68 via the multiple second gate connection electrodes 84B. It is preferable that the third upper wiring portion 96 has a width smaller than the width of the third lower wiring portion 68 in a planar view. It is preferable that the third upper wiring portion 96 covers the inner portion of the third lower wiring portion 68 with a gap from the periphery of the third lower wiring portion 68 in a planar view.
  • the semiconductor device 1A includes an emitter terminal electrode 103 arranged on the first main surface 3 at a distance from the gate terminal electrode 90 and the gate wiring electrode 93 in the active region 6.
  • the emitter terminal electrode 103 is arranged on the interlayer insulating film 74.
  • the emitter terminal electrode 103 may also be referred to as an "emitter pad” or an "emitter pad electrode.”
  • the emitter terminal electrode 103 is preferably made of a conductive material different from that of the resistive film 60.
  • the emitter terminal electrode 103 is preferably made of a conductive material different from that of the emitter electrode film 47.
  • the emitter terminal electrode 103 has a lower resistance value than the trench resistor structure 51 and the resistor film 60.
  • the emitter terminal electrode 103 is made of a metal film.
  • the emitter terminal electrode 103 may be referred to as an "emitter metal terminal.”
  • the emitter terminal electrode 103 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the emitter terminal electrode 103 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the emitter terminal electrode 103 has a layered structure including a Ti film and an Al alloy film (an AlCu alloy film in this embodiment) layered in this order from the chip 2 side.
  • the emitter terminal electrode 103 has the same electrode configuration as the gate terminal electrode 90.
  • the emitter terminal electrode 103 preferably has a thickness greater than the thickness of the resistive film 60 (the thickness of the gate electrode film 64).
  • the thickness of the emitter terminal electrode 103 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the emitter terminal electrode 103 is preferably approximately equal to the thickness of the gate terminal electrode 90.
  • the emitter terminal electrode 103 has a planar area larger than the planar area of the gate terminal electrode 90.
  • the planar area of the emitter terminal electrode 103 is preferably 50% or more and 90% or less of the planar area of the first main surface 3. It is particularly preferable that the planar area of the emitter terminal electrode 103 is 70% or more of the planar area of the first main surface 3.
  • the emitter terminal electrode 103 includes a first emitter terminal electrode 103A and a second emitter terminal electrode 103B.
  • the first emitter terminal electrode 103A is disposed in a region between the second upper wiring portion 95 and the third upper wiring portion 96 on a portion of the interlayer insulating film 74 that covers the first active region 6A.
  • the first emitter terminal electrode 103A is drawn out from the first active region 6A to the peripheral region 9 in a plan view.
  • the first emitter terminal electrode 103A covers the multiple first emitter connection electrodes 85 and multiple second emitter connection electrodes 86 in the first active region 6A, and covers the multiple first well connection electrodes 87 in the peripheral region 9.
  • the first emitter terminal electrode 103A is electrically connected to the multiple second trench structures 25, the multiple emitter regions 29, and the multiple channel contact regions 31 via the multiple first emitter connection electrodes 85 and multiple second emitter connection electrodes 86.
  • the first emitter terminal electrode 103A is electrically connected to the inner edge of the peripheral well region 41 via the multiple first well connection electrodes 87.
  • the second emitter terminal electrode 103B is disposed in the region between the second upper wiring portion 95 and the third upper wiring portion 96 on the portion of the interlayer insulating film 74 that covers the second active region 6B.
  • the second emitter terminal electrode 103B is extended from the second active region 6B to the peripheral region 9 in a plan view.
  • the second emitter terminal electrode 103B covers the multiple first emitter connection electrodes 85 and multiple second emitter connection electrodes 86 in the second active region 6B, and covers the multiple first well connection electrodes 87 in the peripheral region 9.
  • the second emitter terminal electrode 103B is electrically connected to the multiple second trench structures 25, the multiple emitter regions 29, and the multiple channel contact regions 31 via the multiple first emitter connection electrodes 85 and multiple second emitter connection electrodes 86.
  • the second emitter terminal electrode 103B is electrically connected to the inner edge of the peripheral well region 41 via the multiple first well connection electrodes 87.
  • the semiconductor device 1A includes an emitter wiring electrode 104 that is extended from the emitter terminal electrode 103 to a region outside the gate wiring electrode 93 on the interlayer insulating film 74.
  • the emitter wiring electrode 104 may also be referred to as an "emitter finger” or an “emitter finger electrode.”
  • the emitter wiring electrode 104 is preferably made of a conductive material different from that of the resistive film 60.
  • the emitter wiring electrode 104 is preferably made of a conductive material different from that of the emitter electrode film 47.
  • the emitter wiring electrode 104 has a lower resistance value than the trench resistor structure 51 and the resistor film 60.
  • the emitter wiring electrode 104 is made of a metal film.
  • the emitter wiring electrode 104 may be referred to as an "emitter metal wiring.”
  • the emitter wiring electrode 104 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the emitter wiring electrode 104 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the emitter wiring electrode 104 has a layered structure including a Ti film and an Al alloy film (an AlCu alloy film in this embodiment) layered in this order from the chip 2 side.
  • the emitter wiring electrode 104 has the same electrode configuration as the emitter terminal electrode 103.
  • the emitter wiring electrode 104 preferably has a thickness greater than the thickness of the resistive film 60 (the thickness of the gate electrode film 64).
  • the thickness of the emitter wiring electrode 104 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the emitter wiring electrode 104 is preferably approximately equal to the thickness of the gate terminal electrode 90 (emitter terminal electrode 103).
  • the emitter wiring electrode 104 is connected to both the first emitter terminal electrode 103A and the second emitter terminal electrode 103B, and is extended from the first emitter terminal electrode 103A and the second emitter terminal electrode 103B to an area outside the gate wiring electrode 93 (third upper wiring portion 96).
  • the emitter wiring electrode 104 is formed in a band shape extending along the periphery of the chip 2 so as to surround the gate terminal electrode 90, the gate wiring electrode 93, the first emitter terminal electrode 103A, and the second emitter terminal electrode 103B.
  • the emitter wiring electrode 104 is formed in a ring shape (specifically, a square ring shape) extending along the periphery of the chip 2 (first to fourth side surfaces 5A to 5D), and collectively surrounds the gate terminal electrode 90, the gate wiring electrode 93, the first emitter terminal electrode 103A, and the second emitter terminal electrode 103B.
  • the emitter wiring electrode 104 is routed over a portion of the interlayer insulating film 74 that covers the outer edge of the peripheral well region 41.
  • the emitter wiring electrode 104 covers a plurality of second well connection electrodes 88 and is electrically connected to the outer edge of the peripheral well region 41 via the plurality of second well connection electrodes 88.
  • FIG. 25 is a schematic plan view for explaining the structure of the FLR 42 and the FLR electrode 105 in the second corner portion 202.
  • FIG. 26 is a schematic cross-sectional view taken along line XXVI-XXVI shown in FIG. 25.
  • configurations other than the FLR 42 and the FLR electrode 105 are omitted in FIG. 25.
  • the channel stop electrode 106 is shown in FIG. 26.
  • the semiconductor device 1A includes a plurality of FLR electrodes 105 arranged on the interlayer insulating film 74 in the peripheral region 9.
  • the plurality of FLR electrodes 105 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple FLR electrodes 105 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the multiple FLR electrodes 105 have a layered structure including a barrier metal film and a main metal film stacked in this order from the chip 2 side.
  • the barrier metal film is made of, for example, a layered film including a Ti film and a TiN film stacked in this order from the chip 2 side.
  • the main metal film is made of, for example, an Al alloy film (an AlCu alloy film in this embodiment).
  • the multiple FLR electrodes 105 are each formed in a band shape extending along the corresponding FLR 42. In this embodiment, the multiple FLR electrodes 105 are each formed in a ring shape (square ring shape) extending along the corresponding FLR 42. In this embodiment, the multiple FLR electrodes 105 are formed in an electrically floating state.
  • the multiple FLR electrodes 105 face the corresponding FLRs 42 via a laminate film of an insulating film 45 and an interlayer insulating film 74. In this embodiment, the multiple FLR electrodes 105 cover the corresponding FLRs 42.
  • Each FLR electrode 105 has curved portions (hereinafter referred to as “electrode curved portions 105A”) whose inner and outer edges have a circular arc shape in plan view at the four corners 201-204.
  • Electrode curved portions 105A curved portions whose inner and outer edges have a circular arc shape in plan view at the four corners 201-204.
  • Each FLR electrode 105 has electrode straight portions 105B between the four corners 201-204, whose shape is linear in plan view.
  • each electrode curved portion 105A has an inner edge 105Aa and an outer edge 105Ab that have different centers of curvature and different curvatures.
  • the magnitude relationship of the curvature of the inner edge 105Aa and the outer edge 105Ab is opposite between two adjacent electrode curved portions 105A.
  • the center of curvature of the inner edge 105Aa and the center of curvature of the outer edge 105Ab of each electrode curved portion 105A are located at different positions on the dividing line L0, which is a straight line that divides the apex angle of the second corner portion 202 in half, and the radius of curvature of the inner edge 105Aa and the radius of curvature of the outer edge 105Ab are different. Furthermore, the magnitude relationship of the curvature of the inner edge 105Aa and the outer edge 105Ab is opposite between two adjacent electrode curved portions 105A.
  • the center of curvature of the inner edge 105Aa of the innermost electrode curved portion 105A is Q1
  • the center of curvature of the outer edge 105Ab of the electrode curved portion 105A is Q2.
  • the radius of curvature of the inner edge 105Aa is r1
  • the radius of curvature of the outer edge 105Ab is r2 (r2>r1). Therefore, the curvature of the inner edge 105Aa is greater than the curvature of the outer edge 105Ab.
  • the center of curvature of the inner edge 105Aa of the second inner electrode curved portion 105A is Q2, and the center of curvature of the outer edge 105Ab of the electrode curved portion 105A is Q1.
  • the radius of curvature of the inner edge 105Aa is greater than the radius of curvature of the outer edge 105Ab. Therefore, the curvature of the inner edge 105Aa is smaller than the curvature of the outer edge 105Ab.
  • the center of curvature of the inner edge 105Aa of the third electrode curved portion 105A from the inside is Q1
  • the center of curvature of the outer edge 105Ab of the electrode curved portion 105A is Q2.
  • the radius of curvature of the inner edge 105Aa is smaller than the radius of curvature of the outer edge 105Ab. Therefore, the curvature of the inner edge 105Aa is larger than the curvature of the outer edge 105Ab.
  • the center of curvature of the inner edge 105Aa of the outermost electrode curved portion 105A is Q2, and the center of curvature of the outer edge 105Ab of the electrode curved portion 105A is Q1.
  • the radius of curvature of the inner edge 105Aa is greater than the radius of curvature of the outer edge 105Ab. Therefore, the curvature of the inner edge 105Aa is smaller than the curvature of the outer edge 105Ab.
  • Each electrode curved portion 105A has a wide region and a narrow region between its inner edge 105Aa and outer edge 105Ab. A part of the wide region in each electrode curved portion 105A is physically and electrically connected to the corresponding FLR 42 via an FLR connection electrode 89 that continuously penetrates the interlayer insulating film 74 and the main surface insulating film 45.
  • the innermost electrode curved portion 105A and the third innermost electrode curved portion 105A have the narrowest width at the center of their length, and the width increases from the center to both ends. Therefore, these electrode curved portions 105A have wide portions 211 at both ends.
  • the second innermost electrode curved portion 105A and the outermost electrode curved portion 105A have the widest width at the center of their length, and the width becomes narrower from the center to both ends. Therefore, these electrode curved portions 105A have a wide portion 211 at the center of their length.
  • the angle in the counterclockwise direction around the center of curvature Q1 with respect to the straight line connecting the center of curvature Q1 and the vertex of the second corner portion 202 is negative, and the angle in the clockwise direction around the center of curvature Q1 is positive.
  • one end of the inner edge 105Aa and one end of the outer edge 105Ab of each electrode curved portion 105A are located on a straight line L1 that has a rotation angle of -45 degrees around the center of curvature Q1 with respect to a straight line connecting the center of curvature Q1 and the vertex of the second corner portion 202.
  • the other ends of the inner edge 105Aa and the outer edge 105Ab of each electrode curved portion 105A are located on a straight line L2 that forms an angle of +45 degrees with the center of curvature Q1 as its center with respect to the straight line connecting the center of curvature Q1 and the vertex of the second corner portion 202.
  • the widths of both ends of the innermost electrode curved portion 105A and the third electrode curved portion 105A from the inside are greater than the widths of both ends of the second electrode curved portion 105A from the inside and the outermost electrode curved portion 105A, respectively.
  • the width of the electrode straight portion 105B connected to both ends of each electrode curved portion 105A is equal to the width of both ends of the electrode curved portion 105A.
  • Each FLR 42 has curved portions (hereinafter referred to as "FLR curved portions 42A") whose inner and outer edges have a planar shape of an arc at the four corners 201-204.
  • Each FLR 42 has FLR straight portions 42B between the four corners 201-204, whose planar shape is a straight line.
  • the FLR curved portion 42A has an inner edge 42Aa and an outer edge 42Ab whose centers of curvature are different from each other.
  • the magnitude relationship of the curvature of the inner edge 42Aa and the outer edge 42Ab is opposite between two adjacent FLR curved portions 42A.
  • the center of curvature of the inner edge 42Aa and the center of curvature of the outer edge 42Ab of each FLR curved portion 42A are located at different positions on the dividing line L0, which is a straight line that divides the apex angle of the second corner portion 202 in half, and the radius of curvature of the inner edge 42Aa and the radius of curvature of the outer edge 42Ab are different. Furthermore, the magnitude relationship of the curvature of the inner edge 42Aa and the outer edge 42Ab is opposite between each two adjacent FLR curved portions 42A.
  • the center of curvature of the inner edge 42Aa of the innermost FLR curve portion 42A is Q1
  • the center of curvature of the outer edge 42Ab is Q2.
  • the radius of curvature of the inner edge 42Aa is smaller than the radius of curvature of the outer edge 42Ab. Therefore, the curvature of the inner edge 42Aa is larger than the curvature of the outer edge 42Ab.
  • the center of curvature of the inner edge 42Aa of the second innermost FLR curved portion 42A is Q2, and the center of curvature of the outer edge 42Ab is Q1.
  • the radius of curvature of the inner edge 42Aa is greater than the radius of curvature of the outer edge 42Ab. Therefore, the curvature of the inner edge 42Aa is smaller than the curvature of the outer edge 42Ab.
  • the center of curvature of the inner edge 42Aa of the third innermost FLR curved portion 42A is Q1, and the center of curvature of the outer edge 42Ab is Q2.
  • the radius of curvature of the inner edge 42Aa is smaller than the radius of curvature of the outer edge 42Ab. Therefore, the curvature of the inner edge 42Aa is larger than the curvature of the outer edge 42Ab.
  • the center of curvature of the inner edge 42Aa of the outermost FLR curved portion 42A is Q2, and the center of curvature of the outer edge 42Ab is Q1.
  • the radius of curvature of the inner edge 42Aa is greater than the radius of curvature of the outer edge 42Ab. Therefore, the curvature of the inner edge 42Aa is smaller than the curvature of the outer edge 42Ab.
  • the center of curvature of the inner edge 42Aa of each FLR curved portion 42A coincides with the center of curvature of the inner edge 105Aa of the corresponding electrode curved portion 105A.
  • the center of curvature of the outer edge 42Ab of each FLR curved portion 42A coincides with the center of curvature of the outer edge 105Ab of the corresponding electrode curved portion 105A.
  • each FLR curved portion 42A is set back more inwardly than the inner edge 105Aa of the corresponding electrode curved portion 105A
  • the outer edge 42Ab of each FLR curved portion 42A is set back more inwardly than the outer edge 105Ab of the corresponding electrode curved portion 105A. Therefore, the width of each FLR curved portion 42A at each longitudinal position is narrower than the width of the corresponding electrode curved portion 105A at the corresponding longitudinal position.
  • each FLR curved portion 42A may be located further outward than the inner edge 105Aa of the corresponding electrode curved portion 105A.
  • the outer edge 42Ab of each FLR curved portion 42A may be located further outward than the outer edge 105Ab of the corresponding electrode curved portion 105A.
  • each FLR curved portion 42A may extend outward from the corresponding side edge 105Aa, 105Ab of the corresponding electrode curved portion 105A. Also, both the inner edge 42Aa and the outer edge 42Ab of each FLR curved portion 42A may extend outward from the corresponding side edge 105Aa, 105Ab of the corresponding electrode curved portion 105A.
  • the innermost FLR curved portion 42A and the third innermost FLR curved portion 42A have the narrowest width at the center of their length, and the width increases from the center of their length to both ends. Therefore, these FLR curved portions 42A have wide portions 221 at both ends.
  • the second innermost FLR curved portion 42A and the outermost FLR curved portion 42A have the widest width at the center of their length, and the width becomes narrower from the center of their length to both ends. Therefore, these FLR curved portions 42A have a wide portion 221 at the center of their length.
  • one end of the inner edge 42Aa and one end of the outer edge 42Ab of each FLR curved portion 42A are located on a straight line L1.
  • the other ends of the inner edge 42Aa and the outer edge 42Ab of each FLR curved portion 42A are positioned on a straight line L2.
  • the widths of both ends of the innermost FLR curved portion 42A and the third FLR curved portion 42A from the inside are greater than the widths of both ends of the second FLR curved portion 42A from the inside and the outermost FLR curved portion 42A, respectively.
  • the width of the FLR straight line portion 42B connected to both ends of each FLR curve portion 42A is equal to the width of both ends of that FLR curve portion 42A.
  • a portion of the wide portion 211 at both ends is physically and electrically connected to the wide portion 221 at both ends of the corresponding FLR curved portion 42A via the FLR connection electrode 89 that continuously penetrates the interlayer insulating film 74 and the main surface insulating film 45.
  • a portion of the center of the length of the wide portion 211 is physically and electrically connected to the center of the length of the wide portion 221 of the corresponding FLR curved portion 42A via an FLR connection electrode 89 that continuously penetrates the interlayer insulating film 74 and the main surface insulating film 45.
  • the FLR connection electrodes 89 are not formed on the portions of the multiple FLR electrodes 105 other than the curved portions 105A (the straight electrode portions 105B). Note that the FLR connection electrodes 89 may be formed on the straight electrode portions 105B of the multiple FLR electrodes 105.
  • the FLR connection electrodes 89 may be referred to as "FLR via electrodes.”
  • the multiple FLR connection electrodes 89 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the multiple FLR connection electrodes 89 have a layered structure including a Ti film and a W film.
  • the FLR connection electrodes 89 may be formed integrally with the corresponding FLR electrodes 105 (electrode curved portions 105A).
  • the multiple FLR connection electrodes 89 have a circular shape in a planar view.
  • the multiple FLR connection electrodes 89 may have a polygonal shape such as a square shape in a planar view, or may have an elliptical shape in a planar view.
  • the multiple FLR connection electrodes 89 are formed in an electrically floating state.
  • the FLR 42, FLR electrode 105, and FLR connection electrode 89 in the first corner portion 201 have planar shapes that are symmetrical to their planar shapes in the second corner portion 202 with respect to a straight line that passes through the center of the chip 2 in the first direction X and extends in the second direction Y.
  • the FLR 42, FLR electrode 105, and FLR connection electrode 89 at the third corner portion 201 have planar shapes that are symmetrical to their planar shapes at the second corner portion 202 with respect to a straight line that passes through the center of the chip 2 in the second direction Y and extends in the first direction X.
  • the FLR 42, FLR electrode 105, and FLR connection electrode 89 at the fourth corner portion 201 have planar shapes that are symmetrical to their planar shapes at the third corner portion 201 with respect to a straight line that passes through the center of the chip 2 in the first direction X and extends in the second direction Y.
  • each FLR 42 in each of the corner portions 201 to 204 (the portion corresponding to the FLR curved portion described above) only needs to have a width greater than that of the FLR connection electrode 89 at the position where the FLR connection electrode 89 is disposed, and the planar shape of the inner edge and outer edge do not need to be an arc shape.
  • This embodiment provides a novel connection structure between the FLR 42 and the FLR electrode 105.
  • the planar shape of the FLR 42 and the FLR electrode 105 in the second corner portion 202 may be as shown in FIG. 27.
  • parts corresponding to those in FIG. 25 are denoted by the same reference numerals as in FIG. 25.
  • each electrode curved portion 105A in FIG. 27 is substantially the same as the structure of the corresponding electrode curved portion 105A in FIG. 25, but the positions of both ends of each electrode curved portion 105A are different from the positions of both ends of the corresponding electrode curved portion 105A in FIG. 25.
  • the angle between the line connecting one end of the inner edge 105Aa of each electrode curved portion 105A and the center of curvature of the inner edge 105Aa and the dividing line L0, and the angle between the line connecting one end of the outer edge 105Ab of each electrode curved portion 105A and the center of curvature of the outer edge 105Ab and the dividing line are set so that the width of one end of each electrode curved portion 105A is a predetermined width W1.
  • the angle between the line connecting the other end of the inner edge 105Aa of each electrode curved portion 105A and the center of curvature of the inner edge 105Aa and the angle between the line connecting the other end of the outer edge 105Ab of each electrode curved portion 105A and the center of curvature of the outer edge 105Ab and the dividing line L0 are set so that the width of the other end of each electrode curved portion 105A is a predetermined width W1.
  • the width of the straight electrode portions 105B connected to both ends of each curved electrode portion 105A is also formed to a predetermined width W1.
  • each FLR curve portion 42A in FIG. 27 is substantially the same as the structure of the corresponding FLR curve portion 42A in FIG. 25, but the positions of both ends of each FLR curve portion 42A are different from the positions of both ends of the corresponding FLR curve portion 42A in FIG. 25.
  • the angle between the line connecting one end of the inner edge 42Aa of each FLR curved portion 42A and the center of curvature of the inner edge 42Aa and the dividing line L0, and the angle between the line connecting one end of the outer edge 42Ab of each FLR curved portion 42A and the center of curvature of the outer edge 42Ab and the dividing line are set so that the width of one end of each FLR curved portion 42A is a predetermined width W2.
  • the angle between the line connecting the other end of the inner edge 42Aa of each FLR curved portion 42A and the center of curvature of the inner edge 42Aa and the dividing line L0, and the angle between the line connecting the other end of the outer edge 42Ab of each FLR curved portion 42A and the center of curvature of the outer edge 42Ab and the dividing line L0 are set so that the width of the other end of each FLR curved portion 42A is a predetermined width W2.
  • the width of the FLR straight line portions 42B connected to both ends of each FLR curved portion 42A is also formed to a predetermined width W2.
  • the width of the electrode straight portion 105B of the FLR electrode 105 narrower than the width required to connect the electrode straight portion 105B to the FLR 42 via the FLR connection electrode 89. This makes it possible to narrow the overall width of the multiple FLR electrodes 105, thereby enabling the chip to be made smaller.
  • the semiconductor device 1A includes a channel stop electrode 106 disposed on the interlayer insulating film 74 in the peripheral region 9.
  • the channel stop electrode 106 may be referred to as an "EQR (EQui-potential Ring) electrode.”
  • the channel stop electrode 106 may include at least one of a Ti film, a TiRiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the channel stop electrode 106 may include at least one of a pure Cu film, a pure Al film, an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film.
  • the channel stop electrode 106 has a layered structure including a barrier metal film and a main metal film, which are layered in this order from the chip 2 side.
  • the barrier metal film is made of, for example, a layered film including a Ti film and a TiN film, which are layered in this order from the chip 2 side.
  • the main metal film is made of, for example, an Al alloy film (an AlCu alloy film in this embodiment).
  • the channel stop electrode 106 is formed in a band shape extending along the periphery of the chip 2.
  • the channel stop electrode 106 is formed in a ring shape (square ring shape) extending along the periphery of the chip 2.
  • the channel stop electrode 106 penetrates from above the interlayer insulating film 74 into the removed portion 46 of the interlayer insulating film 74, and is electrically connected to the channel stop region 43.
  • the channel stop electrode 106 is formed in an electrically floating state.
  • the channel stop region 43 may be formed at a distance inward from the periphery of the chip 2 so as to expose the peripheral portion (channel stop region 43) of the first main surface 3.
  • the semiconductor device 1A includes a collector electrode 107 covering the second main surface 4.
  • the collector electrode 107 is electrically connected to the collector region 14 exposed from the second main surface 4.
  • the collector electrode 107 forms an ohmic contact with the collector region 14.
  • the collector electrode 107 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (the first to fourth side surfaces 5A to 5D).
  • the semiconductor device 1A includes a chip 2, a trench resistor structure 51, a resistive film 60, a gate terminal electrode 90, and a gate wiring electrode 93.
  • the chip 2 has a first main surface 3.
  • the trench resistor structure 51 is formed on the first main surface 3.
  • the resistive film 60 is electrically connected to the trench resistor structure 51 on the first main surface 3.
  • the gate terminal electrode 90 has a lower resistance value than the resistive film 60, and is electrically connected to the trench resistance structure 51 via the resistive film 60 on the first main surface 3.
  • the gate wiring electrode 93 has a lower resistance value than the resistive film 60, and is electrically connected to the gate terminal electrode 90 via the trench resistance structure 51 and the resistive film 60 on the first main surface 3.
  • the gate resistor RG including the trench resistor structure 51 and the resistive film 60 can be interposed between the gate terminal electrode 90 and the gate wiring electrode 93.
  • the trench resistor structure 51 is incorporated into the chip 2 in the region between the gate terminal electrode 90 and the gate wiring electrode 93, so that an increase in the area occupied by the gate resistor RG with respect to the first main surface 3 can be suppressed. Therefore, in a configuration with a gate resistor RG, a semiconductor device 1A having a novel layout that contributes to miniaturization can be provided.
  • the semiconductor device 1A preferably includes a gate electrode film 64 and a gate wiring film 65.
  • the gate electrode film 64 is disposed on the first main surface 3 adjacent to the resistive film 60.
  • the gate wiring film 65 is disposed on the first main surface 3 adjacent to the resistive film 60 so as to face the gate electrode film 64 with the resistive film 60 in between.
  • the gate terminal electrode 90 preferably covers the gate electrode film 64.
  • the gate wiring electrode 93 preferably covers the gate wiring film 65.
  • the resistive film 60 preferably has a first end 60A on one side and a second end 60B on the other side.
  • the gate wiring film 65 preferably has a first connection portion connected to the first end 60A of the resistive film 60, and a second connection portion connected to the second end 60B of the resistive film 60.
  • the gate wiring electrode 93 is preferably electrically connected to the resistive film 60 via the gate wiring film 65.
  • the gate wiring electrode 93 can be electrically connected to the resistive film 60 via the gate wiring film 65, eliminating the need to directly connect the gate wiring electrode 93 to the resistive film 60. This relaxes the design rules for the gate wiring electrode 93, improving the degree of freedom in designing the gate wiring electrode 93.
  • the semiconductor device 1A preferably includes a first slit 71 defined between the resistive film 60 and the gate electrode film 64, and a second slit 72 defined between the resistive film 60 and the gate wiring film 65.
  • the first slit 71 and the second slit 72 can properly separate (define) the resistive film 60 from the gate electrode film 64 and the gate wiring film 65. This can improve the accuracy of the resistance value of the resistive film 60.
  • the gate terminal electrode 90 preferably covers the resistive film 60 and the gate electrode film 64 across the first slit 71 in a planar view.
  • the gate wiring film 65 preferably covers the resistive film 60 and the gate electrode film 64 across the second slit 72 in a planar view.
  • the first slit 71 is preferably formed narrower than the resistive film 60.
  • the second slit 72 is preferably formed narrower than the resistive film 60.
  • the trench resistor structure 51 preferably extends in a strip shape in the second direction Y (one direction) in a planar view.
  • the resistive film 60 preferably extends in a strip shape in the second direction Y (one direction) in a planar view.
  • the first slit 71 preferably extends in a strip shape in the second direction Y (one direction) in a planar view.
  • the second slit 72 preferably extends in a strip shape in the second direction Y (one direction) in a planar view.
  • the first slit 71 may have a first length in the second direction Y (one direction), and the second slit 72 may have a second length in the second direction Y (one direction) that is smaller than the first length.
  • the semiconductor device 1A preferably includes a third slit 73 defined between the gate electrode film 64 and the gate wiring film 65.
  • the third slit 73 can properly separate (define) the gate wiring film 65 from the gate electrode film 64. This can prevent the gate wiring film 65 from forming a short circuit with the gate electrode film 64 that does not go through the resistive film 60.
  • the gate terminal electrode 90 preferably covers the gate electrode film 64 and the gate wiring film 65 across the third slit 73 in a plan view.
  • multiple trench resistance structures 51 are formed at intervals on the first main surface 3.
  • the resistive film 60 covers the multiple trench resistance structures 51.
  • the resistive film 60 preferably has a first covering portion 61 that covers the first main surface 3 outside the trench resistance structure 51, and a second covering portion 62 that covers the trench resistance structure 51.
  • the gate terminal electrode 90 is preferably electrically connected to the resistive film 60 in the portion that covers the first covering portion 61.
  • the gate wiring electrode 93 is preferably electrically connected to the resistive film 60 in the portion that covers the second covering portion 62.
  • the semiconductor device 1A preferably includes an interlayer insulating film 74, a first resistor connection electrode 81, and a second resistor connection electrode 82.
  • the interlayer insulating film 74 covers the resistive film 60.
  • the first resistor connection electrode 81 is embedded in the interlayer insulating film 74 so as to be electrically connected to the resistive film 60.
  • the second resistor connection electrode 82 is embedded in the interlayer insulating film 74 so as to be electrically connected to the resistive film 60 at a position different from the first resistor connection electrode 81.
  • the gate terminal electrode 90 is preferably arranged on the interlayer insulating film 74 so as to be electrically connected to the resistive film 60 via the first resistor connection electrode 81.
  • the gate wiring electrode 93 is preferably arranged on the interlayer insulating film 74 so as to be electrically connected to the resistive film 60 via the second resistor connection electrode 82.
  • a gate resistor RG can be formed in the region between the first resistor connection electrode 81 and the second resistor connection electrode 82. The resistance value of the gate resistor RG can be adjusted by adjusting the distance between the first resistor connection electrode 81 and the second resistor connection electrode 82.
  • the second resistor connection electrode 82 may extend in a direction different from that of the first resistor connection electrode 81.
  • the first resistor connection electrode 81 may extend in a first direction X (one direction) in a plan view
  • the second resistor connection electrode 82 may extend in a second direction Y (intersecting direction) that intersects with the first direction X (one direction) in a plan view.
  • the plurality of first resistor connection electrodes 81 are preferably embedded in the interlayer insulating film 74.
  • the plurality of second resistor connection electrodes 82 are preferably embedded in the interlayer insulating film 74.
  • the second connection area S2 of the second resistor connection electrode 82 to the resistive film 60 may be smaller than the first connection area S1 of the first resistor connection electrode 81 to the resistive film 60.
  • the gate terminal electrode 90 preferably has a first electrode portion 91 located outside the first resistor connection electrode 81 in a plan view, and a second electrode portion 92 that protrudes from the first electrode portion 91 toward the first resistor connection electrode 81 and is narrower than the first electrode portion 91.
  • the first electrode portion 91 is preferably formed as a terminal main body portion of the gate terminal electrode 90.
  • the second electrode portion 92 is preferably formed as a terminal pull-out portion pulled out from the terminal main body portion.
  • the first electrode portion 91 ensures an area to which a gate potential is applied
  • the second electrode portion 92 ensures an area that is electrically connected to the resistive film 60.
  • the conductive bonding material can be bonded to the first electrode portion 91. This makes it possible to prevent stress caused by the conductive bonding material from occurring in the resistive film 60 and the trench resistor structure 51. This makes it possible to prevent a deterioration in the electrical characteristics of the gate resistor RG.
  • the semiconductor device 1A preferably includes a p-type boundary well region 40 formed in the surface layer of the first main surface 3.
  • the boundary well region 40 can improve the breakdown voltage.
  • the trench resistance structure 51 is preferably formed at a distance from the bottom of the boundary well region 40 toward the first main surface 3.
  • the boundary well region 40 can suppress electric field concentration on the bottom wall of the trench resistance structure 51. Therefore, the breakdown voltage can be appropriately improved.
  • the semiconductor device 1A preferably includes an active region 6 provided on the first main surface 3, a non-active region 7 provided outside the active region 6 on the first main surface 3, and a first trench structure 21 (trench gate structure) formed in the active region 6.
  • the trench resistance structure 51 is preferably formed in the non-active region 7.
  • the resistance film 60 preferably covers the trench resistance structure 51 in the non-active region 7.
  • the gate terminal electrode 90 is electrically connected to the resistive film 60 in the non-active region 7.
  • the gate wiring electrode 93 is electrically connected to the first trench structure 21 in the active region 6, and is electrically connected to the resistive film 60 in the non-active region 7.
  • the four corner portions 202 to 204 have the FLR-FLR electrode connection structure shown in FIG. 25 or FIG. 27, but it is sufficient that at least one of the four corner portions 202 to 204 has the FLR-FLR electrode connection structure shown in FIG. 25 or FIG. 27.
  • the chip 2 was made of a silicon single crystal substrate.
  • the chip 2 may also be made of a SiC (silicon carbide) single crystal substrate.
  • the n-type semiconductor region may be replaced with a p-type semiconductor region
  • the p-type semiconductor region may be replaced with an n-type semiconductor region.
  • a p-type collector region 14 is shown.
  • an n-type drain region may be used instead of the p-type collector region 14.
  • the buffer region 13 is omitted.
  • the n-type drain region may be formed by an n-type semiconductor substrate, and the n-type drift region 12 may be formed by an n-type epitaxial layer. It is preferable that the n-type impurity concentration of the drift region 12 is less than the n-type impurity concentration of the drain region.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the first direction X and the second direction Y are defined by the extension directions of the first to fourth side faces 5A to 5D.
  • the first direction X and the second direction Y may be any directions as long as they maintain a mutually intersecting (specifically perpendicular) relationship.
  • the first direction X may be the extension direction of the third side face 5C (fourth side face 5D)
  • the second direction Y may be the extension direction of the first side face 5A (second side face 5B).
  • the first direction X may be a direction intersecting the first to fourth side faces 5A to 5D
  • the second direction Y may be a direction intersecting the first to fourth side faces 5A to 5D.
  • a chip (2) having a first main surface (3) having a rectangular shape in a plan view and a second main surface (4) opposite to the first main surface (3); An active region (6) provided on the first main surface (3) and having an element structure formed therein; a peripheral region (9) that is a region outside the active region and is provided on the outer periphery of the first main surface (3) and has four corner portions (201 to 204); In the outer circumferential region (9), a plurality of field limiting rings (hereinafter referred to as "FLRs (42)”) are formed on a surface layer portion of the first main surface (3) so as to surround the active region (6); An insulating film (45, 74) formed on the first main surface (3) and covering the plurality of FLRs (42); a plurality of FLR electrodes (105) arranged opposite the plurality of FLRs (42) via the insulating film (45, 74); Each of the FLR electrodes (105) has an electrode curved portion (105A) whose inner edge (105Aa) and outer
  • an angle between a straight line connecting one end of an inner edge (105Aa) of each electrode curved portion (105A) and a center of curvature of the inner edge (105Aa) and an angle between a straight line connecting one end of an outer edge (105Ab) of each electrode curved portion (105A) and a center of curvature of the outer edge (105Ab) and the dividing line (L0) are set so that a width of one end of each electrode curved portion (105A) is a predetermined width
  • the plurality of FLR electrodes (105) have, at each of the corner portions (201 to 204), an electrode curve portion (105A) whose inner edge (105Aa) and outer edge (105Ab) have a planar shape that is an arc,
  • each of the electrode curved portions (105A) has an inner edge (105Aa) and an outer edge (105Ab) whose centers of curvature and curvatures are different from each other, and the magnitude relationship of the curvatures of the inner edge (105Aa) and the outer edge (105Ab) between two adjacent electrode curved portions (105A) is reversed from each other;
  • the electrode curved portion (105A) has a wide region and a narrow region between its inner edge (105Aa) and outer edge (105Ab),
  • an angle between a straight line connecting one end of an inner edge (105Aa) of each of the electrode curved portions (105A) and the center of curvature of the inner edge (105Aa) and the dividing line (L0) and an angle between a straight line connecting one end of an outer edge (105Ab) of each of the electrode curved portions (105A) and the center of curvature of the outer edge (105Ab) and the dividing line (L0) are set so that one end of each of the electrode curved portions (105A) has a predetermined width
  • [A7] A semiconductor device according to any one of [A1] to [A6], in which the FLR connection electrodes (89) for electrically connecting each of the FLR electrodes (105) to the corresponding FLRs (42) are integrally formed with the FLR electrodes (105).
  • a channel stop region (43) is formed in a surface layer portion of the first main surface (3) so as to surround the plurality of FLRs (42) and is covered with the insulating film (45, 74);
  • a semiconductor device according to any one of [A1] to [A8], in which the element structure includes an IGBT structure.
  • a second conductivity type channel region (20) is formed in a surface layer portion of the first main surface (3);

Landscapes

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Abstract

各ＦＬＲ電極は、４つのコーナ部のうち少なくとも１つのコーナ部において、その内側縁および外側縁の平面視形状が円弧である電極曲線部分を有しており、少なくとも１つのコーナ部において、各電極曲線部分はそれらの曲率中心およびそれらの曲率が異なる内側縁および外側縁を有しており、かつ隣り合う２つの電極曲線部分間において内側縁および外側縁の曲率の大小関係が互いに逆であり、これにより、当該コーナ部において、各電極曲線部分は、内側縁と外側縁との間の幅が大きい領域と狭い領域とを有しており、各電極曲線部分における幅が大きい領域の一部が、絶縁膜を貫通するＦＬＲ接続電極を介して、対応する前記ＦＬＲに電気的に接続されている。

Description

半導体装置 関連出願
　この出願は、２０２３年３月３０日に日本国特許庁に提出された特許出願２０２３－０５６３９０号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれるものとする。
　本開示は、半導体装置に関する。
　特許文献１には、活性領域と活性領域を取り囲むエッジ終端領域とを含む半導体装置が開示されている。活性領域には、ＩＧＢＴおよび還流ダイオードが形成されている。エッジ終端領域には、複数のガードリング（フィールドリミッティングリング（ＦＬＲ））および複数のガードリング上にそれぞれ配置されかつ対応するガードリングに電気的に接続されたフィールドプレート電極（ＦＬＲ電極）が形成されている。
特開２０２２－８８２号公報
　本開示の目的は、複数のＦＬＲ電極とそれに対応するＦＬＲとの新規な接続構造が得られる半導体装置を提供することである。
　本開示の一実施形態は、平面視四角形状の第１主面およびその反対側の第２主面を有するチップと、前記第１主面に設けられ、素子構造が形成された活性領域と、前記活性領域外の領域であって、前記第１主面の外周部に設けられかつ４つのコーナ部を有する外周領域と、前記外周領域において、前記第１主面の表層部に、前記活性領域を取り囲むように形成された複数のフィールドリミッティングリング（以下、「ＦＬＲ」という。）と、前記第１主面上に形成され、前記複数のＦＬＲを覆う絶縁膜と、前記絶縁膜を介して前記複数のＦＬＲそれぞれと対向して配置された複数のＦＬＲ電極とを含み、前記各ＦＬＲ電極は、前記４つのコーナ部のうち少なくとも１つのコーナ部において、その内側縁および外側縁の平面視形状が円弧である電極曲線部分を有しており、前記少なくとも１つのコーナ部において、前記各電極曲線部分はそれらの曲率中心およびそれらの曲率が異なる内側縁および外側縁を有しており、かつ隣り合う２つの前記電極曲線部分間において内側縁および外側縁の曲率の大小関係が互いに逆であり、これにより、当該コーナ部において、前記各電極曲線部分は、内側縁と外側縁との間の幅が大きい領域と狭い領域とを有しており、前記各電極曲線部分における前記幅が大きい領域の一部が、前記絶縁膜を貫通するＦＬＲ接続電極を介して、対応する前記ＦＬＲに物理的および電気的に接続されている、半導体装置を提供する。
　この構成では、複数のＦＬＲ電極とそれに対応するＦＬＲとの新規な接続構造が得られる。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、一実施形態に係る半導体装置を示す平面図である。 図２は、第１主面のレイアウトを示す平面図である。 図３は、活性領域および外周領域を示す拡大平面図である。 図４は、図３に示すIV-IV線に沿う断面図である。 図５は、図３に示すV-V線に沿う断面図である。 図６は、図３に示すVI-VI線に沿う断面図である。 図７は、活性領域および境界領域を示す拡大平面図である。 図８は、図７に示すVIII-VIII線に沿う断面図である。 図９は、図７に示すIX-IX線に沿う断面図である。 図１０は、図１に示すX-X線に沿う断面図である。 図１１は、パッド領域を示す拡大平面図である。 図１２は、図１１に示すゲート抵抗構造を示す拡大平面図である。 図１３は、図１２に示すゲート抵抗構造の内方部を示す拡大平面図である。 図１４は、図１２に示すゲート抵抗構造の一端部を示す拡大平面図である。 図１５は、図１２に示すゲート抵抗構造の他端部を示す拡大平面図である。 図１６は、図１３に示すXVI-XVI線に沿う断面図である。 図１７は、図１３に示すXVII-XVII線に沿う断面図である。 図１８は、図１３に示すXVIII-XVIII線に沿う断面図である。 図１９は、図１３に示すXIX-XIX線に沿う断面図である。 図２０は、図１４に示すXX-XX線に沿う断面図である。 図２１は、図１５に示すXXI-XXI線に沿う断面図である。 図２２は、図１２に示すXXII-XXII線に沿う断面図である。 図２３は、抵抗膜、ゲート電極膜およびゲート配線膜のレイアウトを示す平面図である。 図２４は、ゲート抵抗構造、ゲート端子電極およびゲート配線電極およびを示す電気回路図である。 図２５は、第２コーナ部におけるＦＬＲおよびＦＬＲ電極の構造を説明するための図解的な平面図である。 図２６は、図２５に示すXXVI- XXVI線に沿う図解的な断面図である。 図２７は、第２コーナ部におけるＦＬＲおよびＦＬＲ電極の構造の変形例を説明するための図解的な平面図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、第１主面３のレイアウトを示す平面図である。図３は、活性領域６および外周領域９を示す拡大平面図である。図４は、図３に示すIV-IV線に沿う断面図である。図５は、図３に示すV-V線に沿う断面図である。
　図６は、図３に示すVI-VI線に沿う断面図である。図７は、活性領域６および境界領域８を示す拡大平面図である。図８は、図７に示すVIII-VIII線に沿う断面図である。図９は、図７に示すIX-IX線に沿う断面図である。図１０は、図１に示すX-X線に沿う断面図である。
　半導体装置１Ａは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えたＩＧＢＴ半導体装置である。図１～図１０を参照して、半導体装置１Ａは、六面体形状（具体的には直方体形状）のチップ２を含む。チップ２は、「半導体チップ」と称されてもよい。チップ２は、この形態（this embodiment）では、シリコン単結晶基板（半導体基板）からなる単層構造を有している。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１主面３は、平面視で四角形状を有する。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１主面３に沿って第１方向Ｘに交差する第２方向Ｙに対向している。具体的には、第２方向Ｙは、第１方向Ｘに直交している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　半導体装置１Ａは、第１主面３に間隔を空けて設けられた複数の活性領域６を含む。複数の活性領域６は、第１活性領域６Ａおよび第２活性領域６Ｂを含む。第１活性領域６Ａは、第１主面３の中心を第１方向Ｘに横切る直線に対して第１側面５Ａ側の領域に設けられている。第２活性領域６Ｂは、第１主面３の中心を第１方向Ｘに横切る直線に対して第２側面５Ｂ側の領域に設けられている。各活性領域６は、この実施形態では、平面視においてチップ２の周縁に平行な４辺を有する多角形状に形成されている。各活性領域６の平面形状は、任意である。
　活性領域６には、素子構造が形成される。この実施形態では、素子構造はＩＧＢＴ構造Ｔｒ（トランジスタ構造）を含んでいる。素子構造は、ＩＧＢＴ以外のトランジスタを含んでいてもよい。素子構造は、特開２０２２－８８２号公報に示されるように、ＩＧＢＴ構造とＩＧＢＴ構造に逆並列接続された還流ダイオード（ＦＷＤ:Free Wheel Diode）構造とを含んでいてもよい。
　半導体装置１Ａは、第１主面３において複数の活性領域６外の領域に設けられた非活性領域７を含む。非活性領域７は、境界領域８および外周領域９を含む。境界領域８は、第１活性領域６Ａおよび第２活性領域６Ｂの間の領域において、第１方向Ｘに延びる帯状に設けられている。境界領域８は、この実施形態では、第１主面３の中心を第１方向Ｘに横切る直線上に位置している。
　境界領域８は、第２方向Ｙに比較的大きい幅を有するパッド領域１０、および、第２方向Ｙにパッド領域１０の幅よりも小さい幅を有するストリート領域１１を含む。パッド領域１０は、「第１境界領域」または「幅広領域」と称されてもよい。ストリート領域１１は、「第２境界領域」、「ライン領域」または「幅狭領域」と称されてもよい。
　パッド領域１０は、第１方向Ｘの一方側（第３側面５Ｃ側）の領域に設けられている。パッド領域１０は、この実施形態では、平面視において第１主面３の中心を第１方向Ｘに横切る直線上に位置し、第３側面５Ｃの中央部近傍において四角形状に設けられている。ストリート領域１１は、パッド領域１０に対して第１方向Ｘの他方側（第４側面５Ｄ側）の領域に設けられている。ストリート領域１１は、この実施形態では、パッド領域１０から第４側面５Ｄ側に向けて帯状に引き出され、第１主面３の中心を第１方向Ｘに横切る直線上に位置している。
　外周領域９は、複数の活性領域６を一括して取り囲むようにチップ２の周縁部に設けられている。外周領域９は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる環状（この実施形態では四角環状）に設けられている。外周領域９は、第１主面３の一方側（第３側面５Ｃ側）においてパッド領域１０に接続され、第１主面３の他方側（第４側面５Ｄ側）においてストリート領域１１に接続されている。
　外周領域９は、４つのコーナ部２０１、２０２、２０３および２０４を有する。コーナ部２０１は、平面視で第１側面５Ａと第３側面５Ｃに挟まされたコーナ部（以下、「第１コーナ部２０１」という。）である。コーナ部２０２は、平面視で第１側面５Ａと第４側面５Ｄに挟まされたコーナ部（以下、「第２コーナ部２０２」という。）である。
　コーナ部２０３は、平面視で第４側面５Ｄと第２側面５Ｂに挟まされたコーナ部（以下、「第３コーナ部２０３」という。）である。コーナ部２０４は、平面視で第２側面５Ｂと第３側面５Ｃに挟まされたコーナ部（以下、「第４コーナ部２０４」という。）である。
　半導体装置１Ａは、チップ２の内部に形成されたｎ型（第１導電型）のドリフト領域１２を含む。ドリフト領域１２は、チップ２の内部の全域に形成されている。この実施形態では、チップ２がｎ型の半導体基板（ｎ型の半導体チップ）からなり、ドリフト領域１２はｎ型のチップ２を利用して形成されている。
　半導体装置１Ａは、第２主面４の表層部に形成されたｎ型のバッファ領域１３を含む。バッファ領域１３は、この実施形態では、第２主面４の全域において第２主面４に沿って延びる層状に形成されている。バッファ領域１３は、ドリフト領域１２よりも高いｎ型不純物濃度を有している。バッファ領域１３の有無は任意であり、バッファ領域１３を有さない形態が採用されてもよい。
　半導体装置１Ａは、第２主面４の表層部に形成されたｐ型（第２導電型）のコレクタ領域１４を含む。コレクタ領域１４は、バッファ領域１３の第２主面４側の表層部に形成されている。コレクタ領域１４は、この実施形態では、第２主面４の全域において第２主面４に沿って延びる層状に形成されている。コレクタ領域１４は、第２主面４および第１～第４側面５Ａ～５Ｄの一部から露出している。
　半導体装置１Ａは、複数の活性領域６を区画するように第１主面３に形成された複数のトレンチ分離構造１５を含む。複数のトレンチ分離構造１５には、ゲート電位が付与される。トレンチ分離構造１５は、「トレンチゲート分離構造」または「トレンチゲート接続構造」と称されてもよい。複数のトレンチ分離構造１５は、第１活性領域６Ａ側の第１トレンチ分離構造１５Ａおよび第２活性領域６Ｂ側の第２トレンチ分離構造１５Ｂを含む。
　第１トレンチ分離構造１５Ａは、第１活性領域６Ａを取り囲み、境界領域８および外周領域９から第１活性領域６Ａを区画している。第１トレンチ分離構造１５Ａは、この実施形態では、平面視においてチップ２の周縁に平行な４辺を有する多角環状に形成されている。第１トレンチ分離構造１５Ａは、平面視において境界領域８のパッド領域１０およびストリート領域１１を区画するように屈曲した部分を有している。
　第２トレンチ分離構造１５Ｂは、第２活性領域６Ｂを取り囲み、境界領域８および外周領域９から第２活性領域６Ｂを区画している。第２トレンチ分離構造１５Ｂは、この実施形態では、平面視においてチップ２の周縁に平行な４辺を有する多角環状に形成されている。第２トレンチ分離構造１５Ｂは、平面視において境界領域８のパッド領域１０およびストリート領域１１を区画するように屈曲した部分を有している。
　トレンチ分離構造１５は、ストリート領域１１の幅未満の幅を有していることが好ましい。トレンチ分離構造１５の幅は、トレンチ分離構造１５が延びる方向に直交する方向の幅である。トレンチ分離構造１５の幅は、０．１μｍ以上２．５μｍ以下であってもよい。トレンチ分離構造１５の幅は、０．３μｍ以上１μｍ以下であることが好ましい。トレンチ分離構造１５の幅は、０．４μｍ以上０．７μｍ以下であることが好ましい。トレンチ分離構造１５は、１μｍ以上２０μｍ以下の深さを有していてもよい。トレンチ分離構造１５の深さは、４μｍ以上１０μｍ以下であることが好ましい。
　以下、１つのトレンチ分離構造１５の構成が説明される。トレンチ分離構造１５は、分離トレンチ１６、分離絶縁膜１７および分離埋設電極１８を含む。分離トレンチ１６は、第１主面３に形成され、トレンチ分離構造１５の壁面を区画している。分離絶縁膜１７は、分離トレンチ１６の壁面を膜状に被覆している。分離絶縁膜１７は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。
　分離絶縁膜１７は、単一の絶縁膜からなる単層構造を有していることが好ましい。分離絶縁膜１７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。分離埋設電極１８は、分離絶縁膜１７を挟んで分離トレンチ１６に埋設されている。分離埋設電極１８は、導電性ポリシリコンを含んでいてもよい。分離埋設電極１８には、ゲート電位が付与される。
　半導体装置１Ａは、各活性領域６に形成されたＩＧＢＴ構造Ｔｒ（トランジスタ構造）を含む。ＩＧＢＴ構造Ｔｒは、非活性領域７には形成されていない。第２活性領域６Ｂ側の構成（ＩＧＢＴ構造Ｔｒの構成）は第１活性領域６Ａ側の構成（ＩＧＢＴ構造Ｔｒの構成）とほぼ同じであるため、以下では第１活性領域６Ａ側の構成が説明される。第２活性領域６Ｂ側の構成は、この実施形態では、境界領域８を挟んで第１活性領域６Ａ側の構成と線対称である。第２活性領域６Ｂ側の構造の説明については、第１活性領域６Ａ側の構造の説明が適用され、省略される。
　ドリフト領域１２のｎ型不純物濃度は、この実施形態では、ドリフト領域１２の第１主面３側の表面から第２主面４側の表面に向かって徐々に低くなるように変化している。ドリフト領域１２のｎ型不純物濃度は、たとえば、１．０×１０１３ｃｍ－３以上１．０×１０１５ｃｍ－３以下であることが好ましい。
　半導体装置１Ａは、第１活性領域６Ａにおいて第１主面３の表層部に形成されたｐ型のチャネル領域２０を含む。チャネル領域２０は、「ボディ領域」または「ベース領域」と称されてもよい。チャネル領域２０は、ドリフト領域１２の第１主面３側の表層部に形成されている。チャネル領域２０は、第１主面３に沿って層状に延び、トレンチ分離構造１５の内周壁に接続されている。チャネル領域２０は、トレンチ分離構造１５よりも浅く形成され、トレンチ分離構造１５の底壁よりも第１主面３側に位置する底部を有している。チャネル領域２０の底部は、トレンチ分離構造１５の深さ範囲中間部よりも第１主面３側に位置していることが好ましい。チャネル領域２０の厚さは、１μｍ程度であってもよい。
　半導体装置１Ａは、第１活性領域６Ａにおいて第１主面３に形成された複数の第１トレンチ構造２１を含む。複数の第１トレンチ構造２１には、ゲート電位が付与される。第１トレンチ構造２１は、「トレンチゲート構造」と称されてもよい。複数の第１トレンチ構造２１は、ドリフト領域１２に至るようにチャネル領域２０を貫通している。複数の第１トレンチ構造２１は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の第１トレンチ構造２１は、第２方向Ｙに延びるストライプ状に配列されている。
　各第１トレンチ構造２１は、長手方向（第２方向Ｙ）に関して、境界領域８側の一端部および外周領域９側の他端部を有している。複数の第１トレンチ構造２１の一端部および他端部は、トレンチ分離構造１５に機械的および電気的に接続されている。つまり、複数の第１トレンチ構造２１は、トレンチ分離構造１５と共に１つの梯子状のトレンチ構造を構成している。第１トレンチ構造２１およびトレンチ分離構造１５の接続部は、トレンチ分離構造１５の一部および／または第１トレンチ構造２１の一部とみなされてもよい。
　複数の第１トレンチ構造２１の間隔は、ストリート領域１１の幅未満であることが好ましい。第１トレンチ構造２１の幅は、ストリート領域１１の幅未満であることが好ましい。第１トレンチ構造２１の幅は、第１トレンチ構造２１が延びる方向に直交する方向の幅である。第１トレンチ構造２１の幅は、０．１μｍ以上２．５μｍ以下であってもよい。第１トレンチ構造２１の幅は、０．３μｍ以上１μｍ以下であることが好ましい。
　第１トレンチ構造２１の幅は、０．４μｍ以上０．７μｍ以下であることが特に好ましい。第１トレンチ構造２１の幅は、トレンチ分離構造１５の幅とほぼ等しいことが好ましい。第１トレンチ構造２１は、１μｍ以上２０μｍ以下の深さを有していてもよい。第１トレンチ構造２１の深さは、４μｍ以上１０μｍ以下であることが好ましい。第１トレンチ構造２１の深さは、トレンチ分離構造１５の深さとほぼ等しいことが好ましい。
　以下、１つの第１トレンチ構造２１の構成が説明される。第１トレンチ構造２１は、第１トレンチ２２、第１絶縁膜２３および第１埋設電極２４を含む。第１トレンチ２２は、第１主面３に形成され、第１トレンチ構造２１の壁面を区画している。第１トレンチ２２は、この実施形態では、第２方向Ｙの両端部において分離トレンチ１６に連通している。具体的には、第１トレンチ２２の側壁は分離トレンチ１６の側壁に連通し、第１トレンチ２２の底壁は分離トレンチ１６の底壁に連通している。
　第１絶縁膜２３は、第１トレンチ２２の壁面を膜状に被覆している。第１絶縁膜２３は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。第１絶縁膜２３は、単一の絶縁膜からなる単層構造を有していることが好ましい。
　第１絶縁膜２３は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第１絶縁膜２３は、この実施形態では、分離絶縁膜１７と同一の絶縁膜からなる。第１絶縁膜２３は、分離トレンチ１６および第１トレンチ２２の連通部において分離絶縁膜１７に接続されている。
　第１埋設電極２４は、第１絶縁膜２３を挟んで第１トレンチ２２に埋設されている。第１埋設電極２４は、導電性ポリシリコンを含んでいてもよい。第１埋設電極２４には、ゲート電位が付与される。第１埋設電極２４は、分離トレンチ１６および第１トレンチ２２の連通部において分離埋設電極１８に機械的および電気的に接続されている。
　半導体装置１Ａは、第１活性領域６Ａの第１主面３において隣り合う複数の第１トレンチ構造２１の間の領域にそれぞれ形成された複数の第２トレンチ構造２５を含む。第２トレンチ構造２５は、「エミッタトレンチ構造」と称されてもよい。各第２トレンチ構造２５は、平面視において複数の第１トレンチ構造２１から第１方向Ｘに間隔を空けて形成され、第２方向Ｙに延びる四角環状に形成されている。
　第２トレンチ構造２５の幅は、ストリート領域１１の幅未満であることが好ましい。第２トレンチ構造２５の幅は、第２トレンチ構造２５が延びる方向に直交する方向の幅である。第２トレンチ構造２５の幅は、０．１μｍ以上２．５μｍ以下であってもよい。第２トレンチ構造２５の幅は、０．３μｍ以上１μｍ以下であることが好ましい。
　第２トレンチ構造２５の幅は、０．４μｍ以上０．７μｍ以下であることが特に好ましい。第２トレンチ構造２５の幅は、第１トレンチ構造２１の幅とほぼ等しいことが好ましい。第２トレンチ構造２５は、１μｍ以上２０μｍ以下の深さを有していてもよい。第２トレンチ構造２５の深さは、４μｍ以上１０μｍ以下であることが好ましい。第２トレンチ構造２５の深さは、第１トレンチ構造２１の深さとほぼ等しいことが好ましい。
　以下、１つの第２トレンチ構造２５の構成が説明される。第２トレンチ構造２５は、第２トレンチ２６、第２絶縁膜２７および第２埋設電極２８を含む。第２トレンチ２６は、第１主面３に形成され、第２トレンチ構造２５の壁面を区画している。
　第２絶縁膜２７は、第２トレンチ２６の壁面を膜状に被覆している。第２絶縁膜２７は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。第２絶縁膜２７は、単一の絶縁膜からなる単層構造を有していることが好ましい。第２絶縁膜２７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第２絶縁膜２７は、この実施形態では、第１絶縁膜２３と同一の絶縁膜からなる。
　第２埋設電極２８は、第２絶縁膜２７を挟んで第２トレンチ２６に埋設されている。第２埋設電極２８は、導電性ポリシリコンを含んでいてもよい。第２埋設電極２８には、エミッタ電位が付与される。
　半導体装置１Ａは、第１活性領域６Ａにおいてチャネル領域２０の表層部に形成されたｎ型の複数のエミッタ領域２９を含む。複数のエミッタ領域２９は、ドリフト領域１２よりも高いｎ型不純物濃度をそれぞれ有している。複数のエミッタ領域２９は、複数の第１トレンチ構造２１の両サイドにそれぞれ形成されている。エミッタ領域２９のｎ型不純物濃度は、たとえば、１．０×１０１９ｃｍ－３以上１．０×１０２１ｃｍ－３以下であることが好ましい。
　複数のエミッタ領域２９は、平面視において複数の第１トレンチ構造２１に沿って延びる帯状にそれぞれ形成されている。むろん、複数のエミッタ領域２９は、平面視において複数の第１トレンチ構造２１に沿って間隔を空けて形成されていてもよい。複数のエミッタ領域２９は、この実施形態では、第１トレンチ構造２１および第２トレンチ構造２５に接続されるように、第１トレンチ構造２１および第２トレンチ構造２５の間の領域に形成されている。エミッタ領域２９は、トレンチ分離構造１５および最外の第２トレンチ構造２５の間の領域には形成されていないことが好ましい。
　半導体装置１Ａは、第１活性領域６Ａにおいてエミッタ領域２９を露出させるように第１主面３に形成された複数のコンタクト孔３０を含む。複数のコンタクト孔３０は、複数の第１トレンチ構造２１から間隔を空けて複数の第１トレンチ構造２１の両サイドにそれぞれ形成されている。複数のコンタクト孔３０は、開口から底壁に向けて開口幅が狭まる先細り形状にそれぞれ形成されていてもよい。
　複数のコンタクト孔３０は、チャネル領域２０に至るようにエミッタ領域２９を貫通している。複数のコンタクト孔３０は、チャネル領域２０に至らないようにエミッタ領域２９の底部から第１主面３側に離間していてもよい。複数のコンタクト孔３０は、平面視において複数の第１トレンチ構造２１に沿って延びる帯状にそれぞれ形成されている。長手方向（第２方向Ｙ）に関して、複数のコンタクト孔３０は、複数の第１トレンチ構造２１よりも短いことが好ましい。複数のコンタクト孔３０は、複数の第２トレンチ構造２５よりも短いことが特に好ましい。
　半導体装置１Ａは、第１活性領域６Ａのチャネル領域２０の表層部において複数のエミッタ領域２９とは異なる領域に形成されたｐ型の複数のチャネルコンタクト領域３１を含む。複数のチャネルコンタクト領域３１は、チャネル領域２０よりも高いｐ型不純物濃度を有している。複数のチャネルコンタクト領域３１は、平面視において対応するコンタクト孔３０に沿って延びる帯状にそれぞれ形成されている。複数のチャネルコンタクト領域３１の底部は、対応するコンタクト孔３０の底壁およびチャネル領域２０の底部の間の領域にそれぞれ形成されている。
　チャネル領域２０のｐ型不純物濃度は、たとえば、１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であることが好ましい。チャネルコンタクト領域３１のｐ型不純物濃度は、たとえば、１．０×１０１８ｃｍ－３以上１．０×１０２０ｃｍ－３以下であることが好ましい。
　半導体装置１Ａは、第１活性領域６Ａの第１主面３の表層部において複数の第２トレンチ構造２５によって取り囲まれた領域にそれぞれ形成された複数のｐ型のフローティング領域３２を含む。複数のフローティング領域３２は、電気的に浮遊状態に形成されている。むろん、複数のフローティング領域３２には、エミッタ電位が付与されてもよい。複数のフローティング領域３２は、チャネル領域２０よりも高いｐ型不純物濃度を有していることが好ましい。
　各フローティング領域３２は、第１主面３に沿って層状に延び、各第２トレンチ構造２５の内周壁に接続されている。各フローティング領域３２は、第２トレンチ構造２５の深さ範囲中間部よりも深く形成されていることが好ましい。各フローティング領域３２は、この実施形態では、第２トレンチ構造２５よりも深く形成され、第２トレンチ構造２５の底壁を被覆する部分を有している。
　このように、第１活性領域６Ａは、ＩＧＢＴ構造Ｔｒとして、チャネル領域２０、複数の第１トレンチ構造２１、複数の第２トレンチ構造２５、複数のエミッタ領域２９、複数のコンタクト孔３０、複数のチャネルコンタクト領域３１および複数のフローティング領域３２を含む。また、第２活性領域６Ｂは、第１活性領域６Ａと同様に、ＩＧＢＴ構造Ｔｒとして、チャネル領域２０、複数の第１トレンチ構造２１、複数の第２トレンチ構造２５、複数のエミッタ領域２９、複数のコンタクト孔３０、複数のチャネルコンタクト領域３１および複数のフローティング領域３２を含む。
　半導体装置１Ａは、境界領域８において第１主面３の表層部に形成されたｐ型の境界ウェル領域４０を含む。境界ウェル領域４０は、この実施形態では、チャネル領域２０よりも高いｐ型不純物濃度を有している。むろん、境界ウェル領域４０は、チャネル領域２０よりも低いｐ型不純物濃度を有していてもよい。
　境界ウェル領域４０は、平面視において境界領域８に沿って第１方向Ｘに延びる帯状に形成されている。つまり、境界ウェル領域４０は、第１トレンチ分離構造１５Ａおよび第２トレンチ分離構造１５Ｂによって挟まれた領域において第１主面３に沿って延びる層状に形成され、第１主面３から露出している。境界ウェル領域４０は、第１活性領域６Ａ側の複数の第１トレンチ構造２１および第２活性領域６Ｂ側の複数の第１トレンチ構造２１によって挟まれた領域に形成されている。
　境界ウェル領域４０は、パッド領域１０に形成された第１境界ウェル領域４０Ａ、および、ストリート領域１１に形成された第２境界ウェル領域４０Ｂを含む。第１境界ウェル領域４０Ａは、第２方向Ｙに比較的大きい領域幅を有している。第１境界ウェル領域４０Ａは、平面視において多角形状（この実施形態では四角形状）に形成されている。第１境界ウェル領域４０Ａは、パッド領域１０の全域に形成されていることが好ましい。
　第２境界ウェル領域４０Ｂは、第２方向Ｙに第１境界ウェル領域４０Ａの領域幅よりも小さい領域幅を有し、第１境界ウェル領域４０Ａからストリート領域１１に向けて帯状に引き出されている。第２境界ウェル領域４０Ｂは、この実施形態では、第１主面３の中心を第１方向Ｘに横切る直線上に位置している。第２境界ウェル領域４０Ｂは、第１主面３の中心を第２方向Ｙに横切る直線に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域および他方側（第４側面５Ｄ側）の領域に位置するように帯状に延びている。
　境界ウェル領域４０は、チャネル領域２０よりも深く形成されていることが好ましい。境界ウェル領域４０は、複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）よりも深く形成されていることが特に好ましい。境界ウェル領域４０は、この実施形態では、第２方向Ｙに境界領域８の幅よりも大きい幅を有し、境界領域８から複数の活性領域６内に引き出されている。
　境界ウェル領域４０は、第２方向Ｙに隣り合う複数のトレンチ分離構造１５に接続されている。境界ウェル領域４０は、複数のトレンチ分離構造１５の底壁を被覆する部分を有している。境界ウェル領域４０は、複数のトレンチ分離構造１５を横切って複数の第１トレンチ構造２１の底壁を被覆する部分を有している。
　境界ウェル領域４０は、複数の活性領域６内においてトレンチ分離構造１５の側壁および複数のトレンチ構造の側壁を被覆し、第１主面３の表層部において各チャネル領域２０に接続されている。境界ウェル領域４０の深さは、１μｍ以上２０μｍ以下であってもよい。境界ウェル領域４０の深さは、５μｍ以上１０μｍ以下であることが好ましい。
　半導体装置１Ａは、外周領域９において第１主面３の表層部に形成されたｐ型の外周ウェル領域４１を含む。外周ウェル領域４１は、この実施形態では、チャネル領域２０よりも高いｐ型不純物濃度を有している。むろん、外周ウェル領域４１は、チャネル領域２０よりも低いｐ型不純物濃度を有していてもよい。外周ウェル領域４１のｐ型不純物濃度は、境界ウェル領域４０のｐ型不純物濃度とほぼ等しいことが好ましい。
　外周ウェル領域４１は、第１主面３に沿って延びる層状に形成され、第１主面３から露出している。外周ウェル領域４１は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。外周ウェル領域４１は、平面視において複数の活性領域６に沿って延びる帯状に形成されている。外周ウェル領域４１は、この実施形態では、平面視において複数の活性領域６を一括して取り囲む環状（この実施形態では四角環状）に形成されている。
　外周ウェル領域４１は、チャネル領域２０よりも深く形成されていることが好ましい。外周ウェル領域４１は、複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）よりも深く形成されていることが特に好ましい。外周ウェル領域４１は、境界ウェル領域４０とほぼ等しい深さを有していることが好ましい。
　外周ウェル領域４１は、複数のトレンチ分離構造１５に接続されている。外周ウェル領域４１は、複数のトレンチ分離構造１５の底壁を被覆する部分を有している。外周ウェル領域４１は、外周領域９から複数の活性領域６内に引き出されている。外周ウェル領域４１は、複数のトレンチ分離構造１５を横切って複数の第１トレンチ構造２１の底壁を被覆する部分を有している。
　外周ウェル領域４１は、各活性領域６内においてトレンチ分離構造１５の側壁および複数の第１トレンチ構造２１の側壁を被覆し、第１主面３の表層部において複数のチャネル領域２０に接続されている。外周ウェル領域４１は、境界領域８および外周領域９の接続部において境界ウェル領域４０に接続されている。つまり、外周ウェル領域４１は、境界ウェル領域４０と共に複数の活性領域６を区画している。
　図１０を参照して、半導体装置１Ａは、外周領域９において第１主面３の表層部に形成された複数のｐ型のフィールドリミッティングリング（ＦＬＲ：Field Limiting Ring）４２を含む。以下において、フィールドリミッティングリング４２をＦＬＲ４２ということにする。ＦＬＲ４２は、半導体装置１ＡのＰＮ接合の外側端に電界が集中するのを緩和させるために設けられている。ＦＬＲ４２は、「ガードリング」と称されてもよい。
　ＦＬＲ４２の個数は任意であり、２個以上２０個以下（典型的には３個以上１０個以下）であってもよい。この実施形態では、ＦＬＲ４２は４個設けられている。
　複数のＦＬＲ４２は、チャネル領域２０よりも高いｐ型不純物濃度を有していてもよい。複数のＦＬＲ４２は、外周ウェル領域４１よりも高いｐ型不純物濃度を有していてもよい。複数のＦＬＲ４２は、外周ウェル領域４１よりも低いｐ型不純物濃度を有していてもよい。複数のＦＬＲ４２は、外周ウェル領域４１とほぼ等しいｐ型不純物濃度を有していてもよい。複数のＦＬＲ４２は、電気的に浮遊状態に形成されている。
　複数のＦＬＲ４２は、チップ２の周縁および外周ウェル領域４１から間隔を空けてチップ２の周縁および外周ウェル領域４１の間の領域に形成されている。複数のＦＬＲ４２は、平面視において外周ウェル領域４１に沿って延びる帯状に形成されている。複数のＦＬＲ４２は、この実施形態では、平面視において外周ウェル領域４１を取り囲む環状（四角環状）に形成されている。各コーナ部２０１～２０４においては、各ＦＬＲ４２は、曲線状に形成されている。
　複数のＦＬＲ４２は、チャネル領域２０よりも深く形成されていることが好ましい。複数のＦＬＲ４２は、外周ウェル領域４１とほぼ等しい深さで形成されていてもよい。複数のＦＬＲ４２は、外周ウェル領域４１よりも浅く形成されていてもよい。複数のＦＬＲ２は、一定の深さで形成されていてもよい。複数のＦＬＲ４２のより詳細な構造については、後述する。
　半導体装置１Ａは、外周領域９において複数のＦＬＲ４２からチップ２の周縁側に間隔を空けて第１主面３の表層部に形成されたチャネルストップ領域４３を含む。チャネルストップ領域４３は、ドリフト領域１２よりも高いｎ型不純物濃度を有している。このようなチャネルストップ領域４３は、たとえば、エミッタ領域２９を形成する工程において、エミッタ領域２９と同時に形成することができる。
　チャネルストップ領域４３は、平面視においてチップ２の周縁に沿って延びる帯状に形成されている。チャネルストップ領域４３は、この実施形態では、平面視において複数のＦＬＲ４２を取り囲む環状（四角環状）に形成されている。各コーナ部２０１～２０４においては、チャネルストップ領域４３は、曲線状に形成されている。チャネルストップ領域４３は、第１～第４側面５Ａ～５Ｄから露出していてもよい。チャネルストップ領域４３は、電気的に浮遊状態に形成されている。
　半導体装置１Ａは、第１主面３を選択的に被覆する主面絶縁膜４５を含む。主面絶縁膜４５は、活性領域６、境界領域８および外周領域９において第１主面３を選択的に被覆している。主面絶縁膜４５は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。
　主面絶縁膜４５は、単一の絶縁膜からなる単層構造を有していることが好ましい。主面絶縁膜４５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。主面絶縁膜４５は、この実施形態では、第１絶縁膜２３（分離絶縁膜１７）と同一の絶縁膜からなる。主面絶縁膜４５は、トレンチ分離構造１５、第１トレンチ構造２１および第２トレンチ構造２５を露出させるように第１主面３を被覆している。
　具体的には、主面絶縁膜４５は、分離絶縁膜１７、第１絶縁膜２３および第２絶縁膜２７に接続され、分離埋設電極１８、第１埋設電極２４および第２埋設電極２８を露出させている。主面絶縁膜４５は、境界領域８および外周領域９において境界ウェル領域４０、外周ウェル領域４１、ＦＬＲ４２およびチャネルストップ領域４３を選択的に被覆している。
　図３および図５を参照して、半導体装置１Ａは、活性領域６において複数の第２トレンチ構造２５を被覆するように第１主面３の上に配置された複数のエミッタ電極膜４７を含む。具体的には、複数のエミッタ電極膜４７は、主面絶縁膜４５の上に配置されている。複数のエミッタ電極膜４７は、導電性ポリシリコンを含んでいてもよい。
　複数のエミッタ電極膜４７は、複数の第２トレンチ構造２５の第２方向Ｙの両端部をそれぞれ被覆している。複数のエミッタ電極膜４７は、この実施形態では、対応する第２トレンチ構造２５およびトレンチ分離構造１５の間の領域を第２方向Ｙに延びる帯状に形成されている。複数のエミッタ電極膜４７は、トレンチ分離構造１５から第２トレンチ構造２５側に間隔を空けて形成されている。複数のエミッタ電極膜４７は、主面絶縁膜４５を挟んでチャネル領域２０に対向している。
　複数のエミッタ電極膜４７は、複数の第２トレンチ構造２５の第２埋設電極２８と一体的にそれぞれ形成されている。つまり、複数のエミッタ電極膜４７は、第２埋設電極２８の一部が第１主面３（主面絶縁膜４５）の上に膜状に引き出された部分からそれぞれなる。むろん、複数のエミッタ電極膜４７は、第２埋設電極２８とは別体的に形成されていてもよい。
　図１１は、パッド領域１０を示す拡大平面図である。図１２は、図１１に示すゲート抵抗構造５０を示す拡大平面図である。図１３は、図１２に示すゲート抵抗構造５０の内方部を示す拡大平面図である。図１４は、図１２に示すゲート抵抗構造５０の一端部を示す拡大平面図である。図１５は、図１２に示すゲート抵抗構造５０の他端部を示す拡大平面図である。
　図１６は、図１３に示すXVI-XVI線に沿う断面図である。図１７は、図１３に示すXVII-XVII線に沿う断面図である。図１８は、図１３に示すXVIII-XVIII線に沿う断面図である。図１９は、図１３に示すXIX-XIX線に沿う断面図である。図２０は、図１４に示すXX-XX線に沿う断面図である。
　図２１は、図１５に示すXXI-XXI線に沿う断面図である。図２２は、図１２に示すXXII-XXII線に沿う断面図である。図２３は、抵抗膜６０、ゲート電極膜６４およびゲート配線膜６５のレイアウトを示す平面図である。図２４は、ゲート抵抗構造５０、ゲート端子電極９０およびゲート配線電極９３を示す電気回路図である。
　図１１～図２４を参照して、半導体装置１Ａは、パッド領域１０に形成されたゲート抵抗構造５０を含む。ゲート抵抗構造５０は、ＩＧＢＴのゲート（ＩＧＢＴ構造Ｔｒの第１トレンチ構造２１）に対するゲート抵抗ＲＧを構成する。ゲート抵抗構造５０は、パッド領域１０において第１主面３に形成された複数のトレンチ抵抗構造５１を含む。複数のトレンチ抵抗構造５１にはゲート電位が付与されるが、複数のトレンチ抵抗構造５１はチャネルの制御に寄与しない。
　複数のゲート抵抗構造５０は、この実施形態では、第１トレンチ群５２および第２トレンチ群５３を構成している。第１トレンチ群５２は、複数のトレンチ抵抗構造５１の一部を構成する複数の第１トレンチ抵抗構造５１Ａを含み、第２方向Ｙの一方側（第１側面５Ａ側）に設けられている。第１トレンチ抵抗構造５１Ａの個数は任意であり、達成すべき抵抗値に基づいて調節される。
　たとえば、第１トレンチ群５２は、２個以上１００個以下の第１トレンチ抵抗構造５１Ａを含んでいてもよい。第１トレンチ抵抗構造５１Ａの個数は、５０個以下であることが好ましい。第１トレンチ抵抗構造５１Ａの個数は、２５個以下であってもよい。第１トレンチ抵抗構造５１Ａの個数は、５個以上であることが好ましい。むろん、ゲート抵抗構造５０は、第１トレンチ群５２に代えて単一の第１トレンチ抵抗構造５１Ａを含んでいてもよい。
　第１トレンチ群５２は、この実施形態では、第１主面３の中心を第１方向Ｘに横切る直線に対して第２方向Ｙの一方側（第１側面５Ａ）側の領域に設けられている。第１トレンチ群５２は、パッド領域１０において外周領域９よりも活性領域６側（ストリート領域１１側）に偏在するように配置されていることが好ましい。第１トレンチ群５２は、この実施形態では、パッド領域１０の中央部から活性領域６側（ストリート領域１１側）に間隔を空けて配置されている。これらの構成は、複数の第１トレンチ抵抗構造５１Ａに対する電界集中を抑制する上で有効である。
　複数の第１トレンチ抵抗構造５１Ａは、複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）から間隔を空けて第１主面３に形成されている。複数の第１トレンチ抵抗構造５１Ａは、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の第１トレンチ抵抗構造５１Ａは、第２方向Ｙに延びるストライプ状に配列されている。複数の第１トレンチ抵抗構造５１Ａは、第２方向Ｙの一方側（第１側面５Ａ側）の一端部、および、第２方向Ｙの他方側（第２側面５Ｂ側）の他端部を有している。
　複数の第１トレンチ抵抗構造５１Ａは、境界ウェル領域４０（第１境界ウェル領域４０Ａ）内に位置するように境界ウェル領域４０（第１境界ウェル領域４０Ａ）の底部から第１主面３側に間隔を空けて形成され、境界ウェル領域４０の一部を挟んでドリフト領域１２に対向している。つまり、複数の第１トレンチ抵抗構造５１Ａは、境界ウェル領域４０（第１境界ウェル領域４０Ａ）を貫通していない。
　複数の第１トレンチ抵抗構造５１Ａの間隔は、ストリート領域１１の幅未満であることが好ましい。複数の第１トレンチ抵抗構造５１Ａの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔とほぼ等しいことが好ましい。複数の第１トレンチ抵抗構造５１Ａの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔よりも小さくてもよい。複数の第１トレンチ抵抗構造５１Ａの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔よりも大きくてもよい。
　第１トレンチ抵抗構造５１Ａの幅は、ストリート領域１１の幅未満であることが好ましい。第１トレンチ抵抗構造５１Ａの幅は、第１トレンチ抵抗構造５１Ａが延びる方向に直交する方向の幅である。第１トレンチ抵抗構造５１Ａの幅は、０．１μｍ以上２．５μｍ以下であってもよい。第１トレンチ抵抗構造５１Ａの幅は、０．３μｍ以上１μｍ以下であることが好ましい。
　第１トレンチ抵抗構造５１Ａの幅は、０．４μｍ以上０．７μｍ以下であることが特に好ましい。第１トレンチ抵抗構造５１Ａの幅は、第１トレンチ構造２１の幅とほぼ等しいことが好ましい。第１トレンチ抵抗構造５１Ａは、１μｍ以上２０μｍ以下の深さを有していてもよい。第１トレンチ抵抗構造５１Ａの深さは、４μｍ以上１０μｍ以下であることが好ましい。第１トレンチ抵抗構造５１Ａの深さは、第１トレンチ構造２１の深さとほぼ等しいことが好ましい。
　第２トレンチ群５３は、複数のトレンチ抵抗構造５１の一部を構成する複数の第２トレンチ抵抗構造５１Ｂを含み、第１トレンチ群５２から第２方向Ｙの他方側（第２側面５Ｂ側）に間隔を空けて設けられている。第２トレンチ抵抗構造５１Ｂの個数は任意であり、達成すべき抵抗値に基づいて調節される。たとえば、第１トレンチ群５２側の抵抗値とほぼ等しい抵抗値が実現される場合、第２トレンチ群５３は第１トレンチ抵抗構造５１Ａの個数と同数の第２トレンチ抵抗構造５１Ｂを含んでいてもよい。
　たとえば、第１トレンチ群５２側の抵抗値とは異なる抵抗値が実現される場合、第２トレンチ群５３は第１トレンチ抵抗構造５１Ａの個数とは異なる個数の第２トレンチ抵抗構造５１Ｂを含んでいてもよい。たとえば、第２トレンチ群５３側の抵抗値が第１トレンチ群５２側の抵抗値よりも大きい場合、第２トレンチ抵抗構造５１Ｂの個数は第１トレンチ抵抗構造５１Ａの個数よりも少なくてもよい。たとえば、第２トレンチ群５３側の抵抗値が第１トレンチ群５２側の抵抗値未満の場合、第２トレンチ抵抗構造５１Ｂの個数は第１トレンチ抵抗構造５１Ａの個数よりも多くてもよい。
　たとえば、第２トレンチ群５３は、２個以上１００個以下の第２トレンチ抵抗構造５１Ｂを含んでいてもよい。第２トレンチ抵抗構造５１Ｂの個数は、５０個以下であることが好ましい。第２トレンチ抵抗構造５１Ｂの個数は、２５個以下であってもよい。第２トレンチ抵抗構造５１Ｂの個数は、５個以上であることが好ましい。むろん、半導体装置１Ａは、第２トレンチ群５３に代えて単一の第２トレンチ抵抗構造５１Ｂを含んでいてもよい。
　第２トレンチ群５３は、この実施形態では、第１主面３の中心を第１方向Ｘに横切る直線に対して第２方向Ｙの他方側（第２側面５Ｂ）側の領域に設けられている。第２トレンチ群５３は、第２方向Ｙに第１トレンチ群５２に対向している。第２トレンチ群５３は、パッド領域１０において外周領域９よりも活性領域６側（ストリート領域１１側）に偏在するように配置されていることが好ましい。第２トレンチ群５３は、この実施形態では、パッド領域１０の中央部から活性領域６側（ストリート領域１１側）に間隔を空けて配置されている。これらの構成は、複数の第２トレンチ抵抗構造５２Ｂに対する電界集中を抑制する上で有効である。
　複数の第２トレンチ抵抗構造５１Ｂは、複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）から間隔を空けて第１主面３に形成されている。複数の第２トレンチ抵抗構造５１Ｂは、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。
　つまり、複数の第２トレンチ抵抗構造５１Ｂは、第２方向Ｙに延びるストライプ状に配列されている。複数の第２トレンチ抵抗構造５１Ｂは、第２方向Ｙに複数の第１トレンチ抵抗構造５１Ａと１対１の対応関係でそれぞれ対向している。つまり、複数の第２トレンチ抵抗構造５１Ｂは、複数の第１トレンチ抵抗構造５１Ａと同一直線状にそれぞれ配置されている。複数の第２トレンチ抵抗構造５１Ｂは、第２方向Ｙの一方側（第１側面５Ａ側）の一端部、および、第２方向Ｙの他方側（第２側面５Ｂ側）の他端部を有している。
　複数の第２トレンチ抵抗構造５１Ｂは、境界ウェル領域４０（第１境界ウェル領域４０Ａ）内に位置するように境界ウェル領域４０（第１境界ウェル領域４０Ａ）の底部から第１主面３側に間隔を空けて形成され、境界ウェル領域４０の一部を挟んでドリフト領域１２に対向している。つまり、複数の第２トレンチ抵抗構造５１Ｂは、境界ウェル領域４０（第１境界ウェル領域４０Ａ）を貫通していない。
　複数の第２トレンチ抵抗構造５１Ｂの間隔は、ストリート領域１１の幅未満であることが好ましい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、隣り合う第１トレンチ構造２１および第２トレンチ構造２５の間隔とほぼ等しいことが好ましい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔よりも小さくてもよい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、第１トレンチ構造２１および第２トレンチ構造２５の間隔よりも大きくてもよい。
　複数の第２トレンチ抵抗構造５１Ｂの間隔は、複数の第１トレンチ抵抗構造５１Ａの間隔よりも小さくてもよい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、複数の第１トレンチ抵抗構造５１Ａの間隔よりも大きくてもよい。複数の第２トレンチ抵抗構造５１Ｂの間隔は、複数の第１トレンチ抵抗構造５１Ａの間隔とほぼ等しいことが好ましい。
　第２トレンチ抵抗構造５１Ｂの幅は、ストリート領域１１の幅未満であることが好ましい。第２トレンチ抵抗構造５１Ｂの幅は、第２トレンチ抵抗構造５１Ｂが延びる方向に直交する方向の幅である。第２トレンチ抵抗構造５１Ｂの幅は、０．１μｍ以上２．５μｍ以下であってもよい。第２トレンチ抵抗構造５１Ｂの幅は、０．３μｍ以上１μｍ以下であることが好ましい。第２トレンチ抵抗構造５１Ｂの幅は、０．４μｍ以上０．７μｍ以下であることが特に好ましい。第２トレンチ抵抗構造５１Ｂの幅は、第１トレンチ抵抗構造５１Ａの幅とほぼ等しいことが好ましい。
　第２トレンチ抵抗構造５１Ｂは、この実施形態では、第２方向Ｙに関して第１トレンチ抵抗構造５１Ａの長さとほぼ等しい長さを有している。むろん、第２トレンチ抵抗構造５１Ｂは、第２方向Ｙに関して第１トレンチ抵抗構造５１Ａよりも長くてもよい。また、第２トレンチ抵抗構造５１Ｂは、第２方向Ｙに関して第１トレンチ抵抗構造５１Ａよりも短くてもよい。第１トレンチ抵抗構造５１Ａの長さおよび第２トレンチ抵抗構造５１Ｂの長さは、達成すべき抵抗値に応じて調節される。
　第２トレンチ抵抗構造５１Ｂは、１μｍ以上２０μｍ以下の深さを有していてもよい。第２トレンチ抵抗構造５１Ｂの深さは、４μｍ以上１０μｍ以下であることが好ましい。第２トレンチ抵抗構造５１Ｂの深さは、第１トレンチ抵抗構造５１Ａ（第１トレンチ構造２１）の深さとほぼ等しいことが好ましい。
　以下、１つのトレンチ抵抗構造５１（第１トレンチ抵抗構造５１Ａおよび第２トレンチ抵抗構造５１Ｂ）の構成が説明される。トレンチ抵抗構造５１は、抵抗トレンチ５４、抵抗絶縁膜５５および抵抗埋設電極５６を含む。抵抗トレンチ５４は、第１主面３に形成され、トレンチ抵抗構造５１の壁面を区画している。
　抵抗絶縁膜５５は、抵抗トレンチ５４の壁面を膜状に被覆している。抵抗絶縁膜５５は、第１主面３において主面絶縁膜４５に接続されている。抵抗絶縁膜５５は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。抵抗絶縁膜５５は、単一の絶縁膜からなる単層構造を有していることが好ましい。抵抗絶縁膜５５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　抵抗埋設電極５６は、抵抗絶縁膜５５を挟んで抵抗トレンチ５４に埋設されている。抵抗埋設電極５６は、導電性ポリシリコンを含んでいてもよい。抵抗埋設電極５６には、ゲート電位が付与される。
　ゲート抵抗構造５０は、この実施形態では、パッド領域１０において第１トレンチ群５２および第２トレンチ群５３の間の領域に区画されたスペース領域５７を含む。スペース領域５７は、複数の第１トレンチ抵抗構造５１Ａの他端部および複数の第２トレンチ抵抗構造５１Ｂ一端部の間の領域において第１主面３の平坦部によって形成されている。
　スペース領域５７は、この実施形態では、平面視において四角形状に区画されている。スペース領域５７は、第１主面３から境界ウェル領域４０を露出させている。スペース領域５７は、この実施形態では、平面視において第１主面３の中心を第１方向Ｘに横切る直線上に形成され、第１方向Ｘにストリート領域１１に対向している。
　スペース領域５７は、第２方向Ｙに沿うスペース幅を有している。スペース幅は、第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の第１方向Ｘの幅よりも大きい。スペース幅は、第１方向Ｘに隣り合う２つの第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の間隔よりも大きい。スペース幅は、第１トレンチ群５２（第２トレンチ群５３）の第１方向Ｘの幅よりも大きいことが好ましい。スペース幅は、第１トレンチ群５２（第２トレンチ群５３）の第１方向Ｘの幅よりも小さくてもよい。
　スペース幅は、第１トレンチ群５２（第２トレンチ群５３）の第２方向Ｙの長さよりも小さいことが好ましい。スペース幅は、ストリート領域１１の第２方向Ｙの幅とほぼ等しくてもよい。スペース幅は、ストリート領域１１の第２方向Ｙの幅よりも大きくてもよい。スペース幅は、ストリート領域１１の第２方向Ｙの幅よりも小さくてもよい。
　ゲート抵抗構造５０は、パッド領域１０において複数のトレンチ抵抗構造５１を被覆するように第１主面３の上に配置された抵抗膜６０を含む。具体的には、抵抗膜６０は、主面絶縁膜４５の上に配置されている。抵抗膜６０は、導電性ポリシリコン膜および合金膜のうちの少なくとも１つを含む。
　合金膜は、金属元素および非金属元素によって構成された合金結晶を含んでいてもよい。合金膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。抵抗膜６０は、この実施形態では、導電性ポリシリコンを含む。
　抵抗膜６０の厚さは、達成すべき抵抗値に応じて適宜調整される。抵抗膜６０の厚さは、第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の深さ以下であることが好ましい。抵抗膜６０の厚さは、第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の深さ未満であることが特に好ましい。
　抵抗膜６０の厚さは、第１トレンチ抵抗構造５１Ａ（第２トレンチ抵抗構造５１Ｂ）の幅の０．５倍以上であることが好ましい。抵抗膜６０の厚さは、０．０５μｍ以上２．５μｍ以下であってもよい。抵抗膜６０の厚さは、０．５μｍ以上１．５μｍ以下であることが好ましい。抵抗膜６０が合金膜からなる場合、抵抗膜６０の厚さは、０．１ｎｍ以上１００ｎｍ以下であってもよい。
　抵抗膜６０は、第２方向Ｙに延びる帯状に形成され、第２方向Ｙの一方側（第１側面５Ａ側）の第１端部６０Ａおよび第２方向Ｙの他方側（第２側面５Ｂ側）の第２端部６０Ｂを有している。抵抗膜６０は、第１方向Ｘに関して第１トレンチ群５２（第２トレンチ群５３）の第１方向Ｘの幅よりも大きい幅を有している。抵抗膜６０の幅は、スペース幅未満であってもよい。むろん、抵抗膜６０の幅は、スペース幅以上であってもよい。抵抗膜６０は、第１方向Ｘに関して一様な幅を有していることが好ましい。
　抵抗膜６０は、第１主面３の中心を第１方向Ｘに横切る直線に対して第２方向Ｙの一方側（第１側面５Ａ側）に位置する部分および他方側（第２側面５Ｂ側）に位置する部分を有している。抵抗膜６０は、第１方向Ｘに第１活性領域６Ａ、第２活性領域６Ｂおよびストリート領域１１に対向している。つまり、抵抗膜６０は、第１方向Ｘに複数のトレンチ分離構造１５、複数の第１トレンチ構造２１および複数の第２トレンチ構造２５に対向している。
　抵抗膜６０は、スペース領域５７を被覆する第１被覆部６１、第１トレンチ群５２を被覆する第２被覆部６２、および、第２トレンチ群５３を被覆する第３被覆部６３を有している。第１被覆部６１は、第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）および第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）外の領域において第１主面３を被覆する部分である。第１被覆部６１は、第１端部６０Ａおよび第２端部６０Ｂの間の中間部に位置し、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０に対向している。
　第２被覆部６２は、抵抗膜６０の第１端部６０Ａを形成し、全ての第１トレンチ抵抗構造５１Ａを被覆している。第２被覆部６２は、複数の第１トレンチ抵抗構造５１Ａの一端部よりも外側（パッド領域１０の周縁側）において第１端部６０Ａを形成している。つまり、第１端部６０Ａは、平面視において第１トレンチ群５２を挟んで第１被覆部６１に対向している。第２被覆部６２は、複数の第１トレンチ抵抗構造５１Ａの抵抗埋設電極５６に接続され、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０に対向している。
　第３被覆部６３は、抵抗膜６０の第２端部６０Ｂを形成し、全ての第２トレンチ抵抗構造５１Ｂを被覆している。第３被覆部６３は、複数の第２トレンチ抵抗構造５１Ｂの他端部よりも外側（パッド領域１０の周縁側）において第２端部６０Ｂを形成している。つまり、第２端部６０Ｂは、平面視において第２トレンチ群５３を挟んで第１被覆部６１に対向している。第３被覆部６３は、複数の第２トレンチ抵抗構造５１Ｂの抵抗埋設電極５６に接続され、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０に対向している。
　抵抗膜６０は、第２被覆部６２において複数の第１トレンチ抵抗構造５１Ａの抵抗埋設電極５６と一体的に形成され、第３被覆部６３において複数の第２トレンチ抵抗構造５１Ｂの抵抗埋設電極５６と一体的に形成されている。つまり、抵抗膜６０は、抵抗埋設電極５６の一部が第１主面３（主面絶縁膜４５）の上に膜状に引き出された部分からなる。むろん、抵抗膜６０は、抵抗埋設電極５６とは別体的に形成されていてもよい。
　半導体装置１Ａは、抵抗膜６０に隣り合うように第１主面３の上に配置されたゲート電極膜６４を含む。具体的には、ゲート電極膜６４は、主面絶縁膜４５の上に配置されている。ゲート電極膜６４は、導電性ポリシリコン膜および合金膜のうちの少なくとも１つを含む。合金膜は、金属元素および非金属元素によって構成された合金結晶を含んでいてもよい。
　合金膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。ゲート電極膜６４は、抵抗膜６０と同一の抵抗材料によって形成されていることが好ましい。ゲート電極膜６４は、この実施形態では、導電性ポリシリコンを含む。ゲート電極膜６４は、抵抗膜６０の厚さとほぼ等しい厚さを有していることが好ましい。
　ゲート電極膜６４は、抵抗膜６０からパッド領域１０の内方部側（第３側面５Ｃ側）に間隔を空けて主面絶縁膜４５の上に配置され、抵抗膜６０から物理的に分離されている。ゲート電極膜６４は、平面視において複数のトレンチ分離構造１５からパッド領域１０の内方部側に間隔を空けて形成されている。
　ゲート電極膜６４は、主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。ゲート電極膜６４は、平面視において多角形状（この実施形態では四角形状）に形成されている。ゲート電極膜６４は、この実施形態では、抵抗膜６０に沿って第２方向Ｙに延びる長方形状に形成されている。
　図１１、図１２および図２４を参照して、半導体装置１Ａは、抵抗膜６０を挟んでゲート電極膜６４に対向するように抵抗膜６０に隣り合って第１主面３の上に配置されたゲート配線膜６５を含む。具体的には、ゲート配線膜６５は、主面絶縁膜４５の上に配置されている。ゲート配線膜６５は、導電性ポリシリコン膜および合金膜のうちの少なくとも１つを含む。合金膜は、金属元素および非金属元素によって構成された合金結晶を含んでいてもよい。
　合金膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。ゲート配線膜６５は、抵抗膜６０と同一の抵抗材料によって形成されていることが好ましい。ゲート配線膜６５は、この実施形態では、導電性ポリシリコンを含む。ゲート配線膜６５は、抵抗膜６０の厚さとほぼ等しい厚さを有していることが好ましい。
　ゲート配線膜６５は、ゲート電極膜６４から間隔を空けて主面絶縁膜４５の上に配置され、ゲート電極膜６４から物理的に分離されている。ゲート配線膜６５は、抵抗膜６０の第１端部６０Ａに接続された第１接続部、および、抵抗膜６０の第２端部６０Ｂに接続された第２接続部を有している。
　つまり、ゲート配線膜６５は、抵抗膜６０を介して複数のトレンチ抵抗構造５１に電気的に接続されている。具体的には、ゲート配線膜６５は、抵抗膜６０の第１被覆部６１および第２被覆部６２の間で複数の第１トレンチ抵抗構造５１Ａに電気的に接続され、抵抗膜６０の第１被覆部６１および第３被覆部６３の間で複数の第２トレンチ抵抗構造５１Ｂに電気的に接続されている。
　ゲート配線膜６５は、この実施形態では、第１下配線部６６、第２下配線部６７および第３下配線部６８を含む。第１下配線部６６は、パッド領域１０に引き回されている。具体的には、第１下配線部６６は、パッド領域１０において抵抗膜６０およびゲート電極膜６４を複数方向（この実施形態では３方向）から取り囲んでいる。
　第１下配線部６６は、第１下ライン部６９および複数の第２下ライン部７０Ａ、７０Ｂを含む。第１下ライン部６９は、パッド領域１０において抵抗膜６０に対してストリート領域１１側に配置されている。第１下ライン部６９は、平面視において抵抗膜６０を挟んでゲート電極膜６４に対向するように抵抗膜６０に隣り合って第１主面３の上に配置されている。第１下ライン部６９は、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　第１下ライン部６９は、抵抗膜６０に沿って第２方向Ｙに延びる帯状に形成されている。第１下ライン部６９は、第２方向Ｙに関して抵抗膜６０の長さおよびゲート電極膜６４の長さよりも大きい長さを有している。第１下ライン部６９は、第２方向Ｙの一方側（第１側面５Ａ側）の一端部および第２方向Ｙの他方側（第２側面５Ｂ側）の他端部を有している。
　複数の第２下ライン部７０Ａ、７０Ｂは、一方側の第２下ライン部７０Ａおよび他方側の第２下ライン部７０Ｂを含む。第２下ライン部７０Ａは、パッド領域１０において抵抗膜６０およびゲート電極膜６４に対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に配置されている。第２下ライン部７０Ｂは、パッド領域１０において抵抗膜６０およびゲート電極膜６４に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に配置されている。
　第２下ライン部７０Ａは、第１方向Ｘに延びる帯状に形成され、第１下ライン部６９の一端部に接続された一端部、および、チップ２の周縁側（第３側面５Ｃ側）に位置する他端部を有している。第２下ライン部７０Ａは、さらに、抵抗膜６０の第１端部６０Ａに接続され、ゲート電極膜６４から間隔を空けて形成されている。つまり、第２下ライン部７０Ａは、第１端部６０Ａに対する第１接続部を構成している。第２下ライン部７０Ａは、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　第２下ライン部７０Ｂは、第１方向Ｘに延びる帯状に形成され、第１下ライン部６９の他端部に接続された一端部、および、チップ２の周縁側（第３側面５Ｃ側）に位置する他端部を有している。他方側の第２下ライン部７０Ｂは、さらに、抵抗膜６０の第２端部６０Ｂに接続され、ゲート電極膜６４から間隔を空けて形成されている。
　つまり、第２下ライン部７０Ｂは、第１端部６０Ａに対する第２接続部を構成している。他方側の第２下ライン部７０Ｂは、ゲート電極膜６４を挟んで一方側の第２下ライン部７０Ａに対向している。他方側の第２下ライン部７０Ｂは、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　第２下配線部６７は、ストリート領域１１に引き回されている。具体的には、第２下配線部６７は、第１下配線部６６からストリート領域１１に引き出されている。さらに具体的には、第２下配線部６７は、第１下ライン部６９の内方部（この実施形態では中央部）からストリート領域１１に引き出され、第１方向Ｘに延びる帯状に形成されている。
　第２下配線部６７は、この実施形態では、チップ２の中心を横切っている。第２下配線部６７は、第１主面３の中心を第２方向Ｙに横切る直線に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域および他方側（第４側面５Ｄ側）の領域に位置するように帯状に延びている。第２下配線部６７は、第１方向Ｘの一方側で第１下ライン部６９（第１下配線部６６）に接続された一端部、および、第１方向Ｘの他方側の他端部を有している。
　第２下配線部６７は、厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第２境界ウェル領域４０Ｂ）に対向している。第２下配線部６７は、第２方向Ｙに関してストリート領域１１の幅よりも大きい幅を有し、ストリート領域１１から複数の活性領域６に引き出されている。第２下配線部６７は、複数の活性領域６において複数のトレンチ分離構造１５を被覆している。
　また、第２下配線部６７は、複数の活性領域６において複数の第１トレンチ構造２１の端部を被覆している。これにより、第２下配線部６７は、複数の分離埋設電極１８および複数の第１埋設電極２４に電気的に接続され、複数の分離埋設電極１８および複数の第１埋設電極２４にゲート電位を伝達する。
　第２下配線部６７は、この実施形態では、複数の分離埋設電極１８および複数の第１埋設電極２４と一体的に形成されている。つまり、第２下配線部６７は、複数の分離埋設電極１８の一部および複数の第１埋設電極２４の一部が第１主面３（主面絶縁膜４５）の上に膜状に引き出された部分からなる。むろん、第２下配線部６７は、複数の分離埋設電極１８および複数の第１埋設電極２４とは別体的に形成されていてもよい。
　第３下配線部６８は、外周領域９に引き回されている。具体的には、第３下配線部６８は、第１下配線部６６から外周領域９に引き出されている。さらに具体的には、第３下配線部６８は、複数の第２下ライン部７０Ａ、７０Ｂの他端部から外周領域９の一方側（第１側面５Ａ側）および他方側（第２側面５Ｂ側）に引き出され、外周領域９に沿って延びる帯状に形成されている。
　第３下配線部６８は、第２下配線部６７と共に複数の活性領域６を挟み込んでいる。具体的には、第３下配線部６８は、平面視において複数の活性領域６を取り囲むようにチップ２の周縁（第１側面５Ａ～５Ｄ）に沿って延び、第２下配線部６７の他端部に接続されている。これにより、第３下配線部６８は、第２下配線部６７と共に複数の活性領域６を取り囲んでいる。
　第３下配線部６８は、主面絶縁膜４５を挟んで外周ウェル領域４１の内方部に対向している。具体的には、第３下配線部６８は、平面視において外周ウェル領域４１の内縁および外縁から内方に間隔を空けて外周ウェル領域４１の内方部に対向している。
　図３を参照して、第３下配線部６８は、第１側面５Ａに沿って延びる部分において、外周領域９から複数の活性領域６に引き出された複数の引き出し部６８ａを有している。複数の引き出し部６８ａは、第１活性領域６Ａ側において第１トレンチ分離構造１５Ａを被覆し、第２活性領域６Ｂ側において第２トレンチ分離構造１５Ｂを被覆している。
　つまり、複数の引き出し部６８ａは、複数の第１トレンチ構造２１の端部を被覆している。これにより、第３下配線部６８は、第１活性領域６Ａにおいて、複数の分離埋設電極１８および複数の第１埋設電極２４に電気的に接続され、複数の分離埋設電極１８および複数の第１埋設電極２４にゲート電位を伝達する。
　むろん、第１活性領域６Ａ側において、第１トレンチ分離構造１５Ａに沿って帯状に延びる単一の引き出し部６８ａが形成されていてもよい。また、第２活性領域６Ｂ側において、第２トレンチ分離構造１５Ｂに沿って帯状に延びる単一の引き出し部６８ａが形成されていてもよい。
　第３下配線部６８は、この実施形態では、複数の分離埋設電極１８および複数の第１埋設電極２４と一体的に形成されている。つまり、第３下配線部６８は、複数の分離埋設電極１８の一部および複数の第１埋設電極２４の一部が第１主面３（主面絶縁膜４５）の上に膜状に引き出された部分からなる。むろん、第３下配線部６８は、複数の分離埋設電極１８および複数の第１埋設電極２４とは別体的に形成されていてもよい。
　図１１～図１５を参照して、半導体装置１Ａは、抵抗膜６０およびゲート電極膜６４の間の領域に区画された第１スリット７１を含む。第１スリット７１は、平面視において第２方向Ｙに延びる帯状に形成され、抵抗膜６０の第１～第３被覆部６１～６３を区画している。
　第１スリット７１は、主面絶縁膜４５を露出させている。第１スリット７１は、平面視において複数のトレンチ抵抗構造５１よりも外方に形成され、厚さ方向に境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。つまり、第１スリット７１は、厚さ方向にトレンチ抵抗構造５１に対向していない。
　第１スリット７１は、第２方向Ｙに第１長さを有している。第１スリット７１は、第１方向Ｘに関してゲート電極膜６４よりも幅狭に形成されている。第１スリット７１は、第１方向Ｘに関して抵抗膜６０よりも幅狭に形成されていることが好ましい。第１スリット７１は、第１方向Ｘに関して第１トレンチ群５２よりも幅狭に形成されていることが好ましい。第１スリット７１は、第１方向Ｘに関してトレンチ抵抗構造５１よりも幅広に形成されていることが好ましい。
　第１スリット７１の幅は、０．１μｍ以上１０μｍ以下であってもよい。第１スリット７１の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。第１スリット７１の幅は、３μｍ以上７μｍ以下であることが好ましい。
　図１１～図１５を参照して、半導体装置１Ａは、抵抗膜６０およびゲート配線膜６５の間の領域に区画された第２スリット７２を含む。具体的には、第２スリット７２は、抵抗膜６０および第１下ライン部６９の間の領域に区画されている。第２スリット７２は、抵抗膜６０を挟んで第１スリット７１に対向している。
　第２スリット７２は、平面視において第２方向Ｙに延びる帯状に形成され、抵抗膜６０の第１～第３被覆部６１～６３を区画している。つまり、第２スリット７２は、第１スリット７１に対して平行に延び、第１スリット７１と共に抵抗膜６０を区画している。第２スリット７２は、主面絶縁膜４５を露出させている。
　第２スリット７２は、平面視において複数のトレンチ抵抗構造５１よりも外方に形成され、厚さ方向に境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。つまり、第２スリット７２は、厚さ方向にトレンチ抵抗構造５１に対向していない。第２スリット７２は、平面視において複数の第１トレンチ抵抗構造５１Ａおよび複数の第２トレンチ抵抗構造５１Ｂを挟んで第１スリット７１に対向している。
　第２スリット７２は、第２方向Ｙに第２長さを有している。第２長さは、第１スリット７１の第１長さと異なっていてもよい。第２長さは、抵抗膜６０およびゲート配線膜６５を適切に接続させる観点から第１長さ以下であることが好ましい。第２長さは、この実施形態では、第１長さ未満である。むろん、第２長さは、第１長さとほぼ等しくてもよい。また、第２長さは、第１長さよりも大きくてもよい。
　第２スリット７２は、第１方向Ｘに関してゲート電極膜６４よりも幅狭に形成されている。第２スリット７２は、第１方向Ｘに関して第１下ライン部６９よりも幅狭に形成されていることが好ましい。第２スリット７２は、第１方向Ｘに関して抵抗膜６０よりも幅狭に形成されていることが特に好ましい。第２スリット７２は、第１方向Ｘに関して第１トレンチ群５２よりも幅狭に形成されていることが好ましい。第２スリット７２は、トレンチ抵抗構造５１よりも幅広に形成されていることが好ましい。
　第２スリット７２の幅は、０．１μｍ以上１０μｍ以下であってもよい。第２スリット７２の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。第２スリット７２の幅は、３μｍ以上７μｍ以下であることが好ましい。第２スリット７２の幅は、第１スリット７１の幅以上であってもよい。第２スリット７２の幅は、第１スリット７１の幅未満であってもよい。とほぼ等しくてもよい。第２スリット７２の幅は、第１スリット７１の幅とほぼ等しくてもよい。
　図１１～図１５を参照して、半導体装置１Ａは、ゲート電極膜６４およびゲート配線膜６５の間の領域に区画された複数の第３スリット７３を含む。具体的には、複数の第３スリット７３は、ゲート電極膜６４および複数の第２下ライン部７０Ａ、７０Ｂの間の領域にそれぞれ区画されている。
　複数の第３スリット７３は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、主面絶縁膜４５を露出させている。複数の第３スリット７３は、第１スリット７１に接続され、ゲート電極膜６４を挟んで第２方向Ｙに互いに対向している。つまり、複数の第３スリット７３は、第１スリット７１と共にゲート電極膜６４を区画している。また、複数の第３スリット７３は、第１スリット７１と共にゲート配線膜６５からゲート電極膜６４を物理的および電気的に切り離している。
　第３スリット７３は、ゲート電極膜６４よりも幅狭に形成されている。第３スリット７３は、第２下ライン部７０Ａ、７０Ｂよりも幅狭に形成されていることが好ましい。第３スリット７３は、抵抗膜６０よりも幅狭に形成されていることが特に好ましい。第３スリット７３は、第１トレンチ群５２（第２トレンチ群５３）よりも幅狭に形成されていることが好ましい。第３スリット７３は、トレンチ抵抗構造５１よりも幅広に形成されていることが好ましい。
　第３スリット７３の幅は、０．１μｍ以上１０μｍ以下であってもよい。第３スリット７３の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、または、７．５μｍ以上１０μｍ以下であってもよい。第３スリット７３の幅は、３μｍ以上７μｍ以下であることが好ましい。第３スリット７３の幅は、第１スリット７１の幅以上であってもよい。第３スリット７３の幅は、第１スリット７１の幅未満であってもよい。第３スリット７３の幅は、第１スリット７１の幅とほぼ等しくてもよい。
　半導体装置１Ａは、主面絶縁膜４５を被覆する層間絶縁膜７４を含む。層間絶縁膜７４は、主面絶縁膜４５よりも厚い。層間絶縁膜７４は、単一の絶縁膜からなる単層構造、または、複数の絶縁膜を含む積層構造を有していてもよい。層間絶縁膜７４は、酸化シリコン膜、窒化シリコン膜および酸化アルミニウム膜のうちの少なくとも１つを含んでいてもよい。
　層間絶縁膜７４は、複数の酸化シリコン膜を含む積層構造を有していてもよい。この場合、層間絶縁膜７４は、酸化シリコン膜の一例としてのＮＳＧ（Non-doped Silicate Glass）膜、ＰＳＧ（Phosphor Silicate Glass）膜およびＢＰＳＧ（Boron Phosphor Silicate Glass）膜のうちの少なくとも１つを含んでいてもよい。ＮＳＧ膜、ＰＳＧ膜およびＢＰＳＧ膜の積層順序は任意である。
　層間絶縁膜７４は、活性領域６、境界領域８および外周領域９において主面絶縁膜４５を被覆している。層間絶縁膜７４は、活性領域６において複数のトレンチ分離構造１５、複数の第１トレンチ構造２１および複数の第２トレンチ構造２５を被覆している。
　層間絶縁膜７４は、パッド領域１０において複数のトレンチ抵抗構造５１（抵抗埋設電極５６）、抵抗膜６０、ゲート電極膜６４およびゲート配線膜６５を被覆している。層間絶縁膜７４は、パッド領域１０において主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）を被覆している。層間絶縁膜７４は、外周領域９において、主面絶縁膜４５を挟んで外周ウェル領域４１、ＦＬＲ４２およびチャネルストップ領域４３を選択的に被覆している。主面絶縁膜４５と層間絶縁膜７４との積層膜は、本開示における「絶縁膜」の一例である。
　層間絶縁膜７４は、抵抗膜６０およびゲート電極膜６４の上から第１スリット７１に入り込み、第１スリット７１内において主面絶縁膜４５を被覆する部分を有している。つまり、層間絶縁膜７４は、第１スリット７１内において厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。層間絶縁膜７４は、第１スリット７１内において抵抗膜６０およびゲート電極膜６４を電気的に絶縁させている。
　層間絶縁膜７４は、抵抗膜６０およびゲート配線膜６５（第１下ライン部６９）の上から第２スリット７２に入り込み、第２スリット７２内において主面絶縁膜４５を被覆する部分を有している。つまり、層間絶縁膜７４は、第２スリット７２内において厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。層間絶縁膜７４は、第２スリット７２内において抵抗膜６０およびゲート配線膜６５（第１下ライン部６９）を電気的に絶縁させている。
　層間絶縁膜７４は、ゲート電極膜６４およびゲート配線膜６５（第２下ライン部７０Ａ、７０Ｂ）の上から複数の第３スリット７３に入り込み、複数の第３スリット７３内において主面絶縁膜４５を被覆する部分を有している。つまり、層間絶縁膜７４は、複数の第３スリット７３内において厚さ方向に主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　層間絶縁膜７４は、複数の第３スリット７３内においてゲート電極膜６４およびゲート配線膜６５を電気的に絶縁させている。層間絶縁膜７４は、第１主面３（主面絶縁膜４５）に沿って延びる絶縁主面７５を有している。絶縁主面７５は、パッド領域１０において、第１リセス部７６、第２リセス部７７および複数の第３リセス部７８を有している（図１６～図２２参照）。第１リセス部７６は、第１スリット７１を被覆する部分に形成されている。第１リセス部７６は、第１スリット７１に向けて窪み、平面視において第１スリット７１に沿って第２方向Ｙに延びる帯状に形成されている。
　第２リセス部７７は、第２スリット７２を被覆する部分に形成されている。第２リセス部７７は、第２スリット７２に向けて窪み、平面視において第２スリット７２に沿って第２方向Ｙに延びる帯状に形成されている。複数の第３リセス部７８は、複数の第３スリット７３を被覆する部分にそれぞれ形成されている。複数の第３リセス部７８は、対応する第３スリット７３に向けてそれぞれ窪み、平面視において対応する第３スリット７３に沿って第１方向Ｘに延びる帯状にそれぞれ形成されている。
　図１１～図２２を参照して、半導体装置１Ａは、抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設された少なくとも１つ（この実施形態では複数）の第１抵抗接続電極８１を含む。第１抵抗接続電極８１は、「第１抵抗ビア電極」と称されてもよい。第１抵抗接続電極８１は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。第１抵抗接続電極８１は、この実施形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第１抵抗接続電極８１は、この実施形態では、抵抗膜６０の第１被覆部６１に接続されている。つまり、複数の第１抵抗接続電極８１は、抵抗膜６０のうち複数のトレンチ抵抗構造５１外の領域を被覆する部分に接続されている。具体的には、複数の第１抵抗接続電極８１は、抵抗膜６０のうち第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）および第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）の間のスペース領域５７を被覆する部分に接続されている。
　複数の第１抵抗接続電極８１は、平面視において複数のトレンチ抵抗構造５１から第２方向Ｙに間隔を空けた領域に形成され、第１方向Ｘに複数のトレンチ抵抗構造５１に対向していない。複数の第１抵抗接続電極８１は、この実施形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。つまり、複数の第１抵抗接続電極８１は、平面視において第１方向Ｘに延びるストライプ状に配列されている。
　複数の第１抵抗接続電極８１は、抵抗膜６０（複数のトレンチ抵抗構造５１）の延在方向に交差（この実施形態では直交）する方向に延びている。つまり、複数の第１抵抗接続電極８１は、抵抗膜６０の電流方向に対して交差（直交）している。これにより、複数の第１抵抗接続電極８１から抵抗膜６０に対して適切に電流を拡がらせることができる。つまり、複数の第１抵抗接続電極８１のレイアウトに起因する電流狭窄が抑制され、当該電流狭窄に起因する不所望な抵抗値の変動（増加）が抑制される。
　複数の第１抵抗接続電極８１は、抵抗膜６０を挟んで第１主面３の平坦部のみに対向し、抵抗膜６０を挟んでトレンチ抵抗構造５１に対向していない。複数の第１抵抗接続電極８１は、抵抗膜６０および主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。複数の第１抵抗接続電極８１は、平面視において第１スリット７１および第２スリット７２から間隔を空けて第１スリット７１および第２スリット７２によって挟まれた領域に形成されている。
　つまり、複数の第１抵抗接続電極８１は、第１方向Ｘに関して抵抗膜６０よりも幅狭に形成されている。複数の第１抵抗接続電極８１は、平面視において第２方向Ｙの一方側（第１側面５Ａ側）に１つまたは複数の第１トレンチ抵抗構造５１Ａに対向し、第２方向Ｙの他方側（第２側面５Ｂ側）に１つまたは複数の第２トレンチ抵抗構造５１Ｂに対向している。
　複数の第１抵抗接続電極８１は、複数の第１トレンチ抵抗構造５１Ａのうちの少なくとも２つに第２方向Ｙに対向していればよく、全ての第１トレンチ抵抗構造５１Ａに対向している必要はない。この実施形態では、複数の第１抵抗接続電極８１は、第２方向Ｙに複数の第１トレンチ抵抗構造５１Ａの一部に対向している。むろん、複数の第１抵抗接続電極８１は、第２方向Ｙに全ての第１トレンチ抵抗構造５１Ａに対向していてもよい。
　同様に、複数の第１抵抗接続電極８１は、複数の第２トレンチ抵抗構造５１Ｂのうちの少なくとも２つに第２方向Ｙに対向していればよく、全ての第１トレンチ抵抗構造５１Ａに対向している必要はない。この実施形態では、複数の第１抵抗接続電極８１は、第２方向Ｙに複数の第２トレンチ抵抗構造５１Ｂの一部に対向している。むろん、複数の第１抵抗接続電極８１は、第２方向Ｙに全ての第２トレンチ抵抗構造５１Ｂに対向していてもよい。
　複数の第１抵抗接続電極８１は、抵抗膜６０に対して第１接続面積Ｓ１を有している。第１接続面積Ｓ１は、複数の第１抵抗接続電極８１の総平面積によって定義される。単一の第１抵抗接続電極８１が形成された場合、第１接続面積Ｓ１は単一の第１抵抗接続電極８１の平面積によって定義される。第１接続面積Ｓ１は、第１抵抗接続電極８１を流れる第１電流Ｉ１に応じて調節される（図１２参照）。
　図１１～図２２を参照して、半導体装置１Ａは、第１抵抗接続電極８１とは異なる箇所で抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設された少なくとも１つ（この実施形態では複数）の第２抵抗接続電極８２を含む。第２抵抗接続電極８２は、「第２抵抗ビア電極」と称されてもよい。
　第２抵抗接続電極８２は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。第２抵抗接続電極８２は、この実施形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第２抵抗接続電極８２は、この実施形態では、抵抗膜６０の第２被覆部６２に接続されている。つまり、複数の第２抵抗接続電極８２は、抵抗膜６０のうち第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）を被覆する部分に埋設されている。
　複数の第２抵抗接続電極８２は、複数の第１抵抗接続電極８１との間で第１ゲート抵抗Ｒ１を形成する。第１ゲート抵抗Ｒ１は、抵抗膜６０および複数の第１トレンチ抵抗構造５１Ａのうち複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の領域に位置する部分によって構成される。第１ゲート抵抗Ｒ１の抵抗値は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離によって調節される。
　複数の第２抵抗接続電極８２は、平面視において複数の第１トレンチ抵抗構造５１Ａに第１方向Ｘに対向する領域に形成されている。複数の第２抵抗接続電極８２は、この実施形態では、平面視において第１抵抗接続電極８１とは異なる方向に延びている。具体的には、複数の第２抵抗接続電極８２は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成され、第１方向Ｘに間隔を空けて配列されている。つまり、複数の第２抵抗接続電極８２は、平面視において第２方向Ｙに延びるストライプ状に配列されている。
　複数の第２抵抗接続電極８２は、平面視において複数の第１トレンチ抵抗構造５１Ａから間隔を空けて互いに隣り合う複数の第１トレンチ抵抗構造５１Ａの間の領域にそれぞれ配置されている。つまり、複数の第２抵抗接続電極８２は、第１方向Ｘに複数の第１トレンチ抵抗構造５１Ａと交互に配列されている。
　また、複数の第２抵抗接続電極８２は、この実施形態では、抵抗膜６０を挟んで第１主面３の平坦部のみに対向し、抵抗膜６０を挟んでトレンチ抵抗構造５１に対向していない。複数の第２抵抗接続電極８２は、抵抗膜６０および主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　複数の第２抵抗接続電極８２は、複数の第１トレンチ抵抗構造５１Ａの間の領域の一部に配置されていればよく、必ずしも複数の第１トレンチ抵抗構造５１Ａの間の領域の全てに配置されている必要はない。複数の第２抵抗接続電極８２は、複数の第１トレンチ抵抗構造５１Ａの間の領域のうち活性領域６側に位置する少なくとも１つの領域に配置されていればよく、ゲート電極膜６４側に位置する少なくとも１つの領域に配置されていなくてもよい。
　複数の第２抵抗接続電極８２のうちの少なくとも１つは、平面視において第２方向Ｙに複数の第１抵抗接続電極８１に対向していることが好ましい。この場合、複数の第２抵抗接続電極８２のうちのゲート電極膜６４側に位置する少なくとも１つが第２方向Ｙに複数の第１抵抗接続電極８１に対向していることが好ましい。
　複数の第２抵抗接続電極８２のうちの活性領域６側に位置する少なくとも１つは第２方向Ｙに複数の第１抵抗接続電極８１に対向していなくてもよい。むろん、全ての第２抵抗接続電極８２が第２方向Ｙに複数の第１抵抗接続電極８１に対向するように配置されていてもよい。
　複数の第２抵抗接続電極８２は、第２方向Ｙに関して複数の第１トレンチ抵抗構造５１Ａの長さ未満の長さを有している。複数の第２抵抗接続電極８２は、複数の第１トレンチ抵抗構造５１Ａの長手方向中間部に対して複数の第１トレンチ抵抗構造５１Ａの他端部側の領域に配置されていることが好ましい。
　複数の第２抵抗接続電極８２の長さは、複数の第１トレンチ抵抗構造５１Ａの長さの１／１００以上１／２以下であることが好ましい。複数の第２抵抗接続電極８２の長さは、複数の第１トレンチ抵抗構造５１Ａの長さの１／２０以上１／４以下であってもよい。
　複数の第２抵抗接続電極８２は、抵抗膜６０に対して第２接続面積Ｓ２を有している。第２接続面積Ｓ２は、複数の第２抵抗接続電極８２の総平面積によって定義される。単一の第２抵抗接続電極８２が形成された場合、第２接続面積Ｓ２は単一の第２抵抗接続電極８２の平面積によって定義される。
　第２接続面積Ｓ２は、第１接続面積Ｓ１とほぼ等しくてもよい。第２接続面積Ｓ２は、第１接続面積Ｓ１よりも大きくてもよい。第２接続面積Ｓ２は、第１接続面積Ｓ１未満であってもよい。第２接続面積Ｓ２は、第１抵抗接続電極８１を流れる第１電流Ｉ１に対する第２抵抗接続電極８２を流れる第２電流Ｉ２の電流比Ｉ２／Ｉ１（分流比）に応じて調節される（図１２参照）。
　この場合、第１接続面積Ｓ１に対する第２接続面積Ｓ２の面積比Ｓ２／Ｓ１の値は、電流比Ｉ２／Ｉ１の値以上に設定されることが好ましい。たとえば、電流比Ｉ２／Ｉ１が１である場合、面積比Ｓ２／Ｓ１は１以上に設定されることが好ましい。たとえば、電流比Ｉ２／Ｉ１が１／２である場合、面積比Ｓ２／Ｓ１は１／２以上に設定されることが好ましい。
　電流比Ｉ２／Ｉ１が１／４である場合、面積比Ｓ２／Ｓ１は１／４以上に設定されることが好ましい。この実施形態では、電流比Ｉ２／Ｉ１がほぼ１／２であり、第２接続面積Ｓ２は第１接続面積Ｓ１の１／２倍以上である。第２接続面積Ｓ２、第１接続面積Ｓ１の２倍以下であることが好ましい。
　図１１～図２２を参照して、半導体装置１Ａは、第１抵抗接続電極８１および第２抵抗接続電極８２とは異なる箇所で抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設された少なくとも１つ（この実施形態では複数）の第３抵抗接続電極８３を含む。第３抵抗接続電極８３は、「第３抵抗ビア電極」と称されてもよい。
　第３抵抗接続電極８３は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。第３抵抗接続電極８３は、この実施形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第３抵抗接続電極８３は、この実施形態では、抵抗膜６０の第３被覆部６３に接続されている。つまり、複数の第３抵抗接続電極８３は、抵抗膜６０のうち第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）を被覆する部分に埋設されている。
　複数の第３抵抗接続電極８３は、複数の第１抵抗接続電極８１との間で第２ゲート抵抗Ｒ２を形成する。第２ゲート抵抗Ｒ２は、抵抗膜６０および複数の第２トレンチ抵抗構造５１Ｂのうち複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の領域に位置する部分によって構成される。
　第２ゲート抵抗Ｒ２の抵抗値は、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離によって調節される。第２ゲート抵抗Ｒ２の抵抗値は、この実施形態では、第１ゲート抵抗Ｒ１の抵抗値とほぼ等しい。また、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離とほぼ等しい。
　むろん、第２ゲート抵抗Ｒ２の抵抗値は、第１ゲート抵抗Ｒ１の抵抗値とは異なっていてもよい。この場合、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離と異なっていてもよい。
　たとえば、第２ゲート抵抗Ｒ２の抵抗値は、第１ゲート抵抗Ｒ１の抵抗値未満であってもよい。この場合、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離未満に設定されてもよい。
　たとえば、第２ゲート抵抗Ｒ２の抵抗値は、第１ゲート抵抗Ｒ１の抵抗値よりも大きくてもよい。この場合、複数の第１抵抗接続電極８１および複数の第３抵抗接続電極８３の間の距離は、複数の第１抵抗接続電極８１および複数の第２抵抗接続電極８２の間の距離よりも大きく設定されてもよい。
　複数の第３抵抗接続電極８３は、平面視において複数の第２トレンチ抵抗構造５１Ｂに第１方向Ｘに対向する領域に形成されている。複数の第３抵抗接続電極８３は、この実施形態では、平面視において第１抵抗接続電極８１とは異なる方向に延びている。具体的には、複数の第３抵抗接続電極８３は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成され、第１方向Ｘに間隔を空けて配列されている。つまり、複数の第３抵抗接続電極８３は、平面視において第２方向Ｙに延びるストライプ状に配列されている。
　複数の第３抵抗接続電極８３は、平面視において複数の第２トレンチ抵抗構造５１Ｂから間隔を空けて互いに隣り合う複数の第２トレンチ抵抗構造５１Ｂの間の領域にそれぞれ配置されている。つまり、複数の第３抵抗接続電極８３は、第１方向Ｘに複数の第２トレンチ抵抗構造５１Ｂと交互に配列されている。
　また、複数の第３抵抗接続電極８３は、この実施形態では、抵抗膜６０を挟んで第１主面３の平坦部のみに対向し、抵抗膜６０を挟んでトレンチ抵抗構造５１に対向していない。複数の第３抵抗接続電極８３は、抵抗膜６０および主面絶縁膜４５を挟んで境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　複数の第３抵抗接続電極８３は、複数の第２トレンチ抵抗構造５１Ｂの間の領域の一部に配置されていればよく、必ずしも複数の第２トレンチ抵抗構造５１Ｂの間の領域の全てに配置されている必要はない。複数の第３抵抗接続電極８３は、複数の第２トレンチ抵抗構造５１Ｂの間の領域のうち活性領域６側に位置する少なくとも１つの領域に配置されていればよく、ゲート電極膜６４側に位置する少なくとも１つの領域に配置されていなくてもよい。
　複数の第３抵抗接続電極８３のうちの少なくとも１つは、平面視において第２方向Ｙに複数の第１抵抗接続電極８１に対向していることが好ましい。この場合、複数の第３抵抗接続電極８３のうちのゲート電極膜６４側に位置する少なくとも１つが第２方向Ｙに複数の第１抵抗接続電極８１に対向していることが好ましい。
　複数の第３抵抗接続電極８３のうちの活性領域６側に位置する少なくとも１つは第２方向Ｙに複数の第１抵抗接続電極８１に対向していなくてもよい。むろん、全ての第３抵抗接続電極８３が第２方向Ｙに複数の第１抵抗接続電極８１に対向するように配置されていてもよい。
　複数の第３抵抗接続電極８３のうちの少なくとも１つは、平面視において第２方向Ｙに複数の第２抵抗接続電極８２に対向していることが好ましい。この実施形態では、複数の第３抵抗接続電極８３の個数が複数の第２抵抗接続電極８２の個数と等しく設定されており、全ての第３抵抗接続電極８３が第２方向Ｙに全ての第２抵抗接続電極８２に１対１の対応関係で対向している。むろん、第３抵抗接続電極８３の個数は、第２抵抗接続電極８２の個数よりも多くてもよいし、第２抵抗接続電極８２の個数よりも少なくてもよい。
　複数の第３抵抗接続電極８３は、第２方向Ｙに関して複数の第２トレンチ抵抗構造５１Ｂの長さ未満の長さを有している。複数の第３抵抗接続電極８３は、複数の第２トレンチ抵抗構造５１Ｂの長手方向中間部に対して複数の第２トレンチ抵抗構造５１Ｂの他端部側の領域に配置されていることが好ましい。
　複数の第３抵抗接続電極８３の長さは、複数の第２トレンチ抵抗構造５１Ｂの長さの１／１００以上１／２以下であることが好ましい。複数の第３抵抗接続電極８３の長さは、複数の第２トレンチ抵抗構造５１Ｂの長さの１／２０以上１／４以下であってもよい。第３抵抗接続電極８３の長さは、第２トレンチ抵抗構造５１Ｂの長さとほぼ等しくてもよい。第３抵抗接続電極８３の長さは、第２トレンチ抵抗構造５１Ｂの長さよりも大きくてもよい。第３抵抗接続電極８３の長さは、第２トレンチ抵抗構造５１Ｂの長さよりも小さくてもよい。
　複数の第３抵抗接続電極８３は、抵抗膜６０に対して第３接続面積Ｓ３を有している。第３接続面積Ｓ３は、複数の第３抵抗接続電極８３の総平面積によって定義される。単一の第３抵抗接続電極８３が形成された場合、第３接続面積Ｓ３は単一の第３抵抗接続電極８３の平面積によって定義される。第３接続面積Ｓ３は、第１抵抗接続電極８１を流れる第１電流Ｉ１に対する第３抵抗接続電極８３を流れる第３電流Ｉ３の電流比Ｉ３／Ｉ１（分流比）に応じて調節される（図１２参照）。
　この場合、第１接続面積Ｓ１に対する第３接続面積Ｓ３の電流比Ｉ３／Ｉ１の値は、電流比Ｉ３／Ｉ１の値以上に設定されることが好ましい。たとえば、電流比Ｉ３／Ｉ１が１である場合、電流比Ｉ３／Ｉ１は１以上に設定されることが好ましい。たとえば、電流比Ｉ３／Ｉ１が１／２である場合、電流比Ｉ３／Ｉ１は１／２以上に設定されることが好ましい。
　電流比Ｉ３／Ｉ１が１／４である場合、電流比Ｉ３／Ｉ１は１／４以上に設定されることが好ましい。この実施形態では、第３電流Ｉ３が第２電流Ｉ２とほぼ等しく、電流比Ｉ３／Ｉ１がほぼ１／２であるため、第３接続面積Ｓ３は第１接続面積Ｓ１の１／２倍以上に設定されている。第３接続面積Ｓ３は、第１接続面積Ｓ１の２倍以下であることが好ましい。むろん、第３電流Ｉ３は、第２電流Ｉ２よりも大きくてもよいし、第２電流Ｉ２よりも小さくてもよい。
　図３～図１０を参照して、半導体装置１Ａは、非活性領域７においてゲート配線膜６５に電気的に接続されるように層間絶縁膜７４に埋設された複数のゲート接続電極８４を含む。ゲート接続電極８４は、「ゲートビア電極」と称されてもよい。複数のゲート接続電極８４は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数のゲート接続電極８４は、この実施形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数のゲート接続電極８４は、少なくとも１つ（この実施形態では複数）の第１ゲート接続電極８４Ａ、および、少なくとも１つ（この実施形態では複数）の第２ゲート接続電極８４Ｂ含む。複数の第１ゲート接続電極８４Ａは、ストリート領域１１において層間絶縁膜７４のうち第２下配線部６７を被覆する部分に埋設され、第２下配線部６７に電気的に接続されている（図７～図９参照）。複数の第１ゲート接続電極８４Ａは、この実施形態では、第２方向Ｙに間隔を空けて形成され、第１方向Ｘに延びる帯状に形成されている。
　複数の第２ゲート接続電極８４Ｂは、外周領域９において層間絶縁膜７４のうち第３下配線部６８を被覆する部分に埋設され、第３下配線部６８に電気的に接続されている（図３～図６参照）。複数の第２ゲート接続電極８４Ｂは、この実施形態では、第３下配線部６８の内縁側から外縁側に間隔を空けて形成され、第３下配線部６８に沿って延びる帯状に形成されている。
　図３および図４を参照して、半導体装置１Ａは、活性領域６において複数のエミッタ領域２９に電気的に接続されるように主面絶縁膜４５を貫通して層間絶縁膜７４に埋設された複数の第１エミッタ接続電極８５を含む。第１エミッタ接続電極８５は、「第１エミッタビア電極」と称されてもよい。
　複数の第１エミッタ接続電極８５は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数の第１エミッタ接続電極８５は、この実施形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第１エミッタ接続電極８５は、層間絶縁膜７４および主面絶縁膜４５を貫通して複数のコンタクト孔３０にそれぞれ埋設されている。複数の第１エミッタ接続電極８５は、平面視において複数の第１トレンチ構造２１に沿って第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の第１エミッタ接続電極８５は、この実施形態では、複数の第２抵抗接続電極８２の延在方向および複数の第３抵抗接続電極８３の延在方向と同一の方向に延びている。複数の第１エミッタ接続電極８５は、対応するコンタクト孔３０内においてエミッタ領域２９およびチャネルコンタクト領域３１にそれぞれ電気的に接続されている。
　図３および図５を参照して、半導体装置１Ａは、活性領域６において複数のエミッタ電極膜４７に電気的に接続されるように主面絶縁膜４５を貫通して層間絶縁膜７４に埋設された複数の第２エミッタ接続電極８６を含む。第２エミッタ接続電極８６は、「第２エミッタビア電極」と称されてもよい。
　複数の第２エミッタ接続電極８６は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数の第２エミッタ接続電極８６は、この実施形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。複数の第２エミッタ接続電極８６は、複数のエミッタ電極膜４７を介して第２埋設電極２８に電気的に接続されている。
　図３～図６を参照して、半導体装置１Ａは、外周ウェル領域４１の内縁に電気的に接続されるように主面絶縁膜４５を貫通して層間絶縁膜７４に埋設された少なくとも１つ（この実施形態では複数）の第１ウェル接続電極８７を含む。第１ウェル接続電極８７は、「第１ウェルビア電極」と称されてもよい。
　複数の第１ウェル接続電極８７は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数の第１ウェル接続電極８７は、この実施形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第１ウェル接続電極８７は、この実施形態では、外周ウェル領域４１の内縁側から外縁側に間隔を空けて配置されている。複数の第１ウェル接続電極８７は、外周ウェル領域４１の幅方向中間部に対して外周ウェル領域４１の内縁側に配置され、外周ウェル領域４１の内縁側の領域に電気的に接続されている。具体的には、複数の第１ウェル接続電極８７は、外周ウェル領域４１の内縁およびゲート配線膜６５の第３下配線部６８の間の領域に配置されている。複数の第１ウェル接続電極８７は、外周ウェル領域４１の内縁に沿って帯状にそれぞれ延びている。
　複数の第１ウェル接続電極８７は、第１方向Ｘに延びる部分において複数のセグメント部８７ａをそれぞれ有している（図３参照）。複数のセグメント部８７ａは、ゲート配線膜６５（第３下配線部６８）の複数の引き出し部６８ａから間隔を空けて複数の引き出し部６８ａの間の領域にそれぞれ配置されている。トレンチ分離構造１５に沿って帯状に延びる単一の引き出し部６８ａが形成される場合、複数のセグメント部８７ａは省かれる。
　図３～図６を参照して、半導体装置１Ａは、外周ウェル領域４１の外縁に電気的に接続されるように主面絶縁膜４５を貫通して層間絶縁膜７４に埋設された少なくとも１つ（この実施形態では複数）の第２ウェル接続電極８８を含む。第２ウェル接続電極８８は、「第２ウェルビア電極」と称されてもよい。
　複数の第２ウェル接続電極８８は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数の第２ウェル接続電極８８は、この実施形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。
　複数の第２ウェル接続電極８８は、外周ウェル領域４１の内縁側から外縁側に間隔を空けて配置されている。複数の第２ウェル接続電極８８は、外周ウェル領域４１の幅方向中間部に対して外周ウェル領域４１の外縁側に配置され、外周ウェル領域４１の外縁側の領域に電気的に接続されている。具体的には、複数の第２ウェル接続電極８８は、外周ウェル領域４１の外縁およびゲート配線膜６５の第３下配線部６８の間の領域に配置されている。複数の第２ウェル接続電極８８は、外周ウェル領域４１の外縁に沿って帯状にそれぞれ延びている。
　図１および図１１～図２２を参照して、半導体装置１Ａは、パッド領域１０（非活性領域７）においてゲート抵抗構造５０に電気的に接続されるように第１主面３の上に配置されたゲート端子電極９０を含む。具体的には、ゲート端子電極９０は、層間絶縁膜７４の上に配置されている。ゲート端子電極９０は、「ゲートパッド」または「ゲートパッド電極」と称されてもよい。
　ゲート端子電極９０は、抵抗膜６０とは異なる導電材料からなることが好ましい。ゲート端子電極９０は、ゲート電極膜６４とは異なる導電材料からなることが好ましい。ゲート端子電極９０は、トレンチ抵抗構造５１および抵抗膜６０よりも低い抵抗値を有し、抵抗膜６０を介してトレンチ抵抗構造５１に電気的に接続されている。ゲート端子電極９０は、ゲート電極膜６４よりも低い抵抗値を有している。
　ゲート端子電極９０は、この実施形態では、金属膜からなる。ゲート端子電極９０は、「ゲートメタル端子」と称されてもよい。ゲート端子電極９０は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ゲート端子電極９０は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲート端子電極９０は、この実施形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この実施形態ではＡｌＣｕ合金膜）を含む積層構造を有している。
　ゲート端子電極９０は、抵抗膜６０の厚さ（ゲート電極膜６４の厚さ）よりも大きい厚さを有していることが好ましい。ゲート端子電極９０の厚さは、１μｍ以上１０μｍ以下であってもよい。ゲート端子電極９０は、第１主面３の平面積の１％以上３０％以下の平面積を有していることが好ましい。ゲート端子電極９０の平面積は、第１主面３の平面積の２５％以下であることが特に好ましい。ゲート端子電極９０の平面積は、第１主面３の平面積の１０％以下であってもよい。
　ゲート端子電極９０は、パッド領域１０において抵抗膜６０およびゲート電極膜６４を被覆するように層間絶縁膜７４の上に配置されている。ゲート端子電極９０は、抵抗膜６０を被覆する部分において複数の第１抵抗接続電極８１を被覆し、複数の第１抵抗接続電極８１に電気的に接続されている。つまり、ゲート端子電極９０は、複数の第１抵抗接続電極８１を介して抵抗膜６０（第１被覆部６１）に電気的に接続されている。
　図１１～図２２（特に図１１～図１３）を参照して、ゲート端子電極９０は、第１電極部９１および第２電極部９２を含む。第１電極部９１は、第２方向Ｙに関して比較的広い電極幅を有している。第１電極部９１は、ゲート端子電極９０の端子本体を形成する部分であり、平面視において第１抵抗接続電極８１外の領域に位置している。第１電極部９１は、「端子本体部」と称されてもよい。
　たとえば、第１電極部９１にはボンディングワイヤが接続される。したがって、第１電極部９１は、ボンディングワイヤの接合部よりも幅広に形成される。第１電極部９１は、平面視においてチップ２の周縁（パッド領域１０の周縁）に平行な４辺を有する多角形状（この実施形態では四角形状）に形成されている。第１電極部９１は、層間絶縁膜７４を挟んでゲート電極膜６４に対向する領域に配置されている。
　第１電極部９１は、平面視においてゲート電極膜６４の５０％以上の領域を被覆していることが好ましい。第１電極部９１は、平面視においてゲート電極膜６４の９０％以上の領域を被覆していることが特に好ましい。第１電極部９１は、この実施形態では、ゲート電極膜６４よりも広い電極幅を有し、ゲート電極膜６４の全域を被覆している。
　第１電極部９１の平坦性は、ゲート電極膜６４によって高められている。第１電極部９１は、層間絶縁膜７４によってゲート電極膜６４から電気的に絶縁されていてもよい。第１電極部９１は、層間絶縁膜７４に埋設された１つまたは複数のゲート接続電極８４を介してゲート電極膜６４に電気的に接続されていてもよい。
　第１電極部９１は、層間絶縁膜７４を挟んで第１スリット７１を被覆し、層間絶縁膜７４（絶縁主面７５）の第１リセス部７６を埋め戻している。第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）が形成された場合、ゲート端子電極９０の形成工程時に生じる電極残渣が第１リセス部７６に残留する虞がある。
　電極残渣が存する場合、ゲート端子電極９０（第１電極部９１）は、電極残渣を介して他の電極に電気的に接続される虞がある。したがって、ゲート端子電極９０（第１電極部９１）は、層間絶縁膜７４を挟んで第１スリット７１の全域を被覆していることが好ましい。
　つまり、ゲート端子電極９０（第１電極部９１）は、層間絶縁膜７４（絶縁主面７５）の第１リセス部７６の全域を埋めていることが好ましい。この構成によれば、第１リセス部７６における電極残渣の問題を回避したレイアウトが提供される。本開示は、第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）を含む形態を除外するものではない。
　第１電極部９１は、平面視においてゲート電極膜６４の上から第１スリット７１を横切って抵抗膜６０の上に引き出されている。第１電極部９１は、この実施形態では、層間絶縁膜７４を挟んで抵抗膜６０の縁部を被覆している。具体的には、第１電極部９１は、抵抗膜６０の中心部を第２方向Ｙに横切る直線に対してゲート電極膜６４側に間隔を空けて抵抗膜６０の縁部を被覆している。
　第１電極部９１は、抵抗膜６０を被覆する部分において、抵抗膜６０を挟んで１つまたは複数のトレンチ抵抗構造５１を被覆していてもよい。第１電極部９１は、抵抗膜６０を挟んで１つまたは複数の第１トレンチ抵抗構造５１Ａを被覆していてもよい。第１電極部９１は、抵抗膜６０を挟んで１つまたは複数の第２トレンチ抵抗構造５１Ｂを被覆していてもよい。第１電極部９１は、この実施形態では、抵抗膜６０を挟んで１つの第１トレンチ抵抗構造５１Ａおよび１つの第２トレンチ抵抗構造５１Ｂを被覆している。
　第１電極部９１は、層間絶縁膜７４を挟んで複数の第３スリット７３を被覆し、層間絶縁膜７４（絶縁主面７５）の複数の第３リセス部７８を埋め戻している。複数の第３リセス部７８を部分的に露出させるゲート端子電極９０（第１電極部９１）が形成された場合、ゲート端子電極９０の形成工程時に生じる電極残渣が複数の第３リセス部７８に残留する虞がある。
　電極残渣が存する場合、ゲート端子電極９０（第１電極部９１）は、電極残渣を介して他の電極に電気的に接続される虞がある。したがって、ゲート端子電極９０（第１電極部９１）は、層間絶縁膜７４を挟んで複数の第３リセス部７８の全域を被覆していることが好ましい。
　つまり、ゲート端子電極９０（第１電極部９１）は、層間絶縁膜７４（絶縁主面７５）の第３リセス部７８の全域を埋めていることが好ましい。この構成によれば、複数の第３リセス部７８における電極残渣の問題を回避したレイアウトが提供される。本開示は、複数の第３リセス部７８を部分的に露出させるゲート端子電極９０（第１電極部９１）を含む形態を除外するものではない。
　第１電極部９１は、平面視においてゲート電極膜６４の上から複数の第３スリット７３を横切って複数の第２下ライン部７０Ａ、７０Ｂの上に引き出されている。第１電極部９１は、この実施形態では、層間絶縁膜７４を挟んで複数の第２下ライン部７０Ａ、７０Ｂの縁部を被覆している。
　第２電極部９２は、第２方向Ｙに関して第１電極部９１よりも小さい電極幅を有し、第１電極部９１から複数の第１抵抗接続電極８１に向けて突出するように第１方向Ｘに引き出された引き出し部からなる。第２電極部９２は、「端子引き出し部」と称されてもよい。たとえば、第２電極部９２にはボンディングワイヤが接続されない。したがって、第２電極部９２は、ボンディングワイヤの接合部よりも幅狭に形成される。
　第２電極部９２の突出方向は、複数の第１抵抗接続電極８１の延在方向と同じである。第２電極部９２は、この実施形態では、第１電極部９１の中央部から引き出され、全ての第１抵抗接続電極８１を被覆している。
　第２電極部９２は、平面視において第１スリット７１から第２スリット７２側に間隔を空けて形成され、第１スリット７１に交差していない。さらに、第２電極部９２は、平面視において第２スリット７２から第１スリット７１側に間隔を空けて形成され、第２スリット７２に交差していない。つまり、第２電極部９２は、第１方向Ｘに関して抵抗膜６０の幅よりも小さい幅を有し、抵抗膜６０の直上の領域のみに配置されている。
　第２電極部９２は、主面絶縁膜４５、抵抗膜６０および層間絶縁膜７４を挟んでスペース領域５７に対向している。つまり、第２電極部９２は、厚さ方向に第１主面３の平坦部に対向している。また、第２電極部９２は、厚さ方向に境界ウェル領域４０（第１境界ウェル領域４０Ａ）に対向している。
　第２電極部９２は、第１方向Ｘに関してトレンチ抵抗構造５１の第１方向Ｘの幅よりも大きい幅を有している。第２電極部９２は、第２方向Ｙに関してトレンチ抵抗構造５１の第２方向Ｙの長さよりも小さい幅を有している。第２電極部９２は、第２方向Ｙに関してスペース領域５７のスペース幅よりも小さい幅を有していることが好ましい。
　第２電極部９２は、この実施形態では、複数の第１トレンチ抵抗構造５１Ａの他端部（第１トレンチ群５２）からスペース領域５７側に間隔を空けて形成されている。また、第２電極部９２は、この実施形態では、複数の第２トレンチ抵抗構造５１Ｂの一端部（第２トレンチ群５３）からスペース領域５７側に間隔を空けて形成されている。つまり、第２電極部９２は、厚さ方向にスペース領域５７のみに対向し、厚さ方向に複数のトレンチ抵抗構造５１に対向していない。
　むろん、第２電極部９２は、厚さ方向に複数の第１トレンチ抵抗構造５１Ａの他端部（第１トレンチ群５２）に対向していてもよい。また、第２電極部９２は、厚さ方向に複数の第２トレンチ抵抗構造５１Ｂの一端部（第２トレンチ群５３）に対向していてもよい。第２電極部９２の平坦性を鑑みると、第２電極部９２は、平面視において複数のトレンチ抵抗構造５１から間隔を空けて複数のトレンチ抵抗構造５１外の領域に形成されていることが好ましい。
　図１１～図２３を参照して、半導体装置１Ａは、パッド領域１０（非活性領域７）においてゲート抵抗構造５０に電気的に接続されるように第１主面３の上に配置されたゲート配線電極９３を含む。具体的には、ゲート配線電極９３は、層間絶縁膜７４の上に配置されている。ゲート配線電極９３は、「ゲートフィンガー」または「ゲートフィンガー電極」と称されてもよい。
　ゲート配線電極９３は、抵抗膜６０とは異なる導電材料からなることが好ましい。ゲート配線電極９３は、ゲート配線膜６５とは異なる導電材料からなることが好ましい。ゲート配線電極９３は、トレンチ抵抗構造５１および抵抗膜６０よりも低い抵抗値を有し、トレンチ抵抗構造５１および抵抗膜６０を介してゲート端子電極９０に電気的に接続されている。ゲート配線電極９３は、ゲート配線膜６５よりも低い抵抗値を有している。
　ゲート配線電極９３は、この実施形態では、金属膜からなる。ゲート配線電極９３は、「ゲートメタル配線」と称されてもよい。ゲート配線電極９３は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　ゲート配線電極９３は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲート配線膜６５は、この実施形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この実施形態ではＡｌＣｕ合金膜）を含む積層構造を有している。つまり、ゲート配線膜６５は、ゲート端子電極９０と同一の電極構成を有している。
　ゲート配線電極９３は、抵抗膜６０の厚さ（ゲート配線膜６５の厚さ）よりも大きい厚さを有していることが好ましい。ゲート配線電極９３の厚さは、１μｍ以上１０μｍ以下であってもよい。ゲート配線電極９３の厚さは、ゲート端子電極９０の厚さとほぼ等しいことが好ましい。
　ゲート配線電極９３は、活性領域６および非活性領域７の間の領域を引き回され、活性領域６において第１トレンチ構造２１（トレンチ分離構造１５）に電気的に接続され、非活性領域７において抵抗膜６０に電気的に接続されている。具体的には、ゲート配線電極９３は、ゲート配線膜６５を介して抵抗膜６０の第１端部６０Ａおよび第２端部６０Ｂに電気的に接続されている。
　つまり、ゲート配線電極９３は、ゲート端子電極９０との間で第１ゲート抵抗Ｒ１および第２ゲート抵抗Ｒ２を含む並列抵抗回路ＰＲを構成している（図２４も併せて参照）。並列抵抗回路ＰＲは、ゲート端子電極９０およびゲート配線電極９３の間に介装されたゲート抵抗ＲＧを構成している。並列抵抗回路ＰＲは、ゲート電極膜６４およびゲート配線膜６５の間においても成立している。ゲート抵抗ＲＧ（並列抵抗回路ＰＲ）の抵抗値は、第１ゲート抵抗Ｒ１および第２ゲート抵抗Ｒ２の合成抵抗（＝（Ｒ１＋Ｒ２）／Ｒ１・Ｒ２）によって算出される。
　ゲート配線電極９３は、この実施形態では、第１上配線部９４、第２上配線部９５および第３上配線部９６を含む。第１上配線部９４は、ゲート端子電極９０を複数方向（この実施形態では３方向）から取り囲むようにパッド領域１０に配置され、層間絶縁膜７４を挟んでゲート配線膜６５の第１下配線部６６の上に配置されている。
　第１上配線部９４は、第１上ライン部９７および複数の第２上ライン部９８Ａ、９８Ｂを含む。第１上ライン部９７は、パッド領域１０において層間絶縁膜７４を挟んでゲート配線膜６５の第１下ライン部６９を被覆する領域に配置され、第２方向Ｙに延びる帯状に形成されている。
　第１上ライン部９７は、第２方向Ｙの一方側（第１側面５Ａ側）の一端部および第２方向Ｙの他方側（第２側面５Ｂ側）の他端部を有している。第１上ライン部９７は、層間絶縁膜７４を挟んで第２スリット７２を被覆し、層間絶縁膜７４（絶縁主面７５）の第２リセス部７７を埋め戻している。
　第２リセス部７７に交差するゲート端子電極９０（第１電極部９１および／または第２電極部９２）、ならびに、第２リセス部７７を部分的に露出させるゲート配線電極９３（第１上ライン部９７）が形成される場合、ゲート端子電極９０の形成工程時に生じる電極残渣が複数の第２リセス部７７に残留する虞がある。
　電極残渣が存する場合、ゲート配線電極９３（第１上ライン部９７）が電極残渣を介してゲート端子電極９０に電気的に接続される虞がある。この場合、ゲート配線電極９３（第１上ライン部９７）は、ゲート抵抗構造５０を介さない短絡回路をゲート端子電極９０（第１電極部９１）と共に構成する。したがって、ゲート配線電極９３（第１上ライン部９７）は、層間絶縁膜７４を挟んで第２スリット７２の全域を被覆していることが好ましい。
　つまり、ゲート配線電極９３（第１上ライン部９７）は、層間絶縁膜７４（絶縁主面７５）の第２リセス部７７の全域を埋めていることが好ましい。この構成によれば、第２リセス部７７における電極残渣の問題を回避したレイアウトが提供される。本開示は、第２リセス部７７に交差するゲート端子電極９０（第１電極部９１および／または第２電極部９２）、ならびに、第２リセス部７７を部分的に露出させるゲート配線電極９３（第１上ライン部９７）を含む形態を除外するものではない。
　第１上ライン部９７は、平面視においてゲート配線膜６５（第１下ライン部６９）の上から第２スリット７２を横切って抵抗膜６０の上に引き出されている。第１上ライン部９７は、層間絶縁膜７４を挟んで抵抗膜６０の縁部を被覆している。第１上ライン部９７は、抵抗膜６０の中心部を第２方向Ｙに横切る直線をさらに横切って、抵抗膜６０のうちの前記直線に対してゲート電極膜６４側の領域に位置する部分を被覆していてもよい。
　第１上ライン部９７は、ゲート端子電極９０の第１電極部９１および第２電極部９２から第１方向Ｘに間隔を空けて形成されている。第１上ライン部９７は、この実施形態では、ゲート端子電極９０の第２電極部９２に沿う部分において、第２電極部９２に沿って第１方向Ｘに窪んだ凹部９７ａを有している。
　第１上ライン部９７は、第１接続領域１０１および第２接続領域１０２を含む。第１接続領域１０１は、凹部９７ａに対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に形成され、第２方向Ｙに第２電極部９２に対向している。第１接続領域１０１は、層間絶縁膜７４を挟んで抵抗膜６０の第２被覆部６２を被覆している。つまり、第１接続領域１０１は、層間絶縁膜７４および抵抗膜６０の第２被覆部６２を挟んで第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）を被覆している。
　第１接続領域１０１は、さらに、複数の第２抵抗接続電極８２を被覆し、複数の第２抵抗接続電極８２に電気的に接続されている。これにより、第１接続領域１０１は、複数の第２抵抗接続電極８２を介して抵抗膜６０の第２被覆部６２および第１トレンチ群５２（複数の第１トレンチ抵抗構造５１Ａ）に電気的に接続されている。
　第１接続領域１０１は、１つまたは複数の第２抵抗接続電極８２に隣り合う１つまたは複数の第１トレンチ抵抗構造５１Ａを被覆していればよく、全ての第１トレンチ抵抗構造５１Ａを被覆している必要はない。むろん、第１接続領域１０１は、全ての第１トレンチ抵抗構造５１Ａを被覆していてもよい。
　第２接続領域１０２は、凹部９７ａに対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に形成され、第２方向Ｙに第２電極部９２に対向している。第２接続領域１０２は、層間絶縁膜７４を挟んで抵抗膜６０の第３被覆部６３を被覆している。つまり、第２接続領域１０２は、層間絶縁膜７４および抵抗膜６０の第３被覆部６３を挟んで第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）を被覆している。
　第２接続領域１０２は、さらに、複数の第３抵抗接続電極８３を被覆し、複数の第３抵抗接続電極８３に電気的に接続されている。これにより、第２接続領域１０２は、複数の第３抵抗接続電極８３を介して抵抗膜６０の第３被覆部６３および第２トレンチ群５３（複数の第２トレンチ抵抗構造５１Ｂ）に電気的に接続されている。
　第２接続領域１０２は、１つまたは複数の第３抵抗接続電極８３に隣り合う１つまたは複数の第２トレンチ抵抗構造５１Ｂを被覆していればよく、全ての第２トレンチ抵抗構造５１Ｂを被覆している必要はない。むろん、第２接続領域１０２は、全ての第２トレンチ抵抗構造５１Ｂを被覆していてもよい。
　抵抗膜６０に対するゲート配線電極９３（第１上ライン部９７）の対向面積は、抵抗膜６０に対するゲート端子電極９０（第１電極部９１および第２電極部９２）の対向面積よりも大きいことが好ましい。むろん、ゲート配線電極９３の対向面積は、ゲート端子電極９０の対向面積よりも小さくてもよい。
　第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、第１リセス部７６に交差する第１上ライン部９７が形成される場合、ゲート端子電極９０の形成工程時に生じる電極残渣が複数の第１リセス部７６に残留する虞がある。
　電極残渣が存する場合、ゲート配線電極９３（第１上ライン部９７）は電極残渣を介してゲート端子電極９０（第１電極部９１）に電気的に接続される虞がある。この場合、ゲート配線電極９３（第１上ライン部９７）は、ゲート抵抗構造５０を介さない短絡回路をゲート端子電極９０（第１電極部９１）と共に構成する。
　したがって、第１上ライン部９７は、平面視において第１リセス部７６（第１スリット７１）から第２リセス部７７（第２スリット７２）側に間隔を空けて形成され、第１リセス部７６（第１スリット７１）に交差していないことが好ましい。この実施形態では、ゲート端子電極９０（第１電極部９１）が第１リセス部７６の全域を被覆している。
　つまり、第１上ライン部９７は、抵抗膜６０の上の領域で第１方向Ｘにゲート端子電極９０の第１電極部９１および第２電極部９２に対向している。この構成によれば、第１リセス部７６における電極残渣の問題を回避したレイアウトが提供される。本開示は、第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、第１リセス部７６に交差する第１上ライン部９７を含む形態を除外するものではない。
　ゲート端子電極９０（第２電極部９２）に付与された第１電流Ｉ１は、複数の第１抵抗接続電極８１を介して抵抗膜６０の第１被覆部６１に伝達される。第１被覆部６１に伝達された第１電流Ｉ１は、抵抗膜６０の第２被覆部６２（第１トレンチ群５２）側の第２電流Ｉ２、および、抵抗膜６０の第３被覆部６３（第２トレンチ群５３）側の第３電流Ｉ３に分流される。
　第２電流Ｉ２は複数の第２抵抗接続電極８２を介して第１上ライン部９７の第１接続領域１０１に伝達され、第３電流Ｉ３は複数の第３抵抗接続電極８３を介して第１上ライン部９７の第２接続領域１０２に伝達される。このように、ゲート配線電極９３（第１上ライン部９７）は、ゲート端子電極９０（第２電極部９２）との間で第１ゲート抵抗Ｒ１および第２ゲート抵抗Ｒ２を含む並列抵抗回路ＰＲを構成する（図２４も併せて参照）
　複数の第２上ライン部９８Ａ、９８Ｂは、一方側の第２上ライン部９８Ａおよび他方側の第２上ライン部９８Ｂを含む。第２上ライン部９８Ａは、パッド領域１０においてゲート端子電極９０に対して第２方向Ｙの一方側（第１側面５Ａ側）の領域に配置されている。第２上ライン部９８Ｂは、パッド領域１０においてゲート端子電極９０に対して第２方向Ｙの他方側（第２側面５Ｂ側）の領域に配置されている。
　第２上ライン部９８Ａは、第１方向Ｘに延びる帯状に形成され、第１上ライン部９７の一端部に接続された一端部、および、チップ２の周縁側（第３側面５Ｃ側）に位置する他端部を有している。第２上ライン部９８Ａは、層間絶縁膜７４を挟んでゲート配線膜６５の第２下ライン部７０Ａを被覆している。第２上ライン部９８Ａは、ゲート端子電極９０の第１電極部９１から第２方向Ｙの一方側に間隔を空けて形成されている。
　第２上ライン部９８Ｂは、第１方向Ｘに延びる帯状に形成され、第１上ライン部９７の他端部に接続された一端部、および、チップ２の周縁側（第３側面５Ｃ側）に位置する他端部を有している。第２上ライン部９８Ｂは、層間絶縁膜７４を挟んでゲート配線膜６５の第２下ライン部７０Ｂを被覆している。第２上ライン部９８Ｂは、ゲート端子電極９０の第１電極部９１から第２方向Ｙの他方側に間隔を空けて形成され、第１電極部９１を挟んで第２上ライン部９８Ａに対向している。
　第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、第１リセス部７６に交差する第２上ライン部９８Ａ、９８Ｂが形成される場合、ゲート端子電極９０の形成工程時に生じる電極残渣が第１リセス部７６に残留する虞がある。電極残渣が存する場合、ゲート配線電極９３（第２上ライン部９８Ａ、９８Ｂ）は電極残渣を介してゲート端子電極９０（第１電極部９１）に電気的に接続される虞がある。
　この場合、ゲート配線電極９３（第２上ライン部９８Ａ、９８Ｂ）は、ゲート抵抗構造５０を介さない短絡回路をゲート端子電極９０（第１電極部９１）と共に構成する。したがって、第２上ライン部９８Ａ、９８Ｂは、第１リセス部７６から間隔を空けて配置され、第１リセス部７６を被覆する部分（第１リセス部７６に交差する部分）を有していないことが好ましい。
　この構成によれば、第１リセス部７６における電極残渣の問題を回避したレイアウトが提供される。本開示は、第１リセス部７６を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、第１リセス部７６に交差する第２上ライン部９８Ａ、９８Ｂを含む形態を除外するものではない。また、複数の第３リセス部７８を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、複数の第３リセス部７８に交差する第２上ライン部９８Ａ、９８Ｂが形成される場合、ゲート端子電極９０の形成工程時に生じる電極残渣が複数の第３リセス部７８に残留する虞がある。これらの場合、ゲート配線電極９３（第２上ライン部９８Ａ、９８Ｂ）は、ゲート抵抗構造５０を介さない短絡回路をゲート端子電極９０（第１電極部９１）と共に構成する。
　したがって、第２上ライン部９８Ａ、９８Ｂは、複数の第３リセス部７８から間隔を空けて配置され、複数の第３リセス部７８を被覆する部分（複数の第３リセス部７８に交差する部分）を有していないことが好ましい。この構成によれば、複数の第３リセス部７８における電極残渣の問題を回避したレイアウトが提供される。この実施形態では、ゲート端子電極９０（第１電極部９１）が複数の第３リセス部７８の全域を被覆している。
　つまり、第２上ライン部９８Ａ、９８Ｂは、第２下ライン部７０Ａ、７０Ｂの上の領域で第２方向Ｙにゲート端子電極９０の第１電極部９１に対向している。本開示は、複数の第３リセス部７８を部分的に露出させるゲート端子電極９０（第１電極部９１）、および、複数の第３リセス部７８に交差する第２上ライン部９８Ａ、９８Ｂを含む形態を除外するものではない。
　第２上ライン部９８Ａ、９８Ｂは、平面視において第２下ライン部７０Ａ、７０Ｂの周縁から間隔を空けて第２下ライン部７０Ａ、７０Ｂの内方部を被覆していることが好ましい。つまり、第２上ライン部９８Ａ、９８Ｂは、層間絶縁膜７４を挟んで第２下ライン部７０Ａ、７０Ｂのみに対向し、層間絶縁膜７４を挟んで主面絶縁膜４５に対向していないことが好ましい。
　第２上配線部９５は、第１上配線部９４からストリート領域１１に引き出され、層間絶縁膜７４を挟んでゲート配線膜６５の第２下配線部６７を被覆している。具体的には、第２上配線部９５は、第１上ライン部９７の内方部（この実施形態では中央部）から引き出され、第１方向Ｘに延びる帯状に形成されている。
　第２上配線部９５は、この実施形態では、チップ２の中心を横切っている。第２上配線部９５は、第１主面３の中心を第２方向Ｙに横切る直線に対して第１方向Ｘの一方側（第３側面５Ｃ側）の領域および他方側（第４側面５Ｄ側）の領域に位置するように帯状に延びている。第２上配線部９５は、第１方向Ｘの一方側で第１上配線部９４に接続された一端部、および、第１方向Ｘの他方側の他端部を有している。第２上配線部９５の他端部は、この実施形態では、開放端からなる。
　第２上配線部９５は、複数の第１ゲート接続電極８４Ａを被覆し、複数の第１ゲート接続電極８４Ａを介して第２下配線部６７に電気的に接続されている。第２上配線部９５は、第２方向Ｙに関してストリート領域１１の幅よりも小さい幅を有し、複数の活性領域６からストリート領域１１の内方に間隔を空けて形成されている。つまり、第２上配線部９５は、平面視において複数のトレンチ分離構造１５（複数の第１トレンチ構造２１）から間隔を空けて形成されている。
　第３上配線部９６は、第１上配線部９４から外周領域９に引き出され、層間絶縁膜７４を挟んでゲート配線膜６５の第３下配線部６８を被覆している。具体的には、第３上配線部９６は、複数の第２上ライン部９８Ａ、９８Ｂの他端部から外周領域９の一方側（第１側面５Ａ側）および他方側（第２側面５Ｂ側）に引き出され、外周領域９に沿って延びる帯状に形成されている。
　第３上配線部９６は、第２上配線部９５と共に複数の活性領域６を挟み込んでいる。具体的には、第３上配線部９６は、平面視において複数の活性領域６を取り囲むようにチップ２の周縁（第１側面５Ａ～５Ｄ）に沿って延びている。これにより、第３上配線部９６は、第２上配線部９５と共に複数の活性領域６を取り囲んでいる。第３上配線部９６は、この実施形態では、第２上配線部９５から間隔を空けて形成されている。第３上配線部９６は、第２上配線部９５に接続されていてもよい。
　第３上配線部９６は、複数の第２ゲート接続電極８４Ｂを被覆し、複数の第２ゲート接続電極８４Ｂを介して第３下配線部６８に電気的に接続されている。第３上配線部９６は、平面視において第３下配線部６８の幅よりも小さい幅を有していることが好ましい。第３上配線部９６は、平面視において第３下配線部６８の周縁から間隔を空けて第３下配線部６８の内方部を被覆していることが好ましい。
　図１～図１１を参照して、半導体装置１Ａは、活性領域６においてゲート端子電極９０およびゲート配線電極９３から間隔を空けて第１主面３の上に配置されたエミッタ端子電極１０３を含む。具体的には、エミッタ端子電極１０３は、層間絶縁膜７４の上に配置されている。エミッタ端子電極１０３は、「エミッタパッド」または「エミッタパッド電極」と称されてもよい。エミッタ端子電極１０３は、抵抗膜６０とは異なる導電材料からなることが好ましい。エミッタ端子電極１０３は、エミッタ電極膜４７とは異なる導電材料からなることが好ましい。
　エミッタ端子電極１０３は、トレンチ抵抗構造５１および抵抗膜６０よりも低い抵抗値を有している。エミッタ端子電極１０３は、この実施形態では、金属膜からなる。エミッタ端子電極１０３は、「エミッタメタル端子」と称されてもよい。エミッタ端子電極１０３は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　エミッタ端子電極１０３は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。エミッタ端子電極１０３は、この実施形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この実施形態ではＡｌＣｕ合金膜）を含む積層構造を有している。つまり、エミッタ端子電極１０３は、ゲート端子電極９０と同一の電極構成を有している。
　エミッタ端子電極１０３は、抵抗膜６０の厚さ（ゲート電極膜６４の厚さ）よりも大きい厚さを有していることが好ましい。エミッタ端子電極１０３の厚さは、１μｍ以上１０μｍ以下であってもよい。エミッタ端子電極１０３の厚さは、ゲート端子電極９０の厚さとほぼ等しいことが好ましい。
　エミッタ端子電極１０３は、ゲート端子電極９０の平面積よりも大きい平面積を有している。エミッタ端子電極１０３の平面積は、第１主面３の平面積の５０％以上９０％以下であることが好ましい。エミッタ端子電極１０３の平面積は、第１主面３の平面積の７０％以上であることが特に好ましい。
　エミッタ端子電極１０３は、この実施形態では、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂを含む。第１エミッタ端子電極１０３Ａは、層間絶縁膜７４のうち第１活性領域６Ａを被覆する部分の上において第２上配線部９５および第３上配線部９６の間の領域に配置されている。第１エミッタ端子電極１０３Ａは、平面視において第１活性領域６Ａから外周領域９に引き出されている。
　第１エミッタ端子電極１０３Ａは、第１活性領域６Ａにおいて複数の第１エミッタ接続電極８５および複数の第２エミッタ接続電極８６を被覆し、外周領域９において複数の第１ウェル接続電極８７を被覆している。第１エミッタ端子電極１０３Ａは、複数の第１エミッタ接続電極８５および複数の第２エミッタ接続電極８６を介して複数の第２トレンチ構造２５、複数のエミッタ領域２９および複数のチャネルコンタクト領域３１に電気的に接続されている。第１エミッタ端子電極１０３Ａは、複数の第１ウェル接続電極８７を介して外周ウェル領域４１の内縁部に電気的に接続されている。
　第２エミッタ端子電極１０３Ｂは、層間絶縁膜７４のうち第２活性領域６Ｂを被覆する部分の上において第２上配線部９５および第３上配線部９６の間の領域に配置されている。第２エミッタ端子電極１０３Ｂは、平面視において第２活性領域６Ｂから外周領域９に引き出されている。
　第２エミッタ端子電極１０３Ｂは、第２活性領域６Ｂにおいて複数の第１エミッタ接続電極８５および複数の第２エミッタ接続電極８６を被覆し、外周領域９において複数の第１ウェル接続電極８７を被覆している。第２エミッタ端子電極１０３Ｂは、複数の第１エミッタ接続電極８５および複数の第２エミッタ接続電極８６を介して複数の第２トレンチ構造２５、複数のエミッタ領域２９および複数のチャネルコンタクト領域３１に電気的に接続されている。第２エミッタ端子電極１０３Ｂは、複数の第１ウェル接続電極８７を介して外周ウェル領域４１の内縁部に電気的に接続されている。
　半導体装置１Ａは、層間絶縁膜７４の上においてエミッタ端子電極１０３からゲート配線電極９３の外側の領域に引き出されたエミッタ配線電極１０４を含む。エミッタ配線電極１０４は、「エミッタフィンガー」または「エミッタフィンガー電極」と称されてもよい。エミッタ配線電極１０４は、抵抗膜６０とは異なる導電材料からなることが好ましい。エミッタ配線電極１０４は、エミッタ電極膜４７とは異なる導電材料からなることが好ましい。
　エミッタ配線電極１０４は、トレンチ抵抗構造５１および抵抗膜６０よりも低い抵抗値を有している。エミッタ配線電極１０４は、この実施形態では、金属膜からなる。エミッタ配線電極１０４は、「エミッタメタル配線」と称されてもよい。エミッタ配線電極１０４は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　エミッタ配線電極１０４は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。エミッタ配線電極１０４は、この実施形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この実施形態ではＡｌＣｕ合金膜）を含む積層構造を有している。つまり、エミッタ配線電極１０４は、エミッタ端子電極１０３と同一の電極構成を有している。
　エミッタ配線電極１０４は、抵抗膜６０の厚さ（ゲート電極膜６４の厚さ）よりも大きい厚さを有していることが好ましい。エミッタ配線電極１０４の厚さは、１μｍ以上１０μｍ以下であってもよい。エミッタ配線電極１０４の厚さは、ゲート端子電極９０（エミッタ端子電極１０３）の厚さとほぼ等しいことが好ましい。
　エミッタ配線電極１０４は、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂの双方に接続され、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂからゲート配線電極９３（第３上配線部９６）よりも外側の領域に引き出されている。
　エミッタ配線電極１０４は、ゲート端子電極９０、ゲート配線電極９３、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂを取り囲むように、チップ２の周縁に沿って延びる帯状に形成されている。エミッタ配線電極１０４は、この実施形態では、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に沿って延びる環状（具体的には四角環状）に形成され、ゲート端子電極９０、ゲート配線電極９３、第１エミッタ端子電極１０３Ａおよび第２エミッタ端子電極１０３Ｂを一括して取り囲んでいる。
　エミッタ配線電極１０４は、層間絶縁膜７４のうち外周ウェル領域４１の外縁部を被覆する部分の上に引き回されている。エミッタ配線電極１０４は、複数の第２ウェル接続電極８８を被覆し、複数の第２ウェル接続電極８８を介して外周ウェル領域４１の外縁部に電気的に接続されている。
　図２５は、第２コーナ部２０２におけるＦＬＲ４２およびＦＬＲ電極１０５の構造を説明するための図解的な平面図である。図２６は、図２５に示すXXVI－XXVI線に沿う図解的な断面図である。図２５では、説明の便宜上、ＦＬＲ４２およびＦＬＲ電極１０５以外の構成(外周ウェル領域４１、チャネルストップ領域４３、チャネルストップ電極１０６等）は省略されている。ただし、図２６では、明確上、チャネルストップ電極１０６を図示している。
　図１、図２、図１０、図２５、図２６を参照して、半導体装置１Ａは、外周領域９において層間絶縁膜７４の上に配置された複数のＦＬＲ電極１０５を含む。複数のＦＬＲ電極１０５は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　複数のＦＬＲ電極１０５は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。複数のＦＬＲ電極１０５は、この実施形態では、チップ２側からこの順に積層されたバリアメタル膜および主メタル膜を含む積層構造を有している。バリアメタル膜は、たとえば、チップ２側からこの順に積層されたＴｉ膜およびＴｉＮ膜を含む積層膜からなる。主メタル膜は、たとえば、Ａｌ合金膜（この実施形態ではＡｌＣｕ合金膜）からなる。
　複数のＦＬＲ電極１０５は、対応するＦＬＲ４２に沿って延びる帯状にそれぞれ形成されている。複数のＦＬＲ電極１０５は、この実施形態では、対応するＦＬＲ４２に沿って延びる環状（四角環状）にそれぞれ形成されている。複数のＦＬＲ電極１０５は、この実施形態では、電気的に浮遊状態に形成されている。
　複数のＦＬＲ電極１０５は、絶縁膜４５および層間絶縁膜７４の積層膜を介して、対応するＦＬＲ４２に対向している。この実施形態では、複数のＦＬＲ電極１０５は、対応するＦＬＲ４２を被覆している。
　各ＦＬＲ電極１０５は、４つのコーナ部２０１～２０４において、その内側縁および外側縁の平面視形状が円弧である曲線部分（以下、「電極曲線部分１０５Ａ」という。）を有している。各ＦＬＲ電極１０５は、４つのコーナ部２０１～２０４間において、平面視形状が直線状の電極直線部分１０５Ｂを有している。
　各コーナ部２０１～２０４において、各電極曲線部分１０５Ａは、それらの曲率中心およびそれらの曲率が異なる内側縁１０５Ａａおよび外側縁１０５Ａｂを有している。また、隣り合う２つの電極曲線部分１０５Ａ間において、内側縁１０５Ａａおよび外側縁１０５Ａｂの曲率の大小関係が互いに逆である。
　図２５および図２６を参照して、第２コーナ部２０２におけるＦＬＲ電極１０５およびＦＬＲ４２の構造について説明する。
　第２コーナ部２０２において、各電極曲線部分１０５Ａの内側縁１０５Ａａの曲率中心および外側縁１０５Ａｂの曲率中心は、第２コーナ部２０２の頂角を１／２に分割する直線である分割線Ｌ０上の異なる位置に存在しかつ当該内側縁１０５Ａａの曲率半径および当該外側縁１０５Ａｂの曲率半径が異なる。そして、隣り合う２つの各電極曲線部分１０５Ａ間において、内側縁１０５Ａａおよび外側縁１０５Ａｂの曲率の大小関係が互いに逆である。
　図２５の例では、最も内側の電極曲線部分１０５Ａの内側縁１０５Ａａの曲率中心はＱ１であり、当該電極曲線部分１０５Ａの外側縁１０５Ａｂの曲率中心はＱ２である。内側縁１０５Ａａの曲率半径はｒ１であり、外側縁１０５Ａｂの曲率半径はｒ２（ｒ２＞ｒ１）である。したがって、内側縁１０５Ａａの曲率は、外側縁１０５Ａｂの曲率よりも大きい。
　内側から２番目の電極曲線部分１０５Ａの内側縁１０５Ａａの曲率中心はＱ２であり、当該電極曲線部分１０５Ａの外側縁１０５Ａｂの曲率中心はＱ１である。内側縁１０５Ａａの曲率半径は、外側縁１０５Ａｂの曲率半径よりも大きい。したがって、内側縁１０５Ａａの曲率は、外側縁１０５Ａｂの曲率よりも小さい。
　内側から３番目の電極曲線部分１０５Ａの内側縁１０５Ａａの曲率中心はＱ１であり、当該電極曲線部分１０５Ａの外側縁１０５Ａｂの曲率中心はＱ２である。内側縁１０５Ａａの曲率半径は、外側縁１０５Ａｂの曲率半径よりも小さい。したがって、内側縁１０５Ａａの曲率は、外側縁１０５Ａｂの曲率よりも大きい。
　最も外側の電極曲線部分１０５Ａの内側縁１０５Ａａの曲率中心はＱ２であり、当該電極曲線部分１０５Ａの外側縁１０５Ａｂの曲率中心はＱ１である。内側縁１０５Ａａの曲率半径は、外側縁１０５Ａｂの曲率半径よりも大きい。したがって、内側縁１０５Ａａの曲率は、外側縁１０５Ａｂの曲率よりも小さい。
　各電極曲線部分１０５Ａは、その内側縁１０５Ａａと外側縁１０５Ａｂとの間の幅が大きい領域と狭い領域とを有している。そして、各電極曲線部分１０５Ａにおける幅が大きい領域の一部が、層間絶縁膜７４および主面絶縁膜４５を連続して貫通するＦＬＲ接続電極８９を介して、対応するＦＬＲ４２に物理的および電気的に接続されている。
　具体的には、最も内側の電極曲線部分１０５Ａおよび内側から３番目の電極曲線部分１０５Ａにおいては、その長さ中央部の幅が最も狭く、長さ中央部から両端にいくほど幅が広くなる。したがって、これらの電極曲線部分１０５Ａは、両端部に幅広部分２１１を有している。
　一方、内側から２番目の電極曲線部分１０５Ａおよび最も外側の電極曲線部分１０５Ａにおいては、その長さ中央部の幅が最も広く、長さ中央部から両端にいくほど幅が狭くなる。したがって、これらの電極曲線部分１０５Ａは、長さ中央部に幅広部分２１１を有している。
　第２コーナ部２０２において、曲率中心Ｑ１と第２コーナ部２０２の頂点とを結ぶ直線に対して、曲率中心Ｑ１を中心とする半時計回りの角度を負とし、曲率中心Ｑ１を中心とする時計回りの角度を正とする。
　この実施形態では、第２コーナ部２０２において、曲率中心Ｑ１と第２コーナ部２０２の頂点とを結ぶ直線に対して、曲率中心Ｑ１を中心とする回転角度が－４５度となる直線Ｌ１上に、各電極曲線部分１０５Ａの内側縁１０５Ａａと外側縁１０５Ａｂの一端が配置されている。
　また、この実施形態では、第２コーナ部２０２において、曲率中心Ｑ１と第２コーナ部２０２の頂点とを結ぶ直線に対して、曲率中心Ｑ１を中心とする角度が＋４５度となる直線Ｌ２上に、各電極曲線部分１０５Ａの内側縁１０５Ａａと外側縁１０５Ａｂの他端が配置されている。
　図２５の例では、最も内側の電極曲線部分１０５Ａおよび内側から３番目の電極曲線部分１０５Ａの両端の幅は、それぞれ内側から２番目の電極曲線部分１０５Ａおよび最も外側の電極曲線部分１０５Ａの両端の幅よりも大きい。
　各電極曲線部分１０５Ａの両端に接続される電極直線部分１０５Ｂの幅は、当該電極曲線部分１０５Ａの両端の幅と等しい。
　各ＦＬＲ４２は、４つのコーナ部２０１～２０４において、その内側縁および外側縁の平面視形状が円弧である曲線部分（以下、「ＦＬＲ曲線部分４２Ａ」という。）を有している。各ＦＬＲ４２は、４つのコーナ部２０１～２０４間において、平面視形状が直線状のＦＬＲ直線部分４２Ｂを有している。
　各コーナ部２０１～２０４において、各ＦＬＲ曲線部分４２Ａは、それらの曲率中心およびそれらの曲率中心が異なる内側縁４２Ａａおよび外側縁４２Ａｂを有している。また、隣り合う２つのＦＬＲ曲線部分４２Ａ間において、内側縁４２Ａａおよび外側縁４２Ａｂの曲率の大小関係が互いに逆である。
　図２５および図２６を参照して、第２コーナ部２０２におけるＦＬＲ４２の構造について説明する。
　第２コーナ部２０２において、各ＦＬＲ曲線部分４２Ａの内側縁４２Ａａの曲率中心および外側縁４２Ａｂの曲率中心は、第２コーナ部２０２の頂角を１／２に分割する直線である分割線Ｌ０上の異なる位置に存在しかつ当該内側縁４２Ａａの曲率半径および当該外側縁４２Ａｂの曲率半径が異なる。そして、隣り合う２つの各ＦＬＲ曲線部分４２Ａ間において、内側縁４２Ａａおよび外側縁４２Ａｂの曲率の大小関係が互いに逆である。
　図２５の例では、最も内側のＦＬＲ曲線部分４２Ａの内側縁４２Ａａの曲率中心はＱ１であり、外側縁４２Ａｂの曲率中心はＱ２である。内側縁４２Ａａの曲率半径は、外側縁４２Ａｂの曲率半径よりも小さい。したがって、内側縁４２Ａａの曲率は、外側縁４２Ａｂの曲率よりも大きい。
　内側から２番目のＦＬＲ曲線部分４２Ａの内側縁４２Ａａの曲率中心はＱ２であり、外側縁４２Ａｂの曲率中心はＱ１である。内側縁４２Ａａの曲率半径は、外側縁４２Ａｂの曲率半径よりも大きい。したがって、内側縁４２Ａａの曲率は、外側縁４２Ａｂの曲率よりも小さい。
　内側から３番目のＦＬＲ曲線部分４２Ａの内側縁４２Ａａの曲率中心はＱ１であり、外側縁４２Ａｂの曲率中心はＱ２である。内側縁４２Ａａの曲率半径は、外側縁４２Ａｂの曲率半径よりも小さい。したがって、内側縁４２Ａａの曲率は、外側縁４２Ａｂの曲率よりも大きい。
　最も外側のＦＬＲ曲線部分４２Ａの内側縁４２Ａａの曲率中心はＱ２であり、外側縁４２Ａｂの曲率中心はＱ１である。内側縁４２Ａａの曲率半径は、外側縁４２Ａｂの曲率半径よりも大きい。したがって、内側縁４２Ａａの曲率は、外側縁４２Ａｂの曲率よりも小さい。
　この実施形態では、各ＦＬＲ曲線部分４２Ａの内側縁４２Ａａの曲率中心は、対応する電極曲線部分１０５Ａの内側縁１０５Ａａの曲率中心と一致する。同様に、各ＦＬＲ曲線部分４２Ａの外側縁４２Ａｂの曲率中心は、対応する電極曲線部分１０５Ａの外側縁１０５Ａｂの曲率中心と一致している。
　また、平面視において、各ＦＬＲ曲線部分４２Ａの内側縁４２Ａａは、対応する電極曲線部分１０５Ａの内側縁１０５Ａａよりも当該電極曲線部分１０５Ａの内方側に後退しており、各ＦＬＲ曲線部分４２Ａの外側縁４２Ａｂは、対応する電極曲線部分１０５Ａの外側縁１０５Ａｂよりも当該電極曲線部分１０５Ａの内方側に後退している。したがって、各ＦＬＲ曲線部分４２Ａの各長さ方向位置における幅は、対応する電極曲線部分１０５Ａの対応する長さ方向位置における幅よりも狭い。
　なお、各ＦＬＲ曲線部分４２Ａの内側縁４２Ａａは、対応する電極曲線部分１０５Ａの内側縁１０５Ａａよりも当該電極曲線部分１０５Ａの外方側に進出していてもよい。また、各ＦＬＲ曲線部分４２Ａの外側縁４２Ａｂは、対応する電極曲線部分１０５Ａの外側縁１０５Ａｂよりも当該電極曲線部分１０５Ａの外方側に進出していてもよい。
　各ＦＬＲ曲線部分４２Ａの内側縁４２Ａａおよび外側縁４２Ａｂのうちのいずれか一方のみが、対応する電極曲線部分１０５Ａの対応する側縁１０５Ａａ，１０５Ａｂよりも当該電極曲線部分１０５Ａの外方側に進出していてもよい。また、各ＦＬＲ曲線部分４２Ａの内側縁４２Ａａおよび外側縁４２Ａｂの両方が、対応する電極曲線部分１０５Ａの対応する側縁１０５Ａａ，１０５Ａｂよりも当該電極曲線部分１０５Ａの外方側に進出していてもよい。
　最も内側のＦＬＲ曲線部分４２Ａおよび内側から３番目のＦＬＲ曲線部分４２Ａにおいては、その長さ中央部の幅が最も狭く、長さ中央部から両端にいくほど幅が広くなる。したがって、これらのＦＬＲ曲線部分４２Ａは、両端部に幅広部分２２１を有している。
　一方、内側から２番目のＦＬＲ曲線部分４２Ａおよび最も外側のＦＬＲ曲線部分４２Ａにおいては、その長さ中央部の幅が最も広く、長さ中央部から両端にいくほど幅が狭くなる。したがって、これらのＦＬＲ曲線部分４２Ａは、長さ中央部に幅広部分２２１を有している。
　この実施形態では、第２コーナ部２０２において、各ＦＬＲ曲線部分４２Ａの内側縁４２Ａａと外側縁４２Ａｂの一端は、直線Ｌ１上に配置されている。
　また、この実施形態では、第２コーナ部２０２において、各ＦＬＲ曲線部分４２Ａの内側縁４２Ａａと外側縁４２Ａｂの他端は、直線Ｌ２上に配置されている。
　図２５の例では、最も内側のＦＬＲ曲線部分４２Ａおよび内側から３番目のＦＬＲ曲線部分４２Ａの両端の幅は、それぞれ内側から２番目のＦＬＲ曲線部分４２Ａおよび最も外側のＦＬＲ曲線部分４２Ａの両端の幅よりも大きい。
　各ＦＬＲ曲線部分４２Ａの両端に接続されるＦＬＲ直線部分４２Ｂの幅は、当該ＦＬＲ曲線部分４２Ａの両端の幅と等しい。
　最も内側の電極曲線部分１０５Ａおよび内側から３番目の電極曲線部分１０５Ａにおいては、その両端部の幅広部分２１１の一部が、それぞれ層間絶縁膜７４および主面絶縁膜４５を連続して貫通するＦＬＲ接続電極８９を介して、対応するＦＬＲ曲線部分４２Ａの両端部の幅広部分２２１に、物理的および電気的に接続されている。
　内側から３番目の電極曲線部分１０５Ａおよび最も外側の電極曲線部分１０５Ａにおいては、幅広部分２１１の長さ中央部の一部が、層間絶縁膜７４および主面絶縁膜４５を連続して貫通するＦＬＲ接続電極８９を介して、対応するＦＬＲ曲線部分４２Ａの幅広部分２２１の長さ中央部に、物理的および電気的に接続されている。
　この実施形態では、複数のＦＬＲ電極１０５における曲線部分１０５Ａ以外の部分（電極直線部分１０５Ｂ）には、ＦＬＲ接続電極８９は形成されていない。なお、複数のＦＬＲ電極１０５の電極直線部分１０５Ｂにおいて、ＦＬＲ接続電極８９が形成されてもよい。
　ＦＬＲ接続電極８９は、「ＦＬＲビア電極」と称されてもよい。複数のＦＬＲ接続電極８９は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。複数のＦＬＲ接続電極８９は、この実施形態では、Ｔｉ膜およびＷ膜を含む積層構造を有している。ＦＬＲ接続電極８９は、対応するＦＬＲ電極１０５（電極曲線部分１０５Ａ）と一体的に形成されていてもよい。
　複数のＦＬＲ接続電極８９は、平面視で円形を有している。複数のＦＬＲ接続電極８９は、平面視で四角形等の多角形を有していてもよいし、平面視で楕円形を有していてもよい。複数のＦＬＲ接続電極８９は、この実施形態では、電気的に浮遊状態に形成されている。
　この実施形態では、第１コーナ部２０１におけるＦＬＲ４２、ＦＬＲ電極１０５およびＦＬＲ接続電極８９は、チップ２の第１方向Ｘの中央を通りかつ第２方向Ｙに延びる直線に対して、第２コーナ部２０２におけるそれらの平面視形状と線対称の平面視形状を有している。
　この実施形態では、第３コーナ部２０１におけるＦＬＲ４２、ＦＬＲ電極１０５およびＦＬＲ接続電極８９は、チップ２の第２方向Ｙの中央を通りかつ第１方向Ｘに延びる直線に対して、第２コーナ部２０２におけるそれらの平面視形状と線対称の平面視形状を有している。
　この実施形態では、第４コーナ部２０１におけるＦＬＲ４２、ＦＬＲ電極１０５およびＦＬＲ接続電極８９は、チップ２の第１方向Ｘの中央を通りかつ第２方向Ｙに延びる直線に対して、第３コーナ部２０１におけるそれらの平面視形状と線対称の平面視形状を有している。
　なお、各コーナ部２０１～２０４における各ＦＬＲ４２のコーナ部分（前述のＦＬＲ曲線部分に相当する部分）は、ＦＬＲ接続電極８９が配置される位置において、そのＦＬＲ接続電極８９よりも大きな幅を有していればよく、その内側縁および外側縁の平面視形状は円弧形状でなくてもよい。
　この実施形態によれば、ＦＬＲ４２とＦＬＲ電極１０５との新規な接続構造が得られる。
　第２コーナ部２０２におけるＦＬＲ４２およびＦＬＲ電極１０５の平面視形状は、図２７に示すような平面視形状であってもよい。図２７において、図２５の各部に対応する部分には、図２５と同じ符号を付して示す。
　図２７の各電極曲線部分１０５Ａの構造は、図２５の対応する電極曲線部分１０５Ａの構造とほぼ同様であるが、各電極曲線部分１０５Ａの両端の位置が図２５の対応する電極曲線部分１０５Ａの両端の位置と異なっている。
　図２７では、各電極曲線部分１０５Ａの内側縁１０５Ａａの一端と当該内側縁１０５Ａａの曲率中心とを結ぶ直線と分割線Ｌ０とのなす角および各電極曲線部分１０５Ａの外側縁１０５Ａｂの一端と当該外側縁１０５Ａｂの曲率中心とを結ぶ直線と分割線とのなす角は、各電極曲線部分１０５Ａの一端の幅が所定幅Ｗ１となるように設定されている。
　また、各電極曲線部分１０５Ａの内側縁１０５Ａａの他端と当該内側縁１０５Ａａの曲率中心とを結ぶ直線と分割線Ｌ０とのなす角および各電極曲線部分１０５Ａの外側縁１０５Ａｂの他端と当該外側縁１０５Ａｂの曲率中心とを結ぶ直線と分割線Ｌ０とのなす角は、各電極曲線部分１０５Ａの他端の幅が所定幅Ｗ１となるように設定されている。
　各電極曲線部分１０５Ａの両端に接続される電極直線部分１０５Ｂの幅も、所定幅Ｗ１に形成されている。
　図２７の各ＦＬＲ曲線部分４２Ａの構造は、図２５の対応するＦＬＲ曲線部分４２Ａの構造とほぼ同様であるが、各ＦＬＲ曲線部分４２Ａの両端の位置が図２５の対応するＦＬＲ曲線部分４２Ａの両端の位置と異なっている。
　図２７では、各ＦＬＲ曲線部分４２Ａの内側縁４２Ａａの一端と当該内側縁４２Ａａの曲率中心とを結ぶ直線と分割線Ｌ０とのなす角および各ＦＬＲ曲線部分４２Ａの外側縁４２Ａｂの一端と当該外側縁４２Ａｂの曲率中心とを結ぶ直線と分割線とのなす角は、各ＦＬＲ曲線部分４２Ａの一端の幅が所定幅Ｗ２となるように設定されている。
　また、各ＦＬＲ曲線部分４２Ａの内側縁４２Ａａの他端と当該内側縁４２Ａａの曲率中心とを結ぶ直線と分割線Ｌ０とのなす角および各ＦＬＲ曲線部分４２Ａの外側縁４２Ａｂの他端と当該外側縁４２Ａｂの曲率中心とを結ぶ直線と分割線Ｌ０とのなす角は、各ＦＬＲ曲線部分４２Ａの他端の幅が所定幅Ｗ２となるように設定されている。
　各ＦＬＲ曲線部分４２Ａの両端に接続されるＦＬＲ直線部分４２Ｂの幅も、所定幅Ｗ２に形成されている。
　図２７の構造では、たとえば、ＦＬＲ電極１０５の電極直線部分１０５Ｂの幅が、ＦＬＲ接続電極８９によってＦＬＲ４２に電極直線部分１０５Ｂを接続するために必要な幅よりも狭くても、電極曲線部分１０５Ａにおいて、ＦＬＲ接続電極８９によってＦＬＲ４２に接続するための領域を確保しやすくなる。
　言い換えれば、ＦＬＲ電極１０５の電極直線部分１０５Ｂの幅を、ＦＬＲ接続電極８９によってＦＬＲ４２に電極直線部分１０５Ｂを接続するための幅よりも狭くすることが可能となる。これにより、複数のＦＬＲ電極１０５の全体幅を狭くすることが可能となるので、チップの小型化を図ることが可能となる。
　図１および図１０を参照して、半導体装置１Ａは、外周領域９において層間絶縁膜７４の上に配置されたチャネルストップ電極１０６を含む。チャネルストップ電極１０６は、「ＥＱＲ（EQR : EQui-potential Ring : 等電位ポテンシャルリング）電極」と称されてもよい。チャネルストップ電極１０６は、Ｔｉ膜、ＴｉＲｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。
　チャネルストップ電極１０６は、純Ｃｕ膜、純Ａｌ膜、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。チャネルストップ電極１０６は、この実施形態では、チップ２側からこの順に積層されたバリアメタル膜および主メタル膜を含む積層構造を有している。バリアメタル膜は、たとえば、チップ２側からこの順に積層されたＴｉ膜およびＴｉＮ膜を含む積層膜からなる。主メタル膜は、たとえば、Ａｌ合金膜（この実施形態ではＡｌＣｕ合金膜）からなる。
　チャネルストップ電極１０６は、チップ２の周縁に沿って延びる帯状に形成されている。チャネルストップ電極１０６は、この実施形態では、チップ２の周縁に沿って延びる環状（四角環状）に形成されている。チャネルストップ電極１０６は、層間絶縁膜７４の上から層間絶縁膜７４の除去部４６に入り込み、チャネルストップ領域４３に電気的に接続されている。チャネルストップ電極１０６は、電気的に浮遊状態に形成されている。チャネルストップ領域４３は、第１主面３の周縁部（チャネルストップ領域４３）を露出させるようにチップ２の周縁から内方に間隔を空けて形成されてもよい。
　半導体装置１Ａは、第２主面４を被覆するコレクタ電極１０７を含む。コレクタ電極１０７は、第２主面４から露出したコレクタ領域１４に電気的に接続されている。コレクタ電極１０７は、コレクタ領域１４とオーミック接触を形成している。コレクタ電極１０７は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。
　半導体装置１Ａは、チップ２、トレンチ抵抗構造５１、抵抗膜６０、ゲート端子電極９０およびゲート配線電極９３を含む。チップ２は、第１主面３を有している。トレンチ抵抗構造５１は、第１主面３に形成されている。抵抗膜６０は、第１主面３の上でトレンチ抵抗構造５１に電気的に接続されている。
　ゲート端子電極９０は、抵抗膜６０よりも低い抵抗値を有し、第１主面３の上で抵抗膜６０を介してトレンチ抵抗構造５１に電気的に接続されている。ゲート配線電極９３は、抵抗膜６０よりも低い抵抗値を有し、第１主面３の上でトレンチ抵抗構造５１および抵抗膜６０を介してゲート端子電極９０に電気的に接続されている。
　この構成によれば、トレンチ抵抗構造５１および抵抗膜６０を含むゲート抵抗ＲＧをゲート端子電極９０およびゲート配線電極９３の間に介装させることができる。特に、この構成によれば、ゲート端子電極９０およびゲート配線電極９３の間の領域においてトレンチ抵抗構造５１がチップ２内に組み込まれるため、第１主面３に対するゲート抵抗ＲＧの専有面積の増加を抑制できる。よって、ゲート抵抗ＲＧを備えた構成において、小型化に寄与する新規なレイアウトを有する半導体装置１Ａを提供できる。
　半導体装置１Ａは、ゲート電極膜６４およびゲート配線膜６５を含むことが好ましい。ゲート電極膜６４は、抵抗膜６０に隣り合って第１主面３の上に配置されている。ゲート配線膜６５は、抵抗膜６０を挟んでゲート電極膜６４に対向するように抵抗膜６０に隣り合って第１主面３の上に配置されている。
　このような構造において、ゲート端子電極９０は、ゲート電極膜６４を被覆していることが好ましい。また、ゲート配線電極９３は、ゲート配線膜６５を被覆していることが好ましい。この構成によれば、第１主面３の上に抵抗膜６０、ゲート電極膜６４およびゲート配線膜６５を備えた構成において、小型化に寄与する新規なレイアウトを有する半導体装置１Ａを提供できる。
　抵抗膜６０は、一方側の第１端部６０Ａおよび他方側の第２端部６０Ｂを有していることが好ましい。この場合、ゲート配線膜６５は、抵抗膜６０の第１端部６０Ａに接続された第１接続部、および、抵抗膜６０の第２端部６０Ｂに接続された第２接続部を有していることが好ましい。この場合、ゲート配線電極９３は、ゲート配線膜６５を介して抵抗膜６０に電気的に接続されていることが好ましい。
　この構成によれば、ゲート配線膜６５を介してゲート配線電極９３を抵抗膜６０に電気的に接続させることができるため、ゲート配線電極９３を抵抗膜６０に直接接続させる必要がなくなる。これにより、ゲート配線電極９３のデザインルールを緩和し、ゲート配線電極９３の設計の自由度を向上できる。
　半導体装置１Ａは、抵抗膜６０およびゲート電極膜６４の間に区画された第１スリット７１、および、抵抗膜６０およびゲート配線膜６５の間に区画された第２スリット７２を含むことが好ましい。この構成によれば、第１スリット７１および第２スリット７２によって抵抗膜６０をゲート電極膜６４およびゲート配線膜６５から適切に分離（区画）できる。これにより、抵抗膜６０の抵抗値の精度を向上できる。
　ゲート端子電極９０は、平面視において第１スリット７１を横切って抵抗膜６０およびゲート電極膜６４被覆していることが好ましい。ゲート配線膜６５は、平面視において第２スリット７２を横切って抵抗膜６０およびゲート電極膜６４被覆していることが好ましい。第１スリット７１は、抵抗膜６０よりも幅狭に形成されていることが好ましい。第２スリット７２は、抵抗膜６０よりも幅狭に形成されていることが好ましい。
　トレンチ抵抗構造５１は、平面視において第２方向Ｙ（一方方向）に帯状に延びていることが好ましい。この場合、抵抗膜６０は、平面視において第２方向Ｙ（一方方向）に帯状に延びていることが好ましい。また、第１スリット７１は、平面視において第２方向Ｙ（一方方向）に帯状に延びていることが好ましい。また、第２スリット７２は、平面視において第２方向Ｙ（一方方向）に帯状に延びていることが好ましい。第１スリット７１は第２方向Ｙ（一方方向）に第１長さを有し、第２スリット７２は、第２方向Ｙ（一方方向）に第１長さよりも小さい第２長さを有していてもよい。
　半導体装置１Ａは、ゲート電極膜６４およびゲート配線膜６５の間に区画された第３スリット７３を含むことが好ましい。この構成によれば、第３スリット７３によってゲート電極膜６４からゲート配線膜６５を適切に分離（区画）できる。これにより、ゲート配線膜６５が、抵抗膜６０を介さない短絡回路をゲート電極膜６４と共に構成することを抑制できる。ゲート端子電極９０は、平面視において第３スリット７３を横切ってゲート電極膜６４およびゲート配線膜６５を被覆していることが好ましい。
　複数のトレンチ抵抗構造５１が、間隔を空けて第１主面３に形成されていることが好ましい。この場合、抵抗膜６０は、複数のトレンチ抵抗構造５１を被覆していることが好ましい。この構成によれば、複数のトレンチ抵抗構造５１を利用してゲート抵抗ＲＧの抵抗値を調節できる。
　抵抗膜６０は、トレンチ抵抗構造５１外において第１主面３を被覆する第１被覆部６１、および、トレンチ抵抗構造５１を被覆する第２被覆部６２を有していることが好ましい。この場合、ゲート端子電極９０は、第１被覆部６１を被覆する部分において抵抗膜６０に電気的に接続されていることが好ましい。また、ゲート配線電極９３は、第２被覆部６２を被覆する部分において抵抗膜６０に電気的に接続されていることが好ましい。この構成によれば、ゲート端子電極９０およびゲート配線電極９３の間の領域に抵抗膜６０の一部およびトレンチ抵抗構造５１の一部を適切に介在させることができる。
　半導体装置１Ａは、層間絶縁膜７４、第１抵抗接続電極８１および第２抵抗接続電極８２を含むことが好ましい。層間絶縁膜７４は、抵抗膜６０を被覆している。第１抵抗接続電極８１は、抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設されている。第２抵抗接続電極８２は、第１抵抗接続電極８１とは異なる位置で抵抗膜６０に電気的に接続されるように層間絶縁膜７４に埋設されている。
　このような構成において、ゲート端子電極９０は、第１抵抗接続電極８１を介して抵抗膜６０に電気的に接続されるように層間絶縁膜７４の上に配置されていることが好ましい。また、ゲート配線電極９３は、第２抵抗接続電極８２を介して抵抗膜６０に電気的に接続されるように層間絶縁膜７４の上に配置されていることが好ましい。この構成によれば、第１抵抗接続電極８１および第２抵抗接続電極８２の間の領域においてゲート抵抗ＲＧを構成できる。第１抵抗接続電極８１および第２抵抗接続電極８２の間の距離を調節することによってゲート抵抗ＲＧの抵抗値を調節できる。
　第２抵抗接続電極８２は、第１抵抗接続電極８１とは異なる方向に延びていてもよい。たとえば、第１抵抗接続電極８１は、平面視において第１方向Ｘ（一方方向）に延び、第２抵抗接続電極８２は、平面視において第１方向Ｘ（一方方向）に交差する第２方向Ｙ（交差方向）に延びていてもよい。
　複数の第１抵抗接続電極８１が、層間絶縁膜７４に埋設されていることが好ましい。複数の第２抵抗接続電極８２が、層間絶縁膜７４に埋設されていることが好ましい。抵抗膜６０に対する第２抵抗接続電極８２の第２接続面積Ｓ２は、抵抗膜６０に対する第１抵抗接続電極８１の第１接続面積Ｓ１よりも小さくてもよい。
　ゲート端子電極９０は、平面視において第１抵抗接続電極８１外に位置する第１電極部９１、および、第１電極部９１から第１抵抗接続電極８１に向けて第１電極部９１よりも幅狭に突出した第２電極部９２を有していることが好ましい。この場合、第１電極部９１は、ゲート端子電極９０の端子本体部として形成されていることが好ましい。また、第２電極部９２は、端子本体部から引き出された端子引き出し部として形成されていることが好ましい。
　これらの構成によれば、第１電極部９１によってゲート電位が付与される領域を確保し、第２電極部９２によって抵抗膜６０に電気的に接続される領域を確保できる。たとえば、ボンディングワイヤ等の導電性接合材がゲート端子電極９０に接合される場合、当該導電接合材を第１電極部９１に接合させることができる。これにより、導電接合材に起因する応力が抵抗膜６０やトレンチ抵抗構造５１に生じることを抑制できる。よって、ゲート抵抗ＲＧの電気的特性の低下を抑制できる。
　半導体装置１Ａは、第１主面３の表層部に形成されたｐ型の境界ウェル領域４０を含むことが好ましい。この構成によれば、境界ウェル領域４０によってブレークダウン電圧を向上できる。この場合、トレンチ抵抗構造５１は、境界ウェル領域４０の底部から第１主面３側に間隔を空けて形成されていることが好ましい。この構成によれば、トレンチ抵抗構造５１の底壁に対する電界集中を境界ウェル領域４０によって抑制できる。よって、ブレークダウン電圧を適切に向上できる。
　半導体装置１Ａは、第１主面３に設けられた活性領域６、第１主面３において活性領域６外に設けられた非活性領域７、および、活性領域６に形成された第１トレンチ構造２１（トレンチゲート構造）を含むことが好ましい。この場合、トレンチ抵抗構造５１は、非活性領域７に形成されていることが好ましい。また、抵抗膜６０は、非活性領域７においてトレンチ抵抗構造５１を被覆していることが好ましい。
　また、ゲート端子電極９０は、非活性領域７において抵抗膜６０に電気的に接続されていることが好ましい。また、ゲート配線電極９３は、活性領域６において第１トレンチ構造２１に電気的に接続され、非活性領域７において抵抗膜６０に電気的に接続されていることが好ましい。これらの構成によれば、非活性領域７においてゲート抵抗ＲＧが形成されるため、活性領域６の縮小を抑制できる。
　前述の実施形態はさらに他の形態で実施可能である。たとえば前述の実施形態では、４つのコーナ部２０２～２０４において、図２５または図２７に示されるＦＬＲ・ＦＬＲ電極接続構造を有しているが、４つのコーナ部２０２～２０４のうち少なくとも１つのコーナ部において図２５または図２７に示されるＦＬＲ・ＦＬＲ電極接続構造を有していればよい。
　また、前述の実施形態では、チップ２がシリコン単結晶基板からなる例が示された。しかし、チップ２は、ＳｉＣ（炭化シリコン）単結晶基板からなっていてもよい。
　前述の実施形態において、ｎ型の半導体領域がｐ型の半導体領域に置き換えられ、ｐ型の半導体領域がｎ型の半導体領域に置き換えられてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の実施形態では、ｐ型のコレクタ領域１４が示された。しかし、ｐ型のコレクタ領域１４に代えてｎ型のドレイン領域が採用されてもよい。この場合、バッファ領域１３は省略される。ｎ型のドレイン領域はｎ型の半導体基板によって形成され、ｎ型のドリフト領域１２はｎ型のエピタキシャル層によって形成されてもよい。ドリフト領域１２のｎ型不純物濃度は、ドレイン領域のｎ型不純物濃度未満であることが好ましい。
　この場合、ＩＧＢＴに代えてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造が形成される。この場合の具体的な構成は、前述の説明において、「エミッタ」を「ソース」に置き換え、「コレクタ」を「ドレイン」に置き換えることによって得られる。
　前述の実施形態では、第１方向Ｘおよび第２方向Ｙが第１～第４側面５Ａ～５Ｄの延在方向によって規定された。しかし、第１方向Ｘおよび第２方向Ｙは、互いに交差（具体的には直交）する関係を維持する限り、任意の方向であってもよい。たとえば、第１方向Ｘは第３側面５Ｃ（第４側面５Ｄ）の延在方向であり、第２方向Ｙは第１側面５Ａ（第２側面５Ｂ）の延在方向であってもよい。また、第１方向Ｘは第１～第４側面５Ａ～５Ｄに交差する方向であり、第２方向Ｙは第１～第４側面５Ａ～５Ｄに交差する方向であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、「半導体スイッチング装置」、「ＩＧＢＴ半導体装置」、「ＲＣ－ＩＧＢＴ半導体装置」または「ＭＩＳＦＥＴ半導体装置」に置き換えられてもよい。
　［Ａ１］平面視四角形状の第１主面（３）およびその反対側の第２主面（４）を有するチップ（２）と、
　前記第１主面（３）に設けられ、素子構造が形成された活性領域（６）と、
　前記活性領域外の領域であって、前記第１主面（３）の外周部に設けられかつ４つのコーナ部（２０１～２０４）を有する外周領域（９）と、
　前記外周領域（９）において、前記第１主面（３）の表層部に、前記活性領域（６）を取り囲むように形成された複数のフィールドリミッティングリング（以下、「ＦＬＲ（４２）」」という。）と、
　前記第１主面（３）上に形成され、前記複数のＦＬＲ（４２）を覆う絶縁膜（４５，７４）と、
　前記絶縁膜（４５，７４）を介して前記複数のＦＬＲ（４２）それぞれと対向して配置された複数のＦＬＲ電極（１０５）とを含み、
　前記各ＦＬＲ電極（１０５）は、前記４つのコーナ部（２０１～２０４）のうち少なくとも１つのコーナ部（２０１～２０４）において、その内側縁（１０５Ａａ）および外側縁（１０５Ａｂ）の平面視形状が円弧である電極曲線部分（１０５Ａ）を有しており、
　前記少なくとも１つのコーナ部（２０１～２０４）において、前記各電極曲線部分（１０５Ａ）はそれらの曲率中心およびそれらの曲率が異なる内側縁（１０５Ａａ）および外側縁（１０５Ａｂ）を有しており、かつ隣り合う２つの前記電極曲線部分（１０５Ａ）間において内側縁（１０５Ａａ）および外側縁（１０５Ａｂ）の曲率の大小関係が互いに逆であり、
　これにより、当該コーナ部（２０１～２０４）において、前記各電極曲線部分（１０５Ａ）は、内側縁（１０５Ａａ）と外側縁（１０５Ａｂ）との間の幅が大きい領域と狭い領域とを有しており、
　前記各電極曲線部分（１０５Ａ）における前記幅が大きい領域の一部が、前記絶縁膜（４５，７４）を貫通するＦＬＲ接続電極（８９）を介して、対応する前記ＦＬＲ（４２）に物理的および電気的に接続されている、半導体装置。
　［Ａ２］前記少なくとも１つのコーナ部（２０１～２０４）において、前記各電極曲線部分（１０５Ａ）の前記内側縁（１０５Ａａ）の曲率中心および前記外側縁（１０５Ａｂ）の曲率中心が、当該コーナ部（２０１～２０４）の頂角を１／２に分割する直線である分割線（Ｌ０）上の異なる位置に存在しかつ当該内側縁（１０５Ａａ）の曲率半径および当該外側縁（１０５Ａｂ）の曲率半径が異なり、隣り合う２つの前記電極曲線部分（１０５Ａ）間において、内側縁（１０５Ａａ）および外側縁（１０５Ａｂ）の曲率の大小関係が互いに逆である、［Ａ１］に記載の半導体装置。
　［Ａ３］前記少なくとも１つのコーナ部（２０１～２０４）において、前記各電極曲線部分（１０５Ａ）の内側縁（１０５Ａａ）の一端と当該内側縁（１０５Ａａ）の曲率中心とを結ぶ直線と前記分割線（Ｌ０）とのなす角および前記各電極曲線部分（１０５Ａ）の外側縁（１０５Ａｂ）の一端と当該外側縁（１０５Ａｂ）の曲率中心とを結ぶ直線と前記分割線（Ｌ０）とのなす角は、前記各電極曲線部分（１０５Ａ）の一端の幅が所定幅となるように設定されており、
　前記コーナ部（２０１～２０４）において、前記各電極曲線部分（１０５Ａ）の内側縁（１０５Ａａ）の他端と当該内側縁（１０５Ａａ）の曲率中心とを結ぶ直線と前記分割線（Ｌ０）とのなす角および前記各電極曲線部分（１０５Ａ）の外側縁（１０５Ａｂ）の他端と当該外側縁（１０５Ａｂ）の曲率中心とを結ぶ直線と前記分割線（Ｌ０）とのなす角は、前記各電極曲線部分（１０５Ａ）の他端の幅が前記所定幅となるように設定されている、［Ａ２］に記載の半導体装置。
　［Ａ４］前記複数のＦＬＲ電極（１０５）は、前記各コーナ部（２０１～２０４）において、その内側縁（１０５Ａａ）および外側縁（１０５Ａｂ）の平面視形状が円弧である電極曲線部分（１０５Ａ）を有しており、
　前記各コーナ部（２０１～２０４）において、前記各電極曲線部分（１０５Ａ）はそれらの曲率中心およびそれらの曲率が異なる内側縁（１０５Ａａ）および外側縁（１０５Ａｂ）を有しており、かつ隣り合う２つの前記電極曲線部分（１０５Ａ）間において内側縁（１０５Ａａ）および外側縁（１０５Ａｂ）の曲率の大小関係が互いに逆であり、
　これにより、前記各コーナ部（２０１～２０４）において、前記各電極曲線部分（１０５Ａ）は、その内側縁（１０５Ａａ）と外側縁（１０５Ａｂ）との間の幅が大きい領域と狭い領域とを有しており、
　前記各電極曲線部分（１０５Ａ）における前記幅が大きい領域の一部が、前記絶縁膜（４５，７４）を貫通するＦＬＲ接続電極（８９）を介して、対応する前記ＦＬＲ（４２）に電気的に接続されている、［Ａ１］に記載の半導体装置。
　［Ａ５］前記各コーナ部（２０１～２０４）において、前記各電極曲線部分（１０５Ａ）の内側縁（１０５Ａａ）の曲率中心および外側縁（１０５Ａｂ）の曲率中心が、当該コーナ部（２０１～２０４）の頂角を１／２に分割する直線である分割線（Ｌ０）上の異なる位置に存在しかつ当該内側縁（１０５Ａａ）の曲率半径および当該外側縁（１０５Ａｂ）の曲率半径が異なり、隣り合う２つの前記電極曲線部分（１０５Ａ）間において、内側縁（１０５Ａａ）および外側縁（１０５Ａｂ）の曲率の大小関係が互いに逆である、［Ａ４］に記載の半導体装置。
　［Ａ６］前記各コーナ部（２０１～２０４）において、前記各電極曲線部分（１０５Ａ）の内側縁（１０５Ａａ）の一端と当該内側縁（１０５Ａａ）の曲率中心とを結ぶ直線と前記分割線（Ｌ０）とのなす角および前記各電極曲線部分（１０５Ａ）の外側縁（１０５Ａｂ）の一端と当該外側縁（１０５Ａｂ）の曲率中心とを結ぶ直線と前記分割線（Ｌ０）とのなす角は、前記各電極曲線部分（１０５Ａ）の一端の幅が所定幅となるように設定されており、
　前記各コーナ部（２０１～２０４）において、前記各電極曲線部分（１０５Ａ）の内側縁（１０５Ａａ）の他端と当該内側縁（１０５Ａａ）の曲率中心とを結ぶ直線と前記分割線（Ｌ０）とのなす角および前記各電極曲線部分（１０５Ａ）の外側縁（１０５Ａｂ）の他端と当該外側縁（１０５Ａｂ）の曲率中心とを結ぶ直線と前記分割線（Ｌ０）とのなす角は、前記各電極曲線部分（１０５Ａ）の他端の幅が前記所定幅となるように設定されている、［Ａ５］に記載の半導体装置。
　［Ａ７］前記各ＦＬＲ電極（１０５）を対応する前記ＦＬＲ（４２）に電気的に接続するための前記ＦＬＲ接続電極（８９）は、当該ＦＬＲ電極（１０５）と一体的に形成されている、［Ａ１］～［Ａ６］のいずれかに記載の半導体装置。
　［Ａ８］前記外周領域（９）において、前記複数のＦＬＲ（４２）を取り囲むように前記第１主面（３）の表層部に形成され、前記絶縁膜（４５，７４）によって覆われているチャネルストップ領域（４３）と、
　前記外周領域（９）において、前記絶縁膜（４５，７４）上に前記チャネルストップ領域（４３）の一部を覆うように形成されたチャネルストップ電極（１０６）とを含む、［Ａ１］～［Ａ７］のいずれかに記載の半導体装置。
　［Ａ９］前記素子構造が、ＩＧＢＴ構造を含む、［Ａ１］～［Ａ８］のいずれかに記載の半導体装置。
　［Ａ１０］前記チップ（２）の内部に形成された第１導電型のドリフト領域（１２）と、
　前記活性領域（６）において、前記第１主面（３）の表層部に形成された第２導電型のチャネル領域（２０）と、
　前記チャネル領域（２０）の表層部に形成され、前記ドリフト領域（１２）よりも第１導電型不純物濃度が高い第１導電型のエミッタ領域（２９）と、
　前記活性領域（６）において、前記エミッタ領域（２９）および前記チャネル領域（２０）を通って前記ドリフト領域（１２）に達しているトレンチゲート構造（２１）を含む、［Ａ９］に記載の半導体装置。
　［Ａ１１］前記ＦＬＲ（４２）の導電型が第２導電型である、［Ａ１０］に記載の半導体装置。
　以上、実施形態が詳細に説明されたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本開示はこれらの具体例に限定して解釈されるべきではなく、本開示の範囲は添付の請求の範囲によって限定される。
１　　　半導体装置
２　　　チップ
３　　　第１主面
４　　　第２主面
５Ａ～５Ｄ　第１～第４側面
６　　　活性領域
６Ａ　　第１活性領域
６Ｂ　　第２活性領域
７　　　非活性領域
８　　　境界領域（７）
９　　　外周領域（７）
１０　　パッド領域（８）
１１　　ストリート領域（８）
１２　　ドリフト領域
１３　　バッファ層
１４　　コレクタ領域
１５　　トレンチ分離構造
１５Ａ　第１トレンチ分離構造
１５Ｂ　第２トレンチ分離構造
１６　　分離トレンチ
１７　　分離絶縁膜
１８　分離埋設電極
２０　　チャネル領域
２１　　第１トレンチ構造
２２　　第１トレンチ
２３　　第１絶縁膜
２４　　第１埋設電極
２５　　第２トレンチ構造
２６　　第２トレンチ
２７　　第２絶縁膜
２８　　第２埋設電極
２９　　エミッタ領域
３０　　コンタクト孔（第１コンタクト孔）
３１　　チャネルコンタクト領域
３２　　フローティング領域
４０　　境界ウェル領域
４０Ａ　第１境界ウェル領域
４０Ｂ　第２境界ウェル領域
４１　　外周ウェル領域
４２　　ＦＬＲ
４２Ａ　ＦＬＲ曲線部分
４２Ａａ　内側縁
４２Ａｂ　外側縁
４２Ｂ　ＦＬＲ直線部分
４３　　チャネルストップ領域
４５　　主面絶縁膜
４６　　除去部
４７　エミッタ電極膜
５０　ゲート抵抗構造
５１　　トレンチ抵抗構造
５１Ａ　第１トレンチ抵抗構造
５１Ｂ　第２トレンチ抵抗構造
５４　　抵抗トレンチ
５５　　抵抗絶縁膜
５６　　抵抗埋設電極
５７　　スペース領域
６０　　抵抗膜
６０Ａ　抵抗膜の第１端部
６０Ｂ　抵抗膜の第２端部
６１　　抵抗膜の第１被覆部
６２　　抵抗膜の第２被覆部
６３　　抵抗膜の第３被覆部
６４　　ゲート電極膜
６５　　ゲート配線膜
６６　　第１下配線部
６７　　第２下配線部
６８　　第３下配線部
６８ａ　引き出し部
６９　　第１下ライン部（６６）
７０Ａ，７０Ｂ　第２下ライン部（６６）
７１　　第１スリット
７２　　第２スリット
７３　　第３スリット
７４　　層間絶縁膜
７５　　絶縁主面
７６　　第１リセス部
７７　　第２リセス部
７８　　第３リセス部
８１　　第１抵抗接続電極
８２　　第２抵抗接続電極
８３　　第３抵抗接続電極
８４　　ゲート接続電極
８４Ａ　第１ゲート接続電極
８４Ｂ　第２ゲート接続電極
８５　　第１エミッタ接続電極（第１接続電極）
８６　　第２エミッタ接続電極
８７　　第１ウェル接続電極
８７ａ　セグメント
８８　　第２ウェル接続電極
８９　　ＦＬＲ接続電極
９０　　ゲート端子電極
９１　　第１電極部
９２　　第２電極部
９３　　ゲート配線電極
９４　　第１上配線部
９５　　第２上配線部
９６　　第３上配線部
９７　　第１上ライン部（９４）
９７ａ　凹部
９８Ａ，９８Ｂ　　第２上ライン部（９４）
１０１　第１接続領域
１０２　第２接続領域
１０３　エミッタ端子電極
１０３Ａ　第１エミッタ端子電極
１０３Ｂ　第２エミッタ端子電極
１０４　エミッタ配線電極
１０５　ＦＬＲ電極
１０５Ａ　電極曲線部分
１０５Ａａ　内側縁
１０５Ａｂ　外側縁
１０５Ｂ　電極直線部分
１０６　チャネルストップ電極
１０７　コレクタ電極
２０１～２０４　コーナ部
２１１，２１２　幅広部分
Ｑ１，Ｑ２　曲率中心
ｒ１，ｒ２　曲率半径
Ｘ　　　第１方向
Ｙ　　　第２方向

Claims (11)

  1. 　平面視四角形状の第１主面およびその反対側の第２主面を有するチップと、
    　前記第１主面に設けられ、素子構造が形成された活性領域と、
    　前記活性領域外の領域であって、前記第１主面の外周部に設けられかつ４つのコーナ部を有する外周領域と、
    　前記外周領域において、前記第１主面の表層部に、前記活性領域を取り囲むように形成された複数のフィールドリミッティングリング（以下、「ＦＬＲ」という。）と、
    　前記第１主面上に形成され、前記複数のＦＬＲを覆う絶縁膜と、
    　前記絶縁膜を介して前記複数のＦＬＲそれぞれと対向して配置された複数のＦＬＲ電極とを含み、
    　前記各ＦＬＲ電極は、前記４つのコーナ部のうち少なくとも１つのコーナ部において、その内側縁および外側縁の平面視形状が円弧である電極曲線部分を有しており、
    　前記少なくとも１つのコーナ部において、前記各電極曲線部分はそれらの曲率中心およびそれらの曲率が異なる内側縁および外側縁を有しており、かつ隣り合う２つの前記電極曲線部分間において内側縁および外側縁の曲率の大小関係が互いに逆であり、
    　これにより、当該コーナ部において、前記各電極曲線部分は、内側縁と外側縁との間の幅が大きい領域と狭い領域とを有しており、
    　前記各電極曲線部分における前記幅が大きい領域の一部が、前記絶縁膜を貫通するＦＬＲ接続電極を介して、対応する前記ＦＬＲに物理的および電気的に接続されている、半導体装置。
  2. 　前記少なくとも１つのコーナ部において、前記各電極曲線部分の前記内側縁の曲率中心および前記外側縁の曲率中心が、当該コーナ部の頂角を１／２に分割する直線である分割線上の異なる位置に存在しかつ当該内側縁の曲率半径および当該外側縁の曲率半径が異なり、隣り合う２つの前記電極曲線部分間において、内側縁および外側縁の曲率の大小関係が互いに逆である、請求項１に記載の半導体装置。
  3. 　前記少なくとも１つのコーナ部において、前記各電極曲線部分の内側縁の一端と当該内側縁の曲率中心とを結ぶ直線と前記分割線とのなす角および前記各電極曲線部分の外側縁の一端と当該外側縁の曲率中心とを結ぶ直線と前記分割線とのなす角は、前記各電極曲線部分の一端の幅が所定幅となるように設定されており、
    　前記コーナ部において、前記各電極曲線部分の内側縁の他端と当該内側縁の曲率中心とを結ぶ直線と前記分割線とのなす角および前記各電極曲線部分の外側縁の他端と当該外側縁の曲率中心とを結ぶ直線と前記分割線とのなす角は、前記各電極曲線部分の他端の幅が前記所定幅となるように設定されている、請求項２に記載の半導体装置。
  4. 　前記複数のＦＬＲ電極は、前記各コーナ部において、その内側縁および外側縁の平面視形状が円弧である電極曲線部分を有しており、
    　前記各コーナ部において、前記各電極曲線部分はそれらの曲率中心およびそれらの曲率が異なる内側縁および外側縁を有しており、かつ隣り合う２つの前記電極曲線部分間において内側縁および外側縁の曲率の大小関係が互いに逆であり、
    　これにより、前記各コーナ部において、前記各電極曲線部分は、その内側縁と外側縁との間の幅が大きい領域と狭い領域とを有しており、
    　前記各電極曲線部分における前記幅が大きい領域の一部が、前記絶縁膜を貫通するＦＬＲ接続電極を介して、対応する前記ＦＬＲに電気的に接続されている、請求項１に記載の半導体装置。
  5. 　前記各コーナ部において、前記各電極曲線部分の内側縁の曲率中心および外側縁の曲率中心が、当該コーナ部の頂角を１／２に分割する直線である分割線上の異なる位置に存在しかつ当該内側縁の曲率半径および当該外側縁の曲率半径が異なり、隣り合う２つの前記電極曲線部分間において、内側縁および外側縁の曲率の大小関係が互いに逆である、請求項４に記載の半導体装置。
  6. 　前記各コーナ部において、前記各電極曲線部分の内側縁の一端と当該内側縁の曲率中心とを結ぶ直線と前記分割線とのなす角および前記各電極曲線部分の外側縁の一端と当該外側縁の曲率中心とを結ぶ直線と前記分割線とのなす角は、前記各電極曲線部分の一端の幅が所定幅となるように設定されており、
    　前記各コーナ部において、前記各電極曲線部分の内側縁の他端と当該内側縁の曲率中心とを結ぶ直線と前記分割線とのなす角および前記各電極曲線部分の外側縁の他端と当該外側縁の曲率中心とを結ぶ直線と前記分割線とのなす角は、前記各電極曲線部分の他端の幅が前記所定幅となるように設定されている、請求項５に記載の半導体装置。
  7. 　前記各ＦＬＲ電極を対応する前記ＦＬＲに電気的に接続するための前記ＦＬＲ接続電極は、当該ＦＬＲ電極と一体的に形成されている、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記外周領域において、前記複数のＦＬＲを取り囲むように前記第１主面の表層部に形成され、前記絶縁膜によって覆われているチャネルストップ領域と、
    　前記外周領域において、前記絶縁膜上に前記チャネルストップ領域の一部を覆うように形成されたチャネルストップ電極と、
    　前記チャネルストップ電極と前記チャネルストップ領域とを接続するチャネルストップ接続電極とを含む、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記素子構造が、ＩＧＢＴ構造を含む、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記チップの内部に形成された第１導電型のドリフト領域と、
    　前記活性領域において、前記第１主面の表層部に形成された第２導電型のチャネル領域と、
    　前記チャネル領域の表層部に形成され、前記ドリフト領域よりも第１導電型不純物濃度が高い第１導電型のエミッタ領域と、
    　前記活性領域において、前記エミッタ領域および前記チャネル領域を通って前記ドリフト領域に達しているトレンチゲート構造を含む、請求項９に記載の半導体装置。
  11. 　前記ＦＬＲの導電型が第２導電型である、請求項１０に記載の半導体装置。
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