DE4018296A1 - Elektrische schaltung fuer einen parallelschreibtest eines breiten mehrfachbytes in einer halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung betrifft eine Schreibkettenschaltung für einen Paralleltest in einer Halbleiterspeichereinrichtung mit hoher Dichte und insbesondere eine Parallelschreib­ schaltung für breite Mehrfachbytes, bei welcher die Anzahl der Datenbits, die während eines Zyklusses zu schreiben sind, nicht auf die Anzahl von Datenbusleitungen begrenzt ist und welche Datenbits mit der gleichen Anzahl wie die Datenein­ gangs/Ausgangs-(I/O)-Leitungen gleichzeitig schreiben kann.

Im allgemeinen liest/schreibt eine Halbleiterspeicherein­ richtung, wie beispielsweise ein dynamischer Direktzugriff­ speicher (DRAM) eine Anzahl von Datenbits, welche gleich der Anzahl der Datenbusleitungen ist, parallel. Daten, welche die gleiche Bitanzahl wie die der Datenbusleitungen haben, werden daher in einem Zyklus parallel geschrieben, wenn der Parallelschreibtest für eine Anzahl von Datenbits mit der gleichen Anzahl wie die der Datenbusleitungen durchgeführt worden ist. Daten, welche die gleiche Bit­ anzahl haben wie die Anzahl der Datenbusleitungen, werden daher in einem Zyklus parallel geschrieben, wenn der Paral­ lelschreibtest in der Halbleiterspeichereinrichtung gemacht worden ist. Wenn jedoch die Notwendigkeit besteht, die Kapa­ zität der Halbleiterspeichereinrichtung zu erweitern, muß die Anzahl der Datenbits entsprechend erhöht werden, um den oben erwähnten Parallelschreibtest in der gleichen Weise, wie oben erläutert, durchführen zu können. Wenn die Halb­ leiterspeichereinrichtung in ihrer Kapazität erweitert worden ist, vergrößern sich auch die Abmessungen (Chipfläche) der Halbleiterspeichereinrichtung erheblich aufgrund der Notwendigkeit der Vergrößerung der Anzahl der Datenbuslei­ tungen. Da ferner die Anzahl der Datenbits sich erhöht, er­ höht sich entsprechend die Ladung der Halbleiterspeicherein­ richtung. Bei bekannten Halbleiterspeichereinrichtungen er­ gibt sich folglich der Nachteil, daß die Datenverarbeitungs­ geschwindigkeit verringert wird, wenn der Schreibtest durch­ geführt wird, insbesondere wenn der Schreibtest bei einer erweiterten Halbleiterspeichereinrichtung erfolgt.

Aufgabe der Erfindung ist es daher, eine elektrische Schal­ tung für einen Parallelschreibtest eines breiten Mehrfach­ bytes in einer Halbleiterspeichereinrichtung zu schaffen, mit der gleichzeitig Daten geschrieben werden können, die die gleiche Anzahl von Bits haben wie die Anzahl der Ein­ gangs/Ausgangs-(I/O)-Leitungen ohne Begrenzung der Anzahl der Datenbits, die während eines Schreibzyklusses geschrie­ ben werden, auf die Anzahl der Datenbusleitungen.

Diese Aufgabe wird durch den Gegenstand des Anspruchs 1 ge­ löst.

Durch die Erfindung wird in vorteilhafter Weise eine Paral­ lelschreibschaltung für breite Mehrfachbytes geschaffen, bei der die Gesamtschreibtestzeit verringert ist durch erhebli­ che Erhöhung der Anzahl der Prallelschreibbits, ohne daß die Abmessungen für die Halbleiterspeichereinrichtung und die in ihr getragene Ladung erhöht sind.

Gemäß einem Aspekt der Erfindung enthält eine Parallel­ schreibschaltung für breite Mehrfachbytes für die Verwen­ dung in einer Halbleiterspeichereinrichtung eine Anzahl von Zellreiheblöcken mit mehreren Eingangs/Ausgangs-(I/O)- Leitungen, von denen jede I/O-Leitung als Leitungspaar vor­ liegt und mehrere Dateneingangspuffer zum Zwischenspeichern der von Eingangsdatenschreibgeräten empfangenen Eingangs­ daten bzw. der von Eingangs/Ausgangs-Multiplexschreibgeräten empfangenen Daten in Abhängigkeit von einem impulsförmigen Taktsignal, das von einem Eingangspuffersteuertaktgenerator vorgesehen wird. In vorteilhafter Weise kann die Schaltung ferner mehrere Datenbuswähleinrichtungen aufweisen zum Aus­ wählen der Datenbusleitungen, welche Ausgangsleitungen der Dateneingangspuffer sind, auf der Basis eines entsprechenden Datenbusauswählsteuersignals. Ferner kann die Schaltung meh­ rere Taktimpulsgeneratoren aufweisen zur Erzeugung eines Steuertaktes für jeweilige individuelle Dateneingangstreiber­ stufen auf der Basis eines Testmodefreigabesignals und eines Spalte/Reihe-Adressensignals. Ferner kann die Schaltung meh­ rere Dateneingangstreiberstufen aufweisen zum Antrieb des jeweiligen Ausgangs der Datenbuswähleinrichtungen und zum Liefern der den einzelnen Eingangs/Ausgangs-(I/O)-Leitungen gleichzeitig zugeführten Ausgangssignale, wobei die I/O- Leitungen eine nach der anderen mit den entsprechenden ein­ zelnen Dateneingangstreiberstufen verbunden werden auf der Basis der von den Taktimpulsgeneratoren erzeugten Takt­ impulse.

Zur Erläuterung der Erfindung dienen die beigefügten Figuren, in denen schematisch Ausführungsbeispiele der Erfindung dargestellt sind. Es zeigt

Fig. 1 eine Parallelschreibschaltung für einen breiten Mehrfachbyte, die ein Ausführungs­ beispiel der Erfindung ist;

Fig. 2 ein detailliertes Schaltbild einer Datenbus­ wähleinrichtung, welche in Fig. 1 zur Anwendung kommt;

Fig. 3 ein detailliertes Schaltbild eines Taktimpuls­ generators, der in Fig. 1 zur Anwendung kommt; und

Fig. 4 ein detailliertes Schaltbild einer einzelnen Dateneingangstreiberstufe, welche in der Fig. 1 zur Anwendung kommt.

Ein Ausführungsbeispiel einer Parallelschreibschaltung für ein breites Mehrfachbyte in einem Hochgeschwindigkeits­ speichertest wird unter Bezugnahme auf die Figuren beschrie­ ben. In den Figuren werden für gleiche bzw. gleichwirkende Bauteile die gleichen Bezugsziffern zur Vereinfachung der Darstellung und Erläuterung verwendet.

In der Fig. 1 sind Zellreiheblöcke 10-40 vorgesehen, die jeweils mehrere Eingangs/Ausgangs-(I/O)-Leitungen 100, die als Leitungspaare ausgebildet sind, aufweisen. Dateneingangs­ pufferschaltungen C1-C4 machen eine Zwischenspeicherung von Eingangsdaten, die von einem Eingangsdatenschreibgerät D5 bzw. von Eingangs-/Ausgangsmultiplexschreibgeräten D1-D4 empfangen sind, und liefern die zwischengespeicherten Daten auf der Basis eines Puffereingangstaktsignals 300 zu Datenbusleitungen 200, die paarweise vorgesehen sind. Daten­ buswähleinrichtungen A1-A4 wählen die Daten ABi(AB1-AB4) in den Ausgangsleitungen der Dateneingangspufferschaltungen C1-C4 in Abhängigkeit eines Taktsignals, welches von einem Datenbusauswahlsteuersignalgenerator 500 empfangen wird. Taktimpulsgeneratoren AA1-AA4 erzeugen Steuertaktimpulse zur Steuerung einer Anzahl von einzelnen Dateneingangs­ treiberstufen B1-B16, welche die entsprechenden Daten an­ treiben. Diese Daten werden durch die Datenwähleinrichtungen A1-A4 hindurchgeleitet, so daß sie für die Eingabe in die Zellreihenblöcke 10-40 geeignet sind. Dies erfolgt auf der Basis eines Testmodefreigabesignals und eines Spalten-Reihen­ adressensignals. Aufgrund der Steuertaktimpulse, welche von den Taktimpulsgeneratoren AA1-AA4 erzeugt werden, treiben die einzelnen Dateneingangstreiberstufen B1-B16 die von den Datenbuswähleinrichtungen A1-A4 ausgewählten Daten an und liefern die angetriebenen Daten gleichzeitig allen I/O-Leitungen 100, wobei die I/O-Leitungen mit den I/O-Lei­ tungen der Zellreiheblöcke 10-40 in einer Eins-zu-Eins-Zu­ ordnung verbunden sind.

In der Fig. 2 sind die im Ausführungsbeispiel der Fig. 1 ver­ wendeten Datenbuswähleinrichtungen A1-A4 im einzelnen darge­ stellt. Die Datenbusleitungen ABi (AB1-AB4), welche aus Datenleitungspaaren A, bestehen, sind jeweils an einen von zwei Eingängen von NOR-Schaltungen NO1, NO2 jeweils ange­ schlossen. Die jeweiligen anderen Eingänge der NOR-Schaltun­ gen NO1, NO2 sind gemeinsam an den Datenbusauswählsteuersig­ nalgenerator 500 angeschlossen, der das Datenbusauswähl­ steuersignal liefert. Die jeweiligen Ausgänge der NOR-Schal­ tungen NO1, NO2 sind an Inverterschaltungen N1, N2 ange­ schlossen, und die Ausgänge der Inverterschaltungen N1, N2 sind mit den einzelnen Dateneingangstreiberstufen B1-B16 verbunden.

In der Fig. 3 sind die im Ausführungsbeispiel der Fig. 1 verwendeten Taktimpulsgeneratoren AA1-AA4 im einzelnen dar­ gestellt. Hierzu sind Spalten/Reihenadressenanschlüsse CAi, , RAi, mit NAND-Schaltungen NA1-NA4 verbunden. Ein Testmodefreigabeanschluß ist mit einem von zwei Eingän­ gen jeweiliger NAND-Schaltungen NA5-NA8 verbunden. Die je­ weiligen anderen Eingänge dieser NAND-Schaltungen sind mit den Ausgängen der NAND-Schaltungen NA1-NA4 verbunden. Die jeweiligen Ausgänge der NAND-Schaltungen NA5-NA8 sind mit Steuertaktleitungen 400 (AAok-AA3k) verbunden, welche die Eingänge der jeweiligen Dateneingangstreiberstufen B1-B16 darstellen.

In der Fig. 4 sind die einzelnen Dateneingangstreiberstufen B1-B16, welche bei der Erfindung zur Anwendung kommen, dar­ gestellt. In einer jeweiligen Treiberstufe ist eine Leitung AAik der Steuertaktimpulsleitungen 400 mit den Gates der P-Kanal-MOS(PMOS)-Transistoren T1, T2 und gleichzeitig mit den Gates der N-Kanal-MOS(NMOS)-Transistoren T5, T6 verbun­ den. Ein Paar von Datenleitungen A′, ′, welche die Ausgänge der Datenbuswähleinrichtungen A1-A4 darstellen, sind mit den jeweiligen Sources der NMOS-Transistoren T5, T6 verbunden. Das Gate eines PMOS-Transistors T3 und der Eingang eines Inverters N62 sind gemeinsam mit einem ersten Knotenpunkt 41 verbunden, an den die jeweiligen Drains des PMOS-Transistors T1 und des NMOS-Transistors T5 angeschlos­ sen sind. In der gleichen Weise sind das Gate eines PMOS- Transistors 4 und der Eingang eines Inverters N61 gemeinsam an einen zweiten Knotenpunkt 42 angeschlossen, an welchen die jeweiligen Drains des PMOS-Transistors T2 und des NMOS- Transistors T6 gemeinsam angeschlossen sind. Ferner ist das Ausgangssignal des Inverters N61 an das Gate des NMOS-Tran­ sistors T7 und der Ausgang des Inverters N62 an das Gate des NMOS-Transistors T8 angeschlossen. Zwischen den jeweiligen Drains des PMOS-Transistors T3 und des NMOS-Transistors T7 wird ein dritter Knotenpunkt 43 gebildet. Zwischen den jewei­ ligen Drains des PMOS-Transistors T4 und des NMOS-Transistors T8 wird ein vierter Knotenpunkt 44 gebildet. Der dritte und der vierte Knotenpunkt sind an eine der I/O-Leitungen 100 angeschlossen. Diese Leitungen sind gleichzeitig an die Zell­ reiheblöcke 10-40 über die entsprechenden Bitleitungen an­ geschlossen, so daß auf die entsprechenden Speicherzellen zugegriffen wird.

Das in den Fig. 1 bis 4 dargestellte Ausführungsbeispiel der Erfindung wird in seiner Arbeitsweise im folgenden näher erläutert. Der Einfachheit halber werden hierzu nur zwei Gruppen der Zellreiheblöcke 10-40 aus den mehreren Zellreihe­ blöcken, welche in der Fig. 1 dargestellt sind, herausge­ griffen. Die verschiedenen Daten-I/O-Leitungen 100 der Zellreiheblöcke 10-40 sind an Bitleitungen der Zellreihe­ blöcke 10-40 angeschlossen, so daß ein Zugriff der Speicher­ zellen möglich ist. Die einzelnen Daten-I/O-Leitungen 100 werden vom Ausgangssignal der jeweiligen einzelnen Daten­ eingangstreiberstufen B1-B16 betrieben, und die entsprechen­ den Blöcke empfangen die Daten, welche von den Datenbus­ wähleinrichtungen A1-A4 auf der Basis des Steuertaktimpulses ausgewählt worden sind. Dieser Steuertaktimpuls wird von den Steuertaktimpulsgeneratoren AA1-AA4 erzeugt. Die Datenbus­ wähleinrichtungen A1-A4 wählen die Daten der Datenbusleitun­ gen ABi (AB1-AB4) aus und liefern diese zu den einzelnen Dateneingangstreiberstufen B1-B16. Dies erfolgt auf der Grundlage eines Taktimpulses, der vom Datenbusauswahlsteuer­ signalgenerator 500 geliefert wird. Da die Dateneingangs­ pufferschaltungen C1-C4 an die entsprechenden Datenbuslei­ tungen AB1-AB4 angeschlossen sind, werden die Datenbuslei­ tungen AB1-AB4 von den Daten betrieben, welche von dem Eingangsdatenschreibgerät D5 und den Eingangs/Ausgangs­ datenmultiplexschreibgeräten D1-D4 empfangen werden. Dieser Empfang erfolgt auf der Basis des Puffereingangstaktsignals 300. Mit anderen Worten bedeutet dies, daß das Pufferein­ gangstaktsignal 300 die Aufgabe übernimmt, daß den Daten­ eingangspufferschaltungen C1-C4 die von den Eingangs/Aus­ gangsdatenmultiplexschreibgeräten D1-D4 und dem Eingangs­ datenschreibgerät D5 empfangenen Signale zugeleitet werden. Da die Datenbuswähleinrichtungen A1-A4 mit den vorhandenen Datenbusleitungen AB1-AB4 verbunden sind und die einzelnen Dateneingangstreiberstufen B1-B16, welche beim Ausführungs­ beispiel der Erfindung vorbereitet sind, hinsichtlich der Anzahl mit den Dateneingangs/Ausgangs-(I/O)-Leitungen 100 übereinstimmen, wenn einer oder mehr als einer der Zell­ reiheblöcke 10-40 aktiviert ist, können die Daten gleich­ zeitig über die gesamten Daten-I/O-Leitungen 100 in die Zellreiheblöcke 10-40 parallel geschrieben werden.

Insbesondere werden beim Paralleltestvorgang die von den Dateneingangs/Ausgangsmultiplexschreibgeräten D1-D4 und dem Eingangsdatenschreibgerät D5 empfangenen Daten in den Daten­ eingangspufferschaltungen C1-C4 zwischengespeichert und dann den Datenbusleitungen 200 in Abhängigkeit vom Puffereingangs­ taktsignal 300 zugeliefert. Dann werden die Daten in den Datenbusleitungen 200 durch die Datenwähleinrichtungen A1-A4 in Abhängigkeit vom Taktimpuls des Datenbusauswahlsteuer­ signalgenerators 500 ausgewählt. Hierzu werden, wie im ein­ zelnen aus Fig. 2 zu ersehen ist, die Daten in den Daten­ leitungen A, der Datenbusleitungen ABi (AB1-AB4) von den NOR-Schaltungen NO1, NO2 in Abhängigkeit vom logischen Zustand des Datenbusauswahlsteuersignalgenerators 500 ausge­ wählt. Wenn die den beiden Eingangsklemmen der jeweiligen NOR-Schaltungen NO1, NO2 zugeleiteten Daten beide logisch "niedrigen" Zustand haben, erzeugen die NOR-Schaltungen NO1, NO2 einen logisch "hohen" Zustand für die Inverter­ schaltungen N1, N2, durch welche die vorherigen logischen Zustände umgekehrt werden. Wenn beispielsweise das Taktsignal vom Datenbusauswahlsteuersignalgenerator 500 logisch "nied­ rig" ist und die Angabe in der Eingangsleitung A der NOR- Schaltung NO1 auf logisch "hohem" Zustand ist, erzeugt die NOR-Schaltung NO1 einen logisch "niedrigen" Zustand für die Inverterschaltung N1, welche diesen Zustand in einen logisch "hohen" Zustand umsetzt. In diesem Fall sind die Angaben in den Datenleitungen A, komplementär zueinander, so daß auch der Ausgang der Schaltung komplementär ist, d.h. mit der gleichen logischen Bedingung, wie sie oben wiedergegeben ist, liefert die Inverterschaltung NO2 an ihrem Ausgang einen logisch "niedrigen" Zustand. Anschließend werden die Aus­ gangsdaten den einzelnen Dateneingangstreiberstufen B1-B16 zugeleitet.

Wie im einzelnen aus der Fig. 3 zu ersehen ist, erzeugen die Taktimpulsgeneratoren AA1-AA4 Taktimpulse zur Steuerung der einzelnen Dateneingangstreiberstufen B1-B16 in Abhängigkeit von dem Signal, das dem Testmodefreigabeanschluß zugelei­ tet ist. Im Betrieb werden die Signale, welche durch die Spalten/Reihenadressenanschlüsse CAi, , RAi, eingege­ ben worden sind, zunächst logisch durch die NAND-Schaltungen NA1-NA4 verarbeitet. Anschließend werden die entsprechend erzeugten Ausgangssignale logisch von den NAND-Schaltungen NA5-NA8 in Abhängigkeit vom Freigabetaktimpuls, der über den Testmodefreigabeanschluß eingegeben wird, bearbeitet, so daß die Übertragung auf die Steuertaktleitungen 400 (AAok-AA3k) der einzelnen Dateneingangstreiberstufen erfolgt.

Die Ausgangssignale, welche von den einzelnen Steuertaktlei­ tungen AAok-AA3k für die einzelnen Eingangsdaten erzeugt werden, werden auf eine der verschiedenen Dateneingangs­ treiberstufen B1-B16 übertragen. Von diesen Treiberstufen ist eine in der Fig. 4 dargestellt. Das heißt die Ausgangssignale in den Leitungen AAok-AA3k der Fig. 3 werden den PMOS-Tran­ sistoren T1, T2 und NMOS-Transistoren T5, T6 der Fig. 4 zu­ geleitet. Diese Signale bilden Taktimpulse für die einzelnen Dateneingangstreiberstufen B1-B16. Wenn beispielsweise ein einzelner Datenantriebssteuertaktimpuls in einer Leitung AAik logisch "hohen" Zustand hat, werden die NMOS-Transisto­ ren T5, T6 eingeschaltet und bestimmte Daten der Datenleitun­ gen A′, ′ (beispielsweise sind ein logisch "hoher" Zustand in der Datenleitung A′ und ein logisch "niedriger" Zustand in der Datenleitung ′ vorgesehen) in den Datenbuswähl­ einrichtungen A1-A4 werden den ersten und zweiten Knoten­ punkten 41, 42 über die NMOS-Transistoren T5, T6 zugeleitet. Der erste Knotenpunkt 41 kommt dann in den "hohen" Zustand, während der zweite Knotenpunkt 42 in den logisch "niedrigen" Zustand kommt. Aufgrund des logisch "hohen" Zustandes des ersten Knotenpunktes 41 werden der PMOS-Transistor T3 und der NMOS-Transistor T8 ausgeschaltet. Andererseits werden der PMOS-Transistor T4 und NMOS-Transistor T7 aufgrund des logisch "niedrigen" Zustands des zweiten Knotenpunktes 42 eingeschaltet. Demgemäß werden die logischen Zustände der Datenleitungen A′, ′ in den einzelnen Dateneingangstreiber­ stufen B1-B16 umgewandelt und den Zellreiheblöcken 10-40 über die Daten-I/O-Leitungen 100 (I/O, ) zugeleitet, so daß sie in eine jeweils entsprechende Speicherzelle einge­ schrieben werden.

Wenn andererseits der Steuertaktimpuls AAik für einen indivi­ duellen Datenantrieb einen logisch "niedrigen" Zustand hat, werden die PMOS-Transistoren T1, T2 eingeschaltet, während die NMOS-Transistoren T5, T6 ausgeschaltet werden. Hierdurch kommen der erste Knotenpunkt 41 und der zweite Knotenpunkt 42 in den logisch "hohen" Zustand. Da zu diesem Zeitpunkt die NMOS-Transistoren T7, T8 und die PMOS-Transistoren T3, T4 alle ausgeschaltet sind, werden die I/O-Leitungen 100 von den einzelnen Dateneingangstreiberstufen B1-B16 abgetrennt.

Da die entsprechenden Datenbusleitungen ABi (AB1-AB4) von den Dateneingangspufferschaltungen C1-C4, welche durch das Puf­ fereingangstaktsignal 300 während des Paralleltestmode frei­ gegeben werden können, und die entsprechenden Datenbuswähl­ einrichtungen A1-A4 in Abhängigkeit vom Steuertakt, welcher von dem Datenbusauswahlsteuertaktgenerator 500 als Eingangs­ signal geliefert wird, angetrieben werden, werden die Daten auf den Datenbusleitungen ABi (AB1-AB4) den einzelnen Daten­ eingangstreiberstufen B1-B16 zugeleitet und in eine Speicher­ zelle eingeschrieben. Ferner werden die Daten, welche für die einzelnen Dateneingangstreiberstufen B1-B16 vorgesehen wer­ den, in der Weise weitergeleitet, wie es im Zusammenhang im einzelnen mit Fig. 4 erläutert worden ist. Die Daten werden in den Zellreiheblöcken 10-40 über die entsprechenden Daten- I/O-Leitungen 100 aufbewahrt (geschrieben). Im normalen Lese/Schreibmodus gibt der Steuertaktimpuls, welcher über den Datenbusauswahlsteuertaktgenerator 500 empfangen worden ist, eine der Datenbuswähleinrichtungen A1-A4 frei, und der Steuertaktimpuls der einzelnen Taktimpulsgeneratoren AA1-AA4 für die einzelnen Dateneingangstreiberstufen gibt wiederum eine der Dateneingangstreiberstufen B1-B16 frei. Auf diese Weise kann die entsprechende Angabe in einem der Zellreiheblöcke 10-40 gesichert (geschrieben) werden.

Wie im einzelnen erläutert wurde, wird durch die Erfindung der Vorteil erreicht, daß in eine Speicherzelle Angaben bzw. Daten geschrieben werden können, welche eine größere Anzahl an Datenleitungen haben als die Anzahl der Datenbusleitungen, ohne daß die Layoutfläche vergrößert werden muß oder die Ladung in den Busleitungen erhöht werden muß. Bei der Erfin­ dung wird daher in vorteilhafter Weise eine Verringerung an Zeitverlust während des Schreibtests in einer Halbleiter­ speichereinrichtung erreicht und außerdem wird die Verar­ beitungsgeschwindigkeit beim Schreibtest ohne Vergrößerung der Layoutfläche und der Belastung der Datenbusleitungen erhöht.

Claims (8)

1. Elektrische Schaltung für die Durchführung eines Parallel­ schreibtests von breiten Mehrfachbytes in einer Halbleiter­ speichereinrichtung mit mehreren Zellreiheblöcken, die mehrere Eingangs/Ausgangsleitungen aufweisen und mit mehreren Dateneingangspufferschaltungen zum Zwischenspeichern in meh­ reren Datenbusleitungen von Eingangsdaten eines Eingangs­ datenschreibgeräts und von Mehrfachdaten, die von mehreren Eingangs-/Ausgangsmultiplexschreibgeräten kommen, auf der Basis eines Eingangssignals eines Puffereingangssteuertakt­ generators, gekennzeichnet durch

• - mehrere Datenbuswähleinrichtungen (A1-A4) zum Auswählen der Datenbusleitungen (AB1-AB4), welche Ausgänge der Daten­ eingangspufferschaltungen (C1-C4) bilden, auf der Basis eines Steuertaktes, der von einem Datenbusauswählsteuer­ taktgenerator (500) empfangen wird;
• - mehrere Taktimpulsgeneratoren (AA1-AA4) zur Erzeugung eines Steuertaktsignals für den Antrieb einer entsprechenden Dateneingabe auf der Basis eines Testmodusfreigabesignals und eines Spalten/Reihenadressensignals; und
• - mehrere einzelne Dateneingangstreiberstufen (B1-B16) zum Antreiben der jeweiligen Ausgänge der Datenbuswähleinrich­ tungen (A1-A4) und zum gleichzeitigen Vorsehen der ange­ triebenen Ausgangssignale für die Eingangs/Ausgangsleitun­ gen (100), die jeweils mit den entsprechenden Datenbitlei­ tungen der Zellreihenblöcke (10-40) in Eins-zu-Eins-Zuord­ nung verbunden sind, auf der Basis der Taktimpulse, die von den Taktimpulsgeneratoren (AA1-AA4) erzeugt sind.

2. Elektrische Schaltung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die jeweilige Datenbuswähleinrichtung (A1-A4) folgende Bestandteile aufweist:

• - eine erste Torschaltung (NO1) zur Durchführung einer logi­ schen Verarbeitung von Daten, die von einem ersten Eingang (A) der Datenbusleitungen (AB1-AB4) empfangen sind, auf einer Basis des Steuersignals, das vom Datenbusauswahl­ steuertaktgenerator (500) empfangen ist;
• - eine zweite Torschaltung (NO2) zur Durchführung einer logi­ schen Verarbeitung von Daten, die von einem zweiten Eingang () der Datenbusleitungen (AB1-AB4) empfangen werden, auf einer Basis des Steuersignals vom Datenbusauswahlsteuer­ taktgenerator (500);
• - eine erste Inverterschaltung (N1) zum Invertieren des Aus­ gangssignals der ersten Torschaltung (NO1), wobei das invertierte Ausgangssignal an die jeweilige Dateneingangs­ treiberstufe (B1-B16) angeschlossen ist; und
• - eine zweite Inverterschaltung (N2), die das Ausgangssignal der zweiten Torschaltung (NO2) invertiert, wobei das inver­ tierte Ausgangssignal an die jeweilige Dateneingangstrei­ berstufe (B1-B16) angeschlossen ist, und
• - wobei die Eingangs/Ausgangssignale der ersten Inverter­ schaltung (N1) komplementär zu den Eingangs/Ausgangssig­ nalen der zweiten Inverterschaltung (N2) sind.

3. Elektrische Schaltung nach Anspruch 1, dadurch gekenn­ zeichnet, daß der jeweilige Taktimpulsgenerator (AA1-AA4) die folgenden Bauteile aufweist:

• - Einrichtungen (CAi, , RAi, , NA1-NA4) zur Decodie­ rung einer Kombination von Spalten/Reihenadressensignalen; und
• - Einrichtungen (NA5-NA8) zur selektiven Erzeugung der Taktimpulse für eine der mehreren Ausgangsleitungen (400) in Abhängigkeit vom Empfang eines Ausgangssignals von den jeweiligen Decodiereinrichtungen auf der Basis des Test­ modusfreigabesignals ().

4. Elektrische Schaltung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die jeweilige Dateneingangstreiberstufe (B1-B1) die folgenden Bestandteile aufweist:

• - Einrichtungen (T1, T2, T5, T6) zum Weiterleiten von Daten, die von den Datenbuswähleinrichtungen (A1-A4) empfangen sind, auf der Basis des Ausgangssignals der Taktimpulsge­ neratoren (AA1-AA4); und
• - Ausgabeeinrichtungen (T3, T4, T7, T8, N61, N62) zum Inver­ tieren der Ausgangssignale der Einrichtungen (T1, T2, T5, T6) für die Weiterleitung der empfangenen Signale und zum Liefern invertierter Daten an die Eingangs/Ausgangslei­ tungen (100).

5. Elektrische Schaltung nach Anspruch 4, dadurch gekenn­ zeichnet, daß die Mittel (T1, T2, T5, T6) für die Weiter­ leitung der empfangenen Daten folgende Bestandteile aufwei­ sen:

• - einen ersten Transistor (T1) und einen zweiten Transistor (T2), deren Gates gemeinsam an einen Steuerausgang des jeweiligen Taktimpulsgenerators (AA1-AA4) angeschlossen sind und deren Drains an eine Versorgungsspannung (Vcc) angeschlossen sind; und
• - einen dritten Transistor (T5) und einen vierten Transistor (T6), deren Drains an die Sources des ersten Transistors (T1) und zweiten Transistors (T2) angeschlossen sind und deren Sources an die Datenbuswähleinrichtungen (A1-A4) an­ geschlossen sind.

6. Elektrische Schaltung nach Anspruch 4, dadurch gekenn­ zeichnet, daß die invertierenden Ausgangseinrichtungen (T3, T4, T7, T8, N61, N62) die folgenden Bestandteile aufweisen:

• - einen fünften Transistor (T3) und einen sechsten Transistor (T7) zum Invertieren der über die erste Datenweiterlei­ tungseinrichtung (T1, T5) weitergeleiteten Daten, wobei das Gate des fünften Transistors (T3) mit der Drain des dritten Transistors (T5) und das Gate des sechsten Tran­ sistors (T7) über einen Inverter (N61) mit der Drain des vierten Transistors (T6) verbunden sind und die Sources des fünften Transistors (T3) und des sechsten Transistors (T7) gemeinsam mit einem ersten Ausgang (I/O) verbunden sind;
• - einen siebten Transistor (T4) und einen achten Transitor (T8) zum Invertieren der Daten, welche über die zweite Datenweiterleitungseinrichtung (T2, T6) weitergeleitet sind, wobei das Gate des siebten Transistors (T4) mit der Drain des dritten Transistors (T6) und das Gate des achten Transistors (T8) über einen Inverter (N62) mit der Drain des dritten Transistors (T5) verbunden sind und die Sources des siebten Transistors (T4) und des achten Tran­ sistors (T8) gemeinsam mit einem zweiten Ausgang () verbunden sind;
• - wobei über den dritten Transistor (T5) weitergeleitete Daten den fünften Transistor (T3) und den achten Transistor (T8) aus/einschalten und Daten, welche über den vierten Transistor (T6) weitergeleitet sind, den sechsten Tran­ sistor (T7) und den siebten Transistor (T4) ein/ausschal­ ten in Abhängigkeit vom Steuertaktsignal des jeweili­ gen Taktimpulsgenerators (AA1-AA4).

7. Elektrische Schaltung nach Anspruch 6, dadurch gekenn­ zeichnet, daß der erste Transistor (T1), der zweite Tran­ sistor (T2), der fünfte Transistor (T3) und der siebte Tran­ sistor (T4) p-Kanal-Metalloxydhalbleitertransistoren sind.

8. Elektrische Schaltung nach Anspruch 6, dadurch gekenn­ zeichnet, daß der dritte Transistor (T5), der vierte Tran­ sistor (T6), der sechste Transistor (T7) und der achte Tran­ sistor (T8) jeweils n-Kanal-Metalloxydhalbleitertransistoren sind.